JP2003242771A

JP2003242771A - 半導体記憶装置

Info

Publication number: JP2003242771A
Application number: JP2002039086A
Authority: JP
Inventors: Tomoteru Azuma; 知輝東
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2002-02-15
Filing date: 2002-02-15
Publication date: 2003-08-29
Also published as: CN1288664C; TW200303019A; TWI275091B; US20030156450A1; KR100518287B1; KR20030069045A; US7126843B2; CN1438650A

Abstract

(57)【要約】【課題】消費電流の増加を抑制しつつ高集積化の図れ
る半導体記憶装置を提供すること。【解決手段】 MRAM10は、磁気抵抗素子を含むメモリセ
ルがマトリクス状に配置されたメモリセルアレイと、メ
モリセルアレイの各行に接続されたワード線と、メモリ
セルアレイの各列に接続されたサブセンス線と、各サブ
センス線と接続されるメインセンス線と、メモリセルア
レイのワード線を選択するロウデコーダと、メモリセル
アレイのサブセンス線を選択するカラムデコーダと、カ
ラムデコーダにより選択されたサブセンス線をメインセ
ンス線に接続する第１スイッチ素子と、ロウデコーダ及
びカラムデコーダにより選択されたメモリセルのデータ
を読み出す読み出し回路と、ロウデコーダ及びカラムデ
コーダにより選択されたメモリセルにデータを書き込む
書き込み回路とを具備することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、特に磁気ランダムアクセスメモリ(MRA
M：Magneto resistive Random Access Memory)のセルア
レイの構造に関するものである。

【０００２】

【従来の技術】MRAMは、磁気抵抗効果を利用して“1”
または“0”情報を蓄積させることでメモリ動作を行う
デバイスである。そして、不揮発性、高集積性、高信頼
性、及び高速動作を兼ね備え、従来のDRAM、EEPROM等に
対して置き換え可能なメモリデバイスとして期待されて
いる。

【０００３】MRAMセルには、金属磁性体／絶縁体の積層
膜を用いたスピン偏極トンネル効果による磁気抵抗変化
を利用したGMR(Giant Magneto Resistive)素子やTMR(Tu
nneling magneto resistive)素子等を用いることが提案
されている。TMR素子は、絶縁膜を２枚の磁性体膜で挟
んだ構造を有している。そして２つの磁性体膜のスピン
の向きが互いに平行になった状態と、反平行になった状
態との２つの状態を作ることが出来る。スピンの向きが
平行になった場合、間に介在する薄い絶縁膜を流れるト
ンネル電流は大きく、TMR素子の抵抗値は小さくなる。
逆にスピンの向きが反平行になった場合、トンネル電流
は小さく、TMR素子の抵抗値は大きくなる。この抵抗値
の大小によって、“0”データ、“1”データを区別す
る。

【０００４】上記のようなTMR素子をメモリセルとして
用いたMRAMの構造が、例えば特開2000-163950号に開示
されている。図１４は、前記公開公報に開示されている
MRAMの構成を示している。

【０００５】図示するように、複数のワード線WL1〜WLm
(m：整数)と、ワード線WL1〜WLmに直交するセンス線SL1
〜SL4との交点に、(m×4)個のMRAMセルMC11〜MCm4がマ
トリクス状に配置されることで、MRAMセルアレイが形成
されている。MRAMセルMC11〜MCm4の一方の磁性体膜はワ
ード線WL1〜WLmのいずれかに接続され、他方の磁性体膜
はセンス線SL1〜SL4のいずれかに接続されている。各セ
ンス線SL1〜SL4の一端は、グラウンドスイッチSW100〜S
W400を介してそれぞれ接地電位に接続され、他端は読み
出し・書き込み部100-1〜100-4にそれぞれ接続されてい
る。

【０００６】読み出し・書き込み部100-1〜100-4は、そ
れぞれ書き込み用スイッチSW500、読み出し用スイッチS
W600、書き込み用電流源110及びセンス回路120を備えて
いる。書き込み用電流源110及びセンス回路120は、書き
込み用スイッチSW500及び読み出し用スイッチSW600をそ
れぞれ介して各センス線SL1〜SL4に接続されている。セ
ンス回路120は、オペアンプ130及び電流電圧変換器（抵
抗素子）140を有している。オペアンプ130は、接地電位
に接続された正転入力端子、読み出し用スイッチSW600
を介してセンス線SL1〜SL4のいずれかに接続される反転
入力端子、及び出力端子を有している。抵抗素子140
は、オペアンプ130の反転入力端子に接続された一端、
及びオペアンプ130の出力端子に接続された他端を有し
ている。

【０００７】次に上記構成のMRAMの読み出し動作につい
て、MRAMセルMC14からデータを読み出す場合を例に挙げ
て説明する。まず、読み出し選択セルMC14が接続されて
いるワード線WL1に電圧Vreadが印加される。また、読み
出し選択セルMC14が接続されているセンス線SL4に接続
されるグラウンドスイッチSW400がオフ状態とされ、そ
の他のグラウンドスイッチSW100〜SW300はオン状態とさ
れる。更に、読み出し・書き込み部100-4内の書き込み
用スイッチSW500がオフ状態、読み出し用スイッチSW600
がオン状態とされる。すると、ワード線WL1に読み出し
電圧Vreadが印加される結果、選択セルMC14に読み出し
電流Ireadが流れる。この読み出し電流Ireadは、センス
線SL4、読み出し用スイッチSW600を介してオペアンプ14
0に流れ込む。電流Ireadは、抵抗素子130によって電圧
に変換され、オペアンプ140の出力端子から読み出し電
圧Voutとして出力される。

【０００８】上記のような読み出し方法によれば、選択
センス線SL4に寄生的に存在するインピーダンスの影響
を排除することで、読み出し精度を向上できる。この点
について図１５を用いて説明する。図１５はMRAMセルMC
14を読み出す際に選択センス線SL4に寄生的に存在する
インピーダンス網を示す回路図である。

【０００９】図示するように、選択セルMC14の読み出し
時には寄生インピーダンス網150及び160-1〜160-mが選
択セルMC14に並列に存在する。寄生インピーダンス網15
0は、選択ワード線WL1に接続されているMRAMセルMC11〜
MC13のメモリセルインピーダンスの並列回路である。ま
た寄生インピーダンス160-1〜160-n(n=m-1)は、選択セ
ンス線SL4に接続されているMRAMセルMC24〜MCm4のメモ
リセルインピーダンスと、各MRAMセルMC24〜MCm4が接続
される非選択ワード線WL2〜WLmに接続されているMRAMセ
ルMC21〜MC23、MC31〜MC33、MC41〜MC43、…MCm1〜MCm3
のメモリセルインピーダンスの並列回路との直列接続で
ある。

【００１０】上記のような読み出し方法であると、選択
センス線SL4は、オペアンプの反転入力端子に接続され
ている。従って、選択センス線SL4は仮想的に接地され
ている。更に非選択センス線SL1〜SL3の全てを接地して
いる。従って、非選択セルで作られる寄生インピーダン
スの影響を排除出来、選択セルに書き込まれている情報
を正確に読み出すことが出来る。

【００１１】

【発明が解決しようとする課題】しかし、上記従来のMR
AMであると、メモリセルの並列数が増加した場合、セン
ス動作初期に寄生インピーダンスに流れる電流が増加
し、消費電流が増加する。更に、寄生インピーダンスに
流れる電流が大きくなると、オペアンプに流れ込む電流
量が減少する。すなわち、読み出し信号が小さくなるた
め、オペアンプが動作を開始してから、ビット線を仮想
接地し、オペアンプの出力が安定するまでの時間が長く
なる。従って、データの読み出し速度が低下すると共
に、データの読み出し精度が悪化する。その結果、MRAM
の高集積化が困難となり、メモリセル数を増加すること
で消費電流が増加するという問題があった。

【００１２】この発明は、上記事情に鑑みてなされたも
ので、その目的は、消費電流の増加を抑制しつつ高集積
化の図れる半導体記憶装置を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体記憶装置は、磁気抵抗素子を
含むメモリセルがマトリクス状に配置されたメモリセル
アレイと、前記メモリセルアレイの各行に接続されたワ
ード線と、前記メモリセルアレイの各列に接続されたサ
ブセンス線と、前記各サブセンス線と接続されるメイン
センス線と、前記メモリセルアレイのワード線を選択す
るロウデコーダと、前記メモリセルアレイのサブセンス
線を選択するカラムデコーダと、前記カラムデコーダに
より選択された前記サブセンス線をメインセンス線に接
続する第１スイッチ素子と、前記ロウデコーダ及びカラ
ムデコーダにより選択された前記メモリセルから前記メ
インセンス線を介してデータを読み出す読み出し回路
と、前記ロウデコーダ及びカラムデコーダにより選択さ
れた前記メモリセルに前記メインセンス線を介してデー
タを書き込む書き込み回路とを具備することを特徴とし
ている。

【００１４】上記構成の半導体記憶装置によれば、セン
ス線をメインセンス線とサブセンス線とを含む階層ビッ
ト線方式としている。そのため、読み出し時において選
択セルに繋がる寄生インピーダンスを低減できる。する
と、読み出し電流の寄生インピーダンスに流れる電流量
の増加を回避でき、消費電流の増加を抑制できる。同時
に、読み出し信号の信号レベルの低下が抑制されるた
め、メモリセルの数が増加した場合においてもデータの
読み出し精度を維持出来る。ひいては、半導体記憶装置
の更なる高集積化が実現できる。

【００１５】またこの発明に係る半導体記憶装置は、磁
気抵抗素子を含むメモリセルがマトリクス状に配置され
たメモリセルアレイと、前記メモリセルアレイの各行に
接続されたサブワード線と、前記メモリセルアレイの各
列に接続されたサブセンス線と、前記サブワード線の各
々と接続されるメインワード線と、前記サブセンス線の
各々と接続されるメインセンス線と、前記メモリセルア
レイの前記サブワード線を選択すると共に、前記メイン
ワード線に電流または電圧を供給するロウデコーダと、
前記メモリセルアレイの前記サブセンス線を選択するカ
ラムデコーダと、前記ロウデコーダにより選択された前
記サブワード線をメインワード線に接続する第１スイッ
チ素子と、前記カラムデコーダにより選択された前記サ
ブセンス線をメインセンス線に接続する第２スイッチ素
子と、前記ロウデコーダ及びカラムデコーダにより選択
された前記メモリセルから前記メインセンス線を介して
データを読み出す読み出し回路と、前記ロウデコーダ及
びカラムデコーダにより選択された前記メモリセルに前
記メインセンス線を介してデータを書き込む書き込み回
路とを具備することを特徴としている。

【００１６】上記構成の半導体記憶装置によれば、セン
ス線をメインセンス線とサブセンス線とを含む階層ビッ
ト線方式としている。更にワード線をメインワード線と
サブワード線とを含む階層ワード線方式としている。そ
のため、読み出し時において選択セルに繋がる寄生イン
ピーダンスを更に低減できる。

【００１７】更にこの発明に係る半導体記憶装置は、第
１、第２磁性体層、及び前記第１、第２磁性体層間に設
けられた第１絶縁層を有する磁気抵抗素子と、前記磁気
抵抗素子と電気的に分離され、且つ前記第１磁性体層に
近接して設けられた第１ワード線と、前記第２磁性体層
に電気的に接続され、前記第１ワード線と直交する方向
に延設された第２ワード線と、前記第１磁性体層に電気
的に接続されたセンス線とを有するメモリセルがマトリ
クス状に配置されたメモリセルアレイと、前記メモリセ
ルアレイの各行の前記第１ワード線に接続された書き込
み用ワード線と、前記メモリセルアレイの各行の前記第
２ワード線に接続された読み出し／書き込み用ワード線
と、前記メモリセルアレイの各列の前記センス線に接続
されたサブセンス線と、前記各サブセンス線と接続され
るメインセンス線と、前記メモリセルアレイの読み出し
／書き込み用ワード線を選択するロウデコーダと、前記
書き込み用ワード線を選択する書き込み用ロウデコーダ
と、前記メモリセルアレイのサブセンス線を選択するカ
ラムデコーダと、前記カラムデコーダにより選択された
前記サブセンス線をメインセンス線に接続する第１スイ
ッチ素子と、前記ロウデコーダ及びカラムデコーダによ
り選択された前記メモリセルから前記メインセンス線を
介してデータを読み出す読み出し回路と、前記ロウデコ
ーダ及びカラムデコーダにより選択された前記メモリセ
ルに前記メインセンス線を介してデータを書き込む書き
込み回路とを具備することを特徴としている。

【００１８】更にこの発明に係る半導体記憶装置は、第
１、第２磁性体層、及び前記第１、第２磁性体層間に設
けられた第１絶縁層を有する磁気抵抗素子と、前記磁気
抵抗素子と電気的に分離され、且つ前記第１磁性体層に
近接して設けられた第１ワード線と、前記第２磁性体層
に電気的に接続され、前記第１ワード線と直交する方向
に延設された第２ワード線と、前記第１磁性体層に電気
的に接続されたセンス線とを有するメモリセルがマトリ
クス状に配置されたメモリセルアレイと、前記メモリセ
ルアレイの各行の前記第１ワード線に接続された書き込
み用ワード線と、前記メモリセルアレイの各行の前記第
２ワード線に接続された読み出し／書き込み用サブワー
ド線と、前記メモリセルアレイの各列の前記センス線に
接続されたサブセンス線と、前記読み出し／書き込み用
サブワード線の各々と接続される読み出し／書き込み用
メインワード線と、前記サブセンス線の各々と接続され
るメインセンス線と、前記メモリセルアレイの前記読み
出し／書き込み用サブワード線を選択すると共に、前記
読み出し／書き込み用メインワード線に電流または電圧
を供給するロウデコーダと、前記書き込み用ワード線を
選択する書き込み用ロウデコーダと、前記メモリセルア
レイの前記サブセンス線を選択するカラムデコーダと、
前記ロウデコーダにより選択された前記読み出し／書き
込み用サブワード線をメインワード線に接続する第１ス
イッチ素子と、前記カラムデコーダにより選択された前
記サブセンス線をメインセンス線に接続する第２スイッ
チ素子と、前記ロウデコーダ及びカラムデコーダにより
選択された前記メモリセルから前記メインセンス線を介
してデータを読み出す読み出し回路と、前記ロウデコー
ダ及びカラムデコーダにより選択された前記メモリセル
に前記メインセンス線を介してデータを書き込む書き込
み回路とを具備することを特徴としている。

【００１９】上記構成の半導体記憶装置によれば、メモ
リセルの構成において、書き込み用ワード線となる第１
ワード線を新たに設けている。そのため、書き込み時に
おいて、メモリセルには第２ワード線に供給される電流
のみが直接流れる。従って、書き込み時にメモリセルに
加わる電気的なストレスを抑制でき、その結果、メモリ
セルの信頼性を向上できる。また、上記構成のメモリセ
ルを用いつつ、階層ビット線方式、または同時に階層ワ
ード線方式を用いている。且つ書き込み用ワード線とな
る第１ワード線を新たに設けている。そのため、読み出
し時における消費電流の増加を抑制できる。その結果、
半導体記憶装置の信頼性及び集積度を向上できる。

【００２０】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。

【００２１】この発明の第１の実施形態に係る半導体記
憶装置について図１を用いて説明する。図１はMRAMのブ
ロック図である。

【００２２】図示するように、MRAM10は、メモリセルア
レイMC_ARRAY1、MC_ARRAY2、スイッチ群SW_GROUP1〜SW_
GROUP8、ロウデコーダROWDEC1〜ROWDEC4、カラムデコー
ダCOLDEC1、COLDEC2及び読み出し・書き込み部RD/WR_SE
Cを備えている。

【００２３】メモリセルアレイMC_ARRAY1、MC_ARRAY2
は、複数のワード線WL1〜WL6と、ワード線WL1〜WL6に直
交するサブセンス線SSL1〜SSL6との交点に設けられ、マ
トリクス状に配置された(6×6)個のメモリセルMCを各々
有している。なお、図１においては(6×6)のセルアレイ
を示しているが、これはあくまで例示であって、メモリ
セルアレイMC_ARRAY1、MC_ARRAY2中に含まれるメモリセ
ルMCの数は特に限定されるものではない。メモリセルMC
は、例えばTMR素子を含むMRAMセルである。MRAMセルの
一例を図２（ａ）、（ｂ）に示す。図２（ａ）はMRAMセ
ルの等価回路図であり、図２（ｂ）は断面図である。

【００２４】図示するように、MRAMセルはTMR素子のみ
で構成されている。すなわち、シリコン基板1上に設け
られた層間絶縁膜2中にワード線WLとなる金属配線層3が
設けられている。そして金属配線層3上に、絶縁膜4を磁
性体膜5、6で挟んだ構造のTMR素子が設けられている。
更に、磁性体膜6上に、サブセンス線SSLとなる金属配線
層7が、ワード線WLと直交する方向に延設されている。
磁性体膜6のスピンの向きは、予め所定の方向に向くよ
う設定されている。その上で、磁性体膜5のスピンの向
きを磁性体膜6に対して平行、または反平行とすること
で、２つの状態を作り出し、“0”データ、または“1”
データを書き込む。

【００２５】図２（ｃ）は、図２（ｂ）とは別の構造を
有するMRAMセルの断面図である。図示するように、図２
（ｂ）に示す構造において、絶縁膜4上に磁性体膜26が
設けられ、磁性体膜26上に絶縁膜27が設けられ、磁性体
膜6が絶縁膜27上に設けられている。磁性体膜5、6のス
ピンの向きは予め、互いに等しくなるよう所定の方向に
設定されている。その上で、磁性体膜26のスピンの向き
を磁性体膜5、6に対して平行、または反平行とすること
で、“0”データ、または“1”データを書き込む。図２
（ｃ）に示す構造であると、図２（ｂ）に示す構造より
も高いMR比を得ることが出来、データ保持の観点におい
て信頼性に優れている。なお、MR比とは“0”データ書
き込み状態と“1”データ書き込み状態とにおけるTMR素
子の抵抗比である。

【００２６】スイッチ群SW_GROUP1、SW_GROUP2はそれぞ
れ、６つのスイッチングトランジスタSW1-1〜SW1-6及び
SW2-1〜SW2-6を有している。スイッチングトランジスタ
SW1-1〜SW1-6のゲート及びソース・ドレインのいずれか
一方はロウデコーダROWDEC1に接続され、ソース・ドレ
インのいずれか他方はメモリセルアレイMC_ARRAY1内の
ワード線WL1〜WL6の一端に接続されている。スイッチン
グトランジスタSW2-1〜SW2-6のゲート及びソース・ドレ
インのいずれか一方はロウデコーダROWDEC2に接続さ
れ、ソース・ドレインのいずれか他方はメモリセルアレ
イMC_ARRAY1内のワード線WL1〜WL6の他端に接続されて
いる。

【００２７】スイッチ群SW_GROUP3、SW_GROUP4はそれぞ
れ、６つのスイッチングトランジスタSW3-1〜SW3-6、及
びSW4-1〜SW4-6を有している。スイッチングトランジス
タSW3-1〜SW3-6のゲートはカラムデコーダCOLDEC1に接
続され、ソース・ドレインのいずれか一方は接地電位に
接続され、ソース・ドレインのいずれか他方はメモリセ
ルアレイMC_ARRAY1内のサブセンス線SSL1〜SSL6の一端
に接続されている。スイッチングトランジスタSW4-1〜S
W4-6のゲートはカラムデコーダCOLDEC1に接続され、ソ
ース・ドレインのいずれか一方はメインセンス線MSLに
接続され、ソース・ドレインのいずれか他方はメモリセ
ルアレイMC_ARRAY1内のサブセンス線SSL1〜SSL6の他端
に接続されている。

【００２８】スイッチ群SW_GROUP5、SW_GROUP6はそれぞ
れ、６つのスイッチングトランジスタSW5-1〜SW5-6及び
SW6-1〜SW6-6を有している。スイッチングトランジスタ
SW5-1〜SW5-6のゲート及びソース・ドレインのいずれか
一方はロウデコーダROWDEC3に接続され、ソース・ドレ
インのいずれか他方はメモリセルアレイMC_ARRAY2内の
ワード線WL1〜WL6の一端に接続されている。スイッチン
グトランジスタSW6-1〜SW6-6のゲート及びソース・ドレ
インのいずれか一方はロウデコーダROWDEC4に接続さ
れ、ソース・ドレインのいずれか他方はメモリセルアレ
イMC_ARRAY2内のワード線WL1〜WL6の他端に接続されて
いる。

【００２９】スイッチ群SW_GROUP7、SW_GROUP8はそれぞ
れ、６つのスイッチングトランジスタSW7-1〜SW7-6、及
びSW8-1〜SW8-6を有している。スイッチングトランジス
タSW7-1〜SW7-6のゲートはカラムデコーダCOLDEC2に接
続され、ソース・ドレインのいずれか一方は接地電位に
接続され、ソース・ドレインのいずれか他方はメモリセ
ルアレイMC_ARRAY2内のサブセンス線SSL1〜SSL6の一端
に接続されている。スイッチングトランジスタSW8-1〜S
W8-6のゲートはカラムデコーダCOLDEC2に接続され、ソ
ース・ドレインのいずれか一方はメインセンス線MSLに
接続され、ソース・ドレインのいずれか他方はメモリセ
ルアレイMC_ARRAY2内のサブセンス線SSL1〜SSL6の他端
に接続されている。

【００３０】ロウデコーダROWDEC1〜ROWDEC4はそれぞ
れ、スイッチ群SW_GROUP1、SW_GROUP2、SW_GROUP5、SW_
GROUP6内に含まれるスイッチングトランジスタを制御
し、ワード線WL1〜WL6に所定の電位を与える。

【００３１】カラムデコーダCOLDEC1はスイッチ群SW_GR
OUP3及びSW_GROUP4に、カラムデコーダCOLDEC2はスイッ
チ群SW_GROUP7及びSW_GROUP8にそれぞれ含まれるスイッ
チングトランジスタを制御する。そして、サブセンス線
SSL1〜SSL6の電位を決定すると共に、メインセンス線MS
Lとの接続／非接続をスイッチする。

【００３２】上記のように、スイッチ群SW_GROUP4、SW_
GROUP8を介して１２本のサブセンス線SSL1〜SSL6、SSL1
〜SSL6が接続されたメインセンス線MLSは、読み出し・
書き込み部RD/WR_SECに接続されている。読み出し・書
き込み部RD/WR_SECは、書き込み用スイッチングトラン
ジスタSW50、読み出し用スイッチングトランジスタSW6
0、書き込み用電流源11及びセンス回路12を備えてい
る。書き込み用電流源11及びセンス回路12は、書き込み
用スイッチングトランジスタSW50及び読み出し用スイッ
チングトランジスタSW60をそれぞれ介してメインセンス
線MSLに接続されている。書き込み用スイッチングトラ
ンジスタSW50及び読み出し用スイッチングトランジスタ
SW60のゲートはそれぞれ、書き込み制御信号及び読み出
し制御信号がそれぞれ入力される書き込み制御信号線WR
_CNT及び読み出し制御信号線RD_CNTに接続されている。
センス回路12は、オペアンプ13及び電流電圧変換器（抵
抗素子）14を有している。オペアンプ13は、接地電位に
接続された正転入力端子、読み出し用スイッチングトラ
ンジスタSW60を介してメインセンス線MSLに接続される
反転入力端子、及び出力端子を有している。抵抗素子14
は、オペアンプ13の反転入力端子に接続された一端、及
びオペアンプ13の出力端子に接続された他端を有してい
る。書き込み用電流源11は、書き込み時においてスイッ
チングトランジスタSW50を介してメインセンス線MSLに
電流Iwriteを供給する。センス回路12は、読み出し時に
おいて、スイッチングトランジスタSW60を介してメイン
センス線MSLから入力される読み出し電流Ireadを、抵抗
素子14にて電圧に変換し、読み出し電圧Voutとして出力
する。

【００３３】次に上記構成のMRAMの動作について説明す
る。まず、書き込み動作について、MC_ARRAY2内におけ
るサブセンス線SSL6とワード線WL6との交点に配置され
たメモリセルMC66にデータを書き込む場合を例に挙げて
説明する。

【００３４】まず、カラムデコーダ2がスイッチ群SW_GR
OUP8内のスイッチングトランジスタSW8-6をオン状態と
し、メモリセルアレイMC_ARRAY2内のサブセンス線SSL6
をメインセンス線MSLに接続する。またカラムデコーダ2
は、スイッチ群SW_GROUP7内のスイッチングトランジス
タSW7-6をオン状態とし、サブセンス線SSL6を接地電位
に接続する。更に、書き込み制御信号線WR_CNTに書き込
み制御信号を与えることにより、書き込み用スイッチン
グトランジスタSW50をオン状態にして、電流源からメイ
ンセンス線MSLを介して、メモリセルアレイMC_ARRAY2内
のサブセンス線SSL6に書き込み電流Iwriteを流す。な
お、スイッチ群SW_GROUP8内のスイッチングトランジス
タSW8-1〜SW8-5、スイッチ群SW_GROUP7内のスイッチン
グトランジスタSW7-1〜SW7-5、及びスイッチ群SW_GROUP
4内の全スイッチングトランジスタはオフ状態としてお
く。スイッチ群SW_GROUP3内のスイッチングトランジス
タは、オン状態とオフ状態のどちらでも構わない。

【００３５】次にロウデコーダROWDEC3、ROWDEC4が、ス
イッチ群SW_GROUP5内のスイッチングトランジスタSW5-
6、及びスイッチ群SW_GROUP6内のスイッチングトランジ
スタSW6-6をオン状態にする。そして、ロウデコーダROW
DEC3、またはROWDEC4側いずれかからワード線WL6に電流
を供給する。ワード線WL6を流れる電流によって、ワー
ド線WL6の周辺には磁界が形成され、この磁界によっ
て、磁性体膜5（図２（ｂ）参照）のスピンの向きが変
化する。そのスピンの向きは、ワード線WL6に流す電流
の向きによって決まる。すなわち、電流の向きを制御す
ることで、磁性体膜5のスピンの向きが、磁性体膜6のス
ピンの向きと平行、または反平行という２つの状態が作
り出される。その結果、“0”データ、または“1”デー
タを書き込むことが出来る。なお、スイッチ群SW_GROUP
8内のスイッチングトランジスタSW8-1〜SW8-5、スイッ
チ群SW_GROUP6内のスイッチングトランジスタSW6-1〜SW
6-5はオフ状態としておく。スイッチ群SW_GROUP1、SW_G
ROUP2内のスイッチングトランジスタは、オン状態とオ
フ状態のどちらでも構わない。

【００３６】次に読み出し動作について、同じくメモリ
セルMC66からデータを読み出す場合を例に挙げて説明す
る。

【００３７】まずロウデコーダROWDEC3が、スイッチ群S
W_GROUP5内のスイッチングトランジスタSW5-6をオン状
態とし、ロウデコーダROWDEC4が、スイッチ群SW_GROUP6
内のスイッチングトランジスタSW6-6をオフ状態とす
る。そして、メモリセルアレイMC_ARRAY2内のワード線W
L6に電圧Vreadを印加する。そして、メモリセルMC66に
電流を供給する。この際、他のワード線WL1〜WL5の全て
は接地電位またはフローティング状態としておく。

【００３８】次にカラムデコーダCOLDEC2がスイッチ群S
W_GROUP8内のスイッチングトランジスタSW8-6をオン状
態とし、メモリセルアレイMC_ARRAY2内のサブセンス線S
SL6をメインセンス線MSLに接続する。またカラムデコー
ダCOLDEC2は、スイッチ群SW_GROUP7内のスイッチングト
ランジスタSW7-6をオフ状態とする。メインセンス線MSL
に接続されているその他のスイッチングトランジスタSW
8-1〜SW8-5、及びスイッチ群SW_GROUP4内の全スイッチ
ングトランジスタはオフ状態としておく。また、スイッ
チ群SW_GROUP7内のスイッチングトランジスタSW7-1〜SW
7-5をオン状態とすることにより、非選択のサブセンス
線SSL1〜SSL5を接地電位としておく。スイッチ群SW_GRO
UP3内のスイッチングトランジスタは、オン状態とオフ
状態のどちらでも構わない。

【００３９】更に、読み出し制御信号線RD_CNTに読み出
し制御信号を与えることにより、読み出し用スイッチン
グトランジスタSW60をオン状態にして、センス回路12を
メインセンス線MSLに接続する。

【００４０】すると、電圧Vreadが印加されたことによ
りメモリセルMC66からサブセンス線SSL6を介してメイン
センス線MSLに読み出し電流Ireadが流れ出し、読み出し
電流Ireadはセンス回路12に流れ込む。読み出し電流Ire
adは、抵抗素子14によって電圧に変換され、オペアンプ
13の出力端子から読み出し電圧Voutとして出力される。

【００４１】上記のように、本発明の第１の実施形態に
係るMRAMによれば、メインセンス線MSLは、オペアンプ1
3の反転入力端子に接続されている。従って、メインセ
ンス線MSLは仮想的に接地されている。よって、非選択
セルで作られる寄生インピーダンスの影響を排除出来、
選択セルに書き込まれている情報を正確に読み出すこと
が出来る。

【００４２】また、センス線をメインセンス線とサブセ
ンス線とを含む階層ビット線方式とし、メモリセルアレ
イを分割している。従って、従来方法により同じ容量の
セルアレイを組んだ場合と比較して、選択セルに繋がる
寄生インピーダンスを低減できる。従来方法により図１
の構成と同じ容量のMRAMを構成した場合、１つのメモリ
セルアレイは(12×6)=72個のメモリセルを含むことにな
る。従って、１つのメモリセルを選択した場合、センス
線には71個の非選択セルが寄生インピーダンスとして存
在することになる。しかし本実施形態であると、72個の
メモリセルを１つあたり(6×6)個のメモリセルを含む２
つのメモリセルアレイによってMRAMを構成している。従
って、メインセンス線MLSには35個の非選択セルが寄生
インピーダンスとして存在するに過ぎない。その結果、
読み出し電流Ireadの寄生インピーダンスに流れる電流
量の増加を回避でき、消費電流の増加を抑制できる。換
言すれば、読み出し電流Ireadを効率よくセンス回路12
に流すことが出来る。同時に、読み出し信号の信号レベ
ルの低下が抑制されるため、メモリセルの数が増加した
場合においてもデータの読み出し精度を維持出来る。ひ
いては、MRAMの更なる高集積化が実現できる。

【００４３】なおMRAMセルは、図２（ａ）乃至（ｃ）に
示すようにTMR素子のみで構成されていても良いし、TMR
素子と整流素子との組み合わせであっても良い。図３
（ａ）乃至（ｃ）はTMR素子とダイオードとを含むMRAM
セルの例を示しており、（ａ）図は等価回路図であり、
（ｂ）図及び（ｃ）図は断面図である。図示するよう
に、図２に示す構造において、ワード線WLとなる金属配
線層3と磁性体膜5との間にn型半導体層8及びp型半導体
層9を設けることにより、ワード線WLとサブセンス線SSL
との間に、TMR素子と直列にダイオードを挿入してい
る。

【００４４】次にこの発明の第２の実施形態に係る半導
体記憶装置について図４を用いて説明する。図４はMRAM
のブロック図である。本実施形態に係るMRAMは、上記第
１の実施形態において、更に階層ワード線方式を用いた
ものである。

【００４５】図示するように、MRAM10は、メモリセルア
レイMC_ARRAY1〜MC_ARRAY4、スイッチ群SW_GROUP1〜SW_
GROUP16、ロウデコーダROWDEC1〜ROWDEC4、カラムデコ
ーダCOLDEC1〜COLDEC4及び読み出し・書き込み部RD/WR_
SECを備えている。

【００４６】メモリセルアレイMC_ARRAY1〜MC_ARRAY4
は、複数のサブワード線SWL1〜SWL6と、サブワード線SW
L1〜SWL6に直交するサブセンス線SSL1〜SSL3との交点に
設けられ、マトリクス状に配置された(6×3)個のメモリ
セルMCを各々有している。勿論、メモリセルアレイMC_A
RRAY1〜MC_ARRAY4中に含まれるメモリセルMCの数は(6×
3)個に限定されるものではない。メモリセルMCは、上記
第１の実施形態で説明した、図２（ａ）乃至（ｃ）また
は図２（ａ）乃至（ｃ）に示す構造を有する、TMR素子
を含むMRAMセルである。

【００４７】スイッチ群SW_GROUP1、SW_GROUP2はそれぞ
れ、６つのスイッチングトランジスタSW1-1〜SW1-6及び
SW2-1〜SW2-6を有している。スイッチングトランジスタ
SW1-1〜SW1-6のゲートはロウデコーダROWDEC1に接続さ
れ、ソース・ドレインのいずれか一方はメインワード線
MWL1に接続され、ソース・ドレインのいずれか他方はメ
モリセルアレイMC_ARRAY1内のサブワード線SWL1〜SWL6
の一端に接続されている。スイッチングトランジスタSW
2-1〜SW2-6のゲートはロウデコーダROWDEC2に接続さ
れ、ソース・ドレインのいずれか一方はメインワード線
MWL2に接続され、ソース・ドレインのいずれか他方はメ
モリセルアレイMC_ARRAY1内のサブワード線SWL1〜SWL6
の他端に接続されている。

【００４８】スイッチ群SW_GROUP3、SW_GROUP4はそれぞ
れ、３つのスイッチングトランジスタSW3-1〜SW3-3、及
びSW4-1〜SW4-3を有している。スイッチングトランジス
タSW3-1〜SW3-3のゲートはカラムデコーダCOLDEC1に接
続され、ソース・ドレインのいずれか一方は接地電位に
接続され、ソース・ドレインのいずれか他方はメモリセ
ルアレイMC_ARRAY1内のサブセンス線SSL1〜SSL3の一端
に接続されている。スイッチングトランジスタSW4-1〜S
W4-3のゲートはカラムデコーダCOLDEC1に接続され、ソ
ース・ドレインのいずれか一方はメインセンス線MSLに
接続され、ソース・ドレインのいずれか他方はメモリセ
ルアレイMC_ARRAY1内のサブセンス線SSL1〜SSL3の他端
に接続されている。

【００４９】スイッチ群SW_GROUP5、SW_GROUP6はそれぞ
れ、６つのスイッチングトランジスタSW5-1〜SW5-6及び
SW6-1〜SW6-6を有している。スイッチングトランジスタ
SW5-1〜SW5-6のゲートはロウデコーダROWDEC2に接続さ
れ、ソース・ドレインのいずれか一方はメインワード線
MWL3に接続され、ソース・ドレインのいずれか他方はメ
モリセルアレイMC_ARRAY2内のサブワード線SWL1〜SWL6
の一端に接続されている。スイッチングトランジスタSW
6-1〜SW6-6のゲートはロウデコーダROWDEC1に接続さ
れ、ソース・ドレインのいずれか一方はメインワード線
MWL4に接続され、ソース・ドレインのいずれか他方はメ
モリセルアレイMC_ARRAY2内のサブワード線SWL1〜SWL6
の他端に接続されている。

【００５０】スイッチ群SW_GROUP7、SW_GROUP8はそれぞ
れ、３つのスイッチングトランジスタSW7-1〜SW7-3、及
びSW8-1〜SW8-3を有している。スイッチングトランジス
タSW7-1〜SW7-3のゲートはカラムデコーダCOLDEC2に接
続され、ソース・ドレインのいずれか一方は接地電位に
接続され、ソース・ドレインのいずれか他方はメモリセ
ルアレイMC_ARRAY2内のサブセンス線SSL1〜SSL3の一端
に接続されている。スイッチングトランジスタSW8-1〜S
W8-3のゲートはカラムデコーダCOLDEC2に接続され、ソ
ース・ドレインのいずれか一方はメインセンス線MSLに
接続され、ソース・ドレインのいずれか他方はメモリセ
ルアレイMC_ARRAY2内のサブセンス線SSL1〜SSL3の他端
に接続されている。

【００５１】スイッチ群SW_GROUP9、SW_GROUP10はそれ
ぞれ、６つのスイッチングトランジスタSW9-1〜SW9-6及
びSW10-1〜SW10-6を有している。スイッチングトランジ
スタSW9-1〜SW9-6のゲートはロウデコーダROWDEC3に接
続され、ソース・ドレインのいずれか一方はメインワー
ド線MWL5に接続され、ソース・ドレインのいずれか他方
はメモリセルアレイMC_ARRAY3内のサブワード線SWL1〜S
WL6の一端に接続されている。スイッチングトランジス
タSW10-1〜SW10-6のゲートはロウデコーダROWDEC4に接
続され、ソース・ドレインのいずれか一方はメインワー
ド線MWL6に接続され、ソース・ドレインのいずれか他方
はメモリセルアレイMC_ARRAY3内のサブワード線SWL1〜S
WL6の他端に接続されている。

【００５２】スイッチ群SW_GROUP11、SW_GROUP12はそれ
ぞれ、３つのスイッチングトランジスタSW11-1〜SW11-
3、及びSW12-1〜SW12-3を有している。スイッチングト
ランジスタSW11-1〜SW11-3のゲートはカラムデコーダCO
LDEC3に接続され、ソース・ドレインのいずれか一方は
接地電位に接続され、ソース・ドレインのいずれか他方
はメモリセルアレイMC_ARRAY3内のサブセンス線SSL1〜S
SL3の一端に接続されている。スイッチングトランジス
タSW12-1〜SW12-3のゲートはカラムデコーダCOLDEC3に
接続され、ソース・ドレインのいずれか一方はメインセ
ンス線MSLに接続され、ソース・ドレインのいずれか他
方はメモリセルアレイMC_ARRAY3内のサブセンス線SSL1
〜SSL3の他端に接続されている。

【００５３】スイッチ群SW_GROUP13、SW_GROUP14はそれ
ぞれ、６つのスイッチングトランジスタSW13-1〜SW13-6
及びSW14-1〜SW14-6を有している。スイッチングトラン
ジスタSW13-1〜SW13-6のゲートはロウデコーダROWDEC4
に接続され、ソース・ドレインのいずれか一方はメイン
ワード線MWL7に接続され、ソース・ドレインのいずれか
他方はメモリセルアレイMC_ARRAY4内のサブワード線SWL
1〜SWL6の一端に接続されている。スイッチングトラン
ジスタSW14-1〜SW14-6のゲートはロウデコーダROWDEC3
に接続され、ソース・ドレインのいずれか一方はメイン
ワード線MWL8に接続され、ソース・ドレインのいずれか
他方はメモリセルアレイMC_ARRAY4内のサブワード線SWL
1〜SWL6の他端に接続されている。

【００５４】スイッチ群SW_GROUP15、SW_GROUP16はそれ
ぞれ、３つのスイッチングトランジスタSW15-1〜SW15-
3、及びSW16-1〜SW16-3を有している。スイッチングト
ランジスタSW15-1〜SW15-3のゲートはカラムデコーダCO
LDEC4に接続され、ソース・ドレインのいずれか一方は
接地電位に接続され、ソース・ドレインのいずれか他方
はメモリセルアレイMC_ARRAY4内のサブセンス線SSL1〜S
SL3の一端に接続されている。スイッチングトランジス
タSW16-1〜SW16-3のゲートはカラムデコーダCOLDEC4に
接続され、ソース・ドレインのいずれか一方はメインセ
ンス線MSLに接続され、ソース・ドレインのいずれか他
方はメモリセルアレイMC_ARRAY4内のサブセンス線SSL1
〜SSL3の他端に接続されている。

【００５５】ロウデコーダROWDEC1は、スイッチ群SW_GR
OUP1、SW_GROUP6に含まれるスイッチングトランジスタ
を制御して、メモリセルアレイMC_ARRAY1内のサブワー
ド線SWL1〜SWL6のいずれかをメインワード線MWL1に接続
し、メモリセルアレイMC_ARRAY2内のサブワード線SWL1
〜SWL2のいずれかをメインワード線MWL4に接続する。ま
たメインワード線MWL1、MWL2のいずれかを選択して、メ
モリセルアレイMC_ARRAY1内のサブワード線SWL1〜SWL6
を書き込み状態、読み出し状態、または接地電位状態と
する。

【００５６】ロウデコーダROWDEC2は、スイッチ群SW_GR
OUP2、SW_GROUP5に含まれるスイッチングトランジスタ
を制御して、メモリセルアレイMC_ARRAY1内のサブワー
ド線SWL1〜SWL6のいずれかをメインワード線MWL2に接続
し、メモリセルアレイMC_ARRAY2内のサブワード線SWL1
〜SWL6のいずれかをメインワード線MWL3に接続する。ま
たメインワード線MWL3、MWL4のいずれかを選択して、メ
モリセルアレイMC_ARRAY2内のサブワード線SWL1〜SWL6
を書き込み状態、読み出し状態、または接地電位状態と
する。

【００５７】ロウデコーダROWDEC3は、スイッチ群SW_GR
OUP9、SW_GROUP14に含まれるスイッチングトランジスタ
を制御して、メモリセルアレイMC_ARRAY3内のサブワー
ド線SWL1〜SWL6のいずれかをメインワード線MWL5に接続
し、メモリセルアレイMC_ARRAY4内のサブワード線SWL1
〜SWL6のいずれかをメインワード線MWL8に接続する。ま
たメインワード線MWL5、MWL6のいずれかを選択して、メ
モリセルアレイMC_ARRAY3内のサブワード線SWL1〜SWL6
を書き込み状態、読み出し状態、または接地電位状態と
する。

【００５８】ロウデコーダROWDEC4は、スイッチ群SW_GR
OUP10、SW_GROUP13に含まれるスイッチングトランジス
タを制御して、メモリセルアレイMC_ARRAY3内のサブワ
ード線SWL1〜SWL6のいずれかをメインワード線MWL6に接
続し、メモリセルアレイMC_ARRAY4内のサブワード線SWL
1〜SWL6のいずれかをメインワード線MWL7に接続する。
またメインワード線MWL7、MWL8のいずれかを選択して、
メモリセルアレイMC_ARRAY4内のサブワード線SWL1〜SWL
6を書き込み状態、読み出し状態、または接地電位状態
とする。

【００５９】カラムデコーダCOLDEC1はスイッチ群SW_GR
OUP3及びSW_GROUP4にそれぞれ含まれるスイッチングト
ランジスタを制御する。そして、メモリセルアレイMC_A
RRAY1内のサブセンス線SSL1〜SSL6の電位を決定すると
共に、メインセンス線MSLとの接続／非接続をスイッチ
する。

【００６０】カラムデコーダCOLDEC2はスイッチ群SW_GR
OUP7及びSW_GROUP8にそれぞれ含まれるスイッチングト
ランジスタを制御する。そして、メモリセルアレイMC_A
RRAY2内のサブセンス線SSL1〜SSL6の電位を決定すると
共に、メインセンス線MSLとの接続／非接続をスイッチ
する。

【００６１】カラムデコーダCOLDEC3はスイッチ群SW_GR
OUP11及びSW_GROUP12にそれぞれ含まれるスイッチング
トランジスタを制御する。そして、メモリセルアレイMC
_ARRAY3内のサブセンス線SSL1〜SSL6の電位を決定する
と共に、メインセンス線MSLとの接続／非接続をスイッ
チする。

【００６２】カラムデコーダCOLDEC4はスイッチ群SW_GR
OUP15及びSW_GROUP16にそれぞれ含まれるスイッチング
トランジスタを制御する。そして、メモリセルアレイMC
_ARRAY4内のサブセンス線SSL1〜SSL6の電位を決定する
と共に、メインセンス線MSLとの接続／非接続をスイッ
チする。

【００６３】上記のように、スイッチ群SW_GROUP4、SW_
GROUP8、SW_GROUP12、SW_GROUP16を介して１２本のサブ
センス線SSL1〜SSL6、SSL1〜SSL6、SSL1〜SSL6、SSL1〜
SSL6が接続されたメインセンス線MLSは、読み出し・書
き込み部RD/WR_SECに接続されている。読み出し・書き
込み部RD/WR_SECの構成は上記第１の実施形態と同様で
あるので説明は省略する。

【００６４】次に上記構成のMRAMの動作について説明す
る。まず、書き込み動作について、MC_ARRAY2内におけ
るサブワード線SWL6とサブセンス線SSL1との交点に配置
されたメモリセルMC61にデータを書き込む場合を例に挙
げて説明する。

【００６５】まず、カラムデコーダCOLDEC2がスイッチ
群SW_GROUP8内のスイッチングトランジスタSW8-1をオン
状態とし、メモリセルアレイMC_ARRAY2内のサブセンス
線SSL1をメインセンス線MSLに接続する。またカラムデ
コーダCOLDEC2は、スイッチ群SW_GROUP7内のスイッチン
グトランジスタSW7-1をオン状態とし、メモリセルアレ
イMC_ARRAY2内のサブセンス線SSL1を接地電位に接続す
る。更に、書き込み制御信号線WR_CNTに書き込み制御信
号を与えることにより、書き込み用スイッチングトラン
ジスタSW50をオン状態にする。そして、書き込み用電流
源11からメインセンス線MSLを介して、メモリセルアレ
イMC_ARRAY2内のサブセンス線SSL1に書き込み電流Iwrit
eを流す。なお、スイッチ群SW_GROUP8内のスイッチング
トランジスタSW8-2、SW8-3、スイッチ群SW_GROUP7内の
スイッチングトランジスタSW7-2、SW7-3、及びスイッチ
群SW_GROUP4、SW_GROUP12、SW_GROUP16内の全スイッチ
ングトランジスタはオフ状態としておく。これにより、
メモリセルアレイMC_ARRAY2内のサブセンス線SSL2、SSL
3、並びにメモリセルアレイMC_ARRAY1、MC_ARRAY3、及
びMC_ARRAY4内のサブセンス線SSL1〜SSL3はメインセン
ス線MSLと電気的に分離される。スイッチ群SW_GROUP3、
SW_GROUP11、SW_GROUP15内のスイッチングトランジスタ
は、オン状態とオフ状態のどちらでも構わない。

【００６６】次にロウデコーダROWDEC1、ROWDEC2が、ス
イッチ群SW_GROUP6内のスイッチングトランジスタSW6-
6、及びスイッチ群SW_GROUP5内のスイッチングトランジ
スタSW5-6をそれぞれオン状態にする。そして、ロウデ
コーダROWDEC2はメインワード線MWL3、MWL4のいずれか
を選択して電圧を印加し、選択した一方からサブワード
線SWL6に電流を供給する。サブワード線SWL6を流れる電
流の向きによって、メモリセルMC61に、“0”データ、
または“1”データが書き込まれる。なお、他のメイン
ワード線に接続されるスイッチ群SW_GROUP5内のスイッ
チングトランジスタSW5-1〜SW5-5、スイッチ群SW_GROUP
6内のスイッチングトランジスタSW6-1〜SW6-5、並び
に、スイッチ群SW_GROUP9、SW_GROUP10、SW_GROUP13、S
W_GROUP14内の全スイッチングトランジスタは、オフ状
態としておく。

【００６７】次に読み出し動作について、同じくメモリ
セルMC61からデータを読み出す場合を例に挙げて説明す
る。

【００６８】まずロウデコーダROWDEC2が、メインワー
ド線MWL3を選択して、メインワード線MWL3に電圧Vread
を印加する。またロウデコーダROWDEC2は、スイッチ群S
W_GROUP5内のスイッチングトランジスタSW5-6をオン状
態とし、ロウデコーダROWDEC1が、スイッチ群SW_GROUP6
内のスイッチングトランジスタSW6-6をオフ状態とす
る。これにより、メモリセルアレイMC_ARRAY2内のサブ
ワード線SWL6に電圧Vreadが印加される。この際、非選
択の全てのサブワード線は接地電位またはフローティン
グ状態としておく。

【００６９】次にカラムデコーダ2がスイッチ群SW_GROU
P8内のスイッチングトランジスタSW8-1をオン状態と
し、メモリセルアレイMC_ARRAY2内のサブセンス線SSL1
をメインセンス線MSLに接続する。またカラムデコーダ2
は、スイッチ群SW_GROUP7内のスイッチングトランジス
タSW7-1をオフ状態とする。メインセンス線MSLに接続さ
れているその他のスイッチングトランジスタSW8-2、SW8
-3、並びにスイッチ群SW_GROUP4、SW_GROUP12、及びSW_
GROUP16内の全スイッチングトランジスタはオフ状態と
しておく。これにより、メモリセルアレイMC_ARRAY2内
のサブセンス線SSL2、SSL3、並びにメモリセルアレイMC
_ARRAY1、MC_ARRAY3、及びMC_ARRAY4内のサブセンス線S
SL1〜SSL3はメインセンス線MSLと電気的に分離される。
また、スイッチ群SW_GROUP7内のスイッチングトランジ
スタSW7-2、SW7-3をオン状態とすることにより、メモリ
セルアレイMC_ARRAY2内の非選択のサブセンス線SSL2、S
SL3を接地電位としておく。スイッチ群SW_GROUP3、SW_G
ROUP11、及びSW_GROUP15内のスイッチングトランジスタ
は、オン状態とオフ状態のどちらでも構わない。

【００７０】更に、読み出し制御信号線RD_CNTに読み出
し制御信号を与えることにより、読み出し用スイッチン
グトランジスタSW60をオン状態にして、センス回路12を
メインセンス線MSLに接続する。

【００７１】すると、電圧Vreadが印加されたことによ
りメモリセルMC61からサブセンス線SSL1を介してメイン
センス線MSLに読み出し電流Ireadが流れ出し、読み出し
電流Ireadはセンス回路12に流れ込む。読み出し電流Ire
adは、抵抗素子14によって電圧に変換され、オペアンプ
13の出力端子から読み出し電圧Voutとして出力される。

【００７２】上記のように、本発明の第２の実施形態に
係るMRAMによれば、上記第１の実施形態と同様に、非選
択セルで作られる寄生インピーダンスの影響を排除出
来、選択セルに書き込まれている情報を正確に読み出す
ことが出来る。

【００７３】また、センス線をメインセンス線とサブセ
ンス線とを含む階層ビット線方式とすると共に、ワード
線をメインワード線とサブワード線とを含む階層ワード
線方式として、メモリセルアレイを分割している。従っ
て、第１の実施形態と比して、更に選択セルに繋がる寄
生インピーダンスを低減できる。すなわち、本実施形態
であると、72個のメモリセルを、１つあたり(6×3)個の
メモリセルを含む４つのメモリセルアレイによってMRAM
を構成している。従って、読み出し時において、メイン
センス線MLSには17個の非選択セルが寄生インピーダン
スとして存在するに過ぎない。その結果、読み出し電流
Ireadを更に効率よくセンス回路12に流すことが出来
る。従って、上記第１の実施形態で説明した効果を更に
高めることが出来る。

【００７４】次にこの発明の第３の実施形態に係る半導
体記憶装置について図５を用いて説明する。図５はMRAM
のブロック図である。本実施形態に係るMRAMは、上記第
２の実施形態において、書き込み用電流源11の供給電流
の向きを可変にしたものである。本実施形態に係るMRAM
の構造は、上記第２の実施形態に係るMRAMと類似してい
るので、ここでは両者の異なるところを説明することに
する。

【００７５】図示するように、本実施形態に係るMRAM
は、上記第２の実施形態に係るMRAMにおいて、メインワ
ード線MWL2、MWL4、MWL6、MWL8を廃したものである。そ
して、スイッチ群SW_GROUP2内のスイッチングトランジ
スタSW2-1〜SW2-6のゲートをロウデコーダROWDEC1に接
続し、ソース・ドレインのいずれか他方をメモリセルア
レイMC_ARRAY1内のサブワード線SWL1〜SWL6にそれぞれ
接続し、ソース・ドレインのいずれか一方を接地電位に
接続している。また、スイッチ群SW_GROUP6内のスイッ
チングトランジスタSW6-1〜SW6-6のゲートをロウデコー
ダROWDEC2に接続し、ソース・ドレインのいずれか他方
をメモリセルアレイMC_ARRAY2内のサブワード線SWL1〜S
WL6にそれぞれ接続し、ソース・ドレインのいずれか一
方を接地電位に接続している。更に、スイッチ群SW_GRO
UP10内のスイッチングトランジスタSW10-1〜SW10-6のゲ
ートをロウデコーダROWDEC3に接続し、ソース・ドレイ
ンのいずれか他方をメモリセルアレイMC_ARRAY3内のサ
ブワード線SWL1〜SWL6にそれぞれ接続し、ソース・ドレ
インのいずれか一方を接地電位に接続している。更に、
スイッチ群SW_GROUP14内のスイッチングトランジスタSW
14-1〜SW14-6のゲートをロウデコーダROWDEC4に接続
し、ソース・ドレインのいずれか他方をメモリセルアレ
イMC_ARRAY4内のサブワード線SWL1〜SWL6にそれぞれ接
続し、ソース・ドレインのいずれか一方を接地電位に接
続している。

【００７６】ロウデコーダROWDEC1は、スイッチ群SW_GR
OUP1、SW_GROUP2に含まれるスイッチングトランジスタ
を制御する。またメインワード線MWL1に電位を供給す
る。これにより、メモリセルアレイMC_ARRAY1内のサブ
ワード線SWL1〜SWL6のいずれかをメインワード線MWL1に
接続すると共に、メモリセルアレイMC_ARRAY1内のサブ
ワード線SWL1〜SWL6を書き込み状態、読み出し状態、ま
たは接地電位状態とする。

【００７７】ロウデコーダROWDEC2は、スイッチ群SW_GR
OUP5、SW_GROUP6に含まれるスイッチングトランジスタ
を制御する。またメインワード線MWL3に電位を供給す
る。これにより、メモリセルアレイMC_ARRAY2内のサブ
ワード線SWL1〜SWL6のいずれかをメインワード線MWL3に
接続すると共に、メモリセルアレイMC_ARRAY2内のサブ
ワード線SWL1〜SWL6を書き込み状態、読み出し状態、ま
たは接地電位状態とする。

【００７８】ロウデコーダROWDEC3は、スイッチ群SW_GR
OUP9、SW_GROUP10に含まれるスイッチングトランジスタ
を制御する。またメインワード線MWL5に電位を供給す
る。これにより、メモリセルアレイMC_ARRAY3内のサブ
ワード線SWL1〜SWL6のいずれかをメインワード線MWL3に
接続すると共に、メモリセルアレイMC_ARRAY3内のサブ
ワード線SWL1〜SWL6を書き込み状態、読み出し状態、ま
たは接地電位状態とする。

【００７９】ロウデコーダROWDEC4は、スイッチ群SW_GR
OUP13、SW_GROUP14に含まれるスイッチングトランジス
タを制御する。またメインワード線MWL4に電位を供給す
る。これにより、メモリセルアレイMC_ARRAY4内のサブ
ワード線SWL1〜SWL6のいずれかをメインワード線MWL4に
接続すると共に、メモリセルアレイMC_ARRAY4内のサブ
ワード線SWL1〜SWL6を書き込み状態、読み出し状態、ま
たは接地電位状態とする。

【００８０】また、読み出し・書き込み部RD/WR_SEC内
の書き込み用電流源11の電源を、プラス電源とマイナス
電源との間で切り替えられるようにしている。これによ
り、書き込み用電流源11がメインセンス線MSLに流す書
き込み電流Iwriteの向きを変えることが出来る。

【００８１】次に上記構成のMRAMの動作について説明す
る。まず、書き込み動作について、MC_ARRAY2内におけ
るサブワード線SWL6とサブセンス線SSL1との交点に配置
されたメモリセルMC61にデータを書き込む場合を例に挙
げて説明する。

【００８２】まず、カラムデコーダ2がスイッチ群SW_GR
OUP8内のスイッチングトランジスタSW8-1をオン状態と
し、メモリセルアレイMC_ARRAY2内のサブセンス線SSL1
をメインセンス線MSLに接続する。またカラムデコーダ2
は、スイッチ群SW_GROUP7内のスイッチングトランジス
タSW7-1をオン状態とし、メモリセルアレイMC_ARRAY2内
のサブセンス線SSL1を接地電位に接続する。更に、書き
込み制御信号線WR_CNTに書き込み制御信号を与えること
により、書き込み用スイッチングトランジスタSW50をオ
ン状態にする。そして、書き込み用電流源11の電源電位
を正または負に設定することにより、書き込み用電流源
11からメインセンス線MSLを介してメモリセルアレイMC_
ARRAY2内のサブセンス線SSL1に向かって、または逆向き
に書き込み電流Iwriteを流す。なお、スイッチ群SW_GRO
UP8内のスイッチングトランジスタSW8-2、SW8-3、スイ
ッチ群SW_GROUP7内のスイッチングトランジスタSW7-2、
SW7-3、及びスイッチ群SW_GROUP4、SW_GROUP12、SW_GRO
UP16内の全スイッチングトランジスタはオフ状態として
おく。これにより、メモリセルアレイMC_ARRAY2内のサ
ブセンス線SSL2、SSL3、並びにメモリセルアレイMC_ARR
AY1、MC_ARRAY3、及びMC_ARRAY4内のサブセンス線SSL1
〜SSL3はメインセンス線MSLと電気的に分離される。ス
イッチ群SW_GROUP3、SW_GROUP11、SW_GROUP15内のスイ
ッチングトランジスタは、オン状態とオフ状態のどちら
でも構わない。

【００８３】次にロウデコーダROWDEC2が、スイッチ群S
W_GROUP5、SW_GROUP6内のスイッチングトランジスタSW5
-6、SW6-6をオン状態にする。そして、ロウデコーダROW
DEC2はメインワード線MWL3に電圧を印加する。これによ
り、メインワード線MWL3からサブワード線SWL6に電流が
供給される。サブセンス線SSL1を流れる電流の向きによ
って、メモリセルMC61に、“0”データ、または“1”デ
ータが書き込まれる。なお、他のメインワード線に接続
される、スイッチ群SW_GROUP5内のスイッチングトラン
ジスタSW5-1〜SW5-5、スイッチ群SW_GROUP1、SW_GROUP
9、SW_GROUP13内のスイッチングトランジスタは、全て
オフ状態としておく。スイッチ群SW_GROUP6内のスイッ
チングトランジスタSW6-1〜SW6-5、並びにスイッチ群SW
_GROUP2、SW_GROUP10、SW_GROUP14内の全スイッチング
トランジスタは、オン状態とオフ状態のどちらでも構わ
ない。

【００８４】次に読み出し動作について、同じくメモリ
セルMC61からデータを読み出す場合を例に挙げて説明す
る。

【００８５】まずロウデコーダROWDEC2がメインワード
線MWL3に電圧Vreadを印加する。またロウデコーダROWDE
C2は、スイッチ群SW_GROUP5内のスイッチングトランジ
スタSW5-6をオン状態とし、スイッチ群SW_GROUP6内のス
イッチングトランジスタSW6-6をオフ状態とする。これ
により、メモリセルアレイMC_ARRAY2内のサブワード線S
WL6に電圧Vreadが印加され、メモリセルMC61に電流が供
給される。この際、非選択の全てのサブワード線は接地
電位またはフローティング状態としておく。

【００８６】次にカラムデコーダCOLDEC2がスイッチ群S
W_GROUP8内のスイッチングトランジスタSW8-1をオン状
態とし、メモリセルアレイMC_ARRAY2内のサブセンス線S
SL1をメインセンス線MSLに接続する。またカラムデコー
ダCOLDEC2は、スイッチ群SW_GROUP7内のスイッチングト
ランジスタSW7-1をオフ状態とする。メインセンス線MSL
に接続されているその他のスイッチングトランジスタSW
8-2、SW8-3、並びにスイッチ群SW_GROUP4、SW_GROUP1
2、及びSW_GROUP16内の全スイッチングトランジスタは
オフ状態としておく。これにより、メモリセルアレイMC
_ARRAY2内のサブセンス線SSL2、SSL3、並びにメモリセ
ルアレイMC_ARRAY1、MC_ARRAY3、及びMC_ARRAY4内のサ
ブセンス線SSL1〜SSL3はメインセンス線MSLと電気的に
分離される。また、スイッチ群SW_GROUP7内のスイッチ
ングトランジスタSW7-2、SW7-3をオン状態とすることに
より、メモリセルアレイMC_ARRAY2内の非選択のサブセ
ンス線SSL2、SSL3を接地電位としておく。スイッチ群SW
_GROUP3、SW_GROUP11、及びSW_GROUP15内のスイッチン
グトランジスタは、オン状態とオフ状態のどちらでも構
わない。

【００８７】更に、読み出し制御信号線RD_CNTに読み出
し制御信号を与えることにより、読み出し用スイッチン
グトランジスタSW60をオン状態にして、センス回路12を
メインセンス線MSLに接続する。

【００８８】すると、第１、第２の実施形態と同様に、
メインセンス線MSLに流れ出した読み出し電流Ireadが、
センス回路12において読み出し電圧Voutとして出力され
る。

【００８９】上記のように、本発明の第３の実施形態に
係るMRAMによれば、上記第２の実施形態と同様の効果が
得られる。更に、書き込み用電流源11の書き込み電流Iw
riteの向きを可変にしている。そして、サブセンス線を
流れる書き込み電流Iwriteの向きによって、書き込みデ
ータを制御している。すなわち、書き込み時において、
サブワード線SWL1〜SWL6に流れる電流の向きを考慮する
必要がない。従って、サブワード線SWL1〜SWL6のそれぞ
れの一端に接続されるスイッチ群内のスイッチングトラ
ンジスタをロウデコーダに接続する必要がない。本実施
形態では、スイッチ群SW_GROUP2とスイッチ群SW_GROUP
6、並びにスイッチ群SW_GROUP10とスイッチ群SW_GROUP1
4とを隣接配置し、隣接するスイッチングトランジスタ
のソースを共通配線にて接地電位に接続している。従っ
て、MRAMを構成するために必要な配線数を削減すること
が出来、チップ面積の縮小化を図ることが出来る。

【００９０】次にこの発明の第４の実施形態に係る半導
体記憶装置について図６（ａ）、（ｂ）、及び図７を用
いて説明する。図６（ａ）、（ｂ）はMRAMセルの構造を
示しており、（ａ）図は等価回路図、（ｂ）図は断面図
である。図７はMRAMのブロック図である。

【００９１】図６（ａ）に示すように、MRAMセルは１個
のTMR素子と１個のセルトランジスタMC-TRとを有してい
る。また図６（ｂ）に示すように、セルトランジスタMC
-TRは、シリコン基板1中に互いに離隔して設けられたソ
ース・ドレイン領域20a、20bと、ソース・ドレイン領域
20a、20b間のシリコン基板1上に図示せぬゲート絶縁膜
を介して設けられたゲート電極20とを有している。ゲー
ト電極20は読み出し用ワード線RD-WLとして機能する。
ソース領域20aは、金属配線層22によって接地電位に接
続されている。またドレイン領域20bは、金属配線層2
3、24によって、TMR素子の一方の磁性体膜5に接続され
ている。更に層間絶縁膜2中には、書き込み用ワード線W
R-WLとなる金属配線層25が、サブセンス線SSLと直交す
る方向に、且つTMR素子と電気的に離隔するようにして
設けられている。

【００９２】図６（ｃ）は、図６（ｂ）とは別の構造を
有するMRAMセルの断面図である。図示するように、図６
（ｂ）に示す構造において、絶縁膜4上に磁性体膜26が
設けられ、磁性体膜26上に絶縁膜27が設けられ、磁性体
膜6が絶縁膜27上に設けられている。磁性体膜5、6のス
ピンの向きは予め、互いに等しくなるよう所定の方向に
設定されている。その上で、磁性体膜26のスピンの向き
を磁性体膜5、6に対して平行、または反平行とすること
で、“0”データ、または“1”データを書き込む。本
実施形態は、第１の実施形態を、上記のようなTMR素子
とセルトランジスタMC-TRとを有するMRAMセルを用いて
セルアレイを構成した場合に適用したものである。

【００９３】図示するように、MRAM10は、メモリセルア
レイMC_ARRAY1、MC_ARRAY2、スイッチ群SW_GROUP1〜SW_
GROUP8、ロウデコーダROWDEC1〜ROWDEC4、カラムデコー
ダCOLDEC1、COLDEC2及び読み出し・書き込み部RD/WR_SE
Cを備えている。

【００９４】メモリセルアレイMC_ARRAY1、MC_ARRAY2
は、複数の書き込み用ワード線WR-WL1〜WR-WL6と、書き
込み用ワード線WR-WL1〜WR-WL6に直交するサブセンス線
SSL1〜SSL6との交点に設けられ、マトリクス状に配置さ
れた(6×6)個のMRAMセルMCを各々有している。勿論、メ
モリセルアレイMC_ARRAY1、MC_ARRAY2中に含まれるメモ
リセルMCの数は(6×6)個に限定されるものではない。こ
のMRAMセルMCは、図６（ａ）、（ｂ）または図６
（ａ）、（ｃ）に示す構造を有するものである。そし
て、図６（ａ）における書き込み用ワード線WR-WLが図
７における書き込み用ワード線WR-WL1〜WR-WL6のいずれ
かに接続され、図６（ａ）におけるサブセンス線SSLが
図７におけるサブセンス線SSL1〜SSL6のいずれかに接続
されている。また各MRAMセルの読み出し用ワード線RD-W
Lは、同一行毎に共通の読み出し用ワード線RD-WL1〜RD-
WL6のいずれかに接続されている。

【００９５】スイッチ群SW_GROUP1、SW_GROUP2はそれぞ
れ、６つのスイッチングトランジスタSW1-1〜SW1-6及び
SW2-1〜SW2-6を有している。スイッチングトランジスタ
SW1-1〜SW1-6のゲート及びソース・ドレインのいずれか
一方はロウデコーダROWDEC1に接続され、ソース・ドレ
インのいずれか他方はメモリセルアレイMC_ARRAY1内の
書き込み用ワード線WR-WL1〜WR-WL6の一端に接続されて
いる。スイッチングトランジスタSW2-1〜SW2-6のゲート
及びソース・ドレインのいずれか一方はロウデコーダRO
WDEC2に接続され、ソース・ドレインのいずれか他方は
メモリセルアレイMC_ARRAY1内の書き込み用ワード線WR-
WL1〜WR-WL6の他端に接続されている。

【００９６】スイッチ群SW_GROUP3、SW_GROUP4はそれぞ
れ、６つのスイッチングトランジスタSW3-1〜SW3-6、及
びSW4-1〜SW4-6を有している。スイッチングトランジス
タSW3-1〜SW3-6のゲート及びソース・ドレインのいずれ
か一方はカラムデコーダCOLDEC1に接続され、ソース・
ドレインのいずれか他方はメモリセルアレイMC_ARRAY1
内のサブセンス線SSL1〜SSL6の一端に接続されている。
スイッチングトランジスタSW4-1〜SW4-6のゲートはカラ
ムデコーダCOLDEC1に接続され、ソース・ドレインのい
ずれか一方はメインセンス線MSLに接続され、ソース・
ドレインのいずれか他方はメモリセルアレイMC_ARRAY1
内のサブセンス線SSL1〜SSL6の他端に接続されている。

【００９７】スイッチ群SW_GROUP5、SW_GROUP6はそれぞ
れ、６つのスイッチングトランジスタSW5-1〜SW5-6及び
SW6-1〜SW6-6を有している。スイッチングトランジスタ
SW5-1〜SW5-6のゲート及びソース・ドレインのいずれか
一方はロウデコーダROWDEC3に接続され、ソース・ドレ
インのいずれか他方はメモリセルアレイMC_ARRAY2内の
書き込み用ワード線WR-WL1〜WR-WL6の一端に接続されて
いる。スイッチングトランジスタSW6-1〜SW6-6のゲート
及びソース・ドレインのいずれか一方はロウデコーダRO
WDEC4に接続され、ソース・ドレインのいずれか他方は
メモリセルアレイMC_ARRAY2内の書き込み用ワード線WR-
WL1〜WR-WL6の他端に接続されている。

【００９８】スイッチ群SW_GROUP7、SW_GROUP8はそれぞ
れ、６つのスイッチングトランジスタSW7-1〜SW7-6、及
びSW8-1〜SW8-6を有している。スイッチングトランジス
タSW7-1〜SW7-6のゲート及びソース・ドレインのいずれ
か一方はカラムデコーダCOLDEC2に接続され、ソース・
ドレインのいずれか他方はメモリセルアレイMC_ARRAY2
内のサブセンス線SSL1〜SSL6の一端に接続されている。
スイッチングトランジスタSW8-1〜SW8-6のゲートはカラ
ムデコーダCOLDEC2に接続され、ソース・ドレインのい
ずれか一方はメインセンス線MSLに接続され、ソース・
ドレインのいずれか他方はメモリセルアレイMC_ARRAY2
内のサブセンス線SSL1〜SSL6の他端に接続されている。

【００９９】ロウデコーダROWDEC1、ROWDEC2は、スイッ
チ群SW_GROUP1、SW_GROUP2内のスイッチングトランジス
タを制御する。そして、書き込み時においては、メモリ
セルアレイMC_ARRAY1内において選択した書き込み用ワ
ード線WR_WL1〜WR_WL6のいずれかに電流を供給する。ま
たロウデコーダROWDEC1は、読み出し時において、メモ
リセルアレイMC_ARRAY1内の読み出し用ワード線RD-WL1
〜RD-WL6のいずれかを選択し、選択した読み出し用ワー
ド線に、セルトランジスタMC-TRの閾値以上の電圧を供
給する。

【０１００】ロウデコーダROWDEC3、ROWDEC4は、スイッ
チ群SW_GROUP3、SW_GROUP4内のスイッチングトランジス
タを制御する。そして、書き込み時においては、メモリ
セルアレイMC_ARRAY2内において選択した書き込み用ワ
ード線WR_WL1〜WR_WL6のいずれかに電流を供給する。ま
たロウデコーダROWDEC3は、読み出し時において、メモ
リセルアレイMC_ARRAY2内の読み出し用ワード線RD-WL1
〜RD-WL6のいずれかを選択し、選択した読み出し用ワー
ド線に、セルトランジスタMC-TRの閾値以上の電圧を供
給する。

【０１０１】カラムデコーダCOLDEC1はスイッチ群SW_GR
OUP3及びSW_GROUP4に、カラムデコーダCOLDEC2はスイッ
チ群SW_GROUP7及びSW_GROUP8にそれぞれ含まれるスイッ
チングトランジスタを制御する。そして、サブセンス線
SSL1〜SSL6の電位を決定すると共に、メインセンス線MS
Lとの接続／非接続をスイッチする。

【０１０２】上記のように、スイッチ群SW_GROUP4、SW_
GROUP8を介して１２本のサブセンス線SSL1〜SSL6、SSL1
〜SSL6が接続されたメインセンス線MLSは、読み出し・
書き込み部RD/WR_SECに接続されている。読み出し・書
き込み部RD/WR_SECは、書き込み用スイッチングトラン
ジスタSW50、読み出し用スイッチングトランジスタSW6
0、及びセンス回路12を備えている。書き込み用スイッ
チングトランジスタSW50は、書き込み時において、メイ
ンセンス線MSLを接地電位とする。センス回路12は、読
み出し用スイッチングトランジスタSW60を介してメイン
センス線MSLに接続されている。書き込み用スイッチン
グトランジスタSW50及び読み出し用スイッチングトラン
ジスタSW60のゲートはそれぞれ、書き込み制御信号及び
読み出し制御信号がそれぞれ入力される書き込み制御信
号線WR_CNT及び読み出し制御信号線RD_CNTに接続されて
いる。センス回路12は、オペアンプ13及び抵抗素子14を
有している。オペアンプ13は、電源電位に接続された正
転入力端子、読み出し用スイッチングトランジスタSW60
を介してメインセンス線MSLに接続される反転入力端
子、及び出力端子を有している。抵抗素子14は、オペア
ンプ13の正転入力端子に接続された一端、及びオペアン
プ13の出力端子に接続された他端を有している。センス
回路12は、読み出し時において、スイッチングトランジ
スタSW60を介してメインセンス線MSLから入力される読
み出し電流Ireadを、抵抗素子14にて電圧に変換し、読
み出し電圧Voutとして出力する。

【０１０３】次に上記構成のMRAMの動作について説明す
る。まず、書き込み動作について、MC_ARRAY2内におけ
るサブセンス線SSL6とワード線WL6との交点に配置され
たメモリセルMC66にデータを書き込む場合を例に挙げて
説明する。

【０１０４】まず、カラムデコーダ2がスイッチ群SW_GR
OUP8内のスイッチングトランジスタSW8-6をオン状態と
し、メモリセルアレイMC_ARRAY2内のサブセンス線SSL6
をメインセンス線MSLに接続する。またカラムデコーダ2
は、スイッチ群SW_GROUP7内のスイッチングトランジス
タSW7-6をオン状態とし、サブセンス線SSL6に書き込み
電圧を印加する。更に、書き込み制御信号線WR_CNTに書
き込み制御信号を与えることにより、書き込み用スイッ
チングトランジスタSW50をオン状態にする。これによ
り、サブセンス線SSL6からメインセンス線MSLに書き込
み電流Iwriteが流れる。なお、スイッチ群SW_GROUP8内
のスイッチングトランジスタSW8-1〜SW8-5、スイッチ群
SW_GROUP7内のスイッチングトランジスタSW7-1〜SW7-
5、及びスイッチ群SW_GROUP4内の全スイッチングトラン
ジスタはオフ状態としておく。スイッチ群SW_GROUP3内
のスイッチングトランジスタは、オン状態とオフ状態の
どちらでも構わない。

【０１０５】次にロウデコーダROWDEC3、ROWDEC4が、ス
イッチ群SW_GROUP5内のスイッチングトランジスタSW5-
6、及びスイッチ群SW_GROUP6内のスイッチングトランジ
スタSW6-6をオン状態にする。そして、ロウデコーダROW
DEC3、またはROWDEC4側いずれかから書き込み用ワード
線WR-WL6に電流を供給する。書き込み用ワード線WR-WL6
を流れる電流の向きによって、メモリセルMC66には
“0”データ、または“1”データが書き込まれる。な
お、スイッチ群SW_GROUP5内のスイッチングトランジス
タSW5-1〜SW5-5、及びスイッチ群SW_GROUP6内のスイッ
チングトランジスタSW6-1〜SW6-5はオフ状態としてお
く。スイッチ群SW_GROUP1、SW_GROUP2内のスイッチング
トランジスタは、オン状態とオフ状態のどちらでも構わ
ない。

【０１０６】次に読み出し動作について、同じくメモリ
セルMC66からデータを読み出す場合を例に挙げて説明す
る。

【０１０７】まず、カラムデコーダCOLDEC2がスイッチ
群SW_GROUP8内のスイッチングトランジスタSW8-6をオン
状態とし、メモリセルアレイMC_ARRAY2内のサブセンス
線SSL6をメインセンス線MSLに接続する。またカラムデ
コーダCOLDEC2は、スイッチ群SW_GROUP7内のスイッチン
グトランジスタSW7-6をオフ状態とする。メインセンス
線MSLに接続されているその他のスイッチングトランジ
スタSW8-1〜SW8-5、及びスイッチ群SW_GROUP4内の全ス
イッチングトランジスタはオフ状態としておく。また、
スイッチ群SW_GROUP7内のスイッチングトランジスタSW7
-1〜SW7-5をオン状態とすることにより、非選択のサブ
センス線SSL1〜SSL5を接地電位としておく。スイッチ群
SW_GROUP3内のスイッチングトランジスタは、オン状態
とオフ状態のどちらでも構わない。

【０１０８】更に、読み出し制御信号線RD_CNTに読み出
し制御信号を与えることにより、読み出し用スイッチン
グトランジスタSW60をオン状態にして、センス回路12を
メインセンス線MSLに接続する。

【０１０９】次にロウデコーダROWDEC3が、読み出し用
ワード線RD-WL6に電圧を印加し、メモリセルMC66内のセ
ルトランジスタMC_TRをオン状態とする。この際、他の
読み出し用ワード線RD-WL1〜RD-WL5及び書き込み用ワー
ド線WR-WL1〜WR-WL6の全ては接地電位またはフローティ
ング状態としておく。

【０１１０】すると、メインセンス線MSLは仮想的に電
源電位とされているから、メインセンス線MSLからサブ
センス線SSL6を介してメモリセルMC66に読み出し電流Ir
eadが流れ出す。この読み出し電流Ireadは、抵抗素子14
によって電圧に変換され、オペアンプ13の出力端子から
読み出し電圧Voutとして出力される。

【０１１１】上記のように、本発明の第４の実施形態に
係るMRAMによれば、TMR素子とセルトランジスタとを含
むMRAMセルについても、上記第１の実施形態で説明した
効果が得られる。なお、TMR素子とセルトランジスタと
を含むメモリセルを上記第２、第３の実施形態に適用す
ることも可能なのは言うまでもない。

【０１１２】次にこの発明の第５の実施形態に係る半導
体記憶装置について図８（ａ）、（ｂ）を用いて説明す
る。図８（ａ）はMRAMセルの等価回路図であり、図８
（ｂ）は断面図である。

【０１１３】図示するように、MRAMセルはTMR素子のみ
で構成されている。すなわち、シリコン基板1上に設け
られた層間絶縁膜2中にセンス線SLとなる金属配線層30
が設けられている。またセンス線SLと同一のレベルに書
き込み用ワード線WR-WLとなる金属配線層31が、センス
線SLと平行に設けられている。更に層間絶縁膜2中に
は、センス線SLと金属配線層32、33によって接続され、
且つ書き込み用ワード線WR-WLと近接するようにしてTMR
素子が設けられている。TMR素子は、金属配線層33上に
設けられた磁性体膜5、磁性体膜5上に設けられた絶縁膜
7、及び絶縁膜7上に設けられた磁性体膜6を有してい
る。そして、磁性体膜6に電気的に接続されるようにし
て、層間絶縁膜2上に書き込み用ワード線RD-WLとなる金
属配線層34が、センス線SLと直交する方向に設けられて
いる。

【０１１４】次に、上記MRAMセルの書き込み・読み出し
方法について説明する。書き込み時には、書き込み用ワ
ード線WR-WL及び読み出し用ワード線RD-WLに電流が供給
される。そして、読み出し用ワード線RD-WLに流れる電
流の向きによって、磁性体膜5、6のスピンの向きを平
行、または反平行とする。これにより、“0”データ、
または“1”データを書き込む。データの読み出しの際
には、読み出し用ワード線RD-WLに電圧を印加する。そ
して、MRAMセルからセンス線SLに流れる電流を取り出す
ことによって、データを読み出す。

【０１１５】上記のようなMRAMセルによれば、新たに書
き込み用ワード線WR-WLを設けている。そのため、書き
込み時において、読み出し用ワード線RD-WLに供給され
る電流のみがMRAMセルに直接流れる。従って、書き込み
時にTMR素子に加わる電気的なストレスを抑制でき、そ
の結果、MRAMセルの信頼性を向上できる。なお、書き込
み用ワード線WR_WL及びセンス線SLは、同一レベルの金
属配線層を用いることが望ましい。この場合には、金属
配線層30、31のパターニングを同一工程にて行うことが
出来、製造プロセスを簡略化出来る。

【０１１６】図８（ｃ）は、図８（ｂ）とは別の構造を
有するMRAMセルの断面図である。図示するように、図８
（ｂ）に示す構造において、絶縁膜4上に磁性体膜26が
設けられ、磁性体膜26上に絶縁膜27が設けられ、磁性体
膜6が絶縁膜27上に設けられている。磁性体膜5、6のス
ピンの向きは予め、互いに等しくなるよう所定の方向に
設定されている。書き込み、読み出し方法は、図８
（ｂ）の構造の場合と同様であるが、磁性体膜26のスピ
ンの向きが書き込み時に制御される。そして磁性体膜26
のスピンの向きを磁性体膜5、6に対して平行、または反
平行とすることで、“0”データ、または“1”データを
書き込む。図８（ｃ）に示す構造であると、図８（ｂ）
に示す構造よりも高いMR比を得ることが出来る。

【０１１７】次にこの発明の第６の実施形態に係る半導
体記憶装置について図９を用いて説明する。図９はMRAM
のブロック図である。本実施形態は、上記第１の実施形
態を、上記第５の実施形態に係るMRAMセルを用いてセル
アレイを構成した場合に適用したものである。

【０１１８】図示するように、MRAM10は、メモリセルア
レイMC_ARRAY1、MC_ARRAY2、スイッチ群SW_GROUP1〜SW_
GROUP8、ロウデコーダROWDEC1〜4、カラムデコーダCOLD
EC1、COLDEC2、読み出し部RD_SEC、及び書き込み用ロウ
デコーダWRITE-ROWDECを備えている。

【０１１９】メモリセルアレイMC_ARRAY1、MC_ARRAY2
は、複数の読み出し用ワード線RD-WL1〜RD-WL6と、読み
出し用ワード線RD-WL1〜RD-WL6に直交するサブセンス線
SSL1〜SSL6との交点に設けられ、マトリクス状に配置さ
れた(6×6)個のMRAMセルMCを各々有している。勿論、メ
モリセルアレイMC_ARRAY1、MC_ARRAY2中に含まれるメモ
リセルMCの数は(6×6)個に限定されるものではない。こ
のMRAMセルMCは、図８（ａ）、（ｂ）、または図８
（ａ）、（ｃ）に示す構造を有するものである。そし
て、図８（ａ）における読み出し用ワード線RD-WLが図
９における読み出し用ワード線RD-WL1〜RD-WL6のいずれ
かに接続され、図８（ａ）におけるセンス線SLが図９に
おけるサブセンス線SSL1〜SSL6のいずれかに接続されて
いる。また各MRAMセルの書き込み用ワード線WR-WLは、
同一列毎に共通の書き込み用ワード線WR-WL1〜WR-WL6の
いずれかに接続されている。なお、書き込み用ワード線
WR-WL1〜WR-WL6は、メモリセルアレイMC_ARRAY1とMC_AR
RAY2とで共通接続されている。また書き込み用ワード線
WR-WL1〜WR-WL6の一端は接地電位に接続され、他端は書
き込み用ロウデコーダWRITE-ROWDECに接続されている。

【０１２０】スイッチ群SW_GROUP1、SW_GROUP2はそれぞ
れ、６つのスイッチングトランジスタSW1-1〜SW1-6及び
SW2-1〜SW2-6を有している。スイッチングトランジスタ
SW1-1〜SW1-6のゲート及びソース・ドレインのいずれか
一方はロウデコーダROWDEC1に接続され、ソース・ドレ
インのいずれか他方はメモリセルアレイMC_ARRAY1内の
読み出し用ワード線RD-WL1〜RD-WL6の一端に接続されて
いる。スイッチングトランジスタSW2-1〜SW2-6のゲート
及びソース・ドレインのいずれか一方はロウデコーダRO
WDEC2に接続され、ソース・ドレインのいずれか他方は
メモリセルアレイMC_ARRAY1内の読み出し用ワード線RD-
WL1〜RD-WL6の他端に接続されている。

【０１２１】スイッチ群SW_GROUP3、SW_GROUP4はそれぞ
れ、６つのスイッチングトランジスタSW3-1〜SW3-6、及
びSW4-1〜SW4-6を有している。スイッチングトランジス
タSW3-1〜SW3-6のゲートはカラムデコーダCOLDEC1に接
続され、及びソース・ドレインのいずれか一方は接地電
位に接続され、ソース・ドレインのいずれか他方はメモ
リセルアレイMC_ARRAY1内のサブセンス線SSL1〜SSL6の
一端に接続されている。スイッチングトランジスタSW4-
1〜SW4-6のゲートはカラムデコーダCOLDEC1に接続さ
れ、ソース・ドレインのいずれか一方はメインセンス線
MSLに接続され、ソース・ドレインのいずれか他方はメ
モリセルアレイMC_ARRAY1内のサブセンス線SSL1〜SSL6
の他端に接続されている。

【０１２２】スイッチ群SW_GROUP5、SW_GROUP6はそれぞ
れ、６つのスイッチングトランジスタSW5-1〜SW5-6及び
SW6-1〜SW6-6を有している。スイッチングトランジスタ
SW5-1〜SW5-6のゲート及びソース・ドレインのいずれか
一方はロウデコーダROWDEC3に接続され、ソース・ドレ
インのいずれか他方はメモリセルアレイMC_ARRAY2内の
読み出し用ワード線RD-WL1〜RD-WL6の一端に接続されて
いる。スイッチングトランジスタSW6-1〜SW6-6のゲート
及びソース・ドレインのいずれか一方はロウデコーダRO
WDEC4に接続され、ソース・ドレインのいずれか他方は
メモリセルアレイMC_ARRAY2内の読み出し用ワード線RD-
WL1〜RD-WL6の他端に接続されている。

【０１２３】スイッチ群SW_GROUP7、SW_GROUP8はそれぞ
れ、６つのスイッチングトランジスタSW7-1〜SW7-6、及
びSW8-1〜SW8-6を有している。スイッチングトランジス
タSW7-1〜SW7-6のゲートはカラムデコーダCOLDEC2に接
続され、及びソース・ドレインのいずれか一方は接地電
位に接続され、ソース・ドレインのいずれか他方はメモ
リセルアレイMC_ARRAY2内のサブセンス線SSL1〜SSL6の
一端に接続されている。スイッチングトランジスタSW8-
1〜SW8-6のゲートはカラムデコーダCOLDEC2に接続さ
れ、ソース・ドレインのいずれか一方はメインセンス線
MSLに接続され、ソース・ドレインのいずれか他方はメ
モリセルアレイMC_ARRAY2内のサブセンス線SSL1〜SSL6
の他端に接続されている。

【０１２４】ロウデコーダROWDEC1〜ROWDEC4はそれぞ
れ、スイッチ群SW_GROUP1、SW_GROUP2、SW_GROUP5、SW_
GROUP6内に含まれるスイッチングトランジスタを制御
し、読み出し用ワード線RD-WL1〜RD-WL6に所定の電位を
与える。

【０１２５】カラムデコーダCOLDEC1はスイッチ群SW_GR
OUP3及びSW_GROUP4に、カラムデコーダCOLDEC2はスイッ
チ群SW_GROUP7及びSW_GROUP8にそれぞれ含まれるスイッ
チングトランジスタを制御する。そして、サブセンス線
SSL1〜SSL6の電位を決定すると共に、メインセンス線MS
Lとの接続／非接続をスイッチする。

【０１２６】書き込み用ロウデコーダWRITE-ROWDECは書
き込み時において使用され、書き込み用ワード線WR-WL1
〜WR-WL6いずれかに書き込み電流を供給する。

【０１２７】上記のように、スイッチ群SW_GROUP4、SW_
GROUP8を介して１２本のサブセンス線SSL1〜SSL6、SSL1
〜SSL6が接続されたメインセンス線MLSは、読み出し部R
D_SECに接続されている。読み出しRD_SECは、読み出し
用スイッチングトランジスタSW60、及びセンス回路12を
備えている。センス回路12は、読み出し用スイッチング
トランジスタSW60を介してメインセンス線MSLに接続さ
れている。読み出し用スイッチングトランジスタSW60の
ゲートは読み出し制御信号が入力される読み出し制御信
号線RD_CNTに接続されている。センス回路12は上記第１
の実施形態と同様であるので説明は省略する。

【０１２８】次に上記構成のMRAMの動作について説明す
る。まず、書き込み動作について、MC_ARRAY2内におけ
るサブセンス線SSL6とワード線WL6との交点に配置され
たメモリセルMC66にデータを書き込む場合を例に挙げて
説明する。

【０１２９】まず、カラムデコーダ2がスイッチ群SW_GR
OUP7、SW_GROUP8内のスイッチングトランジスタの全て
をオフ状態とする。なお、スイッチ群SW_GROUP4内の全
スイッチングトランジスタもオフ状態としておき、スイ
ッチ群SW_GROUP3内のスイッチングトランジスタは、オ
ン状態とオフ状態のどちらでも構わない。

【０１３０】次に書き込み用ロウデコーダWRITE-ROWDEC
が、書き込み用ワード線WR-WL6に電流を供給する。

【０１３１】次にロウデコーダROWDEC3、ROWDEC4が、ス
イッチ群SW_GROUP5内のスイッチングトランジスタSW5-
6、及びスイッチ群SW_GROUP6内のスイッチングトランジ
スタSW6-6をオン状態にする。そして、ロウデコーダROW
DEC3、またはROWDEC4側いずれかから読み出し用ワード
線RD-WL6に電流を供給する。読み出し用ワード線RD-WL6
を流れる電流によって、読み出し用ワード線RD-WL6の周
辺には磁界が形成される。そして、読み出し用ワード線
RD-WL6を流れる電流の向きによって、MRAMセルMC66に
は、“0”データ、または“1”データが書き込まれる。
なお、スイッチ群SW_GROUP8内のスイッチングトランジ
スタSW8-1〜SW8-5、スイッチ群SW_GROUP6内のスイッチ
ングトランジスタSW6-1〜SW6-5はオフ状態としておく。
スイッチ群SW_GROUP1、SW_GROUP2内のスイッチングトラ
ンジスタは、オン状態とオフ状態のどちらでも構わな
い。

【０１３２】次に読み出し動作について、同じくメモリ
セルMC66からデータを読み出す場合を例に挙げて説明す
る。

【０１３３】まずロウデコーダROWDEC3が、スイッチ群S
W_GROUP5内のスイッチングトランジスタSW5-6をオン状
態とし、ロウデコーダROWDEC4が、スイッチ群SW_GROUP6
内のスイッチングトランジスタSW6-6をオフ状態とす
る。そして、メモリセルアレイMC_ARRAY2内の読み出し
用ワード線RD-WL6に電圧Vreadを印加する。この際、他
の読み出し用ワード線RD-WL1〜WL5の全ては接地電位ま
たはフローティング状態としておく。

【０１３４】次にカラムデコーダ2がスイッチ群SW_GROU
P8内のスイッチングトランジスタSW8-6をオン状態と
し、メモリセルアレイMC_ARRAY2内のサブセンス線SSL6
をメインセンス線MSLに接続する。またカラムデコーダ2
は、スイッチ群SW_GROUP7内のスイッチングトランジス
タSW7-6をオフ状態とする。メインセンス線MSLに接続さ
れているその他のスイッチングトランジスタSW8-1〜SW8
-5、及びスイッチ群SW_GROUP4内の全スイッチングトラ
ンジスタはオフ状態としておく。また、スイッチ群SW_G
ROUP7内のスイッチングトランジスタSW7-1〜SW7-5をオ
ン状態とすることにより、非選択のサブセンス線SSL1〜
SSL5を接地電位としておく。スイッチ群SW_GROUP3内の
スイッチングトランジスタは、オン状態とオフ状態のど
ちらでも構わない。

【０１３５】更に、読み出し制御信号線RD_CNTに読み出
し制御信号を与えることにより、読み出し用スイッチン
グトランジスタSW60をオン状態にして、センス回路12を
メインセンス線MSLに接続する。

【０１３６】すると、電圧Vreadが印加されたことによ
りメモリセルMC66からサブセンス線SSL6を介してメイン
センス線MSLに読み出し電流Ireadが流れ出し、読み出し
電流Ireadはセンス回路12に流れ込む。読み出し電流Ire
adは、抵抗素子14によって電圧に変換され、オペアンプ
13の出力端子から読み出し電圧Voutとして出力される。

【０１３７】上記のように、本発明の第６の実施形態に
係るMRAMによれば、上記第１の実施形態と第５の実施形
態で説明した効果を併せて得ることが出来る。

【０１３８】次にこの発明の第７の実施形態に係る半導
体記憶装置について図１０を用いて説明する。図１０は
MRAMの一部領域の断面構造を示しており、特に図１、図
４及び図５における領域AA1〜AA3のサブセンス線SSL1に
沿った断面図である。

【０１３９】図示するように、シリコン基板1の素子領
域上にはスイッチングトランジスタSW3-1及びカラムデ
コーダCOLDEC1の一部となるMOSトランジスタが形成され
ている。スイッチングトランジスタSW3-1は、シリコン
基板1中に互いに離隔して設けられ、ソース・ドレイン
領域として機能する不純物拡散層40a、40b、及び図示せ
ぬゲート絶縁膜を介在してシリコン基板1上に設けられ
たゲート電極41を有している。またカラムデコーダCOLD
EC1の一部となるMOSトランジスタも同様に、シリコン基
板1中に互いに離隔して設けられ、ソース・ドレイン領
域として機能する不純物拡散層42a、42b、及び図示せぬ
ゲート絶縁膜を介在してシリコン基板1上に設けられた
ゲート電極43を有している。これらのトランジスタを被
覆するようにして、シリコン基板1上には層間絶縁膜2が
設けられている。スイッチングトランジスタSW3-1のソ
ース・ドレイン領域のいずれか一方40aは、層間絶縁膜2
中に設けられた金属配線層44、45によって接地電位に接
続される。また層間絶縁膜2中には、カラムデコーダCOL
DEC1上に渡ってサブセンス線SSL1が設けられており、金
属配線層44〜46によって、スイッチングトランジスタSW
3-1のソース・ドレイン領域のいずれか他方40bと電気的
に接続されている。サブセンス線SSL1上には、絶縁膜4
を磁性体膜5、6で挟み込んだ構造を有するMRAMセルが複
数設けられている。そして、各MRAM上にはワード線WL6
〜WL3（サブワード線SWL6〜SWL3）が設けられている。

【０１４０】上記のような構造であると、スイッチング
トランジスタ及びカラムデコーダを、MRAMセルの下部の
空き領域に形成している。従って、MRAMの占有面積を削
減でき、チップサイズを縮小することが出来る。

【０１４１】図１１は、本実施形態の変形例に係るMRAM
の一部領域の断面構造を示しており、特に図４及び図５
における領域AA4、AA5のサブワード線SWL2に沿った断面
図である。

【０１４２】図示するように、シリコン基板1の素子領
域上にはスイッチングトランジスタSW1-2及びロウデコ
ーダROWDEC1の一部となるMOSトランジスタが形成されて
いる。スイッチングトランジスタSW1-2は、シリコン基
板1中に互いに離隔して設けられ、ソース・ドレイン領
域として機能する不純物拡散層47a、47b、及び図示せぬ
ゲート絶縁膜を介在してシリコン基板1上に設けられた
ゲート電極48を有している。またロウデコーダROWDEC1
の一部となるMOSトランジスタも同様に、シリコン基板1
中に互いに離隔して設けられ、ソース・ドレイン領域と
して機能する不純物拡散層49a、49b、及び図示せぬゲー
ト絶縁膜を介在してシリコン基板1上に設けられたゲー
ト電極50を有している。これらのトランジスタを被覆す
るようにして、シリコン基板1上には層間絶縁膜2が設け
られている。層間絶縁膜2中には、メインワード線MWL1
が設けられており、スイッチングトランジスタSW1-2の
ソース・ドレイン領域のいずれか一方47b及びロウデコ
ーダROWDEC1の一部となるMOSトランジスタのソース・ド
レイン領域のいずれか一方49bが、金属配線層51によっ
てメインワード線MWL1に接続されている。層間絶縁膜2
上には、サブセンス線SSL1〜SSL3が設けられており、サ
ブセンス線SSL1〜SSL3上には、絶縁膜4を磁性体膜5、6
で挟み込んだ構造を有するMRAMセルがそれぞれ設けられ
ている。そして、層間絶縁膜2上に更に層間絶縁膜56が
設けられ、層間絶縁膜56上には、各MRAM上に共通のサブ
ワード線SWL2が設けられている。サブワード線SWL2は、
層間絶縁膜2、56中に設けられた金属配線層51〜55によ
って、スイッチングトランジスタSW1-2のソース・ドレ
イン領域のいずれか他方47aに接続されている。

【０１４３】上記のような構造であると、スイッチング
トランジスタ、ロウデコーダ、及びメインワード線を、
MRAMセルの下部の空き領域に形成している。換言すれ
ば、MRAMセルと、その周辺回路とを、シリコン基板面に
垂直な方向でオーバーラップするよう配置している。従
って、MRAMを構成する際に必要な占有面積を削減でき、
チップサイズを縮小することが出来る。勿論、図９にお
ける書き込み用ロウデコーダWRITE-ROWDECや、メインセ
ンス線MSLをMRAMセルと異なるレベルに形成しても良
く、同様の効果が得られる。また、ロウデコーダ、カラ
ムデコーダのみならず、読み出し・書き込み部RD/WR_SE
Cや、その他の周辺回路をMRAMセルの下部領域に形成し
ても良い。更に、メインワード線やメインセンス線等の
金属配線層は、MRAMセルの下部ではなく、上部に形成し
ても、面積削減の効果が得られる。

【０１４４】上記のように、この発明の第１乃至第７の
実施形態に係るMRAMによれば、センス線をメインセンス
線とサブセンス線とを含む階層ビット線方式とし、メモ
リセルアレイを分割している。また第２乃至第７の実施
形態に係るMRAMによれば、同時にワード線をメインワー
ド線とサブワード線とを含む階層ワード線方式とし、メ
モリセルアレイを分割している。これにより、読み出し
時において、センス線に、選択メモリセルと並列に存在
する寄生インピーダンスを低減している。そのため、選
択セルからの読み出し電流を効率よくセンス回路に流す
ことが出来、消費電流の増加を抑制できる。また、メモ
リセル数が増加した場合におけるデータの読み出し精度
を維持でき、MRAMの更なる高集積化が可能となる。

【０１４５】また第３の実施形態に係るMRAMによれば、
サブワード線に接続されるスイッチ群の一方を接地電位
に接続している。そして、これらのスイッチ群を隣接配
置することにより、配線数及び占有面積を削減できる。

【０１４６】更に第５、第６の実施形態に係るMRAMによ
れば、TMR素子のみからなるMRAMセルに、TMR素子とは直
接に接続されない書き込み用ワード線を新たに設けてい
る。従って、書き込み時においてTMR素子が受けるスト
レスを低減し、MRAMの信頼性を向上できる。

【０１４７】更に第７の実施形態に係るMRAMによれば、
MRAMセル下部の空き領域に、各スイッチングトランジス
タ、デコーダなどの周辺回路等を配置している。またサ
ブワード線とメインワード線、及びサブセンス線とメイ
ンセンス線とを別配線層を用いて形成している。その結
果、MRAMが占める面積を削減でき、チップの縮小化を図
ることが出来る。

【０１４８】なお本発明は、MRAMのみならず、２本の配
線のクロスポイントにセルが配置されるような半導体装
置一般に広く適用できるものである。また、上記第１乃
至第７の実施形態では、各デコーダと各スイッチ群とを
別個のものとして取り扱ったが、各スイッチ群が各デコ
ーダに内在されるものであっても良い。更に、各実施形
態は互いに組み合わせて実施することも可能である。

【０１４９】図１２は、第２、第６の実施形態を組み合
わせたMRAMのブロック図である。図示するように、第６
の実施形態において階層ワード線方式を用いることによ
り、メモリセルアレイを４つに分割している。そして、
各メモリセルアレイMC_ARRAY1〜MC_ARRAY4内の各サブワ
ード線SWL1〜SWL6を読み出し用ワード線として用いてい
る。このような構成を採ることにより、第２、第６の実
施形態で説明した効果を併せて得ることが出来る。

【０１５０】また図１３は、第３、第６の実施形態を組
み合わせたMRAMのブロック図である。図示するように、
図１２に示したMRAMにおいて、サブワード線SWL1〜SWL6
の一方に接続されるスイッチ群を接地電位に接続してい
る。そしてこれらのスイッチ群を隣接配置することによ
り、第３、第６の実施形態で説明した効果を併せて得る
ことが出来る。

【０１５１】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。

【０１５２】

【発明の効果】以上説明したように、この発明によれ
ば、消費電流の増加を抑制しつつ高集積化の図れる半導
体記憶装置を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係るMRAMのブロッ
ク図。

【図２】この発明の第１の実施形態に係るMRAMセルにつ
いて示しており、（ａ）図は等価回路図、（ｂ）図及び
（ｃ）図は断面図。

【図３】この発明の第１の実施形態に係る別のMRAMセル
について示しており、（ａ）図は等価回路図、（ｂ）図
及び（ｃ）図は断面図。

【図４】この発明の第２の実施形態に係るMRAMのブロッ
ク図。

【図５】この発明の第３の実施形態に係るMRAMのブロッ
ク図。

【図６】この発明の第４の実施形態に係るMRAMセルにつ
いて示しており、（ａ）図は等価回路図、（ｂ）図及び
（ｃ）図は断面図。

【図７】この発明の第４の実施形態に係るMRAMのブロッ
ク図。

【図８】この発明の第５の実施形態に係るMRAMセルにつ
いて示しており、（ａ）図は等価回路図、（ｂ）図及び
（ｃ）図は断面図。

【図９】この発明の第６の実施形態に係るMRAMのブロッ
ク図。

【図１０】この発明の第７の実施形態に係るMRAMの断面
図。

【図１１】この発明の第７の実施形態の変形例に係るMR
AMの断面図。

【図１２】この発明の第６の実施形態の第１変形例に係
るMRAMの断面図。

【図１３】この発明の第６の実施形態の第２変形例に係
るMRAMの断面図。

【図１４】従来のMRAMのブロック図。

【図１５】従来のMRAMのブロック図であり、特に読み出
し時にセンス線に存在する寄生インピーダンスの様子を
示す図。

【符号の説明】

1…シリコン基板 2、56…層間絶縁膜 3、7、22〜25、30〜34、44〜46、51〜55…金属配線層 4、27…絶縁膜 5、6、26…磁性体膜 8、9…半導体層 10…MRAM 11、110…書き込み用電流源 12、120…センス回路 13、130…オペアンプ 14、140…抵抗素子 20a、40a、42a、47a、49a、20b、40b、42b、47b、49b…
不純物拡散層 21、41、43、48、50…ゲート電極 100-1〜100-4…読み出し・書き込み部 150、160-1〜160-n…寄生インピーダンス

【手続補正書】

【提出日】平成１５年４月７日（２００３．４．７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】

【課題を解決するための手段】この発明の第１の態様に
係る半導体記憶装置は、第１、第２磁性体層、及び前記
第１、第２磁性体層間に設けられた第１絶縁層とを有す
る磁気抵抗素子を含むメモリセルがマトリクス状に配置
されたメモリセルアレイと、前記メモリセルアレイの各
行における前記メモリセルの前記第１磁性体層に接続さ
れたワード線と、前記メモリセルアレイの各列における
前記メモリセルの前記第２磁性体層に接続されたサブセ
ンス線と、前記各サブセンス線と接続されるメインセン
ス線と、前記メモリセルアレイのワード線を選択するロ
ウデコーダと、前記メモリセルアレイのサブセンス線を
選択するカラムデコーダと、前記カラムデコーダにより
選択された前記サブセンス線をメインセンス線に接続す
る第１スイッチ素子と、前記ロウデコーダ及びカラムデ
コーダにより選択された前記メモリセルから前記メイン
センス線を介してデータを読み出す読み出し回路と、前
記ロウデコーダ及びカラムデコーダにより選択された前
記メモリセルに前記メインセンス線を介してデータを書
き込む書き込み回路とを具備することを特徴としてい
る。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】またこの発明の第２の態様に係る半導体記
憶装置は、第１、第２磁性体層、及び前記第１、第２磁
性体層間に設けられた第１絶縁層とを有する磁気抵抗素
子を含むメモリセルがマトリクス状に配置されたメモリ
セルアレイと、前記メモリセルアレイの各行における前
記メモリセルの前記第１磁性体層に接続されたサブワー
ド線と、前記メモリセルアレイの各列における前記メモ
リセルの前記第２磁性体層に接続されたサブセンス線
と、前記サブワード線の各々と接続されるメインワード
線と、前記サブセンス線の各々と接続されるメインセン
ス線と、前記メモリセルアレイの前記サブワード線を選
択すると共に、前記メインワード線に電流または電圧を
供給するロウデコーダと、前記メモリセルアレイの前記
サブセンス線を選択するカラムデコーダと、前記ロウデ
コーダにより選択された前記サブワード線をメインワー
ド線に接続する第１スイッチ素子と、前記カラムデコー
ダにより選択された前記サブセンス線をメインセンス線
に接続する第２スイッチ素子と、前記ロウデコーダ及び
カラムデコーダにより選択された前記メモリセルから前
記メインセンス線を介してデータを読み出す読み出し回
路と、前記ロウデコーダ及びカラムデコーダにより選択
された前記メモリセルに前記メインセンス線を介してデ
ータを書き込む書き込み回路とを具備することを特徴と
している。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】更にこの発明の第３の態様に係る半導体記
憶装置は、第１、第２磁性体層、及び前記第１、第２磁
性体層間に設けられた第１絶縁層を有する磁気抵抗素子
と、前記磁気抵抗素子と電気的に分離され、且つ前記第
１磁性体層に近接して設けられた第１ワード線と、前記
第２磁性体層に接続され、前記第１ワード線と直交する
方向に延設された第２ワード線と、前記第１磁性体層に
接続されたセンス線とを有するメモリセルがマトリクス
状に配置されたメモリセルアレイと、前記メモリセルア
レイの各行の前記第１ワード線に接続された書き込み用
ワード線と、前記メモリセルアレイの各行の前記第２ワ
ード線に接続された読み出し／書き込み用ワード線と、
前記メモリセルアレイの各列の前記センス線に接続され
たサブセンス線と、前記各サブセンス線と接続されるメ
インセンス線と、前記メモリセルアレイの読み出し／書
き込み用ワード線を選択するロウデコーダと、書き込み
時において、前記書き込み用ワード線を選択して、書き
込み用ワード線に書き込みデータに対応した電流を供給
する書き込み用ロウデコーダと、前記メモリセルアレイ
のサブセンス線を選択するカラムデコーダと、前記カラ
ムデコーダにより選択された前記サブセンス線をメイン
センス線に接続する第１スイッチ素子と、前記ロウデコ
ーダ及びカラムデコーダにより選択された前記メモリセ
ルから前記メインセンス線を介してデータを読み出す読
み出し回路とを具備することを特徴としている。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】更にこの発明の第４の態様に係る半導体記
憶装置は、第１、第２磁性体層、及び前記第１、第２磁
性体層間に設けられた第１絶縁層を有する磁気抵抗素子
と、前記磁気抵抗素子と電気的に分離され、且つ前記第
１磁性体層に近接して設けられた第１ワード線と、前記
第２磁性体層に接続され、前記第１ワード線と直交する
方向に延設された第２ワード線と、前記第１磁性体層に
接続されたセンス線とを有するメモリセルがマトリクス
状に配置されたメモリセルアレイと、前記メモリセルア
レイの各行の前記第１ワード線に接続された書き込み用
ワード線と、前記メモリセルアレイの各行の前記第２ワ
ード線に接続された読み出し／書き込み用サブワード線
と、前記メモリセルアレイの各列の前記センス線に接続
されたサブセンス線と、前記読み出し／書き込み用サブ
ワード線の各々と接続される読み出し／書き込み用メイ
ンワード線と、前記サブセンス線の各々と接続されるメ
インセンス線と、前記メモリセルアレイの前記読み出し
／書き込み用サブワード線を選択すると共に、前記読み
出し／書き込み用メインワード線に電流または電圧を供
給するロウデコーダと、書き込み時において、前記書き
込み用ワード線を選択して前記書き込み用ワード線に書
き込みデータに対応した電流を供給する書き込み用ロウ
デコーダと、前記メモリセルアレイの前記サブセンス線
を選択するカラムデコーダと、前記ロウデコーダにより
選択された前記読み出し／書き込み用サブワード線をメ
インワード線に接続する第１スイッチ素子と、前記カラ
ムデコーダにより選択された前記サブセンス線をメイン
センス線に接続する第２スイッチ素子と、前記ロウデコ
ーダ及びカラムデコーダにより選択された前記メモリセ
ルから前記メインセンス線を介してデータを読み出す読
み出し回路とを具備することを特徴としている。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F083 FZ10 GA05 GA09 KA03 KA06 LA03 LA04 LA05 MA06 MA16 MA19 NA01

Claims

【特許請求の範囲】

【請求項１】磁気抵抗素子を含むメモリセルがマトリ
クス状に配置されたメモリセルアレイと、前記メモリセルアレイの各行に接続されたワード線と、前記メモリセルアレイの各列に接続されたサブセンス線
と、前記各サブセンス線と接続されるメインセンス線と、前記メモリセルアレイのワード線を選択するロウデコー
ダと、前記メモリセルアレイのサブセンス線を選択するカラム
デコーダと、前記カラムデコーダにより選択された前記サブセンス線
をメインセンス線に接続する第１スイッチ素子と、前記ロウデコーダ及びカラムデコーダにより選択された
前記メモリセルから前記メインセンス線を介してデータ
を読み出す読み出し回路と、前記ロウデコーダ及びカラムデコーダにより選択された
前記メモリセルに前記メインセンス線を介してデータを
書き込む書き込み回路とを具備することを特徴とする半
導体記憶装置。
【請求項２】前記磁気抵抗素子は、前記ワード線に接
続された第１磁性体層と、前記サブセンス線に接続された第２磁性体層と、前記第１、第２磁性体層の間に介在された第１絶縁層と
を備えることを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記メモリセルは、前記磁気抵抗素子
と、前記ワード線と前記第１磁性体層との間に設けられ、前
記磁気抵抗素子に直列接続されたダイオードとを備える
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】前記メモリセルは、前記磁気抵抗素子
と、前記ワード線に接続されたゲート、前記第１磁性体層に
接続された電流経路の一端、及び所定の電位に接続され
た電流経路の他端を有するスイッチングトランジスタ
と、前記磁気抵抗素子に近接しつつ電気的に分離され、且つ
前記ワード線と平行に配置され、前記メモリセルへのデ
ータの書き込み時において前記ロウデコーダより電流を
供給される書き込み用ワード線とを備えることを特徴と
する請求項２記載の半導体記憶装置。
【請求項５】磁気抵抗素子を含むメモリセルがマトリ
クス状に配置されたメモリセルアレイと、前記メモリセルアレイの各行に接続されたサブワード線
と、前記メモリセルアレイの各列に接続されたサブセンス線
と、前記サブワード線の各々と接続されるメインワード線
と、前記サブセンス線の各々と接続されるメインセンス線
と、前記メモリセルアレイの前記サブワード線を選択すると
共に、前記メインワード線に電流または電圧を供給する
ロウデコーダと、前記メモリセルアレイの前記サブセンス線を選択するカ
ラムデコーダと、前記ロウデコーダにより選択された前記サブワード線を
メインワード線に接続する第１スイッチ素子と、前記カラムデコーダにより選択された前記サブセンス線
をメインセンス線に接続する第２スイッチ素子と、前記ロウデコーダ及びカラムデコーダにより選択された
前記メモリセルから前記メインセンス線を介してデータ
を読み出す読み出し回路と、前記ロウデコーダ及びカラムデコーダにより選択された
前記メモリセルに前記メインセンス線を介してデータを
書き込む書き込み回路とを具備することを特徴とする半
導体記憶装置。
【請求項６】前記磁気抵抗素子は、前記サブワード線
に接続された第１磁性体層と、前記サブセンス線に接続された第２磁性体層と、前記第１、第２磁性体層の間に介在された第１絶縁層と
を備えることを特徴とする請求項５記載の半導体記憶装
置。
【請求項７】前記メモリセルは、前記磁気抵抗素子
と、前記サブワード線と前記第１磁性体層との間に設けら
れ、前記磁気抵抗素子に直列接続されたダイオードとを
備えることを特徴とする請求項６記載の半導体記憶装
置。
【請求項８】前記メモリセルは、前記磁気抵抗素子
と、前記サブワード線に接続されたゲート、前記第１磁性体
層に接続された電流経路の一端、及び所定の電位に接続
された電流経路の他端を有するスイッチングトランジス
タと、前記磁気抵抗素子に近接しつつ電気的に分離され、且つ
前記サブワード線と平行に配置され、前記メモリセルへ
のデータの書き込み時において前記ロウデコーダより電
流を供給される書き込み用ワード線とを備えることを特
徴とする請求項６記載の半導体記憶装置。
【請求項９】前記ロウデコーダにより選択された前記
サブワード線を第１電位ノードに接続する第３スイッチ
素子を更に備えることを特徴とする請求項５乃至８いず
れか１項記載の半導体記憶装置。
【請求項１０】前記第３スイッチ素子によって前記サ
ブワード線に接続される前記電位ノードは、隣接する２
つのメモリセルアレイ相互間で共用される共通ノードで
あることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】第１、第２磁性体層、及び前記第１、
第２磁性体層間に設けられた第１絶縁層を有する磁気抵
抗素子と、前記磁気抵抗素子と電気的に分離され、且つ
前記第１磁性体層に近接して設けられた第１ワード線
と、前記第２磁性体層に電気的に接続され、前記第１ワ
ード線と直交する方向に延設された第２ワード線と、前
記第１磁性体層に電気的に接続されたセンス線とを有す
るメモリセルがマトリクス状に配置されたメモリセルア
レイと、前記メモリセルアレイの各行の前記第１ワード線に接続
された書き込み用ワード線と、前記メモリセルアレイの各行の前記第２ワード線に接続
された読み出し／書き込み用ワード線と、前記メモリセルアレイの各列の前記センス線に接続され
たサブセンス線と、前記各サブセンス線と接続されるメインセンス線と、前記メモリセルアレイの読み出し／書き込み用ワード線
を選択するロウデコーダと、前記書き込み用ワード線を選択する書き込み用ロウデコ
ーダと、前記メモリセルアレイのサブセンス線を選択するカラム
デコーダと、前記カラムデコーダにより選択された前記サブセンス線
をメインセンス線に接続する第１スイッチ素子と、前記ロウデコーダ及びカラムデコーダにより選択された
前記メモリセルから前記メインセンス線を介してデータ
を読み出す読み出し回路と、前記ロウデコーダ及びカラムデコーダにより選択された
前記メモリセルに前記メインセンス線を介してデータを
書き込む書き込み回路とを具備することを特徴とする半
導体記憶装置。
【請求項１２】前記第１スイッチ素子は、半導体基板
上に設けられた第１ＭＯＳトランジスタを含み、前記メモリセルアレイは、前記半導体基板上に前記第１
ＭＯＳトランジスタを被覆するようにして設けられた層
間絶縁膜上に設けられ、前記メモリセルアレイの少なくとも一部は、前記第１Ｍ
ＯＳトランジスタと、前記半導体基板面に対して垂直な
方向でオーバーラップしていることを特徴とする請求項
１または１１記載の半導体記憶装置。
【請求項１３】第１、第２磁性体層、及び前記第１、
第２磁性体層間に設けられた第１絶縁層を有する磁気抵
抗素子と、前記磁気抵抗素子と電気的に分離され、且つ
前記第１磁性体層に近接して設けられた第１ワード線
と、前記第２磁性体層に電気的に接続され、前記第１ワ
ード線と直交する方向に延設された第２ワード線と、前
記第１磁性体層に電気的に接続されたセンス線とを有す
るメモリセルがマトリクス状に配置されたメモリセルア
レイと、前記メモリセルアレイの各行の前記第１ワード線に接続
された書き込み用ワード線と、前記メモリセルアレイの各行の前記第２ワード線に接続
された読み出し／書き込み用サブワード線と、前記メモリセルアレイの各列の前記センス線に接続され
たサブセンス線と、前記読み出し／書き込み用サブワード線の各々と接続さ
れる読み出し／書き込み用メインワード線と、前記サブセンス線の各々と接続されるメインセンス線
と、前記メモリセルアレイの前記読み出し／書き込み用サブ
ワード線を選択すると共に、前記読み出し／書き込み用
メインワード線に電流または電圧を供給するロウデコー
ダと、前記書き込み用ワード線を選択する書き込み用ロウデコ
ーダと、前記メモリセルアレイの前記サブセンス線を選択するカ
ラムデコーダと、前記ロウデコーダにより選択された前記読み出し／書き
込み用サブワード線をメインワード線に接続する第１ス
イッチ素子と、前記カラムデコーダにより選択された前記サブセンス線
をメインセンス線に接続する第２スイッチ素子と、前記ロウデコーダ及びカラムデコーダにより選択された
前記メモリセルから前記メインセンス線を介してデータ
を読み出す読み出し回路と、前記ロウデコーダ及びカラムデコーダにより選択された
前記メモリセルに前記メインセンス線を介してデータを
書き込む書き込み回路とを具備することを特徴とする半
導体記憶装置。
【請求項１４】前記第１、第２スイッチ素子は、半導
体基板上に設けられた第１、第２ＭＯＳトランジスタを
それぞれ含み、前記メモリセルアレイは、前記半導体基板上に前記第
１、第２ＭＯＳトランジスタを被覆するようにして設け
られた層間絶縁膜上に設けられ、前記メモリセルアレイの少なくとも一部は、少なくとも
前記第１、第２ＭＯＳトランジスタのいずれか一方と、
前記半導体基板面に対して垂直な方向でオーバーラップ
していることを特徴とする請求項５または１３記載の半
導体記憶装置。
【請求項１５】前記第１ワード線と前記センス線とは
互いに平行に延設され、且つ同一レベルの金属配線層に
より形成されることを特徴とする請求項１１乃至１４記
載の半導体記憶装置。
【請求項１６】前記センス線の電位をフローティング
状態とすると共に、前記第１、第２ワード線に電流を供
給することにより前記磁気抵抗素子へのデータの書き込
みを行い、前記第２ワード線に電圧を印加して前記センス線に流す
ことにより前記磁気抵抗素子からのデータの読み出しを
行うことを特徴とする請求項１１乃至１５いずれか１項
記載の半導体記憶装置。
【請求項１７】前記磁気抵抗素子は、前記第１絶縁層
と前記第２磁性体層との間に介在された第３磁性体層
と、前記第３磁性体層と前記第２磁性体層との間に介在され
た第２絶縁層とを更に備えることを特徴とする請求項２
乃至４、６乃至１６いずれか１項記載の半導体記憶装
置。
【請求項１８】前記カラムデコーダにより選択された
前記サブセンス線を第２電位ノードに接続する第４スイ
ッチ素子を更に備えることを特徴とする請求項１乃至１
７いずれか１項記載の半導体記憶装置。
【請求項１９】前記書き込み回路は、前記メモリセル
へのデータの書き込み時において前記メインセンス線に
書き込み電流を供給する電流源と、前記メモリセルへのデータの書き込み時において前記電
流源を前記メインセンス線に接続し、前記メモリセルか
らのデータの読み出し時において前記電流源を前記メイ
ンセンス線から分離する第５スイッチ素子とを備えるこ
とを特徴とする請求項１乃至１８いずれか１項記載の半
導体記憶装置。
【請求項２０】前記読み出し回路は、前記メモリセル
からのデータの読み出し時において前記メインセンス線
に流れる読み出し電流を電圧に変換するセンス回路と、前記メモリセルからのデータの読み出し時において前記
センス回路を前記メインセンス線に接続し、前記メモリ
セルへのデータの書き込み時において前記センス回路を
前記メインセンス線から分離する第６スイッチ素子とを
備えることを特徴とする請求項１乃至１９いずれか１項
記載の半導体記憶装置。
【請求項２１】前記センス回路は、第３電位ノードに
接続された第１入力端子、前記第６スイッチ素子を介し
て前記メインセンス線に接続された第２入力端子、及び
出力端子を有するオペアンプと、前記オペアンプの第２入力端子と出力端子との間に設け
られた抵抗素子とを備えることを特徴とする請求項２０
記載の半導体記憶装置。
【請求項２２】前記抵抗素子は、前記磁気抵抗素子と
実質的に同一の構造を有することを特徴とする請求項２
１記載の半導体記憶装置。
【請求項２３】前記ロウデコーダ及びカラムデコーダ
は、前記半導体基板上に設けられ、前記層間絶縁膜によ
って被覆される第３、第４ＭＯＳトランジスタをそれぞ
れ含み、前記メモリセルアレイの少なくとも一部は、少なくとも
前記第３、第４ＭＯＳトランジスタのいずれか一方と、
前記半導体基板面に対して垂直な方向でオーバーラップ
していることを特徴とする請求項１２または１４記載の
半導体記憶装置。