JP2003241960A - プロセッサ、該プロセッサにおける演算命令処理方法及び演算制御方法 - Google Patents
プロセッサ、該プロセッサにおける演算命令処理方法及び演算制御方法Info
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Abstract
(57)【要約】
【課題】 ＳＩＭＤ方式の演算命令に新たなオペランド
指定を追加し，ＳＩＭＤ演算器で並列に実行される演算
間でソフトウェアパイプライニングを可能にする。 【解決手段】 ＳＩＭＤ演算器の複数の出力を入れ替え
る操作を追加するセレクタをデータパスに追加し，レジ
スタファイルをＳＩＭＤ演算器の出力のビットフィール
ドに対応して分割し，ＳＩＭＤ命令の出力オペランドと
して複数レジスタにまたがる指定を追加することによ
り，ＳＩＭＤ演算器で並列に実行される演算の出力結果
の一部分が，他の演算の入力となるレジスタに格納でき
るようにすることでソフトウェアパイプライニングを可
能にする。
指定を追加し，ＳＩＭＤ演算器で並列に実行される演算
間でソフトウェアパイプライニングを可能にする。 【解決手段】 ＳＩＭＤ演算器の複数の出力を入れ替え
る操作を追加するセレクタをデータパスに追加し，レジ
スタファイルをＳＩＭＤ演算器の出力のビットフィール
ドに対応して分割し，ＳＩＭＤ命令の出力オペランドと
して複数レジスタにまたがる指定を追加することによ
り，ＳＩＭＤ演算器で並列に実行される演算の出力結果
の一部分が，他の演算の入力となるレジスタに格納でき
るようにすることでソフトウェアパイプライニングを可
能にする。
Description
【０００１】
【発明の属する技術分野】本発明は，計算機の中央処理
装置に用いられるプロセッサに関する。特に，複数の演
算を並列に処理するＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔ
ｒｕｃｔｉｏｎＭｕｌｔｉｐｌｅ Ｄａｔａ）方式を利
用したプロセッサ、該プロセッサにおける演算命令処理
方法及び演算制御方法に関する。
装置に用いられるプロセッサに関する。特に，複数の演
算を並列に処理するＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔ
ｒｕｃｔｉｏｎＭｕｌｔｉｐｌｅ Ｄａｔａ）方式を利
用したプロセッサ、該プロセッサにおける演算命令処理
方法及び演算制御方法に関する。
【０００２】
【従来の技術】プロセッサの演算性能の向上の手段には
主に，動作周波数向上，１サイクル当たりの演算性能の
向上がある。今日のプロセッサでは，この両者を組み合
わせて演算性能の向上を実現している。
主に，動作周波数向上，１サイクル当たりの演算性能の
向上がある。今日のプロセッサでは，この両者を組み合
わせて演算性能の向上を実現している。
【０００３】１サイクル当たりの演算性能向上を目的と
した技術の中に，ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒ
ｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）方式があ
る。一般的にＳＩＭＤ方式では，１個のデータ幅ａビッ
トの演算器について，ｍをａの約数，ａ＝ｂｍとして，
データ幅ｂビットのｍ個の演算器としても使用できるよ
う構成されている。複数個の演算器として使用するモー
ドに対応する命令をＳＩＭＤ命令と呼ぶ。
した技術の中に，ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒ
ｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）方式があ
る。一般的にＳＩＭＤ方式では，１個のデータ幅ａビッ
トの演算器について，ｍをａの約数，ａ＝ｂｍとして，
データ幅ｂビットのｍ個の演算器としても使用できるよ
う構成されている。複数個の演算器として使用するモー
ドに対応する命令をＳＩＭＤ命令と呼ぶ。
【０００４】例えば“インテル・アーキテクチャ・ソフ
トウェア・ディベロッパーズ・マニュアル，中巻：命令
セットリファレンス”，インテル株式会社，１９９９に
ＳＩＭＤ命令が記載されている。ｐｐ．３−５２３に記
載のＰＭＵＬＨＵＷ命令などがそれである。
トウェア・ディベロッパーズ・マニュアル，中巻：命令
セットリファレンス”，インテル株式会社，１９９９に
ＳＩＭＤ命令が記載されている。ｐｐ．３−５２３に記
載のＰＭＵＬＨＵＷ命令などがそれである。
【０００５】従来のＳＩＭＤ方式での演算器データパス
の例を図１に示す。この例では６４ビットの加算器を３
２ビットの加算器２個として使用している。１３１がＳ
ＩＭＤ方式の加算器である。１０１は６４ビット×６４
個のレジスタファイルであり，２個のレジスタの読み出
しと，１個のレジスタの書き込みを同時に行うことがで
きる。１１１はレジスタファイル１０１の読み出し，お
よび書き込みを制御する信号である。１２１，１２２，
１６１は６４ビット分のフリップフロップである。
の例を図１に示す。この例では６４ビットの加算器を３
２ビットの加算器２個として使用している。１３１がＳ
ＩＭＤ方式の加算器である。１０１は６４ビット×６４
個のレジスタファイルであり，２個のレジスタの読み出
しと，１個のレジスタの書き込みを同時に行うことがで
きる。１１１はレジスタファイル１０１の読み出し，お
よび書き込みを制御する信号である。１２１，１２２，
１６１は６４ビット分のフリップフロップである。
【０００６】制御信号１１１によってレジスタファイル
１０１から読み出された２個の値は，クロックに同期し
てフリップフロップ１２１，１２２に取り込まれる。そ
の後に，フリップフロップ１２１，１２２の上位３２ビ
ット部分がＳＩＭＤ加算器１３１によって加算され，ク
ロックに同期してフリップフロップ１６１の上位３２ビ
ット部分に取り込まれる。同時に，フリップフロップ１
２１，１２２の下位３２ビット部分がＳＩＭＤ加算器１
３１によって加算され，クロックに同期してフリップフ
ロップ１６１の下位３２ビット部分に取り込まれる。フ
リップフロップ１６１に取り込まれた値は，制御信号１
１１によってレジスタファイル１０１に書き込まれる。
１０１から読み出された２個の値は，クロックに同期し
てフリップフロップ１２１，１２２に取り込まれる。そ
の後に，フリップフロップ１２１，１２２の上位３２ビ
ット部分がＳＩＭＤ加算器１３１によって加算され，ク
ロックに同期してフリップフロップ１６１の上位３２ビ
ット部分に取り込まれる。同時に，フリップフロップ１
２１，１２２の下位３２ビット部分がＳＩＭＤ加算器１
３１によって加算され，クロックに同期してフリップフ
ロップ１６１の下位３２ビット部分に取り込まれる。フ
リップフロップ１６１に取り込まれた値は，制御信号１
１１によってレジスタファイル１０１に書き込まれる。
【０００７】また，従来のＳＩＭＤ方式の命令の例を示
す。ＳＩＭＤ方式の加算を行う命令の形式を図２に示
す。この命令のアセンブラでのニーモニック表記は，Ｄ
ＡＤＤＲｍ，Ｒｎ，Ｒｄであり，ＲｍとＲｎは入力レジ
スタ，Ｒｄは出力レジスタである。２０１〜２０６全体
で３２ビットの命令コードである。２０１，２０３はそ
れぞれ６ビット，４ビットのビットフィールドで，オペ
コードである。２０６は４ビットのビットフィールドで
あり，予約フィールドである。２０２，２０４，２０５
は６ビットのビットフィールドで，２０２，２０４は入
力レジスタを指定するオペランド，２０５は出力レジス
タを指定するオペランドである。
す。ＳＩＭＤ方式の加算を行う命令の形式を図２に示
す。この命令のアセンブラでのニーモニック表記は，Ｄ
ＡＤＤＲｍ，Ｒｎ，Ｒｄであり，ＲｍとＲｎは入力レジ
スタ，Ｒｄは出力レジスタである。２０１〜２０６全体
で３２ビットの命令コードである。２０１，２０３はそ
れぞれ６ビット，４ビットのビットフィールドで，オペ
コードである。２０６は４ビットのビットフィールドで
あり，予約フィールドである。２０２，２０４，２０５
は６ビットのビットフィールドで，２０２，２０４は入
力レジスタを指定するオペランド，２０５は出力レジス
タを指定するオペランドである。
【０００８】２０２，２０４，２０５の値と指定される
レジスタの対応を図３に示す。３０１の列はオペランド
に記述されたビットパターンを示しており，３０２の列
はそれに対応するレジスタを示している。このように，
従来のＳＩＭＤ方式ではオペランドを通常のレジスタの
単位で指定する。
レジスタの対応を図３に示す。３０１の列はオペランド
に記述されたビットパターンを示しており，３０２の列
はそれに対応するレジスタを示している。このように，
従来のＳＩＭＤ方式ではオペランドを通常のレジスタの
単位で指定する。
【０００９】
【発明が解決しようとする課題】前述した通り，従来の
ＳＩＭＤ方式ではＳＩＭＤ命令のオペランド指定は通常
のレジスタ単位で行われ，同時に行われる演算について
各演算に対する入出力レジスタのビットフィールドの位
置は固定である。したがって，同時に行われる演算のど
れか１個のオペランドを決めると，その他の演算のオペ
ランドも自動的に決定する。
ＳＩＭＤ方式ではＳＩＭＤ命令のオペランド指定は通常
のレジスタ単位で行われ，同時に行われる演算について
各演算に対する入出力レジスタのビットフィールドの位
置は固定である。したがって，同時に行われる演算のど
れか１個のオペランドを決めると，その他の演算のオペ
ランドも自動的に決定する。
【００１０】ここで，例として次の処理を行うことを考
える。処理の内容は，メモリ上の３つの配列ａ［］，ｂ
［］，ｃ［］の各要素を添字毎に加算し，配列ｓ［］に
格納するというものである。その処理の部分をＣ言語で
記述すると以下の式（１）の通りになる。
える。処理の内容は，メモリ上の３つの配列ａ［］，ｂ
［］，ｃ［］の各要素を添字毎に加算し，配列ｓ［］に
格納するというものである。その処理の部分をＣ言語で
記述すると以下の式（１）の通りになる。
【００１１】
【数１】
次に，前述した従来のＳＩＭＤ方式のプロセッサでこの
処理を行うことを考える。ここで，論理演算，シフト演
算と加算は並列に実行できないとする。ソフトウェアパ
イプライニングを用いた場合の処理の様子を図４に示
す。なお，メモリに対するロードストアについては省略
している。演算とロードストアが並列に実行できる場
合，命令を適切に配置することによりロードストアを考
えずに済むこともあるからである。
処理を行うことを考える。ここで，論理演算，シフト演
算と加算は並列に実行できないとする。ソフトウェアパ
イプライニングを用いた場合の処理の様子を図４に示
す。なお，メモリに対するロードストアについては省略
している。演算とロードストアが並列に実行できる場
合，命令を適切に配置することによりロードストアを考
えずに済むこともあるからである。
【００１２】５０１〜５０４は１クロックサイクルの期
間を示している。５１１〜５１３は６４ビットのレジス
タを示している。これらのレジスタはサイクル５０１で
行われる演算の入力となる。５２１〜５２３は６４ビッ
トのレジスタを示している。これらのレジスタはサイク
ル５０１で行われた演算の出力であり，サイクル５０２
で行われる演算の入力である。５３１〜５３３は６４ビ
ットのレジスタを示している。これらのレジスタはサイ
クル５０２で行われた演算の出力であり，サイクル５０
３で行われる演算の入力である。５４１〜５４３は６４
ビットのレジスタを示している。これらのレジスタはサ
イクル５０３で行われた演算の出力であり，サイクル５
０４で行われる演算の入力である。５５１〜５５３は６
４ビットのレジスタを示している。これらのレジスタは
サイクル５０４で行われた演算の出力である。
間を示している。５１１〜５１３は６４ビットのレジス
タを示している。これらのレジスタはサイクル５０１で
行われる演算の入力となる。５２１〜５２３は６４ビッ
トのレジスタを示している。これらのレジスタはサイク
ル５０１で行われた演算の出力であり，サイクル５０２
で行われる演算の入力である。５３１〜５３３は６４ビ
ットのレジスタを示している。これらのレジスタはサイ
クル５０２で行われた演算の出力であり，サイクル５０
３で行われる演算の入力である。５４１〜５４３は６４
ビットのレジスタを示している。これらのレジスタはサ
イクル５０３で行われた演算の出力であり，サイクル５
０４で行われる演算の入力である。５５１〜５５３は６
４ビットのレジスタを示している。これらのレジスタは
サイクル５０４で行われた演算の出力である。
【００１３】また，レジスタ５１１，５２１，５３１，
５４１，５５１は別々に存在するのではなく，同一のレ
ジスタの内容が変化しているものである。すなわち，サ
イクル５０１〜５０４を経て，レジスタの内容が５１１
から５２１，５３１，５４１，５５１と変化している。
レジスタ５１２，５２２，５３２，５４２，５５２の組
み合わせ，レジスタ５１３，５２３，５３３，５４３，
５５３の組み合わせについても同様である。
５４１，５５１は別々に存在するのではなく，同一のレ
ジスタの内容が変化しているものである。すなわち，サ
イクル５０１〜５０４を経て，レジスタの内容が５１１
から５２１，５３１，５４１，５５１と変化している。
レジスタ５１２，５２２，５３２，５４２，５５２の組
み合わせ，レジスタ５１３，５２３，５３３，５４３，
５５３の組み合わせについても同様である。
【００１４】５１４，５１５は加算器を示している。こ
れらは，ＳＩＭＤ方式によって１個の６４ビット加算器
を分割して３２ビット加算器として使用しているもので
ある。加算器５１４，５１５はサイクル５０１中におい
て演算を行う。５４４，５４５は加算器を示している。
加算器５４４，５４５はサイクル５０４中において演算
を行う。
れらは，ＳＩＭＤ方式によって１個の６４ビット加算器
を分割して３２ビット加算器として使用しているもので
ある。加算器５１４，５１５はサイクル５０１中におい
て演算を行う。５４４，５４５は加算器を示している。
加算器５４４，５４５はサイクル５０４中において演算
を行う。
【００１５】また，加算器５１４，５４４は別々に存在
するのではなく，同一の加算器がサイクル５０１，５０
４にそれぞれ演算を行っているものである。加算器５１
５，５４５の組み合わせについても同様である。５２４
は論理３２ビットシフタであり，サイクル５０２中にお
いて演算を行う。また，５３４は６４ビットの論理和演
算を行う演算器であり，サイクル５０３中において演算
を行う。
するのではなく，同一の加算器がサイクル５０１，５０
４にそれぞれ演算を行っているものである。加算器５１
５，５４５の組み合わせについても同様である。５２４
は論理３２ビットシフタであり，サイクル５０２中にお
いて演算を行う。また，５３４は６４ビットの論理和演
算を行う演算器であり，サイクル５０３中において演算
を行う。
【００１６】サイクル５０１では，ｉ番目の要素とｉ−
１番目の要素の加算処理を同時に行っており，サイクル
５０４ではｉ番目の要素とｉ＋１番目の要素の加算処理
を同時に行っている。このように同一サイクルに異なる
要素の処理を行う技法をソフトウェアパイプライニング
と呼ぶ。サイクル５０２と５０３では，サイクル５０１
の加算器５１４の出力であるレジスタ５２３の上位３２
ビットを，シフタ５２４でレジスタ５３３の下位３２ビ
ットに移動し，レジスタ５３１との論理和を取ることに
より，レジスタ５４１の下位３２ビットに格納してい
る。
１番目の要素の加算処理を同時に行っており，サイクル
５０４ではｉ番目の要素とｉ＋１番目の要素の加算処理
を同時に行っている。このように同一サイクルに異なる
要素の処理を行う技法をソフトウェアパイプライニング
と呼ぶ。サイクル５０２と５０３では，サイクル５０１
の加算器５１４の出力であるレジスタ５２３の上位３２
ビットを，シフタ５２４でレジスタ５３３の下位３２ビ
ットに移動し，レジスタ５３１との論理和を取ることに
より，レジスタ５４１の下位３２ビットに格納してい
る。
【００１７】従来のＳＩＭＤ方式でソフトウェアパイプ
ライニングを行う場合，加算器５４４の入力であるレジ
スタ５４１について，上位３２ビット部分にはａ［ｉ＋
１］，下位３２ビット部分には加算器５１４による演算
結果が格納されていなければならない。しかし，加算器
５１４による演算結果は必ずレジスタの上位３２ビット
部分に格納されるため，下位３２ビット部分に移動させ
るためにサイクル５０２，５０３の演算が必要となる。
この場合，１要素当たり３サイクルが必要となるため，
前述の理想状態と比較すると性能が１／３になることが
わかる。
ライニングを行う場合，加算器５４４の入力であるレジ
スタ５４１について，上位３２ビット部分にはａ［ｉ＋
１］，下位３２ビット部分には加算器５１４による演算
結果が格納されていなければならない。しかし，加算器
５１４による演算結果は必ずレジスタの上位３２ビット
部分に格納されるため，下位３２ビット部分に移動させ
るためにサイクル５０２，５０３の演算が必要となる。
この場合，１要素当たり３サイクルが必要となるため，
前述の理想状態と比較すると性能が１／３になることが
わかる。
【００１８】また，従来のＳＩＭＤ方式でソフトウェア
パイプライニングを用いず，同時に２要素の処理を行う
場合を図５に示す。
パイプライニングを用いず，同時に２要素の処理を行う
場合を図５に示す。
【００１９】６０１，６０２は１クロックサイクルの期
間を示している。６１１〜６１３は６４ビットのレジス
タを示している。これらのレジスタはサイクル６０１で
行われる演算の入力となる。６２１〜６２３は６４ビッ
トのレジスタを示している。これらのレジスタはサイク
ル６０１で行われた演算の出力であり，サイクル６０２
で行われる演算の入力となる。６３１〜６３３は６４ビ
ットのレジスタを示している。これらのレジスタはサイ
クル６０２で行われた演算の出力である。
間を示している。６１１〜６１３は６４ビットのレジス
タを示している。これらのレジスタはサイクル６０１で
行われる演算の入力となる。６２１〜６２３は６４ビッ
トのレジスタを示している。これらのレジスタはサイク
ル６０１で行われた演算の出力であり，サイクル６０２
で行われる演算の入力となる。６３１〜６３３は６４ビ
ットのレジスタを示している。これらのレジスタはサイ
クル６０２で行われた演算の出力である。
【００２０】また，レジスタ６１１，６２１，６３１は
別々に存在するのではなく，同一のレジスタの内容が変
化しているものである。すなわち，サイクル６０１，６
０２を経て，レジスタの内容が６１１から６２１，６３
１と変化している。レジスタ６１２，６２２，６３２の
組み合わせ，レジスタ６１３，６２３，６３３の組み合
わせについても同様である。
別々に存在するのではなく，同一のレジスタの内容が変
化しているものである。すなわち，サイクル６０１，６
０２を経て，レジスタの内容が６１１から６２１，６３
１と変化している。レジスタ６１２，６２２，６３２の
組み合わせ，レジスタ６１３，６２３，６３３の組み合
わせについても同様である。
【００２１】６１４，６１５は加算器を示している。こ
れらは，ＳＩＭＤ方式によって１個の６４ビット加算器
を分割して３２ビット加算器として使用しているもので
ある。加算器６１４，６１５はサイクル６０１中に演算
を行う。６２４，６２５は加算器を示している。加算器
６２４，６２５はサイクル６０２中に演算を行う。
れらは，ＳＩＭＤ方式によって１個の６４ビット加算器
を分割して３２ビット加算器として使用しているもので
ある。加算器６１４，６１５はサイクル６０１中に演算
を行う。６２４，６２５は加算器を示している。加算器
６２４，６２５はサイクル６０２中に演算を行う。
【００２２】また，加算器６１４，６２４は別々に存在
するのではなく，同一の加算器がサイクル６０１，６０
２にそれぞれ演算を行っているものである。加算器６１
５，６２５の組み合わせについても同様である。
するのではなく，同一の加算器がサイクル６０１，６０
２にそれぞれ演算を行っているものである。加算器６１
５，６２５の組み合わせについても同様である。
【００２３】サイクル６０１では，配列ａ［］とｂ［］
のｉ番目とｉ＋１番目の処理を同時に行っている。サイ
クル６０２では，サイクル６０１の結果と配列ｃ［］の
ｉ番目，ｉ＋１番目の処理を同時に行っている。 この
場合，１要素当たり１サイクルの性能を達成できている
が，処理に必要となるレジスタ数が１／２個増加してお
り，好ましくない。ここで、レジスタ６１１，６２１，
６３１などは物理的なレジスタと見なされ、配列
ａ［］、ｂ［］、ｃ［］等は物理レジスタ内の論理レジ
スタ２個に格納されているデータに相当する。
のｉ番目とｉ＋１番目の処理を同時に行っている。サイ
クル６０２では，サイクル６０１の結果と配列ｃ［］の
ｉ番目，ｉ＋１番目の処理を同時に行っている。 この
場合，１要素当たり１サイクルの性能を達成できている
が，処理に必要となるレジスタ数が１／２個増加してお
り，好ましくない。ここで、レジスタ６１１，６２１，
６３１などは物理的なレジスタと見なされ、配列
ａ［］、ｂ［］、ｃ［］等は物理レジスタ内の論理レジ
スタ２個に格納されているデータに相当する。
【００２４】以上に述べた通り，ＳＩＭＤ方式のプロセ
ッサでは特定の処理を行う際に，実際の性能がピーク性
能より低くなる場合がある。特に，処理を構成する一連
の演算に依存関係があり，ソフトウェアパイプライニン
グが必要となる場合にこの現象が発生する。ｉ番目とｉ
＋１番目を同時に処理するようなピーク性能の低下を免
れる方法もあるが，その場合には理想ケースよりもレジ
スタ数が余計に必要となる。これは，ＳＩＭＤ命令での
入出力レジスタ指定の自由度の低さに起因するものであ
る。
ッサでは特定の処理を行う際に，実際の性能がピーク性
能より低くなる場合がある。特に，処理を構成する一連
の演算に依存関係があり，ソフトウェアパイプライニン
グが必要となる場合にこの現象が発生する。ｉ番目とｉ
＋１番目を同時に処理するようなピーク性能の低下を免
れる方法もあるが，その場合には理想ケースよりもレジ
スタ数が余計に必要となる。これは，ＳＩＭＤ命令での
入出力レジスタ指定の自由度の低さに起因するものであ
る。
【００２５】
【課題を解決するための手段】本発明では以上の問題点
に鑑み，ＳＩＭＤ命令の出力レジスタ指定に新たな指定
を追加，拡張し，その拡張された機能を実現できるよ
う，ＳＩＭＤ演算器のデータパスを変更する。具体的に
は，ＳＩＭＤ演算器の演算結果の出力先が複数レジスタ
にまたがり，また，入力ビットフィールド部分とは異な
る部分に格納するオペランド指定をＳＩＭＤ命令に追加
し，また，複数レジスタの部分部分に書き込みができる
ようにする。
に鑑み，ＳＩＭＤ命令の出力レジスタ指定に新たな指定
を追加，拡張し，その拡張された機能を実現できるよ
う，ＳＩＭＤ演算器のデータパスを変更する。具体的に
は，ＳＩＭＤ演算器の演算結果の出力先が複数レジスタ
にまたがり，また，入力ビットフィールド部分とは異な
る部分に格納するオペランド指定をＳＩＭＤ命令に追加
し，また，複数レジスタの部分部分に書き込みができる
ようにする。
【００２６】これを図４の例で示すならば，加算器５１
４の出力をレジスタ５４１の下位３２ビット部分に格納
するオペランド指定方法を追加することに相当する。以
上が問題を解決するための手段である。
４の出力をレジスタ５４１の下位３２ビット部分に格納
するオペランド指定方法を追加することに相当する。以
上が問題を解決するための手段である。
【００２７】
【発明の実施の形態】以下において，本発明の実施例を
示す。
示す。
【００２８】図６は本発明のＳＩＭＤ方式での演算器デ
ータパスの実施例である。７３１は６４ビットの演算器
を３２ビットの演算器２個に分割したＳＩＭＤ演算器で
ある。７０１，７０２は３２ビット×６４個のレジスタ
ファイルであり，それぞれ２個のレジスタの読み出し
と，１個のレジスタの書き込みを同時に行うことができ
る。７１１，７１２はそれぞれレジスタファイル７０
１，７０２の読み出し，および書き込みを制御する信号
である。７２１，７２２は６４ビット分のフリップフロ
ップであり，７６１、７６２は各々３２ビット分のフリ
ップフロップである。７４１，７４２は３２ビットのセ
レクタであり，７５１はセレクタ７４１，７４２の出力
を制御する信号である。
ータパスの実施例である。７３１は６４ビットの演算器
を３２ビットの演算器２個に分割したＳＩＭＤ演算器で
ある。７０１，７０２は３２ビット×６４個のレジスタ
ファイルであり，それぞれ２個のレジスタの読み出し
と，１個のレジスタの書き込みを同時に行うことができ
る。７１１，７１２はそれぞれレジスタファイル７０
１，７０２の読み出し，および書き込みを制御する信号
である。７２１，７２２は６４ビット分のフリップフロ
ップであり，７６１、７６２は各々３２ビット分のフリ
ップフロップである。７４１，７４２は３２ビットのセ
レクタであり，７５１はセレクタ７４１，７４２の出力
を制御する信号である。
【００２９】レジスタファイル７０１，７０２につい
て，制御信号７１１，７１２によるレジスタ指定を同一
とすると，従来ＳＩＭＤ方式でのレジスタファイル１０
１（図１）と同等の動作となる。すなわちレジスタファ
イル７０１にはレジスタファイル１０１の上位３２ビッ
ト部分に相当するデータ，レジスタファイル７０２には
レジスタファイル１０１の下位３２ビット部分に相当す
るデータが格納されている。
て，制御信号７１１，７１２によるレジスタ指定を同一
とすると，従来ＳＩＭＤ方式でのレジスタファイル１０
１（図１）と同等の動作となる。すなわちレジスタファ
イル７０１にはレジスタファイル１０１の上位３２ビッ
ト部分に相当するデータ，レジスタファイル７０２には
レジスタファイル１０１の下位３２ビット部分に相当す
るデータが格納されている。
【００３０】従来のＳＩＭＤ方式の演算器データパスと
比較すると，レジスタファイルが上位３２ビット分と下
位３２ビット分に分割されていることと，演算器データ
パスにＳＩＭＤ演算器の出力の上位部分と下位部分を交
換するためのセレクタ７４１，７４２，およびその制御
信号７５１が追加されていることが本発明の特徴であ
る。
比較すると，レジスタファイルが上位３２ビット分と下
位３２ビット分に分割されていることと，演算器データ
パスにＳＩＭＤ演算器の出力の上位部分と下位部分を交
換するためのセレクタ７４１，７４２，およびその制御
信号７５１が追加されていることが本発明の特徴であ
る。
【００３１】制御信号７１１によってレジスタファイル
７０１から読み出された２個の値は，クロックに同期し
てフリップフロップ７２１，７２２の上位３２ビット部
分に取り込まれる。制御信号７１２によってレジスタフ
ァイル７０２から読み出された２個の値は，クロックに
同期してフリップフロップ７２１，７２２の下位３２ビ
ット部分に取り込まれる。
７０１から読み出された２個の値は，クロックに同期し
てフリップフロップ７２１，７２２の上位３２ビット部
分に取り込まれる。制御信号７１２によってレジスタフ
ァイル７０２から読み出された２個の値は，クロックに
同期してフリップフロップ７２１，７２２の下位３２ビ
ット部分に取り込まれる。
【００３２】その後に，フリップフロップ７２１，７２
２の上位３２ビット部分がＳＩＭＤ演算器７３１によっ
て演算され，結果がフリップフロップ７６１に格納され
る。さらに、フリップフロップ７６１から演算結果がセ
レクタ７４１，７４２に入力される。同時にフリップフ
ロップ７２１，７２２の下位３２ビット部分がＳＩＭＤ
演算器７３１によって演算され，結果がフリップフロッ
プ７６２に格納される。さらに、フリップフロップ７６
２から演算結果がセレクタ７４１，７４２に入力され
る。
２の上位３２ビット部分がＳＩＭＤ演算器７３１によっ
て演算され，結果がフリップフロップ７６１に格納され
る。さらに、フリップフロップ７６１から演算結果がセ
レクタ７４１，７４２に入力される。同時にフリップフ
ロップ７２１，７２２の下位３２ビット部分がＳＩＭＤ
演算器７３１によって演算され，結果がフリップフロッ
プ７６２に格納される。さらに、フリップフロップ７６
２から演算結果がセレクタ７４１，７４２に入力され
る。
【００３３】その後、セレクタ７４１を介して演算結果
は，制御信号７１１によってレジスタファイル７０１に
書き込まれる。又、セレクタ７４２を介して演算結果
は，制御信号７１２によってレジスタファイル７０２に
書き込まれる。
は，制御信号７１１によってレジスタファイル７０１に
書き込まれる。又、セレクタ７４２を介して演算結果
は，制御信号７１２によってレジスタファイル７０２に
書き込まれる。
【００３４】本発明のＳＩＭＤ方式の命令の例を示す。
本発明のＳＩＭＤ方式の加算を行う命令の形式を図７に
示す。この命令のアセンブラでのニーモニック表記は，
ＤＡＤＤ Ｒｍ，Ｒｎ，ＲｄもしくはＤＡＤＤ Ｒｍ，
Ｒｎ，Ｒｄ１＆Ｒｄ２である。ＲｍとＲｎは入力レジス
タ，Ｒｄ，Ｒｄ１，Ｒｄ２は出力レジスタである。後者
の命令では本発明のＳＩＭＤ方式の動作となる。８０１
〜８０６に示すビットフィールドが図２の２０１〜２０
６に示すビットフィールドに対応する。
本発明のＳＩＭＤ方式の加算を行う命令の形式を図７に
示す。この命令のアセンブラでのニーモニック表記は，
ＤＡＤＤ Ｒｍ，Ｒｎ，ＲｄもしくはＤＡＤＤ Ｒｍ，
Ｒｎ，Ｒｄ１＆Ｒｄ２である。ＲｍとＲｎは入力レジス
タ，Ｒｄ，Ｒｄ１，Ｒｄ２は出力レジスタである。後者
の命令では本発明のＳＩＭＤ方式の動作となる。８０１
〜８０６に示すビットフィールドが図２の２０１〜２０
６に示すビットフィールドに対応する。
【００３５】すなわち８０１，８０３はオペコード，８
０６は予約フィールド，８０２，８０４は入力レジスタ
を指定するオペランド，８０５は出力レジスタを指定す
るオペランドである。８０５について，２０５では６ビ
ットのビットフィールドであるのに対し，７ビットのビ
ットフィールドである。８０６について，２０６では４
ビットのビットフィールドであるのに対し，３ビットの
ビットフィールドである。８０２，８０４の値と指定さ
れるレジスタの対応は図２と同じである。
０６は予約フィールド，８０２，８０４は入力レジスタ
を指定するオペランド，８０５は出力レジスタを指定す
るオペランドである。８０５について，２０５では６ビ
ットのビットフィールドであるのに対し，７ビットのビ
ットフィールドである。８０６について，２０６では４
ビットのビットフィールドであるのに対し，３ビットの
ビットフィールドである。８０２，８０４の値と指定さ
れるレジスタの対応は図２と同じである。
【００３６】８０５の値と指定されるレジスタの対応を
図８に示す。９０１の列はオペランドに記述されたビッ
トパターンを示している。９０２の列はＳＩＭＤ演算器
７３１の上位３２ビット部分の結果を格納するレジスタ
を示している。９０３の列は下位３２ビット部分の格納
先である。
図８に示す。９０１の列はオペランドに記述されたビッ
トパターンを示している。９０２の列はＳＩＭＤ演算器
７３１の上位３２ビット部分の結果を格納するレジスタ
を示している。９０３の列は下位３２ビット部分の格納
先である。
【００３７】９１１の行の範囲の場合，演算結果の上位
３２ビット部分の格納先がレジスタの上位３２ビット部
分であり，下位３２ビット部分は同一レジスタの下位３
２ビット部分である。ここで、図６のＲｄ１，Ｒｄ２は
同一レジスタＲｄを論理的に分割したレジスタと見な
す。
３２ビット部分の格納先がレジスタの上位３２ビット部
分であり，下位３２ビット部分は同一レジスタの下位３
２ビット部分である。ここで、図６のＲｄ１，Ｒｄ２は
同一レジスタＲｄを論理的に分割したレジスタと見な
す。
【００３８】したがって，図６のセレクタ７４１は演算
結果の上位３２ビット部分を出力し，セレクタ７４２は
演算結果の下位３２ビット部分を出力する。また，レジ
スタファイル７０１，７０２に対する制御信号７１１，
７１２は書き込みレジスタとして同一のレジスタを指示
する。
結果の上位３２ビット部分を出力し，セレクタ７４２は
演算結果の下位３２ビット部分を出力する。また，レジ
スタファイル７０１，７０２に対する制御信号７１１，
７１２は書き込みレジスタとして同一のレジスタを指示
する。
【００３９】９１２の行の範囲の場合，演算結果の上位
３２ビット部分はレジスタＲｄ１に出力される。このレ
ジスタＲｄ１が有するデータの格納先はセレクタ７４２
を介したレジスタファイル７０２が有する１つのレジス
タの下位３２ビット部分である。演算結果の下位３２ビ
ット部分はレジスタＲｄ２に出力される。このレジスタ
Ｒｄ２が有するデータの格納先はセレクタ７４１を介し
た他のレジスタファイル７０１が有する１つのレジスタ
の上位３２ビット部分である。
３２ビット部分はレジスタＲｄ１に出力される。このレ
ジスタＲｄ１が有するデータの格納先はセレクタ７４２
を介したレジスタファイル７０２が有する１つのレジス
タの下位３２ビット部分である。演算結果の下位３２ビ
ット部分はレジスタＲｄ２に出力される。このレジスタ
Ｒｄ２が有するデータの格納先はセレクタ７４１を介し
た他のレジスタファイル７０１が有する１つのレジスタ
の上位３２ビット部分である。
【００４０】したがって，図６のセレクタ７４１は演算
結果の下位３２ビット部分を出力し，セレクタ７４２は
演算結果の上位３２ビット部分を出力する。また，レジ
スタファイル７０１，７０２に対する制御信号７１１，
７１２は書き込みレジスタであるＲｄ１，Ｒｄ２にした
がって異なるレジスタを指示する。
結果の下位３２ビット部分を出力し，セレクタ７４２は
演算結果の上位３２ビット部分を出力する。また，レジ
スタファイル７０１，７０２に対する制御信号７１１，
７１２は書き込みレジスタであるＲｄ１，Ｒｄ２にした
がって異なるレジスタを指示する。
【００４１】以上，実施例を説明したが，本発明はその
技術的思想のもとに種々の変形が可能である。例を示す
と，図７に示した出力レジスタ指定オペランド８０５の
代わりに，入力レジスタ指定オペランド８０２，８０４
について８０５と同様の拡張を行い，ＳＩＭＤ演算器の
入力を異なるレジスタのそれぞれ一部分とする，などの
方法も考えられる。
技術的思想のもとに種々の変形が可能である。例を示す
と，図７に示した出力レジスタ指定オペランド８０５の
代わりに，入力レジスタ指定オペランド８０２，８０４
について８０５と同様の拡張を行い，ＳＩＭＤ演算器の
入力を異なるレジスタのそれぞれ一部分とする，などの
方法も考えられる。
【００４２】前述した，配列ａ［］，ｂ［］，ｃ［］の
各要素を加算し，配列ｓ［］に格納する処理を，本発明
のＳＩＭＤ方式を用いて処理する場合，処理ルーチンの
命令列は，例えば，ＤＡＤＤ Ｒ０，Ｒ１，Ｒ０＿Ｌ＆
Ｒ２＿Ｈの１命令をループさせればよい。このときの処
理の様子を図９に示す。なお，前述の処理例と同様，ロ
ードストアは考えなくともよいと仮定し，省略してい
る。
各要素を加算し，配列ｓ［］に格納する処理を，本発明
のＳＩＭＤ方式を用いて処理する場合，処理ルーチンの
命令列は，例えば，ＤＡＤＤ Ｒ０，Ｒ１，Ｒ０＿Ｌ＆
Ｒ２＿Ｈの１命令をループさせればよい。このときの処
理の様子を図９に示す。なお，前述の処理例と同様，ロ
ードストアは考えなくともよいと仮定し，省略してい
る。
【００４３】１００１，１００２は１クロックサイクル
の期間を示している。１０１１〜１０１３はレジスタで
あり，サイクル１００１で行われる演算の入力となる。
１０２１〜１０２３はレジスタであり，サイクル１００
１で行われた演算の出力であり，サイクル１００２で行
われる演算の入力となる。１０３１〜１０３３はレジス
タであり，サイクル１００２で行われた演算の出力であ
る。また，前述の図４の場合と同様，レジスタ１０１
１，１０２１，１０３１は同一のレジスタの内容が変化
しているものである。レジスタ１０１２，１０２２，１
０３２の組み合わせ，レジスタ１０１３，１０２３，１
０３３の組み合わせについても同様である。
の期間を示している。１０１１〜１０１３はレジスタで
あり，サイクル１００１で行われる演算の入力となる。
１０２１〜１０２３はレジスタであり，サイクル１００
１で行われた演算の出力であり，サイクル１００２で行
われる演算の入力となる。１０３１〜１０３３はレジス
タであり，サイクル１００２で行われた演算の出力であ
る。また，前述の図４の場合と同様，レジスタ１０１
１，１０２１，１０３１は同一のレジスタの内容が変化
しているものである。レジスタ１０１２，１０２２，１
０３２の組み合わせ，レジスタ１０１３，１０２３，１
０３３の組み合わせについても同様である。
【００４４】１０１４，１０１５はＳＩＭＤ加算器であ
り，サイクル１００１中に演算を行う。１０２４，１０
２５は加算器であり，サイクル１００２中に演算を行
う。また，前述の図４の場合と同様，加算器１０１４，
１０２４は同一の加算器である。加算器１０１５，１０
２５の組み合わせについても同様である。
り，サイクル１００１中に演算を行う。１０２４，１０
２５は加算器であり，サイクル１００２中に演算を行
う。また，前述の図４の場合と同様，加算器１０１４，
１０２４は同一の加算器である。加算器１０１５，１０
２５の組み合わせについても同様である。
【００４５】あるｉ番目の要素の処理に着目すると，レ
ジスタ１０１１の上位部分にａ［ｉ］が，レジスタ１０
１２の上位部分にｂ［ｉ］がそれぞれロードされてお
り，サイクル１００１に加算器１０１４で加算され，レ
ジスタ１０２１の下位部分にｄ［ｉ］として格納され
る。また，レジスタ１０２２の下位部分にはｃ［ｉ］の
値がロードされており，サイクル１００２にレジスタ１
０２１の下位部分に格納されるｄ［ｉ］と加算器１０２
５によって加算され，レジスタ１０３３の上位部分にＳ
［ｉ］として格納される。
ジスタ１０１１の上位部分にａ［ｉ］が，レジスタ１０
１２の上位部分にｂ［ｉ］がそれぞれロードされてお
り，サイクル１００１に加算器１０１４で加算され，レ
ジスタ１０２１の下位部分にｄ［ｉ］として格納され
る。また，レジスタ１０２２の下位部分にはｃ［ｉ］の
値がロードされており，サイクル１００２にレジスタ１
０２１の下位部分に格納されるｄ［ｉ］と加算器１０２
５によって加算され，レジスタ１０３３の上位部分にＳ
［ｉ］として格納される。
【００４６】サイクル１００２には，ｉ番目の要素の処
理の他に，加算器１０２４でｉ＋１番目の要素の処理
を，サイクル１００１には，ｉ番目の要素の処理の他
に，加算器１０１５でｉ−１番目の要素の処理を行って
おり，本発明のＳＩＭＤ方式では，図４の場合と同様に
ソフトウェアパイプライニングを行うことができ，１要
素当たり１サイクルにて処理を行うことができる。
理の他に，加算器１０２４でｉ＋１番目の要素の処理
を，サイクル１００１には，ｉ番目の要素の処理の他
に，加算器１０１５でｉ−１番目の要素の処理を行って
おり，本発明のＳＩＭＤ方式では，図４の場合と同様に
ソフトウェアパイプライニングを行うことができ，１要
素当たり１サイクルにて処理を行うことができる。
【００４７】図１０（ｂ）に図６に示す本発明のプロセ
ッサ構成例におけるレジスタファイル７０１，７０２の
詳細図を示している。さらに図１０（ａ），（ｂ）を用
いて、従来の図５に示す動作例と照らし合わせた本発明
の図９に示す動作例の特徴とその効果について以下に述
べる。
ッサ構成例におけるレジスタファイル７０１，７０２の
詳細図を示している。さらに図１０（ａ），（ｂ）を用
いて、従来の図５に示す動作例と照らし合わせた本発明
の図９に示す動作例の特徴とその効果について以下に述
べる。
【００４８】従来技術では、図５に示す如くＲ０レジス
タの上位ビットであるａ［ｉ］とＲ１レジスタの上位ビ
ットであるｂ［ｉ］を加算した結果は必ずｄ［ｉ］とし
てＲ０レジスタの上位ビットに格納され、Ｒ０レジスタ
の下位ビットであるａ［ｉ＋１］とＲ１レジスタの下位
ビットであるｂ［ｉ＋１］を加算した結果は必ずｄ［ｉ
＋１］としてＲ０レジスタの下位ビットに格納される必
要が有った。それ故、図１０（ａ）のようにＲ０レジス
タに対する書き込み指示である１つの制御信号１１１に
よりＲ０レジスタの上位と下位ビットに加算結果が書き
込まれた。
タの上位ビットであるａ［ｉ］とＲ１レジスタの上位ビ
ットであるｂ［ｉ］を加算した結果は必ずｄ［ｉ］とし
てＲ０レジスタの上位ビットに格納され、Ｒ０レジスタ
の下位ビットであるａ［ｉ＋１］とＲ１レジスタの下位
ビットであるｂ［ｉ＋１］を加算した結果は必ずｄ［ｉ
＋１］としてＲ０レジスタの下位ビットに格納される必
要が有った。それ故、図１０（ａ）のようにＲ０レジス
タに対する書き込み指示である１つの制御信号１１１に
よりＲ０レジスタの上位と下位ビットに加算結果が書き
込まれた。
【００４９】本発明の実施例では、図１０（ｂ）に示す
如くＲ２レジスタの上位ビットに対する書き込み指示を
行う第１制御信号７１１とＲ０レジスタの下位ビットに
対する書き込み指示を行う第２制御信号７１２に従い、
図９に示す如くｄ［ｉ］としてＲ０レジスタの下位ビッ
トに格納し、Ｓ［ｉ−１］としてＲ２レジスタの上位ビ
ットに格納出来る。つまり、書き込み先のレジスタ及び
該レジスタの上位／下位ビットを第１制御信号７１１と
第２制御信号７１２の入力に基づき、任意に指定出来る
という特徴がある。
如くＲ２レジスタの上位ビットに対する書き込み指示を
行う第１制御信号７１１とＲ０レジスタの下位ビットに
対する書き込み指示を行う第２制御信号７１２に従い、
図９に示す如くｄ［ｉ］としてＲ０レジスタの下位ビッ
トに格納し、Ｓ［ｉ−１］としてＲ２レジスタの上位ビ
ットに格納出来る。つまり、書き込み先のレジスタ及び
該レジスタの上位／下位ビットを第１制御信号７１１と
第２制御信号７１２の入力に基づき、任意に指定出来る
という特徴がある。
【００５０】以上に本発明の実施例に基づくＳＩＭＤ方
式の命令を有するプロセッサの特徴について述べたが、
さらに上述した実施例に示すプロセッサは、以下に示す
項目（ａ）〜（ｅ）の特徴点を有するプロセッサとして
提供することも可能である。
式の命令を有するプロセッサの特徴について述べたが、
さらに上述した実施例に示すプロセッサは、以下に示す
項目（ａ）〜（ｅ）の特徴点を有するプロセッサとして
提供することも可能である。
【００５１】（ａ）第１レジスタから第６レジスタを有
するプロセッサから構成され，前記第１レジスタが有す
る一部分のデータと前記第２レジスタの対応する一部分
のデータを演算するとともに，前記第３レジスタが有す
る他の一部分のデータと前記第４レジスタの対応する他
の一部分のデータを演算する命令を有し，前記プロセッ
サによる前記命令の実行に従い、前記一部分のデータと
前記対応する一部分のデータとの前記演算を行い、前記
プロセッサは第１演算結果を前記第５レジスタの他の一
部分に格納し，前記他の一部分のデータと前記対応する
他の一部分のデータとの前記演算を行い、第２演算結果
を前記第６レジスタの一部分に格納することを特徴とす
るプロセッサ。
するプロセッサから構成され，前記第１レジスタが有す
る一部分のデータと前記第２レジスタの対応する一部分
のデータを演算するとともに，前記第３レジスタが有す
る他の一部分のデータと前記第４レジスタの対応する他
の一部分のデータを演算する命令を有し，前記プロセッ
サによる前記命令の実行に従い、前記一部分のデータと
前記対応する一部分のデータとの前記演算を行い、前記
プロセッサは第１演算結果を前記第５レジスタの他の一
部分に格納し，前記他の一部分のデータと前記対応する
他の一部分のデータとの前記演算を行い、第２演算結果
を前記第６レジスタの一部分に格納することを特徴とす
るプロセッサ。
【００５２】（ｂ）前記第１レジスタと前記第３レジス
タが同一であり，前記第２レジスタと前記第４レジスタ
が同一であり、さらに前記第１レジスタと前記第５レジ
スタが同一であることを特徴とする、上記（ａ）に記載
のプロセッサ。
タが同一であり，前記第２レジスタと前記第４レジスタ
が同一であり、さらに前記第１レジスタと前記第５レジ
スタが同一であることを特徴とする、上記（ａ）に記載
のプロセッサ。
【００５３】（ｃ）前記プロセッサは第１制御信号及び
第２制御信号を有し、前記第１制御信号の入力に基づき
前記第１演算結果を前記第５レジスタの他の一部分に格
納し、前記第２制御信号の入力に基づき前記第２演算結
果を前記第６レジスタの一部分に格納することを特徴と
する、上記（ｂ）に記載のプロセッサ。
第２制御信号を有し、前記第１制御信号の入力に基づき
前記第１演算結果を前記第５レジスタの他の一部分に格
納し、前記第２制御信号の入力に基づき前記第２演算結
果を前記第６レジスタの一部分に格納することを特徴と
する、上記（ｂ）に記載のプロセッサ。
【００５４】（ｄ）前記プロセッサは第１セレクタと第
２セレクタを備え、前記第１セレクタ及び第２セレクタ
は前記第１演算結果或いは前記第２演算結果を前記第５
レジスタの他の一部分或いは前記第６レジスタの一部分
に格納するデータパスを確立する為に設けられることを
特徴とする、上記（ａ）に記載のプロセッサ。
２セレクタを備え、前記第１セレクタ及び第２セレクタ
は前記第１演算結果或いは前記第２演算結果を前記第５
レジスタの他の一部分或いは前記第６レジスタの一部分
に格納するデータパスを確立する為に設けられることを
特徴とする、上記（ａ）に記載のプロセッサ。
【００５５】（ｅ）前記一部分と前記他の一部分のデー
タが格納されるビットフィールドに対応して分割された
レジスタファイルを具備することを特徴とする、上記
（ａ）に記載のプロセッサ。
タが格納されるビットフィールドに対応して分割された
レジスタファイルを具備することを特徴とする、上記
（ａ）に記載のプロセッサ。
【００５６】さらに、本発明は前述した実施例によるプ
ロセッサ並びに上述した項目（ａ）から（ｅ）の特徴を
有するプロセッサを提供するばかりでなく、以下に示す
項目（ｉ）〜（ｉｉｉ）の特徴を備えたプロセッサを提
供することも可能である。
ロセッサ並びに上述した項目（ａ）から（ｅ）の特徴を
有するプロセッサを提供するばかりでなく、以下に示す
項目（ｉ）〜（ｉｉｉ）の特徴を備えたプロセッサを提
供することも可能である。
【００５７】（ｉ）複数のレジスタファイル及び複数の
演算回路を備え、複数の制御信号を有するプロセッサか
ら構成され、該プロセッサはさらに第１及び第２入力レ
ジスタと複数の出力レジスタを備え、前記複数のレジス
タファイルの１つのレジスタから入力される前記第１入
力レジスタの一部分のデータ及び他の１つのレジスタか
ら入力される前記第２入力レジスタの対応する一部分の
データを前記演算回路が有する演算命令に基づき、演算
し、該演算の結果を前記制御信号の１つの入力に従い前
記出力レジスタの対応する一部分以外の部分に格納する
ことを特徴とするプロセッサ。
演算回路を備え、複数の制御信号を有するプロセッサか
ら構成され、該プロセッサはさらに第１及び第２入力レ
ジスタと複数の出力レジスタを備え、前記複数のレジス
タファイルの１つのレジスタから入力される前記第１入
力レジスタの一部分のデータ及び他の１つのレジスタか
ら入力される前記第２入力レジスタの対応する一部分の
データを前記演算回路が有する演算命令に基づき、演算
し、該演算の結果を前記制御信号の１つの入力に従い前
記出力レジスタの対応する一部分以外の部分に格納する
ことを特徴とするプロセッサ。
【００５８】（ｉｉ）前記演算命令は加算命令であり、
前記第１入力レジスタの他の一部分のデータ及び前記第
２入力レジスタの対応する他の一部分のデータを前記演
算回路が有する演算命令に基づき、演算し、該演算の結
果を前記制御信号の他の１つの入力に従い前記出力レジ
スタの前記対応する一部分に格納することを特徴とす
る、上記（ｉ）に記載のプロセッサ。
前記第１入力レジスタの他の一部分のデータ及び前記第
２入力レジスタの対応する他の一部分のデータを前記演
算回路が有する演算命令に基づき、演算し、該演算の結
果を前記制御信号の他の１つの入力に従い前記出力レジ
スタの前記対応する一部分に格納することを特徴とす
る、上記（ｉ）に記載のプロセッサ。
【００５９】（ｉｉｉ）前記プロセッサはさらに第１セ
レクタと第２セレクタを備え、前記演算の結果は第１演
算結果と第２演算結果を含み、前記第１セレクタ及び第
２セレクタは前記第１演算結果或いは前記第２演算結果
を前記出力レジスタの前記対応する一部分或いは前記対
応する一部分以外の部分に格納するデータパスを確立す
る為に設けられることを特徴とする、上記（ｉｉ）に記
載のプロセッサ。
レクタと第２セレクタを備え、前記演算の結果は第１演
算結果と第２演算結果を含み、前記第１セレクタ及び第
２セレクタは前記第１演算結果或いは前記第２演算結果
を前記出力レジスタの前記対応する一部分或いは前記対
応する一部分以外の部分に格納するデータパスを確立す
る為に設けられることを特徴とする、上記（ｉｉ）に記
載のプロセッサ。
【００６０】さらに、本発明は上述したプロセッサが有
する演算命令に基づく演算処理の方法として、以下に示
す項目（１）〜（２）の特徴を備えたプロセッサにおけ
る演算命令処理方法を提供しうる。
する演算命令に基づく演算処理の方法として、以下に示
す項目（１）〜（２）の特徴を備えたプロセッサにおけ
る演算命令処理方法を提供しうる。
【００６１】（１）複数のレジスタを備えたプロセッサ
における演算命令処理方法において、前記複数のレジス
タの１つのレジスタから入力される第１入力レジスタの
一部分のデータ及び他の１つのレジスタから入力される
第２入力レジスタの対応する一部分のデータを演算する
ステップと、前記演算の結果を出力レジスタの対応する
一部分以外の部分に格納するステップとを含むことを特
徴とする演算命令処理方法。
における演算命令処理方法において、前記複数のレジス
タの１つのレジスタから入力される第１入力レジスタの
一部分のデータ及び他の１つのレジスタから入力される
第２入力レジスタの対応する一部分のデータを演算する
ステップと、前記演算の結果を出力レジスタの対応する
一部分以外の部分に格納するステップとを含むことを特
徴とする演算命令処理方法。
【００６２】（２）さらに、前記第１入力レジスタの他
の一部分のデータ及び前記第２入力レジスタの対応する
他の一部分のデータを演算し、該演算結果を前記出力レ
ジスタの前記対応する一部分に格納するステップを含む
ことを特徴とする、上記（１）に記載の演算命令処理方
法。
の一部分のデータ及び前記第２入力レジスタの対応する
他の一部分のデータを演算し、該演算結果を前記出力レ
ジスタの前記対応する一部分に格納するステップを含む
ことを特徴とする、上記（１）に記載の演算命令処理方
法。
【００６３】しかも、本発明は上述したプロセッサが有
する演算命令に従い、演算を制御する方法として、以下
に示す項目（Ｉ）から（ＩＩ）の特徴を有する演算制御
方法を提供することも可能である。
する演算命令に従い、演算を制御する方法として、以下
に示す項目（Ｉ）から（ＩＩ）の特徴を有する演算制御
方法を提供することも可能である。
【００６４】（Ｉ）第１レジスタから第６レジスタを備
え、第１制御信号、第２制御信号及び演算命令を有する
プロセッサにおける演算制御方法において、前記第１レ
ジスタが有する一部分のデータと前記第２レジスタが有
する対応する一部分のデータを前記演算命令の実行に従
い、演算するステップと、前記演算の結果を前記第１制
御信号或いは第２制御信号の内何れかの入力により、前
記第５レジスタが有する対応する一部分以外のデータ部
に格納するステップとを含むことを特徴とする演算制御
方法。
え、第１制御信号、第２制御信号及び演算命令を有する
プロセッサにおける演算制御方法において、前記第１レ
ジスタが有する一部分のデータと前記第２レジスタが有
する対応する一部分のデータを前記演算命令の実行に従
い、演算するステップと、前記演算の結果を前記第１制
御信号或いは第２制御信号の内何れかの入力により、前
記第５レジスタが有する対応する一部分以外のデータ部
に格納するステップとを含むことを特徴とする演算制御
方法。
【００６５】（ＩＩ）前記演算命令は加算命令であり、
さらに前記第３レジスタが有する他の一部分のデータと
前記第４レジスタが有する対応する他の一部分のデータ
を前記演算命令の実行に従い、演算し、前記演算の結果
を前記第１制御信号或いは第２制御信号の内何れかの入
力により、前記第６レジスタが有する前記一部分のデー
タ部に格納するステップを含むことを特徴とする、上記
（Ｉ）に記載の演算制御方法。
さらに前記第３レジスタが有する他の一部分のデータと
前記第４レジスタが有する対応する他の一部分のデータ
を前記演算命令の実行に従い、演算し、前記演算の結果
を前記第１制御信号或いは第２制御信号の内何れかの入
力により、前記第６レジスタが有する前記一部分のデー
タ部に格納するステップを含むことを特徴とする、上記
（Ｉ）に記載の演算制御方法。
【００６６】
【発明の効果】本発明によるＳＩＭＤ方式の命令を有す
るプロセッサを提供することにより、以下に示す効果が
挙げられる。
るプロセッサを提供することにより、以下に示す効果が
挙げられる。
【００６７】ＳＩＭＤ命令の出力レジスタ指定に新たな
指定を追加，拡張し，その拡張された機能を実現できる
よう，ＳＩＭＤ演算器のデータパスを変更することによ
り、複数レジスタの部分部分に書き込みができるように
なる。
指定を追加，拡張し，その拡張された機能を実現できる
よう，ＳＩＭＤ演算器のデータパスを変更することによ
り、複数レジスタの部分部分に書き込みができるように
なる。
【００６８】又、本発明により効率的なソフトウエアパ
イプライニングが可能となり、プロセッサ演算性能が向
上する。
イプライニングが可能となり、プロセッサ演算性能が向
上する。
【図１】従来のＳＩＭＤ方式での演算器データパスを示
す図である。
す図である。
【図２】従来のＳＩＭＤ方式でのＳＩＭＤ加算命令形式
を示す図である。
を示す図である。
【図３】オペランド２０２，２０４，２０５に対応する
レジスタ表を示す図である。
レジスタ表を示す図である。
【図４】従来のＳＩＭＤ方式でソフトウェアパイプライ
ニングを用いた場合の処理の様子を示す図である。
ニングを用いた場合の処理の様子を示す図である。
【図５】従来のＳＩＭＤ方式でソフトウェアパイプライ
ニングを用いない場合の処理の様子を示す図である。
ニングを用いない場合の処理の様子を示す図である。
【図６】本発明のＳＩＭＤ方式での演算器データパスを
示す図である。
示す図である。
【図７】本発明のＳＩＭＤ方式でのＳＩＭＤ加算命令形
式を示す図である。
式を示す図である。
【図８】オペランド８０５に対応するレジスタ表を示す
図である。
図である。
【図９】本発明のＳＩＭＤ方式でソフトウェアパイプラ
イニングを用いた場合の処理の様子を示す図である。
イニングを用いた場合の処理の様子を示す図である。
【図１０】図１０（ａ）は、従来のＳＩＭＤ方式による
レジスタファイルに対する演算結果書き込み動作を示す
図であり、図１０（ｂ）は、本発明のＳＩＭＤ方式にお
けるレジスタファイルに対する演算結果書き込み動作を
示す図である。
レジスタファイルに対する演算結果書き込み動作を示す
図であり、図１０（ｂ）は、本発明のＳＩＭＤ方式にお
けるレジスタファイルに対する演算結果書き込み動作を
示す図である。
７０１，７０２：レジスタファイル，７１１，７１２：
レジスタファイル読み出し，および書き込み制御信号，
７２１，７２２，７６１：フリップフロップ，７３１：
ＳＩＭＤ演算器，７４１，７４２：セレクタ，７５１：
セレクタ制御信号、８０１，８０３：ＳＩＭＤ命令のオ
ペコード，８０６：予約フィールド，８０２，８０４：
入力レジスタ指定オペランド，８０５：出力レジスタ指
定オペランド、９０１：オペランド８０５のビットパタ
ーン，９０２：９０１に対応するＳＩＭＤ演算器の演算
結果の上位部分の格納先レジスタ，９０３：９０１に対
応するＳＩＭＤ演算器の演算結果の下位部分の格納先レ
ジスタ、１００１，１００２：１クロックサイクル期
間，１０１１〜１０１３：レジスタ，１０１４，１０１
５：ＳＩＭＤ加算器，１０２１〜１０２３：サイクル１
００１でレジスタ１０１１〜１０１３が変更された結果
の値，１０２４，１０２５：１０１４，１０１５と同一
のＳＩＭＤ加算器，１０３１〜１０３３：サイクル１０
０２でレジスタ１０１１〜１０１３が変更された結果の
値。
レジスタファイル読み出し，および書き込み制御信号，
７２１，７２２，７６１：フリップフロップ，７３１：
ＳＩＭＤ演算器，７４１，７４２：セレクタ，７５１：
セレクタ制御信号、８０１，８０３：ＳＩＭＤ命令のオ
ペコード，８０６：予約フィールド，８０２，８０４：
入力レジスタ指定オペランド，８０５：出力レジスタ指
定オペランド、９０１：オペランド８０５のビットパタ
ーン，９０２：９０１に対応するＳＩＭＤ演算器の演算
結果の上位部分の格納先レジスタ，９０３：９０１に対
応するＳＩＭＤ演算器の演算結果の下位部分の格納先レ
ジスタ、１００１，１００２：１クロックサイクル期
間，１０１１〜１０１３：レジスタ，１０１４，１０１
５：ＳＩＭＤ加算器，１０２１〜１０２３：サイクル１
００１でレジスタ１０１１〜１０１３が変更された結果
の値，１０２４，１０２５：１０１４，１０１５と同一
のＳＩＭＤ加算器，１０３１〜１０３３：サイクル１０
０２でレジスタ１０１１〜１０１３が変更された結果の
値。
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 15/80 Ｇ０６Ｆ 15/80
Claims (12)
- 【請求項１】第１レジスタから第６レジスタを有するプ
ロセッサから構成され，前記第１レジスタが有する一部
分のデータと前記第２レジスタの対応する一部分のデー
タを演算するとともに，前記第３レジスタが有する他の
一部分のデータと前記第４レジスタの対応する他の一部
分のデータを演算する命令を有し，前記プロセッサによ
る前記命令の実行に従い、前記一部分のデータと前記対
応する一部分のデータとの前記演算を行い、前記プロセ
ッサは第１演算結果を前記第５レジスタの他の一部分に
格納し，前記他の一部分のデータと前記対応する他の一
部分のデータとの前記演算を行い、第２演算結果を前記
第６レジスタの一部分に格納することを特徴とするプロ
セッサ。 - 【請求項２】請求項１に記載のプロセッサであって，前
記第１レジスタと前記第３レジスタが同一であり，前記
第２レジスタと前記第４レジスタが同一であり、さらに
前記第１レジスタと前記第５レジスタが同一であること
を特徴とするプロセッサ。 - 【請求項３】請求項２に記載のプロセッサであって，前
記プロセッサは第１制御信号及び第２制御信号を有し、
前記第１制御信号の入力に基づき前記第１演算結果を前
記第５レジスタの他の一部分に格納し、前記第２制御信
号の入力に基づき前記第２演算結果を前記第６レジスタ
の一部分に格納することを特徴とするプロセッサ。 - 【請求項４】請求項１に記載のプロセッサであって，前
記プロセッサは第１セレクタと第２セレクタを備え、前
記第１セレクタ及び第２セレクタは前記第１演算結果或
いは前記第２演算結果を前記第５レジスタの他の一部分
或いは前記第６レジスタの一部分に格納するデータパス
を確立する為に設けられることを特徴とするプロセッ
サ。 - 【請求項５】請求項１に記載のプロセッサであって，前
記一部分と前記他の一部分のデータが格納されるビット
フィールドに対応して分割されたレジスタファイルを具
備することを特徴とするプロセッサ。 - 【請求項６】複数のレジスタを備えたプロセッサにおけ
る演算命令処理方法において、 前記複数のレジスタの１つのレジスタから入力される第
１入力レジスタの一部分のデータ及び他の１つのレジス
タから入力される第２入力レジスタの対応する一部分の
データを演算するステップと、 前記演算の結果を出力レジスタの対応する一部分以外の
部分に格納するステップとを含むことを特徴とする演算
命令処理方法。 - 【請求項７】請求項６に記載の演算命令処理方法におい
て、 さらに、前記第１入力レジスタの他の一部分のデータ及
び前記第２入力レジスタの対応する他の一部分のデータ
を演算し、該演算結果を前記出力レジスタの前記対応す
る一部分に格納するステップを含むことを特徴とする演
算命令処理方法。 - 【請求項８】第１レジスタから第６レジスタを備え、第
１制御信号、第２制御信号及び演算命令を有するプロセ
ッサにおける演算制御方法において、 前記第１レジスタが有する一部分のデータと前記第２レ
ジスタが有する対応する一部分のデータを前記演算命令
の実行に従い、演算するステップと、 前記演算の結果を前記第１制御信号或いは第２制御信号
の内何れかの入力により、前記第５レジスタが有する対
応する一部分以外のデータ部に格納するステップとを含
むことを特徴とする演算制御方法。 - 【請求項９】請求項８に記載の演算制御方法であって，
前記演算命令は加算命令であり、さらに前記第３レジス
タが有する他の一部分のデータと前記第４レジスタが有
する対応する他の一部分のデータを前記演算命令の実行
に従い、演算し、前記演算の結果を前記第１制御信号或
いは第２制御信号の内何れかの入力により、前記第６レ
ジスタが有する前記一部分のデータ部に格納するステッ
プを含むことを特徴とする演算制御方法。 - 【請求項１０】複数のレジスタファイル及び複数の演算
回路を備え、複数の制御信号を有するプロセッサから構
成され、該プロセッサはさらに第１及び第２入力レジス
タと複数の出力レジスタを備え、 前記複数のレジスタファイルの１つのレジスタから入力
される前記第１入力レジスタの一部分のデータ及び他の
１つのレジスタから入力される前記第２入力レジスタの
対応する一部分のデータを前記演算回路が有する演算命
令に基づき、演算し、該演算の結果を前記制御信号の１
つの入力に従い前記出力レジスタの対応する一部分以外
の部分に格納することを特徴とするプロセッサ。 - 【請求項１１】請求項１０記載のプロセッサにおいて、 前記演算命令は加算命令であり、前記第１入力レジスタ
の他の一部分のデータ及び前記第２入力レジスタの対応
する他の一部分のデータを前記演算回路が有する演算命
令に基づき、演算し、該演算の結果を前記制御信号の他
の１つの入力に従い前記出力レジスタの前記対応する一
部分に格納することを特徴とするプロセッサ。特徴とす
るプロセッサ。 - 【請求項１２】請求項１１に記載のプロセッサであっ
て，前記プロセッサはさらに第１セレクタと第２セレク
タを備え、前記演算の結果は第１演算結果と第２演算結
果を含み、前記第１セレクタ及び第２セレクタは前記第
１演算結果或いは前記第２演算結果を前記出力レジスタ
の前記対応する一部分或いは前記対応する一部分以外の
部分に格納するデータパスを確立する為に設けられるこ
とを特徴とするプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039106A JP3753991B2 (ja) | 2002-02-15 | 2002-02-15 | プロセッサ、該プロセッサにおける演算命令処理方法及び演算制御方法 |
| US10/320,615 US7454594B2 (en) | 2002-02-15 | 2002-12-17 | Processor for realizing software pipelining with a SIMD arithmetic unit simultaneously processing each SIMD instruction on a plurality of discrete elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039106A JP3753991B2 (ja) | 2002-02-15 | 2002-02-15 | プロセッサ、該プロセッサにおける演算命令処理方法及び演算制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003241960A true JP2003241960A (ja) | 2003-08-29 |
| JP3753991B2 JP3753991B2 (ja) | 2006-03-08 |
Family
ID=27678223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002039106A Expired - Fee Related JP3753991B2 (ja) | 2002-02-15 | 2002-02-15 | プロセッサ、該プロセッサにおける演算命令処理方法及び演算制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7454594B2 (ja) |
| JP (1) | JP3753991B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034473A (ja) * | 2005-07-25 | 2007-02-08 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサにおけるデータ処理方法 |
| JP2010118075A (ja) * | 2010-02-15 | 2010-05-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
| JP2016212573A (ja) * | 2015-05-07 | 2016-12-15 | 富士通株式会社 | 計算機、コンパイル方法、コンパイルプログラム、およびパイプライン処理プログラム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7293056B2 (en) * | 2002-12-18 | 2007-11-06 | Intel Corporation | Variable width, at least six-way addition/accumulation instructions |
| CN101324837B (zh) * | 2008-07-21 | 2010-06-23 | 北京大学 | 一种微处理器内部寄存器堆的设计和访问方法 |
| US20100312655A1 (en) * | 2009-06-09 | 2010-12-09 | Bernard Farkas | System and method for advertising and selling published material using social and computer networks |
| US9606797B2 (en) * | 2012-12-21 | 2017-03-28 | Intel Corporation | Compressing execution cycles for divergent execution in a single instruction multiple data (SIMD) processor |
| CN107220024B (zh) * | 2017-05-19 | 2021-08-31 | 郑州云海信息技术有限公司 | 一种基于fpga的数据处理方法、装置及系统 |
| KR102800488B1 (ko) * | 2019-12-06 | 2025-04-25 | 삼성전자주식회사 | 연산 장치, 그것의 동작 방법 및 뉴럴 네트워크 프로세서 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327058B2 (ja) | 1973-08-21 | 1978-08-05 | ||
| GB9509989D0 (en) * | 1995-05-17 | 1995-07-12 | Sgs Thomson Microelectronics | Manipulation of data |
| WO1998045774A1 (fr) | 1997-04-08 | 1998-10-15 | Sony Computer Entertainment Inc. | Unite arithmetique et procede correspondant |
| US6122725A (en) * | 1998-03-31 | 2000-09-19 | Intel Corporation | Executing partial-width packed data instructions |
-
2002
- 2002-02-15 JP JP2002039106A patent/JP3753991B2/ja not_active Expired - Fee Related
- 2002-12-17 US US10/320,615 patent/US7454594B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034473A (ja) * | 2005-07-25 | 2007-02-08 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサにおけるデータ処理方法 |
| JP2010118075A (ja) * | 2010-02-15 | 2010-05-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
| JP2016212573A (ja) * | 2015-05-07 | 2016-12-15 | 富士通株式会社 | 計算機、コンパイル方法、コンパイルプログラム、およびパイプライン処理プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3753991B2 (ja) | 2006-03-08 |
| US20030159022A1 (en) | 2003-08-21 |
| US7454594B2 (en) | 2008-11-18 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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