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JP2003123470A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2003123470A
JP2003123470A JP2001310152A JP2001310152A JP2003123470A JP 2003123470 A JP2003123470 A JP 2003123470A JP 2001310152 A JP2001310152 A JP 2001310152A JP 2001310152 A JP2001310152 A JP 2001310152A JP 2003123470 A JP2003123470 A JP 2003123470A
Authority
JP
Japan
Prior art keywords
refresh
signal
circuit
block
instruction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001310152A
Other languages
English (en)
Inventor
Hiroki Shimano
裕樹 島野
Katsumi Dosaka
勝己 堂阪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001310152A priority Critical patent/JP2003123470A/ja
Priority to US10/164,651 priority patent/US6646944B2/en
Publication of JP2003123470A publication Critical patent/JP2003123470A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 外部に対してリフレッシュ動作を完全に隠す
ことのできる半導体記憶装置を提供する。 【解決手段】 メモリサブブロック（ＭＢ０−ＭＢｍ）
において、メイン制御回路からのリフレッシュ活性化指
示信号（ＡＲＥＦ）を、デマルチプレクサ（３４）によ
り所定の条件のときに取込みリフレッシュを実行する。
デマルチプレクサ（３４）は、隣接メモリサブブロック
が非活性状態にありかつ対応のメモリブロックが活性状
態にあるかまたはリフレッシュが完了しているときに
は、このリフレッシュ活性化指示信号の取込が禁止さ
れ、リフレッシュ活性化指示信号転送経路の次段のメモ
リサブブロックに対して設けられたローカル制御回路へ
このリフレッシュ活性化指示信号を転送する。全サブブ
ロックにおいてリフレッシュが完了すると次のリフレッ
シュアドレスのリフレッシュを実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にメモリセルの記憶データを定期的にリフレ
ッシュすることが要求されるダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）に関する。より特定的に
は、システムＬＳＩ（大規模集積回路）に搭載される混
載ＤＲＡＭのリフレッシュの制御のための構成に関す
る。
【０００２】
【従来の技術】データ処理分野などにおいては、高速か
つ低消費電力でデータを処理するために、プロセッサな
どのロジックと記憶装置とを同一の半導体チップ上に集
積化したシステムＬＳＩが用いられている。このシステ
ムＬＳＩにおいては、ロジックと記憶装置とがチップ上
配線で相互接続されるため、少なくとも以下に述べるよ
うな利点が得られる： （１） 信号配線の負荷が、ボード上配線に比べて小さ
く、高速でデータ／信号を伝達することができる； （２） ピン端子数の制約を受けないため、データバス
の信号線のピッチをメモリ内部配線と同程度とすること
ができ、応じてデータビット数を増加させることがで
き、データ転送のバンド幅を広くすることができる； （３） ボード上に個別素子を配置する構成に比べて、
半導体チップ上に各構成要素が集積化されるため、シス
テム規模を低減することができ、小型軽量のシステムを
実現することができる；および （４） 半導体チップ上に形成される構成要素として、
ライブラリ化されたマクロを配置することができ、設計
効率が改善される。
【０００３】上述の理由などにより、システムＬＳＩが
各分野において広く用いられてきており、また集積化さ
れる記憶装置として、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）およびフラッシュＥＥＰＲ
ＯＭ（電気的に書込み消去可能な読出専用メモリ）など
のメモリが使用されている。また、ロジックとしても、
制御および処理を行なうプロセッサ、アナログ／デジタ
ル変換およびデジタル／アナログ変換などのアナログ信
号処理を行なうアナログ処理回路、および専用の画像処
理などの論理処理を行なう論理回路などが用いられてい
る。
【０００４】
【発明が解決しようとする課題】半導体記憶装置におい
て、ＤＲＡＭは、１つのメモリセルが、１つのキャパシ
タと１つのトランジスタとで構成されており、メモリセ
ルの占有面積が小さく、小占有面積で大記憶容量のメモ
リを実現することができる。しかしながら、情報は、メ
モリセルのキャパシタに電荷の形態で蓄積される。した
がって、このメモリセルのキャパシタに蓄積された電荷
が、たとえばストレージノードにおける基板領域とスト
レージノード不純物領域との間の接合リーク電流、メモ
リセルトランジスタのチャネルリーク電流、キャパシタ
絶縁膜のリーク電流等により失われ、データが消失する
可能性がある。このようなリーク電流によるデータ消失
を防止するために、メモリセルデータを所定の周期で再
書込するリフレッシュが行なわれる。
【０００５】このリフレッシュ実行時においては、半導
体チップ内において最も短いデータ保持時間を有するメ
モリセルによって決定される最大リフレッシュ時間ｔＲ
ＥＦｍａｘ内でメモリアレイのすべてのメモリセルのリ
フレッシュが１回完了するように、所定の時間間隔でリ
フレッシュが実行される。
【０００６】このリフレッシュについては、ＤＲＡＭへ
のデータアクセスを行う通常動作モード時においては、
外部のロジックまたはコントローラが、リフレッシュ指
示を発行することにより、ＤＲＡＭ内においてリフレッ
シュが実行される。したがって、このＤＲＡＭのリフレ
ッシュを実行するため、予め定められたリフレッシュ間
隔ごとにリフレッシュ指示を発行し、また、このリフレ
ッシュ中のＤＲＡＭへのアクセスを、ＤＲＡＭでのリフ
レッシュサイクルが完了するまで待つという制御を行な
う必要があり、メモリの管理制御が複雑となる。
【０００７】一方、ＳＲＡＭは、メモリセルがフリップ
フロップ回路で構成されており、ＤＲＡＭのようなリフ
レッシュ動作は要求されない。したがって、小型化の要
求の厳しい携帯情報端末等においては、システム構成を
簡単にするために、上述のようなリフレッシュに関連す
る複雑なメモリコントロールが不要なＳＲＡＭを使用す
るシステム構成が広く採用されている。
【０００８】しかしながら、携帯情報端末も、近年で
は、画像情報をも取扱えるように、その機能が大幅に向
上してきており、大記憶容量のメモリ機能が必要とされ
ている。ＳＲＡＭは、１つのメモリセルが４個のトラン
ジスタと２個の負荷素子とで構成されており、メモリセ
ルサイズがＤＲＡＭのメモリセルのサイズに比べて１０
倍近くもある。したがって、大記憶容量のメモリとし
て、ＳＲＡＭを用いた場合、チップ面積が増大し、小型
化の要求を満たすことができなくなり、またチップ価格
が大幅に上昇し、携帯情報端末のコストが上昇するとい
う問題が生じる。
【０００９】したがって、ＳＲＡＭの代替メモリとして
大記憶容量のメモリを低コストかつ小占有面積で実現す
ることのできるＤＲＡＭに対する期待が大きくなってき
ている。しかしながら、上述のように、ＤＲＡＭは、リ
フレッシュに関連する複雑なメモリコントロールが必要
であり、現在のＤＲＡＭはＳＲＡＭとの互換性がなく、
ＤＲＡＭをＳＲＡＭの代替メモリとして採用することは
容易ではない。
【００１０】それゆえ、この発明の目的は、リフレッシ
ュ動作を外部から完全に隠すことのできる完全ヒドンリ
フレッシュＤＲＡＭを提供することである。
【００１１】この発明の他の目的は、ＳＲＡＭと互換性
を有するインターフェイスを有するＤＲＡＭを提供する
ことである。
【００１２】この発明のさらに他の目的は、システムＬ
ＳＩへの搭載に適した、メモリコントロールの簡易なＤ
ＲＡＭを提供することである。
【００１３】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、各々が複数のメモリセルを有する複数のメモ
リサブブロックと、メモリセルのリフレッシュを指示す
るリフレッシュ指示を発行するリフレッシュ指示発行手
段と、各メモリサブブロックにおいてリフレッシュすべ
きメモリセルを特定するリフレッシュアドレスを発生す
るリフレッシュアドレス発生回路と、各メモリサブブロ
ックに対応して配置され、リフレッシュ指示が与えられ
ると対応のメモリサブブロックが所定の条件と異なる条
件を満たしているときに与えられたリフレッシュアドレ
スに従って対応のメモリサブブロックに対するリフレッ
シュ実行を許可するリフレッシュ制御回路を含む。
【００１４】好ましくは、リフレッシュ制御回路は、与
えられたリフレッシュアドレスに対するリフレッシュが
完了すると、そのリフレッシュアドレスが更新されるま
で、このリフレッシュ指示を取込む動作を停止する。
【００１５】好ましくは、リフレッシュ制御回路は、リ
フレッシュ指示を取込んで対応のメモリサブブロックに
対するリフレッシュを指示するブロックリフレッシュ指
示を発生するラッチ回路と、対応のメモリサブブロック
に対する所定の条件が満たされているかを判定し、該判
定結果に従ってラッチ回路の取込動作を許可するラッチ
制御回路とを含む。この所定の条件は、対応のメモリサ
ブブロックおよび隣接メモリサブブロックのいずれかに
対するデータアクセスが行なわれているおよび与えられ
たリフレッシュアドレスに対するリフレッシュが既に完
了しているの少なくとも一方である。
【００１６】好ましくは、リフレッシュ制御回路は、所
定の条件が満たされると、リフレッシュ指示を、所定の
リフレッシュシーケンスにおける隣接メモリサブブロッ
クに転送する。
【００１７】リフレッシュ指示は、好ましくは、リフレ
ッシュ指示転送経路を介して複数のメモリサブブロック
に所定のシーケンスで転送される。このリフレッシュ指
示転送経路を介して返送されるリフレッシュ指示をカウ
ントするスキップカウント回路がさらに設けられる。こ
の構成において、リフレッシュ指示発行手段は、このス
キップカウント回路のカウント値が０と異なる間、繰返
しリフレッシュ指示を発行する。
【００１８】好ましくは、リフレッシュ指示とスキップ
カウント回路の出力信号とに従って複数のメモリサブブ
ロックに対するリフレッシュが完了したことを検出し、
すべてのメモリサブブロックに対するリフレッシュ完了
を示す全ブロックリフレッシュ完了検出信号を生成する
全ブロックリフレッシュ完了検出信号生成回路が設けら
れる。リフレッシュアドレス発生回路は、この全ブロッ
クリフレッシュ完了検出信号をカウントしてリフレッシ
ュアドレスを生成する。
【００１９】好ましくは、外部アクセス指示信号に従っ
てリフレッシュイネーブル信号を生成するリフレッシュ
イネーブル回路と、スキップカウント回路のカウント値
が０と異なる間リフレッシュフラグを立てるリフレッシ
ュフラグ発行回路とがさらに設けられる。リフレッシュ
指示発行手段は、リフレッシュフラグが立てられている
間、リフレッシュイネーブル信号が活性化されるとリフ
レッシュ指示を発行する。
【００２０】好ましくは、リフレッシュ対象のメモリサ
ブブロックを示すリフレッシュブロックアドレスと外部
からのメモリサブブロックを特定するアクセスブロック
アドレスとの一致／不一致を検出する比較回路と、リフ
レッシュ指示と外部アクセス指示のいずれが早いかを検
出するアクセス競合検出回路と、これらの比較回路およ
びアクセス競合検出回路に結合され、リフレッシュとア
クセスとが競合しかつ外部アクセス指示がリフレッシュ
指示よりも遅いときには、この外部アクセスをリフレッ
シュが完了するまで待合せる競合回避回路が設けられ
る。
【００２１】好ましくは、リフレッシュ指示転送経路
は、複数のメモリサブブロックの互いに異なるメモリサ
ブブロックの組に対してそれぞれ並列に配置される。こ
れらのリフレッシュ指示転送経路それぞれにおいてリフ
レッシュ指示に従ってリフレッシュが実行される。
【００２２】好ましくは、リフレッシュアドレス発生回
路は、メモリサブブロックに対応して配置されるリフレ
ッシュアドレスカウンタを含む。この構成において、さ
らに、複数のメモリサブブロックに共通に配置され、外
部アドレス信号に対応する内部アドレス信号を生成して
複数のメモリサブブロックに共通に伝達する内部アドレ
ス発生回路が設けられる。リフレッシュ制御回路はさら
に、リフレッシュ実行可否に応じて生成される選択信号
に応答して、対応のリフレッシュアドレスカウンタが生
成するカウント値に対応するリフレッシュアドレス信号
と内部アドレス信号の一方を選択する選択回路と、この
選択回路の出力信号に従って対応のメモリサブブロック
においてメモリセルを選択するためのセル選択信号を生
成するセル選択信号生成回路を含む。
【００２３】好ましくは、各メモリサブブロックに対し
て配置され、内部アドレス信号が対応のメモリサブブロ
ックの不良アドレスを指定しているかを判定する冗長判
定回路がさらに設けられる。リフレッシュアドレスカウ
ンタは、対応のメモリサブブロックの冗長置換用のメモ
リセルアドレスをも指定する。選択回路は、リフレッシ
ュアドレス信号と冗長判定回路の出力信号の一方を選択
する回路を含む。
【００２４】好ましくは、外部アクセス指示に応答し
て、リフレッシュ指示に応答して実行中のリフレッシュ
動作を強制的に終了させるためのリフレッシュリセット
回路が設けられる。
【００２５】好ましくは、リフレッシュ制御回路は、リ
フレッシュリセット回路の強制リセットに応答して、こ
の強制リセットされたメモリサブブロックをリフレッシ
ュ未完了状態に保持する。
【００２６】また、好ましくは、外部アドレス信号とリ
フレッシュアドレスの一致／不一致を判定し、該判定結
果を示す一致判定結果指示信号を発生するアドレス一致
判定回路が設けられる。リフレッシュ制御回路は、外部
からのメモリサブブロックを特定するブロック選択信号
とこの一致判定結果指示信号とに従って、対応のメモリ
サブブロックをリフレッシュ指示によるリフレッシュ完
了状態に設定する。
【００２７】好ましくは、リフレッシュアドレス発生回
路は、メモリサブブロックに対応して配置されるリフレ
ッシュアドレスカウンタを含む。このリフレッシュアド
レスカウンタは、対応のメモリサブブロックに対するリ
フレッシュ完了ごとにカウント動作を実行する。リフレ
ッシュ制御回路は対応のリフレッシュカウンタのカウン
トアップ後は、すべてのメモリサブブロックについての
リフレッシュが完了するまでリフレッシュ指示の取込を
中止する。
【００２８】好ましくは、外部アクセスイネーブル指示
の活性化に応答して常時リフレッシュイネーブル状態と
して、リフレッシュ指示をデータアクセス指示に従って
リフレッシュ指示発生回路に発行させる回路が設けられ
る。
【００２９】好ましくは、リフレッシュ指示発行手段
は、外部アクセス指示の非活性化時においては、この外
部アクセス指示の活性化時よりも長い間隔でリフレッシ
ュ要求を発行してリフレッシュ指示を活性化する。
【００３０】リフレッシュ指示発行時においては、メモ
リ内部において共通にメモリサブブロックにリフレッシ
ュ指示を発行し、特定の状態にあるメモリサブブロック
に対するリフレッシュを実行する。したがって、外部の
ロジックなどのメモリコントローラは、何らリフレッシ
ュの制御を行なうことは要求されず、この半導体記憶装
置におけるリフレッシュを外部から完全に隠すことがで
きる。これにより、ＳＲＡＭと同様にしてアクセスする
ことのできるＳＲＡＭ代替メモリを実現することができ
る。
【００３１】
【発明の実施の形態】［実施の形態１］図１は、この発
明に従う半導体記憶装置の外部信号の構成を概略的に示
す図である。図１においては、この半導体記憶装置は、
システムＬＳＩに搭載されるため、メモリコアとして示
す。図１において、この半導体記憶装置（メモリコア）
１は、外部からのＭビットのアドレス信号ＡＤＤと、外
部クロック信号ＣＬＫと、チップイネーブル信号／ＣＥ
と、読出指示信号ＲＥＡＤと、書込指示信号ＷＲＩＴＥ
とを受け、Ｎビットの出力データＤｏｕｔおよびＮビッ
トの入力データＤｉｎを出力または入力する。
【００３２】この図１に示すように、半導体記憶装置１
は、チップイネーブル信号／ＣＥがＬレベルの活性状態
となると、選択状態におかれ、読出指示信号ＲＥＡＤま
たは書込指示信号ＷＲＩＴＥが与えられると、そのとき
のアドレス信号ＡＤＤに従ってメモリセル選択を行な
い、データＤｉｎまたはＤｏｕｔの入出力を行なう。
【００３３】この図１に示す半導体記憶装置は、外部か
らの制御信号としては、チップイネーブル信号／ＣＥと
データアクセスのための指示信号ＲＥＡＤおよびＷＲＩ
ＴＥが与えられるだけであり、外部から見て、通常のＳ
ＲＡＭと同様に動作する。すなわち、データ読出指示信
号ＲＥＡＤおよびデータ書込指示信号ＷＲＩＴＥを、そ
れぞれＳＲＡＭの出力イネーブル信号ＯＥおよび書込イ
ネーブル信号／ＷＥに対応付けることにより、この半導
体記憶装置１へは、ＳＲＡＭと同様にしてアクセスする
ことができる。この半導体記憶装置は、通常のクロック
同期型のＳＲＡＭと同様のインターフェイスを有してお
り、ＳＲＡＭ代替メモリとして使用することができる。
【００３４】図２は、図１に示す半導体記憶装置のデー
タアクセス時の動作を示すタイミング図である。図２に
示すように、この半導体記憶装置１においては、実際の
データアクセスを行なうサイクルの所定クロックサイク
ル前に、チップイネーブル信号／ＣＥをＬレベルの活性
状態に設定する。図２においては、データ読出が行なわ
れるクロックサイクルの１クロックサイクル前に、チッ
プイネーブル信号／ＣＥが活性状態に設定される。この
チップセレクト信号／ＣＥがＨレベルのときには、この
半導体記憶装置１はスタンバイ状態にあり、データアク
セスは受付けない。
【００３５】このチップイネーブル信号／ＣＥをＬレベ
ルに設定した後、所定クロックサイクルが経過すると、
データ読出指示を与えるために、読出指示信号ＲＥＡＤ
をＨレベルに設定し、外部からのアドレスＡＤＤを与え
る。クロック信号ＣＬＫの立上がりに同期して、この半
導体記憶装置１が、外部からのデータ読出指示信号ＲＥ
ＡＤを取込み、内部でメモリセル選択動作を行ない、デ
ータの読出を行なう。
【００３６】コラムレイテンシＣＬと呼ばれる期間が経
過すると、このアドレス信号ＡＤＤが指定するアドレス
のメモリセルのデータＤｏｕｔが出力される。図２にお
いては、コラムレイテンシＣＬが２の場合のデータ読出
を示す。
【００３７】データ書込を行なう場合には、書込指示信
号ＷＲＩＴＥをＨレベルに設定し、また同時に書込デー
タＤｉｎおよび外部アドレス信号ＡＤＤをクロックＣＬ
Ｋに同期して与える。この書込指示信号ＷＲＩＴＥが、
クロック信号ＣＬＫの立上がりエッジに同期して半導体
記憶装置１内に取込まれ、内部でデータの書込動作が行
なわれる。
【００３８】この図２に示すように、半導体記憶装置１
の、外部からのアクセス時の制御信号は、通常のクロッ
ク同期型のＳＲＡＭと同様である。チップイネーブル信
号／ＣＥがＨレベルのときに、半導体記憶装置１内にお
いて所定間隔で、リフレッシュを実行する。一方、この
チップイネーブル信号／ＣＥがＬレベルのときには、読
出指示信号ＲＥＡＤまたは書込指示信号ＷＲＩＴＥが活
性状態となると、内部でリフレッシュを、データアクセ
スと競合が生じないように実行する。データアクセスが
ない場合においては、内部で所定間隔でリフレッシュを
実行する。
【００３９】実際にデータアクセスを行なう前に、所定
クロックサイクル前にチップイネーブル信号／ＣＥをＬ
レベルに設定するのは、この半導体記憶装置１内におい
てリフレッシュとデータアクセスとの競合を防止する処
理を行う期間を確保するためである。
【００４０】このチップイネーブル信号/ＣＥが、所定
サイクルを適当なサイクル数に設定すると、実際のデー
タアクセス時に内部でリフレッシュを完了状態にするこ
ともでき、リフレッシュとデータアクセスとの競合を、
アクセス時間を犠牲にすることなく防止することができ
る。
【００４１】したがって、この半導体記憶装置１におい
ては、単に、データアクセスを指示するだけであり、内
部でリフレッシュが自動的に実行されており、外部のメ
モリコントローラは、何らこの半導体記憶装置１に対
し、リフレッシュの指示を行なう必要がなく、ＳＲＡＭ
と完全互換性を有するインタフェイスを有する半導体記
憶装置を実現することができる。
【００４２】図３は、この半導体記憶装置１の要部の構
成を概略的に示す図である。図３において、この半導体
記憶装置１は、複数のメモリサブブロックＭＢ０−ＭＢ
ｍと、メモリサブブロックＭＢ０−ＭＢｍの間に配置さ
れるセンスアンプ帯ＳＡＢ１−ＳＡＢｍと、メモリサブ
ブロックＭＢ０およびＭＢｍの外側にそれぞれ配置され
るセンスアンプ帯ＳＡＢ０およびＳＡＢｍ＋１を含む。
これらのメモリサブブロックＭＢ０−ＭＢｍそれぞれに
おいて、メモリセルが行列状に配列される。このメモリ
セルは、ＤＲＡＭセルであり、キャパシタに情報を記憶
する。ＤＲＡＭセルは、１トランジスタ／１キャパシタ
型セルである。１ビットのデータが、２つのＤＲＡＭセ
ルにより記憶する構成が用いられてもよい。
【００４３】メモリサブブロックＭＢ０−ＭＢｍに共通
に、メイン制御回路ＭＣＴＬが配設され、またメモリサ
ブブロックＭＢ０−ＭＢｍそれぞれに対応してローカル
制御回路ＬＣＴ０−ＬＣＴｍが配置される。
【００４４】メイン制御回路ＭＣＴＬには、クロック信
号ＣＬＫ、チップイネーブル信号／ＣＥ、データ読出指
示信号ＲＥＡＤおよびデータ書込指示信号ＷＲＩＴＥが
与えられる。メイン制御回路ＭＣＴＬは、リフレッシュ
を行なうための制御回路を含み、リフレッシュ実行時に
おいて、内部リフレッシュ指示ＡＲＥＦを生成してロー
カル制御回路ＬＣＴ０−ＬＣＴｍへ与える。
【００４５】内部リフレッシュ指示ＡＲＥＦは、ローカ
ル制御回路ＬＣＴ０−ＬＣＴｍへ、所定のシーケンスで
順次転送され、対応のメモリサブブロックにおいてリフ
レッシュの実行が可能な場合に、この内部リフレッシュ
指示ＡＲＥＦに従ってリフレッシュが実行される。この
内部リフレッシュ指示ＡＲＥＦは、ローカル制御回路Ｌ
ＣＴ０−ＬＣＴｍのいずれにおいてもリフレッシュが実
行されない場合には、全ブロックリフレッシュスキップ
指示信号ＡＢＲＦＳとしてメイン制御回路ＭＣＴＬへ返
送される。
【００４６】メイン制御回路ＭＣＴＬは、全ブロックリ
フレッシュスキップ指示信号ＡＢＲＦＳが活性状態で返
送されると、リフレッシュ実行回数のカウントを停止
し、発行されたリフレッシュ指示ＡＲＥＦが発行されて
いないと擬制する。
【００４７】メイン制御回路ＭＣＴＬからローカル制御
回路ＬＣＴ０−ＬＣＴｍへ、共通に内部アドレス信号Ａ
Ｄおよび内部制御信号ＣＴＬが与えられる。ローカル制
御回路ＬＣＴ０−ＬＣＴｍは、リフレッシュを、内部で
のデータアクセスと並行して実行するため、後にその構
成を詳細に説明するが、制御信号をラッチするラッチ回
路を含み、制御信号ＣＴＬとアドレス信号ＡＤに含まれ
るブロックアドレス信号とに従って、これらのローカル
制御回路ＬＣＴ０−ＬＣＴｍを、個々に活性状態へ駆動
して、データアクセスのための行選択およびリフレッシ
ュのための行選択を、異なるメモリサブブロックにおい
て並行して実行することができる。
【００４８】図４は、図３に示すメイン制御回路ＭＣＴ
Ｌの要部の構成を概略的に示す図である。図４におい
て、メイン制御回路ＭＣＴＬは、所定の時間間隔でリフ
レッシュ要求ＲＦＲＥＱを発行するリフレッシュタイマ
１０と、ローカル制御回路からの全ブロックリフレッシ
ュスキップ信号ＡＢＲＦＳをカウントしかつ内部リフレ
ッシュ指示ＡＲＥＦに従ってそのカウント値を減分する
リフレッシュスキップカウンタ１２と、リフレッシュタ
イマ１０からのリフレッシュ要求ＲＦＲＥＱとリフレッ
シュスキップカウンタ１２のリフレッシュスキップフラ
グＲＦＳＫＰを受けるＯＲ回路１３と、このＯＲ回路１
３の出力信号に従ってリフレッシュを周期的に繰返し実
行するためのリフレッシュフラグＲＦＬＧを発生するリ
フレッシュフラグ発生回路１４と、チップイネーブル信
号／ＣＥと読出指示信号ＲＥＡＤと書込指示信号ＷＲＩ
ＴＥとを受け、データアクセスが指定されたときリフレ
ッシュイネーブル信号ＲＦＥＮＡを発行するリフレッシ
ュデコーダ１５と、リフレッシュイネーブル信号ＲＦＥ
ＮＡとリフレッシュフラグＲＦＬＧとに従って、内部リ
フレッシュ指示ＡＲＥＦを発行するリフレッシュ指示発
生回路１６を含む。
【００４９】リフレッシュデコーダ１５は、クロック信
号ＣＬＫの立上がりエッジにおいてチップイネーブル信
号／ＣＥがＬレベルでありかつ読出指示信号ＲＥＡＤま
たは書込指示信号ＷＲＩＴＥが活性状態のときに、デー
タアクセスが指定されたと判定し、このデータアクセス
が指定されるとリフレッシュイネーブル信号ＲＦＥＮＡ
を発行する。すなわち、このメイン制御回路ＭＣＴＬに
おいては、リフレッシュ要求非発行時において、リフレ
ッシュフラグＲＦＬＧがセットされていると、通常動作
モード時においてデータアクセスが行なわれるときに、
リフレッシュが実行される。これにより、リフレッシュ
要求がスキップされていても、新たにリフレッシュ要求
を発行することなく、スキップされたリフレッシュが行
われる。リフレッシュ間隔が長くなり、メモリセルのデ
ータが消失する可能性が生じるのを防止する。
【００５０】リフレッシュスキップカウンタ１２は、こ
の内部リフレッシュ指示ＡＲＥＦが、いずれのメモリサ
ブブロックにおいても取込まれずリフレッシュが行なわ
れない場合、全ブロックリフレッシュスキップ指示信号
ＡＢＲＦＳが返送されてカウント値を１増分し、かつ内
部リフレッシュ指示ＡＲＥＦの発行時そのカウント値を
減分する。リフレッシュスキップカウンタ１２のカウン
ト値の最小値は、０であり、カウント値が０のときに内
部リフレッシュ指示ＡＲＥＦが発行されても、このリフ
レッシュスキップカウンタ１２のカウント値は０を維持
する。
【００５１】リフレッシュスキップカウンタ１２のカウ
ント値が０のときには、リフレッシュスキップ信号ＲＦ
ＳＫＰがＬレベルとなる。一方、リフレッシュをスキッ
プしたメモリサブブロックが存在する場合には、リフレ
ッシュスキップフラグＲＦＳＫＰはＨレベルに保持され
る。
【００５２】リフレッシュ指示発生回路１６は、リフレ
ッシュフラグＲＦＬＧがセットされているときには、リ
フレッシュイネーブル信号ＲＥＦＮＡが活性化される
と、次のクロック信号ＣＬＫの立下がりに応答して内部
リフレッシュ指示ＡＲＥＦを発行する。リフレッシュフ
ラグＲＦＬＧがセットされているときには、このリフレ
ッシュ指示発生回路１６は、チップイネーブル信号／Ｃ
Ｅが非活性化されると、リフレッシュ要求ＲＦＲＥＱの
発行周期よりも短い周期で内部リフレッシュ指示ＡＲＥ
Ｆを発行する。リフレッシュ要求ＲＦＲＥＱは、たとえ
ば数μｓｅｃないし１０数μｓｅｃ間隔で発行される。
一方、リフレッシュフラグＲＦＬＧがアサート状態（セ
ット状態）にありかつチップイネーブル信号／ＣＥがデ
アサート状態（非活性状態）のときには、リフレッシュ
実行に必要なクロックサイクル数たとえば６クロックサ
イクルごとに、内部リフレッシュ指示ＡＲＥＦが発行さ
れる。これにより、スキップされていたリフレッシュを
短期間ですべて実行する。
【００５３】メイン制御回路ＭＣＴＬは、さらに、内部
リフレッシュ指示ＡＲＥＦとリフレッシュスキップフラ
グＲＦＳＫＰとを受けるゲート回路１７と、ゲート回路
１７の出力信号をカウントして、リフレッシュされたブ
ロックの数をカウントするリフレッシュブロックカウン
タ１８と、リフレッシュブロックカウンタ１８からの全
ブロックリフレッシュ完了信号ＡＬＢＲＦＣをカウント
して、リフレッシュワード線アドレスを生成するリフレ
ッシュワード線カウンタ１９と、内部リフレッシュ指示
ＡＲＥＦに従って外部からのワード線アドレス信号ＡＤ
ＷＬとリフレッシュワード線カウンタ１９からのリフレ
ッシュワード線アドレスの一方を選択して下位アドレス
バス２２ａに転送するマルチプレクサ２０を含む。
【００５４】このアドレスバス２２には、外部アドレス
に含まれるブロックアドレス信号ＡＤＳＢおよび外部か
らのコラムアドレス信号ＡＤＤＣＬを転送するバス２２
ｂおよび２３が、また設けられる。これらの外部からの
アドレス信号は、バッファ処理されて、ローカル制御回
路ＬＣＴ０−ＬＣＴｍへ転送される。
【００５５】ローカル制御回路ＬＣＴ０-ＬＣＴｍに
は、ワード線アドレス信号をデコードするロウデコード
回路が配置されており、対応のメモリサブブロックが選
択されたときに、マルチプレクサ２０を介して転送され
たワード線アドレス信号ＡＤＸが、このロウデコード回
路によりデコードされる。
【００５６】メイン制御回路ＭＣＴＬは、さらに、チッ
プイネーブル信号／ＣＥと読出指示信号ＲＥＡＤと書込
指示信号ＷＲＩＴＥを受け、メインロウ系制御信号ＲＡ
ＣＴとメインコラム系制御信号ＣＡＣＴを生成するメイ
ン制御信号発生回路２５を含む。このメインロウ系制御
信号ＲＡＣＴは、選択ブロックを活性化するためのメイ
ンアレイ活性化信号ＲＣＮＴＡと、選択メモリをプリチ
ャージするためのメインプリチャージ活性化信号ＲＣＮ
ＴＰを含む。
【００５７】コラム系制御信号ＣＡＣＴは、図示しない
列系回路へ与えられ、メモリセル列の選択およびデータ
の書込または読出を制御する。
【００５８】図５は、図３に示すローカル制御回路のリ
フレッシュに関連する部分の構成を概略的に示す図であ
る。図５において、メモリサブブロックＭＢ０−ＭＢｍ
に対応してローカル制御回路ＬＣＴ０−ＬＣＴｍが配置
される。これらのローカル制御回路ＬＣＴ０−ＬＣＴｍ
においてリフレッシュに関連する部分の構成は同一であ
るため、図５においては、ローカル制御回路ＬＣＴｍ−
１の構成要素に対して参照番号を付す。
【００５９】ローカル制御回路ＬＣＴｍ−１は、活性化
時、アドレスバス２２ａを介して転送されるワード線ア
ドレス信号ＡＤＸをデコードするデコーダ３０と、内部
リフレッシュ指示ＡＲＥＦの転送シーケンスにおいて前
段のローカル制御回路から転送された内部リフレッシュ
指示信号の取込を制御するリフレッシュ取込許可信号発
生回路３２と、このリフレッシュ取込許可信号発生回路
３２の出力信号に従って与えられた内部リフレッシュ指
示をリフレッシュ指示転送シーケンスにおける次段のロ
ーカル制御回路および自身のラッチ回路３６の一方へ転
送するデマルチプレクサ３４と、デマルチプレクサ３４
からの内部リフレッシュ指示をラッチするリフレッシュ
取込ラッチ回路３６を含む。
【００６０】リフレッシュ取込ラッチ回路３６は、全ブ
ロックリフレッシュ完了信号ＡＬＢＲＦＣのアサート
（活性化）に応答してリセットされる。
【００６１】内部リフレッシュ指示ＡＲＥＦの転送シー
ケンスは、１つおきのサブブロックに対して設けられる
ローカル制御回路を順次転送するシーケンスである。す
なわち、図５に示す構成において、偶数ローカル制御回
路ＬＣＴ０、ＬＣＴ２、…、ＬＣＴｍ−１へ順次デマル
チプレクサ３４を介して内部リフレッシュ指示ＡＲＥＦ
が転送される。次いで信号線４０を介して最終の偶数ロ
ーカル制御回路ＬＣＴｍ−１のデマルチプレクサ３４か
らの内部リフレッシュ指示が奇数メモリサブブロックＭ
Ｂ１に対して設けられたローカル制御回路ＬＣＴ１のデ
マルチプレクサ３４に転送される。この後、奇数ローカ
ル制御回路ＬＣＴ１、ＬＣＴ３、…、ＬＣＴｍに対し、
順次内部リフレッシュ指示ＡＲＥＦがデマルチプレクサ
３４を介して転送される。最終の奇数ローカル制御回路
ＬＣＴｍのデマルチプレクサ３４から、信号線４２を介
して全ブロックリフレッシュスキップ指示信号ＡＢＲＦ
Ｓがメイン制御回路へ返送される。
【００６２】１つおきのメモリサブブロックに対し内部
リフレッシュ指示ＡＲＥＦを順次転送するのは、１つの
メモリサブブロックにおいて通常のデータアクセスが行
なわれている場合、隣接メモリサブブロックにリフレッ
シュを実行する場合、センスアンプ帯（図５には示さ
ず）が競合するためである。センスアンプ帯を共有しな
いメモリサブブロックへ、内部リフレッシュ指示ＡＲＥ
Ｆを順次転送する。ただし、メモリサブブロックＭＢ０
-ＭＢｍがすべてバンクとして機能することができ、セ
ンスアンプ帯が共有されていない場合においては、この
内部リフレッシュ許可指示ＡＲＥＦが、順次、ローカル
制御回路を転送される。
【００６３】リフレッシュ取込ラッチ回路３６は、デマ
ルチプレクサ３４から与えられた内部リフレッシュ指示
ＡＲＥＦを取込み、内部のローカルロウ系制御回路へ転
送し、リフレッシュ動作が完了するとラッチ状態とな
る。このリフレッシュ取込ラッチ回路３６のラッチ状態
により、対応のメモリサブブロックのリフレッシュアド
レスが指定する行についてリフレッシュが完了したこと
が示される。
【００６４】リフレッシュ取込許可信号発生回路３２
は、以下の条件が満たされているときに、リフレッシュ
取込許可信号をアサートする。この許可条件は、対応の
メモリサブブロックに対するデータアクセスが行なわれ
ておらず、またリフレッシュ取込ラッチ回路３６がラッ
チ状態でなく、また隣接サブブロックに対するデータア
クセスが行なわれていないことである。ただし、このセ
ンスアンプ帯が隣接するメモリサブブロックで共有され
ていない場合、すなわちメモリサブブロックＭＢ０−Ｍ
Ｂｍがすべてバンクとして機能することが可能な場合に
は、この隣接メモリサブブロックに対するデータアクセ
スの条件は無視される。
【００６５】図６は、この図５に示すリフレッシュ取込
信号発生回路の状態遷移を一覧にして示す図である。図
６に示すように、関連のメモリブロック（対応のメモリ
サブブロックまたは対応のメモリサブブロックおよび隣
接メモリサブブロック）がデータアクセスをされてお
り、たとえばブロック選択信号がＨレベルのときには、
このリフレッシュ取込ラッチ回路３６のラッチ信号の状
態に関わらず、リフレッシュ取込許可信号発生回路３２
の出力するリフレッシュ取込許可信号はＬレベルに設定
され（デアサートされ）、デマルチプレクサ３４は、与
えられた内部リフレッシュ指示ＡＲＥＦを、リフレッシ
ュ指示転送経路における次段のローカル制御回路へ転送
する。
【００６６】関連のメモリブロックへのデータアクセス
が行なわれていない場合において、リフレッシュ取込ラ
ッチ回路がＨレベルの信号をラッチしている場合には既
に対応のメモリサブブロックに対してリフレッシュが行
なわれているため、この場合においても、リフレッシュ
取込許可信号がＬレベルに設定され、内部リフレッシュ
指示ＡＲＥＦは、リフレッシュ指示転送経路における次
段のローカル制御回路へ転送される。
【００６７】一方、関連のメモリサブブロックに対する
データアクセスが行なわれておらず、またリフレッシュ
取込ラッチ回路３６のラッチ信号もＬレベルである場合
には、対応のメモリサブブロックに対するリフレッシュ
が行なわれていないため、リフレッシュ取込許可信号は
Ｈレベルに設定され、対応のデマルチプレクサは、与え
られた内部リフレッシュ指示ＡＲＥＦをリフレッシュ取
込ラッチ回路へ転送する。
【００６８】図７は、リフレッシュの進行シーケンスを
示す図である。図７においては、リフレッシュスキップ
ブロックがなく、かつメモリサブブロックが順次リフレ
ッシュされる場合のリフレッシュ進行シーケンスを示
す。
【００６９】図７において信号ＢＳ０-ＢＳｍはメモリ
サブブロック選択信号を示し、アサート状態のときに対
応のメモリサブブロックが選択されていることを示す。
【００７０】図７に示すように、まずリフレッシュアド
レス＜０…０＞が生成され、偶数メモリサブブロックＭ
Ｂ０、ＭＢ２、ＭＢ４に対するブロック選択信号ＢＳ
０、ＢＳ２およびＢＳ４が順次活性化され、これらのメ
モリサブブロックにおいて、ワード線ＷＬ０が選択され
てリフレッシュが実行される。
【００７１】偶数メモリサブブロックに対するリフレッ
シュが完了すると、奇数メモリサブブロックに対するワ
ード線ＷＬ０が選択されてリフレッシュが実行される。
メモリサブブロックＭＢ０−ＭＢｍに対するリフレッシ
ュが完了すると、全ブロックリフレッシュ完了指示信号
ＡＬＢＲＦＣがアサートされ、図４に示すリフレッシュ
ワード線カウンタ１９のカウント値が１増分され、カウ
ント値＜０…１＞に変化する。
【００７２】再び、リフレッシュアドレスに従って、偶
数メモリサブブロックのワード線ＷＬ１が順次選択され
てリフレッシュが実行され、次いで、奇数メモリサブブ
ロックのワード線ＷＬ１が選択されてリフレッシュが実
行される。メモリサブブロックＭＢ０−ＭＢｍのワード
線ＷＬ１が選択されてリフレッシュが実行されると、全
ブロックリフレッシュ完了指示信号ＡＬＢＲＦＣがアサ
ートされ、再び、リフレッシュワード線カウンタ１９の
カウント値が１増分される。以降、この動作を繰返し、
メモリサブブロックＭＢ０−ＭＢｍにおいて同一番号の
ワード線を選択してリフレッシュを実行する。
【００７３】最終ワード線ＷＬｎに対するリフレッシュ
ワード線アドレス＜１１…１１＞が生成され、最終メモ
リサブブロックＭＢｍに対するブロック選択信号ＢＳｍ
が活性状態とされて、ワード線ＷＬｎが選択されてリフ
レッシュが行なわれると、再び、全ブロックリフレッシ
ュ完了指示信号ＡＬＢＲＦＣがアサートされ、リフレッ
シュワード線カウンタ１９のカウント値が初期値＜０…
０＞に復帰し、再びワード線ＷＬ０に対するリフレッシ
ュが実行される。
【００７４】すべてのメモリサブブロックにおいて同一
ロウアドレスのメモリセルのリフレッシュを実行し、全
メモリサブブロックにおいてリフレッシュが完了する
と、リフレッシュアドレスが更新される。
【００７５】リフレッシュがスキップされた場合には、
このスキップしたメモリサブブロックがリフレッシュさ
れるまで、リフレッシュが繰り返し実行され、リフレッ
シュスキップメモリサブブロックがなくなるまで、リフ
レッシュアドレスの更新は、行われない。
【００７６】図８は、ローカル制御回路ＬＣＴｉにおけ
るロウ系制御信号発生部の構成を概略的に示す図であ
る。図８において、ローカル制御回路ＬＣＴｉは、ブロ
ックアドレス信号ＡＤＳＢをデコードするブロックデコ
ーダ５０と、ブロックデコーダ５０からのブロックヒッ
ト信号（ブロック選択信号）ＢＨＴとメインロウ系制御
信号ＲＡＣＴとに応答して、または図５に示すデマルチ
プレクサ３４からのリフレッシュ指示信号ＡＲＥＦに応
答して活性化され、活性化時メインロウ系制御信号ＲＡ
ＣＴまたは内部リフレッシュ指示ＡＲＥＦに従ってロー
カルロウ系制御信号ＲＡＤＥ、ＲＸＴ、ＢＬＩ、ＢＬＥ
Ｑ、ＳＯＮおよびＳＯＰを所定のシーケンスで順次活性
化しかつ順次非活性化するローカルロウ系制御回路５２
と、ローカルロウ系制御回路５２からのロウデコーダイ
ネーブル信号ＲＡＤＥに従って、アドレスバス２２ａを
介して伝達されるワード線アドレス信号ＡＤＸをラッチ
しかつデコードするロウデコーダ５４と、ワード線駆動
タイミング信号ＲＸＴとロウデコーダ５４の出力信号と
に従ってアドレス指定された行に対応するワード線ＷＬ
を選択状態へ駆動するワード線ドライバ５６を含む。
【００７７】ビット線分離指示信号ＢＬＩは、メモリサ
ブブロックとセンスアンプ帯の間に配置されるビット線
分離ゲートの導通を制御する信号である。ビット線プリ
チャージ／イコライズ指示信号ＢＬＥＱは、各ビット線
対に対して設けられるビット線プリチャージ／イコライ
ズ回路の動作を制御する信号である。センスアンプ活性
化信号ＳＯＮおよびＳＯＰは、センスアンプ帯に含まれ
るセンスアンプの活性／非活性制御する信号である。
【００７８】図８に示すように、ローカル制御回路ＬＣ
Ｔｉにおいては、通常動作時においては、ブロックデコ
ーダ５０がブロックアドレス信号ＡＤＳＢをデコード
し、対応のメモリサブブロックが選択された場合にはブ
ロックヒット信号ＢＨＴを活性化し、メイン制御回路か
ら伝達されるメインロウ系制御信号ＲＡＣＴに従って各
ロウ系制御信号を所定のシーケンスで活性／非活性化す
る。このローカルロウ系制御回路５２は、ブロックヒッ
ト信号ＢＨＴがＬレベルとなるとラッチ状態となり、メ
インロウ系活性化信号ＲＡＣＴの取込は行なわない。
【００７９】ブロックアドレス信号はクロック信号と非
同期でメモリサブブロックに転送され、ワード線アドレ
ス信号が確定する前にブロックデコーダ５０によりデコ
ードされる。したがって、ブロックヒット信号ＢＨＴ
は、このブロックアドレス信号ＡＤＳＢが確定状態のと
きに活性化され、ブロックアドレス信号ＡＤＳＢがデア
サートされると非活性状態となる。
【００８０】ローカルロウ系制御回路５２はラッチ回路
を含み、ブロックヒット信号ＢＨＴが活性状態のときに
メインロウ系制御信号ＲＡＣＴを取り込みラッチする。
このラッチ状態は、プリチャージを指定するメインプリ
チャージ活性化信号ＲＰＲＣが与えられるまで維持され
る。このローカルロウ系制御回路５２のラッチ機能を利
用して、データアクセスと並行して、非選択状態のメモ
リサブブロックにおいてリフレッシュを実行する。
【００８１】リフレッシュ動作時においては、内部リフ
レッシュ指示ＡＲＥＦが活性化されると（図５に示す対
応のデマルチプレクサからリフレッシュ指示ＡＲＥＦが
与えられると）、ローカルロウ系制御回路５２が、内部
リフレッシュ指示ＡＲＥＦをメインロウ系活性化信号と
して用いて、所定のシーケンスでロウ系制御信号を活性
化する。
【００８２】このロウ系制御回路５２が活性状態にあ
り、内部でローカルロウ系制御信号が活性状態のときに
は、このデマルチプレクサ３４は、内部リフレッシュ指
示ＡＲＥＦを、次段回路へ転送しており、このローカル
ロウ系制御回路５２へ与えられる内部リフレッシュ指示
ＡＲＥＦはデアサート状態である。したがって、リフレ
ッシュと通常のデータアクセスとの競合が防止される。
【００８３】また、ロウデコーダ５４は、ロウデコーダ
イネーブル信号ＲＡＤＥの活性化時、与えられたアドレ
ス信号ＡＤＸを取込みラッチ状態となるため、このアド
レス信号バス２２ａにノーマルデータアクセス時のワー
ド線アドレス信号ＡＤＷＬとリフレッシュ時のリフレッ
シュワード線アドレス信号が、順次転送されても、ノー
マルアクセスを行なうロウデコーダ５０が既にラッチ状
態にあり、リフレッシュワード線アドレスは、このノー
マルアクセスに悪影響は何ら及ぼさない。リフレッシュ
が、ノーマルアクセスよりも先に実行される場合につい
ても同様である。
【００８４】図８に示すように、ローカル制御回路ＬＣ
Ｔｉを、ブロックヒット信号ＢＨＴに従ってメインロウ
系制御信号ＲＡＣＴに従って必要な内部制御信号（ロウ
系制御信号）を生成する構成を利用することにより、シ
ングルバンク構成のメモリアレイにおいても、ノーマル
アクセスとリフレッシュ動作とを競合することなく実行
することができる。
【００８５】図９は、ノーマルアクセス時の動作を示す
タイミング図である。ノーマルデータアクセスモードに
おいては、チップイネーブル信号／ＣＥはＬレベルに設
定される。データ読出を指示する読出指示信号ＲＥＡＤ
が与えられると、クロック信号ＣＬＫの立上がりエッジ
に同期して、メイン制御回路からメインロウ活性化信号
ＲＣＮＴＡが生成されてメモリサブブロックに共通に転
送される。
【００８６】ブロックアドレス信号により選択されたメ
モリサブブロックにおいては、ブロックデコーダ５０の
出力するブロックヒット信号ＢＨＴが活性化され、ロー
カルロウ系制御回路５２が、このロウ活性化制御信号Ｒ
ＣＮＴＡに従ってローカルロウ系制御信号を生成し、ロ
ウデコーダ５４およびワード線駆動回路５６により、ワ
ード線アドレス信号ＡＤＸの取込、デコードを行ない、
ワード線を選択状態へ駆動する。
【００８７】次いで、このローカルロウ系制御回路５２
により、センスアンプ活性化信号ＳＯＮおよびＳＯＰが
活性化される。データ読出指示が与えられてからセンス
アンプによる選択メモリセルのデータのラッチまでに、
ロウアクセスサイクルとして、２クロックサイクルが割
当てられる。
【００８８】センスアンプが活性化されると、次いで、
メイン制御回路からのメイン列系制御信号ＣＡＣＴに従
って列選択動作およびデータの内部読出が行われ、デー
タＤＯＵＴが読出される。このデータ読出を行なうコラ
ムアクセスのために２クロックサイクルが割当てられ
る。
【００８９】データ読出が完了すると、次いで、メイン
制御回路は、メインプリチャージ活性化信号ＲＣＮＴＰ
を発行する。このメインプリチャージ活性化信号ＲＣＮ
ＴＰに従って、選択メモリブロックがロウ系制御回路５
２により、プリチャージ状態に復帰する。このプリチャ
ージサイクルとして、２クロックサイクルが割当てられ
る。
【００９０】したがって、データ読出を指示する読出指
示信号ＲＥＡＤが与えられてから６クロックサイクル経
過後、この選択メモリサブブロックはプリチャージ状態
に復帰して、次のアクセスを受付けることができる。こ
の図９に示すようなアクセスサイクルにおいてロウアク
セスサイクル、コラムアクセスサイクルおよびプリチャ
ージサイクルにそれぞれ２サイクルを割当てるアクセス
シーケンスは、一般に、標準ＳＤＲＡＭ（クロック同期
型ＤＲＡＭ）において用いられている。したがって、デ
ータ読出を指示する読出指示信号ＲＥＡＤが与えられて
から、第２クロックサイクルから第６クロックサイクル
の間、選択メモリサブブロックのメモリアレイが活性状
態にある。
【００９１】リフレッシュとノーマルアクセスの競合を
防止するために、ノーマルアクセスにおいて、第２クロ
ックサイクルから選択メモリサブブロックが選択状態へ
駆動されて、この選択メモリサブブロックにおいてロー
カルロウ制御回路はラッチ状態にあるため、この選択メ
モリサブブロックが選択状態へ駆動された後に、リフレ
ッシュのためのロウ系制御信号を伝達することができ
る。したがって、この図８に示すように、通常データア
クセス（ノーマルアクセス）のメインロウ系制御信号Ｒ
ＡＣＴと、リフレッシュモード時内部リフレッシュ指示
ＡＲＥＦ（後に説明するリフレッシュ活性化信号）を別
々のバスを介して転送することにより、ロウアクセス時
の２サイクルのうちの１クロックサイクルを、ノーマル
アクセス時とリフレッシュサイクルとでオーバーラップ
されることができ、リフレッシュの実行時において、以
下に説明するように、通常データアクセス時のサイクル
時間が長くなるのを防止することができる。
【００９２】図１０は、チップイネーブル信号／ＣＥが
Ｌレベルのアサート状態のときに、ノーマルアクセスと
内部リフレッシュが競合した場合の内部動作タイミング
を示す図である。図１０において、リフレッシュ要求Ｒ
ＦＲＥＱが、リフレッシュタイマからリフレッシュ周期
ｔＲＥＦごとに発行される。このリフレッシュ要求ＲＦ
ＲＥＱが発行されると、図４に示すリフレッシュフラグ
発生回路１４がリフレッシュフラグＲＦＬＧをアサート
する。このリフレッシュフラグＲＦＬＧがアサートされ
てＨレベルに立上がっても、このリフレッシュ要求ＲＦ
ＲＥＱの発行時にチップイネーブル信号／ＣＥがアサー
ト状態にありＬレベルであるため、内部リフレッシュ指
示ＡＲＥＦの発行は、次に外部からデータアクセス指示
Ｒ／Ｗ（読出指示信号ＲＥＡＤまたは書込指示信号ＷＲ
ＩＴＥの活性化）が与えられるまで待機する。
【００９３】この待機状態において、データアクセス指
示Ｒ／Ｗが与えられ、メモリサブブロックＭＢ０が指定
された場合、ブロックヒット信号ＢＨＴとして、ブロッ
ク選択信号ＢＳ０が選択状態に立上がる。このデータア
クセス指示Ｒ／Ｗが与えられると、図４に示すリフレッ
シュ指示発生回路１６が、このクロックサイクルのクロ
ック信号ＣＬＫの立下がりに応答してリフレッシュ指示
信号ＡＲＥＦを発行する。
【００９４】メモリブロックＭＢ０は、ノーマルデータ
アクセス中であり、リフレッシュ取込許可信号発生回路
の制御のもとに、内部リフレッシュ指示ＡＲＥＦが、メ
モリサブブロックＭＢ２に与えられ、メモリサブブロッ
クＭＢ２に対するブロック選択信号ＢＳ２が活性化され
る。したがって、メモリサブブロックＭＢ２は、このメ
モリサブブロックＭＢ０の活性化よりも半クロックサイ
クル遅れて活性化される。リフレッシュアドレスＲＦＡ
Ｄ＜００…＞に従ってメモリサブブロックＭＢ２におい
てリフレッシュが実行される。このリフレッシュに要求
される期間６クロックサイクルが経過すると、（リフレ
ッシュプリチャージ活性化信号に従って）リフレッシュ
フラグＲＦＬＧがデアサートされる。
【００９５】一方、メモリブロックＭＢ０においては、
データアクセス指示Ｒ／Ｗが与えられてから６クロック
サイクル経過後に、メインロウ系制御信号ＲＡＣＴ（Ｒ
ＣＮＴＡおよびＲＣＮＴＰ）に従ってメモリブロックＭ
Ｂ０の活性化が完了し、次の別のメモリサブブロックＭ
Ｂｋに対するデータアクセスが許可される。
【００９６】最初に、データアクセス指示Ｒ／Ｗが与え
られてから６クロックサイクル経過後に、次のデータア
クセス指示Ｒ／Ｗを入力しており、ノーマルアクセスサ
イクルとリフレッシュサイクルは、半クロックサイクル
だけオーバーラップするだけである。次にメモリサブブ
ロックＭＢ２がデータアクセスされても、その内部のロ
ーカル制御回路により、新たなデータアクセス指示Ｒ／
Ｗに従ってワード線を選択するときには、既にプリチャ
ージ状態に復帰しており、何ら問題は生じず、データア
クセスを行なうことができる。したがって、このリフレ
ッシュが行なわれても、データアクセス指示Ｒ／Ｗを、
サイクルタイムを犠牲にすることなく、連続して入力し
て、データアクセスを行なうことができる。
【００９７】なお、内部リフレッシュ指示ＡＲＥＦの発
行時においては、メインリフレッシュ活性化信号ＲＦＡ
ＣＴとメインリフレッシュプリチャージ活性化信号ＲＦ
ＰＲＣが順次発行される。図１０および以下の説明にお
いては、これらのメインリフレッシュ制御信号ＲＦＡＣ
ＴおよびＲＦＰＲＣを内部リフレッシュ指示ＡＲＥＦで
示す。ただし、ロウ活性化とプリチャージ活性化とを別
々の信号で指定しているが、ワンショットの信号に従っ
てロウ活性化とプリチャージ活性化とが順次所定の時間
で実行されてもよい。この場合、メモリサイクルは固定
的に定められることになる。
【００９８】図１１は、スタンバイ状態からノーマルア
クセス移行時における動作を示すタイミングチャート図
である。スタンバイ状態はチップイネーブル信号／ＣＥ
のデアサート状態（Ｈレベル）により設定される。
【００９９】図１１に示すように、スタンバイ状態から
ノーマルアクセス移行時においては、データアクセスを
行なうためのデータアクセス指示Ｒ／Ｗ印加の１クロッ
クサイクル前に、チップイネーブル信号／ＣＥをアサー
トする。このチップイネーブル信号／ＣＥのアサート時
において、リフレッシュ要求信号ＲＦＲＥＱが発行され
たとき、リフレッシュフラグＲＦＬＧがアサートされて
も、このリフレッシュ要求ＲＦＲＥＱのアサート時にお
いて、チップイネーブル信号／ＣＥがクロック信号ＣＬ
Ｋの立上がりエッジにおいてＬレベル（アサート状態）
であるため、先の図１０に示す動作と同様、データアク
セス指示Ｒ／Ｗが発行されるまで、内部でのリフレッシ
ュ実行を待合せる。
【０１００】データアクセス指示Ｒ／Ｗが与えられる
と、そのサイクルのクロック信号ＣＬＫの立下がりに応
答して内部リフレッシュ指示ＡＲＥＦを発行する。した
がって、スタンバイ状態からノーマルアクセス移行時に
おいて、データアクセス指示Ｒ／Ｗ発行の１クロックサ
イクル前に、チップイネーブル信号／ＣＥをＬレベルに
設定することにより、リフレッシュ要求ＲＦＲＥＱが発
行されたときに、チップイネーブル信号／ＣＥがＬレベ
ルにあれば、内部リフレッシュ指示ＡＲＥＦの発行を待
合せることにより、ノーマルアクセスのサイクルタイム
の犠牲を伴うことなく、内部でリフレッシュを行うこと
ができる。
【０１０１】図１２は、スタンバイ状態からノーマルア
クセス移行時の他の動作シーケンスを示すタイミング図
である。図１２において、リフレッシュ要求ＲＦＲＥＱ
が発行されてリフレッシュフラグＲＦＬＧがアサートさ
れたとき、クロック信号ＣＬＫの立上がりエッジでチッ
プイネーブル信号／ＣＥがＨレベルである。この状態に
おいては、次にデータアクセス指示Ｒ／Ｗが発行される
かどうかは認識することはできない。したがって、この
状態においては、リフレッシュフラグＲＦＬＧのアサー
トに従って、内部リフレッシュ指示ＡＲＥＦを発行す
る。図１２においては、この内部リフレッシュ指示ＡＲ
ＥＦに従ってメモリサブブロックＭＢ０が活性化されて
リフレッシュが行なわれる動作シーケンスを一例として
示す。
【０１０２】この内部リフレッシュ指示ＡＲＥＦの発行
時において、次いでチップイネーブル信号／ＣＥがＬレ
ベルに立下がり、次のクロックサイクルにおいてデータ
アクセス指示Ｒ／Ｗが印加され、ブロック選択信号ＢＳ
０がアサートされ、メモリサブブロックＭＢ０が指定さ
れる。このデータアクセス対象のメモリサブブロックと
リフレッシュ対象のメモリサブブロックが同一の場合に
は、リフレッシュとデータアクセスとが競合するため、
このデータアクセスを、４クロックサイクル期間待機さ
せる。
【０１０３】リフレッシュフラグＲＦＬＧは、リフレッ
シュが実行されているため、６クロックサイクル期間ア
サート状態とされ、この６クロックサイクルが経過する
と、メモリサブブロックＭＢ０がプリチャージ状態に復
帰する。このメモリサブブロックＭＢ０のプリチャージ
状態の復帰と同一クロックサイクルにおいて、データア
クセスのために、メインロウ系活性化信号ＲＣＮＴＡが
発行され、メモリサブブロックＭＢ０が活性化されて行
選択が行なわれる。同一メモリサブブロックに対し、デ
ータアクセスが行なわれる場合でも、このメモリサブブ
ロックＭＢ０は、活性化前、既にプリチャージ状態に復
帰しており、メモリサブブロックＭＢ０が活性化されて
も正確にデータアクセスを行なうことができる。
【０１０４】ここで、リフレッシュ対象のメモリサブブ
ロックとアクセス対象のメモリサブブロックとがセンス
アンプ帯を共有する場合においても、同様、データアク
セスを４クロックサイクル待機させる。
【０１０５】このリフレッシュ対象のメモリサブブロッ
クとデータアクセス対象のメモリサブブロックが同一の
場合またはセンスアンプ帯を共有するには、外部へ、デ
ータ出力遅延予告信号を出力する。
【０１０６】このリフレッシュとノーマルアクセスの競
合を検出するために、メモリサブブロックに対して設け
られたデマルチプレクサの出力信号をメイン制御回路へ
転送する。メイン制御回路において外部からのブロック
アドレス信号とこのリフレッシュ実行中のメモリサブブ
ロックを特定する信号との比較結果に従ってノーマルア
クセスの遅延が実行される。この比較においては、アク
セス対象のメモリサブブロックを指定するブロックアド
レスがリフレッシュ対象のメモリサブブロックまたはこ
のリフレッシュ対象のメモリサブブロックとセンスアン
プ帯を共有するメモリサブブロックを指定しているかを
検出する。
【０１０７】リフレッシュ対象のメモリサブブロックと
データアクセスのメモリサブブロックが異なる場合また
はセンスアンプ帯の競合が生じない場合においては、こ
のデータアクセス指示Ｒ／Ｗに従って、アクセス対象の
メモリサブブロックの活性化が実行される。したがっ
て、リフレッシュ対象のメモリサブブロックとブロック
アドレス信号が指定するメモリサブブロックが異なる場
合においても、リフレッシュ中のメモリサブブロックと
センスアンプ帯を共有するメモリサブブロックがブロッ
クアドレス信号により指定された場合には、そのデータ
アクセスが４クロックサイクル遅延される。
【０１０８】この場合、データアクセスを行うノーマル
アクセス時においては、チップイネーブル信号／ＣＥを
データアクセス指示Ｒ／Ｗの印加の５クロックサイクル
前にアサートするという条件を設定すれば、競合回避を
行う必要がないため、データアクセスの遅延は生じな
い。
【０１０９】図１３は、スタンバイ状態からノーマルア
クセス移行時のリフレッシュ動作およびノーマルアクセ
スのシーケンスを示す図である。
【０１１０】図１３に示す動作シーケンスにおいて、チ
ップイネーブル信号／ＣＥがＨレベルのときに、リフレ
ッシュ要求ＲＦＲＥＱが発行される。クロック信号ＣＬ
Ｋの立上がりエッジにおいて、チップイネーブル／ＣＥ
がＨレベルであるため、内部リフレッシュ指示ＡＲＥＦ
が、そのクロックサイクル内のクロック信号ＣＬＫの立
下がりに応答して発行される。
【０１１１】一方、次のクロックサイクルでチップイネ
ーブル信号／ＣＥがＬレベルに設定され、データアクセ
スコマンドＲ／Ｗが与えられる。メモリブロックＭＢｋ
が指定されたとき、このメモリブロックＭＢｋが、リフ
レッシュ対象のメモリサブブロックＭＢ０とセンスアン
プ帯を共有しないメモリブロックである場合には、この
データアクセスコマンドＲ／Ｗに従ってメインロウ系活
性化信号ＲＣＮＴＡが発行されて、メモリサブブロック
ＭＢｋが活性化されてデータアクセスが行なわれる。し
たがって、この場合においては、何らデータアクセスは
リフレッシュの影響を受けることなく実行される。
【０１１２】なお、チップイネーブル信号／ＣＥが長期
にわたってＨレベルに設定されている場合には、このデ
ータアクセス指示Ｒ／Ｗは発行されないため、内部にお
いては、リフレッシュフラグＲＦＬＧに従って、内部リ
フレッシュ指示ＡＲＥＦが発行されて順次、メモリサブ
ブロックのリフレッシュが実行される。
【０１１３】［各部の構成］図１４は、図４に示すリフ
レッシュフラグ発生回路１４の構成の一例を概略的に示
す図である。図１４において、リフレッシュフラグ発生
回路１４は、図４に示すＯＲ回路１３の出力信号の立上
がりに応答してセットされてリフレッシュフラグＲＦＬ
Ｇを生成するセット／リセットフリップフロップ１４ａ
と、リフレッシュプリチャージ活性化信号ＲＦＰＲＣを
所定時間（たとえば１クロックサイクル期間）遅延する
遅延回路１４ｂと、遅延回路１４ｂの出力信号とリフレ
ッシュスキップ信号ＲＦＳＫＰとを受けるゲート回路１
４ｃを含む。このゲート回路１４ｃは、リフレッシュス
キップ信号ＲＦＳＫＰがＬレベルのときに、遅延回路１
４ｂの出力信号がＨレベルとなるとＨレベルの信号を出
力して、セット／リセットフリップフロップ１４ａをリ
セットする。
【０１１４】リフレッシュプリチャージ活性化信号ＲＦ
ＰＲＣは、リフレッシュ動作時、内部リフレッシュ指示
ＡＲＥＦの発行時、リフレッシュ活性化信号ＲＦＡＣＴ
が発行されてから所定時間経過後（たとえば５クロック
サイクル経過後）に発行されてプリチャージ動作を指示
する。このリフレッシュプリチャージ活性化信号ＲＦＰ
ＲＣは、したがって、ノーマルアクセス時におけるメイ
ンロウ系制御信号ＲＡＣＴに含まれるメインプリチャー
ジ活性化信号ＲＣＮＴＰに対応する。
【０１１５】図１５は、この図１４に示すリフレッシュ
フラグ発生回路１４の動作を示すタイミング図である。
図１５においては、リフレッシュスキップ信号ＲＦＳＫ
ＰがＬレベルに設定されている状態の動作を示す。
【０１１６】この図１５に示すように、リフレッシュ要
求ＲＦＲＥＱが発行されると、このリフレッシュ要求Ｒ
ＦＲＥＱに従ってセット／リセットフリップフロップ１
４ａがセットされ、リフレッシュフラグＲＦＬＧがアサ
ートされる。
【０１１７】このリフレッシュフラグＲＦＬＧがアサー
トされると、内部でリフレッシュの競合開始などの処理
を行なった後に、所定クロックサイクル期間経過後、リ
フレッシュプリチャージ活性化信号ＲＦＰＲＣが活性化
される。遅延回路１４ｂにおいて１クロックサイクル期
間このリフレッシュプリチャージ活性化信号ＲＦＰＲＣ
を遅延して、ゲート回路１４ｃへ与える。したがって、
このリフレッシュフラグＲＦＬＧは、リフレッシュプリ
チャージ活性化信号ＲＦＰＲＣが活性化されてから、１
クロックサイクル期間経過後に、リフレッシュフラグＲ
ＦＬＧがデアサートされ、リフレッシュ期間完了が示さ
れる。
【０１１８】図１６は、リフレッシュスキップ信号ＲＦ
ＳＫＰがＨレベルのときの図１４に示すリフレッシュフ
ラグ発生回路１４の動作を示すタイミング図である。
【０１１９】チップイネーブル信号／ＣＥがＬレベルで
あり、かつリフレッシュスキップ信号ＲＦＳＫＰがＨレ
ベルのときには、リフレッシュフラグＲＦＬＧは、アサ
ート状態にある。この状態においては、リフレッシュイ
ネーブル信号ＲＦＥＮＡが、データアクセス指示Ｒ／Ｗ
の発行とともに活性化され、このリフレッシュイネーブ
ル信号ＲＦＥＮＡに従って、内部リフレッシュ指示ＡＲ
ＥＦが発行される。
【０１２０】リフレッシュスキップ信号ＲＦＳＫＰがＨ
レベルの状態においては、ゲート回路１４ｃの出力信号
はＬレベルであり、セット／リフレッシュフリップフロ
ップ１４ａはセット状態を維持し、リフレッシュフラグ
ＲＦＬＧもアサート状態を維持する。このリフレッシュ
イネーブル信号ＲＦＥＮＡに従って内部リフレッシュ指
示ＡＲＥＦが発行されて、図４に示すリフレッシュスキ
ップカウンタ１２のカウント値が０となると、リフレッ
シュスキップ信号ＲＦＳＫＰがＬレベルになる（デアサ
ートされる）。
【０１２１】したがって、内部リフレッシュ指示ＡＲＥ
Ｆの発行により、リフレッシュプリチャージ活性化信号
ＲＦＰＲＣが発行されると、１クロックサイクル経過
後、ゲート回路１４ｃの出力信号に従って、セット／リ
セットフリップフロップ１４ａがリセットされてリフレ
ッシュフラグＲＦＬＧがデアサートされる。以降は、リ
フレッシュ要求ＲＦＲＥＱが発行されるとリフレッシュ
フラグＲＦＬＧがアサートされる。
【０１２２】図１７は、チップイネーブル信号／ＣＥが
デアサートされたときに、リフレッシュスキップ信号Ｒ
ＦＳＫＰがＨレベルのときのリフレッシュフラグ発生回
路１４の動作を示すタイミング図である。
【０１２３】チップイネーブル信号／ＣＥがＨレベルに
立上がったときに、まだリフレッシュスキップ信号ＲＦ
ＳＫＰがＨレベルのときには、リフレッシュすべきメモ
リセルがリフレッシュされていないことを示している。
したがって、この状態においては、後に詳細に説明する
ように、リフレッシュ指示信号発生回路から、所定のた
とえば６クロックサイクルの周期で、内部リフレッシュ
指示ＡＲＥＦが発行される。このリフレッシュ指示信号
ＡＲＥＦの発行に従って、スキップカウント回路のカウ
ント値が減分される。このスキップカウント回路のカウ
ント値が０となり、リフレッシュスキップ信号ＲＦＳＫ
Ｐがデアサートされるまで繰返し、内部リフレッシュ指
示ＡＲＥＦが発行される。リフレッシュスキップ信号Ｒ
ＦＳＫＰがＨレベルの間、図１４に示すゲート回路１４
ｃの出力信号はＬレベルであり、リフレッシュフラグＲ
ＦＬＧはＨレベルを維持する。
【０１２４】リフレッシュスキップ信号ＲＦＳＫＰが、
内部リフレッシュ指示ＡＲＥＦの発行に従ってＬレベル
にされると、ゲート回路１４ｃは、このリフレッシュサ
イクルにおいて発行されるリフレッシュプリチャージ活
性化信号ＲＦＰＲＣに従って、セット／リセットフリッ
プフロップ１４ａをリセットして、リフレッシュフラグ
ＲＦＬＧをデアサートする。
【０１２５】したがって、このリフレッシュフラグＲＦ
ＬＧにより、正確に、リフレッシュがスキップされたメ
モリサブブロックに対してもリフレッシュを行なうこと
ができる。このチップイネーブル信号／ＣＥがＨレベル
に設定されて、たとえば所定期間経過後に、リフレッシ
ュ要求ＲＦＲＥＱが発行されても、リフレッシュフラグ
ＲＦＬＧがＨレベルのときには、このリフレッシュ要求
は無視されることになる。しかしながら、このリフレッ
シュフラグＲＦＬＧがＨレベルのときのリフレッシュ指
示信号ＡＲＥＦの発行期間を、たとえば６クロックサイ
クルと通常のリフレッシュサイクル（数μｓｅｃから十
数μｓｅｃ）よりも十分短い間隔とすることにより、こ
のリフレッシュ要求ＲＦＲＥＱが発行されるまでに、ス
キップされたメモリサブブロックのリフレッシュをすべ
て完了することができる。
【０１２６】図１８は、図４に示すリフレッシュデコー
ダ１５の構成の一例を示す図である。図１８においてリ
フレッシュデコーダ１５は、チップイネーブル信号／Ｃ
Ｅと読出指示信号ＲＥＡＤを受けるゲート回路１５ａ
と、チップイネーブル信号／ＣＥと書込指示信号ＷＲＩ
ＴＥとを受けるゲート回路１５ｂと、ゲート回路１５ａ
および１５ｂの出力信号を受けるＯＲ回路１５ｃと、Ｏ
Ｒ回路１５ｃの出力信号とクロック信号ＣＬＫとを受け
てリフレッシュイネーブル信号ＲＦＥＮＡを生成するＡ
ＮＤ回路１５ｄを含む。
【０１２７】ゲート回路１５ａおよび１５ｂは、それぞ
れチップイネーブル信号／ＣＥがＬレベルのときに、バ
ッファ回路として動作し、データ読出指示信号ＲＥＡＤ
およびデータ書込指示信号ＷＲＩＴＥに従って出力信号
を生成する。これらのゲート回路１５ａおよび１５ｂ
は、チップイネーブル信号／ＣＥがＨレベルの時にはＬ
レベルの信号を出力する。
【０１２８】この図１８に示すリフレッシュデコーダ１
５の構成においては、チップイネーブル信号／ＣＥがＬ
レベルであるノーマルアクセス時に、データアクセス指
示に応答してクロック信号ＣＬＫの立上るとリフレッシ
ュイネーブル信号ＲＦＥＮＡが活性化される。
【０１２９】なお、図１８に示すリフレッシュデコーダ
１５の構成において、ゲート回路１５ａおよび１５ｂ
に、リフレッシュフラグＲＦＬＧをさらに与え、このリ
フレッシュフラグＲＦＬＧがＨレベルのときに、リフレ
ッシュイネーブル信号ＲＦＥＮＡを生成するように構成
されてもよい（破線で示す）。このリフレッシュフラグ
ＲＦＬＧを利用する場合、リフレッシュの必要な期間の
み、リフレッシュイネーブル信号ＲＦＥＮＡを発生する
ことができ、消費電流を低減することができる。リフレ
ッシュ間隔内でのデータアクセス時においてはリフレッ
シュイネーブル信号ＲＦＥＮＡは非活性状態を維持す
る。
【０１３０】図１９は、図４に示すリフレッシュ指示信
号発生回路１６の構成の一例を概略的に示す図である。
図１９において、リフレッシュ指示信号発生回路１６
は、クロック信号ＣＬＫとリフレッシュ要求ＲＦＲＥＱ
とチップイネーブル信号／ＣＥとを受けるゲート回路１
６ａと、チップイネーブル信号／ＣＥとリフレッシュフ
ラグＲＦＬＧとを受けるゲート回路１６ｂと、ゲート回
路１６ａの出力信号の立上がりに応答してセットされか
つゲート回路１６ｂの出力信号の立上がりに応答してリ
セットされるセット／リセットフリップフロップ１６ｃ
と、セット／リセットフリップフロップ１６ｃの出力信
号とリフレッシュイネーブル信号ＲＦＥＮＡとを受ける
ＡＮＤ回路１６ｄを含む。
【０１３１】ゲート回路１６ａは、チップイネーブル信
号／ＣＥがＬレベルであり、かつリフレッシュ要求信号
ＲＦＲＥＱおよびクロック信号ＣＬＫがＨレベルのとき
にＨレベルの信号を出力する。
【０１３２】ゲート回路１６ｂは、チップイネーブル信
号／ＣＥがＨレベルまたはリフレッシュフラグＲＦＬＧ
がＬレベルのときにＨレベルの信号を出力する。
【０１３３】セット／リセットフリップフロップ１６ｃ
は、エッジトリガ型のフリップフロップである。
【０１３４】ゲート回路１６ａは、リフレッシュ要求Ｒ
ＦＲＥＱが発行されたとき、クロック信号ＣＬＫの立上
がりエッジで、チップイネーブル信号／ＣＥがＬレベル
のときにＨレベルの信号を出力し、このセット／リセッ
トフリップフロップ１６ｃがセットされる。チップイネ
ーブル信号／ＣＥがＬレベルのときに、リフレッシュが
完了し、リフレッシュフラグＲＦＬＧがＬレベルに立下
がると、このセット／リセットフリップフロップ１６ｃ
がリセットされる。
【０１３５】この場合には、リフレッシュ要求発行時に
おいて、次にデータアクセスが行なわれることが示され
るため、ＡＮＤ回路１６ｄにより、次に図１８に示すリ
フレッシュデコーダからのリフレッシュイネーブル信号
ＲＦＥＮＡに従ってリフレッシュトリガ信号を生成す
る。
【０１３６】リフレッシュ要求ＲＦＲＥＱの発行後にお
いて、このリフレッシュがスキップされてリフレッシュ
フラグＲＦＬＧがＨレベルを維持する間は、フリップフ
ロップ１６ｃはセット状態にあり、リフレッシュイネー
ブル信号ＲＦＥＮＡに従って内部リフレッシュ指示が発
行される。
【０１３７】リフレッシュ指示信号発生回路１６は、さ
らに、クロック信号ＣＬＫとリフレッシュ要求ＲＦＲＥ
Ｑとチップイネーブル信号／ＣＥを受けるＡＮＤ回路１
６ｅと、ＡＮＤ回路１６ｅの出力信号の立上がりに応答
してセットされ、かつリフレッシュフラグＲＦＬＧの立
下がり（デアサート）に応答してリセットされるセット
／リセットフリップフロップ１６ｆと、セット／リセッ
トフリップフロップ１６ｆの出力信号に従って所定の時
間幅を有するワンショットのパルス信号を発生するパル
ス発生回路１６ｇを含む。
【０１３８】このＡＮＤ回路１６ｅは、リフレッシュ要
求ＲＦＲＥＱが発行されたときに、クロック信号ＣＬＫ
の立上がりエッジで、チップイネーブル信号／ＣＥがＨ
レベルのときにＨレベルの信号を出力して、セット／リ
セットフリップフロップ１６ｆをセットする。パルス発
生回路１６ｇは、このセット／リセットフリップフロッ
プ１６ｆの出力信号がＨレベルのときに、クロック信号
ＣＬＫの立下がりに応答してワンショットのパルス信号
を生成する。このセット／リセットフリップフロップ１
６ｆは、リフレッシュフラグＲＦＬＧがＬレベルに立下
がると、リセットされて、パルス発生回路１６ｅのパル
ス発生動作を停止させる。
【０１３９】したがって、チップイネーブル信号／ＣＥ
がＨレベルであり、スタンバイ状態のときには、データ
アクセスは行なわれないため、常に、リフレッシュ要求
ＲＦＲＥＱに従ってセット／リセットフリップフロップ
１６ｆがセットされてパルス発生回路１６ｇがリフレッ
シュトリガ用のパルス信号を生成する。
【０１４０】このリフレッシュ要求発行時においてチッ
プイネーブル信号／ＣＥがＨレベルのときには、次にデ
ータアクセスが行われるか否かを予測することができな
いため、リフレッシュ要求ＲＦＲＥＱに従ってリフレッ
シュ指示が発行されるため、常に、リフレッシュは実行
され、リフレッシュのスキップは生じない（メモリサブ
ブロックに対するデータアクセスは行なわれていないた
め）。したがって、状態においては、リフレッシュ要求
ＲＦＲＥＱが発行されると、所定期間経過後に、リフレ
ッシュフラグＲＦＬＧが、Ｌレベルに立下がり、セット
／リセットフリップフロップ１６ｆはリセットされる。
【０１４１】したがって、リフレッシュ要求ＲＦＲＥＱ
が発行されて、クロック信号ＣＬＫが立上った後に、チ
ップイネーブル信号／ＣＥがＬレベルに立下がっても、
このリフレッシュ要求ＲＦＲＥＱに従ってリフレッシュ
が、データアクセスよりも先に実行される。したがっ
て、リフレッシュ要求ＲＦＲＥＱ発行時において、クロ
ック信号ＣＬＫの立上りエッジにおいてチップイネーブ
ル信号／ＣＥがＨレベルのときには、常に、そのリフレ
ッシュは、いずれかのメモリサブブロックにおいて実行
され、リフレッシュスキップ信号ＲＦＳＫＰは、Ｌレベ
ルであり、リフレッシュフラグＲＦＬＧは、このリフレ
ッシュ要求発行後、所定期間経過後に、デアサートされ
る。
【０１４２】リフレッシュ指示発生回路１６は、さら
に、チップイネーブル信号／ＣＥの立上がりに応答して
リフレッシュフラグＲＦＬＧを取込みラッチするラッチ
回路１６ｈと、ラッチ回路１６ｈの出力信号がＨレベル
の間発振動作を行ない、所定の周期でパルス信号を生成
する発振回路１６ｉと、ＡＮＤ回路１６ｄの出力信号と
パルス発生回路１６ｇの出力信号と発振回路１６ｉの出
力信号とを受けてリフレッシュトリガ信号ＲＴＲＧを生
成するＯＲ回路１６ｊと、リフレッシュトリガ信号ＲＴ
ＲＧの活性化時、クロック信号ＣＬＫの立下がりに同期
して、内部リフレッシュ指示ＡＲＥＦを発生するパルス
発生回路１６ｋを含む。
【０１４３】このパルス発生回路１６ｋは、内部リフレ
ッシュ指示ＡＲＥＦとしてリフレッシュ活性化信号ＲＦ
ＡＣＴを発行しまた所定期間経過後に、リフレッシュプ
リチャージ活性化信号ＲＦＰＲＣを発行する。
【０１４４】ラッチ回路１６ｈは、例えばエッジトリガ
型のＤラッチで構成され、チップイネーブル信号／ＣＥ
の立上りに応答してリフレッシュフラグＲＦＬＧを取込
む。チップイネーブル信号／ＣＥがＬレベルの間は、こ
のラッチ回路１６ｈはラッチ状態にあり、出力信号は変
化しない。また、このラッチ回路１６ｈは、リフレッシ
ュフラグＲＦＬＧの立下がりに応答してリセットされ
る。
【０１４５】したがって、チップイネーブル信号／ＣＥ
がＨレベルへ立上るときに、リフレッシュフラグＲＦＬ
ＧがＨレベルであれば、ラッチ回路１６ｈでラッチされ
たリフレッシュフラグＲＦＬＧに従って、発振回路１６
ｉが所定の周期で発振動作を行ない、リフレッシュフラ
グＲＦＬＧがＬレベルとなるまで、発振動作を行なっ
て、リフレッシュトリガ信号を生成する。この発振回路
１６ｉは、たとえばリングオシレータで構成されてもよ
く、またクロック信号ＣＬＫをカウントするカウンタで
構成されてもよい。単にスタンバイ状態移行時において
リフレッシュがスキップされているときに、短周期でス
キップされたリフレッシュを実行するために、所定の周
期でリフレッシュトリガ信号を生成する構成であれば、
この発振回路１６ｉとして利用することができる。
【０１４６】図２０は、図１９に示すラッチ回路１６ｈ
の構成の一例を示す図である。図２０において、ラッチ
回路１６ｈは、チップイネーブル信号／ＣＥを所定時間
遅延しかつ反転する反転遅延回路６０と、反転遅延回路
６０の出力信号とチップイネーブル信号／ＣＥとを受け
るＡＮＤ回路６１と、ＡＮＤ回路６１の出力信号を反転
するインバータ６２と、ＡＮＤ回路６１の出力信号とイ
ンバータ６２の出力信号とに従って選択的に導通して、
リフレッシュフラグＲＦＬＧを通過させるトランスミッ
ションゲート６３と、トランスミッションゲート６３を
通過した信号を反転するインバータ６４と、インバータ
６４の出力信号を反転してインバータ６４の入力に伝達
するインバータ６５と、インバータ６４の出力信号を反
転して出力するインバータ６６と、リフレッシュフラグ
ＲＦＬＧがＬレベルのときに導通し、インバータ６４の
出力ノードを電源電圧Ｖｃｃレベルにプリチャージする
ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）６７を含む。
【０１４７】この図２０に示すラッチ回路１６ｈにおい
て、チップイネーブル信号／ＣＥの立上がり時、ＡＮＤ
回路６１から、ワンショットのパルス信号が生成され
て、トランスミッションゲート６３が導通する。このト
ランスミッションゲート６３の導通時、リフレッシュフ
ラグＲＦＬＧが内部に伝達されて、インバータ６４およ
び６５によりラッチされる。したがって、チップイネー
ブル信号／ＣＥの立上がり時において、リフレッシュフ
ラグＲＦＬＧがＨレベルのときには、このラッチ回路１
６ｈの出力信号がＨレベルとなり、図１９に示す発振回
路１６ｉを起動して発振動作を行なわせて所定の周期で
リフレッシュトリガ信号を生成する。このリフレッシュ
スキップ信号がＬレベルとなり、リフレッシュフラグＲ
ＦＬＧがデアサートされるまで、発振回路１６ｉが発振
動作を行ない、所定の周期でリフレッシュトリガ信号を
生成する。
【０１４８】リフレッシュスキップ信号ＲＦＳＫＰがＬ
レベルとなると、リフレッシュフランジＲＦＬＧがＬレ
ベルとなる。応じて、ＭＯＳトランジスタ（絶縁ゲート
型電界効果トランジスタ）６７が導通し、インバータ６
４の出力ノードをＨレベルに設定し、その出力信号をＬ
レベルにリセットする。これにより、ラッチ回路１６ｈ
の出力信号がＬレベルとなると、発振回路１６ｉが発振
動作を停止する。
【０１４９】このトランスミッションゲート６３は、チ
ップイネーブル信号／ＣＥがＨレベルへ立上がるときの
み導通状態となり、以降は、非導通状態を維持する。し
たがって、このラッチ回路１６ｈを利用することによ
り、図１９に示すパルス発生回路１６ｇのパルス発生動
作に対し何ら悪影響を及ぼさない。
【０１５０】図２１は、図１９に示すパルス発生回路１
６ｋの構成を概略的に示す図である。図２１において、
パルス発生回路１６ｋは、図１９に示すＯＲ回路１６ｊ
からのリフレッシュトリガ信号ＲＴＲＧをクロック信号
ＣＬＫに従って転送する転送回路７０と、転送回路７０
の出力信号の立上がりに応答して所定の時間幅を有する
パルス信号をリフレ活性化信号ＲＦＡＣＴとして生成す
るパルス発生器７２と、パルス発生器７２の出力信号を
所定時間遅延する遅延回路７４と、遅延回路７４の出力
信号に応答して所定の時間幅を有するパルス信号をリフ
レッシュプリチャージ活性化信号ＲＦＰＲＣとして生成
するパルス発生器７６を含む。
【０１５１】内部リフレッシュ指示ＡＲＦＥは、これら
のパルス信号ＲＦＡＣＴおよびＲＦＰＲＣにより与えら
れる。
【０１５２】図２２は、図２１に示す転送回路７０の構
成の一例を示す図である。図２２において、転送回路７
０は、クロック信号ＣＬＫを反転するインバータ７０ａ
と、クロック信号ＣＬＫとインバータ７０ａの出力信号
とに従って選択的に導通するトランスミッションゲート
７０ｂと、トランスミッションゲート７０ｂを通過した
信号を受けるインバータ７０ｃと、インバータ７０ｃの
出力信号を反転してインバータ７０ｃの入力に伝達する
インバータ７０ｄと、インバータ７０ｃの出力信号を受
けるインバータ７０ｅと、クロック信号ＣＬＫとインバ
ータ７０ａの出力信号とに従ってトランスミッションゲ
ート７０ｂと相補的に導通し、導通時インバータ７０ｅ
の出力信号を通過させるトランスミッションゲート７０
ｆを含む。
【０１５３】この図２２に示す転送回路７０において
は、クロック信号ＣＬＫがＨレベルのときには、トラン
スミッションゲート７０ｂが導通状態、トランスミッシ
ョンゲート７０ｆが非導通状態にある。したがって、こ
のクロック信号ＣＬＫの立上がりに同期してリフレッシ
ュトリガ信号ＲＴＲＧが変化した場合、このリフレッシ
ュトリガ信号ＲＴＲＧが、クロック信号ＣＬＫのＨレベ
ルの期間において、インバータ７０ｃおよび７０ｄによ
りラッチされる。
【０１５４】クロック信号ＣＬＫがＬレベルとなると、
トランスミッションゲート７０ｂが非導通状態、トラン
スミッションゲート７０ｆが導通状態となり、このクロ
ック信号ＣＬＫがＨレベルの期間に取込んだリフレッシ
ュトリガ信号ＲＴＲＧがトランスミッションゲート７０
ｆを介して転送される。したがって、この転送回路７０
からの転送信号は、クロック信号ＣＬＫの立下がりに同
期して変化する。
【０１５５】図２３は、図２１に示すパルス発生器７２
および７６の構成の一例を示す図である。これらのパル
ス発生器７２および７６は、同一構成を有するため、図
２３においては、パルス発生器７２の構成を示し、括弧
内において、パルス発生器７６の出力信号を示す。
【０１５６】図２３において、パルス発生器７２は、転
送回路７０の出力信号ＩＮの立上がりに応答してセット
されるセット／リセットフリップフロップ７２ａと、セ
ット／リセットフリップフロップ７２ａの出力信号を所
定時間遅延して、セット／リセットフリップフロップの
遅延入力Ｒへ与える遅延回路７２ｂを含む。この遅延回
路７２ｂは、アナログ遅延回路であってもよく、またク
ロック信号ＣＬＫに従って与えられた信号を転送する転
送回路であってもよい。この遅延回路７２ｂの有する遅
延時間の間、内部リフレッシュ指示ＡＲＥＦまたはリフ
レッシュ活性化信号ＲＦＡＣＴが活性状態（Ｈレベル）
を維持する。
【０１５７】パルス発生器７６の場合には、このセット
／リセットフリップフロップ７２ａから、リフレッシュ
プリチャージ活性化信号ＲＦＰＲＣが出力される。
【０１５８】図２４は、図４に示すメイン制御信号発生
回路２５の、ロウ系制御信号発生部の構成を概略的に示
す図である。図２４において、メイン制御信号発生回路
２５は、メモリサブブロックからのリフレッシュ実行ブ
ロック指示信号ＲＦＥＸと外部からのブロックアドレス
信号ＡＤＳＢとを受け、リフレッシュブロックまたはリ
フレッシュブロックとセンスアンプを共有するメモリサ
ブブロックに対してデータアクセスが指示されたかを検
出する競合検出回路８０と、図１９に示すフリップフロ
ップ１６ｆの出力信号とチップイネーブル信号／ＣＥと
を受けるゲート回路８１と、競合検出回路８０の出力信
号とゲート回路８１の出力信号とを受けるＡＮＤ回路８
２と、ＡＮＤ回路８２の出力信号に従って、データアク
セス指示Ｒ／Ｗの転送経路を切換えるデマルチプレクサ
８３と、デマルチプレクサ８３からの出力信号を４クロ
ックサイクル遅延する４サイクル遅延回路８４と、４サ
イクル遅延回路８４の出力信号φ１とデマルチプレクサ
８３からの出力信号φ０を受けるＯＲ回路８５と、ＯＲ
回路８５の出力信号に従ってロウ系制御信号ＲＣＮＴＡ
およびＲＣＮＴＰを所定のシーケンスで活性化するパル
ス発生回路８６を含む。
【０１５９】セット／リセットフリップフロップ１６ｆ
は、リフレッシュ要求発行時、チップイネーブル信号／
ＣＥがクロック信号ＣＬＫの立上がりエッジでＨレベル
のときにセットされる。ゲート回路８１は、チップイネ
ーブル信号／ＣＥがＬレベルの時に、セット／リセット
フリップフロップ１６ｆの出力信号に従ってその出力信
号を生成する。したがって、チップイネーブル信号／Ｃ
ＥがＬレベルに設定され、ノーマルアクセスが始まると
きに、先にリフレッシュが実行されているときに、ゲー
ト回路８１の出力信号がＨレベルとなる。
【０１６０】競合検出回路８０は、与えられたブロック
アドレス信号ＡＤＳＢと、リフレッシュ実行中のメモリ
サブブロックを示すリフレッシュ実行ブロック指示信号
ＲＦＥＸに従って、アクセスメモリサブブロックとリフ
レッシュメモリサブブロックが競合するかを判定する。
この競合判定においてはセンスアンプが競合するかの判
定が行われる。このリフレッシュとノーマルアクセスと
の競合時においては、ＡＤＮ回路８２から、データ出力
遅延予告信号ＷＡＩＴが外部へ出力され、外部に、ウエ
イトをかける。
【０１６１】このＡＮＤ回路８０の出力するデータ出力
遅延予告信号ＷＡＩＴがＨレベルのときには、デマルチ
プレクサ８３は、データアクセス指示Ｒ／Ｗを４サイク
ル遅延回路８４へ与える。一方、このＡＮＤ回路８０の
出力するデータ出力遅延予告信号ＷＡＩＴがＬレベルで
あり、リフレッシュとノーマルアクセスの競合が生じな
い場合には、このデータアクセス指示Ｒ／Ｗは、信号φ
０としてＯＲ回路８５へ与えられる。ここで、データア
クセス指示Ｒ／Ｗは、図１８に示すリフレッシュデコー
ダ１５の出力するリフレッシュイネーブル信号ＲＦＥＮ
Ａと等価な信号である。
【０１６２】したがって、このリフレッシュとノーマル
アクセスとが競合する場合には、４サイクル遅延回路８
４により、４クロックサイクル期間遅延されて、信号φ
１が、活性状態へ駆動される。
【０１６３】パルス発生回路８６は、図２１に示すパル
ス発生回路１６ｋと、入力段の転送回路が、クロック信
号ＣＬＫの立上がりに同期してその出力信号を変化させ
る点を除いて同様の構成を有しており、ＯＲ回路８５の
出力信号がＨレベルとなると、メインロウ系制御信号Ｒ
ＣＮＴＡおよびＲＣＮＴＰをそれぞれ所定期間活性化す
る。
【０１６４】このリフレッシュとノーマルアクセスの競
合時においては、外部からのアドレス信号も、４クロッ
クサイクル遅延して転送する必要がある。そこで、図２
５に示すように、外部アドレスとリフレッシュアドレス
とを切替えるマルチプレクサ２０の前段に、外部から与
えられるワード線アドレス信号ＡＤＷＬを、このリフレ
ッシュとノーマルアクセスの競合時において、４クロッ
クサイクル遅延する回路を設ける。
【０１６５】すなわち、図２５において、リフレッシュ
アドレス信号ＲＦＡＤと外部からのアドレス信号ＡＤＷ
Ｌの選択を行なうマルチプレクサ２０の前段に、外部か
らのワード線アドレス信号ＡＤＷＬを４サイクル期間遅
延する４サイクル遅延回路９０と、この４サイクル遅延
回路９０の出力信号と外部からのワード線アドレス信号
ＡＤＷＬの一方を選択するマルチプレクサ９１を設け
る。
【０１６６】このマルチプレクサ９１の制御のために、
図２４に示す４サイクル遅延回路８４の出力信号φ１を
所定時間遅延する遅延回路９３と、データ出力遅延予告
信号ＷＡＩＴの活性化に応答してセットされかつ遅延回
路９３の出力信号の活性化に応答してリセットされるセ
ット／リセットフリップフロップ９２を設ける。このセ
ット／リセットフリップフロップ９２の出力信号がＨレ
ベルにあり、ノーマルアクセスとリフレッシュが競合し
ている場合には、マルチプレクサ９１は、４サイクル遅
延回路９０の出力信号を選択する。セット／リセットフ
リップフロップ９２がリセット状態のときには、マルチ
プレクサ９１は、外部からのワード線アドレス信号ＡＤ
ＷＬを選択する。
【０１６７】図２６は、図２５に示すアドレス切換部の
動作を示すタイミング図である。以下、図２６を参照し
て、図２５に示すアドレス切換部の動作について説明す
る。
【０１６８】ノーマルアクセスとリフレッシュが競合し
た場合、データ出力遅延予告信号ＷＡＩＴが所定時間Ｈ
レベルとなり、外部プロセッサ等に対し、出力遅延が予
告される。このデータ出力遅延予告信号ＷＡＩＴの活性
化に応答して、セット／リセットフリップフロップ９２
がセットされ、マルチプレクサ９１が、４サイクル遅延
回路９０の出力信号を選択する。クロックサイクル♯ａ
においてアクセスが競合した場合のワード線アドレス信
号ＡＤＷＬは、４サイクル遅延回路９０を介して４サイ
クル期間遅延されて出力される。
【０１６９】このアクセス競合発生から、４サイクル経
過すると、クロックサイクル♯ｂにおいて、図２４に示
す４サイクル遅延回路８４の出力信号φ１が活性化され
て、図２４に示すパルス発生回路８６から、ロウ系制御
信号ＲＣＮＴＡが活性化される。クロックサイクル♯ｂ
においては、セット／リセットフリップフロップ９２は
まだセット状態にあり、マルチプレクサ９１が、４サイ
クル遅延回路９０の出力信号を選択する。
【０１７０】このクロックサイクル♯ｂにおいて、先に
与えられていた外部からのワード線アドレス信号ＡＤＷ
Ｌが、マルチプレクサ９１に到達し、リフレッシュアド
レスに代えて、クロックサイクル♯ａに与えられていた
ワード線アドレス信号ＡＤＷＬが、内部アドレスバス上
にアドレス信号ＡＤＸとして伝達される。このアドレス
信号ＡＤＸとメインロウ系活性化信号ＲＣＮＴＡは、同
一方向に、転送されるため、選択メモリサブブロックに
おいてほぼ同一タイミングでこれらの信号を受け、ワー
ド線アドレス信号ＡＤＷＬに従ってワード線の選択が行
なわれる。
【０１７１】遅延回路９３の有する遅延時間が経過する
と、セット／リセットフリップフロップ９２がリセット
され、マルチプレクサ９１が、外部からのワード線アド
レス信号ＡＤＷＬを選択する。
【０１７２】図２７は、ブロックアドレス信号を伝達す
る部分の構成を概略的に示す図である。図２７におい
て、ブロックアドレス伝達部は、図２５に示すセット／
リセットフリップフロップ９２の相補出力信号ＳＥＬお
よび／ＳＥＬに従って外部からのブロックアドレス信号
ＡＤＳＢを伝達するトランスミッションゲート９５と、
トランスミッションゲート９５の出力信号を反転するイ
ンバータ９６と、インバータ９６の出力信号を反転して
各メモリサブブロックへ伝達するインバータ９８と、イ
ンバータ９６の出力信号を反転してインバータ９６の入
力へ伝達するインバータ９７を含む。
【０１７３】このブロックアドレス伝達部は、メイン制
御回路に配置される。次に、この図２７に示すブロック
アドレス伝達部の動作を図２８に示すタイミング図を参
照して説明する。
【０１７４】クロックサイクル♯ａにおいてアクセス競
合が発生した場合、このブロックアドレス信号ＡＤＳＢ
は、クロック信号と非同期で伝達されるため、セット／
リセットフリップフロップ９２の出力信号ＳＥＬが、ク
ロック信号ＣＬＫの立上がりよりも早いタイミングで活
性化され、トランスミッションゲート９５が非導通状態
となる。このブロックアドレス信号ＡＤＳＢが、インバ
ータ９６および９７にラッチされる。このブロックアド
レス信号ＡＤＳＢに従ってメモリサブブロックにおい
て、ブロックデコーダが動作し、対応のメモリサブブロ
ックが選択されたことを示すブロックヒット信号ＢＨＴ
が活性化される。
【０１７５】このセット／リセットフリップフロップ９
２の出力信号ＳＥＬがＨレベルの期間、トランスミッシ
ョンゲート９５が非導通状態であるため、ラッチされた
ブロックアドレス信号に従って、このブロックヒット信
号ＢＨＴは活性状態を維持する。対応のメモリサブブロ
ックにおいては既にリフレッシュが実行されており、ロ
ーカルロウ系制御回路はラッチ状態にあり、新たにブロ
ックヒット信号ＢＨＴがノーマルアクセス時のブロック
アドレス信号に従って選択状態へ駆動されても、何らリ
フレッシュ動作に対しては悪影響は及ぼさない。
【０１７６】アクセス競合から、４クロックサイクルが
経過すると、クロックサイクル♯ｂにおいて、セット／
リセットフリップフロップ９２がリセットされ、その出
力信号ＳＥＬがＬレベルとなり、トランスミッションゲ
ート９５が導通状態となる。応じて、ブロックアドレス
信号ＡＤＳＢは、不確定状態となり、ブロックヒット信
号ＢＨＴが、そのときのブロックアドレス信号に従って
非選択状態へ駆動される。
【０１７７】このクロックサイクル♯ｂにおいて、外部
アドレスにしたがったワード線アドレス信号ＡＤＸが伝
達され、ラッチされていたブロックアドレス信号に従っ
て、そのとき既にブロックヒット信号ＢＨＴは選択状態
にあるため、正確に、メモリブロックを選択して、メモ
リセル行の選択を行なうことができる。
【０１７８】図２９は、図２５に示す競合検出回路８０
の構成を概略的に示す図である。図２９において、競合
検出回路８０は、チップイネーブル信号／ＣＥの活性化
時与えられたブロックアドレス信号ＡＤＳＢをデコード
してブロック選択信号ＢＳを生成するデコーダ８０ａ
と、デコーダ８０ａの出力するブロック選択信号ＢＳと
メモリサブブロックからのリフレッシュ実行ブロック指
示信号ＲＦＥＸと、このブロック選択信号ＢＳおよびリ
フレッシュ実行ブロック指示信号ＲＦＥＸがセンスアン
プを共有するメモリブロックを指定しているかを判定す
る一致判定回路８０ｂを含む。
【０１７９】この一致判定回路８０ｂは、リフレッシュ
実行中のメモリサブブロックとセンスアンプが競合する
メモリサブブロックに対し、ブロック選択信号ＢＳが活
性化されると、一致指示信号ＣＯＩを活性状態へ駆動す
る。すなわち、リフレッシュ実行中のメモリサブブロッ
クまたはリフレッシュ実行中のメモリサブブロックとセ
ンスアンプを共有するメモリサブブロックがブロック選
択信号により指定されているときには、ブロック競合と
判定されて競合回避動作が実行される。
【０１８０】図３０は、図２９に示す一致判定回路８０
ｂの構成の一例を示す図である。図３０において、一致
判定回路８０ｂは、メモリサブブロックＭＢ０−ＭＢｍ
それぞれに対応して設けられる一致検出回路ＤＴＣ０−
ＤＴＣｍと、これらの一致検出回路ＤＴＣ０−ＤＴＣｍ
の出力信号を受けて一致判定結果指示信号ＣＯＩを出力
するＯＲ回路ＤＴＲＭを含む。
【０１８１】一致検出回路ＤＴＣ０−ＤＴＣｍは、それ
ぞれ、自身のメモリブロックおよび隣接メモリブロック
においてリフレッシュが実行中であるかを示すＯＲ回路
と、このＯＲ回路の出力信号と対応のブロック選択信号
とを受けるＡＮＤ回路を含む。すなわち、メモリサブブ
ロックＭＢ０に対する一致検出回路ＤＴＣ０は、リフレ
ッシュ実行ブロック指示信号ＲＦＥＸ０およびＲＦＥＸ
１を受けるＯＲ回路１００ａと、ＯＲ回路１００ａの出
力信号とブロック選択信号ＢＳ０とを受けるＡＮＤ回路
１００ｂを含む。
【０１８２】メモリサブブロックＭＢｉに対して設けら
れる一致検出回路ＤＴＣｉは、リフレッシュ実行ブロッ
ク指示信号ＲＦＥＸｉ−１、ＲＦＥＸｉ、およびＲＦＥ
Ｘｉ＋１を受けるＯＲ回路１００ｃと、ＯＲ回路１００
ｃの出力信号とブロック選択信号ＢＳｉを受けるＡＮＤ
回路１００ｄを含む。
【０１８３】メモリサブブロックＭＢｍに対して設けら
れる一致検出回路ＤＴＣｍは、リフレッシュ実行ブロッ
ク指示信号ＲＦＥＸｍ−１およびＲＦＥＸｍを受けるＯ
Ｒ回路１００ｅと、ＯＲ回路１００ｅの出力信号とブロ
ック選択信号ＢＳｍを受けるＡＮＤ回路１００ｆを含
む。
【０１８４】これらのＡＮＤ回路１００ｂ、１００ｄ、
および１００ｆの出力信号がＯＲ回路ＤＴＲＭへ与えら
れる。
【０１８５】リフレッシュ実行ブロック指示信号ＲＦＥ
Ｘ０−ＲＦＥＸｍの各々は、ローカル制御回路からメイ
ン制御回路へ返送される信号であり、対応のメモリサブ
ブロックがリフレッシュを実行中のときに、Ｈレベルの
活性状態となる。ノーマルアクセス時に指定されたメモ
リサブブロックに関してこの選択メモリサブブロックと
センスアンプ帯を共有する隣接メモリサブブロックのい
ずれかがリフレッシュ実行中のときには、これらの一致
検出回路ＤＴＣ０−ＤＴＣｍのうちのいずれかがＨレベ
ルの信号を出力し、一致判定結果指示信号ＣＯＩがＨレ
ベルとなり、リフレッシュとノーマルアクセスの競合が
発生したことが識別される。
【０１８６】図３１は、図８に示すローカル制御回路Ｌ
ＣＴｉの構成の一例を示す図である。図３１において、
ローカル制御回路ＬＣＴｉは、内部リフレッシュ指示Ａ
ＲＥＦを受けるデマルチプレクサ３４からのローカルリ
フレッシュ活性化信号ＲＦＡＣＴＬの活性化時セットさ
れかつローカルリフレッシュプリチャージ指示信号ＲＦ
ＰＲＣＬの活性化に応答してリセットされるセット／リ
セットフリップフロップ１０１をリフレッシュ実行制御
のために含む。
【０１８７】ローカルロウ系制御回路５２は、ローカル
リフレッシュ活性化信号ＲＦＡＣＴＬとローカルリフレ
ッシュプリチャージ指示信号ＲＦＰＲＣＬとを受けるＯ
Ｒ回路１０８と、セット／リセットフリップフロップ１
０１の出力Ｑからの信号、すなわちリフレッシュ実行ブ
ロック指示信号ＲＦＥＸｉの活性化時活性化され、ロー
カルリフレッシュプリチャージ指示信号ＲＦＰＲＣＬを
伝達するトライステートバッファ回路１０２と、リフレ
ッシュ実行ブロック指示信号ＲＦＥＸｉの非活性化時活
性化され、メイン制御回路からのメインロウプリチャー
ジ活性化信号ＲＣＮＴＰおよびメインロウ活性化信号Ｒ
ＣＮＴＡをそれぞれ伝達するトライステートバッファ回
路１０３および１０７と、リフレッシュ実行ブロック指
示信号ＲＦＥＸｉの活性化時活性化され、ＯＲ回路１０
８の出力信号をを通過させるトライステートバッファ回
路１０４と、リフレッシュ実行ブロック指示信号ＲＦＥ
Ｘｉの非活性化時活性化され、ブロックデコーダ５０か
らのブロックヒット信号ＢＨＴを伝達するトライステー
トバッファ回路１０５とを含む。
【０１８８】このセット／リセットフリップフロップ１
０１は、ローカルリフレッシュ活性化信号ＲＦＡＣＴＬ
の活性化時、リフレッシュ実行ブロック指示信号ＲＦＥ
Ｘｉを活性化して、メイン制御回路へ転送する。このリ
フレッシュ時に取込んだローカルリフレッシュ活性化信
号ＲＦＡＣＴＬをブロックヒット信号として利用する。
したがって、内部リフレッシュ指示ＡＲＥＦが、メモリ
サブブロックを特定せずに、メモリサブブロックを順次
伝達される場合においても、デマルチプレクサ３４にお
いて内部リフレッシュ指示ＡＲＥＦが選択されて、ロー
カルリフレッシュ活性化信号ＲＦＡＣＴＬが活性化され
ると、対応のメモリサブブロックが選択される。
【０１８９】トライステートバッファ回路１０２および
１０３の出力が共通に接続され、トライステートバッフ
ァ回路１０４および１０５の出力が共通に接続される。
トライステートバッファ１０６および１０７の出力が共
通に接続される。これらのトライステートバッファ回路
１０２−１０７は、それぞれ、非活性化時、出力ハイイ
ンピーダンス状態となる。
【０１９０】ローカルロウ系制御回路５２は、さらに、
トライステートバッファ回路１０２または１０３の出力
信号とトライステートバッファ回路１０４または１０５
の出力信号とを受けるＡＮＤ回路１０９ａと、トライス
テートバッファ回路１０４または１０５の出力信号とト
ライステートバッファ回路１０６または１０７の出力信
号とを受けるＡＮＤ回路１０９ｂと、ＡＮＤ回路１０９
ｂの出力信号の立上がり（活性化）に応答してセットさ
れかつＡＮＤ回路１０８ａの出力信号の活性化に応答し
てリセットされるセット／リセットフリップフロップ１
１０と、セット／リセットフリップフロップ１１０の出
力信号ＡＣＴ０の活性化に応答して所定のシーケンスで
ロウ系制御信号ＲＡＤＥ、ＢＬＥＱ、ＲＸＴ、ＢＬＩお
よびＳＯを駆動するパルス発生回路１１１を含む。
【０１９１】このセット／リセットフリップフロップ１
１０の出力信号（アレイ活性化信号）ＡＣＴ０は、対応
のメモリサブブロックの行選択動作指示信号として利用
され、対応のメモリサブブロックが選択状態にある間活
性状態を維持する。
【０１９２】このローカル制御回路ＬＣＴｉは、さら
に、セット／リセットフリップフロップ１０１の出力す
るリフレッシュ実行ブロック指示信号ＲＦＥＸｉの立下
がりに応答してセットかつ全ブロックリフレッシュ完了
指示信号ＡＬＢＲＦＣの活性化に応答してリセットさ
れ、リフレッシュ完了信号ＲＦＣＯＭを出力するセット
／リセットフリップフロップ３６ａを含む。このセット
／リセットフリップフロップ３６ａは、図５に示すリフ
レッシュ取込ラッチ回路３６に対応する。
【０１９３】このローカル制御回路ＬＣＴｉは、さら
に、隣接メモリブロックのアレイ活性化信号ＡＣＴ１お
よびＡＣＴ２を受けるＯＲ回路１１５と、対応のメモリ
ブロックのアレイ活性化信号ＡＣＴ０とセット／リセッ
トフリップフロップ１０１の出力／Ｑの出力信号とを受
けるＡＮＤ回路１１６と、ＯＲ回路１１５の出力信号と
ＡＮＤ回路１１６の出力信号とを受けるＯＲ回路１１７
と、ＯＲ回路１１７の出力信号とセット／リセットフリ
ップフロップ３６ａからのリフレッシュ完了指示信号Ｒ
ＦＣＯＭとを受けるＯＲ回路１１８を含む。このＯＲ回
路１１８の出力信号に従ってデマルチプレクサ３４の接
続経路が設定される。
【０１９４】これらのゲート回路１１５−１１８は、図
５に示すリフレッシュ取込許可信号発生回路３２に対応
する。
【０１９５】この図３１に示すローカル制御回路ＬＣＴ
ｉの構成において、隣接メモリブロックが選択状態にあ
り、アレイ活性化信号ＡＣＴ１またはＡＣＴ２がＨレベ
ルのときには、ＯＲ回路１１５、１１７および１１８に
より、デマルチプレクサ３４は、内部リフレッシュ指示
ＡＲＥＦ（ＲＦＡＣＴおよびＲＦＰＲＣ）を次段のメモ
リサブブロックへ転送する。また、対応のメモリサブブ
ロックがノーマルアクセス中でありアレイ活性化信号Ａ
ＣＴ０が活性状態のときには、セット／リセットフリッ
プフロップ１０１は、リセット状態にあり、ＡＮＤ回路
１１６の出力信号がＨレベルとなり、同様、デマルチプ
レクサ３４は、この内部リフレッシュ指示ＡＲＥＦを、
次段のメモリサブブロックへ転送する。
【０１９６】次に、図３２を参照して、このローカル制
御回路ＬＣＴｉにおいて、対応のメモリサブブロックへ
のリフレッシュを行なう際の動作について説明する。
【０１９７】対応のメモリサブブロックのリフレッシュ
実行時においては、ＯＲ回路１１８の出力信号はＬレベ
ルであり、デマルチプレクサ３４は、内部リフレッシュ
指示ＡＲＥＦを取込む状態に設定される。この内部リフ
レッシュ指示ＡＲＥＦに従ってリフレッシュ活性化信号
ＲＦＡＣＴが活性化されると、このデマルチプレクサ３
４を介して、ローカルロウ活性化信号ＲＦＡＣＴＬが活
性化され、セット／リセットフリップフロップ１０１が
セットされ、リフレッシュ実行ブロック指示信号ＲＦＥ
ＸｉがＨレベルとなる。
【０１９８】このリフレッシュ実行ブロック指示信号Ｒ
ＦＥＸｉが活性化されると、トライステートバッファ回
路１０２、１０４、および１０６が活性化される。した
がって、ローカルリフレッシュ活性化信号ＲＦＡＣＴＬ
が活性化されると、ＯＲ回路１０８の出力信号がＨレベ
ルとなる。応じて、トライステートバッファ回路１０４
および１０６の出力信号がＨレベルとなり、ＡＮＤ回路
１０９の出力信号がＨレベルとなり、セット／リセット
フリップフロップ１１０がセットされて、アレイ活性化
信号ＡＣＴ０が活性化される。このアレイ活性化信号Ａ
ＣＴ０の活性化に従って、パルス発生回路１１１が所定
のシーケンスで、ローカルロウ系制御信号を活性／非活
性化し、そのときのリフレッシュアドレス信号に従っ
て、ロウデコーダ５４およびワード線ドライバ５６によ
りリフレッシュ行を選択状態へ駆動してメモリセルのリ
フレッシュを実行する。
【０１９９】リフレッシュ実行ブロック指示信号ＲＦＸ
ｉが活性期間中、ＡＮＤ回路１１６の出力信号はＬレベ
ルであり、ＯＲ回路１１５の出力信号もＬレベルである
ため、デマルチプレクサ３４は、内部リフレッシュ指示
信号ＡＲＥＦを取込む状態に保持される。したがって、
リフレッシュプリチャージ指示信号ＲＦＰＲＣが活性化
されると、デマルチプレクサ３４からのローカルリフレ
ッシュプリチャージ指示信号ＲＦＰＲＣＬが活性化さ
れ、ＯＲ回路１０８の出力信号がＨレベルとなる。応じ
て、トライステートバッファ回路１０２および１０４の
出力信号がＨレベルとなり、ＡＮＤ回路１０９ａを介し
て、セット／リセットフリップフロップ１１０がリセッ
トされる。
【０２００】セット／リセットフリップフロップ１１０
のリセットにより、アレイ活性化信号ＡＣＴ０が、非活
性化され、パルス発生回路１１１が、所定のシーケンス
でローカルロウ系制御信号を、それぞれプリチャージ状
態に復帰させる。
【０２０１】また、セット／リセットフリップフロップ
１０１が、このローカルリフレッシュプリチャージ指示
信号ＲＦＰＲＣＬの活性化に応答してリセットされ、リ
フレッシュ実行ブロック指示信号ＲＦＥＸｉが非活性化
され、このメモリサブブロックのリフレッシュが完了し
たことがメイン制御回路へ知らされる。
【０２０２】このリフレッシュ実行ブロック指示信号Ｒ
ＦＥＸｉの非活性化に応答して、セット／リセットフリ
ップフロップ３６ａがセットされ、リフレッシュ完了指
示信号ＲＦＣＯＭがＨレベルに設定され、デマルチプレ
クサ３４の接続経路を切換え、このローカル制御回路Ｌ
ＣＴｉに対する、内部リフレッシュ指示ＡＲＥＦの取込
が禁止される。以降、次段のメモリサブブロックに内部
リフレッシュ指示ＡＲＥＦが転送される。
【０２０３】なお、セット／リセットフリップフロップ
１０１からのリフレッシュ実行ブロック指示信号ＲＦＥ
Ｘｉは、パルス発生回路１１１におけるロウ系制御信号
がすべてプリチャージ状態に復帰し、対応のメモリサブ
ブロックのプリチャージが完了した後に、非活性化され
てもよい。すなわち、いわゆるＲＡＳプリチャージ時間
ｔＲＰ経過後に、このリフレッシュ実行ブロック指示信
号ＲＦＥＸｉが非活性化されてもよい。
【０２０４】図３３は、図３１に示すパルス発生回路１
１１の構成を概略的に示す図である。図３３において
は、また対応のメモリサブブロックの１つのビット線対
に関連する部分の構成を示す。ビット線ＢＬおよびＺＢ
Ｌが対をなして配設され、このビット線対とワード線Ｗ
Ｌの交差部に対応してメモリＭＣが配置される。図３３
においては、ビット線ＢＬとワード線ＷＬの交差部に対
応してメモリセルＭＣが配置される。
【０２０５】このビット線ＢＬおよびＺＢＬに対し、ビ
ット線イコライズ指示信号ＢＬＥＱの活性化時、これら
のビット線ＢＬおよびＺＢＬを中間電圧Ｖｂｌにプリチ
ャージしかつイコライズするビット線プリチャージ／イ
コライズ回路ＢＰＥが配置される。
【０２０６】ビット線ＢＬおよびＺＢＬはビット線分離
ゲートＢＴＧＬを介してセンスアンプＳＡに結合され
る。このセンスアンプＳＡは、またビット線分離ゲート
ＢＴＧＲを介して隣接メモリサブブロックに結合され
る。
【０２０７】図３３に示すビット線の配置においては、
シェアードセンスアンプ構成が用いられており、メモリ
サブブロックの両側のセンスアンプ帯において、センス
アンプＳＡが１列おきに配置される。
【０２０８】ビット線分離ゲートＢＴＧＬは、隣接メモ
リブロックに対して設けられたローカルロウ系制御回路
からのビット線分離指示信号ＢＬＩに従ってその導通が
制御される。
【０２０９】パルス発生回路１１１は、アレイ活性化信
号ＡＣＴの活性化に応答してビット線分離指示信号ＢＬ
ＩをＬレベルに駆動しかつロウアドレスデコードイネー
ブル信号ＲＡＤＥを活性化する選択開始制御回路１１１
ａと、この選択開始制御回路１１１ａの出力信号に従っ
て、ビット線イコライズ指示信号ＢＬＥＱを非活性状態
へ駆動するビット線制御回路１１１ｂと、ビット線イコ
ライズ指示信号ＢＬＥＱの活性化に応答して所定時間経
過後に、ワード線駆動タイミング信号ＲＸＴを選択状態
へ駆動するワード線制御回路１１１ｃと、このワード線
駆動タイミング信号ＲＸＴの活性化に応答して所定時間
経過後に、センスアンプ活性化信号ＳＯを活性化するセ
ンス制御回路１１１ｂを含む。
【０２１０】センスアンプＳＡは、ＰチャンネルＭＯＳ
トランジスタで構成されるＰセンスアンプと、Ｎチャン
ネルＭＯＳトランジスタで構成されるＮセンスアンプを
含み、これらのＰセンスアンプおよびＮセンスアンプに
対しセンスアンプ活性化信号が与えられる。しかしなが
ら、図３３においては、センスアンプ活性化信号ＳＯに
より、Ｐセンスアンプ活性化信号およびＮセンスアンプ
活性化信号を示す。
【０２１１】選択開始制御回路１１１ａは、ＢＬＩドラ
イバを含み、ビット線分離指示信号ＢＬＩを、Ｈレベル
のときに昇圧電圧レベルに駆動する。このビット線分離
指示信号ＢＬＩは、対応のメモリサブブロックとセンス
アンプ帯を共有するメモリサブブロックに対して設けら
れたビット線分離ゲートへ与えられ、図３３において
は、ビット線分離ゲートＢＴＧＲへ、この選択開始制御
回路１１１ａの出力するビット線分離指示信号ＢＬＩが
与えられる。
【０２１２】この図３３に示すパルス発生回路１１１の
構成においては、アレイ活性化信号ＡＣＴの活性化に応
答して、ビット線分離指示信号ＢＬＩがＬレベルへ駆動
され、また、ロウアドレスデコードイネーブル信号ＲＡ
ＤＥが選択状態へ駆動される。以降、所定の遅延時間の
後に、ビット線分離指示信号ＢＬＥＱが非活性化され、
次いで、ワード線駆動タイミング信号ＲＸＴおよびセン
スアンプ活性化信号ＳＯがそれぞれ所定のタイミングで
活性状態へ駆動される。アレイ活性化信号ＡＣＴがＬレ
ベルになると、これらの回路１１１ａ−１１１ｄは、初
期状態に復帰し、ローカルロウ系制御信号がプリチャー
ジ状態に復帰する。
【０２１３】この図３３に示すパルス発生回路１１１
は、遅延回路で実質的に構成され、与えられた信号を所
定時間遅延して、対応のロウ系制御信号の活性／非活性
を行なう。
【０２１４】なお、ロウアドレスデコードイネーブル信
号ＲＡＤＥおよびワード線駆動タイミング信号ＲＸＴ
は、それぞれ、図３１に示すロウデコーダ５０およびワ
ード線ドライバ５６へ与えられる。
【０２１５】なお、メインロウ活性化信号ＲＣＮＴＡお
よびメインプリチャージ活性化信号ＲＣＮＴＰならびに
リフレッシュ活性化信号ＲＦＡＣＴおよびリフレッシュ
プリチャージ活性化信号ＲＦＰＲＣがそれぞれ複数位相
の制御信号で構成され、このパルス発生回路において各
ローカルロウ系制御信号がこれらの複数位相の制御信号
に従って活性／非活性タイミングが設定されてもよい。
【０２１６】［ローカルロウ系制御回路の変更例］図３
４は、この発明の実施の形態１におけるローカル制御回
路の変更例を示す図である。この図３４に示すローカル
制御回路においては、メイン制御回路から、ロウ系活性
化信号ＲＡＣＴと、内部リレッシュ指示ＡＲＥＦが、そ
れぞれ、ワンショットのパルスの形態で生成される。ワ
ンショットパルスの信号に従って、選択メモリサブブロ
ックにおいてリフレッシュが、内部で定められる活性化
期間ワード線を選択状態へ駆動して実行される。
【０２１７】デマルチプレクサ３４は、内部リフレッシ
ュ指示ＡＲＥＦを選択して、対応のメモリブロックに対
するローカルリフレッシュ活性化信号ＲＦＡＣＴＬを生
成するかまたは、次段の回路へ、この内部リフレッシュ
指示ＡＲＥＦを転送する。このデマルチプレクサ３４を
制御するために、アレイ活性化信号ＡＣＴ１およびＡＣ
Ｔ２を受けるＯＲ回路１１５と、ＯＲ回路１１５の出力
信号とアレイ活性化信号ＡＣＴ０を受けるＯＲ回路１１
７と、ＯＲ回路１１７の出力信号とリフレッシュ完了指
示信号ＲＦＣＯＭを受けるＯＲ回路１１８が設けられ
る。
【０２１８】したがって、対応のメモリサブブロックま
たは隣接メモリサブブロックにおいてアレイが活性状態
のときには、デマルチプレクサ３４は、この内部リフレ
ッシュ指示ＡＲＥＦを次段の回路へ転送する。
【０２１９】このアレイ活性化信号ＡＣＴ０を生成する
セット／リセットフリップフロップ１１０は、図３１に
示す構成と同様、ＡＮＤ回路１０９の出力信号に応答し
てセットされる。しかしながら、このリセット時におい
ては、マルチプレクサ１２４の出力信号に従ってリセッ
トされる。マルチプレクサ１２４は、アレイ活性化信号
ＡＣＴ０をそれぞれ所定時間遅延する遅延回路１２０お
よび１２２の出力信号の一方を、リフレッシュ実行ブロ
ック指示信号ＲＦＥＸｉに従って選択する。すなわち、
マルチプレクサ１２４は、リフレッシュ実行ブロック指
示信号ＲＦＥＸｉが活性状態のときには、遅延時間の短
い遅延回路１２０の出力信号を選択して、セット／リセ
ットフリップフロップ１１０のリセット入力へ与える。
一方、このリフレッシュ実行ブロック指示信号ＲＦＥＸ
ｉが非活性状態のときには、マルチプレクサ１２４は、
遅延時間の長い遅延回路１２２の出力信号を選択してセ
ット／リセットフリップフロップ１１０のリセット入力
へ与える。このマルチプレクサ１２４の出力信号はま
た、リフレッシュ実効ブロック指示信号ＲＦＥＸｉを出
力するセット／リセットフリップフロップ１０１のリセ
ット入力へ与えられるこの図３４に示す構成において
は、通常動作モードすなわちノーマルアクセス時におい
ては、ブロックデコーダ５０からのブロックヒット信号
ＢＨＴとロウ系活性化信号ＲＡＣＴの活性化に従って、
セット／リセットフリップフロップ１１０がセットされ
て、アレイ活性化信号ＡＣＴ０が活性化される。遅延回
路１２２の有する遅延時間が経過すると、セット／リセ
ットフリップフロップ１１０がリセットされ、アレイ活
性化信号ＡＣＴ０が非活性化され、対応のメモリサブブ
ロックがプリチャージ状態へ復帰する。したがって、こ
の遅延回路１２２が有する遅延時間の間に、行選択およ
び列選択が行なわれ、メモリセルへのアクセスが行なわ
れる。
【０２２０】一方、リフレッシュ時においては、対応の
メモリサブブロックが非活性状態のときには、デマルチ
プレクサ３４により、内部リフレッシュ指示ＡＲＥＦが
選択され、ローカルリフレッシュ活性化信号ＲＦＡＣＴ
Ｌが活性化され、応じてセット／リセットフリップフロ
ップ１０１がセットされる。ローカルリフレッシュ活性
化信号ＲＦＡＣＴＬが活性化されると、トライステート
バッファ回路１０４および１０６の出力信号がＨレベル
となり、セット／リセットフリップフロップ１１０がセ
ットされる。このセット／リセットフリップフロップ１
１０のセットにより、アレイ活性化信号ＡＣＴ０が活性
化され、デマルチプレクサ３４は、内部リフレッシュ指
示ＡＲＥＦの取込を停止し、次段への転送を行なう。
【０２２１】しかしながら、既に、リフレッシュ活性化
信号ＲＦＡＣＴＬが取込まれており、内部で、このアレ
イ活性化信号ＡＣＴ０とリフレッシュアドレスとに従っ
てメモリセルの選択が行なわれてリフレッシュが実行さ
れる。遅延回路１２０の有する遅延時間が経過すると、
マルチプレクサ１２４が、この遅延回路１２０の出力信
号に従ってセット／リセットフリップフロップ１１０を
リセットし、アレイ活性化信号ＡＣＴ０が非活性化され
る。
【０２２２】また、このマルチプレクサ１２４からの出
力信号に従って、セット／リセットフリップフロップ１
０１がリセットされるため、また、リフレッシュ実行ブ
ロック指示信号ＲＦＥＸｉも、非活性状態へ駆動され
る。このリフレッシュ実行ブロック指示信号ＲＦＥＸｉ
の非活性化に応答してセット／リセットフリップフロッ
プ３６ａがセットされ、リフレッシュ完了指示信号ＲＦ
ＣＯＭが活性化され、デマルチプレクサ３４は、内部リ
フレッシュ指示ＡＲＥＦを次段回路へ転送する状態に設
定される。
【０２２３】したがって、この図３４に示すローカル制
御回路の構成の場合、図３５にその動作タイミング図を
示すように、ロウアクセス時において、ロウ系活性化信
号ＲＡＣＴに従って遅延回路１２２が有する遅延時間の
間アレイ活性化信号ＡＣＴ０が活性化され、一方、リフ
レッシュ実行時においては、内部リフレッシュ指示ＡＲ
ＥＦに従って遅延回路１２０の有する遅延時間アレイ活
性化信号ＡＣＴ０が活性化される。したがって、ノーマ
ルアクセス時においては、このアレイ活性化信号ＡＣＴ
０の期間中に、行および列の選択が行なわれ、メモリセ
ルへのデータアクセスが行なわれる。一方、リフレッシ
ュ時においては、アレイ活性化信号ＡＣＴ０の活性化
時、行選択が行なわれてメモリセルの記憶データのリフ
レッシュが実行される。列選択は行われない。
【０２２４】ノーマルアクセス時において、メモリサイ
クルが遅延回路１２２の有する遅延時間で決定されるこ
とになり、プリチャージコマンドを特に発行する必要が
なく、予め定められたサイクル時間で、高速にデータの
アクセスを行なうことができる。
【０２２５】［ローカル制御回路の変更例］図３６は、
アドレス切換部の変更例を示す図である。この図３６に
おいては、ローカル制御回路ＬＣＴ０−ＬＣＴｍそれぞ
れに対応して、リフレッシュアドレス信号ＲＦＡＤとノ
ーマルワード線アドレス信号ＡＤＷＬの一方を選択する
デマルチプレクサＤＭＵＸ０−ＤＭＵＸｍが設けられ
る。これらのデマルチプレクサＤＭＵＸ０−ＤＭＵＸｍ
は、内部リフレッシュ指示ＡＲＥＦに従って、リフレッ
シュアドレス信号ＲＦＡＤおよびノーマルワード線アド
レス信号ＡＤＷＬの一方を選択して、ローカルロウ系制
御回路ＬＲＣＴ０−ＬＲＣＴｍへ伝達する。これらのロ
ーカルロウ系制御回路ＬＲＣＴ０−ＬＴＣＴｍへは、ま
たブロックアドレス信号ＡＤＳＢが与えられる。
【０２２６】ブロックアドレス信号ＡＤＳＢは、アドレ
ス入力回路から、ローカル制御回路ＬＣＴ０−ＬＣＴｍ
に共通に、ブロックアドレスバス１３０を介して伝達さ
れる。ワード線アドレス信号ＡＤＷＬは、ワード線アド
レスバス１３２を介して、メイン制御回路に含まれるワ
ード線アドレス入力回路から、共通に、ローカル制御回
路ＬＣＴ０−ＬＣＴｍに伝達される。リフレッシュアド
レス発生回路からのリフレッシュアドレス信号ＲＦＡＤ
は、リフレッシュアドレスバス１３４を介して、これら
のローカル制御回路ＬＣＴ０−ＬＣＴｍに共通に伝達さ
れる。
【０２２７】この図３６に示す構成の場合、ローカル制
御回路ＬＣＴ０−ＬＣＴｍそれぞれの入力部で、リフレ
ッシュアドレス信号ＲＦＡＤとノーマルワード線アドレ
ス信号ＡＤＷＮの一方を選択している。したがって、こ
のアドレスバス１３２および１３４の各ビットを転送す
る信号線の負荷を同じとすることができ、ノーマルアク
セス時およびリフレッシュ動作時のロウ系回路の動作タ
イミングを同じとすることができ、確実に、ロウ系回路
をノーマルアクセス時およびリフレッシュ動作時に安定
に動作させることができる。
【０２２８】なお、図３６に示す構成においては、アド
レスデマルチプレクサＤＭＵＸ０−ＤＭＵＸｍは、内部
リフレッシュ指示ＡＲＥＦに従ってその接続経路が設定
されている。しかしながら、ローカルロウ系制御回路Ｌ
ＲＣＴ０−ＬＲＣＴｍそれぞれにおいて、リフレッシュ
実行ブロック指示信号ＲＦＥＸｉに従ってその接続経路
が設定されてもよい。リフレッシュ実行時に、ローカル
ロウ系制御回路ＬＲＣＴ０−ＬＲＣＴｍにおいて、リフ
レッシュアドレス信号ＲＦＡＤを取込み、リフレッシュ
動作を実行する。
【０２２９】なお、図３６に示す構成において、ローカ
ルロウ系制御回路ＬＲＣＴ０−ＬＲＣＴｍそれぞれにお
いて、ノーマルアクセスとリフレッシュの競合を検出
し、その競合検出結果を中央の制御回路へ伝達して、中
央の制御回路で、これらの信号一致検出信号に従って、
アクセス競合が判定されてもよい。すなわち、図３０に
示す一致検出回路ＤＴＣ０−ＤＣＴｍを、それぞれ、ロ
ーカルロウ系制御回路ＬＲＣＴ０−ＬＲＣＴｍ内に配置
し、隣接ブロック間におけるリフレッシュ実行ブロック
指示信号ＲＦＥＸに従って、リフレッシュとノーマルア
クセスの競合を検出する構成が用いられてもよい。ただ
し、この一致判定結果は、メインロウ系制御信号ＲＡＣ
Ｔ（メインロウ活性化信号ＲＣＮＴＡ）の発行前に、確
定している必要がある。
【０２３０】以上のように、この発明の実施の形態１に
従えば、ノーマルアクセスとリフレッシュとの競合を防
止して、リフレッシュ実行可能なメモリブロックに対し
てリフレッシュを行なうように構成しており、完全にリ
フレッシュを外部に隠すことができ、外部からは、リフ
レッシュの制御を行なうことなく、データアクセス指示
のみを指定してアクセスする擬似ＳＲＡＭインターフェ
イスを実現することができる。
【０２３１】［実施の形態２］図３７は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を概略的
に示す図である。図３７において、メモリサブブロック
ＭＢ０−ＭＢ２ｋ−１が、メモリサブブロックＭＢ０−
ＭＢｋ−１を含む下位ブロックＬＢと、メモリサブブロ
ックＭＢｋ−ＭＢ２ｋ−１を含む上位ブロックに分割さ
れる。これらのメモリブロックＭＢ０−ＭＢ２ｋ−１そ
れぞれに対して、ローカル制御回路ＬＣＴ０−ＬＣＴ２
ｋ−１が配置される。
【０２３２】ローカル制御回路ＬＣＴ０−ＬＣＴ２ｋ−
１は、実施の形態１において説明した構成と同様の構成
を備える。ただし、図３７においては、これらのローカ
ル制御回路ＬＣＴ０−ＬＣＴ２ｋ−１それぞれにおい
て、ノーマルワード線アドレス信号ＡＤＷＬとリフレッ
シュアドレス信号ＲＦＡＤの一方を選択するマルチプレ
クサＭＵＸを示す。
【０２３３】メモリサブブロックＭＢ０−ＭＢｋ−１で
構成される下位ブロックＬＢに対してリフレッシュ活性
化転送パス１５０が設けられ、メモリサブブロックＭＢ
ｋ−ＭＢ２ｋ−１で構成される上位ブロックＵＢに対し
て、リフレッシュ活性化転送パス１５２が設けられる。
これらのリフレッシュ活性化転送パス１５０および１５
２は、それぞれ、内部リフレッシュ指示ＡＲＥＦを転送
する。リフレッシュ実行可能なメモリサブブロックに対
するローカル制御回路に内部リフレッシュ指示が取込ま
れる。リフレッシュが行なわれない場合、これらのリフ
レッシュ活性化転送パス１５０および１５２のそれぞれ
の返送路１４０および１４２に、ブロックリフレッシュ
スキップ指示信号ＡＢＲＦＬおよびＡＢＲＦＵが返送さ
れる。
【０２３４】このリフレッシュスキップ指示返送路１４
０上のブロックリフレッシュスキップ指示ＡＢＲＦＬが
スキップカウンタ１５４へ与えられ、またリフレッシュ
活性化転送パス１５２からの返送リフレッシュ指示信号
（ブロックリフレッシュスキップ指示）ＡＢＲＦＵが、
返送路１４２を介してスキップカウンタ１５６へ与えら
れる。
【０２３５】これらのスキップカウンタ１５４および１
５６は、内部リフレッシュ指示ＡＲＥＦが発行されると
カウント値を１減分し、ブロックリフレッシュスキップ
指示ＡＢＲＦＬおよびＡＢＲＦＵがそれぞれ与えられる
と、そのカウント値が１増分される。ただし、実施の形
態１と同様、これらのスキップカウンタ１５４および１
５６は、カウント値の減分動作時において、カウント値
の最小値は０であり、カウント値が０のときに内部リフ
レッシュ指示が発行されても、そのカウント値は０を取
る。
【０２３６】これらのスキップカウンタ１５４および１
５６のスキップフラグＲＦＳＫＬおよびＲＦＳＫＵが、
ＯＲ回路１５８を介してリフレッシュスキップフラグＲ
ＦＳＫＰとしてリフレッシュ活性部１６０へ与えられ
る。スキップカウンタ１５４および１５６は、そのカウ
ント値が０のときに、フラグＲＦＳＫＬおよびＲＦＳＫ
Ｕがそれぞれデアサート状態とし、カウント値が０と異
なる場合には、これらのフラグＲＦＳＫＬおよびＲＦＳ
ＫＵは、アサート状態に設定される。
【０２３７】リフレッシュ活性部１６０は、図４に示す
構成において、リフレッシュタイマ１０、ＯＲ回路１
３、リフレッシュフラグ発生回路１４およびリフレッシ
ュ指示発生回路１６およびリフレッシュデコーダ１５を
含む構成に対応し、リフレッシュスキップフラグＲＦＳ
ＫＰがアサート状態の間、繰返し、内部リフレッシュ指
示ＡＲＥＦを発行する。
【０２３８】この内部リフレッシュ指示ＡＲＥＦは、ワ
ンショットのパルス信号であってもよく、また、リフレ
ッシュ活性化信号ＲＦＡＣＴとリフレッシュプリチャー
ジ活性化信号ＲＦＰＲＣとで構成されてもよい。以下の
説明においては、特に断らない限り、この内部リフレッ
シュ指示ＡＲＥＦは両者の場合を含む。
【０２３９】リフレッシュ活性化転送パス１５０および
１５２は、それぞれ、図５に示す内部リフレッシュ指示
転送経路を含む。すなわち図５において、メモリサブブ
ロックＭＢ０−ＭＢｍに共通に１つの転送路が設けられ
ている構成に代えて、１つの内部リフレッシュ指示ＡＲ
ＥＦの転送経路が、下位メモリブロックＬＢおよび上位
メモリブロックＵＭそれぞれに設けられる。
【０２４０】なお、このリフレッシュ活性化転送パス１
５０および１５２において、内部リフレッシュ取込用の
デマルチプレクサがメモリサブブロックに対応して配置
される。このデマルチプレクサは、ローカル制御回路内
に配置されるが、図３７においては説明を簡略化するた
めに、このデマルチプレクサがローカル制御回路外部に
配置されるように示す。
【０２４１】メモリサブブロックＭＢ０−ＭＢ２ｋ−１
それぞれにおいて、ワード線が（ｎ＋１）本配置されて
いる場合、リフレッシュ周期がｔＲＥＦの場合には、全
ワード線を１回リフレッシュするために必要とされるリ
フレッシュサイクル時間は、ｔＲＥＦｍａｘ＝ｔＲＥＦ
・（２ｋ）・（ｎ＋１）となる。したがって、すべての
メモリセルに対しては、少なくとも、時間ｔＲＥＦｍａ
ｘのデータ保持時間を保証する必要がある。
【０２４２】このリフレッシュサイクル時間ｔＲＥＦｍ
ａｘを、リフレッシュ活性化転送パス１５０および１５
２を別々に設けることにより、半減する。すなわち、リ
フレッシュ活性化転送パス１５０および１５２それぞれ
に対して並行して、内部リフレッシュ指示ＡＲＥＦを発
行する。したがってこの場合、下位メモリブロックＬＭ
および上位メモリブロックＵＭそれぞれにおいてリフレ
ッシュが実行される。リフレッシュがスキップされた場
合には、スキップカウンタ１５４または１５６のカウン
ト値が増分され、このスキップされたメモリサブブロッ
クに対するリフレッシュが行なわれるまで、先の実施の
形態１と同様にして、内部リフレッシュ指示ＡＲＥＦが
繰返し発行される。
【０２４３】したがって、たとえば、下位メモリブロッ
クＬＢにおいて、１つのリフレッシュアドレスＲＦＡＤ
に従ってリフレッシュが実行され、かつ上位メモリブロ
ックＵＢにおいてリフレッシュがスキップされた場合、
スキップカウンタ１５４のリフレッシュスキップフラグ
（指示信号）ＲＦＳＫＬは、デアサート状態であり、一
方、スキップカウンタ１５６の出力するリフレッシュス
キップフラグＲＦＳＫＵはアサート状態である。この状
態においては、ＯＲ回路１５８のリフレッシュスキップ
ＲＦＳＫＰがアサート状態となり、リフレッシュ活性部
１６０は、再び、内部リフレッシュ指示ＡＲＥＦを、先
の実施の形態１と同様の構成に従って、リフレッシュ活
性化転送パス１５０および１５２に並列に転送する。
【０２４４】このリフレッシュ指示の再送時において、
下位メモリブロックＬＢにおいてリフレッシュアドレス
ＲＦＡＤに従って別のメモリサブブロックにおいてリフ
レッシュが実行される可能性がある。この場合、下位メ
モリブロックＬＢと上位メモリブロックＵＢとでリフレ
ッシュ実行回数が異なり、全ブロックリフレッシュ完了
信号ＡＬＢＲＦＣの発生タイミングの制御、すなわちリ
フレッシュアドレスの更新の制御が複雑になる。
【０２４５】上述のようなリフレッシュ指示のスキップ
のための再送時においては、スキップカウンタ１５４お
よび１５６からのリフレッシュスキップフラグＲＦＳＫ
ＬおよびＲＦＳＫＵとに従って、リフレッシュがスキッ
プされたメモリブロックに対してのみ、内部リフレッシ
ュ指示ＡＲＥＦを発行する。すなわち、リフレッシュス
キップフラグＲＦＳＫＬがＬレベルであり、リフレッシ
ュスキップフラグＲＦＳＫＵがＨレベルのときには、内
部リフレッシュ指示ＡＲＥＦを上位ブロックＵＢに対し
てのみ転送し、下位ブロックＬＢに対しては内部リフレ
ッシュ指示ＡＲＥＦをデアサート状態に維持する。逆
に、上位ブロックＵＢにおいてリフレッシュが実行さ
れ、下位ブロックＬＢにおいてリフレッシュがスキップ
された場合には、上位ブロックＵＢに対する内部リフレ
ッシュ指示ＡＲＥＦをデアサート状態に維持し、下位ブ
ロックＬＢに対してリフレッシュ指示ＡＲＥＦをアサー
ト状態とする。
【０２４６】上述の構成を実現するために、下位ブロッ
クＬＢに対しては、リフレッシュスキップフラグＲＦＳ
ＫＬがＬレベルでありかつリフレッシュスキップフラグ
ＲＦＳＫＵがＨレベルのときに内部リフレッシュ指示Ａ
ＲＥＦをデアサート状態に維持するゲート回路を配置す
る。また、上位ブロックＵＢに対しては、リフレッシュ
スキップフラグＲＦＳＫＵがＬレベルでかつリフレッシ
ュスキップフラグＲＦＳＫＬがＨレベルのときに内部リ
フレッシュ指示ＡＲＥＦをデアサート状態に維持するゲ
ート回路を配置する。リフレッシュスキップフラグＲＦ
ＳＫＵおよびＲＦＳＫＬがともにＨレベルのときまたは
ともにＬレベルのときには、これらのゲート回路は、リ
フレッシュ活性部から与えられた内部リフレッシュ指示
ＡＲＥＦを対応のリフレッシュ活性化転送パスに転送す
る。
【０２４７】上述の構成の具体的構成としては、例えば
下位ブロックＬＢのゲート回路として、リフレッシュス
キップフラグＲＦＳＫＵの反転信号とリフレッシュスキ
ップフラグＲＦＳＫＬとを受けるＡＮＤ回路と、このＡ
ＮＤ回路の出力信号と内部リフレッシュ指示ＡＲＥＦと
を受けるＡＮＤ回路とを配置する。
【０２４８】上述の構成に代えて以下の構成を用いるこ
ともできる。すなわち、上位ブロックＵＢにおいてリフ
レッシュがスキップされ下位ブロックＬＢにおいてリフ
レッシュが実行された場合、再度リフレッシュ指示ＡＲ
ＥＦを発行する。このとき、下位ブロックＬＢにおいて
も次のメモリサブブロックにおいてリフレッシュを実行
する。下位ブロックＬＢにおいて全メモリサブブロック
においてリフレッシュが実行されると下位ブロックリフ
レッシュ完了フラグをアサートする。この下位ブロック
リフレッシュ完了フラグがアサートされかつ上位ブロッ
クに対するリフレッシュが完了していない間は、下位ブ
ロックＬＢに対する内部リフレッシュ指示ＡＲＥＦの発
行を停止する。
【０２４９】上位ブロックにおいてリフレッシュが完了
すると上位ブロックリフレッシュ完了フラグをアサート
する。これらの上位ブロックリフレッシュ完了フラグお
よび下位リフレッシュ完了フラグがともにアサートされ
るとリフレッシュアドレスを更新して、上位および下位
ブロックリフレッシュ完了フラグをデアサートする。
【０２５０】従って、この構成の場合、リフレッシュタ
イミングは同じであるものの、リフレッシュが上位ブロ
ックＵＢおよび下位ブロックで個々に進行することにな
る。
【０２５１】この構成は、内部リフレッシュ発行回数を
カウントするカウンタを上位ブロックＵＢおよび下位ブ
ロックＬＢそれぞれに配置し、カウント動作をリフレッ
シュスキップフラグがアサート状態のときには停止する
ことにより実現される。カウンタのカウント値が対応の
ブロックのメモリサブブロックの数に到達したときにブ
ロックリフレッシュ完了フラグをアサートする。上位お
よび下位ブロックのリフレッシュ完了フラグがともにア
サートされると、リフレッシュスキップフラグＲＦＳＫ
Ｐがデアサートされ、また、全ブロックリフレッシュ完
了フラグを立ててリフレッシュアドレスを更新する。
【０２５２】上述の構成のいずれにおいても、上位ブロ
ックＵＢおよび下位ブロックＬＢにおけるメモリサブブ
ロックのリフレッシュが完了すると、リフレッシュスキ
ップフラグＲＦＳＫＰがデアサート状態となり、また、
リフレッシュ活性部１６０において、全ブロックリフレ
ッシュ完了信号ＡＬＢＲＦＣが活性化されて、リフレッ
シュワード線カウンタのカウント値が１増分されて、次
のリフレッシュアドレスが生成される。
【０２５３】この図３７に示す構成の場合、上位ブロッ
クＵＢおよび下位ブロックＬＢにおいて同時にリフレッ
シュが実行されるため、メモリサブブロックを１つずつ
リフレッシュする構成に較べて、そのリフレッシュサイ
クル時間ｔＲＡＦｍａｘを半減することができ、確実
に、データを保持することができる。
【０２５４】また、１つのブロックにおいてリフレッシ
ュがスキップされ、そのメモリサブブロックに対するリ
フレッシュ完了まで、他方のブロックにおいては、リフ
レッシュが停止される構成の場合、リフレッシュスキッ
プ時においてはデータアクセスが行なわれたときに、繰
返し内部リフレッシュ指示ＡＲＥＦが発行されるため
に、リフレッシュ間隔より短い期間で、スキップされた
メモリサブブロックに対するリフレッシュが実行され、
リフレッシュ間隔が長くなるのが防止される。
【０２５５】以上のように、この発明の実施の形態２に
従えば、メモリブロックを２つに分割し、上位ブロック
および下位ブロックそれぞれ並行して、内部リフレッシ
ュ指示を発行してリフレッシュを実行するように構成し
ており、複数のメモリサブブロックにおいて同時にリフ
レッシュが実行され、リフレッシュサイクル時間を短く
することができ、メモリセルの記憶データの保持特性を
大幅に改善することができる。
【０２５６】［実施の形態３］図３８は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図３８において、メモリサブブロック
ＭＢ０−ＭＢｍそれぞれに対応して設けられるローカル
制御回路ＬＣＴ０−ＬＴＣｍにおいて、リフレッシュア
ドレスを発生するカウンタ１６５が設けられる。これら
のカウンタ１６５は、個々にカウント動作を行なって、
リフレッシュアドレスを生成する。メモリサブブロック
ＭＢ０−ＭＢｍそれぞれにおいては、ノーマルワード線
およびスペアワード線が配置される。このカウンタ１６
５は、ノーマルワード線を特定するノーマルワード線リ
フレッシュアドレスと、スペアワード線を特定するスペ
アワード線リフレッシュアドレス両者を生成する。
【０２５７】ローカル制御回路ＬＣＴ０−ＬＣＴｍに
は、メイン制御回路内に配置されたリフレッシュ制御回
路１７０からの内部リフレッシュ指示ＡＲＥＦが発行さ
れ、リフレッシュ実行可能なメモリブロックにおいてリ
フレッシュが実行される。このローカル制御回路ＬＣＴ
ｍを介して、リフレッシュスキップ指示信号ＡＢＲＦＳ
が、リフレッシュ制御回路１７０へ返送される。
【０２５８】リフレッシュ制御回路１７０は、先の実施
の形態１において示す構成（図７参照）と同様の構成を
備え、この返送された内部リフレッシュ指示に対応する
リフレッシュスキップ指示信号ＡＢＲＦＳをカウントし
て、そのスキップカウンタのカウント値に従ってメモリ
サブブロックにおいてリフレッシュがスキップされたか
否かを判定し、判定結果に従って内部リフレッシュ指示
ＡＲＥＦを発行する。リフレッシュスキップ時におい
て、内部リフレッシュ指示ＡＲＥＦを発行するシーケン
スは実施の形態１と同様である。
【０２５９】このリフレッシュ制御回路１７０は、メモ
リサブブロックＭＢ０−ＭＢｍにおいて、すべてのワー
ド線に対し１回リフレッシュが実行されると、全ブロッ
クリフレッシュ完了指示信号ＡＬＢＲＦＣを発行し、ロ
ーカル制御回路ＬＣＴ０−ＬＣＴｍのカウンタ１６５の
カウント値を初期値にリセットする。
【０２６０】図３９は、ローカル制御回路ＬＣＴｉのワ
ード線アドレスに関連する部分の構成を概略的に示す図
である。この図３９に示す構成においては、１本のスペ
アワード線ＳＷＬが配置される。
【０２６１】図３９において、カウンタ１６５は、ワー
ド線アドレス信号を生成するＮビットカウンタ１６５ａ
と、このＮビットカウンタ１６５ａのカウントアップ信
号ＣＵＰに従ってカウント値を１増分するスペアビット
カウンタ１６５ｂを含む。このスペアビットカウンタ１
６５ｂは、１ビットカウンタであり、そのカウント値が
“１”のときに、スペアワード線ＳＷＬを特定する。こ
れらのＮビットカウンタ１６５ａは、リフレッシュ指示
ＡＲＥＦに従ってリフレッシュ実行後、そのカウント値
を１更新する。スペアビットカウンタ１６５ｂは、全ブ
ロックリフレッシュ完了指示信号ＡＬＢＲＦＣの活性化
時そのカウント値が初期値にリセットされる。
【０２６２】ローカル制御回路ＬＣＴｉは、さらに、外
部からのワード線アドレス信号ＡＤＷＬが、不良ノーマ
ルワード線を指定しているかを判定するスペア判定回路
１７０と、Ｎビットカウンタ１６５ａのカウント値と外
部からのワード線アドレス信号ＡＤＷＬの一方を選択す
るマルチプレクサ１７１と、スペア判定回路１７０のス
ペア判定信号ＳＰＥＮＦとスペアビットカウンタ１６５
ｂのカウント値の一方を選択してスペアイネーブル信号
ＳＰＥＮを生成するマルチプレクサ１７２と、マルチプ
レクサ１７２からのスペアイネーブル信号ＳＰＥＮの非
活性化時、マルチプレクサ１７１から与えられるアドレ
ス信号をデコードして、アドレス指定されたノーマルワ
ード線ＮＷＬを選択状態へ駆動するノーマルデコーダ／
ワードドライバ１７３と、マルチプレクサ１７２からの
スペアイネーブル信号ＳＰＥＮの活性化時スペアワード
線ＳＷＬを選択状態へ駆動するスペアワードドライバ１
７４を含む。
【０２６３】外部から与えられるワード線アドレス信号
ＡＤＷＬは、Ｎビットアドレス信号であり、ノーマルデ
コーダ／ワードドライバ１７３は、図示しないローカル
ロウ系制御回路からのロウアドレスデコードイネーブル
信号ＲＡＤＥとワード線駆動タイミング信号ＲＸＴとに
従って、スペアイネーブル信号ＳＰＥＮの非活性化時、
アドレス指定されたノーマルワード線ＮＷＬを選択状態
へ駆動する。一方、このノーマルデコーダ／ワードドラ
イバ１７３は、スペアイネーブル信号ＳＲＥＮの活性化
時非活性化され、アドレス指定されたノーマルワード線
が不良アドレスに対応するワード線のときには、アドレ
ス指定されたワード線に対するドライブ動作は行なわな
い。
【０２６４】スペアワードドライバ１７４は、このスペ
アイネーブル信号ＳＰＥＮの活性化時、ワード線駆動タ
イミング信号ＲＸＴに従ってスペアワード線ＳＷＬを選
択状態へ駆動する。
【０２６５】これらのマルチプレクサ１７１および１７
２は、チップイネーブル信号／ＣＥとリフレッシュ実行
ブロック指示信号ＲＦＥＸｉを受けるＯＲ回路１７５の
出力信号によりその接続経路が制御される。リフレッシ
ュ実行ブロック指示信号ＲＦＥＸｉは、実施の形態１に
おいて説明した態様で図示しないローカルロウ系制御回
路から生成され、対応のメモリサブブロックにおいてリ
フレッシュが行なわれるときに、リフレッシュ実行ブロ
ック指示信号ＲＦＥＸｉが活性化される。
【０２６６】したがってマルチプレクサ１７１および１
７２は、チップイネーブル信号／ＣＥがＨレベルであ
り、スタンバイ状態にあるときまたはリフレッシュ実行
ブロック指示信号ＲＦＥＸｉが活性状態のときに、それ
ぞれＮビットカウンタ１６５ａおよびスペアビットカウ
ンタ１６５ｂの出力カウント値を選択する。
【０２６７】スペア判定回路１７０は、たとえばヒュー
ズプログラム回路で構成され、外部からのアドレス信号
ＡＤＷＬが、不良ノーマルワード線を指定するとき、ス
ペア判定信号ＳＰＥＮＦを活性状態へ駆動する。
【０２６８】ゲート回路１７７は、スペアビットカウン
タ１６５ｂの出力カウント値ＳＰＢがＨレベルのときに
は、Ｌレベルの信号を出力し、Ｎビットカウンタ１６５
ａに対する内部リフレッシュ指示ＡＲＥＦをデアサート
状態に維持する。Ｎビットカウンタ１６５ａは、ゲート
回路１７７の出力信号がＨレベルとなると、そのリフレ
ッシュ指示ＡＲＥＦに従ってリフレッシュが実行される
と、そのカウント値を更新する。なお、このＮビットカ
ウンタ１６５ａは、内部リフレッシュ指示ＡＲＥＦが与
えられるとカウント値を更新して、そのリフレッシュサ
イクルにおけるリフレッシュアドレスを生成するように
構成されてもよい。
【０２６９】一方、スペアビットカウンタ１６５ｂは、
全ブロックリフレッシュ完了指示信号ＡＲＢＲＦＣが与
えられると、そのカウント値ＳＰＢがリセットされる。
この全ブロックリフレッシュ完了指示信号ＡＲＢＲＦＣ
は、全メモリサブブロックにおいてスペアビットカウン
タ１６５ｂのカウント値ＳＰＢがアサートされると、リ
フレッシュ指示ＡＲＥＦ発行後に所定のタイミングで活
性化される。すなわち全メモリサブブロックにおいてス
ペアワード線のリフレッシュが完了すると、メイン制御
回路から発行される。しかしながら、各メモリサブブロ
ックにおいて、取込んだリフレッシュ指示ＡＲＥＦをＮ
ビットカウンタでカウントしており、カウント値が最大
値に到達し次のカウント時においてカウント値が初期値
に戻るため、特にこの全ブロックリフレッシュ完了指示
信号ＡＲＢＲＦＣをメイン制御回路から発行する必要は
ない。次に、この図３９に示すＮビットカウンタ１６５
ａおよびスペアビットカウンタ１６５ｂの動作を、図４
０に示すタイミング図を参照して説明する。
【０２７０】Ｎビットカウンタ１６５ａは、スペアビッ
トカウンタ１６５ｂの出力カウント値ＳＰＢがＬレベル
のときには、取込んだ内部リフレッシュ指示ＡＲＥＦに
従ってカウント動作を行なう。したがって、初期値（０
…０）から、内部リフレッシュ指示ＡＲＥＦを取り込ん
でリフレッシュを実行するごとに、Ｎビットカウンタ１
６５ａのカウント値が１ずつ増分される。
【０２７１】このＮビットカウンタ１６５ａの出力カウ
ント値が、（１…１）の最大値に到達すると、カウント
アップ信号ＣＵＰがＨレベルとなる。この状態で、リフ
レッシュ指示ＡＲＥＦが再び取込まれると、Ｎビットカ
ウンタ１６５ａのカウント値が初期値の（０…０）に復
帰し、カウントアップ信号ＣＵＰがＬレベルに立下が
る。このカウントアップ信号ＣＵＰの立下がりに応答し
てスペアビットカウンタ１６５ｂがカウント動作を行な
い、その出力カウント値ＳＰＢをＨレベルに立上げる。
【０２７２】リフレッシュ実行時においては、マルチプ
レクサ１７２は、スペアビットカウンタ１６５ｂのカウ
ント値ＳＰＢを選択しており、スペアイネーブル信号Ｓ
ＰＥＮが活性状態であり、ノーマルデコーダ／ワードド
ライバ１７３のワード線選択動作は禁止される。
【０２７３】また、スペアワード線に対するリフレッシ
ュ実行時においては、ゲート回路１７７の出力信号がＬ
レベルであり、Ｎビットカウンタ１６５ａはカウント動
作を行わないため、このスペアワード線のリフレッシュ
のために内部リフレッシュ指示ＡＲＥＦが与えられて
も、Ｎビットカウンタ１６５ａは、そのカウント値を初
期値に維持する。
【０２７４】したがって、スペアビットカウンタ１６５
ｂの出力カウント値ＳＰＢに従ってスペアワードドライ
バ１７４が動作し、スペアワード線ＳＷＬを選択状態へ
駆動する。
【０２７５】このスペアワード線に対するリフレッシュ
が完了すると、全メモリサブブロックにおいてスペアワ
ード線のリフレッシュが完了するまで、全ブロックリフ
レッシュリフレッシュ完了指示信号ＡＬＢＲＦＣの発行
が待ち合わされる。メモリサブブロックにおいてリフレ
ッシュサイクルを等しくするためである。
【０２７６】全メモリサブブロックにおいてスペアワー
ド線のリフレッシュが完了すると、全ブロックリフレッ
シュ完了指示信号ＡＲＢＲＦＣが発行され、スペアビッ
トカウンタ１６５ａがリセットされ、その出力カウント
値ＳＰＢがＬレベルにリセットされる。一方、Ｎビット
カウント１６５ａにおいては、初期値（０…０）を維持
する。したがって次の内部リフレッシュ指示ＡＲＥＦが
取込まれれると、このＮビットカウント１６５ａの出力
カウント値に従ってノーマルワード線のリフレッシュが
実行される。
【０２７７】このメモリサブブロックにおいて全ワード
線のリフレッシュが完了して、全ブロックリフレッシュ
完了指示信号ＡＲＢＲＦＣが発行されるまでリフレッシ
ュを待ち合わせる構成は、スペアビットカウンタ１６５
ｂの出力カウント値ＳＰＢがＨレベルとなりリフレッシ
ュが完了すると、メモリサブブロックのリフレッシュ完
了指示ＲＦＣＯＭを活性化する構成が用いられればよ
く、カウント値ＳＰＢがＨレベルのときにリフレッシュ
プリチャージ活性化信号ＲＦＰＲＣが取込まれてローカ
ルリフレッシュ活性化信号ＲＦＰＲＣＬが活性化される
と、セットされるフリップフロップを用いてリフレッシ
ュ完了指示ＲＦＣＯＭを発生する構成をローカル制御回
路内に設けることにより実現することができる。
【０２７８】図４１は、図３８および図３９に示す半導
体記憶装置のリフレッシュ実行シーケンスの一例を示す
図である。図４１において、クロックサイクル♯０にお
いて、クロック信号ＣＬＫの立上がりエッジにおいてリ
フレッシュ要求ＲＦＲＥＱが発行され、リフレッシュフ
ラグＲＦＬＧがＨレベルにアサートされる。このとき、
チップイネーブル信号／ＣＥはＨレベルである。したが
って、図３９に示すように、マルチプレクサ１７１およ
び１７２は、Ｎビットカウンタ１６５ａおよびスペアビ
ットカウンタ１６５ｂの出力カウント値を選択して、そ
れぞれ、ノーマルデコーダ／ワードドライバ１７３およ
びスペアワードドライバ１７４へ与えている。したがっ
て、このリフレッシュ時においてスペア判定回路１７０
によるスペア判定は行なわれず、既に、アドレス信号が
確定状態にある。このクロックサイクル♯０においてク
ロック信号ＣＬＫ立上がりエッジに同期して、内部リフ
レッシュ指示ＡＲＥＦ（リフレッシュ活性化信号ＲＦＡ
ＣＴ）を発行する。
【０２７９】クロックサイクル♯１においてチップイネ
ーブル信号／ＣＥがＬレベルに立下がり、次いでクロッ
クサイクル♯２において、ノーマルアクセス指示Ｒ／Ｗ
が発行されて、このリフレッシュが行なわれているメモ
リブロックＭＢ０と同じメモリブロックＭＢ０がブロッ
ク選択信号ＢＳ０により指定される。この状態において
は、リフレッシュとノーマルアクセスとが競合している
ため、ノーマルアクセスは、３クロックサイクル待合せ
られる。したがって、クロックサイクル♯０からクロッ
クサイクル♯５において、メモリブロックＭＢ０におい
てリフレッシュが実行され、クロックサイクル♯５にお
いて、リフレッシュフラグＲＦＬＧが非活性状態とな
り、メモリブロックＭＢ０のリフレッシュが完了した
後、メインロウ活性化信号ＲＣＮＴＡが中央制御回路か
ら発行されて、メモリブロックＭＢ０に対するアクセス
が行なわれる。
【０２８０】このとき、マルチプレクサ１７１および１
７２は、リフレッシュ完了時においてリフレッシュ実行
ブロック指示信号ＲＦＥＸｉが、Ｌレベルとなり、ＯＲ
回路１７５の出力信号がＬレベルとなるため、スペア判
定回路１７０の出力信号および外部からのアドレス信号
ＡＤＷＬを選択しており、外部からのアドレス信号ＡＤ
ＷＬに従って、メモリブロックＭＢ０において行選択動
作が行なわれる。
【０２８１】この図４１に示す動作シーケンスにおい
て、チップイネーブル信号／ＣＥは、データアクセスコ
マンド（Ｒ／Ｗコマンド）が発行される１クロックサイ
クル前に、Ｌレベルの活性状態に設定することが仕様で
定められる。しかしながら、このチップイネーブル信号
／ＣＥは、データアクセスコマンドを入力するサイクル
の４クロックサイクル前に入力するように仕様で定めら
れている場合には、このノーマルアクセスの遅延は生じ
ない。
【０２８２】したがって、このローカル制御回路ＬＣＴ
０−ＬＣＴｍそれぞれにおいてリフレッシュカウンタを
設け、リフレッシュサイクル時においては、このリフレ
ッシュアドレスカウンタ１６５の出力信号を、ノーマル
デコーダ／ワードドライバ１７３およびスペアワードド
ライバ１７４に与えておくことにより、デコード動作時
において、冗長判定を行う必要がなく、この冗長判定に
要する時間、デコード時間を短縮することができ、また
リフレッシュアドレス信号を中央の制御回路から転送す
る必要もなく、メモリブロックＭＢｋを活性化するタイ
ミングを、たとえば半クロックサイクル早く設定するこ
とができる。
【０２８３】すなわち、ノーマルアクセス時において
は、メインロウ活性化信号ＲＣＮＴＡが与えられたと
き、そのときのワード線アドレス信号を用いてスペア判
定回路１７０によるスペア判定動作を行なった後に、行
選択動作が行なわれる。したがって、この図４１に示す
ように、チップイネーブル信号／ＣＥがデアサート状態
のときに、リフレッシュ要求ＲＦＲＥＱが発行されたと
きには、チップイネーブル信号／ＣＥがアサート状態の
ときに比べて半クロックサイクル早く、すなわちクロッ
ク信号ＣＬＫの立上りに応答して内部リフレッシュ指示
ＡＲＥＦを発行することにより、リフレッシュ開始タイ
ミングを半クロックサイクル早くすることができる。
【０２８４】また、チップイネーブル信号／ＣＥのデア
サート時においては、リフレッシュによるロウ選択開始
タイミングを、半クロックサイクル、ノーマルアクセス
時よりも早くするため、合計１クロックサイクル期間、
リフレッシュサイクル期間を短くすることができ、外部
のプロセッサの待合せ期間を１クロックサイクル期間短
くすることができる。
【０２８５】図４２は、この発明の実施の形態３に従う
リフレッシュ指示発生回路の構成の一例を概略的に示す
図である。この図４２に示すリフレッシュ指示信号発生
回路１６の構成は、図１９に示すリフレッシュ指示信号
発生回路の構成に対応する。したがって、図１９に示す
リフレッシュ指示信号発生回路の構成要素と対応する部
分には同一参照番号を付しその詳細説明は省略する。
【０２８６】この図４２に示すリフレッシュ指示発生回
路１６の構成においては、チップイネーブル信号／ＣＥ
の活性化時リフレッシュ要求が発行された場合において
リフレッシュ開始タイミングを早くするために、パルス
発生回路１６ｇの出力信号ＲＦＴＲＧ１が、ＯＲ回路１
８２を介してパルス発生器１８３へ与えられる。一方、
ＡＮＤ回路１６ｄおよび発振回路１６ｉの出力信号は、
ＯＲ回路１８０を介して転送ゲート１８１へ与えられ
る。
【０２８７】転送ゲート１８１は、図２２に示す転送回
路７０と同様の構成を備え、クロック信号ＣＬＫがＨレ
ベルのときに、ＯＲ回路１８０の出力信号ＲＦＴＲＧ２
を取込み、クロック信号ＣＬＫがＬレベルとなると、こ
の取込んだリフレッシュトリガ信号ＲＦＴＲＧ２をＯＲ
回路１８２へ転送する。
【０２８８】ＯＲ回路１８２の出力信号はパルス発生器
１８３へ与えられる。このパルス発生器１８３から、リ
フレッシュ活性化信号ＲＦＡＣＴが出力される。このリ
フレッシュ活性化信号ＲＦＡＣＴが発生されてから、所
定時間経過後に、パルス発生器１８４から、リフレッシ
ュプリチャージ指示信号ＲＦＰＲＣが発生される。
【０２８９】このパルス発生器１８４に対してはまた、
リフレッシュトリガ信号ＲＦＴＲＧ１が与えられる。こ
のリフレッシュトリガ信号ＲＦＴＲＧ１が活性化された
ときには、パルス発生器１８４はリフレッシュプリチャ
ージ活性化信号ＲＦＰＲＣの発行タイミングを半サイク
ル早くする。このリフレッシュ活性化信号ＲＦＡＣＴが
半サイクル早く発行されるときには、ローカルロウ系制
御回路が、行選択動作を半サイクル早くするため、その
半サイクル早くなるタイミングに合わせるためである。
【０２９０】このリフレッシュトリガ信号ＲＦＴＲＧ１
は、また、ローカルロウ系制御回路のロウ系制御信号を
生成するパルス発生回路１１１に与えられる。パルス発
生回路１１１は、このリフレッシュトリガ信号ＲＦＴＲ
Ｇ１が活性化されると、アレイ活性化信号ＡＣＴが活性
化されたときには、行選択開始タイミングを例えば半ク
ロックサイクル早くする。冗長判定などの必要がないた
めに、行選択開始を、このリフレッシュトリガ信号ＲＦ
ＴＲＧ１が活性化されたときには、早くすることができ
る。
【０２９１】この図４２に示す構成を利用することによ
り、チップイネーブル信号／ＣＥがＨレベルのときにリ
フレッシュ要求ＲＦＲＥＱが発行された場合には、クロ
ック信号ＣＬＫの立上がりに応答してパルス発生器１８
３が、リフレッシュ活性化信号ＲＦＡＣＴを発行し、パ
ルス発生器１８４は、そのリフレッシュ活性化信号ＲＦ
ＡＣＴが発生されてから、リフレッシュトリガ信号ＲＦ
ＴＲＧ１の活性化時においては、その遅延時間を半サイ
クル短くしてリフレッシュプリチャージ活性化信号ＲＦ
ＰＲＣを発行する。
【０２９２】また、リフレッシュトリガ信号ＲＦＴＲＧ
１が活性化されたときには、アレイ活性化信号ＡＣＴが
活性化されてから行選択開始までを例えば半クロック早
くすることにより、リフレッシュ時のアレイ活性化期間
を、このリフレッシュトリガ信号ＲＦＴＲＧ１が非活性
状態のときと同じとすることができ、確実にリフレッシ
ュを行うことができる。
【０２９３】このリフレッシュトリガ信号ＲＦＴＲＧ１
の活性化時において、行選択開始を早くする構成として
は、例えば以下の構成を利用することができる。荒い活
性化信号ＡＣＴが活性化されてから遅延回路等を用い
て、所定期間経過後に行系制御信号ＲＡＤＥ、ＲＴＸ、
ＳＡＥなどが所定のシーケンスで活性化される。この行
系制御信号の最初に活性化されるロウ系制御信号の活性
化を遅延する遅延回路の段数を、リフレッシュトリガ信
号ＲＦＴＲＧ１に変更する。すなわち、リフレッシュト
リガ信号ＲＦＴＲＧ１が活性状態のときは、この遅延段
の段数を低減する。
【０２９４】又、これに代えて、アレイ活性化信号が活
性化されてから、リフレッシュトリガ信号ＲＦＴＲＧ１
が、活性化されているときには、行系制御信号の活性化
をクロック信号の半クロックサイクル早くする。この構
成は、クロック信号に従って、行系制御信号をの最初に
活性化されるトリガ信号を半クロック遅延する転送回路
と、リフレッシュトリガ信号ＲＦＴＲＧ１に従ってこの
転送回路の出力信号と行系制御信号の最初に活性化され
るトリガ信号の一方を選択する。各行系制御信号がこの
選択されたトリガ信号に従って所定のシーケンスで活性
化される。
【０２９５】図４３は、図４２に示すパルス発生器１８
４の構成の一例を概略的に示す図である。図４３におい
て、パルス発生器１８４は、リフレッシュ活性化信号Ｒ
ＦＡＣＴの活性化に応答してワンショットのパルス信号
を発生するパルス発生回路１８４ａと、パルス発生回路
１８４ａの出力信号を所定時間遅延する遅延回路１８４
ｂと、遅延回路１８４ｂの出力信号をクロック信号ＣＬ
Ｋの半サイクル期間遅延して出力する半サイクル遅延回
路１８４ｃと、図４２に示すパルス発生回路１６ｇの出
力信号ＲＦＴＲＧ１の活性化に応答してリセットされ、
リフレッシュフラグＲＦＬＧの非活性化に応答してリセ
ットされるセット／リセットフリップフロップ１８４ｄ
と、このセット／リセットフリップフロップ１８４ｄの
出力Ｑからの信号に従って遅延回路１８４ｂおよび半サ
イクル遅延回路１８４ｃの出力信号の一方を選択してリ
フレッシュプリチャージ活性化信号ＲＦＰＲＣを発生す
るマルチプレクサ１８４ｅを含む。
【０２９６】遅延回路１８４ｃは、クロック信号ＣＬＫ
に同期して所定クロックサイクル期間遅延動作を行なう
転送ゲートで構成されてもよい。半サイクル遅延回路１
８４ｃは、このリフレッシュプリチャージ活性化信号Ｒ
ＦＰＲＣの活性化タイミングがクロック信号ＣＬＫが立
上がりエッジであるか立下がりエッジであるかに応じて
その転送動作のトリガとなるクロック信号ＣＬＫの論理
レベルが決定される。
【０２９７】図４２に示すパルス発生回路１６ｇの出力
信号ＲＦＴＲＧ１が活性化されると、セット／リセット
フリップフロップ１８４ｄがセットされ、マルチプレク
サ１８４ｅは、遅延回路１８４ｂの出力信号を選択す
る。この信号ＲＦＴＲＧ１の活性化時、リフレッシュ活
性化信号ＲＦＡＣＴは、半クロックサイクル早いタイミ
ングで活性化されている（図３２のＯＲ回路１８２によ
る）。したがって、パルス発生回路１８４ａおよび遅延
回路１８４ｂは、クロック信号ＣＬＫの半クロックサイ
クル期間早いタイミングでその出力信号を活性化する。
【０２９８】マルチプレクサ１８４ｅは、この状態にお
いては、遅延回路１８４ｂの出力信号を選択しており、
リフレッシュプリチャージ活性化信号ＲＦＰＲＣは、チ
ップイネーブル信号／ＣＥのアサート時のリフレッシュ
動作時よりも半クロックサイクル早いタイミングで活性
化される。遅延回路１８４ｂおよび１８４ｃが、クロッ
ク信号ＣＬＫに同期して相補的に転送動作を行なう構成
を利用することにより、正確にクロック信号に同期して
リフレッシュプリチャージ活性化信号ＲＦＰＲＣを発生
することができる。
【０２９９】リフレッシュ活性化信号ＲＦＡＣＴが半ク
ロックサイクル早いタイミングで活性化され、さらに、
遅延回路１８４ｂの出力信号をマルチプレクサ１８４ｅ
により選択して、半クロックサイクル早いタイミングで
リフレッシュプリチャージ活性化信号ＲＦＰＲＣを活性
化しており、合計１クロックサイクル期間、早いタイミ
ングでプリチャージ動作が実行される。
【０３００】チップイネーブル信号／ＣＥのデアサート
状態時においてリフレッシュを実行する場合、リフレッ
シュプリチャージ活性化信号ＲＦＰＲＣが１クロックサ
イクル期間早いタイミングで活性化されており、アレイ
活性化信号ＡＣＴも１クロックサイクル期間早いタイミ
ングで非活性化される。チップイネーブル信号／ＣＥが
アサート状態時におけるリフレッシュ時とリフレッシュ
期間は同じである。これにより、チップイネーブル信号
／ＣＥのデアサート時におけるリフレッシュ実行時、内
部でのリフレッシュ開始タイミングを１クロックサイク
ル期間早くすることができる。
【０３０１】この外部へのデータ出力遅延予告信号ＷＡ
ＩＴを発生する回路は、図２４および図２５において、
４サイクル遅延回路８４および９４にそれぞれ代えて、
３サイクル遅延回路が用いられればよい。
【０３０２】なお、仕様によりデータアクセスの３クロ
ックサイクル前にチップイネーブル信号／ＣＥをアサー
トされることが指定されている場合には、ノーマルアク
セスに遅延は生じないため、外部に対しデータ出力遅延
予告信号を発行する必要はない。
【０３０３】［変更例］図４４は、この発明の実施の形
態３の変更例の構成を概略的に示す図である。この図４
４においては、複数のスペアワード線が配置される。
【０３０４】図４４において、この不良アドレスが指定
されたかを外部からのアドレス信号ＡＤＷＬとそのプロ
グラムされた不良アドレスとに従って判定するスペア判
定回路２０２は、複数のスペアワード線ＳＰＷＬ０−Ｓ
ＰＷＬｋそれぞれに対応して設けられるスペア判定回路
を含み、複数ビットのスペア判定結果信号を出力する。
これらのスペア判定結果信号が、スペアワード線ＳＰＷ
Ｌ０−ＳＰＷＬ３それぞれに対応する。
【０３０５】ワード線選択部は、外部からのアドレス信
号ＡＤＷＬをデコードするノーマルデコーダ２００と、
リフレッシュワード線アドレスを発生するノーマルリフ
レッシュカウンタ２０３と、リフレッシュ時においてス
ペアワード線を特定するスペアリフレッシュアドレスを
生成するスペアリフレッシュシフトレジスタ２０４と、
ノーマルリフレッシュカウンタ２０３の出力信号をデコ
ードするデコーダ２０５と、ノーマルデコーダ２００の
出力信号とデコーダ２０５の出力信号の一方を、チップ
イネーブル信号／ＣＥとリフレッシュ実行ブロック指示
信号ＲＦＥＸｉを受けるＯＲ回路２１１の出力信号に従
って選択するマルチプレクサ２０６と、ＯＲ回路２１１
の出力信号に従ってスペア判定回路２０２の多ビットス
ペア判定信号とスペアリフレッシュシフトレジスタ２０
４の出力信号の一方を選択するマルチプレクサ２０７
と、マルチプレクサ２０７の出力信号の論理和を取って
スペアイネーブル信号ＳＰＥＮを生成するＯＲ回路２０
９と、マルチプレクサ２０６の出力信号に従ってアドレ
ス指定されたノーマルワード線ＮＷＬを選択状態へ駆動
するノーマルワードドライバ２０８と、マルチプレクサ
２０７から与えられるスペアアドレス信号に従ってスペ
アワード線ＳＰＷＬ０−ＳＰＷＬｋの１つを選択状態へ
駆動するスペアワードドライバ２１０を含む。
【０３０６】ノーマルワードドライバ２０８は、ＯＲ回
路２０９からのスペアイネーブル信号ＳＰＥＮの活性化
時そのワード線選択動作が停止される。
【０３０７】ノーマルリフレッシュカウンタ２０３は、
自身のカウントアップ信号ＣＵＰと取込んだリフレッシ
ュ指示ＡＲＥＦを受けるゲート回路２１２の出力信号に
従ってカウント動作を行ない、リフレッシュされるノー
マルワード線ＮＷＬを特定するアドレス信号を生成す
る。デコーダ２０５は、このノーマルリフレッシュカウ
ンタ２０３の出力カウント値をデコードし、ノーマルワ
ード線を特定するワード線選択信号を生成する。
【０３０８】スペアリフレッシュシフトレジスタ２０４
は、スペアワード線ＳＰＷＬ０−ＳＰＷＬｋそれぞれに
対応する出力ノードを有し、ノーマルリフレッシュカウ
ンタ２０３のカウントアップ信号ＣＵＰの活性化時、取
込んだリフレッシュ指示ＡＲＥＦに従ってカウント動作
（シフト動作）を行ない、スペアワード線を順次指定す
る。このスペアリフレッシュリフトレジスタ２０４のキ
ャリーＣＲＹに従ってノーマルリフレッシュカウンタ２
０３がリセットされる。
【０３０９】ゲート回路２１２は、このノーマルリフレ
ッシュカウンタ２０３のカウントアップ信号ＣＵＰがＬ
レベルのときに取込んだリフレッシュ指示ＡＲＥＦをカ
ウントして、ノーマルワード線を特定するリフレッシュ
ワード線アドレス信号を生成する。
【０３１０】図４５は、このスペア判定回路２０２の構
成をより具体的に示す図である。図４５に示すようにス
ペア判定回路２０２においては、スペアワード線ＳＰＷ
Ｌ０−ＳＰＷＬｋそれぞれに対応してスペア判定回路２
０２−０〜２０２−ｋが配置される。これらのスペア判
定回路２０２−０〜２０２−ｋの各々は、外部からのワ
ード線アドレス信号ＡＤＷＬとプログラムされた不良ア
ドレスと一致／不一致を比較し、一致した場合には、対
応のスペア判定結果信号ＳＰＥＮ０−ＳＰＥＮｋを選択
状態へ駆動する。ＯＲ回路２０９は、これらの通常動作
モード時においては、スペア判定結果信号ＳＰＥＮ０−
ＳＰＥＮｋの論理和に従ってスペアイネーブル信号ＳＰ
ＥＮを活性化する。
【０３１１】スペア判定結果信号ＳＰＥＮ０−ＳＰＥＮ
ｋがそれぞれ、スペアワード線ＳＰＷＬ０−ＳＰＷＬｋ
に対応して設けられるスペアワードドライブ回路に転送
されて、アドレス指定されたスペアワード線が選択状態
へ駆動される。
【０３１２】図４６は、図４４に示すノーマルリフレッ
シュカウンタ２０３およびスペアリフレッシュシフトレ
ジスタ２０４の動作を示すタイミング図である。図４６
においては、スペアワード線が、４本ＳＰＷＬ０−ＳＰ
ＷＬ３が配置されている場合の動作の一例として示され
る。
【０３１３】内部リフレッシュ指示ＡＲＥＦを取込む毎
に、リフレッシュカウンタ２０３がカウント動作を行な
い、初期値（０…０）から順にそのカウント値を１増分
する。スペアリフレッシュシフトレジスタ２０４は、カ
ウントアップ信号ＣＵＰはＬレベルであり、カウント動
作（シフト動作）は行なわず、この初期状態を維持する
（全出力はＬレベルの非選択状態）。
【０３１４】リフレッシュカウンタ２０３のカウント値
が最大値（１…１）に到達すると、カウントアップ指示
信号ＣＵＰが、Ｈレベルになる。このリフレッシュカウ
ンタ２０３のカウント値（１…１）に従ってリフレッシ
ュが完了すると、次の内部リフレッシュ指示ＡＲＥＦに
従って、シフトレジスタ２０４が、シフト動作を行な
い、スペアワード線ＳＰＷＬ０を指定する出力ノードを
アサート状態へ駆動する。ゲート回路２１２の出力信号
はＬレベルであり、リフレッシュカウンタ２０３はその
最大カウント値（１…１）を維持する。
【０３１５】スペアワード線ＳＰＷＬ０へのリフレッシ
ュ時においては、スペアイネーブル信号ＳＰＥＮが活性
化されるため、ノーマルワードドライバ２０８は非活性
状態を維持するため、対応のノーマルワード線ＮＷＬは
非選択状態を維持する。以降、このシフトレジスタ２０
４が、内部リフレッシュ指示ＡＲＥＦを取込む毎にシフ
ト動作を行ない、スペアワード線ＳＰＷＬ１−ＳＰＷＬ
３を順次指定する。
【０３１６】スペアワード線ＳＰＷＬ３がリフレッシュ
されると、スペアリフレッシュシフトレジスタ２０４か
らキャリＣＲＹが出力され、ノーマルリフレッシュカウ
ンタが初期値（０…０）にリセットされる。このノーマ
ルリフレッシュカウンタ２０３のリセットにより、カウ
ントアップ信号ＣＵＰがＬレベルに立下がり、スペアリ
フレッシュシフトレジスタ２０４が初期状態にリセット
される。この初期化時に応じてキャリＣＲＹはまたＬレ
ベルに設定される。以降、リフレッシュカウンタ２０３
が、また初期値からカウント動作を順次開始する。
【０３１７】なおキャリＣＲＹに代えて、全ブロックリ
フレッシュ完了指示信号ＡＬＢＲＦＣが発行されると、
これらのカウンタ２０３およびシフトレジスタ２０４が
リセットされる構成が用いられてもよい。この場合に
は、全メモリサブブロックからキャリＣＲＹが発生する
と全ブロックリフレッシュ完了指示信号ＡＬＢＲＦＣが
発行される。この構成により、全メモリサブブロックに
おいてリフレッシュサイクルをほぼ同じとすることがで
きる。
【０３１８】この図４４に示すように、リフレッシュア
ドレスをデコードして、ノーマルワードドライバ２０８
へマルチプレクサ２０６を介して与える構成とすること
により、リフレッシュ実行時、既に、ノーマルワードド
ライバ２０８へ、ワード線選択信号が伝達されており、
ワード線駆動タイミング信号ＲＸＴに従ってアドレス指
定されたノーマルワード線を選択状態へ駆動するだけで
あり、先の図３９に示す構成と同様、ワード線を早いタ
イミングで選択状態へ駆動することができる。
【０３１９】また、スペアリフレッシュシフトレジスタ
２０４を利用することにより、複数のスペアワード線が
配置されている場合においては単にシフト動作を行なう
だけでスペアワード線を指定することができ、スペアデ
コーダを配置する必要がなく、回路構成が簡略化され
る。
【０３２０】なお、このスペアリフレッシュシフトレジ
スタ２０４の構成に代えてスペアリフレッシュカウンタ
とスペアリフレッシュデコーダが配置されてもよい。
【０３２１】この変更例におけるローカルロウ制御回路
およびメイン制御回路の構成は、先の図４２から図４３
において示した構成と同じである。
【０３２２】このメモリサブブロックに対応してリフレ
ッシュカウンタを配置することにより、１つのメモリサ
ブブロックにおいてノーマルアクセスが連続して行われ
ているときに、他のメモリサブブロックにおいてリフレ
ッシュを実行し、このノーマルアクセスが完了するとス
キップされたメモリサブブロックにおいてリフレッシュ
を実行することによりノーマルアクセスとリフレッシュ
の競合を抑制して、リフレッシュを実行することがで
き、ノーマルアクセスの待ち合わせを生じる可能性を低
減することができ、アクセス効率を改善することができ
る。
【０３２３】以上のように、この発明の実施の形態３に
従えば、ローカル制御回路に、リフレッシュアドレスを
発生するアドレスカウンタを配置し、チップイネーブル
信号のデアサート時においては、常にこのリフレッシュ
アドレスカウンタからのリフレッシュアドレスをワード
線駆動部へ伝達するように構成しており、リフレッシュ
実行時早いタイミングで行選択を開始することができ、
ノーマルアクセスとの競合時においても、ノーマルアク
セスの待合せ時間を短縮することができる。
【０３２４】また、チップイネーブル信号のデアサート
状態時において常にワード線駆動部へ、リフレッシュア
ドレスを与えており、早いタイミングで、リフレッシュ
活性化信号を与えることができ、また冗長判定を行なう
必要がないため、早いタイミングでアレイ活性化を行な
うことができ、ノーマルアクセス競合時の外部アクセス
の待合せ時間を短縮することができ、ウェイト時間の少
ない処理システムを実現することができる。
【０３２５】［実施の形態４］図４７は、この発明の実
施の形態４に従う半導体記憶装置のリフレッシュ動作シ
ーケンスを示す図である。図４７において、クロックサ
イクル♯０において、リフレッシュ要求ＲＦＲＥＱが発
行される。チップイネーブル信号／ＣＥは、このクロッ
クサイクル♯０のクロック信号ＣＬＫ立上がりエッジに
おいてはＨレベルである。リフレッシュフラグＲＦＬＧ
がこのリフレッシュ要求に従ってＨレベルに立上げられ
ると（アサートされると）、内部リフレッシュ指示ＡＲ
ＥＦ（リフレッシュ行活性化信号ＲＦＡＣＴ）が、この
クロックサイクル♯０のクロック信号ＣＬＫの立上がり
に同期して発行される。これにより、クロックサイクル
♯０において、クロック信号ＣＬＫの立下がりに同期し
てリフレッシュ実行可能なメモリブロックＭＢ０が選択
状態へ駆動される。
【０３２６】このクロックサイクル♯０においてチップ
イネーブル信号／ＣＥがＬレベルに立下げられ、クロッ
クサイクル♯１のクロック信号ＣＬＫの立上がりエッジ
においてＬレベルとなると、ここから２クロックサイク
ル経過後のクロックサイクル♯３においてクロック信号
ＣＬＫの立上がりエッジに同期してリフレッシュ動作を
強制的にリセットし、メモリブロックＭＢ０をプリチャ
ージ状態へ強制的に駆動する。このクロックサイクル♯
３においてはメモリサブブロックＭＢ０においてセンス
アンプ活性化信号ＳＯは活性化されており、メモリセル
データのセンス、増幅、およびラッチが行われている。
【０３２７】このクロックサイクル♯２において、メモ
リサブブロックＭＢ０を指定してノーマルアクセスコマ
ンド（Ｒ／Ｗコマンド）が与えられると、２クロックサ
イクル経過後に、メインロウ活性化信号ＲＣＮＴＡが発
行されて、クロックサイクル♯５においてメモリブロッ
クＭＢ０の活性化が行なわれる。
【０３２８】このリフレッシュの強制リセット時におい
ては、メモリブロックＭＢ０において、リフレッシュ取
込許可信号をアサート状態に維持する。またこのとき、
メイン制御回路に設けられたリフレッシュスキップカウ
ンタのカウント値を１増分させて、リフレッシュフラグ
信号ＲＦＬＧはアサート状態に維持する。
【０３２９】チップイネーブル信号／ＣＥがＬレベルの
ときに、リフレッシュフラグＲＦＬＧがＨレベルである
ため、次のリード／ライトコマンド（ノーマルアクセス
指示）が与えられると、続いて、メモリサブブロックＭ
Ｂ０においてリフレッシュが実行される。
【０３３０】ノーマルアクセスとリフレッシュが競合
し、ノーマルアクセスを待合せる場合に、チップイネー
ブル信号／ＣＥは、ノーマルアクセスコマンド印加のク
ロックサイクルの１クロックサイクル前にＬレベルに立
下げる（アサートする）ように仕様で定められている場
合には、２クロック経過後に、リフレッシュ動作を強制
的に終了させることにより、ノーマルアクセスを２クロ
ック期間遅延させるだけでノーマルアクセスを行なうこ
とができ、高速アクセスを実現することができる。
【０３３１】この場合、チップイネーブル信号／ＣＥの
アサートがノーマルアクセス指示印加よりも３クロック
サイクル前に行うことが定められている場合には、ノー
マルアクセスの遅延は生じない。
【０３３２】図４８は、この発明の実施の形態４に従う
リフレッシュ指示信号発生部の構成を概略的に示す図で
ある。この図４８に示すリフレッシュ指示信号発生部の
構成は、図４２に示すリフレッシュ信号発生回路１６の
構成と以下の点において異なっている。すなわち、セッ
ト／リセットフリップフロップ１６ｆの出力信号とチッ
プイネーブル信号／ＣＥを受けるゲート回路２２０と、
このゲート回路２２０の出力信号をクロック信号ＣＬＫ
の２クロックサイクル期間遅延する２クロック遅延回路
２２２と、パルス発生器１８４の出力信号と２クロック
遅延回路２２２の出力信号ＦＯＲＣＥとに従ってリフレ
ッシュプリチャージ活性化信号ＲＦＰＲＣを生成するＯ
Ｒ回路２２４が設けられる。
【０３３３】また、セット／リセットフリップフロップ
１６ｆをリセットするために、リフレッシュフラグＲＦ
ＬＧとリフレッシュ強制リセット指示信号ＦＯＲＣＥを
受けるゲート回路２２５が設けられる。このゲート回路
２２５は、リフレッシュフラグＲＦＬＧがデアサートさ
れるかまたはリフレッシュ強制リセット指示信号ＦＯＲ
ＣＥがアサートされると、フリップフロップ１６ｆをリ
セットする。
【０３３４】この図４８に示す構成の他の構成は、図４
２に示す構成と同じであり、対応する部分には同一参照
番号を付し、その詳細説明は省略する。
【０３３５】この図４８に示すリフレッシュ指示信号発
生回路１６の構成においては、チップイネーブル信号／
ＣＥがＨレベルのときに、リフレッシュ要求ＲＦＲＥＱ
が発行された場合には、セット／リセットフリップフロ
ップ１６ｆがセットされて、リフレッシュトリガ信号Ｒ
ＦＴＲＧ１がパルス発生回路１６ｇにより生成されて、
リフレッシュ活性化信号ＲＦＡＣＴ（内部リフレッシュ
指示ＡＲＥＦ）が発行される。
【０３３６】チップイネーブル信号／ＣＥが、このセッ
ト／リセットフリップフロップ１６ｆがセット状態のと
きにＬレベルに立下がると、ゲート回路２２０の出力信
号がＨレベルとなる。このゲート回路２２０の出力信号
は、図４にたとえば示すリフレッシュスキップカウンタ
１２へ与えられて、そのカウント値が１増分される。
【０３３７】２クロック遅延回路２２２はクロック信号
ＣＬＫ立上がりに応答してゲート回路２２０の出力信号
を取込み、また２クロックサイクル経過後にクロック信
号ＣＬＫの立上がりに同期してその取込んだ信号を出力
する。したがって、リフレッシュとノーマルアクセスと
が競合するときには、ＯＲ回路２２４からのリフレッシ
ュプリチャージ活性化信号ＲＦＰＲＣが、チップイネー
ブル信号／ＣＥが立下がってから２クロック経過後に活
性化し、リフレッシュ中のメモリブロックを強制的にプ
リチャージ状態へ復帰させる。
【０３３８】この図４８に示すリフレッシュ指示信号発
生回路１６を用いる構成においては、同一のメモリブロ
ックにおけるリフレッシュとノーマルアクセスとの競合
か否かの判定は行なわれず、リフレッシュがいずれかの
メモリブロックで実行されているときに、チップイネー
ブル信号／ＣＥがＨレベルからＬレベルに立下がると、
強制的にそのリフレッシュ動作が終了される。したがっ
て、図２４に示す競合検出回路８０を特に設ける必要は
なく、ノーマルアクセス待機用の４サイクル遅延回路８
４および９０を、それぞれ２サイクル遅延回路として構
成することにより、リフレッシュの強制プリチャージ完
了後、メインロウ活性化信号ＲＣＮＴＡおよびメインプ
リチャージ活性化信号ＲＣＮＴＰをそれぞれ活性化する
ことができ、ノーマルアクセスを行なうことができる。
【０３３９】リフレッシュの強制リセット時において
は、ゲート回路２２５を用いて、フリップフロップ１６
ｆをリセットする。したがってこのリフレッシュ動作の
強制リセット後は、リフレッシュ要求ＲＦＲＥＱが発行
されると、ゲート回路１６ａにより、セット／リセット
フリップフロップ１６ｃがセットされるため、このリフ
レッシュ要求に従ってリフレッシュフラグＲＦＬＧがア
サート状態の間リフレッシュが、ノーマルアクセス実行
時にリフレッシュイネーブル信号ＲＦＥＮＡに従って実
行される。
【０３４０】図４９は、この発明の実施の形態４に従う
半導体記憶装置のローカル制御回路の構成の一例を示す
図である。この図４９に示すローカル制御回路は、図３
１に示すローカル制御回路と、以下の点において異なっ
ている。すなわち、リフレッシュ実行ブロック指示信号
ＲＦＥＸｉと図４９に示す２クロック遅延回路２２２か
らのリフレッシュ強制リセット指示信号ＦＯＲＣＥとを
受けるＡＮＤ回路２３０と、ＡＮＤ回路２３０の出力信
号を所定時間遅延する遅延回路２３２と、遅延回路２３
２の出力信号と全ブロックリフレッシュ完了指示信号Ａ
ＬＢＲＦＣとを受けるＯＲ回路２３４が設けられる。こ
のＯＲ回路２３４の出力信号が、セット／リセットフリ
ップフロップ３６ａのリセット入力Ｒへ与えられる。
【０３４１】この図４９に示す構成の他の構成は図３１
に示す構成と同じであり、対応する部分には同一参照番
号を付しその詳細説明は省略する。
【０３４２】遅延回路２３２は、タイミング調整のため
に設けられている。リフレッシュの強制リセット時にお
いては、このリフレッシュ強制リセット指示信号ＦＯＲ
ＣＥがＨレベルとなり、次いで、リフレッシュプリチャ
ージ活性化信号ＲＦＰＲＣが活性化されて、リフレッシ
ュ実行ブロック指示信号ＲＦＥＸｉがデアサートされ
る。リフレッシュ実行ブロック指示信号ＲＦＥＸｉのデ
アサートに従ってセット／リセットフリップフロップ３
６ａがセットされ、リフレッシュ完了指示信号ＲＦＣＯ
ＭがＨレベルとなる。
【０３４３】しかしながら、ＡＮＤ回路２３０は、この
リフレッシュ強制リセット指示信号ＦＯＲＣＥとリフレ
ッシュ実行ブロック指示信号ＲＦＥＸｉとを受けてお
り、このリフレッシュ実行ブロック指示信号ＲＦＥＸｉ
がデアサートされる前に、ＡＮＤ回路２３０の出力信号
は所定期間Ｈレベルとなる。遅延回路２３２によりＡＮ
Ｄ回路２３０の出力信号を所定時間遅延することによ
り、このセット／リセットフリップフロップ３６ａがセ
ットされた後、再び、ＯＲ回路２３４により、セット／
リセットフリップフロップ３６ａをリセットして、リフ
レッシュ完了指示信号ＲＦＣＯＭをＬレベルに設定し
て、そのメモリブロックに対するリフレッシュを受入可
能状態に保持する。この図４８および図４９に示す構成
を利用することにより、リフレッシュが強制終了された
ワード線を再び、次のリフレッシュ要求に従って、リフ
レッシュを行なうことができる。
【０３４４】以上のように、この発明の実施の形態４に
従えば、リフレッシュとノーマルアクセスとが競合した
場合、このリフレッシュを強制的にリセットし、リフレ
ッシュフラグをアサートしかつリフレッシュ取り入れ許
可信号をリフレッシュ指示取り入れ許可状態に設定し
て、再びそのメモリサブブロックへのリフレッシュを行
なうように構成しており、ノーマルアクセスの待合せ時
間を短縮することができ、高速アクセスを実現すること
ができる。
【０３４５】［実施の形態５］図５０は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図５０において、メイン制御回路ＭＣ
ＴＬにおいて、外部からのアドレス信号ＡＤＷＬとリフ
レッシュアドレス信号ＲＦＡＤを比較する比較回路２６
２と、ローカル制御回路ＬＣＴ０−ＬＣＴｍからの擬似
リフレッシュ完了信号ＰＰ０−ＰＰｍを受けるＯＲ回路
２６０が設けられる。このＯＲ回路２６０の出力信号が
Ｈレベルとなると、リフレッシュスキップカウンタ１２
のカウント値が１減分される。
【０３４６】ローカル制御回路ＬＣＴ０−ＬＣＴｍは同
一構成を有するため、図５０において、ローカル制御回
路ＬＣＴｉの要部の構成を示す。
【０３４７】図５０において、ローカル制御回路ＬＣＴ
ｉは、ブロックデコーダ５０の出力するブロックヒット
信号ＢＨＴｉと比較回路２６２からの一致検出信号ＭＡ
ＴＣＨとを受けるＡＮＤ回路２５０と、ＡＮＤ回路２５
０の出力信号Ｐｉとリフレッシュ実行ブロック指示信号
ＲＦＥＸｉとを受けるゲート回路２５４と、ゲート回路
２５４の出力信号の立上がりに応答してセットされ、か
つ全ブロックリフレッシュ完了指示信号ＡＬＢＲＦＣの
活性化に応答してリセットされるセット／リセットフリ
ップフロップ３６ａと、このセット／リセットフリップ
フロップ３６ａの出力するリフレッシュ完了指示信号Ｒ
ＦＣＯＭの立上がりに応答してワンショットのパルス信
号を発生するワンショットパルス発生回路２５６と、ワ
ンショットパルス発生回路２５６の出力信号とＡＮＤ回
路２５０の出力信号Ｐｉとを受けて擬似リフレッシュ完
了信号ＰＰｉを生成するＡＮＤ回路２５２を含む。
【０３４８】リフレッシュアドレスＲＦＡＤとアクセス
アドレスＡＤＷＬとが一致している場合には、比較回路
２６２の一致検出信号ＭＡＴＣＨはアサートされてＨレ
ベルである。ローカル制御回路ＬＣＴｉの対応のメモリ
サブブロックＭＢｉが選択された場合には、ブロックデ
コーダ５０の出力するブロックヒット信号ＢＨＴｉがＨ
レベルとなり、ＡＮＤ回路２５０の出力信号ＰｉがＨレ
ベルとなる。このときには、リフレッシュされる行とア
クセスされる行が同じであるため、まだ対応のメモリサ
ブブロックの行がリフレッシュされていない場合には、
このゲート回路２５４を介してセット／リセットフリッ
プフロップ３６ａをセットして、擬似的にリフレッシュ
完了状態に設定する。従って、まだリフレッシュアドレ
スＲＦＡＤに従ってリフレッシュが実行されていない場
合には、リフレッシュ指示ＡＲＥＦが与えられてもリフ
レッシュ完了状態であるため、このリフレッシュ指示Ａ
ＲＥＦの取込みは行われない。
【０３４９】このリフレッシュ完了指示信号ＲＦＣＯＭ
がＨレベルに立上がると、ワンショットパルス発生回路
２５６がワンショットのパルス信号を発生する。ＡＮＤ
回路２５２には、このワンショットパルス発生回路２５
６の出力信号とＡＮＤ回路２５０の出力信号Ｐｉとを生
成して、擬似リフレッシュ完了信号ＰＰｉを生成する。
すなわち、対応のメモリサブブロックにおいて、リフレ
ッシュアドレスＲＦＡＤが指定する行のリフレッシュが
完了していない場合において、対応のリフレッシュ行が
ノーマルアクセスされる場合に、ＡＮＤ回路２５２の出
力信号ＰＰｉをアサートする。これにより、ローカル制
御回路ＬＣＴｉは、リフレッシュアドレスＲＦＡＤが指
定するリフレッシュ行のリフレッシュが完了したと判定
して、リフレッシュ完了指示信号ＲＦＣＯＭを活性状態
に設定して、リフレッシュアドレスＲＦＡＤの取込を禁
止する。
【０３５０】一方、このメモリサブブロックＭＢｉに対
するリフレッシュアドレスＲＦＡＤが指定する行のリフ
レッシュが完了したと判定されるため、ＡＮＤ回路２５
２からの擬似リフレッシュ完了信号ＰＰｉにより、リフ
レッシュスキップカウンタ１２のカウント値を１減分す
る。スキップカウンタのカウント値が初期値のときに
は、そのカウント値は初期値を維持する。
【０３５１】このローカル制御回路ＬＣＴｉにおいてリ
フレッシュアドレスＲＦＡＤが指定する行が既にリフレ
ッシュが完了している場合には、リフレッシュ完了指示
信号ＲＦＣＯＭはＨレベルにある。このときに、外部か
ら与えられるアドレス信号ＡＤＷＬがリフレッシュアド
レスＲＦＡＤと一致し、一致検出信号ＭＡＴＣＨがＨレ
ベルとなっても、ワンショットパルス発生回路２５６の
出力信号は既にＬレベルに復帰しているため、ＡＮＤ回
路２５２からの擬似リフレッシュ完了信号ＰＰｉはＬレ
ベルを維持する。
【０３５２】ワンショットパルス発生回路２５６および
ＡＮＤ回路２５２を用いることにより、リフレッシュが
行なわれておらず、かつリフレッシュ行へノーマルアク
セスが行なわれるメモリサブブロックにおいてのみ擬似
リフレッシュ完了信号ＰＰｉをアサートして、リフレッ
シュスキップカウンタ１２のカウント値を１減分して、
リフレッシュが完了したと擬制することができる。
【０３５３】なお、ローカル制御回路の他の構成は先の
実施の形態１または４において説明した構成を利用する
ことができ、またメイン制御回路の構成も先の実施の形
態１または４において説明した構成を利用することがで
きる。
【０３５４】１つのメモリブロックに対して連続的にア
クセスしているときに、この連続アクセス中の行がリフ
レッシュ行と同一の場合には、リフレッシュがスキップ
されていても、そのリフレッシュスキップは行なわれず
リフレッシュが実行されたと擬制される。これにより、
リフレッシュを効率的に行なうことができる。リフレッ
シュサイクルタイムが長くなるのを防止することができ
る。
【０３５５】なお、メモリサブブロックそれぞれにおい
てリフレッシュカウンタが配置されている場合には、ブ
ロックヒット信号の活性化時に対応のリフレッシュカウ
ンタの出力カウント値と外部からのワード線アドレスと
の一致／不一致を比較し、一致時においてはリフレッシ
ュカウンタのカウント値を１増分することにより、リフ
レッシュ行がリフレッシュされたと擬制することができ
る。
【０３５６】［実施の形態６］図５１は、この発明の実
施の形態６に従うローカル制御回路ＬＣＴｉの構成の要
部を概略的に示す図である。この図５１に示すローカル
制御回路ＬＣＴｉの構成は、図３１に示すローカル制御
回路ＬＣＴｉの構成に対応する。
【０３５７】図５１において、ローカル制御回路ＬＣＴ
ｉは、マルチプレクサ３４から与えられるローカルリフ
レッシュプリチャージ活性化信号ＲＦＰＲＣＬの活性化
に応答してカウント動作を行なうリフレッシュアドレス
カウンタ２７０と、ブロックデコーダ５０からのブロッ
クヒット信号ＢＨＴｉに従って、外部から与えられるワ
ード線アドレス信号ＡＤＷＬとリフレッシュアドレスカ
ウンタ２７０からのカウント値の一方を選択してロウデ
コーダ５４へ与えるマルチプレクサ２７２を含む。
【０３５８】リフレッシュカウンタ２７０から対応のメ
モリサブブロックに対するリフレッシュアドレスが生成
される。
【０３５９】マルチプレクサ２７２は、ブロックヒット
信号ＢＨＴｉがＨレベルのときには、外部から与えられ
るワード線アドレス信号ＡＤＷＬを選択してロウデコー
ダ５４へ与える。一方、このブロックヒット信号ＢＨＴ
ｉが非活性状態のときには、マルチプレクサ２７２は、
リフレッシュアドレスカウンタ２７０の出力信号を選択
する。対応のメモリサブブロックに対するノーマルアク
セス時以外においては、リフレッシュアドレスカウンタ
２７０の出力カウント値をマルチプレクサ２７２で選択
してロウデコーダ５４へ与えることにより、このロウデ
コーダの入力部の充放電を防止する。
【０３６０】ローカル制御回路ＬＣＴｉは、さらに、リ
フレッシュアドレスカウンタ２７０のカウントアップ信
号ＣＵＰの立下がりに応答してセットされ、かつ全ペー
ジリフレッシュ完了指示信号ＡＰＧＲＦＣを出力するセ
ット／リセットフリップフロップ２７４を含む。このセ
ット／リセットフリップフロップ２７４は、全ブロック
リフレッシュ完了指示信号ＡＬＢＲＦＣの活性化に応答
してリセットされる。このセット／リセットフリップフ
ロップ２７４の出力する全ページリフレッシュ完了指示
信号ＡＰＧＲＦＣは、ＯＲ回路１１８へ与えられる。
【０３６１】全ページリフレッシュ完了指示信号ＡＰＧ
ＲＦＣは、対応のメモリサブブロックにおいてすべての
ワード線が１回リフレッシュされたことを示す。
【０３６２】このローカル制御回路ＬＣＴｉの他の構成
は図３１に示す構成と同様である。図５１に示す構成に
おいては、リフレッシュの実行可能なときには、リフレ
ッシュアドレスカウンタ２７０からのリフレッシュアド
レスに従ってリフレッシュ行を選択してリフレッシュが
実行される。対応のメモリサブブロックにおいてすべて
のワード線（ページ）がリフレッシュされると、リフレ
ッシュアドレスカウンタ２７０は、リフレッシュプリチ
ャージ指示信号ＲＦＰＲＣＬの活性化に応答してカウン
ト動作を行ないそのカウント値を初期値に設定し、カウ
ントアップ指示信号ＣＰＵをＬレベルに設定する。
【０３６３】このカウントアップ指示信号ＣＵＰの立下
がりに応答してセット／リセットフリップフロップ２７
４がセットされ、全ページリフレッシュ完了指示信号Ａ
ＰＧＲＦＣが活性状態となり、ＯＲ回路１１８の出力信
号がＨレベルとなる。これにより、デマルチプレクサ３
４は、リフレッシュ活性化指示信号ＡＲＥＦ（リフレッ
シュ活性化信号ＲＦＡＣＴおよびリフレッシュプリチャ
ージ指示信号ＲＦＰＲＣ）の取込が禁止される。
【０３６４】すべてのメモリサブブロックにおいて、全
ページリフレッシュ完了指示信号ＡＰＧＲＦＣがアサー
トされ、全ブロックリフレッシュ完了指示信号ＡＬＢＲ
ＦＣが活性化されて、セット／リセットフリップフロッ
プ２７４のリセットが行なわれる。これにより、以降、
内部リフレッシュ指示ＡＲＥＦが取込まれると、リフレ
ッシュアドレスカウンタ２７０の初期値からリフレッシ
ュ行が指定されてリフレッシュが実行される。
【０３６５】図５１に示す構成において、全ブロックリ
フレッシュ完了指示信号ＡＬＢＲＦＣは、図４に示すリ
フレッシュカウンタ１８から生成されてもよい。ただ
し、この場合には、リフレッシュカウンタ１８は、この
メモリサブブロックＭＢ０−ＭＢ０のすべてのリフレッ
シュ行の数をカウントすることが要求される。また、こ
れに代えて、全ページリフレッシュ完了指示信号ＡＰＧ
ＲＦＣを全メモリブロックから、メイン制御回路へ転送
し、メイン制御回路で全メモリサブブロックにおいて全
ページリフレッシュ完了指示信号ＡＰＧＲＦＣがアサー
トされたときに、全ブロックリフレッシュ完了指示信号
ＡＬＢＲＦＣを活性化する構成が用いられてもよい。
【０３６６】この図５１に示す構成の場合、同一メモリ
サブブロックへのノーマルアクセスが連続して行なわれ
た場合、メモリアクセスが行なわれているメモリサブブ
ロックに対するリフレッシュをスキップし、リフレッシ
ュ可能な他のメモリサブブロックにおいてリフレッシュ
を順次実行する。このメモリサブブロックへの連続ノー
マルアクセスが終了した時点で、このメモリサブブロッ
クに対するリフレッシュが再開される。
【０３６７】したがって、この図５１に示す構成の場
合、メモリサブブロックそれぞれにおいてリフレッシュ
アドレスカウンタ２７０のカウント値が個々に変更さ
れ、リフレッシュ実行可能なメモリサブブロックはノー
マルアクセス時においても存在するため、このリフレッ
シュ実行可能なメモリサブブロックにおいてリフレッシ
ュアドレスカウンタ２７０のカウント値に従ってリフレ
ッシュを実行する。ノーマルアクセスとリフレッシュの
競合によりリフレッシュがスキップされるのを防止する
ことができ、リフレッシュサイクルが長くなるのを防止
することができ、メモリセルの記憶データの信頼性を保
証することができる。
【０３６８】また、チップイネーブル信号／ＣＥのアサ
ート時において、リフレッシュ要求が発行されると、ノ
ーマルアクセスを待ってリフレッシュ指示が発行され
る。各ローカル制御回路内において、リフレッシュの実
行の可否が判断されるため、リフレッシュ実行可能なメ
モリサブブロックにおいてリフレッシュが実行される。
従って、ノーマルアクセスとリフレッシュの競合を回避
することができ、効率的なデータアクセスを実現するこ
とができる。
【０３６９】競合回避は、チップイネーブル信号／ＣＥ
がデアサート状態においてリフレッシュが実行されてい
る場合にノーマルアクセスが行われるときである。この
場合においてもチップイネーブル信号／ＣＥがアサート
されるタイミングを早くすることにより、ノーマルアク
セスの遅延を生じさせることはない。
【０３７０】以上のように、この発明の実施の形態６に
従えば、ローカル制御回路それぞれにおいてリフレッシ
ュアドレスを発生するリフレッシュアドレスカウンタを
設け、個々のローカル制御回路において対応のリフレッ
シュアドレスカウンタのカウント値に従ってリフレッシ
ュを実行しており、ノーマルアクセスとリフレッシュの
競合を防止することができ、効率的なリフレッシュを実
現することができる。
【０３７１】［実施の形態７］図５２は、この発明の実
施の形態７に従うリフレッシュフラグ発生回路１４の構
成を概略的に示す図である。図５２に示すリフレッシュ
フラグ発生回路１４は、図１４に示すリフレッシュフラ
グ発生回路１４と以下の点においてその構成が異なる。
まず、リフレッシュフラグＲＦＬＧを生成するセット／
リセットフリップフロップ１４ａは、リフレッシュ要求
ＲＦＲＥＱとチップイネーブル信号／ＣＥを受けるゲー
ト回路２８０の出力信号がＨレベルのときにセットさ
れ、遅延回路１４ｂの出力信号とチップイネーブル信号
／ＣＥを受けるＡＮＤ回路１４ｄの出力信号がＨレベル
のときにリセットされる。
【０３７２】ゲート回路２８０は、リフレッシュ要求Ｒ
ＦＲＥＱが発行されるかまたはチップイネーブル信号／
ＣＥがＬレベルのときにＨレベルの信号を出力する。
【０３７３】この図５２に示すリフレッシュフラグ発生
回路１４の構成においては、チップイネーブル信号／Ｃ
ＥがＬレベルとなると（アサートされると）、ゲート回
路２８０の出力信号がＨレベルとなり、セット／リセッ
トフリップフロップ１４ａがセットされて、リフレッシ
ュフラグＲＦＬＧが、アサート状態を維持する。このと
き、ＡＮＤ回路１４ｄは、チップイネーブル信号／ＣＥ
はＬレベルであるため、Ｌレベルの信号を出力する。従
って、リフレッシュプリチャージ活性化信号ＲＦＰＲＣ
が活性化されても、セット／リセットフリップフロップ
１４ａのリセットは行なわれず、リフレッシュフラグＲ
ＦＬＧが、チップイネーブル信号／ＣＥがＬレベルの
間、アサート状態を維持する。
【０３７４】一方、チップイネーブル信号／ＣＥがＨレ
ベルのデアサート状態となると、リフレッシュ要求信号
ＲＦＲＥＱに従って、このリフレッシュフラグがセット
される。ここで、チップイネーブル信号／ＣＥがＬレベ
ルからＨレベルに立上がったときに、リフレッシュフラ
グＲＦＬＧは、セット状態を維持している場合には、、
図１７を参照して説明したように、所定の周期でリフレ
ッシュが繰返し実行されて、このリフレッシュフラグＲ
ＦＬＧが、リセットされる。
【０３７５】この図５２に示すリフレッシュフラグ発生
回路１４の構成において、チップイネーブル信号／ＣＥ
がＬレベルの期間、リフレッシュフラグＲＦＬＧがＨレ
ベルである。したがって、図１６において示すように、
リフレッシュ要求ＲＦＲＥＱに関わらず、データアクセ
スが行なわれるときに、リフレッシュが続いて実行され
る。これにより、短いリフレッシュサイクルで、メモリ
セルデータのリフレッシュを実行する。
【０３７６】図５３（Ａ）は、ポーズ状態におけるメモ
リセルの印加電圧を概略的に示す図である。メモリセル
は、絶縁型電界効果トランジスタ（ＭＯＳトランジス
タ）で構成されるアクセストランジスタＭＴと、このア
クセストランジスタＭＴを介してビット線ＢＬに結合さ
れるメモリセルキャパシタＭＱを含む。メモリセルキャ
パシタＭＱは、ストレージノードＳＮとセルプレートノ
ードの間に接続される。このセルプレートノードに、セ
ルプレート電圧ＶＣＰが供給される。アクセストランジ
スタＭＴのゲートは、ワード線ＷＬに接続される。
【０３７７】ポーズ状態は、データ保持状態であり、メ
モリセル周辺回路は、プリチャージ状態にある。この状
態においては、ビット線ＢＬは、プリチャージ電圧レベ
ルであり、通常、中間電圧Ｖｃｃ／２の電圧レベルであ
る。ここで電圧Ｖｃｃはアレイ電源電圧を示し、メモリ
セルの記憶データのＨレベルに対応する電圧である。
【０３７８】ストレージノードＳＮの電圧ＶＳＮは、記
憶データに応じてＶＳＮ（Ｈ）またはＶＳＮ（Ｌ）であ
る。この状態においては、ストレージノードから、基板
領域へ電荷が流出する接合リークと、メモリキャパシタ
ＭＱを介してセルプレートノードからストレージノード
へ電荷が流入するゲートリーク電流が存在する。ポーズ
状態においては、ワード線ＷＬは、非選択状態であり、
接地電圧（０Ｖ）レベルである。
【０３７９】一方、図５３（Ｂ）に示すように、メモリ
セル行選択時において、非選択メモリセルについて、対
応のワード線ＷＬが非選択状態であっても、対応のビッ
ト線ＢＬが、他の選択メモリセルの記憶データに応じて
０Ｖまたは電源電圧Ｖｃｃレベルに変化する。この状態
は、通常ディスターブ状態と呼ばれており、メモリトラ
ンジスタＭＴを介して、ストレージノードからビット線
ＢＬに対してリーク電流Ｉｏｆｆが流れる。
【０３８０】したがって、このディスターブ状態におい
ては、通常のポーズ状態よりも多くの電荷が流出するた
め、ディスターブ状態になる時間的なデューティが大き
いほど、メモリセルのデータ保持特性が劣化する。した
がって、このチップイネーブル信号／ＣＥがアサートさ
れている期間は、メモリセルがディスターブ状態になる
期間であり、このディスターブ状態になる時間的デュー
ティが大きくなるメモリセルが出てくる可能性がある。
【０３８１】チップイネーブル信号／ＣＥがアサート状
態のときには、リフレッシュフラグＲＦＬＧを強制的に
セット状態に維持して、ノーマルアクセスごとに、メモ
リセルデータのリフレッシュを行なうことにより、この
ディスターブ状態におけるメモリセルの電荷流出を補償
し、そのデータ保持特性を改善する。
【０３８２】一方、チップイネーブル信号／ＣＥがデア
サート状態のときには、リフレッシュ要求ＲＦＲＥＱの
発行周期に従って、リフレッシュを実行する。
【０３８３】チップイネーブル信号／ＣＥのアサート時
においてはリフレッシュフラグを強制的にアサート状態
に保持して、リフレッシュ要求と独立に、リフレッシュ
を短周期で実行することにより、データ保持特性に優
れ、かつスタンバイ時の消費電流が低減される半導体記
憶装置を実現することができる。
【０３８４】［変更例］図５４は、この発明の実施の形
態７の変更例のリフレッシュタイマ１０の構成を概略的
に示す図である。図５４において、リフレッシュタイマ
１０は、一定の周期の信号を発生するリフレッシュ基本
周期発生タイマ回路２９０と、リフレッシュ基本周期発
生タイマ回路２９０の出力信号をカウントするカウンタ
２９２と、このリフレッシュ基本周期発生タイマ回路２
９０の出力信号が所定値に到達するごとにリフレッシュ
要求トリガ信号を発生するカウンタ２９２と、リフレッ
シュ基本周期発生タイマ回路２９０の出力信号をカウン
トし、そのカウント値が所定値に到達するごとにリフレ
ッシュ要求トリガ信号を発生するカウンタ２９４と、チ
ップイネーブル信号／ＣＥに従ってカウンタ２９２およ
び２９４の出力するリフレッシュ要求トリガ信号を選択
してリフレッシュ要求ＲＦＲＥＱを出力するマルチプレ
クサ２９６を含む。このマルチプレクサ２９６の出力す
るリフレッシュ要求ＲＦＲＥＱは、図１４に示すフラグ
発生回路１４へ与えられる。
【０３８５】カウンタ２９２のカウント値は大きく、カ
ウンタ２９４のカウント値は小さい。したがって、カウ
ンタ２９２はカウンタ２９４よりも長い周期で、リフレ
ッシュ要求トリガ信号を生成する。
【０３８６】リフレッシュ基本周期発生タイマ回路２９
０は、たとえば発振回路で構成され、一定の周期で、パ
ルス信号を生成する。マルチプレクサ２９６は、チップ
イネーブル信号／ＣＥがＨレベルのときには、カウンタ
２９２の出力するリフレッシュ要求トリガ信号を選択
し、チップイネーブル信号／ＣＥがＬレベルのときに
は、カウンタ２９４のリフレッシュ要求トリガ信号を選
択する。したがって、チップイネーブル信号／ＣＥがＨ
レベルのときにはリフレッシュ要求ＲＦＲＥＱの発行周
期は、チップイネーブル信号／ＣＥがＬレベルのときの
リフレッシュ要求ＲＦＲＥＱの発行周期よりも長い。し
たがって、チップイネーブル信号／ＣＥがＬレベルのと
きに、ディスターブ状態となるメモリセルに対してもリ
フレッシュサイクル時間が短いため、データ保持特性の
劣化を確実に保持することができる。
【０３８７】なお、図５４に示す構成において、カウン
タ２９２および２９４は常時カウント動作を行なってい
る。しかしながら、このカウンタ２９２はチップイネー
ブル信号／ＣＥがＨレベルのときにカウント動作を行な
い、カウンタ２９４は、チップイネーブル信号／ＣＥが
Ｌレベルのときにカウント動作を行なうように構成され
てもよい。
【０３８８】また、このリフレッシュタイマ１０とし
て、発振周期の異なるリフレッシュ基本周期発生タイマ
回路を２つ設け、これらの発振信号をチップイネーブル
信号／ＣＥに従って選択してカウンタへ与えてリフレッ
シュ要求ＲＦＲＥＱをこのカウンタから発行する構成が
用いられてもよい。チップイネーブル信号／ＣＥがＨレ
ベルのときには、発振周期の長い発振回路の出力パルス
をカウントし、チップイネーブル信号／ＣＥがＬレベル
のときには、発振周期の短い発振回路の出力パルス信号
をカウントする。このように、チップイネーブル信号／
ＣＥがＬレベルのときに、リフレッシュ間隔を短くする
ことができる。
【０３８９】以上のように、この発明の実施の形態７に
従えば、チップイネーブル信号／ＣＥがＬレベルのとき
には、リフレッシュ間隔を短くしており、ディスターブ
状態のメモリセルのデータ保持特性が劣化するのを防止
することができる。
【０３９０】
【発明の効果】以上のように、この発明に従えば、リフ
レッシュ指示をメモリサブブロックに共通に発行し、リ
フレッシュ実行可能なメモリサブブロックにおいてこの
リフレッシュ指示を取込んでリフレッシュを行なうよう
に構成しており、外部に対して、リフレッシュの実行を
隠すことができ、ＳＲＡＭインターフェイスと互換性の
ある半導体記憶装置を実現することができる。
【０３９１】すなわち、リフレッシュ指示発行手段とリ
フレッシュアドレス発生回路とを設け、かつメモリサブ
ブロックそれぞれに対してリフレッシュ指示が与えられ
たときに、この所定の条件と異なる条件が満たされてい
るときにこのリフレッシュアドレスに従って対応のメモ
リサブブロックに対するリフレッシュ実行を許可するよ
うに構成しており、内部でリフレッシュ実行可能なメモ
リサブブロックにおいてリフレッシュを行なうことがで
き、外部のメモリコントローラがリフレッシュを管理す
る必要はなく、リフレッシュ動作を外部に隠してリフレ
ッシュを行なうことができ、ＳＲＡＭインターフェイス
と互換性のあるインターフェイスである半導体記憶装置
を実現することができる。
【０３９２】また、リフレッシュアドレスに対するリフ
レッシュが完了した場合、このリフレッシュアドレスが
更新されるまでリフレッシュ時の取込動作を停止するよ
うに構成しており、メモリサブブロックにおいて同一行
においてリフレッシュを順次実行することができ、リフ
レッシュアドレス発生回路を複数のメモリサブブロック
に共通に設けて、リフレッシュをメモリサブブロックに
おいて確実に実行することができる。
【０３９３】また、リフレッシュ制御回路を、リフレッ
シュ指示を取込んで対応のメモリサブブロックに対する
リフレッシュ指示を行なうブロックリフレッシュ指示を
発生するラッチ回路と、この対応のメモリサブブロック
が所定の条件を満たしているか否かを判定し、その判定
結果に従ってラッチ回路の取込動作を許可するラッチ制
御回路とを設けることにより、正確にリフレッシュ実行
可能なメモリサブブロックを識別してリフレッシュを実
行することができる。
【０３９４】また、リフレッシュ指示は、所定の条件が
満たされると、所定のリフレッシュシーケンスにおける
隣接メモリサブブロックに転送するように構成すること
により、確実に、リフレッシュ実行可能なメモリサブブ
ロックにおいてリフレッシュ指示を取込んでリフレッシ
ュを行なうことができる。また、リフレッシュ指示の転
送経路の構成も簡略化される。
【０３９５】また、リフレッシュ指示が、いずれのメモ
リサブブロックにおいても取込まれず、返送された場合
には、その返送回数をスキップカウント回路でカウント
し、このスキップカウンタのカウント値が０になるまで
繰返しリフレッシュ指示を発行することにより、正確に
すべてのメモリサブブロックに対し同一のリフレッシュ
アドレスに従ってリフレッシュを行うことができる。
【０３９６】また、リフレッシュ指示とこのスキップカ
ウント回路の出力信号にと従って複数のメモリサブブロ
ックに対するリフレッシュが完了したことを検出した場
合には、全ブロックリフレッシュ完了検出信号を生成
し、この全ブロックリフレッシュ完了検出信号をカウン
トしてリフレッシュアドレスを生成することにより、各
メモリサブブロックにおいて、同一リフレッシュアドレ
スに従ってリフレッシュを実行することができる。
【０３９７】また、このスキップカウント値が０と異な
る間、外部アクセス指示信号に従って生成されるリフレ
ッシュイネーブル信号に従ってリフレッシュ指示を発行
することにより、リフレッシュがスキップされても、短
い周期でリフレッシュを行なうことにより、リフレッシ
ュがスキップされたメモリサブブロックに対して、早い
時間内でリフレッシュを行なうことができ、メモリセル
のデータ保持特性が劣化するのを防止することができ
る。
【０３９８】また、リフレッシュ指示と外部アクセス指
示が競合しかつこの外部アクセス指示がリフレッシュ指
示よりも遅いときには、リフレッシュ対象のメモリサブ
ブロックと外部からのアクセスのメモリサブブロックの
アドレスが一致している場合には、外部アクセスをこの
リフレッシュが完了するまで待合せることにより、確実
にリフレッシュを実行した後に、外部アクセスを行なう
ことができる。
【０３９９】また、リフレッシュ指示の転送経路を複数
個並列に配置し、各リフレッシュ時転送経路においてリ
フレッシュ指示に従ってリフレッシュを実行することに
より、複数のメモリサブブロックにおいてリフレッシュ
を行なうことができ、リフレッシュ間隔を短くすること
ができ、データ保持特性の劣化を抑制することができ
る。
【０４００】また、メモリサブブロックそれぞれにリフ
レッシュアドレスカウンタを配置し、その各メモリサブ
ブロックにおいて対応のリフレッシュアドレスカウンタ
の出力信号に対応するアドレス信号と外部からのアドレ
ス信号の一方を選択してメモリセルを選択することによ
り、各メモリサブブロック個々に、リフレッシュを実行
することができ、１つのメモリサブブロックに対して連
続的にアクセスする際に、複数のメモリサブブロックへ
リフレッシュを行なうことができる。
【０４０１】また、各メモリサブブロックにおいて冗長
判定回路を設け、このリフレッシュアドレスカウンタの
冗長置換用のアドレスをも指定することにより、リフレ
ッシュ時においては、冗長判定を行なう必要がなく、早
いタイミングで、リフレッシュ時に行選択動作を開始さ
せることができる。これにより、リフレッシュによる外
部アクセス時間待ち合わせを短縮することができ、アク
セス効率を改善することができる。
【０４０２】また、外部アクセス指示に応答してリフレ
ッシュ指示に応答して実行中にリフレッシュ動作を強制
的に終了させるためのリフレッシュリセット回路を設け
ることにより、外部アクセスの待合せ時間を短縮するこ
とができ、アクセス効率の低下を抑制することができ
る。
【０４０３】また、このリフレッシュを強制リセットさ
れたメモリサブブロックを、リフレッシュ未完了状態に
保持することにより、この不十分にリフレッシュされた
メモリサブブロックにおいてのリフレッシュ行において
再びリフレッシュすることができ、強制リセット時にお
いても、リフレッシュとノーマルアクセスとの競合を回
避して、早いタイミングでリフレッシュを実行すること
ができ、データ保持特性の劣化を確実に抑制することが
できる。
【０４０４】また、外部アドレスとリフレッシュアドレ
スが一致している場合に、対応のメモリサブブロックの
リフレッシュが完了した状態に設定することにより、リ
フレッシュサイクル数を低減することができる。
【０４０５】また、メモリサブブロックそれぞれにリフ
レッシュアドレスカウンタを設け、このリフレッシュア
ドレスカウンタは、対応のメモリサブブロックに対する
リフレッシュ完了ごとにカウント動作を行ない、そのカ
ウントアップ後は、すべてのメモリサブブロックについ
てのリフレッシュが完了するまで、リフレッシュ指示の
取込を禁止することにより、１つのメモリサブブロック
について連続的にアクセスが行なわれているときに、他
のメモリサブブロックにおいてリフレッシュを実行し、
連続アクセス完了後そのメモリサブのリフレッシュを行
なうことができ、リフレッシュによる外部アクセスの待
合せを生じることはなく、アクセス効率を低下させるこ
となく、内部でリフレッシュを実行することができる。
【０４０６】また、外部アクセス指示の活性化時、常時
リフレッシュイネーブル状態として、リフレッシュ要求
をデータアクセス指示に従って発行させることにより、
ノーマルアクセス時においてディスターブ状態となるメ
モリセルのデータ保持特性の劣化を抑制でき、正確にデ
ータを保持することができる。
【０４０７】また、この外部アクセスイネーブル指示の
非活性化時には、外部アクセスイネーブル指示の活性化
時よりも長い周期でリフレッシュ要求を発行することに
より、この外部アクセス指示の非活性化時の消費電流を
低減することができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体記憶装置の外部信号を
示す図である。
【図２】 図１に示す半導体記憶装置のデータアクセス
時の動作を示すタイミング図である。
【図３】 この発明に従う半導体記憶装置の要部の構成
を概略的に示す図である。
【図４】 図３に示すメイン制御回路の構成を概略的に
示す図である。
【図５】 この発明の実施の形態１に従うリフレッシュ
指示転送経路の構成を概略的に示す図である。
【図６】 各ローカル制御回路におけるリフレッシュ指
示取込時の論理を一覧して示す図である。
【図７】 この発明の実施の形態１におけるリフレッシ
ュ実行シーケンスの一例を示す図である。
【図８】 この発明の実施の形態１におけるローカル制
御回路の構成を概略的に示す図である。
【図９】 この発明の実施の形態１におけるローカル制
御回路の動作を示すタイミング図である。
【図１０】 この発明の実施の形態１における読出動作
シーケンスを示すタイミング図である。
【図１１】 この発明の実施の形態１におけるリフレッ
シュ動作シーケンスを示すタイミング図である。
【図１２】 この発明の実施の形態１におけるリフレッ
シュ動作シーケンスを示す図である。
【図１３】 この発明の実施の形態１におけるリフレッ
シュ動作シーケンスを示す図である。
【図１４】 図４に示すリフレッシュフラグ発生回路の
構成の一例を示す図である。
【図１５】 図１４に示すリフレッシュフラグ発生回路
の動作を示すタイミング図である。
【図１６】 図１４に示すリフレッシュフラグ発生回路
の他の動作シーケンスを示すタイミング図である。
【図１７】 図１４に示すリフレッシュフラグ発生回路
のさらに他の動作シーケンスを示すタイミング図であ
る。
【図１８】 図４に示すリフレッシュデコーダの構成の
一例を示す図である。
【図１９】 図４に示すリフレッシュ指示発生回路の構
成の一例を示す図である。
【図２０】 図１９に示すラッチ回路の構成の一例を示
す図である。
【図２１】 図１９に示すパルス発生回路の構成を概略
的に示す図である。
【図２２】 図２１に示す転送回路の構成の一例を示す
図である。
【図２３】 図２１に示すパルス発生器の構成を概略的
に示す図である。
【図２４】 図４に示すメイン制御信号発生回路の構成
を概略的に示す図である。
【図２５】 図４に示すアドレス切換部の構成をより具
体的に示す図である。
【図２６】 図２４および図２５に示す回路の動作を示
すタイミング図である。
【図２７】 図４に示すブロックアドレス信号の制御部
の構成の一例を示す図である。
【図２８】 図２７に示す回路の動作を示すタイミング
図である。
【図２９】 図２４に示す競合検出回路の構成の一例を
概略的に示す図である。
【図３０】 図２９に示す一致判定回路の構成の一例を
示す図である。
【図３１】 この発明の実施の形態１におけるローカル
制御回路の構成を概略的に示す図である。
【図３２】 図３１に示すロウ系ローカル制御回路の動
作を示すタイミング図である。
【図３３】 図３１に示すパルス発生回路の構成を概略
的に示す図である。
【図３４】 この発明の実施の形態１に従う制御回路の
変更例を示す図である。
【図３５】 図３４に示すローカルロウ系制御回路の動
作を示すタイミング図である。
【図３６】 この発明の実施の形態１の変更例を概略的
に示す図である。
【図３７】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３８】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３９】 図３８に示すローカル制御回路の要部の構
成を概略的に示す図である。
【図４０】 図３９に示すカウンタのカウント動作を示
すタイミング図である。
【図４１】 この発明の実施の形態３の変更例に従う半
導体記憶装置の動作を示すタイミング図である。
【図４２】 この発明の実施の形態３の変更例に従うリ
フレッシュ指示発生回路の構成を概略的に示す図であ
る。
【図４３】 図４２に示すパルス発生器の動作を示すタ
イミング図である。
【図４４】 この発明の実施の形態３のさらに他の変更
例の構成を概略的に示す図である。
【図４５】 図４４に示すスペア判定回路のスペアワー
ド線との対応関係を概略的に示す図である。
【図４６】 図４４に示すアドレス切換部の動作を示す
タイミング図である。
【図４７】 この発明の実施の形態４に従う半導体記憶
装置の動作を示すタイミング図である。
【図４８】 この発明の実施の形態４に従うリフレッシ
ュ指示発生回路の構成を概略的に示す図である。
【図４９】 この発明の実施の形態４に従う半導体記憶
装置のローカル制御回路の構成を概略的に示す図であ
る。
【図５０】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図５１】 この発明の実施の形態６に従うローカル制
御回路の要部の構成を概略的に示す図である。
【図５２】 この発明の実施の形態７に従うリフレッシ
ュフラグ発生回路の構成を概略的に示す図である。
【図５３】 （Ａ）および（Ｂ）は、メモリセルの各動
作状態におけるリーク電流経路を概略的に示す図であ
る。
【図５４】 この発明の実施の形態７の変更例の構成を
概略的に示す図である。
【符号の説明】
１ メモリコア、ＭＣＴＬ メイン制御回路、ＬＣＴ０
−ＬＣＴｍ ローカル制御回路、ＭＢ０−ＭＢｍ メモ
リサブブロック、１０ リフレッシュタイマ、１２ リ
フレッシュスキップカウンタ、１４ リフレッシュフラ
グ発生回路、１５ リフレッシュデコーダ、１６ リフ
レッシュ指示発生回路、１８ リフレッシュブロックカ
ウンタ、１９ リフレッシュワード線カウンタ、２０
マルチプレクサ、２２ ロウ系アドレスバス、２３ コ
ラム系アドレスバス、２５ メイン制御信号発生回路、
３０ ロウデコーダ、３２ リフレッシュ取込許可信号
発生回路、３４ デマルチプレクサ、３６ ラッチ回
路、４０，４２ リフレッシュ活性化指示信号転送路、
５０ ブロックデコーダ、５２ ローカルロウ系制御回
路、５４ ロウデコーダ、８０ 競合検出回路、８４，
９０ ４サイクル遅延回路、８３ デマルチプレクサ、
９１ マルチプレクサ、８０ａ デコーダ、８０ｂ 一
致判定回路、１０１，１１０ セット／リセットフリッ
プフロップ、１０２−１０８ トライステートバッフ
ァ、１１１ パルス発生回路、１２０，１２１ 遅延回
路、１２４ マルチプレクサ、ＤＭＡＸ０−ＤＭＡＸｍ
デマルチプレクサ、１５０，１５２ リフレッシュ活
性化転送パス、１５４，１５６ スキップカウンタ、１
６０ リフレッシュ活性部、ＭＡＸ マルチプレクサ、
１６５ カウンタ、１７０ リフレッシュ制御回路、１
６５ａ Ｍビットカウンタ、１６５ｂ スペアビットカ
ウンタ、１７０ スペア判定回路、１７３ ノーマルデ
コーダ／ワードドライバ、１７４ スペアワードドライ
バ、１８４ｃ，１９０半サイクル遅延回路、２００ ノ
ーマルデコーダ、２０８ ノーマルワードドライバ、２
０２ スペア判定回路、２０３ ノーマルリフレッシュ
カウンタ、２０４ スペアリフレッシュシフトレジス
タ、２１０ スペアワードドライバ、２２２ ２クロッ
ク遅延回路、２５０，２５２ ＡＮＤ回路，２５６ ワ
ンショットパルス発生回路、２６２ 比較回路、２７０
リフレッシュアドレスカウンタ、２７４ セット／リ
セットフリップフロップ、２９０ リフレッシュ基本周
期発生タイマ回路、２９２，２９４ カウンタ、２９６
マルチプレクサ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３６２Ｓ ３７１Ｄ Ｆターム(参考） 5L106 AA01 CC01 CC17 FF02 5M024 AA90 BB22 BB39 CC50 DD73 DD82 DD99 EE05 EE13 EE15 EE29 EE30 GG01 JJ02 JJ20 JJ32 KK22 KK24 MM20 PP01 PP02 PP03 PP07 PP10

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 各々が複数のメモリセルを有する複数の
    メモリサブブロック、 前記メモリセルのリフレッシュを指示するリフレッシュ
    指示を発行するリフレッシュ指示発行手段、 各前記メモリサブブロックにおいてリフレッシュすべき
    メモリセルを特定するリフレッシュアドレスを発生する
    リフレッシュアドレス発生回路、および各前記メモリサ
    ブブロックに対応して配置され、前記リフレッシュ指示
    が与えられると対応のメモリサブブロックが所定の条件
    と異なる条件を満たしているときに前記リフレッシュア
    ドレスに従って該対応のメモリサブブロックに対するリ
    フレッシュ実行を許可するリフレッシュ制御回路を備え
    る、半導体記憶装置。
  2. 【請求項２】 前記リフレッシュ制御回路は、前記リフ
    レッシュアドレスに対するリフレッシュが完了すると、
    前記リフレッシュアドレスが更新されるまで前記リフレ
    ッシュ指示の取込動作を停止する、請求項１記載の半導
    体記憶装置。
  3. 【請求項３】 前記リフレッシュ制御回路は、 前記リフレッシュ指示を取込んで対応のメモリサブブロ
    ックに対するリフレッシュを指示するブロックリフレッ
    シュ指示を発生するラッチ回路と、 対応のメモリサブブロックに対する前記所定の条件が満
    たされているかを判定し、該判定結果に従って前記ラッ
    チ回路の取込動作を許可するラッチ制御回路とを備え、
    前記所定の条件は、該対応のメモリサブブロックおよび
    隣接メモリサブブロックのいずれかに対するデータアク
    セスが行なわれているおよび前記リフレッシュアドレス
    によるリフレッシュが既に完了したの条件の少なくとも
    一方である、請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記リフレッシュ制御回路は、前記所定
    の条件が満たされると前記リフレッシュ指示を所定のリ
    フレッシュシーケンスにおける隣接メモリサブブロック
    に前記リフレッシュ指示を転送する、請求項１記載の半
    導体記憶装置。
  5. 【請求項５】 前記リフレッシュ指示は、リフレッシュ
    指示転送経路を介して前記複数のメモリサブブロックに
    所定のシーケンスで転送され、 前記半導体記憶装置は、さらに、前記リフレッシュ指示
    転送経路を介して返送されるリフレッシュ指示をカウン
    トするスキップカウント回路をさらに備え、 前記リフレッシュ指示発行手段は、 前記スキップカウント回路のカウント値が０と異なる
    間、繰返し前記リフレッシュ指示を発行する、請求項１
    記載の半導体記憶装置。
  6. 【請求項６】 前記リフレッシュ指示と前記スキップカ
    ウント回路の出力信号とに従って前記複数のメモリサブ
    ブロックに対するリフレッシュが完了したことを検出
    し、すべてのメモリサブブロックに対するリフレッシュ
    完了を示す全ブロックリフレッシュ完了検出信号を生成
    する全ブロックリフレッシュ完了検出信号生成回路をさ
    らに備え、 前記リフレッシュアドレス発生回路は、前記全ブロック
    リフレッシュ完了検出信号をカウントして前記リフレッ
    シュアドレスを生成する、請求項５記載の半導体記憶装
    置。
  7. 【請求項７】 外部アクセス指示信号に従ってリフレッ
    シュイネーブル信号を生成するリフレッシュイネーブル
    回路と、 前記スキップカウント回路のカウント値が０と異なる
    間、リフレッシュフラグを立てるリフレッシュフラグ発
    行回路とをさらに備え、 前記リフレッシュ指示発行手段は、前記リフレッシュフ
    ラグが立てられている間、前記リフレッシュイネーブル
    信号が活性化されると前記リフレッシュ指示を発行す
    る、請求項５記載の半導体記憶装置。
  8. 【請求項８】 リフレッシュ対象のメモリサブブロック
    を示すリフレッシュブロックアドレスと外部からのメモ
    リサブブロックを特定するアクセスブロックアドレスと
    の一致／不一致を検出する比較回路と、 リフレッシュ指示と外部アクセス指示のいずれが早いか
    を検出するアクセス競合検出回路と、 前記比較回路と前記アクセス競合検出回路に結合され、
    リフレッシュとアクセスとが競合しかつ前記外部アクセ
    ス指示が前記リフレッシュ指示よりも遅いときには、前
    記外部アクセスを前記リフレッシュが完了するまで待合
    せる競合回避回路をさらに備える、請求項１記載の半導
    体記憶装置。
  9. 【請求項９】 前記複数のメモリサブブロックは複数の
    組に分割され、前記リフレッシュ指示の転送経路は、前
    記複数のメモリサブブロックの互いに異なるメモリサブ
    ブロックの組に対してそれぞれ並列に配置され、各リフ
    レッシュ指示転送経路において前記リフレッシュ指示に
    従ってリフレッシュが実行される、請求項１記載の半導
    体記憶装置。
  10. 【請求項１０】 前記リフレッシュアドレス発生回路
    は、各前記メモリサブブロックに対応して配置されるリ
    フレッシュアドレスカウンタを含み、 前記半導体記憶装置は、さらに、 前記複数のメモリサブブロックに共通に配置され、外部
    アドレス信号に対応する内部アドレス信号を生成して前
    記複数のメモリサブブロックに共通に前記バイブアドレ
    ス信号を伝達する内部アドレス発生回路をさらに備え、 前記リフレッシュ制御回路は、 リフレッシュ実行の可否に応じて生成される選択指示信
    号に応答して、対応のリフレッシュカウンタが生成する
    カウント値に対応するリフレッシュアドレス信号と前記
    内部アドレス信号の一方を選択する選択回路と、 前記選択回路の出力信号に従って対応のメモリサブブロ
    ックにおいてメモリセルを選択するためのセル選択信号
    を生成するセル選択信号生成回路を備える、請求項１記
    載の半導体記憶装置。
  11. 【請求項１１】 各前記メモリサブブロックに対して配
    置され、前記内部アドレス信号が該対応のメモリサブブ
    ロックの不良アドレスを指定しているかを判定する冗長
    判定回路をさらに備え、前記リフレッシュアドレスカウ
    ンタは、該対応のメモリサブブロックの冗長置換のセル
    アドレスをも指定するカウント値を生成し、 前記選択回路は前記冗長判定回路の出力信号と前記リフ
    レッシュアドレス信号の一方を選択する回路を含む、請
    求項１０記載の半導体記憶装置。
  12. 【請求項１２】 外部アクセス指示に応答して、前記リ
    フレッシュ指示に応答して実行中のリフレッシュ動作を
    強制的に終了させるためのリフレッシュリセット回路を
    さらに備える、請求項１記載の半導体記憶装置。
  13. 【請求項１３】 前記リフレッシュ制御回路は、前記リ
    フレッシュリセット回路の強制リセットに応答して、前
    記強制リセットされたメモリサブブロックをリフレッシ
    ュ未完了状態に保持する回路を備える、請求項１２記載
    の半導体記憶装置。
  14. 【請求項１４】 外部アドレスと前記リフレッシュアド
    レスの一致／不一致を判定し、該判定結果を示す一致判
    定結果指示信号を発生するアドレス一致判定回路をさら
    に備え、 前記リフレッシュ制御回路は、外部からのメモリサブブ
    ロックを特定するブロック選択信号と前記一致判定結果
    指示信号とに従って対応のメモリサブブロックを前記リ
    フレッシュ指示によるリフレッシュ完了状態に設定する
    回路をさらに備える、請求項１記載の半導体記憶装置。
  15. 【請求項１５】 前記リフレッシュアドレス発生回路
    は、各前記メモリサブブロックに対応して配置されるリ
    フレッシュアドレスカウンタを備え、各前記リフレッシ
    ュアドレスカウンタは、該対応のメモリサブブロックに
    対するリフレッシュ完了ごとにカウント動作を実行し、
    かつ前記リフレッシュ制御回路は対応のリフレッシュカ
    ウンタのカウントアップ後は、すべてのメモリサブブロ
    ックのリフレッシュが完了するまで前記リフレッシュ指
    示の取込を中止する、請求項１記載の半導体記憶装置。
  16. 【請求項１６】 外部アクセスイネーブル指示の活性化
    に応答して、常時リフレッシュイネーブル状態として、
    前記リフレッシュ指示を外部からのアクセス要求に従っ
    て前記リフレッシュ指示発生回路に発行させる回路をさ
    らに備える、請求項１記載の半導体記憶装置。
  17. 【請求項１７】 外部アクセスイネーブル指示の非活性
    化時、前記リフレッシュ指示発行手段は、前記外部アク
    セスイネーブル指示の活性化時よりも長い間隔でリフレ
    ッシュ要求を発行して前記リフレッシュ指示を活性化す
    る回路を含む、請求項１記載の半導体記憶装置。
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