JP2003168741A - デュアルゲート酸化膜の形成方法及びそれを利用した半導体素子の製造方法 - Google Patents
デュアルゲート酸化膜の形成方法及びそれを利用した半導体素子の製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 工程の複雑性及び半導体基板の損傷を引き起
こす、２回の熱工程やイオン注入を行わないデュアルゲ
ート酸化膜を形成する方法及びそれを利用した半導体素
子の製造方法を提供する。 【解決手段】 半導体基板２１上にゲート酸化膜２３を
形成するステップと、前記ゲート酸化膜の一部分をデカ
ップルプラズマ処理（ｄｅｃｏｕｐｌｅｄ ｐｌａｓｍ
ａ ｔｒｅａｔｍｅｎｔ）して前記ゲート酸化膜の一部
分の厚さを増加させるステップとを含む。
こす、２回の熱工程やイオン注入を行わないデュアルゲ
ート酸化膜を形成する方法及びそれを利用した半導体素
子の製造方法を提供する。 【解決手段】 半導体基板２１上にゲート酸化膜２３を
形成するステップと、前記ゲート酸化膜の一部分をデカ
ップルプラズマ処理（ｄｅｃｏｕｐｌｅｄ ｐｌａｓｍ
ａ ｔｒｅａｔｍｅｎｔ）して前記ゲート酸化膜の一部
分の厚さを増加させるステップとを含む。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、デュアルゲート絶縁膜を備えた半導
体素子の製造方法に関する。
方法に関し、特に、デュアルゲート絶縁膜を備えた半導
体素子の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子のゲート絶縁膜は、
熱（Ｔｈｅｒｍａｌ）または急速熱（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ）処理により成長されたＳｉＯ２膜を使用し
ている。近年、半導体素子のデザインルールの傾向は、
ゲート絶縁膜の厚さが、ＳｉＯ ２膜の最大トンネリング
限界となる２５〜３０Å以下に減る傾向にあり、０．１
μｍ級素子におけるゲート絶縁膜には２５〜３０Å厚さ
が予想される。
熱（Ｔｈｅｒｍａｌ）または急速熱（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ）処理により成長されたＳｉＯ２膜を使用し
ている。近年、半導体素子のデザインルールの傾向は、
ゲート絶縁膜の厚さが、ＳｉＯ ２膜の最大トンネリング
限界となる２５〜３０Å以下に減る傾向にあり、０．１
μｍ級素子におけるゲート絶縁膜には２５〜３０Å厚さ
が予想される。
【０００３】しかし、リフレッシュ（ｒｅｆｒｅｓｈ）
などの問題のため、セルトランジスタのしきい電圧（ｔ
ｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔ）が周辺回路
領域のしきい電圧より高いことが要求されることによっ
て、セルトランジスタに高いゲート電圧が加えられ、結
果的に周辺回路領域のトランジスタよりは電気的特性が
劣化する短所が現れる。セルトランジスタの特性を向上
させるためには、セルトランジスタのゲート絶縁膜の厚
さを増加させる必要があるが、このために提案されたも
のがＣＭＯＳ工程によるデュアルゲート絶縁膜（Ｄｕａ
ｌ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ）の製造方法であ
る。
などの問題のため、セルトランジスタのしきい電圧（ｔ
ｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔ）が周辺回路
領域のしきい電圧より高いことが要求されることによっ
て、セルトランジスタに高いゲート電圧が加えられ、結
果的に周辺回路領域のトランジスタよりは電気的特性が
劣化する短所が現れる。セルトランジスタの特性を向上
させるためには、セルトランジスタのゲート絶縁膜の厚
さを増加させる必要があるが、このために提案されたも
のがＣＭＯＳ工程によるデュアルゲート絶縁膜（Ｄｕａ
ｌ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ）の製造方法であ
る。
【０００４】このようなデュアルゲート絶縁膜の従来の
技術には、種々あるが、近年多く研究される方法は、一
定部分のみゲート絶縁膜を除去し、再び酸化させてデュ
アルゲート絶縁膜を形成させる第１の方法と、一定部分
のみ窒素のような元素をイオン注入（ｉｍｐｌａｎｔ）
してゲート絶縁膜の成長を遅くしてデュアルゲート絶縁
膜を形成させる第２の方法がある。しかし、上述した従
来の技術の中、第１の方法は、デュアルゲート絶縁膜を
形成させるために、２回の高い熱工程を実施するため
に、半導体基板の表面が損傷を受ける問題点があり、第
２の方法も窒素のイオン注入により半導体基板が損傷を
受ける問題点がある。特に、半導体基板が損傷を受ける
場合、チャネル移動度（ｃｈａｎｎｅｌ ｍｏｂｉｌｉ
ｔｙ）などの劣化を招くこともあり得る。
技術には、種々あるが、近年多く研究される方法は、一
定部分のみゲート絶縁膜を除去し、再び酸化させてデュ
アルゲート絶縁膜を形成させる第１の方法と、一定部分
のみ窒素のような元素をイオン注入（ｉｍｐｌａｎｔ）
してゲート絶縁膜の成長を遅くしてデュアルゲート絶縁
膜を形成させる第２の方法がある。しかし、上述した従
来の技術の中、第１の方法は、デュアルゲート絶縁膜を
形成させるために、２回の高い熱工程を実施するため
に、半導体基板の表面が損傷を受ける問題点があり、第
２の方法も窒素のイオン注入により半導体基板が損傷を
受ける問題点がある。特に、半導体基板が損傷を受ける
場合、チャネル移動度（ｃｈａｎｎｅｌ ｍｏｂｉｌｉ
ｔｙ）などの劣化を招くこともあり得る。
【０００５】
【発明が解決しようとする課題】そこで、本発明は、上
記従来のデュアルゲート酸化膜の形成方法の問題点に鑑
みてなされたものであって、工程の複雑性及び半導体基
板の損傷を引き起こす、２回の熱工程やイオン注入を行
わないデュアルゲート酸化膜を形成する方法及びそれを
利用した半導体素子の製造方法を提供することにその目
的がある。また、本発明は、高電圧用ゲート絶縁膜の形
成方法を提供することにその目的がある。
記従来のデュアルゲート酸化膜の形成方法の問題点に鑑
みてなされたものであって、工程の複雑性及び半導体基
板の損傷を引き起こす、２回の熱工程やイオン注入を行
わないデュアルゲート酸化膜を形成する方法及びそれを
利用した半導体素子の製造方法を提供することにその目
的がある。また、本発明は、高電圧用ゲート絶縁膜の形
成方法を提供することにその目的がある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
になされた本発明によるデュアルゲート酸化膜の形成方
法は、半導体基板上にゲート酸化膜を形成するステップ
と、前記ゲート酸化膜の一部分をデカップルプラズマ処
理（ｄｅｃｏｕｐｌｅｄ ｐｌａｓｍａ ｔｒｅａｔｍ
ｅｎｔ）して前記ゲート酸化膜の一部分の厚さを増加さ
せるステップとを含むことを特徴とする。
になされた本発明によるデュアルゲート酸化膜の形成方
法は、半導体基板上にゲート酸化膜を形成するステップ
と、前記ゲート酸化膜の一部分をデカップルプラズマ処
理（ｄｅｃｏｕｐｌｅｄ ｐｌａｓｍａ ｔｒｅａｔｍ
ｅｎｔ）して前記ゲート酸化膜の一部分の厚さを増加さ
せるステップとを含むことを特徴とする。
【０００７】上記目的を達成するためになされた本発明
による半導体素子の製造方法は、セル領域と周辺回路領
域が定義された半導体基板上にゲート酸化膜を形成する
ステップと、前記ゲート酸化膜の前記セル領域内の部分
のみをデカップルプラズマ処理してその厚さを増加させ
るステップと、前記セル領域と前記周辺回路領域の前記
ゲート酸化膜上に、各々ゲート電極を形成するステップ
と、前記ゲート電極の下側の前記半導体基板にソース／
ドレイン領域を形成するステップとを含むことを特徴と
する。
による半導体素子の製造方法は、セル領域と周辺回路領
域が定義された半導体基板上にゲート酸化膜を形成する
ステップと、前記ゲート酸化膜の前記セル領域内の部分
のみをデカップルプラズマ処理してその厚さを増加させ
るステップと、前記セル領域と前記周辺回路領域の前記
ゲート酸化膜上に、各々ゲート電極を形成するステップ
と、前記ゲート電極の下側の前記半導体基板にソース／
ドレイン領域を形成するステップとを含むことを特徴と
する。
【０００８】また、前記デカップルプラズマ処理は、１
０ｍＴｏｒｒ〜３０ｍＴｏｒｒの圧力下で前記半導体基
板を０℃〜５００℃に保持させ、Ｎ２ガス雰囲気下で１
００Ｗ〜１０００ＷのＲＦソースパワーを印加しながら
５秒〜３００秒間実施することが好ましい。また、前記
デカップルプラズマ処理は、窒素（Ｎ）を含む気体、酸
素（Ｏ）を含む気体、及びハロゲン元素を含む気体を注
入しながら実施することが好ましい。また、前記デカッ
プルプラズマ処理するステップ後、１００℃〜９００℃
温度で１分〜３０分間、後熱処理するステップをさらに
含むことが好ましい。
０ｍＴｏｒｒ〜３０ｍＴｏｒｒの圧力下で前記半導体基
板を０℃〜５００℃に保持させ、Ｎ２ガス雰囲気下で１
００Ｗ〜１０００ＷのＲＦソースパワーを印加しながら
５秒〜３００秒間実施することが好ましい。また、前記
デカップルプラズマ処理は、窒素（Ｎ）を含む気体、酸
素（Ｏ）を含む気体、及びハロゲン元素を含む気体を注
入しながら実施することが好ましい。また、前記デカッ
プルプラズマ処理するステップ後、１００℃〜９００℃
温度で１分〜３０分間、後熱処理するステップをさらに
含むことが好ましい。
【０００９】
【発明の実施の形態】次に、本発明にかかるデュアルゲ
ート酸化膜の形成方法及びそれを利用した半導体素子の
製造方法の実施の形態の具体例を図面を参照しながら説
明する。図１及び図２は、本発明のデュアルゲート絶縁
膜の形成方法を簡略に説明するための工程断面図であ
る。
ート酸化膜の形成方法及びそれを利用した半導体素子の
製造方法の実施の形態の具体例を図面を参照しながら説
明する。図１及び図２は、本発明のデュアルゲート絶縁
膜の形成方法を簡略に説明するための工程断面図であ
る。
【００１０】図１を参照すると、シリコン基板１１上に
シリコン酸化膜１２を形成した後、シリコン酸化膜１２
の中、一部分のみを窒素雰囲気下でデカップルプラズマ
処理（Ｄｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ ｔｒｅａｔ
ｍｅｎｔ ｉｎ Ｎｉｔｒｏｇｅｎ：ＤＰＮ）する。こ
の場合、シリコン酸化膜１２の一部分のみを露出させる
ために、シリコン酸化膜１２上に感光膜によるマスクを
形成する。上記デカップルプラズマ処理は、１０ｍＴｏ
ｒｒ〜３０ｍＴｏｒｒの真空度を維持した状態において
半導体基板１１は、０℃〜５００℃を保持し、Ｎ２（１
０ｓｃｃｍ〜５００ｓｃｃｍ）の雰囲気ガスを注入さ
せ、１００Ｗ〜１０００ＷのＲＦソースパワーを印加し
ながら５秒〜３００秒間処理する。
シリコン酸化膜１２を形成した後、シリコン酸化膜１２
の中、一部分のみを窒素雰囲気下でデカップルプラズマ
処理（Ｄｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ ｔｒｅａｔ
ｍｅｎｔ ｉｎ Ｎｉｔｒｏｇｅｎ：ＤＰＮ）する。こ
の場合、シリコン酸化膜１２の一部分のみを露出させる
ために、シリコン酸化膜１２上に感光膜によるマスクを
形成する。上記デカップルプラズマ処理は、１０ｍＴｏ
ｒｒ〜３０ｍＴｏｒｒの真空度を維持した状態において
半導体基板１１は、０℃〜５００℃を保持し、Ｎ２（１
０ｓｃｃｍ〜５００ｓｃｃｍ）の雰囲気ガスを注入さ
せ、１００Ｗ〜１０００ＷのＲＦソースパワーを印加し
ながら５秒〜３００秒間処理する。
【００１１】一方、Ｎ２と置き換えられる他の雰囲気ガ
スとしては、ＮＨ３、Ｎ２Ｏ、ＮＯなどのＮを含む気
体、Ｃｌ２、ＢＣｌ３、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、
ＢＦ２、Ｆ２、ＮＦ３、ＳＦ６、ＨＢｒ、Ｂｒ２、Ｉ２
などのハロゲン元素を含む気体、Ｏ２、０３、Ｈ２Ｏな
どのＯを含まれた気体等があり、またはこれらの気体を
混合して注入することもある。ここで例えば、フッ素
（Ｆ）系列のガス雰囲気下でデカップルプラズマ処理を
行えば、フッ素によるゲート絶縁膜の完全性（Ｉｎｔｅ
ｇｒｉｔｙ）向上及びホットキャリア特性の向上の効果
も同時に得られる。上述したデカップルプラズマ処理
後、Ｎ２、Ａｒまたは真空雰囲気下で１００℃〜９００
℃温度で１分〜３０分間、後熱処理する。
スとしては、ＮＨ３、Ｎ２Ｏ、ＮＯなどのＮを含む気
体、Ｃｌ２、ＢＣｌ３、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、
ＢＦ２、Ｆ２、ＮＦ３、ＳＦ６、ＨＢｒ、Ｂｒ２、Ｉ２
などのハロゲン元素を含む気体、Ｏ２、０３、Ｈ２Ｏな
どのＯを含まれた気体等があり、またはこれらの気体を
混合して注入することもある。ここで例えば、フッ素
（Ｆ）系列のガス雰囲気下でデカップルプラズマ処理を
行えば、フッ素によるゲート絶縁膜の完全性（Ｉｎｔｅ
ｇｒｉｔｙ）向上及びホットキャリア特性の向上の効果
も同時に得られる。上述したデカップルプラズマ処理
後、Ｎ２、Ａｒまたは真空雰囲気下で１００℃〜９００
℃温度で１分〜３０分間、後熱処理する。
【００１２】図２参照すると、デカップルプラズマ処理
がなされたシリコン酸化膜１２の一部分は、その厚さが
最初シリコン酸化膜１２よりｄだけ増加する。ここで、
シリコン酸化膜１２が厚くなる理由は、窒素雰囲気のデ
カップルプラズマ処理の際、窒素（Ｎ）は、シリコン酸
化膜１２内に拡散して、Ｏ−Ｓｉ−Ｏ結合を有するシリ
コン酸化膜１２内の弱い結合（ｗｅａｋｅｎｄ ｂｏｎ
ｄ）及びダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏ
ｎｄ）と結合する。すなわち、窒素（Ｎ）が弱いＳｉ−
Ｏ結合を切って、酸素と置換（ｄｉｓｐｌａｃｅ）し、
したがって、結合が切断された自由な酸素（ｆｒｅｅ−
ｏｘｙｇｅｎ）がシリコン基板１１とシリコン酸化膜１
２の界面に拡散して、シリコン酸化膜の厚さが増加する
ような追加的な酸化が引き起こされる。
がなされたシリコン酸化膜１２の一部分は、その厚さが
最初シリコン酸化膜１２よりｄだけ増加する。ここで、
シリコン酸化膜１２が厚くなる理由は、窒素雰囲気のデ
カップルプラズマ処理の際、窒素（Ｎ）は、シリコン酸
化膜１２内に拡散して、Ｏ−Ｓｉ−Ｏ結合を有するシリ
コン酸化膜１２内の弱い結合（ｗｅａｋｅｎｄ ｂｏｎ
ｄ）及びダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏ
ｎｄ）と結合する。すなわち、窒素（Ｎ）が弱いＳｉ−
Ｏ結合を切って、酸素と置換（ｄｉｓｐｌａｃｅ）し、
したがって、結合が切断された自由な酸素（ｆｒｅｅ−
ｏｘｙｇｅｎ）がシリコン基板１１とシリコン酸化膜１
２の界面に拡散して、シリコン酸化膜の厚さが増加する
ような追加的な酸化が引き起こされる。
【００１３】上述した方法によれば、高い電圧が印加さ
れても、充分なゲート絶縁膜の厚さを確保することがで
き、熱工程及びイオン注入を用いることなしにゲート絶
縁膜を形成できるので、半導体基板の表面の損傷を防止
することができる。
れても、充分なゲート絶縁膜の厚さを確保することがで
き、熱工程及びイオン注入を用いることなしにゲート絶
縁膜を形成できるので、半導体基板の表面の損傷を防止
することができる。
【００１４】図３乃至図６は、本発明の一実施例に係る
デュアルゲート酸化膜の形成方法を利用した半導体素子
の製造方法を説明するための工程断面図である。図３に
示すように、セル領域Ｉと周辺回路領域ＩＩが定義され
た半導体基板２１の所定部分に、素子の活性領域とフィ
ールド領域を限定するフィールド酸化膜２２を形成す
る。このとき、フィールド酸化膜２２は、半導体基板２
１を所定深さにエッチングしてトレンチを形成し、この
トレンチに酸化膜（絶縁膜）を埋め込むことにより形成
される。以上は、フィールド酸化膜２２をＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方法
により形成することを述べたが、しかしながら、ＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）方法によっても形成できる。
デュアルゲート酸化膜の形成方法を利用した半導体素子
の製造方法を説明するための工程断面図である。図３に
示すように、セル領域Ｉと周辺回路領域ＩＩが定義され
た半導体基板２１の所定部分に、素子の活性領域とフィ
ールド領域を限定するフィールド酸化膜２２を形成す
る。このとき、フィールド酸化膜２２は、半導体基板２
１を所定深さにエッチングしてトレンチを形成し、この
トレンチに酸化膜（絶縁膜）を埋め込むことにより形成
される。以上は、フィールド酸化膜２２をＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方法
により形成することを述べたが、しかしながら、ＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）方法によっても形成できる。
【００１５】次に、半導体基板２１の活性領域上にゲー
ト絶縁膜として薄い第１シリコン酸化膜（ＳｉＯ２）２
３を成長させる。このとき、ゲート絶縁膜には、第１シ
リコン酸化膜２３の代わりに、シリコン酸化窒化膜（Ｓ
ｉＯＮ）、高誘電金属酸化膜（Ａｌ２Ｏ３、Ｔａ
２Ｏ５、ＨｆＯ２、ＺｒＯ２）、高誘電金属酸化膜のシ
リケート（Ｈｆ−ｓｉｌｉｃａｔｅ、Ｚｒ−ｓｉｌｉｃ
ａｔｅ）及び高誘電金属酸化膜の混合膜、高誘電金属酸
化膜のナノラミネート（Ｎａｎｏ−ｌａｍｉｎａｔｅ）
構造を有する高誘電膜の中から選択される少なくとも一
つ、またはこれらの積層膜を利用することができ、この
ようなゲート絶縁膜は、５Å〜１００Åの厚さに形成さ
れる。
ト絶縁膜として薄い第１シリコン酸化膜（ＳｉＯ２）２
３を成長させる。このとき、ゲート絶縁膜には、第１シ
リコン酸化膜２３の代わりに、シリコン酸化窒化膜（Ｓ
ｉＯＮ）、高誘電金属酸化膜（Ａｌ２Ｏ３、Ｔａ
２Ｏ５、ＨｆＯ２、ＺｒＯ２）、高誘電金属酸化膜のシ
リケート（Ｈｆ−ｓｉｌｉｃａｔｅ、Ｚｒ−ｓｉｌｉｃ
ａｔｅ）及び高誘電金属酸化膜の混合膜、高誘電金属酸
化膜のナノラミネート（Ｎａｎｏ−ｌａｍｉｎａｔｅ）
構造を有する高誘電膜の中から選択される少なくとも一
つ、またはこれらの積層膜を利用することができ、この
ようなゲート絶縁膜は、５Å〜１００Åの厚さに形成さ
れる。
【００１６】次に図４に示すように、第１シリコン酸化
膜２３を含む半導体基板２１上に感光膜を塗布し、露光
及び現像によりパターンニングしてセル領域Ｉを露出さ
せる第１感光膜パターン２４を形成する。次いで、第１
感光膜パターン２４をマスクにして露出されたセル領域
Ｉの第１シリコン酸化膜２３を窒素雰囲気下でデカップ
ルプラズマ（ＤＰＮ）処理する。セル領域Ｉの第１シリ
コン酸化膜２３のデカップルプラズマ処理方法は、１０
ｍＴｏｒｒ〜３０ｍＴｏｒｒの真空度を維持した状態で
半導体基板２１を、０℃〜５００℃を保持し、Ｎ２（１
０ｓｃｃｍ〜５００ｓｃｃｍ）の雰囲気ガスを注入さ
せ、１００Ｗ〜１０００ＷのＲＦソースパワーを印加し
ながら５秒〜３００秒間処理する。
膜２３を含む半導体基板２１上に感光膜を塗布し、露光
及び現像によりパターンニングしてセル領域Ｉを露出さ
せる第１感光膜パターン２４を形成する。次いで、第１
感光膜パターン２４をマスクにして露出されたセル領域
Ｉの第１シリコン酸化膜２３を窒素雰囲気下でデカップ
ルプラズマ（ＤＰＮ）処理する。セル領域Ｉの第１シリ
コン酸化膜２３のデカップルプラズマ処理方法は、１０
ｍＴｏｒｒ〜３０ｍＴｏｒｒの真空度を維持した状態で
半導体基板２１を、０℃〜５００℃を保持し、Ｎ２（１
０ｓｃｃｍ〜５００ｓｃｃｍ）の雰囲気ガスを注入さ
せ、１００Ｗ〜１０００ＷのＲＦソースパワーを印加し
ながら５秒〜３００秒間処理する。
【００１７】一方、Ｎ２と置き換えられる他の雰囲気ガ
スとしては、ＮＨ３、Ｎ２Ｏ、ＮＯなどのＮを含む気
体、Ｃｌ２、ＢＣｌ３、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、
ＢＦ２、Ｆ２、ＮＦ３、ＳＦ６、ＨＢｒ、Ｂｒ２、Ｉ２
などのＣｌ、Ｆ、Ｂｒ、Ｉなどのハロゲン元素を含む気
体、Ｏ２、Ｏ３、Ｈ２ＯなどのＯが含まれた気体等があ
り、またはこれらの気体を混合して注入することもあ
る。ここで例えば、フッ素（Ｆ）系列のガス雰囲気下で
デカップルプラズマ処理を行えば、フッ素によるシリコ
ン酸化膜の完全性の向上及びホットキャリア特性の向上
の効果も同時に得られる。上述したデカップルプラズマ
処理後、Ｎ２、Ａｒまたは真空雰囲気下で１００℃〜９
００℃温度で１分〜３０分間後熱処理する。
スとしては、ＮＨ３、Ｎ２Ｏ、ＮＯなどのＮを含む気
体、Ｃｌ２、ＢＣｌ３、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、
ＢＦ２、Ｆ２、ＮＦ３、ＳＦ６、ＨＢｒ、Ｂｒ２、Ｉ２
などのＣｌ、Ｆ、Ｂｒ、Ｉなどのハロゲン元素を含む気
体、Ｏ２、Ｏ３、Ｈ２ＯなどのＯが含まれた気体等があ
り、またはこれらの気体を混合して注入することもあ
る。ここで例えば、フッ素（Ｆ）系列のガス雰囲気下で
デカップルプラズマ処理を行えば、フッ素によるシリコ
ン酸化膜の完全性の向上及びホットキャリア特性の向上
の効果も同時に得られる。上述したデカップルプラズマ
処理後、Ｎ２、Ａｒまたは真空雰囲気下で１００℃〜９
００℃温度で１分〜３０分間後熱処理する。
【００１８】図５に示すように、デカップルプラズマ処
理が行なわれた後、セル領域Ｉの第１シリコン酸化膜２
３は、その厚さが増加する。以下、厚い第１シリコン酸
化膜を第２シリコン酸化膜２５という。ここで、第１シ
リコン酸化膜２３が厚くなる理由は、デカップルプラズ
マ処理時、雰囲気ガス、例えば、窒素は第１シリコン酸
化膜２３内に拡散して、Ｏ−Ｓｉ−Ｏ結合を有するシリ
コン酸化膜内の弱い結合及びダングリングボンドと結合
する。すなわち、窒素が弱いＳｉ−Ｏ結合を切って、酸
素と置換（ｄｉｓｐｌａｃｅ）し、したがって、結合が
切断された自由な酸素が半導体基板２１と第１シリコン
酸化膜２３の界面に拡散して、追加的な酸化を起こし
て、シリコン酸化膜の厚さが増加する。
理が行なわれた後、セル領域Ｉの第１シリコン酸化膜２
３は、その厚さが増加する。以下、厚い第１シリコン酸
化膜を第２シリコン酸化膜２５という。ここで、第１シ
リコン酸化膜２３が厚くなる理由は、デカップルプラズ
マ処理時、雰囲気ガス、例えば、窒素は第１シリコン酸
化膜２３内に拡散して、Ｏ−Ｓｉ−Ｏ結合を有するシリ
コン酸化膜内の弱い結合及びダングリングボンドと結合
する。すなわち、窒素が弱いＳｉ−Ｏ結合を切って、酸
素と置換（ｄｉｓｐｌａｃｅ）し、したがって、結合が
切断された自由な酸素が半導体基板２１と第１シリコン
酸化膜２３の界面に拡散して、追加的な酸化を起こし
て、シリコン酸化膜の厚さが増加する。
【００１９】上述した第２シリコン酸化膜２５を形成し
た後、半導体基板２１上の第１感光膜パターン２４を除
去し、ゲート電極を形成するために、全面にドープされ
たポリシリコン２６と低抵抗金属膜２７をトータル厚さ
で５０Å〜２０００Åとなるように、順に積層させる。
このとき、低抵抗金属膜２７には、窒化金属、窒化金属
／シリサイド（またはタングステン）の順に積層された
金属膜を用いる。そして、ドープされたポリシリコン２
６は、４．１ｅＶ〜４．２ｅＶの仕事関数を有するｎ＋
ポリシリコンを使用し、さらに、低抵抗金属膜２７の中
の窒化金属は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉＮ、Ｔ
ｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＭｏＳ
ｉＮ、ＭｏＡｌＮ、ＲｕＴｉＮ、ＲｕＴａＮ、ＩｒＴｉ
Ｎ、ＴａＳｉＮ、及びＴａＡｌＮからなるグループの中
から選択されるいずれか一つの窒化金属を用いる。ま
た、シリサイドは、ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ、Ｍｏ
Ｓｉ、ＴａＳｉ又はＮｂＳｉを利用する。
た後、半導体基板２１上の第１感光膜パターン２４を除
去し、ゲート電極を形成するために、全面にドープされ
たポリシリコン２６と低抵抗金属膜２７をトータル厚さ
で５０Å〜２０００Åとなるように、順に積層させる。
このとき、低抵抗金属膜２７には、窒化金属、窒化金属
／シリサイド（またはタングステン）の順に積層された
金属膜を用いる。そして、ドープされたポリシリコン２
６は、４．１ｅＶ〜４．２ｅＶの仕事関数を有するｎ＋
ポリシリコンを使用し、さらに、低抵抗金属膜２７の中
の窒化金属は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉＮ、Ｔ
ｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＭｏＳ
ｉＮ、ＭｏＡｌＮ、ＲｕＴｉＮ、ＲｕＴａＮ、ＩｒＴｉ
Ｎ、ＴａＳｉＮ、及びＴａＡｌＮからなるグループの中
から選択されるいずれか一つの窒化金属を用いる。ま
た、シリサイドは、ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ、Ｍｏ
Ｓｉ、ＴａＳｉ又はＮｂＳｉを利用する。
【００２０】一方、ポリシリコン及び窒化金属の厚さ
は、１０Å〜２０００Åであり、シリサイド（またはタ
ングステン）を積層した積層膜は、ゲート電極の抵抗を
下げるためのものであって、シリサイドまたはタングス
テンの厚さは、５０Å〜２０００Åである。次に、低抵
抗金属膜２７上に感光膜を塗布し、露光及び現像により
パターンニングして第２感光膜パターン２８を形成す
る。
は、１０Å〜２０００Åであり、シリサイド（またはタ
ングステン）を積層した積層膜は、ゲート電極の抵抗を
下げるためのものであって、シリサイドまたはタングス
テンの厚さは、５０Å〜２０００Åである。次に、低抵
抗金属膜２７上に感光膜を塗布し、露光及び現像により
パターンニングして第２感光膜パターン２８を形成す
る。
【００２１】次に、図６に示すように、第２感光膜パタ
ーン２８をエッチングマスクにして低抵抗金属膜２７と
ドープされたポリシリコン２６をエッチングしてセル領
域Ｉ及び周辺回路領域ＩＩに各々トランジスタのゲート
電極を形成する。次いで、第２感光膜パターン２８を除
去した後、ソース／ドレインを形成するための不純物イ
オン注入及びスペーサ工程を経てＬＤＤ構造のソース／
ドレイン（図示せず）を形成する。図面に示さなかった
が、後続工程で、各々のトランジスタを絶縁させるため
の層間絶縁膜を形成し、ソース、ドレイン及びゲート電
極を外部端子と連結させるための金属化（Ｍｅｔａｌｌ
ｉｚａｔｉｏｎ）工程を実施する。
ーン２８をエッチングマスクにして低抵抗金属膜２７と
ドープされたポリシリコン２６をエッチングしてセル領
域Ｉ及び周辺回路領域ＩＩに各々トランジスタのゲート
電極を形成する。次いで、第２感光膜パターン２８を除
去した後、ソース／ドレインを形成するための不純物イ
オン注入及びスペーサ工程を経てＬＤＤ構造のソース／
ドレイン（図示せず）を形成する。図面に示さなかった
が、後続工程で、各々のトランジスタを絶縁させるため
の層間絶縁膜を形成し、ソース、ドレイン及びゲート電
極を外部端子と連結させるための金属化（Ｍｅｔａｌｌ
ｉｚａｔｉｏｎ）工程を実施する。
【００２２】上述した方法でセル領域Ｉのみに窒素雰囲
気でデカップルプラズマ処理してデュアルゲート絶縁膜
を形成する場合、セル領域Ｉのゲート絶縁膜の厚さを周
辺回路領域ＩＩのゲート絶縁膜より２Åから１０Å以上
厚く形成できる。したがって、セル領域Ｉのトランジス
タに高い電圧を印加しても充分なゲート絶縁膜の厚さを
確保することができ、また窒素雰囲気でデカップルプラ
ズマ処理されたセル領域Ｉのトランジスタは、周辺回路
領域ＩＩのトランジスタに比べてしきい電圧（Ｖｔ）が
＋０．４〜＋０．５Ｖ程度高い値を示すために、セルへ
の僅かなイオン注入（Ｖｔ ａｄｊｕｓｔｍｅｎｔ ｉ
ｍｐｌａｎｔ）のみでもしきい電圧（Ｖｔ）を調節する
ことができる。
気でデカップルプラズマ処理してデュアルゲート絶縁膜
を形成する場合、セル領域Ｉのゲート絶縁膜の厚さを周
辺回路領域ＩＩのゲート絶縁膜より２Åから１０Å以上
厚く形成できる。したがって、セル領域Ｉのトランジス
タに高い電圧を印加しても充分なゲート絶縁膜の厚さを
確保することができ、また窒素雰囲気でデカップルプラ
ズマ処理されたセル領域Ｉのトランジスタは、周辺回路
領域ＩＩのトランジスタに比べてしきい電圧（Ｖｔ）が
＋０．４〜＋０．５Ｖ程度高い値を示すために、セルへ
の僅かなイオン注入（Ｖｔ ａｄｊｕｓｔｍｅｎｔ ｉ
ｍｐｌａｎｔ）のみでもしきい電圧（Ｖｔ）を調節する
ことができる。
【００２３】図７は、本実施例に従い、シリコン酸化膜
にデカップルプラズマ処理がなされたＭＯＳキャパシタ
のＣ−Ｖ特性曲線であって、窒素雰囲気のデカップルプ
ラズマ（ＤＰＮ）処理をした場合、デカップルプラズマ
処理を実施しない場合より、しきい電圧（Ｖｔ）が＋
０．４〜＋０．５Ｖ程度増加していることが分かる。こ
れにより、セル領域のトランジスタが高いしきい電圧を
有するべきことのために、しきい電圧を高めるために行
う過度なチャネルイオン注入を避けることができる効果
がある。
にデカップルプラズマ処理がなされたＭＯＳキャパシタ
のＣ−Ｖ特性曲線であって、窒素雰囲気のデカップルプ
ラズマ（ＤＰＮ）処理をした場合、デカップルプラズマ
処理を実施しない場合より、しきい電圧（Ｖｔ）が＋
０．４〜＋０．５Ｖ程度増加していることが分かる。こ
れにより、セル領域のトランジスタが高いしきい電圧を
有するべきことのために、しきい電圧を高めるために行
う過度なチャネルイオン注入を避けることができる効果
がある。
【００２４】図８は、本実施例に従い、シリコン酸化膜
にデカップルプラズマ処理がなされたＭＯＳキャパシタ
の電気的厚さの統計分布図であって、シリコン酸化膜に
窒素雰囲気下でデカップルプラズマ（ＤＰＮ）処理をし
た場合、処理時間及びソースプラズマパワー（ｓｏｕｒ
ｃｅ ｐｌａｓｍａ ｐｏｗｅｒ）によってシリコン酸
化膜の電気的厚さが増加することが分かる。図８を参照
すれば、５００Ｗ−１８秒試片の場合、電気的厚さ（Ｃ
ＥＴ）が、デカップルプラズマ処理を実施しない場合に
比べて、２Å程度増加し、５００Ｗ−３５秒試片の場合
は、５Å程度増加し、そして７００Ｗ−３５秒試片の場
合は、１０Å程度増加することが分かる。
にデカップルプラズマ処理がなされたＭＯＳキャパシタ
の電気的厚さの統計分布図であって、シリコン酸化膜に
窒素雰囲気下でデカップルプラズマ（ＤＰＮ）処理をし
た場合、処理時間及びソースプラズマパワー（ｓｏｕｒ
ｃｅ ｐｌａｓｍａ ｐｏｗｅｒ）によってシリコン酸
化膜の電気的厚さが増加することが分かる。図８を参照
すれば、５００Ｗ−１８秒試片の場合、電気的厚さ（Ｃ
ＥＴ）が、デカップルプラズマ処理を実施しない場合に
比べて、２Å程度増加し、５００Ｗ−３５秒試片の場合
は、５Å程度増加し、そして７００Ｗ−３５秒試片の場
合は、１０Å程度増加することが分かる。
【００２５】これを断面ＴＥＭ（ｔｒａｎｓｍｉｓｓｉ
ｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）で観
察した結果、実際にシリコン酸化膜の厚さの増加を確認
した（図９参照）。
ｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）で観
察した結果、実際にシリコン酸化膜の厚さの増加を確認
した（図９参照）。
【００２６】図１０は、本実施例に従い、シリコン酸化
膜にデカップルプラズマ処理がなされたＭＯＳキャパシ
タのゲート漏れ電流特性曲線であって、電気的厚さが増
加しても、デカップルプラズマ処理を実施した場合と、
しない場合とで、漏れ電流の劣化がないことが分かる。
膜にデカップルプラズマ処理がなされたＭＯＳキャパシ
タのゲート漏れ電流特性曲線であって、電気的厚さが増
加しても、デカップルプラズマ処理を実施した場合と、
しない場合とで、漏れ電流の劣化がないことが分かる。
【００２７】本発明の他の実施例として、積層構造のデ
ュアルゲート絶縁膜を適用するＣＭＯＳ素子のみでな
く、デュアルダマシーン（Ｄｕａｌ ｄａｍａｓｃｅｎ
ｅ）構造のＣＭＯＳ素子にも適用可能であり、種々のゲ
ート絶縁膜（窒化ゲート絶縁膜及び高誘電金属酸化膜
等）に適用することができる。また、デュアルゲート絶
縁膜のみでなく、トリプル（ｔｒｉｐｌｅ）ゲート絶縁
膜を備える半導体素子にも適用可能である。尚、本発明
は、上述の実施例に限られるものではない。本発明の技
術的範囲から逸脱しない範囲内で多様に変更実施するこ
とが可能である。
ュアルゲート絶縁膜を適用するＣＭＯＳ素子のみでな
く、デュアルダマシーン（Ｄｕａｌ ｄａｍａｓｃｅｎ
ｅ）構造のＣＭＯＳ素子にも適用可能であり、種々のゲ
ート絶縁膜（窒化ゲート絶縁膜及び高誘電金属酸化膜
等）に適用することができる。また、デュアルゲート絶
縁膜のみでなく、トリプル（ｔｒｉｐｌｅ）ゲート絶縁
膜を備える半導体素子にも適用可能である。尚、本発明
は、上述の実施例に限られるものではない。本発明の技
術的範囲から逸脱しない範囲内で多様に変更実施するこ
とが可能である。
【００２８】
【発明の効果】上述したようになされた本発明によるデ
ュアルゲート酸化膜の形成方法及びそれを利用した半導
体素子の製造方法は、デカップルプラズマ処理によりデ
ュアルゲート絶縁膜を形成するので、追加熱工程が不要
であり、イオン注入方式が発生させるシリコン基板の損
傷も発生しないので、半導体素子のチャネル特性を確保
することができる効果がある。
ュアルゲート酸化膜の形成方法及びそれを利用した半導
体素子の製造方法は、デカップルプラズマ処理によりデ
ュアルゲート絶縁膜を形成するので、追加熱工程が不要
であり、イオン注入方式が発生させるシリコン基板の損
傷も発生しないので、半導体素子のチャネル特性を確保
することができる効果がある。
【００２９】また、追加チャネルイオン注入が必要なく
セル領域のしきい電圧を高めるので、過度なしきい電圧
調節のためのイオン注入を省略することができるため、
半導体素子の電気的特性を増大させることができる効果
がある。
セル領域のしきい電圧を高めるので、過度なしきい電圧
調節のためのイオン注入を省略することができるため、
半導体素子の電気的特性を増大させることができる効果
がある。
【図１】本発明のデュアルゲート絶縁膜の形成方法を簡
略に説明するための工程断面図である。
略に説明するための工程断面図である。
【図２】本発明のデュアルゲート絶縁膜の形成方法を簡
略に説明するための工程断面図である。
略に説明するための工程断面図である。
【図３】本発明の一実施例に係るデュアルゲート酸化膜
の形成方法を利用した半導体素子の製造方法を説明する
ための工程断面図である。
の形成方法を利用した半導体素子の製造方法を説明する
ための工程断面図である。
【図４】本発明の一実施例に係るデュアルゲート酸化膜
の形成方法を利用した半導体素子の製造方法を説明する
ための工程断面図である。
の形成方法を利用した半導体素子の製造方法を説明する
ための工程断面図である。
【図５】本発明の一実施例に係るデュアルゲート酸化膜
の形成方法を利用した半導体素子の製造方法を説明する
ための工程断面図である。
の形成方法を利用した半導体素子の製造方法を説明する
ための工程断面図である。
【図６】本発明の一実施例に係るデュアルゲート酸化膜
の形成方法を利用した半導体素子の製造方法を説明する
ための工程断面図である。
の形成方法を利用した半導体素子の製造方法を説明する
ための工程断面図である。
【図７】本発明の一実施例に従い、シリコン酸化膜にデ
カップルプラズマ処理がなされたＭＯＳキャパシタのＣ
−Ｖ特性曲線である。
カップルプラズマ処理がなされたＭＯＳキャパシタのＣ
−Ｖ特性曲線である。
【図８】本発明の一実施例に従い、シリコン酸化膜にデ
カップルプラズマ処理がなされたＭＯＳキャパシタの電
気的厚さの統計分布図である。
カップルプラズマ処理がなされたＭＯＳキャパシタの電
気的厚さの統計分布図である。
【図９】デカップルプラズマ処理により厚さが増加され
たゲート酸化膜のＴＥＭ断面図である。
たゲート酸化膜のＴＥＭ断面図である。
【図１０】本発明の一実施例に従い、シリコン酸化膜に
デカップルプラズマ処理がなされたＭＯＳキャパシタの
ゲート漏れ電流特性の曲線である。
デカップルプラズマ処理がなされたＭＯＳキャパシタの
ゲート漏れ電流特性の曲線である。
１１ シリコン基板
１２ シリコン酸化膜
２１ 半導体基板
２２ フィールド酸化膜
２３ 第１シリコン酸化膜
２４ 第１感光膜パターン
２５ 第２シリコン酸化膜
２６ ドープされたポリシリコン
２７ 低抵抗金属膜
２８ 第２感光膜パターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 朴 大 奎
大韓民国 京畿道 利川市 夫鉢邑 牙美
里 山 136−１
(72)発明者 車 泰 昊
大韓民国 京畿道 利川市 夫鉢邑 牙美
里 山 136−１
(72)発明者 呂 寅 碩
大韓民国 京畿道 利川市 夫鉢邑 牙美
里 山 136−１
Ｆターム(参考） 5F048 AC01 BB05 BB08 BB09 BB11
BB16 BC06
5F058 BA06 BA20 BC11 BC12 BF54
BF73 BF74 BH01 BJ04
Claims (17)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
ステップと、 前記ゲート酸化膜の一部分をデカップルプラズマ処理
（ｄｅｃｏｕｐｌｅｄｐｌａｓｍａ ｔｒｅａｔｍｅｎ
ｔ）して前記ゲート酸化膜の一部分の厚さを増加させる
ステップとを含むことを特徴とするデュアルゲート酸化
膜の形成方法。 - 【請求項２】 前記デカップルプラズマ処理は、前記半
導体基板を０℃〜５００℃に保持した状態で実施するこ
とを特徴とする請求項１に記載のデュアルゲート酸化膜
の形成方法。 - 【請求項３】 前記デカップルプラズマ処理は、１０ｍ
Ｔｏｒｒ〜３０ｍＴｏｒｒの圧力下で実施することを特
徴とする請求項１に記載のデュアルゲート酸化膜の形成
方法。 - 【請求項４】 前記デカップルプラズマ処理は、１０ｓ
ｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）〜５００ｓ
ｃｃｍのＮ２を注入して実施することを特徴とする請求
項１に記載のデュアルゲート酸化膜の形成方法。 - 【請求項５】 前記デカップルプラズマ処理は、１００
Ｗ〜１０００ＷのＲＦソースパワーを印加して５秒〜３
００秒間実施することを特徴とする請求項１に記載のデ
ュアルゲート酸化膜の形成方法。 - 【請求項６】 前記デカップルプラズマ処理は、窒素
（Ｎ）を含む気体、酸素（Ｏ）を含む気体、及びハロゲ
ン元素を含む気体を注入しながら実施することを特徴と
する請求項１に記載のデュアルゲート酸化膜の形成方
法。 - 【請求項７】 前記窒素を含む気体は、ＮＨ３、Ｎ２Ｏ
及びＮＯから成るグループから選択されたいずれか一つ
であることを特徴とする請求項６に記載のデュアルゲー
ト酸化膜の形成方法。 - 【請求項８】 前記酸素を含む気体は、Ｏ２、Ｏ３及び
Ｈ２Ｏから成るグループから選択されたいずれか一つで
あることを特徴とする請求項６に記載のデュアルゲート
酸化膜の形成方法。 - 【請求項９】 前記ハロゲン元素を含む気体は、Ｃ
ｌ２、ＢＣｌ３、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｂ
Ｆ２、Ｆ２、ＮＦ３、ＳＦ６、ＨＢｒ、Ｂｒ２及びＩ ２
から成るグループから選択されたいずれか一つであるこ
とを特徴とする請求項６に記載のデュアルゲート酸化膜
の形成方法。 - 【請求項１０】 前記デカップルプラズマ処理するステ
ップ後、１００℃〜９００℃温度で１分〜３０分間、後
熱処理するステップをさらに含むことを特徴とする請求
項１に記載のデュアルゲート酸化膜の形成方法。 - 【請求項１１】 前記デカップルプラズマ処理前に、前
記ゲート酸化膜を５Å〜１００Åの厚さにまで積み重ね
ることを特徴とする請求項１に記載のデュアルゲート酸
化膜の形成方法。 - 【請求項１２】 前記ゲート酸化膜は、シリコン酸化
膜、Ａｌ２Ｏ３、Ｔａ ２Ｏ５、ＨｆＯ２、ＺｒＯ２、Ｔ
ｉＯ２、Ｈｆシリケート、Ｚｒシリケート及び金属酸化
膜からなるグループの中から選択されたいずれか一つで
あることを特徴とする請求項１に記載のデュアルゲート
酸化膜の形成方法。 - 【請求項１３】 セル領域と周辺回路領域が定義された
半導体基板上にゲート酸化膜を形成するステップと、 前記ゲート酸化膜の前記セル領域内の部分のみをデカッ
プルプラズマ処理してその厚さを増加させるステップ
と、 前記セル領域と前記周辺回路領域の前記ゲート酸化膜上
に、各々ゲート電極を形成するステップと、 前記ゲート電極の下側の前記半導体基板にソース／ドレ
イン領域を形成するステップとを含むことを特徴とする
半導体素子の製造方法。 - 【請求項１４】 前記デカップルプラズマ処理するステ
ップは、 前記ゲート酸化膜上に感光膜を塗布するステップと、 前記感光膜を選択的にパターンニングして前記セル領域
の前記ゲート酸化膜を露出させるマスクパターンを形成
するステップと、 前記マスクパターンを酸化防止マスクにして前記セル領
域のゲート酸化膜をデカップルプラズマ処理するステッ
プとを含むことを特徴とする請求項１３に記載の半導体
素子の製造方法。 - 【請求項１５】 前記デカップルプラズマ処理は、１０
ｍＴｏｒｒ〜３０ｍＴｏｒｒの圧力下で前記半導体基板
を０℃〜５００℃に保持させ、Ｎ２ガス雰囲気下で１０
０Ｗ〜１０００ＷのＲＦソースパワーを印加しながら５
秒〜３００秒間実施することを特徴とする請求項１４に
記載の半導体素子の製造方法。 - 【請求項１６】 前記デカップルプラズマ処理は、窒素
（Ｎ）を含む気体、酸素（Ｏ）を含む気体、及びハロゲ
ン元素を含む気体を注入しながら実施することを特徴と
する請求項１３に記載の半導体素子の製造方法。 - 【請求項１７】 前記デカップルプラズマ処理するステ
ップ後、１００℃〜９００℃温度で１分〜３０分間、後
熱処理するステップをさらに含むことを特徴とする請求
項１３に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010075118A KR20030044394A (ko) | 2001-11-29 | 2001-11-29 | 듀얼 게이트절연막을 구비한 반도체소자의 제조 방법 |
| KR2001-075118 | 2001-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003168741A true JP2003168741A (ja) | 2003-06-13 |
| JP3975297B2 JP3975297B2 (ja) | 2007-09-12 |
Family
ID=19716465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002276421A Expired - Fee Related JP3975297B2 (ja) | 2001-11-29 | 2002-09-20 | デュアルゲート酸化膜の形成方法及びそれを利用した半導体素子の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7157339B2 (ja) |
| JP (1) | JP3975297B2 (ja) |
| KR (1) | KR20030044394A (ja) |
| CN (1) | CN1226776C (ja) |
| TW (1) | TWI283016B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010517306A (ja) * | 2007-01-26 | 2010-05-20 | フリースケール セミコンダクター インコーポレイテッド | 高電圧トランジスタ、不揮発性メモリトランジスタ、およびロジックトランジスタを備えた半導体デバイスを製造する方法 |
| JP2010219536A (ja) * | 2009-03-18 | 2010-09-30 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体装置及びその製造方法 |
| WO2010150332A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (13)
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|---|---|---|---|---|
| DE10207122B4 (de) * | 2002-02-20 | 2007-07-05 | Advanced Micro Devices, Inc., Sunnyvale | Ein Verfahren zur Herstellung von Schichten aus Oxid auf einer Oberfläche eines Substrats |
| US6723666B1 (en) * | 2003-03-06 | 2004-04-20 | Advanced Micro Devices, Inc. | Method for reducing gate oxide surface irregularities |
| KR100976698B1 (ko) * | 2003-06-18 | 2010-08-18 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 산화막 형성방법 |
| US6821833B1 (en) | 2003-09-09 | 2004-11-23 | International Business Machines Corporation | Method for separately optimizing thin gate dielectric of PMOS and NMOS transistors within the same semiconductor chip and device manufactured thereby |
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