JP2003163220A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 適切範囲よりも広い値にサイドウォール幅が
設定された場合であっても、電流減少による寿命の劣化
を改善し得る、半導体装置の製造方法を得る。 【解決手段】 ゲート構造４、ＬＤＤ領域６、及びサイ
ドウォール７をこの順に形成した後、斜方注入法によっ
て、ヒ素イオン８をシリコン基板１の上面内に注入す
る。次に、アニールを行うことにより、シリコン基板１
の上面内にＭＤＤ領域９を形成する。ＭＤＤ領域９とゲ
ート構造４とは、平面視上互いにオーバーラップしてい
ない。また、ＭＤＤ領域９は、ＬＤＤ領域６よりも、高
濃度かつ浅く形成されている。その後、垂直注入法によ
って、ＭＤＤ領域９よりも高濃度のソース・ドレイン領
域１１が、ＬＤＤ領域６よりも深く形成される。
設定された場合であっても、電流減少による寿命の劣化
を改善し得る、半導体装置の製造方法を得る。 【解決手段】 ゲート構造４、ＬＤＤ領域６、及びサイ
ドウォール７をこの順に形成した後、斜方注入法によっ
て、ヒ素イオン８をシリコン基板１の上面内に注入す
る。次に、アニールを行うことにより、シリコン基板１
の上面内にＭＤＤ領域９を形成する。ＭＤＤ領域９とゲ
ート構造４とは、平面視上互いにオーバーラップしてい
ない。また、ＭＤＤ領域９は、ＬＤＤ領域６よりも、高
濃度かつ浅く形成されている。その後、垂直注入法によ
って、ＭＤＤ領域９よりも高濃度のソース・ドレイン領
域１１が、ＬＤＤ領域６よりも深く形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するものであり、特にホットキャリアに起因
する寿命の劣化が改善されたＭＯＳＦＥＴの製造方法に
関する。
造方法に関するものであり、特にホットキャリアに起因
する寿命の劣化が改善されたＭＯＳＦＥＴの製造方法に
関する。
【０００２】
【従来の技術】ＬＳＩの分野においては、製造コストの
低減や動作速度の高速化を図るために、素子の微細化や
高集積化が進められている。ところが、素子が微細化さ
れると半導体基板内部での電界が高くなるため、ホット
キャリアに起因する素子特性の劣化が問題となる。具体
的には、ドレイン付近の高電界によって加速されて高エ
ネルギーとなったキャリアが、半導体基板とゲート絶縁
膜との間のエネルギー障壁を乗り越えてゲート絶縁膜中
に飛び込み、その結果、ＭＯＳＦＥＴのしきい値電圧Ｖ
ｔｈが変動する。このような態様の素子特性の劣化を、
本明細書においては「Ｖｔｈシフトによる寿命の劣化」
と称する。Ｖｔｈシフトによる寿命の劣化は、ドレイン
付近の高電界を緩和することによって改善できるが、ド
レイン付近の電界緩和を実現するために、ＬＤＤ（Ligh
tly Doped Drain）構造が広く採用されている。
低減や動作速度の高速化を図るために、素子の微細化や
高集積化が進められている。ところが、素子が微細化さ
れると半導体基板内部での電界が高くなるため、ホット
キャリアに起因する素子特性の劣化が問題となる。具体
的には、ドレイン付近の高電界によって加速されて高エ
ネルギーとなったキャリアが、半導体基板とゲート絶縁
膜との間のエネルギー障壁を乗り越えてゲート絶縁膜中
に飛び込み、その結果、ＭＯＳＦＥＴのしきい値電圧Ｖ
ｔｈが変動する。このような態様の素子特性の劣化を、
本明細書においては「Ｖｔｈシフトによる寿命の劣化」
と称する。Ｖｔｈシフトによる寿命の劣化は、ドレイン
付近の高電界を緩和することによって改善できるが、ド
レイン付近の電界緩和を実現するために、ＬＤＤ（Ligh
tly Doped Drain）構造が広く採用されている。
【０００３】図１５〜１８は、ＬＤＤ構造を有する半導
体装置の従来の製造方法を工程順に示す断面図である。
図１５を参照して、まず、ｐ形のシリコン基板１０１を
準備した後、熱酸化法によって、シリコン基板１０１の
上面上にシリコン酸化膜を全面に形成する。次に、ＣＶ
Ｄ法によって、シリコン酸化膜上にポリシリコン膜を全
面に形成する。次に、写真製版法及び異方性ドライエッ
チング法によってこれらの膜をパターニングすることに
より、ゲート絶縁膜１０２及びゲート電極１０３から成
るゲート構造１０４を形成する。
体装置の従来の製造方法を工程順に示す断面図である。
図１５を参照して、まず、ｐ形のシリコン基板１０１を
準備した後、熱酸化法によって、シリコン基板１０１の
上面上にシリコン酸化膜を全面に形成する。次に、ＣＶ
Ｄ法によって、シリコン酸化膜上にポリシリコン膜を全
面に形成する。次に、写真製版法及び異方性ドライエッ
チング法によってこれらの膜をパターニングすることに
より、ゲート絶縁膜１０２及びゲート電極１０３から成
るゲート構造１０４を形成する。
【０００４】図１６を参照して、次に、イオン注入法に
よって、２５ｋｅＶ、５Ｅ１３ｃｍ -2の条件下で、リン
イオン１０５をシリコン基板１０１の上面内に注入す
る。このとき、ゲート構造１０４はイオン注入の注入マ
スクとして機能する。次に、９００℃で３０秒程度のア
ニールを行う。これにより、シリコン基板１０１内でリ
ンイオン１０５が熱拡散され、シリコン基板１０１の上
面内に、対を成すＬＤＤ領域１０６が形成される。
よって、２５ｋｅＶ、５Ｅ１３ｃｍ -2の条件下で、リン
イオン１０５をシリコン基板１０１の上面内に注入す
る。このとき、ゲート構造１０４はイオン注入の注入マ
スクとして機能する。次に、９００℃で３０秒程度のア
ニールを行う。これにより、シリコン基板１０１内でリ
ンイオン１０５が熱拡散され、シリコン基板１０１の上
面内に、対を成すＬＤＤ領域１０６が形成される。
【０００５】図１７を参照して、次に、ＣＶＤ法によっ
て、図１６に示した構造上にシリコン窒化膜を全面に形
成する。次に、異方性ドライエッチング法によってシリ
コン窒化膜をエッチングすることにより、ゲート構造１
０４の側面にサイドウォール１０７を形成する。
て、図１６に示した構造上にシリコン窒化膜を全面に形
成する。次に、異方性ドライエッチング法によってシリ
コン窒化膜をエッチングすることにより、ゲート構造１
０４の側面にサイドウォール１０７を形成する。
【０００６】図１８を参照して、次に、イオン注入法に
よって、６０ｋｅＶ、５Ｅ１５ｃｍ -2の条件下で、ヒ素
イオン１０８をシリコン基板１０１の上面内に注入す
る。このとき、ゲート構造１０４及びサイドウォール１
０７はイオン注入の注入マスクとして機能する。次に、
１０００℃で３０秒程度のアニールを行う。これによ
り、シリコン基板１０１内でヒ素イオン１０８が熱拡散
され、シリコン基板１０１の上面内に、対を成すソース
・ドレイン領域１０９が形成される。
よって、６０ｋｅＶ、５Ｅ１５ｃｍ -2の条件下で、ヒ素
イオン１０８をシリコン基板１０１の上面内に注入す
る。このとき、ゲート構造１０４及びサイドウォール１
０７はイオン注入の注入マスクとして機能する。次に、
１０００℃で３０秒程度のアニールを行う。これによ
り、シリコン基板１０１内でヒ素イオン１０８が熱拡散
され、シリコン基板１０１の上面内に、対を成すソース
・ドレイン領域１０９が形成される。
【０００７】図１８に示したように、従来の半導体装置
では、比較的低濃度のＬＤＤ領域１０６が、サイドウォ
ール１０７の下方に延在して形成されている。これによ
り、ソース・ドレイン領域１０９の空乏層がサイドウォ
ール１０７の下方にまで広がり、その結果、ドレイン付
近における高電界が緩和されて、Ｖｔｈシフトによる寿
命の劣化が改善されている。
では、比較的低濃度のＬＤＤ領域１０６が、サイドウォ
ール１０７の下方に延在して形成されている。これによ
り、ソース・ドレイン領域１０９の空乏層がサイドウォ
ール１０７の下方にまで広がり、その結果、ドレイン付
近における高電界が緩和されて、Ｖｔｈシフトによる寿
命の劣化が改善されている。
【０００８】
【発明が解決しようとする課題】上記の通りＬＤＤ領域
１０６を形成することによってＶｔｈシフトによる寿命
の劣化は改善されるが、ＬＤＤ領域１０６からサイドウ
ォール１０７の下部にホットキャリアが飛び込むことに
起因して、新たな素子特性の劣化が生じる。具体的に
は、サイドウォール１０７の下部に蓄積されたキャリア
（ＮＭＯＳＦＥＴの場合は電子）からの反発力によっ
て、ＬＤＤ領域１０６の上面付近のキャリア（電子）が
シリコン基板１０１の深さ方向に追いやられ、ＬＤＤ領
域１０６の上面付近におけるキャリアの濃度が低くな
る。その結果、寄生抵抗が増大してドレイン電流が減少
する。このような態様の素子特性の劣化を、本明細書に
おいては「電流減少による寿命の劣化」と称する。
１０６を形成することによってＶｔｈシフトによる寿命
の劣化は改善されるが、ＬＤＤ領域１０６からサイドウ
ォール１０７の下部にホットキャリアが飛び込むことに
起因して、新たな素子特性の劣化が生じる。具体的に
は、サイドウォール１０７の下部に蓄積されたキャリア
（ＮＭＯＳＦＥＴの場合は電子）からの反発力によっ
て、ＬＤＤ領域１０６の上面付近のキャリア（電子）が
シリコン基板１０１の深さ方向に追いやられ、ＬＤＤ領
域１０６の上面付近におけるキャリアの濃度が低くな
る。その結果、寄生抵抗が増大してドレイン電流が減少
する。このような態様の素子特性の劣化を、本明細書に
おいては「電流減少による寿命の劣化」と称する。
【０００９】図１９は、サイドウォール１０７の幅Ｗ
（図１７参照）と、ホットキャリア寿命との関係を示す
グラフである。ここで、ホットキャリア寿命とは、Ｖｔ
ｈシフトによる寿命と、電流減少による寿命とを意味し
ている。図１９に示すように、電流減少による寿命Ｋ１
は、サイドウォール幅Ｗが狭いほど改善される。サイド
ウォール幅Ｗが狭いほど、サイドウォール１０７の下部
に飛び込むホットキャリアの数が減少するからである。
一方、Ｖｔｈシフトによる寿命Ｋ２は、サイドウォール
幅Ｗが広いほど改善される。サイドウォール幅Ｗが広い
ほど、ゲート構造４の下方のチャネル領域と、ＬＤＤ領
域１０６との境界部分における最大電界が緩和されるか
らである。このように、寿命Ｋ１，Ｋ２は互いにトレー
ドオフの関係にあり、寿命Ｋ１，Ｋ２の双方ともが所定
の基準値ｋ以上となる、サイドウォール幅Ｗの適切範囲
が存在する。即ち、図１９に示した例では、サイドウォ
ール幅ＷをＷ１以上Ｗ２以下の範囲に設定すれば、寿命
Ｋ１，Ｋ２はいずれも基準値ｋ以上となる。
（図１７参照）と、ホットキャリア寿命との関係を示す
グラフである。ここで、ホットキャリア寿命とは、Ｖｔ
ｈシフトによる寿命と、電流減少による寿命とを意味し
ている。図１９に示すように、電流減少による寿命Ｋ１
は、サイドウォール幅Ｗが狭いほど改善される。サイド
ウォール幅Ｗが狭いほど、サイドウォール１０７の下部
に飛び込むホットキャリアの数が減少するからである。
一方、Ｖｔｈシフトによる寿命Ｋ２は、サイドウォール
幅Ｗが広いほど改善される。サイドウォール幅Ｗが広い
ほど、ゲート構造４の下方のチャネル領域と、ＬＤＤ領
域１０６との境界部分における最大電界が緩和されるか
らである。このように、寿命Ｋ１，Ｋ２は互いにトレー
ドオフの関係にあり、寿命Ｋ１，Ｋ２の双方ともが所定
の基準値ｋ以上となる、サイドウォール幅Ｗの適切範囲
が存在する。即ち、図１９に示した例では、サイドウォ
ール幅ＷをＷ１以上Ｗ２以下の範囲に設定すれば、寿命
Ｋ１，Ｋ２はいずれも基準値ｋ以上となる。
【００１０】しかしながら、ＭＯＳＦＥＴの実際の設計
においては、寿命Ｋ１，Ｋ２以外の他の素子特性をも考
慮して、サイドウォール幅が決定される場合がある。具
体的には、ショートチャネル効果の発生を抑制するため
に、上記適切範囲よりも広い値にサイドウォール幅が設
定される場合が多い。図１９を参照して、ショートチャ
ネル特性を優先してサイドウォール幅ＷをＷ３に設定す
ると、寿命Ｋ２は基準値ｋを超えるが、寿命Ｋ１は基準
値ｋに満たないことになる。
においては、寿命Ｋ１，Ｋ２以外の他の素子特性をも考
慮して、サイドウォール幅が決定される場合がある。具
体的には、ショートチャネル効果の発生を抑制するため
に、上記適切範囲よりも広い値にサイドウォール幅が設
定される場合が多い。図１９を参照して、ショートチャ
ネル特性を優先してサイドウォール幅ＷをＷ３に設定す
ると、寿命Ｋ２は基準値ｋを超えるが、寿命Ｋ１は基準
値ｋに満たないことになる。
【００１１】このように従来の半導体装置の製造方法に
よると、サイドウォールの幅を適切範囲よりも広く設定
した場合に、電流減少による寿命の劣化が著しくなると
いう問題があった。
よると、サイドウォールの幅を適切範囲よりも広く設定
した場合に、電流減少による寿命の劣化が著しくなると
いう問題があった。
【００１２】本発明はかかる問題を解決するために成さ
れたものであり、適切範囲よりも広い値にサイドウォー
ル幅が設定された場合であっても、電流減少による寿命
の劣化を改善し得る、半導体装置の製造方法を得ること
を目的とするものである。
れたものであり、適切範囲よりも広い値にサイドウォー
ル幅が設定された場合であっても、電流減少による寿命
の劣化を改善し得る、半導体装置の製造方法を得ること
を目的とするものである。
【００１３】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）基板を準備す
る工程と、（ｂ）前記基板の主面上にゲート構造を形成
する工程と、（ｘ）前記ゲート構造を注入マスクに用い
て、前記基板の前記主面内に所定導電型の第１不純物を
注入することにより、第１の深さ及び第１の濃度の第１
の不純物導入領域を形成する工程と、（ｃ）前記工程
（ｘ）よりも後に実行され、前記ゲート構造の側面にサ
イドウォールを形成する工程と、（ｙ）前記ゲート構造
及び前記サイドウォールを注入マスクに用いて、前記サ
イドウォールの下方を含む前記基板の前記主面内に前記
所定導電型の第２不純物を注入することにより、前記第
１の深さよりも浅い第２の深さ、及び前記第１の濃度よ
りも高い第２の濃度の第２の不純物導入領域を形成する
工程と、（ｚ）前記ゲート構造及び前記サイドウォール
を注入マスクに用いて、前記基板の前記主面内に前記所
定導電型の第３不純物を注入することにより、前記第１
の深さよりも深い第３の深さ、及び前記第２の濃度より
も高い第３の濃度の第３の不純物導入領域を形成する工
程とを備えるものである。
に記載の半導体装置の製造方法は、（ａ）基板を準備す
る工程と、（ｂ）前記基板の主面上にゲート構造を形成
する工程と、（ｘ）前記ゲート構造を注入マスクに用い
て、前記基板の前記主面内に所定導電型の第１不純物を
注入することにより、第１の深さ及び第１の濃度の第１
の不純物導入領域を形成する工程と、（ｃ）前記工程
（ｘ）よりも後に実行され、前記ゲート構造の側面にサ
イドウォールを形成する工程と、（ｙ）前記ゲート構造
及び前記サイドウォールを注入マスクに用いて、前記サ
イドウォールの下方を含む前記基板の前記主面内に前記
所定導電型の第２不純物を注入することにより、前記第
１の深さよりも浅い第２の深さ、及び前記第１の濃度よ
りも高い第２の濃度の第２の不純物導入領域を形成する
工程と、（ｚ）前記ゲート構造及び前記サイドウォール
を注入マスクに用いて、前記基板の前記主面内に前記所
定導電型の第３不純物を注入することにより、前記第１
の深さよりも深い第３の深さ、及び前記第２の濃度より
も高い第３の濃度の第３の不純物導入領域を形成する工
程とを備えるものである。
【００１４】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）前記基板の主面上にゲート構造を形成する工程
と、（ｘ）前記ゲート構造を注入マスクに用いて、前記
基板の前記主面内に第１導電型の第１不純物を注入する
ことにより、第１の深さ及び第１の濃度の第１の不純物
導入領域を形成する工程と、（ｃ）前記工程（ｘ）によ
って得られた構造上に、前記ゲート構造の側面に形成さ
れた第１部分を含む第１の絶縁膜を形成する工程と、
（ｙ）前記ゲート構造及び前記第１部分を注入マスクに
用いて、前記基板の前記主面内に前記第１導電型の第２
不純物を注入することにより、前記第１の深さよりも浅
い第２の深さ、及び前記第１の濃度よりも高い第２の濃
度の第２の不純物導入領域を形成する工程と、（ｄ）前
記工程（ｙ）によって得られた構造上に、前記第１部分
の側面に形成された第２部分を含む第２の絶縁膜を形成
する工程と、（ｅ）前記第１及び第２の絶縁膜をエッチ
ングすることにより、前記ゲート構造の側面にサイドウ
ォールを形成する工程と、（ｚ）前記ゲート構造及び前
記サイドウォールを注入マスクに用いて、前記基板の前
記主面内に前記第１導電型の第３不純物を注入すること
により、前記第１の深さよりも深い第３の深さ、及び前
記第２の濃度よりも高い第３の濃度の第３の不純物導入
領域を形成する工程とを備えるものである。
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）前記基板の主面上にゲート構造を形成する工程
と、（ｘ）前記ゲート構造を注入マスクに用いて、前記
基板の前記主面内に第１導電型の第１不純物を注入する
ことにより、第１の深さ及び第１の濃度の第１の不純物
導入領域を形成する工程と、（ｃ）前記工程（ｘ）によ
って得られた構造上に、前記ゲート構造の側面に形成さ
れた第１部分を含む第１の絶縁膜を形成する工程と、
（ｙ）前記ゲート構造及び前記第１部分を注入マスクに
用いて、前記基板の前記主面内に前記第１導電型の第２
不純物を注入することにより、前記第１の深さよりも浅
い第２の深さ、及び前記第１の濃度よりも高い第２の濃
度の第２の不純物導入領域を形成する工程と、（ｄ）前
記工程（ｙ）によって得られた構造上に、前記第１部分
の側面に形成された第２部分を含む第２の絶縁膜を形成
する工程と、（ｅ）前記第１及び第２の絶縁膜をエッチ
ングすることにより、前記ゲート構造の側面にサイドウ
ォールを形成する工程と、（ｚ）前記ゲート構造及び前
記サイドウォールを注入マスクに用いて、前記基板の前
記主面内に前記第１導電型の第３不純物を注入すること
により、前記第１の深さよりも深い第３の深さ、及び前
記第２の濃度よりも高い第３の濃度の第３の不純物導入
領域を形成する工程とを備えるものである。
【００１５】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）前記基板の主面上にゲート構造を形成する工程
と、（ｘ）前記ゲート構造を注入マスクに用いて、前記
基板の前記主面内に第１導電型の第１不純物を注入する
ことにより、第１の深さ及び第１の濃度の第１の不純物
導入領域を形成する工程と、（ｃ）前記工程（ｘ）によ
って得られた構造上に、前記ゲート構造の側面に形成さ
れた第１部分を含む第１の絶縁膜を形成する工程と、
（ｙ）前記ゲート構造及び前記第１部分を注入マスクに
用いて、前記基板の前記主面内に前記第１導電型の第２
不純物を注入することにより、前記第１の深さよりも浅
い第２の深さ、及び前記第１の濃度よりも高い第２の濃
度の第２の不純物導入領域を形成する工程と、（ｄ）前
記工程（ｙ）によって得られた構造上に、前記第１部分
の側面に形成された第２部分を含む第２の絶縁膜を形成
する工程と、（ｚ）前記工程（ｄ）に引き続いて実行さ
れ、前記ゲート構造、前記第１部分、及び前記第２部分
を注入マスクに用いて、前記基板の前記主面内に前記第
１導電型の第３不純物を注入することにより、前記第１
の深さよりも深い第３の深さ、及び前記第２の濃度より
も高い第３の濃度の第３の不純物導入領域を形成する工
程とを備えるものである。
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）前記基板の主面上にゲート構造を形成する工程
と、（ｘ）前記ゲート構造を注入マスクに用いて、前記
基板の前記主面内に第１導電型の第１不純物を注入する
ことにより、第１の深さ及び第１の濃度の第１の不純物
導入領域を形成する工程と、（ｃ）前記工程（ｘ）によ
って得られた構造上に、前記ゲート構造の側面に形成さ
れた第１部分を含む第１の絶縁膜を形成する工程と、
（ｙ）前記ゲート構造及び前記第１部分を注入マスクに
用いて、前記基板の前記主面内に前記第１導電型の第２
不純物を注入することにより、前記第１の深さよりも浅
い第２の深さ、及び前記第１の濃度よりも高い第２の濃
度の第２の不純物導入領域を形成する工程と、（ｄ）前
記工程（ｙ）によって得られた構造上に、前記第１部分
の側面に形成された第２部分を含む第２の絶縁膜を形成
する工程と、（ｚ）前記工程（ｄ）に引き続いて実行さ
れ、前記ゲート構造、前記第１部分、及び前記第２部分
を注入マスクに用いて、前記基板の前記主面内に前記第
１導電型の第３不純物を注入することにより、前記第１
の深さよりも深い第３の深さ、及び前記第２の濃度より
も高い第３の濃度の第３の不純物導入領域を形成する工
程とを備えるものである。
【００１６】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項１〜３のいずれか一つに
記載の半導体装置の製造方法であって、前記工程（ｙ）
においては、平面視上前記ゲート構造にオーバーラップ
しない前記第２の不純物導入領域が形成されることを特
徴とするものである。
導体装置の製造方法は、請求項１〜３のいずれか一つに
記載の半導体装置の製造方法であって、前記工程（ｙ）
においては、平面視上前記ゲート構造にオーバーラップ
しない前記第２の不純物導入領域が形成されることを特
徴とするものである。
【００１７】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、前記工程（ｙ）において、前記第２
不純物は、斜方注入法によって前記基板の前記主面内に
注入されることを特徴とするものである。
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、前記工程（ｙ）において、前記第２
不純物は、斜方注入法によって前記基板の前記主面内に
注入されることを特徴とするものである。
【００１８】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項２又は３に記載の半導体
装置の製造方法であって、前記工程（ｃ）においては、
前記基板の前記主面上に形成された第３部分を含む前記
第１の絶縁膜が形成され、前記工程（ｙ）において、前
記第２不純物は、前記第３部分を突き抜けて前記基板の
前記主面内に注入されることを特徴とするものである。
導体装置の製造方法は、請求項２又は３に記載の半導体
装置の製造方法であって、前記工程（ｃ）においては、
前記基板の前記主面上に形成された第３部分を含む前記
第１の絶縁膜が形成され、前記工程（ｙ）において、前
記第２不純物は、前記第３部分を突き抜けて前記基板の
前記主面内に注入されることを特徴とするものである。
【００１９】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、請求項２又は３に記載の半導体
装置の製造方法であって、（ｍ）前記工程（ｃ）よりも
後、前記工程（ｙ）よりも前に実行され、前記第２の不
純物導入領域を形成する予定の深さよりも深い箇所に、
前記第１導電型とは異なる第２導電型の第４の不純物導
入領域を形成する工程をさらに備えることを特徴とする
ものである。
導体装置の製造方法は、請求項２又は３に記載の半導体
装置の製造方法であって、（ｍ）前記工程（ｃ）よりも
後、前記工程（ｙ）よりも前に実行され、前記第２の不
純物導入領域を形成する予定の深さよりも深い箇所に、
前記第１導電型とは異なる第２導電型の第４の不純物導
入領域を形成する工程をさらに備えることを特徴とする
ものである。
【００２０】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、請求項３に記載の半導体装置の
製造方法であって、前記工程（ｃ）においては、前記基
板の前記主面上に形成された第３部分を含む前記第１の
絶縁膜が形成され、前記工程（ｄ）においては、前記第
３部分上に形成された第４部分を含む前記第２の絶縁膜
が形成され、前記工程（ｚ）において、前記第３不純物
は、前記第３及び第４部分を突き抜けて、前記基板の前
記主面内に注入されることを特徴とするものである。
導体装置の製造方法は、請求項３に記載の半導体装置の
製造方法であって、前記工程（ｃ）においては、前記基
板の前記主面上に形成された第３部分を含む前記第１の
絶縁膜が形成され、前記工程（ｄ）においては、前記第
３部分上に形成された第４部分を含む前記第２の絶縁膜
が形成され、前記工程（ｚ）において、前記第３不純物
は、前記第３及び第４部分を突き抜けて、前記基板の前
記主面内に注入されることを特徴とするものである。
【００２１】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、請求項１〜８のいずれか一つに
記載の半導体装置の製造方法であって、前記工程（ｘ）
においては、前記第２不純物よりも熱拡散係数の高い前
記第１不純物が注入されることを特徴とするものであ
る。
導体装置の製造方法は、請求項１〜８のいずれか一つに
記載の半導体装置の製造方法であって、前記工程（ｘ）
においては、前記第２不純物よりも熱拡散係数の高い前
記第１不純物が注入されることを特徴とするものであ
る。
【００２２】また、この発明のうち請求項１０に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、前記工程（ｚ）においては、前記
第２不純物よりも熱拡散係数の高い前記第３不純物が注
入されることを特徴とするものである。
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、前記工程（ｚ）においては、前記
第２不純物よりも熱拡散係数の高い前記第３不純物が注
入されることを特徴とするものである。
【００２３】
【発明の実施の形態】実施の形態１．図１〜５は、本発
明の実施の形態１に係る半導体装置の製造方法を工程順
に示す断面図である。図１を参照して、まず、ｐ形のシ
リコン基板１を準備した後、熱酸化法によって、シリコ
ン基板１の上面上に、５ｎｍ程度の膜厚のシリコン酸化
膜を全面に形成する。次に、ＣＶＤ法によって、シリコ
ン酸化膜上にポリシリコン膜を全面に形成する。次に、
写真製版法及び異方性ドライエッチング法によってこれ
らの膜をパターニングすることにより、ゲート絶縁膜２
及びゲート電極３から成るゲート構造４を形成する。な
お、図１にはポリシリコンから成るゲート電極３を示し
たが、７０ｎｍ程度の膜厚のポリシリコン膜と、７０ｎ
ｍ程度の膜厚のタングステンシリサイド膜と、１００ｎ
ｍ程度のシリコン窒化膜とがこの順に積層された構造の
ゲート電極を形成してもよい。
明の実施の形態１に係る半導体装置の製造方法を工程順
に示す断面図である。図１を参照して、まず、ｐ形のシ
リコン基板１を準備した後、熱酸化法によって、シリコ
ン基板１の上面上に、５ｎｍ程度の膜厚のシリコン酸化
膜を全面に形成する。次に、ＣＶＤ法によって、シリコ
ン酸化膜上にポリシリコン膜を全面に形成する。次に、
写真製版法及び異方性ドライエッチング法によってこれ
らの膜をパターニングすることにより、ゲート絶縁膜２
及びゲート電極３から成るゲート構造４を形成する。な
お、図１にはポリシリコンから成るゲート電極３を示し
たが、７０ｎｍ程度の膜厚のポリシリコン膜と、７０ｎ
ｍ程度の膜厚のタングステンシリサイド膜と、１００ｎ
ｍ程度のシリコン窒化膜とがこの順に積層された構造の
ゲート電極を形成してもよい。
【００２４】図２を参照して、次に、チャネリングを防
止し得る、シリコン基板１の上面の法線方向に対して数
度程度の斜方からのイオン注入法（以下、本明細書にお
いて「垂直注入法」と称する）によって、加速エネルギ
ーが２５ｋｅＶ、濃度が５Ｅ１３ｃｍ-2の条件下で、リ
ンイオン５をシリコン基板１の上面内に注入する。この
とき、ゲート構造４はイオン注入の注入マスクとして機
能する。また、加速エネルギーが２５ｋｅＶであるた
め、飛程Ｒｐは３１ｎｍ程度となる。
止し得る、シリコン基板１の上面の法線方向に対して数
度程度の斜方からのイオン注入法（以下、本明細書にお
いて「垂直注入法」と称する）によって、加速エネルギ
ーが２５ｋｅＶ、濃度が５Ｅ１３ｃｍ-2の条件下で、リ
ンイオン５をシリコン基板１の上面内に注入する。この
とき、ゲート構造４はイオン注入の注入マスクとして機
能する。また、加速エネルギーが２５ｋｅＶであるた
め、飛程Ｒｐは３１ｎｍ程度となる。
【００２５】次に、８００〜９５０℃で２０〜３０秒程
度のアニールを行う。これにより、シリコン基板１内で
リンイオン５が熱拡散され、シリコン基板１の上面内
に、対を成すＬＤＤ領域６が形成される。なお、ＬＤＤ
領域６を形成するためのアニールを個別に行うのではな
く、後述のＭＤＤ領域９を形成するためのアニールと併
せて行ってもよい。
度のアニールを行う。これにより、シリコン基板１内で
リンイオン５が熱拡散され、シリコン基板１の上面内
に、対を成すＬＤＤ領域６が形成される。なお、ＬＤＤ
領域６を形成するためのアニールを個別に行うのではな
く、後述のＭＤＤ領域９を形成するためのアニールと併
せて行ってもよい。
【００２６】図３を参照して、次に、ＣＶＤ法によっ
て、図２に示した構造上に、６０ｎｍ程度の膜厚のシリ
コン窒化膜を全面に形成する。次に、異方性ドライエッ
チング法によってシリコン窒化膜をエッチングすること
により、ゲート構造４の側面にサイドウォール７を形成
する。ショートチャネル効果の発生を抑制するために、
サイドウォール７の幅Ｗは、従来技術の説明で述べた適
切範囲（即ち、電流減少による寿命Ｋ１及びＶｔｈシフ
トによる寿命Ｋ２が、ともに所定の基準値ｋ以上となる
サイドウォール幅の範囲）よりも広い値に設定されてい
る。
て、図２に示した構造上に、６０ｎｍ程度の膜厚のシリ
コン窒化膜を全面に形成する。次に、異方性ドライエッ
チング法によってシリコン窒化膜をエッチングすること
により、ゲート構造４の側面にサイドウォール７を形成
する。ショートチャネル効果の発生を抑制するために、
サイドウォール７の幅Ｗは、従来技術の説明で述べた適
切範囲（即ち、電流減少による寿命Ｋ１及びＶｔｈシフ
トによる寿命Ｋ２が、ともに所定の基準値ｋ以上となる
サイドウォール幅の範囲）よりも広い値に設定されてい
る。
【００２７】図４を参照して、次に、シリコン基板１を
回転させながら、シリコン基板１の上面の法線方向に対
して３０度程度の斜方からのイオン注入法（以下、本明
細書において「斜方注入法」と称する）によって、２０
ｋｅＶ、２Ｅ１４ｃｍ-2の条件下で、ヒ素イオン８をシ
リコン基板１の上面内に注入する。このとき、ゲート構
造４及びサイドウォール７はイオン注入の注入マスクと
して機能する。また、加速エネルギーが２０ｋｅＶであ
るために飛程Ｒｐは１６ｎｍ程度となるが、３０度程度
の斜方注入であることを考慮すると、シリコン基板１の
深さ方向に射影した場合の飛程は約１４ｎｍ（１６ｎｍ
×ｃｏｓ３０°）となる。
回転させながら、シリコン基板１の上面の法線方向に対
して３０度程度の斜方からのイオン注入法（以下、本明
細書において「斜方注入法」と称する）によって、２０
ｋｅＶ、２Ｅ１４ｃｍ-2の条件下で、ヒ素イオン８をシ
リコン基板１の上面内に注入する。このとき、ゲート構
造４及びサイドウォール７はイオン注入の注入マスクと
して機能する。また、加速エネルギーが２０ｋｅＶであ
るために飛程Ｒｐは１６ｎｍ程度となるが、３０度程度
の斜方注入であることを考慮すると、シリコン基板１の
深さ方向に射影した場合の飛程は約１４ｎｍ（１６ｎｍ
×ｃｏｓ３０°）となる。
【００２８】次に、８５０〜１０００℃で２０〜３０秒
程度のアニールを行う。これにより、シリコン基板１内
でヒ素イオン８が熱拡散され、シリコン基板１の上面内
に、対を成すＭＤＤ領域９が形成される。なお、ＭＤＤ
領域９を形成するためのアニールを個別に行うのではな
く、後述のソース・ドレイン領域１１を形成するための
アニールと併せて行ってもよい。本明細書において、
「ＭＤＤ（Medium DopedDrain）領域」とは、比較的低
濃度のＬＤＤ領域と、比較的高濃度のソース・ドレイン
領域との中間濃度の不純物導入領域を意味する。
程度のアニールを行う。これにより、シリコン基板１内
でヒ素イオン８が熱拡散され、シリコン基板１の上面内
に、対を成すＭＤＤ領域９が形成される。なお、ＭＤＤ
領域９を形成するためのアニールを個別に行うのではな
く、後述のソース・ドレイン領域１１を形成するための
アニールと併せて行ってもよい。本明細書において、
「ＭＤＤ（Medium DopedDrain）領域」とは、比較的低
濃度のＬＤＤ領域と、比較的高濃度のソース・ドレイン
領域との中間濃度の不純物導入領域を意味する。
【００２９】図５を参照して、次に、垂直注入法によっ
て、６０ｋｅＶ、５Ｅ１５ｃｍ-2の条件下で、ヒ素イオ
ン１０をシリコン基板１の上面内に注入する。このと
き、ゲート構造４及びサイドウォール７はイオン注入の
注入マスクとして機能する。次に、９５０〜１０００℃
で２０〜３０秒程度のアニールを行う。これにより、シ
リコン基板１内でヒ素イオン１０が熱拡散され、シリコ
ン基板１の上面内に、対を成すソース・ドレイン領域１
１が形成される。ソース・ドレイン領域１１は、ＬＤＤ
領域６よりも深く形成されている。
て、６０ｋｅＶ、５Ｅ１５ｃｍ-2の条件下で、ヒ素イオ
ン１０をシリコン基板１の上面内に注入する。このと
き、ゲート構造４及びサイドウォール７はイオン注入の
注入マスクとして機能する。次に、９５０〜１０００℃
で２０〜３０秒程度のアニールを行う。これにより、シ
リコン基板１内でヒ素イオン１０が熱拡散され、シリコ
ン基板１の上面内に、対を成すソース・ドレイン領域１
１が形成される。ソース・ドレイン領域１１は、ＬＤＤ
領域６よりも深く形成されている。
【００３０】図６は、図５に示した構造のうち、ドレイ
ン付近の構造を拡大して示す断面図である。ＬＤＤ領域
６の濃度は１０18ｃｍ-3のオーダーであり、ＭＤＤ領域
９の濃度は１０19ｃｍ-3のオーダーであり、ドレイン領
域１１の濃度は１０20ｃｍ-3のオーダーである。ＭＤＤ
領域９はＬＤＤ領域６よりも浅く形成されている。ま
た、ドレイン領域１１はＬＤＤ領域６よりも深く形成さ
れている。
ン付近の構造を拡大して示す断面図である。ＬＤＤ領域
６の濃度は１０18ｃｍ-3のオーダーであり、ＭＤＤ領域
９の濃度は１０19ｃｍ-3のオーダーであり、ドレイン領
域１１の濃度は１０20ｃｍ-3のオーダーである。ＭＤＤ
領域９はＬＤＤ領域６よりも浅く形成されている。ま
た、ドレイン領域１１はＬＤＤ領域６よりも深く形成さ
れている。
【００３１】ＬＤＤ領域６は、ゲート絶縁膜２の底面に
接する上面５０と、サイドウォール７の底面に接する上
面５１とを有している。ゲート構造４の上方から眺めた
場合、ゲート構造４とＬＤＤ領域６の上面５０とは互い
に重なり合っている。即ち、ゲート構造４側のＬＤＤ領
域６の端部と、ゲート構造４とは、平面視上互いにオー
バーラップしている。
接する上面５０と、サイドウォール７の底面に接する上
面５１とを有している。ゲート構造４の上方から眺めた
場合、ゲート構造４とＬＤＤ領域６の上面５０とは互い
に重なり合っている。即ち、ゲート構造４側のＬＤＤ領
域６の端部と、ゲート構造４とは、平面視上互いにオー
バーラップしている。
【００３２】ＭＤＤ領域９の上面５２は、サイドウォー
ル７の底面に接している。ＬＤＤ領域６の上面５１が存
在するため、ＭＤＤ領域９の上面５２はゲート絶縁膜２
の底面に接していない。即ち、ＭＤＤ領域９はゲート構
造４の下方に延在しておらず、ＭＤＤ領域９とゲート構
造４とは、平面視上互いにオーバーラップしていない。
ル７の底面に接している。ＬＤＤ領域６の上面５１が存
在するため、ＭＤＤ領域９の上面５２はゲート絶縁膜２
の底面に接していない。即ち、ＭＤＤ領域９はゲート構
造４の下方に延在しておらず、ＭＤＤ領域９とゲート構
造４とは、平面視上互いにオーバーラップしていない。
【００３３】このように本実施の形態１に係る半導体装
置の製造方法によれば、ＬＤＤ領域６よりも高濃度のＭ
ＤＤ領域９が、サイドウォール７の下方に形成される。
従って、ＭＤＤ領域９が形成されていない従来の半導体
装置と比較すると、高電界となるＬＤＤ領域６と、サイ
ドウォール７とが互いに接する面積を縮小することがで
きる。その結果、ＬＤＤ領域６からサイドウォール７の
下部に飛び込むホットキャリアの数が減少するため、電
流減少による寿命の劣化を改善することができる。
置の製造方法によれば、ＬＤＤ領域６よりも高濃度のＭ
ＤＤ領域９が、サイドウォール７の下方に形成される。
従って、ＭＤＤ領域９が形成されていない従来の半導体
装置と比較すると、高電界となるＬＤＤ領域６と、サイ
ドウォール７とが互いに接する面積を縮小することがで
きる。その結果、ＬＤＤ領域６からサイドウォール７の
下部に飛び込むホットキャリアの数が減少するため、電
流減少による寿命の劣化を改善することができる。
【００３４】しかも、ＭＤＤ領域９は、ＬＤＤ領域６よ
りも浅く形成されている。そのため、チャネル長が短く
なるにつれてＭＯＳＦＥＴのしきい値電圧Ｖｔｈが低下
する現象（ロールオフ）を抑制することができる。ロー
ルオフは、ソース・ドレイン領域１１よりも低濃度の不
純物導入領域（ＬＤＤ領域６及びＭＤＤ領域９）が深く
形成されるほど顕著になるが、ＭＤＤ領域９はＬＤＤ領
域６よりも浅く形成されているため、ＭＤＤ領域９が深
く形成されることに起因してロールオフが顕著になるこ
とを回避できるからである。
りも浅く形成されている。そのため、チャネル長が短く
なるにつれてＭＯＳＦＥＴのしきい値電圧Ｖｔｈが低下
する現象（ロールオフ）を抑制することができる。ロー
ルオフは、ソース・ドレイン領域１１よりも低濃度の不
純物導入領域（ＬＤＤ領域６及びＭＤＤ領域９）が深く
形成されるほど顕著になるが、ＭＤＤ領域９はＬＤＤ領
域６よりも浅く形成されているため、ＭＤＤ領域９が深
く形成されることに起因してロールオフが顕著になるこ
とを回避できるからである。
【００３５】図７は、本発明の実施の形態１の変形例に
係る半導体装置の製造方法によって製造された半導体装
置のうち、ドレイン付近の構造を拡大して示す断面図で
ある。図５に示した工程ではヒ素イオン１０がイオン注
入されたが、本実施の形態１の変形例に係る半導体装置
の製造方法では、ヒ素イオン１０の代わりにリンイオン
をイオン注入する。その他の工程や条件等は、上記実施
の形態１に係る半導体装置の製造方法と同様である。
係る半導体装置の製造方法によって製造された半導体装
置のうち、ドレイン付近の構造を拡大して示す断面図で
ある。図５に示した工程ではヒ素イオン１０がイオン注
入されたが、本実施の形態１の変形例に係る半導体装置
の製造方法では、ヒ素イオン１０の代わりにリンイオン
をイオン注入する。その他の工程や条件等は、上記実施
の形態１に係る半導体装置の製造方法と同様である。
【００３６】リンはヒ素よりも熱拡散係数が高いため、
図６と図７とを比較すると分かるように、ソース・ドレ
イン領域１２はソース・ドレイン領域１１よりも広がっ
て形成されている。従って、ソース・ドレイン領域１２
とシリコン基板１とのｐｎ接合部分に生じる空乏層は、
ソース・ドレイン領域１１とシリコン基板１とのｐｎ接
合部分に生じる空乏層よりも広がるため、ドレインとシ
リコン基板１との間に形成される電界が緩和され、接合
リーク電流を低減することができる。なお、リンイオン
をイオン注入することによってソース・ドレイン領域を
形成するという上記の変形例は、後述の実施の形態２，
３に係る半導体装置の製造方法にも適用可能である。
図６と図７とを比較すると分かるように、ソース・ドレ
イン領域１２はソース・ドレイン領域１１よりも広がっ
て形成されている。従って、ソース・ドレイン領域１２
とシリコン基板１とのｐｎ接合部分に生じる空乏層は、
ソース・ドレイン領域１１とシリコン基板１とのｐｎ接
合部分に生じる空乏層よりも広がるため、ドレインとシ
リコン基板１との間に形成される電界が緩和され、接合
リーク電流を低減することができる。なお、リンイオン
をイオン注入することによってソース・ドレイン領域を
形成するという上記の変形例は、後述の実施の形態２，
３に係る半導体装置の製造方法にも適用可能である。
【００３７】なお、以上の説明では、ｎ形の不純物をイ
オン注入してＮＭＯＳＦＥＴを製造する場合を例にと
り、本発明の実施の形態１に係る半導体装置の製造方法
について述べた。しかしながら、本発明の実施の形態１
に係る半導体装置の製造方法は、ｐ形の不純物をイオン
注入してＰＭＯＳＦＥＴを製造する場合にも適用可能で
あり、また、同一の半導体基板内にＮＭＯＳＦＥＴ及び
ＰＭＯＳＦＥＴが形成されたＣＭＯＳＦＥＴを製造する
場合にも適用可能である。後述の実施の形態２，３につ
いても同様である。なお、ＣＭＯＳＦＥＴの製造に適用
する場合は、フォトレジストを注入マスクに用いて、ｎ
形の不純物とｐ形の不純物とが個別にイオン注入される
ことは言うまでもない。
オン注入してＮＭＯＳＦＥＴを製造する場合を例にと
り、本発明の実施の形態１に係る半導体装置の製造方法
について述べた。しかしながら、本発明の実施の形態１
に係る半導体装置の製造方法は、ｐ形の不純物をイオン
注入してＰＭＯＳＦＥＴを製造する場合にも適用可能で
あり、また、同一の半導体基板内にＮＭＯＳＦＥＴ及び
ＰＭＯＳＦＥＴが形成されたＣＭＯＳＦＥＴを製造する
場合にも適用可能である。後述の実施の形態２，３につ
いても同様である。なお、ＣＭＯＳＦＥＴの製造に適用
する場合は、フォトレジストを注入マスクに用いて、ｎ
形の不純物とｐ形の不純物とが個別にイオン注入される
ことは言うまでもない。
【００３８】実施の形態２．図８〜１２は、本発明の実
施の形態２に係る半導体装置の製造方法を工程順に示す
断面図である。図８を参照して、まず、上記実施の形態
１と同様の工程を経て図１に示した構造を得た後、垂直
注入法によって、３０ｋｅＶ、５Ｅ１３ｃｍ -2の条件下
で、ヒ素イオンをシリコン基板１の上面内に注入する。
但し、ヒ素イオンの代わりにリンイオンを注入してもよ
い。次に、８００〜９５０℃で２０〜３０秒程度のアニ
ールを行うことにより、シリコン基板１の上面内に、対
を成すＬＤＤ領域６を形成する。但し、ＬＤＤ領域６を
形成するためのアニールを個別に行うのではなく、後述
のＭＤＤ領域１５を形成するためのアニールと併せて行
ってもよい。
施の形態２に係る半導体装置の製造方法を工程順に示す
断面図である。図８を参照して、まず、上記実施の形態
１と同様の工程を経て図１に示した構造を得た後、垂直
注入法によって、３０ｋｅＶ、５Ｅ１３ｃｍ -2の条件下
で、ヒ素イオンをシリコン基板１の上面内に注入する。
但し、ヒ素イオンの代わりにリンイオンを注入してもよ
い。次に、８００〜９５０℃で２０〜３０秒程度のアニ
ールを行うことにより、シリコン基板１の上面内に、対
を成すＬＤＤ領域６を形成する。但し、ＬＤＤ領域６を
形成するためのアニールを個別に行うのではなく、後述
のＭＤＤ領域１５を形成するためのアニールと併せて行
ってもよい。
【００３９】次に、ＣＶＤ法によって、３０ｎｍ程度の
膜厚のシリコン窒化膜１３を全面に形成する。シリコン
窒化膜１３は、ゲート構造４の側面に形成された部分１
３ａと、シリコン基板１の上面上に形成された部分１３
ｂと、ゲート構造４上に形成された部分１３ｃとを有し
ている。シリコン窒化膜１３は、後述のＭＤＤ領域１５
が形成される箇所を規定するための、いわゆるオフセッ
ト用の絶縁膜として機能する。オフセット用の絶縁膜と
しての機能を果たすためには、少なくとも部分１３ａが
形成されていればよく、部分１３ｂ，１３ｃは必ずしも
形成されている必要はない。
膜厚のシリコン窒化膜１３を全面に形成する。シリコン
窒化膜１３は、ゲート構造４の側面に形成された部分１
３ａと、シリコン基板１の上面上に形成された部分１３
ｂと、ゲート構造４上に形成された部分１３ｃとを有し
ている。シリコン窒化膜１３は、後述のＭＤＤ領域１５
が形成される箇所を規定するための、いわゆるオフセッ
ト用の絶縁膜として機能する。オフセット用の絶縁膜と
しての機能を果たすためには、少なくとも部分１３ａが
形成されていればよく、部分１３ｂ，１３ｃは必ずしも
形成されている必要はない。
【００４０】図９を参照して、次に、垂直注入法によっ
て、６０ｋｅＶ、２Ｅ１４ｃｍ-2の条件下で、ヒ素イオ
ン１４を、シリコン窒化膜１３の部分１３ｂを突き抜け
てシリコン基板１の上面内に注入する。このとき、ゲー
ト構造４及びシリコン窒化膜１３の部分１３ａ，１３ｃ
は、イオン注入の注入マスクとして機能する。次に、８
５０〜１０００℃で２０〜３０秒程度のアニールを行う
ことにより、シリコン基板１内でヒ素イオン１４が熱拡
散され、シリコン基板１の上面内に、対を成すＭＤＤ領
域１５が形成される。但し、ＭＤＤ領域１５を形成する
ためのアニールを個別に行うのではなく、後述のソース
・ドレイン領域１９を形成するためのアニールと併せて
行ってもよい。ＭＤＤ領域１５は、ＬＤＤ領域６よりも
一桁高濃度である。また、ＭＤＤ領域１５は、ＬＤＤ領
域６よりも浅く形成されている。
て、６０ｋｅＶ、２Ｅ１４ｃｍ-2の条件下で、ヒ素イオ
ン１４を、シリコン窒化膜１３の部分１３ｂを突き抜け
てシリコン基板１の上面内に注入する。このとき、ゲー
ト構造４及びシリコン窒化膜１３の部分１３ａ，１３ｃ
は、イオン注入の注入マスクとして機能する。次に、８
５０〜１０００℃で２０〜３０秒程度のアニールを行う
ことにより、シリコン基板１内でヒ素イオン１４が熱拡
散され、シリコン基板１の上面内に、対を成すＭＤＤ領
域１５が形成される。但し、ＭＤＤ領域１５を形成する
ためのアニールを個別に行うのではなく、後述のソース
・ドレイン領域１９を形成するためのアニールと併せて
行ってもよい。ＭＤＤ領域１５は、ＬＤＤ領域６よりも
一桁高濃度である。また、ＭＤＤ領域１５は、ＬＤＤ領
域６よりも浅く形成されている。
【００４１】上記の通り、シリコン窒化膜１３の部分１
３ａは、ヒ素イオン１４をイオン注入するときの注入マ
スクとして機能する。従って、ＭＤＤ領域１５は、部分
１３ａの膜厚（この例では３０ｎｍ）と同程度の距離だ
け、チャネル領域から遠ざかる方向にオフセットされて
いる。その結果、上記実施の形態１と同様に、ＭＤＤ領
域１５とゲート構造４とは、平面視上互いにオーバーラ
ップしていない。
３ａは、ヒ素イオン１４をイオン注入するときの注入マ
スクとして機能する。従って、ＭＤＤ領域１５は、部分
１３ａの膜厚（この例では３０ｎｍ）と同程度の距離だ
け、チャネル領域から遠ざかる方向にオフセットされて
いる。その結果、上記実施の形態１と同様に、ＭＤＤ領
域１５とゲート構造４とは、平面視上互いにオーバーラ
ップしていない。
【００４２】なお、シリコン窒化膜１３を形成した後、
ＭＤＤ領域１５を形成するためのイオン注入を実行する
よりも前において、ＭＤＤ領域１５を形成する予定の深
さよりも若干深い箇所に、イオン注入法によってｐ形の
不純物を注入してもよい。これにより、シリコン基板１
内にｐ形のポケット領域が形成される。ポケット領域を
形成することにより、ＭＤＤ領域１５がシリコン基板１
の深さ方向に広がることを抑制でき、ロールオフ等のシ
ョートチャネル効果の発生をさらに抑制することができ
る。
ＭＤＤ領域１５を形成するためのイオン注入を実行する
よりも前において、ＭＤＤ領域１５を形成する予定の深
さよりも若干深い箇所に、イオン注入法によってｐ形の
不純物を注入してもよい。これにより、シリコン基板１
内にｐ形のポケット領域が形成される。ポケット領域を
形成することにより、ＭＤＤ領域１５がシリコン基板１
の深さ方向に広がることを抑制でき、ロールオフ等のシ
ョートチャネル効果の発生をさらに抑制することができ
る。
【００４３】図１０を参照して、次に、ＣＶＤ法によっ
て、４０ｎｍ程度の膜厚のシリコン窒化膜１６を全面に
形成する。図１１を参照して、次に、異方性ドライエッ
チング法によってシリコン窒化膜１３，１６をエッチン
グすることにより、ゲート構造４の側面にサイドウォー
ル１７を形成する。ショートチャネル効果の発生を抑制
するために、サイドウォール１７の幅Ｗは、従来技術の
説明で述べた適切範囲よりも広い値に設定されている。
て、４０ｎｍ程度の膜厚のシリコン窒化膜１６を全面に
形成する。図１１を参照して、次に、異方性ドライエッ
チング法によってシリコン窒化膜１３，１６をエッチン
グすることにより、ゲート構造４の側面にサイドウォー
ル１７を形成する。ショートチャネル効果の発生を抑制
するために、サイドウォール１７の幅Ｗは、従来技術の
説明で述べた適切範囲よりも広い値に設定されている。
【００４４】図１２を参照して、次に、垂直注入法によ
って、６０ｋｅＶ、５Ｅ１５ｃｍ-2の条件下で、ヒ素イ
オン１８をシリコン基板１の上面内に注入する。このと
き、ゲート構造４及びサイドウォール１７はイオン注入
の注入マスクとして機能する。次に、９５０〜１０００
℃で２０〜３０秒程度のアニールを行う。これにより、
シリコン基板１内でヒ素イオン１８が熱拡散され、シリ
コン基板１の上面内に、対を成すソース・ドレイン領域
１９が形成される。ソース・ドレイン領域１９は、ＭＤ
Ｄ領域１５よりも一桁高濃度である。また、ソース・ド
レイン領域１９は、ＬＤＤ領域６よりも深く形成されて
いる。
って、６０ｋｅＶ、５Ｅ１５ｃｍ-2の条件下で、ヒ素イ
オン１８をシリコン基板１の上面内に注入する。このと
き、ゲート構造４及びサイドウォール１７はイオン注入
の注入マスクとして機能する。次に、９５０〜１０００
℃で２０〜３０秒程度のアニールを行う。これにより、
シリコン基板１内でヒ素イオン１８が熱拡散され、シリ
コン基板１の上面内に、対を成すソース・ドレイン領域
１９が形成される。ソース・ドレイン領域１９は、ＭＤ
Ｄ領域１５よりも一桁高濃度である。また、ソース・ド
レイン領域１９は、ＬＤＤ領域６よりも深く形成されて
いる。
【００４５】このように本実施の形態２に係る半導体装
置の製造方法によれば、上記実施の形態１に係る半導体
装置の製造方法によって得られる上記効果に加えて、以
下の効果を得ることができる。即ち、ＭＤＤ領域１５を
形成するためのイオン注入は、オフセット用の絶縁膜と
して機能するシリコン窒化膜１３を形成した後に実行さ
れる。そのため、シリコン基板１の上面内のどの箇所に
ＭＤＤ領域１５を形成するかを、シリコン窒化膜１３の
膜厚によって、容易に調整することができる。
置の製造方法によれば、上記実施の形態１に係る半導体
装置の製造方法によって得られる上記効果に加えて、以
下の効果を得ることができる。即ち、ＭＤＤ領域１５を
形成するためのイオン注入は、オフセット用の絶縁膜と
して機能するシリコン窒化膜１３を形成した後に実行さ
れる。そのため、シリコン基板１の上面内のどの箇所に
ＭＤＤ領域１５を形成するかを、シリコン窒化膜１３の
膜厚によって、容易に調整することができる。
【００４６】実施の形態３．図１３，１４は、本発明の
実施の形態３に係る半導体装置の製造方法を工程順に示
す断面図である。図１３を参照して、まず、上記実施の
形態２と同様の工程を経て図９に示した構造を得た後、
ＣＶＤ法によって、４０ｎｍ程度の膜厚のシリコン窒化
膜２０を全面に形成する。シリコン窒化膜２０は、シリ
コン窒化膜１３の部分１３ａの側面に形成された部分２
０ａと、部分１３ｂ上に形成された部分２０ｂと、部分
１３ｃ上に形成された部分２０ｃとを有している。
実施の形態３に係る半導体装置の製造方法を工程順に示
す断面図である。図１３を参照して、まず、上記実施の
形態２と同様の工程を経て図９に示した構造を得た後、
ＣＶＤ法によって、４０ｎｍ程度の膜厚のシリコン窒化
膜２０を全面に形成する。シリコン窒化膜２０は、シリ
コン窒化膜１３の部分１３ａの側面に形成された部分２
０ａと、部分１３ｂ上に形成された部分２０ｂと、部分
１３ｃ上に形成された部分２０ｃとを有している。
【００４７】図１４を参照して、図１３に示した工程に
引き続き、垂直注入法によって、９０ｋｅＶ、５Ｅ１５
ｃｍ-2の条件下で、ヒ素イオン２１を、シリコン窒化膜
１３の部分１３ｂ及びシリコン窒化膜２０の部分２０ｂ
を突き抜けて、シリコン基板１の上面内に注入する。こ
のとき、ゲート構造４、シリコン窒化膜１３の部分１３
ａ，１３ｃ、及びシリコン窒化膜２０の部分２０ａ，２
０ｃは、イオン注入の注入マスクとして機能する。次
に、９５０〜１０００℃で２０〜３０秒程度のアニール
を行う。これにより、シリコン基板１内でヒ素イオン２
１が熱拡散され、シリコン基板１の上面内に、対を成す
ソース・ドレイン領域２２が形成される。ソース・ドレ
イン領域２２は、ＭＤＤ領域１５よりも一桁高濃度であ
る。また、ソース・ドレイン領域２２は、ＬＤＤ領域６
よりも深く形成されている。
引き続き、垂直注入法によって、９０ｋｅＶ、５Ｅ１５
ｃｍ-2の条件下で、ヒ素イオン２１を、シリコン窒化膜
１３の部分１３ｂ及びシリコン窒化膜２０の部分２０ｂ
を突き抜けて、シリコン基板１の上面内に注入する。こ
のとき、ゲート構造４、シリコン窒化膜１３の部分１３
ａ，１３ｃ、及びシリコン窒化膜２０の部分２０ａ，２
０ｃは、イオン注入の注入マスクとして機能する。次
に、９５０〜１０００℃で２０〜３０秒程度のアニール
を行う。これにより、シリコン基板１内でヒ素イオン２
１が熱拡散され、シリコン基板１の上面内に、対を成す
ソース・ドレイン領域２２が形成される。ソース・ドレ
イン領域２２は、ＭＤＤ領域１５よりも一桁高濃度であ
る。また、ソース・ドレイン領域２２は、ＬＤＤ領域６
よりも深く形成されている。
【００４８】このように本実施の形態３に係る半導体装
置の製造方法によれば、上記実施の形態１，２に係る半
導体装置の製造方法によって得られる上記効果に加え
て、以下の効果を得ることができる。即ち、ソース・ド
レイン領域２２を形成するためのイオン注入工程（図１
４）は、シリコン窒化膜２０を形成する工程（図１３）
に引き続いて実行される。そのため、サイドウォール１
７を形成するための異方性ドライエッチング工程（図１
２）を省略できるため、上記実施の形態２に係る半導体
装置の製造方法と比較して、製造工程数を削減すること
ができる。
置の製造方法によれば、上記実施の形態１，２に係る半
導体装置の製造方法によって得られる上記効果に加え
て、以下の効果を得ることができる。即ち、ソース・ド
レイン領域２２を形成するためのイオン注入工程（図１
４）は、シリコン窒化膜２０を形成する工程（図１３）
に引き続いて実行される。そのため、サイドウォール１
７を形成するための異方性ドライエッチング工程（図１
２）を省略できるため、上記実施の形態２に係る半導体
装置の製造方法と比較して、製造工程数を削減すること
ができる。
【００４９】
【発明の効果】この発明のうち請求項１に係るものによ
れば、第１の不純物導入領域よりも高濃度の第２の不純
物導入領域が、サイドウォールの下方に形成される。従
って、第２の不純物導入領域が形成されていない半導体
装置と比較すると、高電界となる第１の不純物導入領域
と、サイドウォールとが互いに接する面積を縮小するこ
とができる。その結果、第１の不純物導入領域からサイ
ドウォールの下部に飛び込むホットキャリアの数が減少
するため、電流減少による寿命の劣化を改善することが
できる。しかも、第２の不純物導入領域は第１の不純物
導入領域よりも浅く形成されているため、ロールオフを
抑制することができる。
れば、第１の不純物導入領域よりも高濃度の第２の不純
物導入領域が、サイドウォールの下方に形成される。従
って、第２の不純物導入領域が形成されていない半導体
装置と比較すると、高電界となる第１の不純物導入領域
と、サイドウォールとが互いに接する面積を縮小するこ
とができる。その結果、第１の不純物導入領域からサイ
ドウォールの下部に飛び込むホットキャリアの数が減少
するため、電流減少による寿命の劣化を改善することが
できる。しかも、第２の不純物導入領域は第１の不純物
導入領域よりも浅く形成されているため、ロールオフを
抑制することができる。
【００５０】また、この発明のうち請求項２に係るもの
によれば、第１の不純物導入領域よりも高濃度の第２の
不純物導入領域が、サイドウォールの下方に形成され
る。従って、第２の不純物導入領域が形成されていない
半導体装置と比較すると、高電界となる第１の不純物導
入領域と、サイドウォールとが互いに接する面積を縮小
することができる。その結果、第１の不純物導入領域か
らサイドウォールの下部に飛び込むホットキャリアの数
が減少するため、電流減少による寿命の劣化を改善する
ことができる。しかも、第２の不純物導入領域は第１の
不純物導入領域よりも浅く形成されているため、ロール
オフを抑制することができる。
によれば、第１の不純物導入領域よりも高濃度の第２の
不純物導入領域が、サイドウォールの下方に形成され
る。従って、第２の不純物導入領域が形成されていない
半導体装置と比較すると、高電界となる第１の不純物導
入領域と、サイドウォールとが互いに接する面積を縮小
することができる。その結果、第１の不純物導入領域か
らサイドウォールの下部に飛び込むホットキャリアの数
が減少するため、電流減少による寿命の劣化を改善する
ことができる。しかも、第２の不純物導入領域は第１の
不純物導入領域よりも浅く形成されているため、ロール
オフを抑制することができる。
【００５１】さらに、第２の不純物導入領域を形成する
ためのイオン注入は、オフセット用の絶縁膜として機能
する第１の絶縁膜を形成した後に実行される。そのた
め、基板の主面内のどの箇所に第２の不純物導入領域を
形成するかを、第１の絶縁膜の膜厚によって、容易に調
整することができる。
ためのイオン注入は、オフセット用の絶縁膜として機能
する第１の絶縁膜を形成した後に実行される。そのた
め、基板の主面内のどの箇所に第２の不純物導入領域を
形成するかを、第１の絶縁膜の膜厚によって、容易に調
整することができる。
【００５２】また、この発明のうち請求項３に係るもの
によれば、第１の不純物導入領域よりも高濃度の第２の
不純物導入領域が、サイドウォール（第１及び第２部
分）の下方に形成される。従って、第２の不純物導入領
域が形成されていない半導体装置と比較すると、高電界
となる第１の不純物導入領域と、サイドウォールとが互
いに接する面積を縮小することができる。その結果、第
１の不純物導入領域からサイドウォールの下部に飛び込
むホットキャリアの数が減少するため、電流減少による
寿命の劣化を改善することができる。しかも、第２の不
純物導入領域は第１の不純物導入領域よりも浅く形成さ
れているため、ロールオフを抑制することができる。
によれば、第１の不純物導入領域よりも高濃度の第２の
不純物導入領域が、サイドウォール（第１及び第２部
分）の下方に形成される。従って、第２の不純物導入領
域が形成されていない半導体装置と比較すると、高電界
となる第１の不純物導入領域と、サイドウォールとが互
いに接する面積を縮小することができる。その結果、第
１の不純物導入領域からサイドウォールの下部に飛び込
むホットキャリアの数が減少するため、電流減少による
寿命の劣化を改善することができる。しかも、第２の不
純物導入領域は第１の不純物導入領域よりも浅く形成さ
れているため、ロールオフを抑制することができる。
【００５３】さらに、第２の不純物導入領域を形成する
ためのイオン注入は、オフセット用の絶縁膜として機能
する第１の絶縁膜を形成した後に実行される。そのた
め、基板の主面内のどの箇所に第２の不純物導入領域を
形成するかを、第１の絶縁膜の膜厚によって、容易に調
整することができる。
ためのイオン注入は、オフセット用の絶縁膜として機能
する第１の絶縁膜を形成した後に実行される。そのた
め、基板の主面内のどの箇所に第２の不純物導入領域を
形成するかを、第１の絶縁膜の膜厚によって、容易に調
整することができる。
【００５４】加えて、第３の不純物導入領域を形成する
ためのイオン注入工程（ｚ）は、第２の絶縁膜を形成す
る工程（ｄ）に引き続いて実行される。そのため、請求
項２に係る半導体装置の製造方法と比較すると、サイド
ウォールを形成するためのエッチング工程（ｅ）を省略
することができる。
ためのイオン注入工程（ｚ）は、第２の絶縁膜を形成す
る工程（ｄ）に引き続いて実行される。そのため、請求
項２に係る半導体装置の製造方法と比較すると、サイド
ウォールを形成するためのエッチング工程（ｅ）を省略
することができる。
【００５５】また、この発明のうち請求項４に係るもの
によれば、第２の不純物導入領域が形成された後におい
ても、第１の不純物導入領域の上面の一部はサイドウォ
ールの底面に接する。そのため、ゲート構造の下方のみ
に高電界が集中することを回避することができる。
によれば、第２の不純物導入領域が形成された後におい
ても、第１の不純物導入領域の上面の一部はサイドウォ
ールの底面に接する。そのため、ゲート構造の下方のみ
に高電界が集中することを回避することができる。
【００５６】また、この発明のうち請求項５に係るもの
によれば、斜方注入を行うことにより、第２不純物をサ
イドウォールの下方に確実に注入することができる。
によれば、斜方注入を行うことにより、第２不純物をサ
イドウォールの下方に確実に注入することができる。
【００５７】また、この発明のうち請求項６に係るもの
によれば、第２不純物は、第１の絶縁膜の第３部分を突
き抜けて基板の主面内に注入されるため、第３部分を除
去する工程を省略することができる。
によれば、第２不純物は、第１の絶縁膜の第３部分を突
き抜けて基板の主面内に注入されるため、第３部分を除
去する工程を省略することができる。
【００５８】また、この発明のうち請求項７に係るもの
によれば、ポケット領域として機能する第４の不純物導
入領域を形成することにより、第２の不純物導入領域が
基板の深さ方向に広がることを抑制でき、ロールオフ等
のショートチャネル効果の発生をさらに抑制することが
できる。
によれば、ポケット領域として機能する第４の不純物導
入領域を形成することにより、第２の不純物導入領域が
基板の深さ方向に広がることを抑制でき、ロールオフ等
のショートチャネル効果の発生をさらに抑制することが
できる。
【００５９】また、この発明のうち請求項８に係るもの
によれば、第３不純物は、第１の絶縁膜の第３部分及び
第２の絶縁膜の第４部分を突き抜けて基板の主面内に注
入されるため、第３及び第４部分を除去する工程を省略
することができる。
によれば、第３不純物は、第１の絶縁膜の第３部分及び
第２の絶縁膜の第４部分を突き抜けて基板の主面内に注
入されるため、第３及び第４部分を除去する工程を省略
することができる。
【００６０】また、この発明のうち請求項９に係るもの
によれば、第２の不純物導入領域が過剰に広がることを
抑制しつつ、第１の不純物導入領域を広げて電界を緩和
することができる。
によれば、第２の不純物導入領域が過剰に広がることを
抑制しつつ、第１の不純物導入領域を広げて電界を緩和
することができる。
【００６１】また、この発明のうち請求項１０に係るも
のによれば、第２の不純物導入領域が過剰に広がること
を抑制しつつ、第１及び第３の不純物導入領域を広げて
電界を緩和することができる。
のによれば、第２の不純物導入領域が過剰に広がること
を抑制しつつ、第１及び第３の不純物導入領域を広げて
電界を緩和することができる。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図６】 図５に示した構造のうち、ドレイン付近の構
造を拡大して示す断面図である。
造を拡大して示す断面図である。
【図７】 本発明の実施の形態１の変形例に係る半導体
装置の製造方法によって製造された半導体装置のうち、
ドレイン付近の構造を拡大して示す断面図である。
装置の製造方法によって製造された半導体装置のうち、
ドレイン付近の構造を拡大して示す断面図である。
【図８】 本発明の実施の形態２に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態２に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１５】 ＬＤＤ構造を有する半導体装置の従来の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１６】 ＬＤＤ構造を有する半導体装置の従来の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１７】 ＬＤＤ構造を有する半導体装置の従来の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１８】 ＬＤＤ構造を有する半導体装置の従来の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１９】 サイドウォールの幅とホットキャリア寿命
との関係を示すグラフである。
との関係を示すグラフである。
１ シリコン基板、４ ゲート構造、５ リンイオン、
６ ＬＤＤ領域、７，１７ サイドウォール、８，１
０，１４，１８，２１ ヒ素イオン、９，１５ＭＤＤ領
域、１１，１２，１９，２２ ソース・ドレイン領域、
１３，１６，２０ シリコン窒化膜。
６ ＬＤＤ領域、７，１７ サイドウォール、８，１
０，１４，１８，２１ ヒ素イオン、９，１５ＭＤＤ領
域、１１，１２，１９，２２ ソース・ドレイン領域、
１３，１６，２０ シリコン窒化膜。
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フロントページの続き
Ｆターム(参考） 5F140 AA23 BA01 BE07 BF01 BF04
BF11 BF18 BG08 BG09 BG14
BG22 BG28 BG38 BG52 BG53
BH14 BH15 BH16 BH33 BH49
BK02 BK07 BK13 BK14 BK20
Claims (10)
- 【請求項１】 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面上にゲート構造を形成する工程
と、 （ｘ）前記ゲート構造を注入マスクに用いて、前記基板
の前記主面内に所定導電型の第１不純物を注入すること
により、第１の深さ及び第１の濃度の第１の不純物導入
領域を形成する工程と、 （ｃ）前記工程（ｘ）よりも後に実行され、前記ゲート
構造の側面にサイドウォールを形成する工程と、 （ｙ）前記ゲート構造及び前記サイドウォールを注入マ
スクに用いて、前記サイドウォールの下方を含む前記基
板の前記主面内に前記所定導電型の第２不純物を注入す
ることにより、前記第１の深さよりも浅い第２の深さ、
及び前記第１の濃度よりも高い第２の濃度の第２の不純
物導入領域を形成する工程と、 （ｚ）前記ゲート構造及び前記サイドウォールを注入マ
スクに用いて、前記基板の前記主面内に前記所定導電型
の第３不純物を注入することにより、前記第１の深さよ
りも深い第３の深さ、及び前記第２の濃度よりも高い第
３の濃度の第３の不純物導入領域を形成する工程とを備
える、半導体装置の製造方法。 - 【請求項２】 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面上にゲート構造を形成する工程
と、 （ｘ）前記ゲート構造を注入マスクに用いて、前記基板
の前記主面内に第１導電型の第１不純物を注入すること
により、第１の深さ及び第１の濃度の第１の不純物導入
領域を形成する工程と、 （ｃ）前記工程（ｘ）によって得られた構造上に、前記
ゲート構造の側面に形成された第１部分を含む第１の絶
縁膜を形成する工程と、 （ｙ）前記ゲート構造及び前記第１部分を注入マスクに
用いて、前記基板の前記主面内に前記第１導電型の第２
不純物を注入することにより、前記第１の深さよりも浅
い第２の深さ、及び前記第１の濃度よりも高い第２の濃
度の第２の不純物導入領域を形成する工程と、 （ｄ）前記工程（ｙ）によって得られた構造上に、前記
第１部分の側面に形成された第２部分を含む第２の絶縁
膜を形成する工程と、 （ｅ）前記第１及び第２の絶縁膜をエッチングすること
により、前記ゲート構造の側面にサイドウォールを形成
する工程と、 （ｚ）前記ゲート構造及び前記サイドウォールを注入マ
スクに用いて、前記基板の前記主面内に前記第１導電型
の第３不純物を注入することにより、前記第１の深さよ
りも深い第３の深さ、及び前記第２の濃度よりも高い第
３の濃度の第３の不純物導入領域を形成する工程とを備
える、半導体装置の製造方法。 - 【請求項３】 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面上にゲート構造を形成する工程
と、 （ｘ）前記ゲート構造を注入マスクに用いて、前記基板
の前記主面内に第１導電型の第１不純物を注入すること
により、第１の深さ及び第１の濃度の第１の不純物導入
領域を形成する工程と、 （ｃ）前記工程（ｘ）によって得られた構造上に、前記
ゲート構造の側面に形成された第１部分を含む第１の絶
縁膜を形成する工程と、 （ｙ）前記ゲート構造及び前記第１部分を注入マスクに
用いて、前記基板の前記主面内に前記第１導電型の第２
不純物を注入することにより、前記第１の深さよりも浅
い第２の深さ、及び前記第１の濃度よりも高い第２の濃
度の第２の不純物導入領域を形成する工程と、 （ｄ）前記工程（ｙ）によって得られた構造上に、前記
第１部分の側面に形成された第２部分を含む第２の絶縁
膜を形成する工程と、 （ｚ）前記工程（ｄ）に引き続いて実行され、前記ゲー
ト構造、前記第１部分、及び前記第２部分を注入マスク
に用いて、前記基板の前記主面内に前記第１導電型の第
３不純物を注入することにより、前記第１の深さよりも
深い第３の深さ、及び前記第２の濃度よりも高い第３の
濃度の第３の不純物導入領域を形成する工程とを備え
る、半導体装置の製造方法。 - 【請求項４】 前記工程（ｙ）においては、平面視上前
記ゲート構造にオーバーラップしない前記第２の不純物
導入領域が形成される、請求項１〜３のいずれか一つに
記載の半導体装置の製造方法。 - 【請求項５】 前記工程（ｙ）において、前記第２不純
物は、斜方注入法によって前記基板の前記主面内に注入
される、請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記工程（ｃ）においては、前記基板の
前記主面上に形成された第３部分を含む前記第１の絶縁
膜が形成され、 前記工程（ｙ）において、前記第２不純物は、前記第３
部分を突き抜けて前記基板の前記主面内に注入される、
請求項２又は３に記載の半導体装置の製造方法。 - 【請求項７】 （ｍ）前記工程（ｃ）よりも後、前記工
程（ｙ）よりも前に実行され、前記第２の不純物導入領
域を形成する予定の深さよりも深い箇所に、前記第１導
電型とは異なる第２導電型の第４の不純物導入領域を形
成する工程をさらに備える、請求項２又は３に記載の半
導体装置の製造方法。 - 【請求項８】 前記工程（ｃ）においては、前記基板の
前記主面上に形成された第３部分を含む前記第１の絶縁
膜が形成され、 前記工程（ｄ）においては、前記第３部分上に形成され
た第４部分を含む前記第２の絶縁膜が形成され、 前記工程（ｚ）において、前記第３不純物は、前記第３
及び第４部分を突き抜けて、前記基板の前記主面内に注
入される、請求項３に記載の半導体装置の製造方法。 - 【請求項９】 前記工程（ｘ）においては、前記第２不
純物よりも熱拡散係数の高い前記第１不純物が注入され
る、請求項１〜８のいずれか一つに記載の半導体装置の
製造方法。 - 【請求項１０】 前記工程（ｚ）においては、前記第２
不純物よりも熱拡散係数の高い前記第３不純物が注入さ
れる、請求項９に記載の半導体装置の製造方法。
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