JP2003161765A - クロック発生回路およびｉｃ測定装置 - Google Patents
クロック発生回路およびｉｃ測定装置Info
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 出力データと期待値パターンを比較するタイ
ミングの調整を不要にするクロック発生回路を提供す
る。 【解決手段】 クロック発生回路Ｃ２において、ＩＣ測
定装置Ａ２内部の、テストサイクルの周期を有するテス
トクロックＴＣＫ２に同期したトグル信号ＳＩＮ１を入
力し、入力したトグル信号ＳＩＮ１の状態が変化するタ
イミングで、被測定ＩＣＢ２に送るための基準クロック
ＣＫ２の発振を、所定の位相から開始するようにした。
ミングの調整を不要にするクロック発生回路を提供す
る。 【解決手段】 クロック発生回路Ｃ２において、ＩＣ測
定装置Ａ２内部の、テストサイクルの周期を有するテス
トクロックＴＣＫ２に同期したトグル信号ＳＩＮ１を入
力し、入力したトグル信号ＳＩＮ１の状態が変化するタ
イミングで、被測定ＩＣＢ２に送るための基準クロック
ＣＫ２の発振を、所定の位相から開始するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ測定装置によ
って被測定ＩＣを試験する際に、被測定ＩＣにクロック
を供給するクロック発生回路に関する。
って被測定ＩＣを試験する際に、被測定ＩＣにクロック
を供給するクロック発生回路に関する。
【０００２】
【従来の技術】図４は、従来のＩＣ測定装置Ａ１の構成
を示す図である。被測定ＩＣＢ１が必要とするクロック
信号が、ＩＣ測定装置Ａ１が出力することができない信
号である場合がある。例えば、被測定ＩＣＢ１が必要と
するクロック信号が、ＩＣ測定装置Ａ１内部のクロック
信号より高速で、被測定ＩＣＢ１が必要とするクロック
信号の周期が、ＩＣ測定装置Ａ１内部のクロック信号の
周期（テストサイクル）より短い場合である。また、被
測定ＩＣＢ１が必要とするクロック信号が、ＩＣ測定装
置Ａ１内部のクロック信号と同期が取れない信号である
場合がある。例えば、被測定ＩＣＢ１が必要とするクロ
ック信号の周期と、ＩＣ測定装置Ａ１内部のクロック信
号の周期（テストサイクル）との比が整数にはならない
場合（例えば、周期がわずかに異なる場合）である。
を示す図である。被測定ＩＣＢ１が必要とするクロック
信号が、ＩＣ測定装置Ａ１が出力することができない信
号である場合がある。例えば、被測定ＩＣＢ１が必要と
するクロック信号が、ＩＣ測定装置Ａ１内部のクロック
信号より高速で、被測定ＩＣＢ１が必要とするクロック
信号の周期が、ＩＣ測定装置Ａ１内部のクロック信号の
周期（テストサイクル）より短い場合である。また、被
測定ＩＣＢ１が必要とするクロック信号が、ＩＣ測定装
置Ａ１内部のクロック信号と同期が取れない信号である
場合がある。例えば、被測定ＩＣＢ１が必要とするクロ
ック信号の周期と、ＩＣ測定装置Ａ１内部のクロック信
号の周期（テストサイクル）との比が整数にはならない
場合（例えば、周期がわずかに異なる場合）である。
【０００３】このような場合には、従来は、ＩＣ測定装
置Ａ１とは独立した水晶発振器ＰＧ１等から被測定ＩＣ
Ｂ１にクロック信号を供給しつつ、被測定ＩＣＢ１を試
験していた。
置Ａ１とは独立した水晶発振器ＰＧ１等から被測定ＩＣ
Ｂ１にクロック信号を供給しつつ、被測定ＩＣＢ１を試
験していた。
【０００４】図４に示した例では、水晶発振器ＰＧ１か
ら被測定ＩＣＢ１に基準クロックＣＫ１を供給しつつ、
ＩＣ測定装置Ａ１内のドライバＤＲＶ１１から被測定Ｉ
ＣＢ１に入力データＩＤ１を送り、被測定ＩＣＢ１から
出力される出力データＯＤ１をＩＣ測定装置Ａ１内の電
圧比較器Ｖ１で受け、論理比較器ＣＭＰ１で期待値パタ
ーンＫ１と比較している。論理比較器ＣＭＰ１は、タイ
ミングジェネレータＴＧ１から出力されるストローブパ
ルスＳ１のタイミングで、出力データＯＤ１と期待値パ
ターンＫ１とを比較し、ＰＡＳＳ／ＦＡＩＬ判定を行
う。タイミングジェネレータＴＧ１は、ＩＣ測定装置Ａ
１内のテストクロック発生回路ＴＣＧ１から供給され
る、テストサイクルＴＣ１の周期を有するテストクロッ
クＴＣＫ１に同期して、ストローブパルスＳ１を出力す
る。
ら被測定ＩＣＢ１に基準クロックＣＫ１を供給しつつ、
ＩＣ測定装置Ａ１内のドライバＤＲＶ１１から被測定Ｉ
ＣＢ１に入力データＩＤ１を送り、被測定ＩＣＢ１から
出力される出力データＯＤ１をＩＣ測定装置Ａ１内の電
圧比較器Ｖ１で受け、論理比較器ＣＭＰ１で期待値パタ
ーンＫ１と比較している。論理比較器ＣＭＰ１は、タイ
ミングジェネレータＴＧ１から出力されるストローブパ
ルスＳ１のタイミングで、出力データＯＤ１と期待値パ
ターンＫ１とを比較し、ＰＡＳＳ／ＦＡＩＬ判定を行
う。タイミングジェネレータＴＧ１は、ＩＣ測定装置Ａ
１内のテストクロック発生回路ＴＣＧ１から供給され
る、テストサイクルＴＣ１の周期を有するテストクロッ
クＴＣＫ１に同期して、ストローブパルスＳ１を出力す
る。
【０００５】図５は、上記のＩＣ測定装置Ａ１の動作を
示すタイミングチャートである。水晶発振器ＰＧ１が被
測定ＩＣＢ１に、ＩＣ測定装置Ａ１内部のテストクロッ
クＴＣＫ１とは非同期の基準クロックＣＫ１を供給しつ
つ、ＩＣ測定装置Ａ１内のドライバＤＲＶ１１が被測定
ＩＣＢ１に、テストクロックＴＣＫ１に同期する入力デ
ータＩＤ１を送る。すると、被測定ＩＣＢ１は、基準ク
ロックＣＫ１に同期したタイミング（基準クロックＣＫ
１が立ち上がるタイミング）Ｔ２１、Ｔ２２、Ｔ２３
で、出力データＯＤ１を出力する。
示すタイミングチャートである。水晶発振器ＰＧ１が被
測定ＩＣＢ１に、ＩＣ測定装置Ａ１内部のテストクロッ
クＴＣＫ１とは非同期の基準クロックＣＫ１を供給しつ
つ、ＩＣ測定装置Ａ１内のドライバＤＲＶ１１が被測定
ＩＣＢ１に、テストクロックＴＣＫ１に同期する入力デ
ータＩＤ１を送る。すると、被測定ＩＣＢ１は、基準ク
ロックＣＫ１に同期したタイミング（基準クロックＣＫ
１が立ち上がるタイミング）Ｔ２１、Ｔ２２、Ｔ２３
で、出力データＯＤ１を出力する。
【０００６】被測定ＩＣＢ１から出力された出力データ
ＯＤ１は、ＩＣ測定装置Ａ１内の電圧比較器Ｖ１を介し
て、論理比較器ＣＭＰ１に入力される。この論理比較器
ＣＭＰ１は、タイミングジェネレータＴＧ１から出力さ
れるストローブパルスＳ１のタイミングで、出力データ
ＯＤ１と期待値パターンＫ１を比較し、ＰＡＳＳ／ＦＡ
ＩＬ判定を行う。ストローブパルスＳ１は、テストサイ
クルＴＣ１の周期を有するテストクロックＴＣＫ１に同
期したタイミング、すなわちテストクロックＴＣＫ１が
立ち上がるタイミングＴ１１、Ｔ１２、Ｔ１３から所定
の時間ｔｄだけ遅れたタイミングＴ３１、Ｔ３２、Ｔ３
３で出力される。
ＯＤ１は、ＩＣ測定装置Ａ１内の電圧比較器Ｖ１を介し
て、論理比較器ＣＭＰ１に入力される。この論理比較器
ＣＭＰ１は、タイミングジェネレータＴＧ１から出力さ
れるストローブパルスＳ１のタイミングで、出力データ
ＯＤ１と期待値パターンＫ１を比較し、ＰＡＳＳ／ＦＡ
ＩＬ判定を行う。ストローブパルスＳ１は、テストサイ
クルＴＣ１の周期を有するテストクロックＴＣＫ１に同
期したタイミング、すなわちテストクロックＴＣＫ１が
立ち上がるタイミングＴ１１、Ｔ１２、Ｔ１３から所定
の時間ｔｄだけ遅れたタイミングＴ３１、Ｔ３２、Ｔ３
３で出力される。
【０００７】
【発明が解決しようとする課題】上記の従来技術では、
出力データＯＤ１が、ＩＣ測定装置Ａ１内のテストクロ
ックＴＣＫ１とは非同期なタイミングで出力されるの
で、ストローブパルスＳ１のタイミングすなわち論理比
較器ＣＭＰ１が比較を行うタイミングを、各テストサイ
クルＴＣ１内の一定のタイミングに固定する（時間ｔｄ
を一定値に固定する）ことができず、各テストサイクル
ＴＣ１内のどの時点で比較を行うかを調整（時間ｔｄを
調整）しなければならない。
出力データＯＤ１が、ＩＣ測定装置Ａ１内のテストクロ
ックＴＣＫ１とは非同期なタイミングで出力されるの
で、ストローブパルスＳ１のタイミングすなわち論理比
較器ＣＭＰ１が比較を行うタイミングを、各テストサイ
クルＴＣ１内の一定のタイミングに固定する（時間ｔｄ
を一定値に固定する）ことができず、各テストサイクル
ＴＣ１内のどの時点で比較を行うかを調整（時間ｔｄを
調整）しなければならない。
【０００８】本発明は、上記の問題を解決するためにな
されたもので、出力データと期待値パターンを比較する
タイミングの調整を不要にするクロック発生回路および
このクロック発生回路を内蔵するＩＣ測定装置を提供す
るものである。
されたもので、出力データと期待値パターンを比較する
タイミングの調整を不要にするクロック発生回路および
このクロック発生回路を内蔵するＩＣ測定装置を提供す
るものである。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、 ＩＣ測定装置内部のテストサイクルの周期を有す
るテストクロックに同期したトグル信号を入力し、入力
したトグル信号の状態が変化するタイミングで被測定Ｉ
Ｃに送るための基準クロックの発振を所定の位相から開
始することを特徴とするクロック発生回路である。
は、 ＩＣ測定装置内部のテストサイクルの周期を有す
るテストクロックに同期したトグル信号を入力し、入力
したトグル信号の状態が変化するタイミングで被測定Ｉ
Ｃに送るための基準クロックの発振を所定の位相から開
始することを特徴とするクロック発生回路である。
【００１０】請求項２に記載の発明は、 前記基準クロ
ックの周波数を調整する発振周波数調整回路を有するこ
とを特徴とする請求項１に記載のクロック発生回路であ
る。
ックの周波数を調整する発振周波数調整回路を有するこ
とを特徴とする請求項１に記載のクロック発生回路であ
る。
【００１１】請求項３に記載の発明は、 前記基準クロ
ックのデューティを調整するデューティ調整回路を有す
ることを特徴とする請求項１または２に記載のクロック
発生回路である。
ックのデューティを調整するデューティ調整回路を有す
ることを特徴とする請求項１または２に記載のクロック
発生回路である。
【００１２】請求項４に記載の発明は、 前記基準クロ
ックの遅延量を調整する遅延調整回路を有することを特
徴とする請求項１から３のいずれかに記載のクロック発
生回路である。
ックの遅延量を調整する遅延調整回路を有することを特
徴とする請求項１から３のいずれかに記載のクロック発
生回路である。
【００１３】請求項５に記載の発明は、 前記基準クロ
ックの出力を許可または禁止する出力許可／禁止手段を
有することを特徴とする請求項１から４のいずれかに記
載のクロック発生回路である。
ックの出力を許可または禁止する出力許可／禁止手段を
有することを特徴とする請求項１から４のいずれかに記
載のクロック発生回路である。
【００１４】請求項６に記載の発明は、 前記トグル信
号が立ち上がるタイミングで、前記基準クロックの発振
を開始する第１の発振回路と、前記トグル信号が立ち下
がるタイミングで、前記基準クロックの発振を開始する
第２の発振回路とを有することを特徴とする請求項１か
ら５のいずれかに記載のクロック発生回路である。
号が立ち上がるタイミングで、前記基準クロックの発振
を開始する第１の発振回路と、前記トグル信号が立ち下
がるタイミングで、前記基準クロックの発振を開始する
第２の発振回路とを有することを特徴とする請求項１か
ら５のいずれかに記載のクロック発生回路である。
【００１５】請求項７に記載の発明は、 請求項１から
６のいずれかに記載のクロック発生回路を内蔵すること
を特徴とするＩＣ測定装置である。
６のいずれかに記載のクロック発生回路を内蔵すること
を特徴とするＩＣ測定装置である。
【００１６】
【発明の実施の形態】図１は、本発明の一実施形態にお
けるＩＣ測定装置Ａ２、クロック発生回路Ｃ２および被
測定ＩＣＢ２の構成を示す図である。被測定ＩＣＢ２が
必要とする基準クロックＣＫ２は、ＩＣ測定装置Ａ２内
の、テストサイクルＴＣ２の周期を有するテストクロッ
クＴＣＫ２と同期を取ることができない信号であるもの
とする。このような基準クロックＣＫ２は、ＩＣ測定装
置Ａ２に接続されたクロック発生回路Ｃ２から供給され
る。
けるＩＣ測定装置Ａ２、クロック発生回路Ｃ２および被
測定ＩＣＢ２の構成を示す図である。被測定ＩＣＢ２が
必要とする基準クロックＣＫ２は、ＩＣ測定装置Ａ２内
の、テストサイクルＴＣ２の周期を有するテストクロッ
クＴＣＫ２と同期を取ることができない信号であるもの
とする。このような基準クロックＣＫ２は、ＩＣ測定装
置Ａ２に接続されたクロック発生回路Ｃ２から供給され
る。
【００１７】クロック発生回路Ｃ２が被測定ＩＣＢ２に
基準クロックＣＫ２を供給しつつ、ＩＣ測定装置Ａ２が
被測定ＩＣＢ２のテストを行う。被測定ＩＣＢ２のテス
トとは、ＩＣ測定装置Ａ２内のドライバＤＲＶ２３が被
測定ＩＣＢ２に入力データＩＤ２を送り、被測定ＩＣＢ
２から出力される出力データＯＤ２をＩＣ測定装置Ａ２
内の電圧比較器Ｖ２が受け、論理比較器ＣＭＰ２が出力
データＯＤ２と期待値パターンＫ２を比較し、ＰＡＳＳ
／ＦＡＩＬ判定を行う動作のことである。論理比較器Ｃ
ＭＰ２は、タイミングジェネレータＴＧ２から出力され
るストローブパルスＳ２のタイミングで、出力データＯ
Ｄ２と期待値パターンＫ２を比較し、ＰＡＳＳ／ＦＡＩ
Ｌ判定を行う。タイミングジェネレータＴＧ２は、ＩＣ
測定装置Ａ２内のテストクロック発生回路ＴＣＧ２から
供給される、テストサイクルＴＣ２の周期を有するテス
トクロックＴＣＫ２に同期して、ストローブパルスＳ２
を出力する。
基準クロックＣＫ２を供給しつつ、ＩＣ測定装置Ａ２が
被測定ＩＣＢ２のテストを行う。被測定ＩＣＢ２のテス
トとは、ＩＣ測定装置Ａ２内のドライバＤＲＶ２３が被
測定ＩＣＢ２に入力データＩＤ２を送り、被測定ＩＣＢ
２から出力される出力データＯＤ２をＩＣ測定装置Ａ２
内の電圧比較器Ｖ２が受け、論理比較器ＣＭＰ２が出力
データＯＤ２と期待値パターンＫ２を比較し、ＰＡＳＳ
／ＦＡＩＬ判定を行う動作のことである。論理比較器Ｃ
ＭＰ２は、タイミングジェネレータＴＧ２から出力され
るストローブパルスＳ２のタイミングで、出力データＯ
Ｄ２と期待値パターンＫ２を比較し、ＰＡＳＳ／ＦＡＩ
Ｌ判定を行う。タイミングジェネレータＴＧ２は、ＩＣ
測定装置Ａ２内のテストクロック発生回路ＴＣＧ２から
供給される、テストサイクルＴＣ２の周期を有するテス
トクロックＴＣＫ２に同期して、ストローブパルスＳ２
を出力する。
【００１８】クロック発生回路Ｃ２の入力端子ＩＮ１に
は、ＩＣ測定装置Ａ２内のドライバＤＲＶ２１から、Ｉ
Ｃ測定装置Ａ２内のテストクロックＴＣＫ２に同期した
トグル信号ＳＩＮ１が供給される。また、クロック発生
回路Ｃ２の入力端子ＳＴ１には、ＩＣ測定装置Ａ２内の
ドライバＤＲＶ２２から、出力許可／禁止信号ＳＳＴ１
が供給される。クロック発生回路Ｃ２の出力端子ＯＵＴ
１からは、基準クロックＣＫ２が出力され、出力された
基準クロックＣＫ２は、被測定ＩＣＢ２に供給される。
は、ＩＣ測定装置Ａ２内のドライバＤＲＶ２１から、Ｉ
Ｃ測定装置Ａ２内のテストクロックＴＣＫ２に同期した
トグル信号ＳＩＮ１が供給される。また、クロック発生
回路Ｃ２の入力端子ＳＴ１には、ＩＣ測定装置Ａ２内の
ドライバＤＲＶ２２から、出力許可／禁止信号ＳＳＴ１
が供給される。クロック発生回路Ｃ２の出力端子ＯＵＴ
１からは、基準クロックＣＫ２が出力され、出力された
基準クロックＣＫ２は、被測定ＩＣＢ２に供給される。
【００１９】図２は、クロック発生回路Ｃ２の内部構成
を示す図である。クロック発生回路Ｃ２の入力端子ＩＮ
１から入力されたトグル信号ＳＩＮ１は、３入力のＯＲ
ゲートＯＲ１の第１の入力端子に入力されると共に、イ
ンバータＢＵＦ３を介して、３入力のＯＲゲートＯＲ２
の第１の入力端子に入力される。
を示す図である。クロック発生回路Ｃ２の入力端子ＩＮ
１から入力されたトグル信号ＳＩＮ１は、３入力のＯＲ
ゲートＯＲ１の第１の入力端子に入力されると共に、イ
ンバータＢＵＦ３を介して、３入力のＯＲゲートＯＲ２
の第１の入力端子に入力される。
【００２０】また、クロック発生回路Ｃ２の入力端子Ｓ
Ｔ１から入力された出力許可／禁止信号ＳＳＴ１は、２
つのＯＲゲートＯＲ１およびＯＲ２の第２の入力端子に
入力される。
Ｔ１から入力された出力許可／禁止信号ＳＳＴ１は、２
つのＯＲゲートＯＲ１およびＯＲ２の第２の入力端子に
入力される。
【００２１】ＯＲゲートＯＲ１の反転出力端子からの出
力は、発振周波数調整回路Ｆ１に入力され、この発振周
波数調整回路Ｆ１からの出力は、バッファＢＵＦ１の非
反転入力端子に入力され、バッファＢＵＦ１の出力は、
ＯＲゲートＯＲ１の第３の入力端子に入力される。バッ
ファＢＵＦ１は、反転入力端子も有しており、この反転
入力端子には、Ｄｕｔｙ調整回路Ｄ１からの出力が入力
される。
力は、発振周波数調整回路Ｆ１に入力され、この発振周
波数調整回路Ｆ１からの出力は、バッファＢＵＦ１の非
反転入力端子に入力され、バッファＢＵＦ１の出力は、
ＯＲゲートＯＲ１の第３の入力端子に入力される。バッ
ファＢＵＦ１は、反転入力端子も有しており、この反転
入力端子には、Ｄｕｔｙ調整回路Ｄ１からの出力が入力
される。
【００２２】同様に、ＯＲゲートＯＲ２の反転出力端子
からの出力は、発振周波数調整回路Ｆ２に入力され、こ
の発振周波数調整回路Ｆ２からの出力は、バッファＢＵ
Ｆ２の非反転入力端子に入力され、バッファＢＵＦ２の
出力は、ＯＲゲートＯＲ２の第３の入力端子に入力され
る。バッファＢＵＦ２は、反転入力端子も有しており、
この反転入力端子には、Ｄｕｔｙ調整回路Ｄ２からの出
力が入力される。
からの出力は、発振周波数調整回路Ｆ２に入力され、こ
の発振周波数調整回路Ｆ２からの出力は、バッファＢＵ
Ｆ２の非反転入力端子に入力され、バッファＢＵＦ２の
出力は、ＯＲゲートＯＲ２の第３の入力端子に入力され
る。バッファＢＵＦ２は、反転入力端子も有しており、
この反転入力端子には、Ｄｕｔｙ調整回路Ｄ２からの出
力が入力される。
【００２３】２つのＯＲゲートＯＲ１およびＯＲ２の非
反転出力端子からそれぞれ出力される第１のクロックＳ
ＯＲ１および第２のクロックＳＯＲ２は、いずれも遅延
調整回路ＤＤ１を介して、ＡＮＤゲートＡＮＤ１に入力
される。ＡＮＤゲートＡＮＤ１の出力端子は、クロック
発生回路Ｃ２の出力端子ＯＵＴ１に接続されていて、こ
の出力端子ＯＵＴ１からは、基準クロックＣＫ２が出力
される。
反転出力端子からそれぞれ出力される第１のクロックＳ
ＯＲ１および第２のクロックＳＯＲ２は、いずれも遅延
調整回路ＤＤ１を介して、ＡＮＤゲートＡＮＤ１に入力
される。ＡＮＤゲートＡＮＤ１の出力端子は、クロック
発生回路Ｃ２の出力端子ＯＵＴ１に接続されていて、こ
の出力端子ＯＵＴ１からは、基準クロックＣＫ２が出力
される。
【００２４】発振周波数調整回路Ｆ１およびＦ２は、そ
れぞれ、第１のクロックＳＯＲ１および第２のクロック
ＳＯＲ２の周波数を調整する。Ｄｕｔｙ調整回路Ｄ１お
よびＤ２は、それぞれ、第１のクロックＳＯＲ１および
第２のクロックＳＯＲ２のデューティを調整する。遅延
調整回路ＤＤ１は、第１のクロックＳＯＲ１および第２
のクロックＳＯＲ２の遅延量を調整する。
れぞれ、第１のクロックＳＯＲ１および第２のクロック
ＳＯＲ２の周波数を調整する。Ｄｕｔｙ調整回路Ｄ１お
よびＤ２は、それぞれ、第１のクロックＳＯＲ１および
第２のクロックＳＯＲ２のデューティを調整する。遅延
調整回路ＤＤ１は、第１のクロックＳＯＲ１および第２
のクロックＳＯＲ２の遅延量を調整する。
【００２５】図３は、本実施形態におけるＩＣ測定装置
Ａ２、クロック発生回路Ｃ２および被測定ＩＣＢ２の動
作を示すタイミングチャートである。トグル信号ＳＩＮ
１は、テストクロックＴＣＫ２が立ち上がる毎、すなわ
ちテストサイクルＴＣ２毎に状態レベルが反転する信号
である。例えば、時刻Ｔｎ１１から時刻Ｔｎ１２までの
サイクルでＬレベルであれば、次のサイクル、すなわち
時刻Ｔｎ１２から時刻Ｔｎ１３までのサイクルではＨレ
ベルとなる。出力許可／禁止信号ＳＳＴ１は、時刻Ｔｎ
１１から時刻Ｔｎ１３までの期間、Ｌレベル（クロック
発生回路Ｃ２からの基準クロックＣＫ２の出力が許可さ
れる）を継続し、それ以外の期間はＨレベル（クロック
発生回路Ｃ２からの基準クロックＣＫ２の出力が禁止さ
れる）となるものとする。
Ａ２、クロック発生回路Ｃ２および被測定ＩＣＢ２の動
作を示すタイミングチャートである。トグル信号ＳＩＮ
１は、テストクロックＴＣＫ２が立ち上がる毎、すなわ
ちテストサイクルＴＣ２毎に状態レベルが反転する信号
である。例えば、時刻Ｔｎ１１から時刻Ｔｎ１２までの
サイクルでＬレベルであれば、次のサイクル、すなわち
時刻Ｔｎ１２から時刻Ｔｎ１３までのサイクルではＨレ
ベルとなる。出力許可／禁止信号ＳＳＴ１は、時刻Ｔｎ
１１から時刻Ｔｎ１３までの期間、Ｌレベル（クロック
発生回路Ｃ２からの基準クロックＣＫ２の出力が許可さ
れる）を継続し、それ以外の期間はＨレベル（クロック
発生回路Ｃ２からの基準クロックＣＫ２の出力が禁止さ
れる）となるものとする。
【００２６】発振周波数調整回路Ｆ１の出力の初期状態
はＬレベルであり、ＯＲゲートＯＲ１の入力が全てＬレ
ベルとなる時刻Ｔｎ１１から、発振周波数調整回路Ｆ１
を介した発振が始まり、ＯＲゲートＯＲ１の非反転の出
力端子から第１のクロックＳＯＲ１が出力される。すな
わち、この第１のクロックＳＯＲ１は、時刻Ｔｎ１１以
前はＨレベルに固定されていて、時刻Ｔｎ１１に、所定
の位相１８０°から発振を開始する。
はＬレベルであり、ＯＲゲートＯＲ１の入力が全てＬレ
ベルとなる時刻Ｔｎ１１から、発振周波数調整回路Ｆ１
を介した発振が始まり、ＯＲゲートＯＲ１の非反転の出
力端子から第１のクロックＳＯＲ１が出力される。すな
わち、この第１のクロックＳＯＲ１は、時刻Ｔｎ１１以
前はＨレベルに固定されていて、時刻Ｔｎ１１に、所定
の位相１８０°から発振を開始する。
【００２７】ＯＲゲートＯＲ１から出力される第１のク
ロックＳＯＲ１は、発振周波数調整回路Ｆ１の調整によ
り周波数が決まり、またＤｕｔｙ（デューティ）調整回
路Ｄ１の調整により波形のＤｕｔｙ（デューティ）すな
わち波形のＨレベルの期間とＬレベルの期間との比が決
まる。
ロックＳＯＲ１は、発振周波数調整回路Ｆ１の調整によ
り周波数が決まり、またＤｕｔｙ（デューティ）調整回
路Ｄ１の調整により波形のＤｕｔｙ（デューティ）すな
わち波形のＨレベルの期間とＬレベルの期間との比が決
まる。
【００２８】同様に、発振周波数調整回路Ｆ２の出力の
初期状態はＬレベルであり、ＯＲゲートＯＲ２の入力が
全てＬレベルとなる時刻Ｔｎ１２から、発振周波数調整
回路Ｆ２を介した発振が始まり、ＯＲゲートＯＲ２の非
反転の出力端子から第２のクロックＳＯＲ２が出力され
る。すなわち、この第２のクロックＳＯＲ２は、時刻Ｔ
ｎ１２以前はＨレベルに固定されていて、時刻Ｔｎ１２
に、所定の位相１８０°から発振を開始する。
初期状態はＬレベルであり、ＯＲゲートＯＲ２の入力が
全てＬレベルとなる時刻Ｔｎ１２から、発振周波数調整
回路Ｆ２を介した発振が始まり、ＯＲゲートＯＲ２の非
反転の出力端子から第２のクロックＳＯＲ２が出力され
る。すなわち、この第２のクロックＳＯＲ２は、時刻Ｔ
ｎ１２以前はＨレベルに固定されていて、時刻Ｔｎ１２
に、所定の位相１８０°から発振を開始する。
【００２９】ＯＲゲートＯＲ２から出力される第２のク
ロックＳＯＲ２は、発振周波数調整回路Ｆ２の調整によ
り周波数が決まり、またＤｕｔｙ（デューティ）調整回
路Ｄ２の調整により波形のＤｕｔｙ（デューティ）すな
わち波形のＨレベルの期間とＬレベルの期間との比が決
まる。
ロックＳＯＲ２は、発振周波数調整回路Ｆ２の調整によ
り周波数が決まり、またＤｕｔｙ（デューティ）調整回
路Ｄ２の調整により波形のＤｕｔｙ（デューティ）すな
わち波形のＨレベルの期間とＬレベルの期間との比が決
まる。
【００３０】第１のクロックＳＯＲ１および第２のクロ
ックＳＯＲ２は、遅延調整回路ＤＤ１に送られ、配線遅
延等による誤差が調整され、ＡＮＤゲートＡＮＤ１に送
られる。ＡＮＤゲートＡＮＤ１は、遅延調整回路ＤＤ１
から送られた第１のクロックＳＯＲ１と第２のクロック
ＳＯＲ２との論理積をとり、その結果をクロック発生回
路Ｃ２の出力端子ＯＵＴ１から基準クロックＣＫ２とし
て出力する。出力された基準クロックＣＫ２は、被測定
ＩＣＢ２に供給される。
ックＳＯＲ２は、遅延調整回路ＤＤ１に送られ、配線遅
延等による誤差が調整され、ＡＮＤゲートＡＮＤ１に送
られる。ＡＮＤゲートＡＮＤ１は、遅延調整回路ＤＤ１
から送られた第１のクロックＳＯＲ１と第２のクロック
ＳＯＲ２との論理積をとり、その結果をクロック発生回
路Ｃ２の出力端子ＯＵＴ１から基準クロックＣＫ２とし
て出力する。出力された基準クロックＣＫ２は、被測定
ＩＣＢ２に供給される。
【００３１】被測定ＩＣＢ２は、ＩＣ測定装置Ａ２から
テストクロックＴＣＫ２に同期して送られた入力データ
ＩＤ２を、基準クロックＣＫ２が立ち上がるタイミング
Ｔｎ２１、Ｔｎ２２で、出力データＯＤ２として出力す
る。
テストクロックＴＣＫ２に同期して送られた入力データ
ＩＤ２を、基準クロックＣＫ２が立ち上がるタイミング
Ｔｎ２１、Ｔｎ２２で、出力データＯＤ２として出力す
る。
【００３２】被測定ＩＣＢ２から出力された出力データ
ＯＤ２は、ＩＣ測定装置Ａ２内の電圧比較器Ｖ２を介し
て、論理比較器ＣＭＰ２に入力される。
ＯＤ２は、ＩＣ測定装置Ａ２内の電圧比較器Ｖ２を介し
て、論理比較器ＣＭＰ２に入力される。
【００３３】タイミングジェネレータＴＧ２は、各テス
トサイクルＴＣ２内の一定のタイミング、すなわちテス
トクロックＴＣＫ２が立ち上がるタイミングＴ１１、Ｔ
１２から一定の時間ｔｄだけ遅れたタイミングＴｎ３
１、Ｔｎ３２で、ストローブパルスＳ２を出力する。従
って、論理比較器ＣＭＰ２は、各テストサイクルＴＣ１
内の一定のタイミングＴｎ３１、Ｔｎ３２で、出力デー
タＯＤ２と期待値パターンＫ２を比較し、ＰＡＳＳ／Ｆ
ＡＩＬ判定を行う。
トサイクルＴＣ２内の一定のタイミング、すなわちテス
トクロックＴＣＫ２が立ち上がるタイミングＴ１１、Ｔ
１２から一定の時間ｔｄだけ遅れたタイミングＴｎ３
１、Ｔｎ３２で、ストローブパルスＳ２を出力する。従
って、論理比較器ＣＭＰ２は、各テストサイクルＴＣ１
内の一定のタイミングＴｎ３１、Ｔｎ３２で、出力デー
タＯＤ２と期待値パターンＫ２を比較し、ＰＡＳＳ／Ｆ
ＡＩＬ判定を行う。
【００３４】このとき、出力データＯＤ２は、テストク
ロックＴＣＫ２が立ち上がるタイミングＴｎ１１、Ｔｎ
１２から、基準クロックＣＫ２の半周期分の時間ｔ２だ
け遅れたタイミングＴｎ２１、Ｔｎ２２で、被測定ＩＣ
Ｂ２から出力される。従って、上記の時間ｔｄを時間ｔ
２より長い時間に設定固定しておけば、論理比較器ＣＭ
Ｐ２は、各テストサイクルＴＣ２内で出力された出力デ
ータＯＤ２と期待値パターンＫ２を正しく比較すること
ができる。
ロックＴＣＫ２が立ち上がるタイミングＴｎ１１、Ｔｎ
１２から、基準クロックＣＫ２の半周期分の時間ｔ２だ
け遅れたタイミングＴｎ２１、Ｔｎ２２で、被測定ＩＣ
Ｂ２から出力される。従って、上記の時間ｔｄを時間ｔ
２より長い時間に設定固定しておけば、論理比較器ＣＭ
Ｐ２は、各テストサイクルＴＣ２内で出力された出力デ
ータＯＤ２と期待値パターンＫ２を正しく比較すること
ができる。
【００３５】なお、上記の実施形態では、ＩＣ測定装置
Ａ２とクロック発生回路Ｃ２が別体であるものとした
が、ＩＣ測定装置Ａ２内にクロック発生回路Ｃ２を設け
てもよい。
Ａ２とクロック発生回路Ｃ２が別体であるものとした
が、ＩＣ測定装置Ａ２内にクロック発生回路Ｃ２を設け
てもよい。
【００３６】
【発明の効果】本発明によれば、出力データと期待値パ
ターンを比較するタイミングの調整が不要になる。
ターンを比較するタイミングの調整が不要になる。
【図１】 本発明の一実施形態におけるＩＣ測定装置
Ａ２、クロック発生回路Ｃ２および被測定ＩＣＢ２の構
成を示す図である。
Ａ２、クロック発生回路Ｃ２および被測定ＩＣＢ２の構
成を示す図である。
【図２】 クロック発生回路Ｃ２の内部構成を示す図
である。
である。
【図３】 本発明の一実施形態におけるＩＣ測定装置
Ａ２、クロック発生回路Ｃ２および被測定ＩＣＢ２の動
作を示すタイミングチャートである。
Ａ２、クロック発生回路Ｃ２および被測定ＩＣＢ２の動
作を示すタイミングチャートである。
【図４】 従来のＩＣ測定装置Ａ１の構成を示す図で
ある。
ある。
【図５】 従来のＩＣ測定装置Ａ１の動作を示すタイ
ミングチャートである。
ミングチャートである。
Ａ１、Ａ２ ＩＣ測定装置
Ｂ１、Ｂ２ 被測定ＩＣ
Ｃ２ クロック発生回路
ＴＣＧ１、ＴＣＧ２ テストクロック発生回路
ＤＲＶ１１、ＤＲＶ２１〜ＤＲＶ２３ ドライバ
Ｖ１、Ｖ２ 電圧比較器
ＣＭＰ１、ＣＭＰ２ 論理比較器
ＴＧ１、ＴＧ２ タイミングジェネレータ
ＩＮ１、ＳＴ１ 入力端子
ＢＵＦ１、ＢＵＦ２ バッファ
ＢＵＦ３ インバータ
ＯＲ１、ＯＲ２ ＯＲゲート
Ｆ１、Ｆ２ 発振周波数調整回路
Ｄ１、Ｄ２ Ｄｕｔｙ調整回路
ＤＤ１ 遅延調整回路
ＡＮＤ１ ＡＮＤゲート
ＯＵＴ１ 出力端子
Claims (7)
- 【請求項１】 ＩＣ測定装置内部のテストサイクルの
周期を有するテストクロックに同期したトグル信号を入
力し、入力したトグル信号の状態が変化するタイミング
で被測定ＩＣに送るための基準クロックの発振を所定の
位相から開始することを特徴とするクロック発生回路。 - 【請求項２】 前記基準クロックの周波数を調整する
発振周波数調整回路を有することを特徴とする請求項１
に記載のクロック発生回路。 - 【請求項３】 前記基準クロックのデューティを調整
するデューティ調整回路を有することを特徴とする請求
項１または２に記載のクロック発生回路。 - 【請求項４】 前記基準クロックの遅延量を調整する
遅延調整回路を有することを特徴とする請求項１から３
のいずれかに記載のクロック発生回路。 - 【請求項５】 前記基準クロックの出力を許可または
禁止する出力許可／禁止手段を有することを特徴とする
請求項１から４のいずれかに記載のクロック発生回路。 - 【請求項６】 前記トグル信号が立ち上がるタイミン
グで、前記基準クロックの発振を開始する第１の発振回
路と、 前記トグル信号が立ち下がるタイミングで、前記基準ク
ロックの発振を開始する第２の発振回路とを有すること
を特徴とする請求項１から５のいずれかに記載のクロッ
ク発生回路。 - 【請求項７】 請求項１から６のいずれかに記載のク
ロック発生回路を内蔵することを特徴とするＩＣ測定装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001361287A JP2003161765A (ja) | 2001-11-27 | 2001-11-27 | クロック発生回路およびｉｃ測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001361287A JP2003161765A (ja) | 2001-11-27 | 2001-11-27 | クロック発生回路およびｉｃ測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003161765A true JP2003161765A (ja) | 2003-06-06 |
Family
ID=19171978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001361287A Withdrawn JP2003161765A (ja) | 2001-11-27 | 2001-11-27 | クロック発生回路およびｉｃ測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003161765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149059A (ja) * | 2005-07-29 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR101293509B1 (ko) | 2005-07-29 | 2013-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
2001
- 2001-11-27 JP JP2001361287A patent/JP2003161765A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149059A (ja) * | 2005-07-29 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR101293509B1 (ko) | 2005-07-29 | 2013-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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