JP2003037499A - 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 - Google Patents
周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置Info
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Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＴＣＸＯからの基準発振入力信号が振幅レベ
ルによって波形の傾きが異なる場合に、ＴＣＸＯとの組
合せ段階において周波数シンセサイザの出力ジッタを小
さくすることができる周波数シンセサイザ、周波数シン
セサイザとＴＣＸＯの接続方法およびそれらを用いた通
信装置を提供することである。 【解決手段】 ＴＣＸＯからの基準発振入力信号を入力
する際のスレショルドレベルを変更するスレショルドレ
ベル変更手段を設けた。スレショルドレベル変更手段に
は、ＣＭＯＳインバータ回路のＰチャネルまたはＮチャ
ネルの一方を複数並列接続したもの、複数直列接続した
もの、双方のゲート長・ゲート幅に差異を設けたもの、
比較回路を用いたもの等を使用する。また、入力回路は
スレショルドレベルの異なるインバータ回路３４〜３６
と、ＡＮＤ回路４４〜４６とからなる切替回路４２を分
周器３の前に備え、制御入力端子Ｓ１〜Ｓ３によってス
レショルドレベルを選択できるようにした。
ルによって波形の傾きが異なる場合に、ＴＣＸＯとの組
合せ段階において周波数シンセサイザの出力ジッタを小
さくすることができる周波数シンセサイザ、周波数シン
セサイザとＴＣＸＯの接続方法およびそれらを用いた通
信装置を提供することである。 【解決手段】 ＴＣＸＯからの基準発振入力信号を入力
する際のスレショルドレベルを変更するスレショルドレ
ベル変更手段を設けた。スレショルドレベル変更手段に
は、ＣＭＯＳインバータ回路のＰチャネルまたはＮチャ
ネルの一方を複数並列接続したもの、複数直列接続した
もの、双方のゲート長・ゲート幅に差異を設けたもの、
比較回路を用いたもの等を使用する。また、入力回路は
スレショルドレベルの異なるインバータ回路３４〜３６
と、ＡＮＤ回路４４〜４６とからなる切替回路４２を分
周器３の前に備え、制御入力端子Ｓ１〜Ｓ３によってス
レショルドレベルを選択できるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は周波数シンセサイ
ザ、周波数シンセサイザと基準信号発振器の接続方法お
よびそれらを用いた通信装置に関し、特に例えば携帯電
話等の通信装置において搬送波発振器または局部発振器
として用いられる周波数シンセサイザおよび周波数シン
セサイザと基準信号発振器の接続方法に関する。
ザ、周波数シンセサイザと基準信号発振器の接続方法お
よびそれらを用いた通信装置に関し、特に例えば携帯電
話等の通信装置において搬送波発振器または局部発振器
として用いられる周波数シンセサイザおよび周波数シン
セサイザと基準信号発振器の接続方法に関する。
【０００２】
【従来の技術】ディジタル変調方式の携帯電話（以下、
「ＰＤＣ」と記す）は、基本的にディジタル信号のビッ
ト誤り率（以下、「ＢＥＲ」と記す）で通信の品質が決
まる。このＢＥＲを決めるのがディジタル変調精度であ
り、例えばＰＤＣではπ／４シフトＱＰＳＫ（４位相偏
移変調）の本来あるべきコンスタレーションマップ上か
らの位置ずれであるベクトルエラーで測られる。信号位
相が劣化している、すなわちジッタの多い搬送波では変
調精度はよくならない。従って、高性能の通信装置を得
るには、位相雑音の少ない発振器を必要とする。
「ＰＤＣ」と記す）は、基本的にディジタル信号のビッ
ト誤り率（以下、「ＢＥＲ」と記す）で通信の品質が決
まる。このＢＥＲを決めるのがディジタル変調精度であ
り、例えばＰＤＣではπ／４シフトＱＰＳＫ（４位相偏
移変調）の本来あるべきコンスタレーションマップ上か
らの位置ずれであるベクトルエラーで測られる。信号位
相が劣化している、すなわちジッタの多い搬送波では変
調精度はよくならない。従って、高性能の通信装置を得
るには、位相雑音の少ない発振器を必要とする。
【０００３】図１７にかかる通信装置の搬送波発振器や
局部発振器に使用される従来の周波数シンセサイザのブ
ロック構成図を示す。図において、１は周波数シンセサ
イザであり、基準信号発振器８からの基準発振入力信号
ｃを入力して波形整形する波形整形回路２と、波形整形
回路２の出力を分周する分周器３と、所望の周波数の信
号を発生する電圧制御発振器（以下、「ＶＣＯ」と記
す）４と、ＶＣＯ４の出力を分周する分周器５と、分周
器３の出力と分周器５の出力の位相を比較する位相比較
器６と、位相比較器６の出力から高周波成分を抑圧し、
電圧制御発振器４の制御信号を生成するローパスフィル
タ（以下、「ＬＰＦ」と記す）７とから構成される。こ
れにより、周波数シンセサイザのＲＦ出力信号ｆは、基
準発振入力信号ｃに同期した信号であって、分周器３と
分周器５の分周比で定まる周波数の信号が得られる。
局部発振器に使用される従来の周波数シンセサイザのブ
ロック構成図を示す。図において、１は周波数シンセサ
イザであり、基準信号発振器８からの基準発振入力信号
ｃを入力して波形整形する波形整形回路２と、波形整形
回路２の出力を分周する分周器３と、所望の周波数の信
号を発生する電圧制御発振器（以下、「ＶＣＯ」と記
す）４と、ＶＣＯ４の出力を分周する分周器５と、分周
器３の出力と分周器５の出力の位相を比較する位相比較
器６と、位相比較器６の出力から高周波成分を抑圧し、
電圧制御発振器４の制御信号を生成するローパスフィル
タ（以下、「ＬＰＦ」と記す）７とから構成される。こ
れにより、周波数シンセサイザのＲＦ出力信号ｆは、基
準発振入力信号ｃに同期した信号であって、分周器３と
分周器５の分周比で定まる周波数の信号が得られる。
【０００４】
【発明が解決しようとする課題】従来の周波数シンセサ
イザは以上のように構成されているので、基準発振入力
信号ｃにジッタがあればそのまま周波数シンセサイザの
ＲＦ出力信号ｆにもジッタが伝播される。このため、基
準信号発振器８には温度補償水晶発振器（ＴＣＸＯ）の
ようなジッタの少ないものが使用されている（以下、基
準信号発振器を「ＴＣＸＯ」と記す）。
イザは以上のように構成されているので、基準発振入力
信号ｃにジッタがあればそのまま周波数シンセサイザの
ＲＦ出力信号ｆにもジッタが伝播される。このため、基
準信号発振器８には温度補償水晶発振器（ＴＣＸＯ）の
ようなジッタの少ないものが使用されている（以下、基
準信号発振器を「ＴＣＸＯ」と記す）。
【０００５】しかしながら、ＴＣＸＯ８自体にはジッタ
が無くても、その出力信号が内部インピーダンスや信号
伝送経路の負荷等により波形がなまり、これにより周波
数シンセサイザ側でジッタを生ずるという問題がある。
以下、位相比較器６による位相同期は、分周器３に加え
られる信号の立上りに同期するものとして説明する。
が無くても、その出力信号が内部インピーダンスや信号
伝送経路の負荷等により波形がなまり、これにより周波
数シンセサイザ側でジッタを生ずるという問題がある。
以下、位相比較器６による位相同期は、分周器３に加え
られる信号の立上りに同期するものとして説明する。
【０００６】例えば、ＴＣＸＯ８が容量性の負荷を有す
る場合には、基準発振入力信号ｃは図１８（ａ）のよう
な波形となる。この基準発振入力信号ｃは、波形整形回
路２を通ることによって波形整形回路２が持つ入力スレ
ショルドレベルで２値化されて分周器３に入力される。
ここで、波形整形回路２の入力スレショルドレベルを
Ａ、Ｂ、Ｃとすると、波形整形後の信号は、それぞれ同
図（ｂ）、（ｃ）、（ｄ）の波形となる。従って、入力
スレショルドレベルがＡの場合は、基準発振入力信号の
立上りの傾きは緩いため、振幅変動等があった場合に波
形整形後の立上りの位相揺らぎは大きくなり、ＲＦ出力
信号ｆには大きなジッタが生ずる。一方、入力スレショ
ルドレベルがＣの場合は、基準発振入力信号の傾きが急
なため、振幅変動等があった場合でも立上りの位相揺ら
ぎは小さく、ＲＦ出力信号ｆのジッタも小さくなる。ま
た、入力スレショルドレベルがＢの場合は、その中間と
なる。
る場合には、基準発振入力信号ｃは図１８（ａ）のよう
な波形となる。この基準発振入力信号ｃは、波形整形回
路２を通ることによって波形整形回路２が持つ入力スレ
ショルドレベルで２値化されて分周器３に入力される。
ここで、波形整形回路２の入力スレショルドレベルを
Ａ、Ｂ、Ｃとすると、波形整形後の信号は、それぞれ同
図（ｂ）、（ｃ）、（ｄ）の波形となる。従って、入力
スレショルドレベルがＡの場合は、基準発振入力信号の
立上りの傾きは緩いため、振幅変動等があった場合に波
形整形後の立上りの位相揺らぎは大きくなり、ＲＦ出力
信号ｆには大きなジッタが生ずる。一方、入力スレショ
ルドレベルがＣの場合は、基準発振入力信号の傾きが急
なため、振幅変動等があった場合でも立上りの位相揺ら
ぎは小さく、ＲＦ出力信号ｆのジッタも小さくなる。ま
た、入力スレショルドレベルがＢの場合は、その中間と
なる。
【０００７】これに対しＴＣＸＯ８が誘導性の負荷を有
する場合には、基準発振入力信号ｃは図１９（ａ）のよ
うな波形となる。ここで、波形整形回路２の入力スレシ
ョルドレベルをＡ、Ｂ、Ｃとすると、波形整形後の信号
は、それぞれ同図（ｂ）、（ｃ）、（ｄ）の波形とな
る。従って、入力スレショルドレベルがＡの場合は、基
準発振入力信号の傾きは急なため、振幅変動等があった
ときの位相揺らぎは小さく、ＲＦ出力信号ｆのジッタも
小さくなる。一方、入力スレショルドレベルがＣの場合
は、基準発振入力信号の傾きが緩いため、振幅変動等が
あったときの位相揺らぎは大きく、ＲＦ出力信号ｆには
大きなジッタが生ずる。また、入力スレショルドレベル
がＢの場合は、その中間となる。
する場合には、基準発振入力信号ｃは図１９（ａ）のよ
うな波形となる。ここで、波形整形回路２の入力スレシ
ョルドレベルをＡ、Ｂ、Ｃとすると、波形整形後の信号
は、それぞれ同図（ｂ）、（ｃ）、（ｄ）の波形とな
る。従って、入力スレショルドレベルがＡの場合は、基
準発振入力信号の傾きは急なため、振幅変動等があった
ときの位相揺らぎは小さく、ＲＦ出力信号ｆのジッタも
小さくなる。一方、入力スレショルドレベルがＣの場合
は、基準発振入力信号の傾きが緩いため、振幅変動等が
あったときの位相揺らぎは大きく、ＲＦ出力信号ｆには
大きなジッタが生ずる。また、入力スレショルドレベル
がＢの場合は、その中間となる。
【０００８】このように、従来の周波数シンセサイザは
基準発振入力信号波形に対して、入力スレショルドレベ
ルが必ずしも望ましい関係にあるとは限らず、ＲＦ出力
信号に大きなジッタを生ずる場合があるという問題があ
った。
基準発振入力信号波形に対して、入力スレショルドレベ
ルが必ずしも望ましい関係にあるとは限らず、ＲＦ出力
信号に大きなジッタを生ずる場合があるという問題があ
った。
【０００９】それゆえに、本願発明の主たる目的は、Ｔ
ＣＸＯからの基準発振入力信号が振幅によって波形の傾
きが異なる場合に、ＴＣＸＯとの組合せ段階において周
波数シンセサイザの出力ジッタを小さくすることができ
る周波数シンセサイザ、周波数シンセサイザとＴＣＸＯ
の接続方法およびそれらを用いた通信装置を提供するこ
とである。
ＣＸＯからの基準発振入力信号が振幅によって波形の傾
きが異なる場合に、ＴＣＸＯとの組合せ段階において周
波数シンセサイザの出力ジッタを小さくすることができ
る周波数シンセサイザ、周波数シンセサイザとＴＣＸＯ
の接続方法およびそれらを用いた通信装置を提供するこ
とである。
【００１０】
【課題を解決するための手段】本願発明の周波数シンセ
サイザは、ＴＣＸＯからの基準発振入力信号を入力し位
相比較用の信号を生成する入力回路と、所望の周波数の
信号を発生するＶＣＯと、ＶＣＯの出力を分周する分周
器と、入力回路の出力と分周器の出力の位相を比較する
位相比較回路と、位相比較器の出力から高周波成分を抑
圧してＶＣＯの制御信号を生成するローパスフィルタと
を備え、ＴＣＸＯからの信号に同期した所望の周波数の
信号を発生する周波数シンセサイザにおいて、基準発振
入力信号を入力する際のスレショルドレベルを変更する
スレショルドレベル変更手段を備えたものである。
サイザは、ＴＣＸＯからの基準発振入力信号を入力し位
相比較用の信号を生成する入力回路と、所望の周波数の
信号を発生するＶＣＯと、ＶＣＯの出力を分周する分周
器と、入力回路の出力と分周器の出力の位相を比較する
位相比較回路と、位相比較器の出力から高周波成分を抑
圧してＶＣＯの制御信号を生成するローパスフィルタと
を備え、ＴＣＸＯからの信号に同期した所望の周波数の
信号を発生する周波数シンセサイザにおいて、基準発振
入力信号を入力する際のスレショルドレベルを変更する
スレショルドレベル変更手段を備えたものである。
【００１１】また、本願発明の周波数シンセサイザは、
スレショルドレベル変更手段がＰチャネル電界効果トラ
ンジスタとＮチャネル電界効果トランジスタを電源と接
地に対して相補的に接続するものであって、一方の電界
効果トランジスタを複数並列接続したインバータ回路を
含むものでもよい。Ｐチャネル電界効果トランジスタを
複数並列接続するとインバータ回路のスレショルドレベ
ルは高くなり、Ｎチャネル電界効果トランジスタを複数
並列接続するとインバータ回路のスレショルドレベルは
低くなる。これにより、入力スレショルドレベルの異な
る周波数シンセサイザが容易に構成できるので、ＴＣＸ
Ｏとの組合せ段階において、ＴＣＸＯからの基準発振入
力信号波形に応じて最適な入力スレショルドレベルを有
する周波数シンセサイザを選択することで出力ジッタを
小さくできる。
スレショルドレベル変更手段がＰチャネル電界効果トラ
ンジスタとＮチャネル電界効果トランジスタを電源と接
地に対して相補的に接続するものであって、一方の電界
効果トランジスタを複数並列接続したインバータ回路を
含むものでもよい。Ｐチャネル電界効果トランジスタを
複数並列接続するとインバータ回路のスレショルドレベ
ルは高くなり、Ｎチャネル電界効果トランジスタを複数
並列接続するとインバータ回路のスレショルドレベルは
低くなる。これにより、入力スレショルドレベルの異な
る周波数シンセサイザが容易に構成できるので、ＴＣＸ
Ｏとの組合せ段階において、ＴＣＸＯからの基準発振入
力信号波形に応じて最適な入力スレショルドレベルを有
する周波数シンセサイザを選択することで出力ジッタを
小さくできる。
【００１２】また、本願発明の周波数シンセサイザは、
スレショルドレベル変更手段がＰチャネル電界効果トラ
ンジスタとＮチャネル電界効果トランジスタを電源と接
地に対して相補的に接続するものであって、一方の電界
効果トランジスタを複数直列接続したインバータ回路を
含むものでもよい。Ｐチャネル電界効果トランジスタを
複数直列接続するとインバータ回路のスレショルドレベ
ルは低くなり、Ｎチャネル電界効果トランジスタを複数
直列接続するとインバータ回路のスレショルドレベルは
高くなる。これにより、入力スレショルドレベルの異な
る周波数シンセサイザが容易に構成できるので、ＴＣＸ
Ｏとの組合せ段階において、ＴＣＸＯからの基準発振入
力信号波形に応じて最適な入力スレショルドレベルを有
する周波数シンセサイザを選択することで出力ジッタを
小さくできる。
スレショルドレベル変更手段がＰチャネル電界効果トラ
ンジスタとＮチャネル電界効果トランジスタを電源と接
地に対して相補的に接続するものであって、一方の電界
効果トランジスタを複数直列接続したインバータ回路を
含むものでもよい。Ｐチャネル電界効果トランジスタを
複数直列接続するとインバータ回路のスレショルドレベ
ルは低くなり、Ｎチャネル電界効果トランジスタを複数
直列接続するとインバータ回路のスレショルドレベルは
高くなる。これにより、入力スレショルドレベルの異な
る周波数シンセサイザが容易に構成できるので、ＴＣＸ
Ｏとの組合せ段階において、ＴＣＸＯからの基準発振入
力信号波形に応じて最適な入力スレショルドレベルを有
する周波数シンセサイザを選択することで出力ジッタを
小さくできる。
【００１３】また、本願発明の周波数シンセサイザは、
スレショルドレベル変更手段がＰチャネル電界効果トラ
ンジスタとＮチャネル電界効果トランジスタを電源と接
地に対して相補的に接続するものであって、一方の電界
効果トランジスタのゲート長と他方の電界効果トランジ
スタのゲート長に差異を設けたインバータ回路を含むも
のでもよい。Ｐチャネル電界効果トランジスタのゲート
長をＮチャネル電界効果トランジスタのゲート長に対し
て短くするとインバータ回路のスレショルドレベルは高
くなり、Ｐチャネル電界効果トランジスタのゲート長を
Ｎチャネル電界効果トランジスタのゲート長に対して長
くするとインバータ回路のスレショルドレベルは低くな
る。これにより、入力スレショルドレベルの異なる周波
数シンセサイザが容易に構成できるので、ＴＣＸＯとの
組合せ段階において、ＴＣＸＯからの基準発振入力信号
波形に応じて最適な入力スレショルドレベルを有する周
波数シンセサイザを選択することで出力ジッタを小さく
できる。
スレショルドレベル変更手段がＰチャネル電界効果トラ
ンジスタとＮチャネル電界効果トランジスタを電源と接
地に対して相補的に接続するものであって、一方の電界
効果トランジスタのゲート長と他方の電界効果トランジ
スタのゲート長に差異を設けたインバータ回路を含むも
のでもよい。Ｐチャネル電界効果トランジスタのゲート
長をＮチャネル電界効果トランジスタのゲート長に対し
て短くするとインバータ回路のスレショルドレベルは高
くなり、Ｐチャネル電界効果トランジスタのゲート長を
Ｎチャネル電界効果トランジスタのゲート長に対して長
くするとインバータ回路のスレショルドレベルは低くな
る。これにより、入力スレショルドレベルの異なる周波
数シンセサイザが容易に構成できるので、ＴＣＸＯとの
組合せ段階において、ＴＣＸＯからの基準発振入力信号
波形に応じて最適な入力スレショルドレベルを有する周
波数シンセサイザを選択することで出力ジッタを小さく
できる。
【００１４】また、本願発明の周波数シンセサイザは、
スレショルドレベル変更手段がＰチャネル電界効果トラ
ンジスタとＮチャネル電界効果トランジスタを電源と接
地に対して相補的に接続するものであって、一方の電界
効果トランジスタのゲート幅と他方の電界効果トランジ
スタのゲート幅に差異を設けたインバータ回路を含むも
のでもよい。Ｐチャネル電界効果トランジスタのゲート
幅をＮチャネル電界効果トランジスタのゲート幅に対し
て広くするとインバータ回路のスレショルドレベルは高
くなり、Ｐチャネル電界効果トランジスタのゲート幅を
Ｎチャネル電界効果トランジスタのゲート幅に対して狭
くするとインバータ回路のスレショルドレベルは低くな
る。これにより、入力スレショルドレベルの異なる周波
数シンセサイザが容易に構成できるので、ＴＣＸＯとの
組合せ段階において、ＴＣＸＯからの基準発振入力信号
波形に応じて最適な入力スレショルドレベルを有する周
波数シンセサイザを選択することで出力ジッタを小さく
できる。
スレショルドレベル変更手段がＰチャネル電界効果トラ
ンジスタとＮチャネル電界効果トランジスタを電源と接
地に対して相補的に接続するものであって、一方の電界
効果トランジスタのゲート幅と他方の電界効果トランジ
スタのゲート幅に差異を設けたインバータ回路を含むも
のでもよい。Ｐチャネル電界効果トランジスタのゲート
幅をＮチャネル電界効果トランジスタのゲート幅に対し
て広くするとインバータ回路のスレショルドレベルは高
くなり、Ｐチャネル電界効果トランジスタのゲート幅を
Ｎチャネル電界効果トランジスタのゲート幅に対して狭
くするとインバータ回路のスレショルドレベルは低くな
る。これにより、入力スレショルドレベルの異なる周波
数シンセサイザが容易に構成できるので、ＴＣＸＯとの
組合せ段階において、ＴＣＸＯからの基準発振入力信号
波形に応じて最適な入力スレショルドレベルを有する周
波数シンセサイザを選択することで出力ジッタを小さく
できる。
【００１５】また、本願発明の周波数シンセサイザは、
スレショルドレベル変更手段が基準発振入力信号を基準
電圧と比較する比較回路を含むものでもよい。これによ
り、入力スレショルドレベルの異なる周波数シンセサイ
ザが容易に構成できるので、ＴＣＸＯとの組合せ段階に
おいて、ＴＣＸＯからの基準発振入力信号波形に応じて
最適な入力スレショルドレベルを有する周波数シンセサ
イザを選択することで出力ジッタを小さくできる。
スレショルドレベル変更手段が基準発振入力信号を基準
電圧と比較する比較回路を含むものでもよい。これによ
り、入力スレショルドレベルの異なる周波数シンセサイ
ザが容易に構成できるので、ＴＣＸＯとの組合せ段階に
おいて、ＴＣＸＯからの基準発振入力信号波形に応じて
最適な入力スレショルドレベルを有する周波数シンセサ
イザを選択することで出力ジッタを小さくできる。
【００１６】また、本願発明の周波数シンセサイザは、
スレショルドレベル変更手段が基準電圧入力端子を備
え、基準電圧入力端子の電圧を基準電圧としたものでも
よい。これにより、ＴＣＸＯとの組合せ後に、基準電圧
入力端子の電圧を設定することで、簡便に出力ジッタが
小さくなる入力スレショルドレベルを選択できる。
スレショルドレベル変更手段が基準電圧入力端子を備
え、基準電圧入力端子の電圧を基準電圧としたものでも
よい。これにより、ＴＣＸＯとの組合せ後に、基準電圧
入力端子の電圧を設定することで、簡便に出力ジッタが
小さくなる入力スレショルドレベルを選択できる。
【００１７】また、本願発明の周波数シンセサイザは、
入力回路がスレショルドレベルの異なる複数のインバー
タ回路を含むものでもよい。これにより、ＴＣＸＯとの
組合せ段階において、簡便に出力ジッタが小さくなる入
力スレショルドレベルを選択できる。
入力回路がスレショルドレベルの異なる複数のインバー
タ回路を含むものでもよい。これにより、ＴＣＸＯとの
組合せ段階において、簡便に出力ジッタが小さくなる入
力スレショルドレベルを選択できる。
【００１８】また、本願発明の周波数シンセサイザは、
入力回路が制御入力端子を備え、制御入力端子の論理レ
ベルにより、スレショルドレベルの異なる複数のインバ
ータ回路のいずれを使用するかを切替える切替手段を含
むものでもよい。これにより、ＴＣＸＯとの組合せ後
に、制御入力端子の論理レベルを設定することで、簡便
に出力ジッタが小さくなる入力スレショルドレベルを選
択できる。
入力回路が制御入力端子を備え、制御入力端子の論理レ
ベルにより、スレショルドレベルの異なる複数のインバ
ータ回路のいずれを使用するかを切替える切替手段を含
むものでもよい。これにより、ＴＣＸＯとの組合せ後
に、制御入力端子の論理レベルを設定することで、簡便
に出力ジッタが小さくなる入力スレショルドレベルを選
択できる。
【００１９】また、本願発明の周波数シンセサイザは、
分周器の分周比設定用に直並列変換回路とシリアルデー
タ入力端子を更に備え、シリアルデータ入力端子からの
信号により前記分周器の分周比を設定し、所望の周波数
の信号を発生するようにした周波数シンセサイザであっ
て、入力回路がシリアルデータ入力端子からの入力デー
タによりスレショルドレベルの異なる複数のインバータ
回路のいずれを使用するかを切替える切替手段を含むも
のでもよい。これにより、ＴＣＸＯとの組合せ後に、シ
リアルデータ入力端子に入力するデータを使用して、簡
便に出力ジッタが小さくなる入力スレショルドレベルを
選択できる。
分周器の分周比設定用に直並列変換回路とシリアルデー
タ入力端子を更に備え、シリアルデータ入力端子からの
信号により前記分周器の分周比を設定し、所望の周波数
の信号を発生するようにした周波数シンセサイザであっ
て、入力回路がシリアルデータ入力端子からの入力デー
タによりスレショルドレベルの異なる複数のインバータ
回路のいずれを使用するかを切替える切替手段を含むも
のでもよい。これにより、ＴＣＸＯとの組合せ後に、シ
リアルデータ入力端子に入力するデータを使用して、簡
便に出力ジッタが小さくなる入力スレショルドレベルを
選択できる。
【００２０】本願発明の周波数シンセサイザとＴＣＸＯ
の接続方法は、周波数シンセサイザの入力回路の接地電
位とＴＣＸＯの出力回路の接地電位に電位差を設ける方
法を有するものである。接地電位に電位差を設けること
で、ＴＣＸＯとの組合せ段階において、簡便に周波数シ
ンセサイザの入力スレショルドレベルを変更でき、最適
な入力スレショルドを選択することで周波数シンセサイ
ザの出力ジッタを小さくできる。
の接続方法は、周波数シンセサイザの入力回路の接地電
位とＴＣＸＯの出力回路の接地電位に電位差を設ける方
法を有するものである。接地電位に電位差を設けること
で、ＴＣＸＯとの組合せ段階において、簡便に周波数シ
ンセサイザの入力スレショルドレベルを変更でき、最適
な入力スレショルドを選択することで周波数シンセサイ
ザの出力ジッタを小さくできる。
【００２１】また、本願発明の周波数シンセサイザとＴ
ＣＸＯの接続方法は、周波数シンセサイザの入力回路の
電源電位とＴＣＸＯの出力回路の電源電位に電位差を設
ける方法を有するものでもよい。電源電位に電位差を設
けることで、ＴＣＸＯとの組合せ時に、簡便に周波数シ
ンセサイザの入力スレショルドレベルを変更することが
でき、最適な入力スレショルドを選択することで周波数
シンセサイザの出力ジッタを小さくできる。
ＣＸＯの接続方法は、周波数シンセサイザの入力回路の
電源電位とＴＣＸＯの出力回路の電源電位に電位差を設
ける方法を有するものでもよい。電源電位に電位差を設
けることで、ＴＣＸＯとの組合せ時に、簡便に周波数シ
ンセサイザの入力スレショルドレベルを変更することが
でき、最適な入力スレショルドを選択することで周波数
シンセサイザの出力ジッタを小さくできる。
【００２２】また、本願発明の周波数シンセサイザとＴ
ＣＸＯの接続方法は、電位差を設ける方法が、定電圧素
子を使用したものでもよい。定電圧素子を使用すること
で、簡便かつ安定に周波数シンセサイザとＴＣＸＯの電
位差を設けることができる。
ＣＸＯの接続方法は、電位差を設ける方法が、定電圧素
子を使用したものでもよい。定電圧素子を使用すること
で、簡便かつ安定に周波数シンセサイザとＴＣＸＯの電
位差を設けることができる。
【００２３】本願発明の通信装置は、本願発明の周波数
シンセサイザを用いたものである。
シンセサイザを用いたものである。
【００２４】また、本願発明の通信装置は、本願発明の
周波数シンセサイザとＴＣＸＯの接続方法を用いたもの
でもよい。
周波数シンセサイザとＴＣＸＯの接続方法を用いたもの
でもよい。
【００２５】この発明の上述の目的、その他の目的、特
徴および利点は、図面を参照して行う以下の発明の実施
の形態の詳細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の発明の実施
の形態の詳細な説明から一層明らかとなろう。
【００２６】
【発明の実施の形態】図１は本願発明の周波数シンセサ
イザの第１実施例の入力部の回路図である。図におい
て、１０は周波数シンセサイザであり、基準発振入力信
号ｃの波形整形を行う入力回路部分だけを示したもので
ある。図のように、入力回路としてＰチャネル電界効果
トランジスタ（以下、「ＰＭＯＳ」と記す）とＮチャネ
ル電界効果トランジスタ（以下、「ＮＭＯＳ」と記す）
を電源と接地に対して相補的に接続した相補型電界効果
トランジスタ（以下、「ＣＭＯＳ」と記す）によるイン
バータ回路が用いられ、抵抗を介して基準発振入力信号
ｃが印加される。波形整形回路以外の部分は図１７の従
来の周波数シンセサイザと同じであり、本インバータ回
路の出力信号は分周器３に加えられる。
イザの第１実施例の入力部の回路図である。図におい
て、１０は周波数シンセサイザであり、基準発振入力信
号ｃの波形整形を行う入力回路部分だけを示したもので
ある。図のように、入力回路としてＰチャネル電界効果
トランジスタ（以下、「ＰＭＯＳ」と記す）とＮチャネ
ル電界効果トランジスタ（以下、「ＮＭＯＳ」と記す）
を電源と接地に対して相補的に接続した相補型電界効果
トランジスタ（以下、「ＣＭＯＳ」と記す）によるイン
バータ回路が用いられ、抵抗を介して基準発振入力信号
ｃが印加される。波形整形回路以外の部分は図１７の従
来の周波数シンセサイザと同じであり、本インバータ回
路の出力信号は分周器３に加えられる。
【００２７】ここで、本実施例ではインバータ回路のＰ
ＭＯＳを２個並列接続している。このように、ＰＭＯＳ
を並列接続することで相互コンダクタンス（以下、「ｇ
ｍ」と記す）が増大し、より少ないゲート・ソース電圧
で大きなドレイン電流が流れる。ここで、並列接続した
ＰＭＯＳとＮＭＯＳは直列に接続されているのでドレイ
ン電流は等しい。ＰＭＯＳのｇｍが増加してもドレイン
電流はＮＭＯＳで制限されるから、並列接続されたＰＭ
ＯＳはより少ないゲート・ソース電圧で済み、入力スレ
ショルドレベルはＶｃｃ側にシフトする。
ＭＯＳを２個並列接続している。このように、ＰＭＯＳ
を並列接続することで相互コンダクタンス（以下、「ｇ
ｍ」と記す）が増大し、より少ないゲート・ソース電圧
で大きなドレイン電流が流れる。ここで、並列接続した
ＰＭＯＳとＮＭＯＳは直列に接続されているのでドレイ
ン電流は等しい。ＰＭＯＳのｇｍが増加してもドレイン
電流はＮＭＯＳで制限されるから、並列接続されたＰＭ
ＯＳはより少ないゲート・ソース電圧で済み、入力スレ
ショルドレベルはＶｃｃ側にシフトする。
【００２８】従って、基準発振入力信号ｃが図１９
（ａ）のように振幅の大きい所の波形の傾きが大きい場
合には、本周波数シンセサイザ１０を使用することによ
って分周器３に加えられる信号の立下りの位相揺らぎを
小さくできるので、位相比較器６による位相同期が分周
器３に加えられる信号の立下がりに同期するものである
場合には出力ジッタを小さくできる。
（ａ）のように振幅の大きい所の波形の傾きが大きい場
合には、本周波数シンセサイザ１０を使用することによ
って分周器３に加えられる信号の立下りの位相揺らぎを
小さくできるので、位相比較器６による位相同期が分周
器３に加えられる信号の立下がりに同期するものである
場合には出力ジッタを小さくできる。
【００２９】図２は本願発明の周波数シンセサイザの第
２実施例の入力部の回路図である。図において、１２は
周波数シンセサイザであり、同様に基準発振入力信号ｃ
の波形整形を行う入力回路部分だけを示したものであ
る。本実施例ではインバータ回路のＮＭＯＳを２個直列
接続している。このように、ＮＭＯＳを直列接続するこ
とで相互コンダクタンスｇｍが減少し、同じドレイン電
流を流すにはより大きなゲート・ソース電圧を必要とす
るため、入力スレショルドレベルはＶｃｃ側にシフトす
る。
２実施例の入力部の回路図である。図において、１２は
周波数シンセサイザであり、同様に基準発振入力信号ｃ
の波形整形を行う入力回路部分だけを示したものであ
る。本実施例ではインバータ回路のＮＭＯＳを２個直列
接続している。このように、ＮＭＯＳを直列接続するこ
とで相互コンダクタンスｇｍが減少し、同じドレイン電
流を流すにはより大きなゲート・ソース電圧を必要とす
るため、入力スレショルドレベルはＶｃｃ側にシフトす
る。
【００３０】従って、第１実施例と同様に、基準発振入
力信号ｃが図１９（ａ）のように振幅の大きい所の波形
の傾きが大きい場合には、本周波数シンセサイザ１２を
使用することによって分周器３に加えられる信号の立下
りの位相揺らぎを小さくできるので、位相比較器６によ
る位相同期が分周器３に加えられる信号の立下がりに同
期するものである場合には出力ジッタを小さくできる。
力信号ｃが図１９（ａ）のように振幅の大きい所の波形
の傾きが大きい場合には、本周波数シンセサイザ１２を
使用することによって分周器３に加えられる信号の立下
りの位相揺らぎを小さくできるので、位相比較器６によ
る位相同期が分周器３に加えられる信号の立下がりに同
期するものである場合には出力ジッタを小さくできる。
【００３１】図３は本願発明の周波数シンセサイザの第
３実施例の入力部の回路図である。図において、１４は
周波数シンセサイザであり、同様に基準発振入力信号ｃ
の波形整形を行う入力回路部分だけを示したものであ
る。本実施例ではインバータ回路のＰＭＯＳを２個直列
接続している。このように、ＰＭＯＳを直列接続するこ
とで相互コンダクタンスｇｍが減少し、同じドレイン電
流を流すにはより大きなゲート・ソース電圧を必要とす
るため、入力スレショルドレベルは接地側にシフトす
る。
３実施例の入力部の回路図である。図において、１４は
周波数シンセサイザであり、同様に基準発振入力信号ｃ
の波形整形を行う入力回路部分だけを示したものであ
る。本実施例ではインバータ回路のＰＭＯＳを２個直列
接続している。このように、ＰＭＯＳを直列接続するこ
とで相互コンダクタンスｇｍが減少し、同じドレイン電
流を流すにはより大きなゲート・ソース電圧を必要とす
るため、入力スレショルドレベルは接地側にシフトす
る。
【００３２】従って、基準発振入力信号ｃが例えば図１
８（ａ）のように振幅の小さい所の波形の傾きが大きい
場合には、本周波数シンセサイザ１４を使用することに
よって分周器３に加えられる信号の立下りの位相揺らぎ
を小さくできるので、位相比較器６による位相同期が分
周器３に加えられる信号の立下がりに同期するものであ
る場合には出力ジッタを小さくできる。
８（ａ）のように振幅の小さい所の波形の傾きが大きい
場合には、本周波数シンセサイザ１４を使用することに
よって分周器３に加えられる信号の立下りの位相揺らぎ
を小さくできるので、位相比較器６による位相同期が分
周器３に加えられる信号の立下がりに同期するものであ
る場合には出力ジッタを小さくできる。
【００３３】図４は本願発明の周波数シンセサイザの第
４実施例の入力部の回路図である。図において、１６は
周波数シンセサイザであり、同様に基準発振入力信号ｃ
の波形整形を行う入力回路部分だけを示したものであ
る。本実施例ではインバータ回路のＮＭＯＳを２個並列
接続している。このように、ＮＭＯＳを並列接続するこ
とで相互コンダクタンスｇｍが増加し、同じドレイン電
流に対してより少ないゲート・ソース電圧で済むため、
入力スレショルドレベルは接地側にシフトする。
４実施例の入力部の回路図である。図において、１６は
周波数シンセサイザであり、同様に基準発振入力信号ｃ
の波形整形を行う入力回路部分だけを示したものであ
る。本実施例ではインバータ回路のＮＭＯＳを２個並列
接続している。このように、ＮＭＯＳを並列接続するこ
とで相互コンダクタンスｇｍが増加し、同じドレイン電
流に対してより少ないゲート・ソース電圧で済むため、
入力スレショルドレベルは接地側にシフトする。
【００３４】従って、基準発振入力信号ｃが例えば図１
８（ａ）のように振幅の小さい所の波形の傾きが大きい
場合には、本周波数シンセサイザ１６を使用することに
よって分周器３に加えられる信号の立下りの位相揺らぎ
を小さくできるので、位相比較器６による位相同期が分
周器３に加えられる信号の立下がりに同期するものであ
る場合には出力ジッタを小さくできる。
８（ａ）のように振幅の小さい所の波形の傾きが大きい
場合には、本周波数シンセサイザ１６を使用することに
よって分周器３に加えられる信号の立下りの位相揺らぎ
を小さくできるので、位相比較器６による位相同期が分
周器３に加えられる信号の立下がりに同期するものであ
る場合には出力ジッタを小さくできる。
【００３５】上記実施例では、ＰＭＯＳまたはＮＭＯＳ
を２個並列接続したり、２個直列接続した場合について
説明したが、本願発明はこれに限定されるものではな
く、３個以上並列接続したり、３個以上直列接続するも
のであってもよいことは言うまでもない。これにより、
更に入力スレショルドレベルを大きく変化させることが
できる。
を２個並列接続したり、２個直列接続した場合について
説明したが、本願発明はこれに限定されるものではな
く、３個以上並列接続したり、３個以上直列接続するも
のであってもよいことは言うまでもない。これにより、
更に入力スレショルドレベルを大きく変化させることが
できる。
【００３６】以上のように、周波数シンセサイザの入力
部をＰＭＯＳとＮＭＯＳを電源と接地に対して相補的に
接続し、ＰＭＯＳまたはＮＭＯＳの一方を複数並列接続
または複数直列接続することで、入力スレショルドレベ
ルの異なる周波数シンセサイザが容易に構成できるの
で、ＴＣＸＯとの組合せ段階において、ＴＣＸＯからの
基準発振入力信号波形に応じて最適な入力スレショルド
レベルを有する周波数シンセサイザを選択することで出
力ジッタを小さくできる。
部をＰＭＯＳとＮＭＯＳを電源と接地に対して相補的に
接続し、ＰＭＯＳまたはＮＭＯＳの一方を複数並列接続
または複数直列接続することで、入力スレショルドレベ
ルの異なる周波数シンセサイザが容易に構成できるの
で、ＴＣＸＯとの組合せ段階において、ＴＣＸＯからの
基準発振入力信号波形に応じて最適な入力スレショルド
レベルを有する周波数シンセサイザを選択することで出
力ジッタを小さくできる。
【００３７】上記実施例では、ＰＭＯＳとＮＭＯＳを複
数並列接続したり、複数直列接続することによって、一
方のｇｍを減少または増加させて入力スレショルドレベ
ルを変化させたが、一方のゲート長と他方のゲート長に
差異を設けることによって入力スレショルドレベルを変
化させることができる。すなわち、ゲート長を短くする
とｇｍが増加し、ゲート長を長くするとｇｍが減少する
ので、ＰＭＯＳのゲート長をＮＭＯＳのゲート長に対し
て短くすると、入力スレショルドレベルは高くなり、Ｐ
ＭＯＳのゲート長をＮＭＯＳのゲート長に対して長くす
ると、入力スレショルドレベルは低くなる。
数並列接続したり、複数直列接続することによって、一
方のｇｍを減少または増加させて入力スレショルドレベ
ルを変化させたが、一方のゲート長と他方のゲート長に
差異を設けることによって入力スレショルドレベルを変
化させることができる。すなわち、ゲート長を短くする
とｇｍが増加し、ゲート長を長くするとｇｍが減少する
ので、ＰＭＯＳのゲート長をＮＭＯＳのゲート長に対し
て短くすると、入力スレショルドレベルは高くなり、Ｐ
ＭＯＳのゲート長をＮＭＯＳのゲート長に対して長くす
ると、入力スレショルドレベルは低くなる。
【００３８】このように、周波数シンセサイザの入力部
をＰＭＯＳとＮＭＯＳを電源と接地に対して相補的に接
続し、一方のゲート長と他方のゲート長に差異を設ける
ことで、入力スレショルドレベルの異なる周波数シンセ
サイザが容易に構成できるので、ＴＣＸＯとの組合せ段
階において、ＴＣＸＯからの基準発振入力信号波形に応
じて最適な入力スレショルドレベルを有する周波数シン
セサイザを選択することで出力ジッタを小さくできる。
をＰＭＯＳとＮＭＯＳを電源と接地に対して相補的に接
続し、一方のゲート長と他方のゲート長に差異を設ける
ことで、入力スレショルドレベルの異なる周波数シンセ
サイザが容易に構成できるので、ＴＣＸＯとの組合せ段
階において、ＴＣＸＯからの基準発振入力信号波形に応
じて最適な入力スレショルドレベルを有する周波数シン
セサイザを選択することで出力ジッタを小さくできる。
【００３９】また、同様にＰＭＯＳとＮＭＯＳのゲート
幅に差異を設けることによっても入力スレショルドレベ
ルを変化させることができる。すなわち、ゲート幅を広
くするとｇｍが増加し、ゲート幅を狭くするとｇｍが減
少するので、ＰＭＯＳのゲート幅をＮＭＯＳのゲート幅
に対して広くすると、入力スレショルドレベルは高くな
り、ＰＭＯＳのゲート幅をＮＭＯＳのゲート幅に対して
狭くすると、入力スレショルドレベルは低くなる。
幅に差異を設けることによっても入力スレショルドレベ
ルを変化させることができる。すなわち、ゲート幅を広
くするとｇｍが増加し、ゲート幅を狭くするとｇｍが減
少するので、ＰＭＯＳのゲート幅をＮＭＯＳのゲート幅
に対して広くすると、入力スレショルドレベルは高くな
り、ＰＭＯＳのゲート幅をＮＭＯＳのゲート幅に対して
狭くすると、入力スレショルドレベルは低くなる。
【００４０】このように、周波数シンセサイザの入力部
をＰＭＯＳとＮＭＯＳを電源と接地に対して相補的に接
続し、一方のゲート幅と他方のゲート幅に差異を設ける
ことで、入力スレショルドレベルの異なる周波数シンセ
サイザが容易に構成できるので、ＴＣＸＯとの組合せ段
階において、ＴＣＸＯからの基準発振入力信号波形に応
じて最適な入力スレショルドレベルを有する周波数シン
セサイザを選択することで出力ジッタを小さくできる。
をＰＭＯＳとＮＭＯＳを電源と接地に対して相補的に接
続し、一方のゲート幅と他方のゲート幅に差異を設ける
ことで、入力スレショルドレベルの異なる周波数シンセ
サイザが容易に構成できるので、ＴＣＸＯとの組合せ段
階において、ＴＣＸＯからの基準発振入力信号波形に応
じて最適な入力スレショルドレベルを有する周波数シン
セサイザを選択することで出力ジッタを小さくできる。
【００４１】上記実施例では、位相比較器６による位相
同期が分周器３に加えられる信号の立下がりに同期する
ものとして説明したが、これは周波数シンセサイザの入
力部をＰＭＯＳとＮＭＯＳを電源と接地に対して相補的
に接続したインバータ回路で構成し、反転出力を分周器
３に入力するとしたからであり、インバータ回路を偶数
段直列に接続し、非反転出力を分周器３に入力するよう
にすれば位相比較器６による位相同期が分周器３に加え
られる信号の立上りに同期する場合に出力ジッタが小さ
くなる。これらは、説明の便宜上のものであり、いずれ
の場合であってもＴＣＸＯからの基準発振入力信号波形
に応じて最適な入力スレショルドレベルを選択すること
で出力ジッタを小さくすることができる。
同期が分周器３に加えられる信号の立下がりに同期する
ものとして説明したが、これは周波数シンセサイザの入
力部をＰＭＯＳとＮＭＯＳを電源と接地に対して相補的
に接続したインバータ回路で構成し、反転出力を分周器
３に入力するとしたからであり、インバータ回路を偶数
段直列に接続し、非反転出力を分周器３に入力するよう
にすれば位相比較器６による位相同期が分周器３に加え
られる信号の立上りに同期する場合に出力ジッタが小さ
くなる。これらは、説明の便宜上のものであり、いずれ
の場合であってもＴＣＸＯからの基準発振入力信号波形
に応じて最適な入力スレショルドレベルを選択すること
で出力ジッタを小さくすることができる。
【００４２】図５は本願発明の周波数シンセサイザの第
５実施例の入力部の回路図である。図において、１８は
周波数シンセサイザであり、同様に基準発振入力信号ｃ
の波形整形を行う入力回路部分だけを示したものであ
る。本実施例では、入力回路に比較回路ＣＭＰを用いて
波形整形を行う。比較回路ＣＭＰの反転入力は基準発振
入力端子に接続され、比較回路ＣＭＰの非反転入力は抵
抗Ｒ１を介してＶｃｃに、抵抗Ｒ２を介して接地に接続
されている。従って、基準発振入力信号ｃはＶｃｃを抵
抗Ｒ１と抵抗Ｒ２で分圧した基準電圧Ｖｒｅｆと比較さ
れ、その基準電圧Ｖｒｅｆを入力スレショルドレベルと
して２値化された反転信号が分周器３に供給される。こ
のように、比較回路により任意の入力スレショルドレベ
ルをもつ波形整形回路が容易に構成できる。
５実施例の入力部の回路図である。図において、１８は
周波数シンセサイザであり、同様に基準発振入力信号ｃ
の波形整形を行う入力回路部分だけを示したものであ
る。本実施例では、入力回路に比較回路ＣＭＰを用いて
波形整形を行う。比較回路ＣＭＰの反転入力は基準発振
入力端子に接続され、比較回路ＣＭＰの非反転入力は抵
抗Ｒ１を介してＶｃｃに、抵抗Ｒ２を介して接地に接続
されている。従って、基準発振入力信号ｃはＶｃｃを抵
抗Ｒ１と抵抗Ｒ２で分圧した基準電圧Ｖｒｅｆと比較さ
れ、その基準電圧Ｖｒｅｆを入力スレショルドレベルと
して２値化された反転信号が分周器３に供給される。こ
のように、比較回路により任意の入力スレショルドレベ
ルをもつ波形整形回路が容易に構成できる。
【００４３】上記実施例では、基準電圧は抵抗Ｒ１と抵
抗Ｒ２の分圧を用いるとして説明したが、これに限定さ
れるものではなく、多数の抵抗を設けて選択的に使用す
るようにしたり、可変抵抗器を使用してもよい。これに
より、ＴＣＸＯとの組合せ後に基準発振入力信号波形に
応じて最適な入力スレショルドレベルを選択できるよう
になる。
抗Ｒ２の分圧を用いるとして説明したが、これに限定さ
れるものではなく、多数の抵抗を設けて選択的に使用す
るようにしたり、可変抵抗器を使用してもよい。これに
より、ＴＣＸＯとの組合せ後に基準発振入力信号波形に
応じて最適な入力スレショルドレベルを選択できるよう
になる。
【００４４】図６は本願発明の周波数シンセサイザの第
６実施例の入力部の回路図である。図において、２０は
周波数シンセサイザであり、第５実施例と同様に比較回
路ＣＭＰによって基準発振入力信号ｃの波形整形を行う
ものである。本実施例では、比較回路ＣＭＰの非反転入
力は抵抗Ｒ１と定電圧ダイオードＺＤで生成される基準
電圧に接続される。従って、本実施例では定電圧ダイオ
ードの降伏電圧ＶZDを入力スレショルドレベルとする波
形整形回路が構成される。このように、定電圧ダイオー
ドを使用して基準電圧を生成することで、波形整形回路
の入力スレショルドレベルが安定化される。
６実施例の入力部の回路図である。図において、２０は
周波数シンセサイザであり、第５実施例と同様に比較回
路ＣＭＰによって基準発振入力信号ｃの波形整形を行う
ものである。本実施例では、比較回路ＣＭＰの非反転入
力は抵抗Ｒ１と定電圧ダイオードＺＤで生成される基準
電圧に接続される。従って、本実施例では定電圧ダイオ
ードの降伏電圧ＶZDを入力スレショルドレベルとする波
形整形回路が構成される。このように、定電圧ダイオー
ドを使用して基準電圧を生成することで、波形整形回路
の入力スレショルドレベルが安定化される。
【００４５】図７は本願発明の周波数シンセサイザの第
７実施例の入力部の回路図である。図において、２２は
周波数シンセサイザであり、第５実施例と同様に比較回
路ＣＭＰによって基準発振入力信号ｃの波形整形を行う
ものである。本実施例では、基準電圧入力端子Ｖｔｈを
備え、比較回路ＣＭＰの非反転入力は基準電圧入力端子
Ｖｔｈに接続される。従って、本実施例では、基準電圧
入力端子Ｖｔｈに加えられた基準電圧Ｖｒｅｆを入力ス
レショルドレベルとする波形整形回路が構成される。こ
のように、基準発振信号を入力する際のスレショルドレ
ベルを外部から任意の電圧に設定できるので、ＴＣＸＯ
からの入力信号が振幅レベルによって波形の傾きが異な
る場合に、ＴＣＸＯとの組合せ後に周波数シンセサイザ
の出力ジッタを小さくすることが可能となる。
７実施例の入力部の回路図である。図において、２２は
周波数シンセサイザであり、第５実施例と同様に比較回
路ＣＭＰによって基準発振入力信号ｃの波形整形を行う
ものである。本実施例では、基準電圧入力端子Ｖｔｈを
備え、比較回路ＣＭＰの非反転入力は基準電圧入力端子
Ｖｔｈに接続される。従って、本実施例では、基準電圧
入力端子Ｖｔｈに加えられた基準電圧Ｖｒｅｆを入力ス
レショルドレベルとする波形整形回路が構成される。こ
のように、基準発振信号を入力する際のスレショルドレ
ベルを外部から任意の電圧に設定できるので、ＴＣＸＯ
からの入力信号が振幅レベルによって波形の傾きが異な
る場合に、ＴＣＸＯとの組合せ後に周波数シンセサイザ
の出力ジッタを小さくすることが可能となる。
【００４６】第５実施例〜第７実施例で使用した比較回
路は、オペアンプを使用し、正電源（Ｖｄｄ）をＶｃｃ
に、負電源（Ｖｅｅ）を接地に接続すること等により、
容易に構成できる。尚、基準電圧として負電圧を供給で
きる場合は、比較回路としてオペアンプを使用した加算
回路を用い、基準発振入力信号と基準電圧とを加算する
ようにしてもよい。
路は、オペアンプを使用し、正電源（Ｖｄｄ）をＶｃｃ
に、負電源（Ｖｅｅ）を接地に接続すること等により、
容易に構成できる。尚、基準電圧として負電圧を供給で
きる場合は、比較回路としてオペアンプを使用した加算
回路を用い、基準発振入力信号と基準電圧とを加算する
ようにしてもよい。
【００４７】また、第５実施例〜第７実施例で使用した
比較回路は、基準発振入力信号を反転入力に加え、基準
電圧を非反転入力に加えているので、反転式の波形整形
回路となっているが、基準発振入力信号を非反転入力に
加え、基準電圧を反転入力に加えることで、非反転式の
波形整形回路としてもよく、同様の効果を奏する。
比較回路は、基準発振入力信号を反転入力に加え、基準
電圧を非反転入力に加えているので、反転式の波形整形
回路となっているが、基準発振入力信号を非反転入力に
加え、基準電圧を反転入力に加えることで、非反転式の
波形整形回路としてもよく、同様の効果を奏する。
【００４８】次に、以上述べてきたような入力スレショ
ルドレベルの異なるインバータ回路を複数備えた周波数
シンセサイザについて述べる。図８は本願発明の周波数
シンセサイザの第８実施例のブロック構成図である。図
において、３０は周波数シンセサイザであり、入力スレ
ショルドレベルの異なる３つのインバータ回路３４、３
６、３８からなる波形整形回路３２を備える。インバー
タ回路３４は入力スレショルドレベルの高いインバータ
回路で、例えば図９（ａ）のようにＰＭＯＳを並列接続
したものを使用する。インバータ回路３６は入力スレシ
ョルドレベルが中間のインバータ回路で、例えば図９
（ｂ）のようにＰＭＯＳとＮＭＯＳを単数相補接続した
ものを使用する。インバータ回路３８は入力スレショル
ドレベルの低いインバータ回路で、例えば図９（ｃ）の
ようにＮＭＯＳを並列接続したものを使用する。
ルドレベルの異なるインバータ回路を複数備えた周波数
シンセサイザについて述べる。図８は本願発明の周波数
シンセサイザの第８実施例のブロック構成図である。図
において、３０は周波数シンセサイザであり、入力スレ
ショルドレベルの異なる３つのインバータ回路３４、３
６、３８からなる波形整形回路３２を備える。インバー
タ回路３４は入力スレショルドレベルの高いインバータ
回路で、例えば図９（ａ）のようにＰＭＯＳを並列接続
したものを使用する。インバータ回路３６は入力スレシ
ョルドレベルが中間のインバータ回路で、例えば図９
（ｂ）のようにＰＭＯＳとＮＭＯＳを単数相補接続した
ものを使用する。インバータ回路３８は入力スレショル
ドレベルの低いインバータ回路で、例えば図９（ｃ）の
ようにＮＭＯＳを並列接続したものを使用する。
【００４９】インバータ回路３４、３６、３８の入力は
それぞれ基準発振入力端子Ａ、Ｂ、Ｃに接続され、イン
バータ回路３４、３６、３８の出力はワイアードＯＲさ
れて分周器３の入力に接続されている。
それぞれ基準発振入力端子Ａ、Ｂ、Ｃに接続され、イン
バータ回路３４、３６、３８の出力はワイアードＯＲさ
れて分周器３の入力に接続されている。
【００５０】従って、ＴＣＸＯ８の出力を基準入力端子
Ａに接続すると、入力スレショルドレベルは高いので、
基準発振入力信号ｃが例えば図１９（ａ）のように振幅
の大きい所の波形の傾きが大きい場合には、分周器３に
加えられる信号の立下りの位相揺らぎを小さくできるの
で、位相比較器６による位相同期が分周器３に加えられ
る信号の立下がりに同期するものである場合には出力ジ
ッタを小さくできる。
Ａに接続すると、入力スレショルドレベルは高いので、
基準発振入力信号ｃが例えば図１９（ａ）のように振幅
の大きい所の波形の傾きが大きい場合には、分周器３に
加えられる信号の立下りの位相揺らぎを小さくできるの
で、位相比較器６による位相同期が分周器３に加えられ
る信号の立下がりに同期するものである場合には出力ジ
ッタを小さくできる。
【００５１】また、ＴＣＸＯ８の出力を基準入力端子Ｃ
に接続すると、入力スレショルドレベルは低いので、基
準発振入力信号ｃが例えば図１８（ａ）のように振幅の
小さい所の波形の傾きが大きい場合には、分周器３に加
えられる信号の立下りの位相揺らぎを小さくできるの
で、位相比較器６による位相同期が分周器３に加えられ
る信号の立下がりに同期するものである場合には出力ジ
ッタを小さくできる。
に接続すると、入力スレショルドレベルは低いので、基
準発振入力信号ｃが例えば図１８（ａ）のように振幅の
小さい所の波形の傾きが大きい場合には、分周器３に加
えられる信号の立下りの位相揺らぎを小さくできるの
で、位相比較器６による位相同期が分周器３に加えられ
る信号の立下がりに同期するものである場合には出力ジ
ッタを小さくできる。
【００５２】従って、本実施例の周波数シンセサイザで
は、ＴＣＸＯ８との組合せ段階において基準発振入力端
子Ａ、Ｂ、Ｃのいずれに接続するかによって、基準発振
入力信号ｃの信号波形に応じた最適な入力スレショルド
レベルを選択でき、出力ジッタを小さくすることができ
る。
は、ＴＣＸＯ８との組合せ段階において基準発振入力端
子Ａ、Ｂ、Ｃのいずれに接続するかによって、基準発振
入力信号ｃの信号波形に応じた最適な入力スレショルド
レベルを選択でき、出力ジッタを小さくすることができ
る。
【００５３】上記実施例では、インバータ回路３４〜３
８の出力は簡単のためワイアードＯＲするとして説明し
たが、この場合ＴＣＸＯ８を接続していない基準発振入
力端子は基準発振入力信号ｃが分周器３に伝達されるよ
うに処理しておく必要がある。例えば、ワイアードＯＲ
が正論理の場合は使用しない基準発振入力端子は論理Ｈ
に設定しておく。尚、インバータ回路がワイアードＯＲ
接続することに適さない場合には、インバータ回路の出
力の論理ＯＲをとるＯＲ回路を設ければよいことは言う
までもない。
８の出力は簡単のためワイアードＯＲするとして説明し
たが、この場合ＴＣＸＯ８を接続していない基準発振入
力端子は基準発振入力信号ｃが分周器３に伝達されるよ
うに処理しておく必要がある。例えば、ワイアードＯＲ
が正論理の場合は使用しない基準発振入力端子は論理Ｈ
に設定しておく。尚、インバータ回路がワイアードＯＲ
接続することに適さない場合には、インバータ回路の出
力の論理ＯＲをとるＯＲ回路を設ければよいことは言う
までもない。
【００５４】図１０は本願発明の周波数シンセサイザの
第９実施例のブロック構成図である。図において、４０
は周波数シンセサイザであり、制御入力端子Ｓ１、Ｓ
２、Ｓ３を備え、第８実施例の波形整形回路３２に代え
て、入力スレショルドレベルの異なる３つのインバータ
回路３４、３６、３８とＡＮＤ回路４４、４６、４８と
からなる切替回路４２を使用したものである。
第９実施例のブロック構成図である。図において、４０
は周波数シンセサイザであり、制御入力端子Ｓ１、Ｓ
２、Ｓ３を備え、第８実施例の波形整形回路３２に代え
て、入力スレショルドレベルの異なる３つのインバータ
回路３４、３６、３８とＡＮＤ回路４４、４６、４８と
からなる切替回路４２を使用したものである。
【００５５】インバータ回路３４、３６、３８は第８実
施例のものと同じで、これらの入力は基準発振入力端子
に共通接続され、インバータ回路３４、３６、３８の出
力は、それぞれＡＮＤ回路４４、４６、４８の一方の入
力に接続されている。また、ＡＮＤ回路４４、４６、４
８の他方の入力はそれぞれ制御入力端子Ｓ１、Ｓ２、Ｓ
３に接続され、ＡＮＤ回路４４、４６、４８の出力はワ
イアードＯＲされて分周器３の入力に接続されている。
施例のものと同じで、これらの入力は基準発振入力端子
に共通接続され、インバータ回路３４、３６、３８の出
力は、それぞれＡＮＤ回路４４、４６、４８の一方の入
力に接続されている。また、ＡＮＤ回路４４、４６、４
８の他方の入力はそれぞれ制御入力端子Ｓ１、Ｓ２、Ｓ
３に接続され、ＡＮＤ回路４４、４６、４８の出力はワ
イアードＯＲされて分周器３の入力に接続されている。
【００５６】従って、制御入力端子Ｓ１、Ｓ２、Ｓ３の
いずれかを論理Ｈとし、他を論理Ｌとすることで、ＡＮ
Ｄ回路４４、４６、４８のいずれかが選択され、当該Ａ
ＮＤ回路に接続されているインバータ回路の入力スレシ
ョルドレベルが選択される。これにより、ＴＣＸＯ８と
の組合せ後に、制御入力端子の論理レベルを設定するこ
とで、基準発振入力信号ｃの信号波形に応じた最適な入
力スレショルドレベルを選択でき、出力ジッタを小さく
することができる。
いずれかを論理Ｈとし、他を論理Ｌとすることで、ＡＮ
Ｄ回路４４、４６、４８のいずれかが選択され、当該Ａ
ＮＤ回路に接続されているインバータ回路の入力スレシ
ョルドレベルが選択される。これにより、ＴＣＸＯ８と
の組合せ後に、制御入力端子の論理レベルを設定するこ
とで、基準発振入力信号ｃの信号波形に応じた最適な入
力スレショルドレベルを選択でき、出力ジッタを小さく
することができる。
【００５７】上記実施例では、ＡＮＤ回路３４〜３８の
出力は簡単のため、ワイアードＯＲするとして説明した
が、３入力の論理ＯＲをとるＯＲ回路を使用してもよい
ことは言うまでもない。
出力は簡単のため、ワイアードＯＲするとして説明した
が、３入力の論理ＯＲをとるＯＲ回路を使用してもよい
ことは言うまでもない。
【００５８】また、上記実施例では、制御入力端子Ｓ１
〜Ｓ３を設けたが、特に端子を設けず、周波数シンセサ
イザ内部に切替スイッチを設けて、選択するＡＮＤ回路
３４〜３８の入力を論理Ｈに、非選択のＡＮＤ回路３４
〜３８の入力を論理Ｌに設定するようにしてもよい。
〜Ｓ３を設けたが、特に端子を設けず、周波数シンセサ
イザ内部に切替スイッチを設けて、選択するＡＮＤ回路
３４〜３８の入力を論理Ｈに、非選択のＡＮＤ回路３４
〜３８の入力を論理Ｌに設定するようにしてもよい。
【００５９】図１１は本願発明の周波数シンセサイザの
第１０実施例のブロック構成図である。本実施例の周波
数シンセサイザ５０は、分周器３および分周器５に分周
比を設定する直並列変換設定器５２と、直並列変換設定
器５２にデータを設定するためのシリアルデータ入力端
子、クロック入力端子、ストローブ入力端子を備える。
分周比の設定は、シリアルデータをシリアルデータ入力
端子に、シリアルデータの同期用のクロック信号をクロ
ック入力端子に、送信されたシリアルデータをパラレル
データに変換し、分周器３と分周器５の分周比を設定す
るためのメモリに設定するストローブ信号をストローブ
入力端子に入力する。これにより、本周波数シンセサイ
ザ５０は、基準発振入力信号ｃに対して外部からのシリ
アルデータによって設定した分周器３と分周器５の分周
比で定まる周波数のＲＦ出力信号ｆが得られる。
第１０実施例のブロック構成図である。本実施例の周波
数シンセサイザ５０は、分周器３および分周器５に分周
比を設定する直並列変換設定器５２と、直並列変換設定
器５２にデータを設定するためのシリアルデータ入力端
子、クロック入力端子、ストローブ入力端子を備える。
分周比の設定は、シリアルデータをシリアルデータ入力
端子に、シリアルデータの同期用のクロック信号をクロ
ック入力端子に、送信されたシリアルデータをパラレル
データに変換し、分周器３と分周器５の分周比を設定す
るためのメモリに設定するストローブ信号をストローブ
入力端子に入力する。これにより、本周波数シンセサイ
ザ５０は、基準発振入力信号ｃに対して外部からのシリ
アルデータによって設定した分周器３と分周器５の分周
比で定まる周波数のＲＦ出力信号ｆが得られる。
【００６０】本実施例では、第９実施例の切替回路４２
において、上記シリアルデータの３ビットを制御入力と
して使用する。このため、分周器３または分周器５の分
周比設定用のメモリに不使用ビットがある場合はこれを
活用し、そのメモリの不使用ビット出力を切替回路４２
の制御入力としてもよく、不使用ビットがない場合は別
途制御用メモリを設け、シリアルデータを３ビット追加
してストローブ信号で制御用メモリに設定し、そのメモ
リの出力を切替回路４２の制御入力としてもよい。
において、上記シリアルデータの３ビットを制御入力と
して使用する。このため、分周器３または分周器５の分
周比設定用のメモリに不使用ビットがある場合はこれを
活用し、そのメモリの不使用ビット出力を切替回路４２
の制御入力としてもよく、不使用ビットがない場合は別
途制御用メモリを設け、シリアルデータを３ビット追加
してストローブ信号で制御用メモリに設定し、そのメモ
リの出力を切替回路４２の制御入力としてもよい。
【００６１】このように、分周比設定用のシリアルデー
タの一部を切替回路４２の制御入力信号として使用すれ
ば、特別に制御入力端子を設けることなく、いずれの入
力スレショルドレベルを使用するかを選択することがで
きる。これにより、ＴＣＸＯ８との組合せ後に、シリア
ルデータ入力端子に入力するデータを使用して基準発振
入力信号ｃの信号波形に応じた最適な入力スレショルド
レベルを選択でき、出力ジッタを小さくすることができ
る。
タの一部を切替回路４２の制御入力信号として使用すれ
ば、特別に制御入力端子を設けることなく、いずれの入
力スレショルドレベルを使用するかを選択することがで
きる。これにより、ＴＣＸＯ８との組合せ後に、シリア
ルデータ入力端子に入力するデータを使用して基準発振
入力信号ｃの信号波形に応じた最適な入力スレショルド
レベルを選択でき、出力ジッタを小さくすることができ
る。
【００６２】上記実施例では、周波数シンセサイザは基
準発振入力を分周する分周器３を備えるものとして説明
したが、基準発振入力を分周せず、直接位相比較回路６
で位相比較するものであってもよいことは言うまでもな
い。
準発振入力を分周する分周器３を備えるものとして説明
したが、基準発振入力を分周せず、直接位相比較回路６
で位相比較するものであってもよいことは言うまでもな
い。
【００６３】尚、第８実施例〜第１０実施例では、入力
スレショルドレベルの異なる入力回路として図９（ａ）
〜（ｃ）のインバータ回路を用いたが、これに限定され
るものではなく、入力スレショルドレベルが異なる入力
回路であれば、第１実施例〜第７実施例のインバータ回
路を含め、どのようなものでもよい。また、第８実施例
〜第１０実施例では、入力スレショルドレベルが高・中
・低の３段階のインバータ回路を設けたが、本願発明は
これに限定されるものではなく、異なる入力スレショル
ドレベルを有するインバータ回路を２個以上備えるもの
であれば、同様の効果を奏する。
スレショルドレベルの異なる入力回路として図９（ａ）
〜（ｃ）のインバータ回路を用いたが、これに限定され
るものではなく、入力スレショルドレベルが異なる入力
回路であれば、第１実施例〜第７実施例のインバータ回
路を含め、どのようなものでもよい。また、第８実施例
〜第１０実施例では、入力スレショルドレベルが高・中
・低の３段階のインバータ回路を設けたが、本願発明は
これに限定されるものではなく、異なる入力スレショル
ドレベルを有するインバータ回路を２個以上備えるもの
であれば、同様の効果を奏する。
【００６４】次に、周波数シンセサイザとＴＣＸＯの接
続方法を変更することによって、周波数シンセサイザの
入力スレショルドレベルを変更する方法について述べ
る。図１２は本願発明の周波数シンセサイザとＴＣＸＯ
との接続方法の第１実施例の接続図である。図におい
て、周波数シンセサイザ１とＴＣＸＯ８は従来と同様の
ものであり、ＴＣＸＯ８の出力信号端子ＯＵＴは周波数
シンセサイザ１の入力信号端子ＩＮに接続される。本実
施例では、周波数シンセサイザ１のＧＮＤ電位を抵抗Ｒ
１と定電圧ダイオードＺＤ１によってバイアスを与える
ようにしたものである。これにより、周波数シンセサイ
ザ１のＧＮＤ電位は定電圧ダイオードＺＤ１の降伏電圧
ＶZD1だけ持ち上がり、周波数シンセサイザ１の入力ス
レショルドレベルは相対的に約ＶZD1／２だけ高くな
る。
続方法を変更することによって、周波数シンセサイザの
入力スレショルドレベルを変更する方法について述べ
る。図１２は本願発明の周波数シンセサイザとＴＣＸＯ
との接続方法の第１実施例の接続図である。図におい
て、周波数シンセサイザ１とＴＣＸＯ８は従来と同様の
ものであり、ＴＣＸＯ８の出力信号端子ＯＵＴは周波数
シンセサイザ１の入力信号端子ＩＮに接続される。本実
施例では、周波数シンセサイザ１のＧＮＤ電位を抵抗Ｒ
１と定電圧ダイオードＺＤ１によってバイアスを与える
ようにしたものである。これにより、周波数シンセサイ
ザ１のＧＮＤ電位は定電圧ダイオードＺＤ１の降伏電圧
ＶZD1だけ持ち上がり、周波数シンセサイザ１の入力ス
レショルドレベルは相対的に約ＶZD1／２だけ高くな
る。
【００６５】図１３は本願発明の周波数シンセサイザと
ＴＣＸＯとの接続方法の第２実施例の接続図である。図
において、周波数シンセサイザ１とＴＣＸＯ８は従来と
同様のものであり、ＴＣＸＯ８の出力信号端子ＯＵＴは
周波数シンセサイザ１の入力信号端子ＩＮに接続され
る。本実施例では、ＴＣＸＯ８側のＧＮＤ電位を抵抗Ｒ
２と定電圧ダイオードＺＤ２によってバイアスを与える
ようにしたものである。これにより、ＴＣＸＯ１のＧＮ
Ｄ電位は定電圧ダイオードＺＤ２の降伏電圧Ｖ ZD2だけ
持ち上がり、周波数シンセサイザ１の入力スレショルド
レベルは相対的に約ＶZD2／２だけ低くなる。
ＴＣＸＯとの接続方法の第２実施例の接続図である。図
において、周波数シンセサイザ１とＴＣＸＯ８は従来と
同様のものであり、ＴＣＸＯ８の出力信号端子ＯＵＴは
周波数シンセサイザ１の入力信号端子ＩＮに接続され
る。本実施例では、ＴＣＸＯ８側のＧＮＤ電位を抵抗Ｒ
２と定電圧ダイオードＺＤ２によってバイアスを与える
ようにしたものである。これにより、ＴＣＸＯ１のＧＮ
Ｄ電位は定電圧ダイオードＺＤ２の降伏電圧Ｖ ZD2だけ
持ち上がり、周波数シンセサイザ１の入力スレショルド
レベルは相対的に約ＶZD2／２だけ低くなる。
【００６６】上記周波数シンセサイザとＴＣＸＯとの接
続方法の第１実施例と第２実施例で示したように、周波
数シンセサイザの入力回路とＴＣＸＯの出力回路の接地
電位に電位差を設けることで、周波数シンセサイザの入
力スレショルドレベルを変更することができ、ＴＣＸＯ
からの入力信号が振幅によって波形の傾きが異なる場合
に、ＴＣＸＯとの組合せ段階において最適な入力スレシ
ョルドを選択することで、周波数シンセサイザの出力ジ
ッタを小さくすることができる。
続方法の第１実施例と第２実施例で示したように、周波
数シンセサイザの入力回路とＴＣＸＯの出力回路の接地
電位に電位差を設けることで、周波数シンセサイザの入
力スレショルドレベルを変更することができ、ＴＣＸＯ
からの入力信号が振幅によって波形の傾きが異なる場合
に、ＴＣＸＯとの組合せ段階において最適な入力スレシ
ョルドを選択することで、周波数シンセサイザの出力ジ
ッタを小さくすることができる。
【００６７】図１４は本願発明の周波数シンセサイザと
ＴＣＸＯとの接続方法の第３実施例の接続図である。本
実施例では、周波数シンセサイザ１とＴＣＸＯ８は従来
と同等のものを使用するが、周波数シンセサイザ１側の
Ｖｃｃ電位を抵抗Ｒ３と定電圧ダイオードＺＤ３によっ
てバイアスを与えるようにしたものである。これによ
り、周波数シンセサイザ１のＶｃｃ電位は定電圧ダイオ
ードＺＤ３の降伏電圧ＶZD3だけ持ち下がり、周波数シ
ンセサイザ１の入力スレショルドレベルは相対的に約Ｖ
ZD3／２だけ低くなる。
ＴＣＸＯとの接続方法の第３実施例の接続図である。本
実施例では、周波数シンセサイザ１とＴＣＸＯ８は従来
と同等のものを使用するが、周波数シンセサイザ１側の
Ｖｃｃ電位を抵抗Ｒ３と定電圧ダイオードＺＤ３によっ
てバイアスを与えるようにしたものである。これによ
り、周波数シンセサイザ１のＶｃｃ電位は定電圧ダイオ
ードＺＤ３の降伏電圧ＶZD3だけ持ち下がり、周波数シ
ンセサイザ１の入力スレショルドレベルは相対的に約Ｖ
ZD3／２だけ低くなる。
【００６８】図１５は本願発明の周波数シンセサイザと
ＴＣＸＯとの接続方法の第４実施例の接続図である。図
において、１は周波数シンセサイザであり、８はＴＣＸ
Ｏである。本実施例では、周波数シンセサイザ１とＴＣ
ＸＯ８は従来と同等のものを使用するが、ＴＣＸＯ８側
のＶｃｃ電位を抵抗Ｒ４と定電圧ダイオードＺＤ４によ
ってバイアスを与えるようにしたものである。これによ
り、ＴＣＸＯ８のＶｃｃ電位は定電圧ダイオードＺＤ４
の降伏電圧Ｖ ZD4だけ持ち下がり、周波数シンセサイザ
１の入力スレショルドレベルは相対的に約ＶZD4／２だ
け高くなる。
ＴＣＸＯとの接続方法の第４実施例の接続図である。図
において、１は周波数シンセサイザであり、８はＴＣＸ
Ｏである。本実施例では、周波数シンセサイザ１とＴＣ
ＸＯ８は従来と同等のものを使用するが、ＴＣＸＯ８側
のＶｃｃ電位を抵抗Ｒ４と定電圧ダイオードＺＤ４によ
ってバイアスを与えるようにしたものである。これによ
り、ＴＣＸＯ８のＶｃｃ電位は定電圧ダイオードＺＤ４
の降伏電圧Ｖ ZD4だけ持ち下がり、周波数シンセサイザ
１の入力スレショルドレベルは相対的に約ＶZD4／２だ
け高くなる。
【００６９】上記周波数シンセサイザとＴＣＸＯとの接
続方法の第３実施例と第４実施例で示したように、周波
数シンセサイザの入力回路とＴＣＸＯの出力回路の電源
電位に電位差を設けることで、周波数シンセサイザの入
力スレショルドレベルを変更することができ、ＴＣＸＯ
からの入力信号が振幅によって波形の傾きが異なる場合
に、ＴＣＸＯとの組合せ段階において最適な入力スレシ
ョルドを選択することで、周波数シンセサイザの出力ジ
ッタを小さくすることができる。
続方法の第３実施例と第４実施例で示したように、周波
数シンセサイザの入力回路とＴＣＸＯの出力回路の電源
電位に電位差を設けることで、周波数シンセサイザの入
力スレショルドレベルを変更することができ、ＴＣＸＯ
からの入力信号が振幅によって波形の傾きが異なる場合
に、ＴＣＸＯとの組合せ段階において最適な入力スレシ
ョルドを選択することで、周波数シンセサイザの出力ジ
ッタを小さくすることができる。
【００７０】上記周波数シンセサイザとＴＣＸＯとの接
続方法の第１実施例〜第４実施例では、接地電位または
電源電位に電位差を設ける方法として定電圧ダイオード
を使用したが、これに限定されるものではなく、ダイオ
ードの順方向電圧を利用するものや別途準備した定電圧
電源を使用するものでもよい。
続方法の第１実施例〜第４実施例では、接地電位または
電源電位に電位差を設ける方法として定電圧ダイオード
を使用したが、これに限定されるものではなく、ダイオ
ードの順方向電圧を利用するものや別途準備した定電圧
電源を使用するものでもよい。
【００７１】上記周波数シンセサイザとＴＣＸＯとの接
続方法の第１実施例〜第４実施例では、接地電位または
電源電位に電位差を設ける方法は周波数シンセサイザの
またはＴＣＸＯのＧＮＤまたはＶｃｃにバイアスを与え
るとして説明したが、これに限定されるものではなく、
周波数シンセサイザの入力回路のみまたはＴＣＸＯの出
力回路のみのＧＮＤ端子またはＶｃｃ端子を設け、当該
部分にのみバイアスを与えるようにしてもよい。これに
より、周波数シンセサイザ自体またはＴＣＸＯ自体の動
作には影響を与えることなく、周波数シンセサイザの入
力スレショルドレベルを変更することができる。
続方法の第１実施例〜第４実施例では、接地電位または
電源電位に電位差を設ける方法は周波数シンセサイザの
またはＴＣＸＯのＧＮＤまたはＶｃｃにバイアスを与え
るとして説明したが、これに限定されるものではなく、
周波数シンセサイザの入力回路のみまたはＴＣＸＯの出
力回路のみのＧＮＤ端子またはＶｃｃ端子を設け、当該
部分にのみバイアスを与えるようにしてもよい。これに
より、周波数シンセサイザ自体またはＴＣＸＯ自体の動
作には影響を与えることなく、周波数シンセサイザの入
力スレショルドレベルを変更することができる。
【００７２】次に、本願発明の周波数シンセサイザまた
は本願発明の周波数シンセサイザとＴＣＸＯの接続方法
を携帯電話に使用したものについて説明する。図１６は
本願発明の通信装置の一実施の形態にかかるブロック構
成図である。図において、アンテナから受信された信号
は、デュプレクサＤＰＸを介して増幅器ＡＭＰｂで増幅
された後、バンドパスフィルタＢＰＦｂで必要帯域の信
号のみが取り出され、ミキサーＭＩＸｂで周波数シンセ
サイザ６０からの信号と混合される。混合された信号は
中間周波フィルタＩＦで中間周波帯域が取り出され、増
幅器ＡＭＰｃで増幅の後、復調器で受信信号が復調され
て、多重化制御回路に送られる。
は本願発明の周波数シンセサイザとＴＣＸＯの接続方法
を携帯電話に使用したものについて説明する。図１６は
本願発明の通信装置の一実施の形態にかかるブロック構
成図である。図において、アンテナから受信された信号
は、デュプレクサＤＰＸを介して増幅器ＡＭＰｂで増幅
された後、バンドパスフィルタＢＰＦｂで必要帯域の信
号のみが取り出され、ミキサーＭＩＸｂで周波数シンセ
サイザ６０からの信号と混合される。混合された信号は
中間周波フィルタＩＦで中間周波帯域が取り出され、増
幅器ＡＭＰｃで増幅の後、復調器で受信信号が復調され
て、多重化制御回路に送られる。
【００７３】一方、多重化制御回路で生成された送信信
号は、変調器で変調され、ミキサーＭＩＸａで周波数シ
ンセサイザ６０からの信号と混合される。混合された信
号はバンドパスフィルタＢＰＦａで高周波帯域の信号の
みが取り出され、増幅器ＡＭＰａで増幅されて、デュプ
レクサＤＰＸを介してアンテナに送られる。
号は、変調器で変調され、ミキサーＭＩＸａで周波数シ
ンセサイザ６０からの信号と混合される。混合された信
号はバンドパスフィルタＢＰＦａで高周波帯域の信号の
みが取り出され、増幅器ＡＭＰａで増幅されて、デュプ
レクサＤＰＸを介してアンテナに送られる。
【００７４】音声コーデックはマイクからの信号を符号
化し、多重化制御回路に送るとともに、多重化制御回路
からの復調信号を音声信号に変換して、スピーカに与え
る。ＣＰＵは多重化制御回路の制御を行うとともに、キ
ースイッチの状態を読み取り、ディスプレイに対し表示
信号を出力し、バイブレータに駆動信号を与える。
化し、多重化制御回路に送るとともに、多重化制御回路
からの復調信号を音声信号に変換して、スピーカに与え
る。ＣＰＵは多重化制御回路の制御を行うとともに、キ
ースイッチの状態を読み取り、ディスプレイに対し表示
信号を出力し、バイブレータに駆動信号を与える。
【００７５】ここで使用される周波数シンセサイザ６０
は、ＴＣＸＯ６２からの基準発振入力をもとに周波数変
換に必要な周波数の信号を生成するものであるが、高性
能の携帯電話においては位相雑音の少ない安定した信号
を必要とする。しかし、使用されるＴＣＸＯ６２の信号
波形によっては、周波数シンセサイザ６０の通常の入力
スレショルドでは位相雑音が大きくなってしまう場合が
ある。
は、ＴＣＸＯ６２からの基準発振入力をもとに周波数変
換に必要な周波数の信号を生成するものであるが、高性
能の携帯電話においては位相雑音の少ない安定した信号
を必要とする。しかし、使用されるＴＣＸＯ６２の信号
波形によっては、周波数シンセサイザ６０の通常の入力
スレショルドでは位相雑音が大きくなってしまう場合が
ある。
【００７６】そこで、本願発明の通信装置では、使用す
る周波数シンセサイザとして本願発明の周波数シンセサ
イザを用い、製造段階においてＴＣＸＯ６２の信号波形
の傾きに応じて入力スレショルドレベルを変更したもの
を選択することで、ジッタを小さくすることができ、信
頼性の高い通信装置が得られる。
る周波数シンセサイザとして本願発明の周波数シンセサ
イザを用い、製造段階においてＴＣＸＯ６２の信号波形
の傾きに応じて入力スレショルドレベルを変更したもの
を選択することで、ジッタを小さくすることができ、信
頼性の高い通信装置が得られる。
【００７７】また、本願発明の周波数シンセサイザとＴ
ＣＸＯの接続方法を用いることによって、製造段階にお
いてＴＣＸＯ６２の信号波形の傾きに応じて入力スレシ
ョルドレベルを変更した接続方法を選択することでジッ
タを小さくできる。
ＣＸＯの接続方法を用いることによって、製造段階にお
いてＴＣＸＯ６２の信号波形の傾きに応じて入力スレシ
ョルドレベルを変更した接続方法を選択することでジッ
タを小さくできる。
【００７８】尚、上記実施の形態では、本願発明の周波
数シンセサイザを携帯電話の局部発振器に使用した場合
について説明したが、本願発明はこれに限定されるもの
ではなく、搬送波発振器に使用しても同様の効果を奏す
る。
数シンセサイザを携帯電話の局部発振器に使用した場合
について説明したが、本願発明はこれに限定されるもの
ではなく、搬送波発振器に使用しても同様の効果を奏す
る。
【００７９】また、上記実施の形態では、本願発明の周
波数シンセサイザを携帯電話に使用した場合について説
明したが、本願発明はこれに限定されるものではなく、
製造段階において周波数シンセサイザをＴＣＸＯと組合
せるものであればどのような通信装置でもよく、同様の
効果を奏する。
波数シンセサイザを携帯電話に使用した場合について説
明したが、本願発明はこれに限定されるものではなく、
製造段階において周波数シンセサイザをＴＣＸＯと組合
せるものであればどのような通信装置でもよく、同様の
効果を奏する。
【００８０】
【発明の効果】本願発明の周波数シンセサイザは、ＴＣ
ＸＯからの基準発振入力信号を入力する際のスレショル
ドレベルを変更するスレショルドレベル変更手段を含む
ので、ＴＣＸＯからの基準発振入力信号が振幅によって
波形の傾きが異なる場合に、ＴＣＸＯとの組合せ段階に
おいて周波数シンセサイザの出力ジッタを小さくするこ
とができるという効果がある。
ＸＯからの基準発振入力信号を入力する際のスレショル
ドレベルを変更するスレショルドレベル変更手段を含む
ので、ＴＣＸＯからの基準発振入力信号が振幅によって
波形の傾きが異なる場合に、ＴＣＸＯとの組合せ段階に
おいて周波数シンセサイザの出力ジッタを小さくするこ
とができるという効果がある。
【００８１】本願発明の周波数シンセサイザとＴＣＸＯ
の接続方法は、周波数シンセサイザがＴＣＸＯからの基
準発振信号を入力する際のスレショルドレベルを変更す
ることができるので、ＴＣＸＯからの入力信号が振幅に
よって波形の傾きが異なる場合に、ＴＣＸＯとの組合せ
段階において周波数シンセサイザの出力ジッタを小さく
することができるという効果がある。
の接続方法は、周波数シンセサイザがＴＣＸＯからの基
準発振信号を入力する際のスレショルドレベルを変更す
ることができるので、ＴＣＸＯからの入力信号が振幅に
よって波形の傾きが異なる場合に、ＴＣＸＯとの組合せ
段階において周波数シンセサイザの出力ジッタを小さく
することができるという効果がある。
【００８２】本願発明の通信装置は、本願発明の周波数
シンセサイザを用いたか、または本願発明の周波数シン
セサイザとＴＣＸＯの接続方法を用いたので、ＴＣＸＯ
からの入力信号が振幅によって波形の傾きが異なる場合
に、通信装置の製造段階においてジッタを小さくするこ
とができ、信頼性の高い通信装置を構成できるという効
果がある。
シンセサイザを用いたか、または本願発明の周波数シン
セサイザとＴＣＸＯの接続方法を用いたので、ＴＣＸＯ
からの入力信号が振幅によって波形の傾きが異なる場合
に、通信装置の製造段階においてジッタを小さくするこ
とができ、信頼性の高い通信装置を構成できるという効
果がある。
【図１】本願発明の周波数シンセサイザの第１実施例の
入力部の回路図である。
入力部の回路図である。
【図２】本願発明の周波数シンセサイザの第２実施例の
入力部の回路図である。
入力部の回路図である。
【図３】本願発明の周波数シンセサイザの第３実施例の
入力部の回路図である。
入力部の回路図である。
【図４】本願発明の周波数シンセサイザの第４実施例の
入力部の回路図である。
入力部の回路図である。
【図５】本願発明の周波数シンセサイザの第５実施例の
入力部の回路図である。
入力部の回路図である。
【図６】本願発明の周波数シンセサイザの第６実施例の
入力部の回路図である。
入力部の回路図である。
【図７】本願発明の周波数シンセサイザの第７実施例の
入力部の回路図である。
入力部の回路図である。
【図８】本願発明の周波数シンセサイザの第８実施例の
ブロック構成図である。
ブロック構成図である。
【図９】入力スレショルドレベルの異なるインバータ回
路３４〜３８の構成例である。
路３４〜３８の構成例である。
【図１０】本願発明の周波数シンセサイザの第９実施例
のブロック構成図である。
のブロック構成図である。
【図１１】本願発明の周波数シンセサイザの第１０実施
例のブロック構成図である。
例のブロック構成図である。
【図１２】本願発明の周波数シンセサイザとＴＣＸＯと
の接続方法の第１実施例の接続図である。
の接続方法の第１実施例の接続図である。
【図１３】本願発明の周波数シンセサイザとＴＣＸＯと
の接続方法の第２実施例の接続図である。
の接続方法の第２実施例の接続図である。
【図１４】本願発明の周波数シンセサイザとＴＣＸＯと
の接続方法の第３実施例の接続図である。
の接続方法の第３実施例の接続図である。
【図１５】本願発明の周波数シンセサイザとＴＣＸＯと
の接続方法の第４実施例の接続図である。
の接続方法の第４実施例の接続図である。
【図１６】本願発明の通信装置の一実施の形態にかかる
ブロック構成図である。
ブロック構成図である。
【図１７】従来の周波数シンセサイザのブロック構成図
である。
である。
【図１８】従来の周波数シンセサイザにおける基準発振
入力波形（容量性負荷の場合）と波形整形回路２の出力
波形の例である。
入力波形（容量性負荷の場合）と波形整形回路２の出力
波形の例である。
【図１９】従来の周波数シンセサイザにおける基準発振
入力波形（誘導性負荷の場合）と波形整形回路２の出力
波形の例である。
入力波形（誘導性負荷の場合）と波形整形回路２の出力
波形の例である。
１０〜２２、３０、４０、５０、６０ 本願発明の周波
数シンセサイザ ＣＭＰ 比較回路 ３２ 波形整形回路 ３４ インバータ回路（スレショルドレベル高） ３６ インバータ回路（スレショルドレベル中） ３８ インバータ回路（スレショルドレベル低） ４２ 切替回路 ４４〜４８ ＡＮＤ回路 Ｓ１〜Ｓ３ 制御入力端子 ５２ 直並列変換器 ６２ ＴＣＸＯ
数シンセサイザ ＣＭＰ 比較回路 ３２ 波形整形回路 ３４ インバータ回路（スレショルドレベル高） ３６ インバータ回路（スレショルドレベル中） ３８ インバータ回路（スレショルドレベル低） ４２ 切替回路 ４４〜４８ ＡＮＤ回路 Ｓ１〜Ｓ３ 制御入力端子 ５２ 直並列変換器 ６２ ＴＣＸＯ
Claims (15)
- 【請求項１】 基準信号発振器からの基準発振入力信号
を入力し位相比較用の信号を生成する入力回路と、所望
の周波数の信号を発生する電圧制御発振器と、前記電圧
制御発振器の出力を分周する分周器と、前記入力回路の
出力と前記分周器の出力の位相を比較する位相比較回路
と、前記位相比較器の出力から高周波成分を抑圧して前
記電圧制御発振器の制御信号を生成するローパスフィル
タとを備え、前記基準発振入力信号に同期した所望の周
波数の信号を発生する周波数シンセサイザにおいて、 前記基準発振入力信号を入力する際のスレショルドレベ
ルを変更するスレショルドレベル変更手段を備えたこと
を特徴とする、周波数シンセサイザ。 - 【請求項２】 前記スレショルドレベル変更手段が、Ｐ
チャネル電界効果トランジスタとＮチャネル電界効果ト
ランジスタを電源と接地に対して相補的に接続するもの
であって、一方の電界効果トランジスタを複数並列接続
したインバータ回路を含むものである、請求項１に記載
の周波数シンセサイザ。 - 【請求項３】 前記スレショルドレベル変更手段が、Ｐ
チャネル電界効果トランジスタとＮチャネル電界効果ト
ランジスタを電源と接地に対して相補的に接続するもの
であって、一方の電界効果トランジスタを複数直列接続
したインバータ回路を含むものである、請求項１または
請求項２に記載の周波数シンセサイザ。 - 【請求項４】 前記スレショルドレベル変更手段が、Ｐ
チャネル電界効果トランジスタとＮチャネル電界効果ト
ランジスタを電源と接地に対して相補的に接続するもの
であって、一方の電界効果トランジスタのゲート長と他
方の電界効果トランジスタのゲート長に差異を設けたイ
ンバータ回路を含むものである、請求項１ないし請求項
３のいずれかに記載の周波数シンセサイザ。 - 【請求項５】 前記スレショルドレベル変更手段が、Ｐ
チャネル電界効果トランジスタとＮチャネル電界効果ト
ランジスタを電源と接地に対して相補的に接続するもの
であって、一方の電界効果トランジスタのゲート幅と他
方の電界効果トランジスタのゲート幅に差異を設けたイ
ンバータ回路を含むものである、請求項１ないし請求項
４のいずれかに記載の周波数シンセサイザ。 - 【請求項６】 前記スレショルドレベル変更手段が、前
記基準発振入力信号を基準電圧と比較する比較回路を含
むものである、請求項１ないし請求項５のいずれかに記
載の周波数シンセサイザ。 - 【請求項７】 前記スレショルドレベル変更手段が、基
準電圧入力端子を備え、前記基準電圧入力端子の電圧を
前記基準電圧とした、請求項６に記載の周波数シンセサ
イザ。 - 【請求項８】 前記入力回路が、スレショルドレベルの
異なる複数のインバータ回路を含むものである、請求項
１ないし請求項７のいずれかに記載の周波数シンセサイ
ザ。 - 【請求項９】 前記入力回路が、制御入力端子を備え、
前記制御入力端子の論理レベルにより、前記スレショル
ドレベルの異なる複数のインバータ回路のいずれを使用
するかを切替える切替手段を含むものである、請求項８
に記載の周波数シンセサイザ。 - 【請求項１０】 前記分周器の分周比設定用に直並列変
換回路とシリアルデータ入力端子を更に備え、前記シリ
アルデータ入力端子からの信号により前記分周器の分周
比を設定し、所望の周波数の信号を発生するようにした
請求項８に記載の周波数シンセサイザであって、 前記入力回路が、前記シリアルデータ入力端子からの入
力データにより前記スレショルドレベルの異なる複数の
インバータ回路のいずれを使用するかを切替える切替手
段を含むものである、周波数シンセサイザ。 - 【請求項１１】 基準信号発振器からの基準発振入力信
号を入力し、前記基準発振入力信号に同期した所望の周
波数の信号を発生する周波数シンセサイザと、前記基準
信号発振器とを接続する方法であって、 前記周波数シンセサイザの入力回路の接地電位と前記基
準信号発振器の出力回路の接地電位に電位差を設ける方
法を含む、周波数シンセサイザと基準信号発振器の接続
方法。 - 【請求項１２】 基準信号発振器からの基準発振入力信
号を入力し、前記基準発振入力信号に同期した所望の周
波数の信号を発生する周波数シンセサイザと、前記基準
信号発振器とを接続する方法であって、 前記周波数シンセサイザの入力回路の電源電位と前記基
準信号発振器の出力回路の電源電位に電位差を設ける方
法を有する、周波数シンセサイザと基準信号発振器の接
続方法。 - 【請求項１３】 前記電位差を設ける方法が、定電圧素
子を使用したものである、請求項１１または請求項１２
に記載の周波数シンセサイザと基準信号発振器の接続方
法。 - 【請求項１４】 請求項１ないし請求項１０のいずれか
に記載の周波数シンセサイザを用いた、通信装置。 - 【請求項１５】 請求項１１ないし請求項１３のいずれ
かに記載の周波数シンセサイザと基準信号発振器の接続
方法を用いた、通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220873A JP2003037499A (ja) | 2001-07-23 | 2001-07-23 | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220873A JP2003037499A (ja) | 2001-07-23 | 2001-07-23 | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037499A true JP2003037499A (ja) | 2003-02-07 |
Family
ID=19054630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001220873A Pending JP2003037499A (ja) | 2001-07-23 | 2001-07-23 | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003037499A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010057068A (ja) * | 2008-08-29 | 2010-03-11 | Kyocera Kinseki Corp | 発振器 |
| CN110572035A (zh) * | 2019-09-30 | 2019-12-13 | 重庆中易智芯科技有限责任公司 | 一种应用于pwm dc/dc的浮动栅宽自适应切换逻辑电路 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001186020A (ja) * | 1997-02-27 | 2001-07-06 | Seiko Epson Corp | 発振装置およびその発振周波数設定方法 |
-
2001
- 2001-07-23 JP JP2001220873A patent/JP2003037499A/ja active Pending
Patent Citations (9)
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| CN110572035A (zh) * | 2019-09-30 | 2019-12-13 | 重庆中易智芯科技有限责任公司 | 一种应用于pwm dc/dc的浮动栅宽自适应切换逻辑电路 |
| CN110572035B (zh) * | 2019-09-30 | 2021-05-14 | 重庆中易智芯科技有限责任公司 | 一种应用于pwm dc/dc的浮动栅宽自适应切换逻辑电路 |
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