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JP2003037246A - Electronic components and electronic component modules - Google Patents

Electronic components and electronic component modules

Info

Publication number
JP2003037246A
JP2003037246A JP2002155783A JP2002155783A JP2003037246A JP 2003037246 A JP2003037246 A JP 2003037246A JP 2002155783 A JP2002155783 A JP 2002155783A JP 2002155783 A JP2002155783 A JP 2002155783A JP 2003037246 A JP2003037246 A JP 2003037246A
Authority
JP
Japan
Prior art keywords
electronic component
wiring film
wiring
semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002155783A
Other languages
Japanese (ja)
Inventor
Masami Echigoya
正見 越後谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Akita Electronics Systems Co Ltd
Original Assignee
Hitachi Ltd
Akita Electronics Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Akita Electronics Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP2002155783A priority Critical patent/JP2003037246A/en
Publication of JP2003037246A publication Critical patent/JP2003037246A/en
Pending legal-status Critical Current

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    • H10W74/15
    • H10W90/724

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 三次元実装が達成できる電子部品の提供。 【解決手段】 電極を有する半導体部品と、前記電極に
電極を介して接続され前記半導体部品の上下面に亘って
延在する可撓性の配線フィルムと、前記半導体部品の上
下面側の配線フィルム部分の露出面に設けられた電極と
を有する。前記半導体部品の上下面側の配線フィルム部
分の露出面には接着剤が設けられている。前記半導体部
品は予備電極列の所定電極をチップ選択電極としたメモ
リ集積回路となっている。
(57) [Summary] [Problem] To provide an electronic component that can achieve three-dimensional mounting. A semiconductor component having an electrode, a flexible wiring film connected to the electrode via an electrode and extending over the upper and lower surfaces of the semiconductor component, and a wiring film on the upper and lower surfaces of the semiconductor component And an electrode provided on the exposed surface of the portion. An adhesive is provided on the exposed surfaces of the wiring film on the upper and lower surfaces of the semiconductor component. The semiconductor component is a memory integrated circuit in which predetermined electrodes in the spare electrode row are used as chip selection electrodes.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は電子部品および電子
部品モジュール、特に重ねて実装できる電子部品および
半導体部品(半導体チップ,半導体装置)を積層した構
造の電子部品モジュールに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic component and an electronic component module, and more particularly to an electronic component module having a structure in which electronic components and semiconductor components (semiconductor chips, semiconductor devices) that can be mounted on each other are stacked.

【0002】[0002]

【従来の技術】LSI等のICの実装では、ICの実装
数の増加に伴って二次元的に実装面積が増大する。実装
ボードを複数枚重ねるようにして使用することによって
初めて三次元的になる。ICメモリ(メモリ集積回路)
では、記憶容量増大および実装密度向上のために、半導
体装置を重ねて実装している。
2. Description of the Related Art In mounting an IC such as an LSI, the mounting area increases two-dimensionally as the number of mounted ICs increases. It becomes three-dimensional only when multiple mounting boards are used by stacking them. IC memory (memory integrated circuit)
In order to increase the storage capacity and the mounting density, semiconductor devices are stacked and mounted.

【0003】たとえば、日経BP社発行「日経マイクロ
デバイス」1989年12月号、同年12月1日発行、P48に
は、TAB構造の半導体装置(SRAM)を4個重ね、
チップ選択端子以外の各共通端子をアウターリード部分
で4本ずつ重ねて接続したモジュールが記載されてい
る。
For example, the "Nikkei Microdevice" issued by Nikkei BP, December 1989 issue, December 1, the same year, P48, four semiconductor devices (SRAM) of the TAB structure are stacked,
There is described a module in which four common terminals other than the chip selection terminal are stacked and connected at the outer lead portion.

【0004】[0004]

【発明が解決しようとする課題】ICを配線基板(ボー
ド)に実装する場合、1個部品が増加する毎に部品の占
める面積の2倍以上の実装面積を必要とする。
When an IC is mounted on a wiring board (board), a mounting area which is more than twice the area occupied by each component is required every time one component is added.

【0005】また、従来のメモリICでは、前記文献に
も記載されているが、三次元実装を行っているが、ロジ
ックIC等他のICでは、共通ピンが殆どないため、複
数の半導体装置を単純に重ね合わせる手段は採用できな
い。
Further, in the conventional memory IC, although described in the above-mentioned document, three-dimensional mounting is performed, but in other ICs such as a logic IC, since there are almost no common pins, a plurality of semiconductor devices are mounted. Means of simply overlapping cannot be adopted.

【0006】本発明の目的は、三次元実装が達成できる
電子部品および電子部品モジュールを提供することにあ
る。
An object of the present invention is to provide an electronic component and an electronic component module which can achieve three-dimensional mounting.

【0007】本発明の他の目的は、メモリIC以外の他
のICの三次元実装が可能な電子部品および電子部品モ
ジュールを提供することにある。
Another object of the present invention is to provide an electronic component and an electronic component module capable of three-dimensionally mounting an IC other than the memory IC.

【0008】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
The above and other objects and novel features of the present invention will be apparent from the description of the present specification and the accompanying drawings.

【0009】[0009]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
The outline of the representative ones of the inventions disclosed in the present application will be briefly described as follows.

【0010】(1)電極を有する半導体部品と、前記電
極に電極を介して接続され前記半導体部品の上下面に亘
って延在する可撓性の配線フィルムと、前記半導体部品
の上下面側の配線フィルム部分の露出面に設けられた電
極とを有する。前記半導体部品の下面側の配線フィルム
部分の露出面には接着剤が設けられている。前記半導体
部品は予備電極位置の所定位置にチップ選択電極を有す
るメモリ集積回路となっている。
(1) A semiconductor component having an electrode, a flexible wiring film connected to the electrode through the electrode and extending over the upper and lower surfaces of the semiconductor component, and upper and lower surfaces of the semiconductor component. And an electrode provided on the exposed surface of the wiring film portion. An adhesive is provided on the exposed surface of the wiring film portion on the lower surface side of the semiconductor component. The semiconductor component is a memory integrated circuit having a chip selection electrode at a predetermined position of the preliminary electrode position.

【0011】(2)電極を有する半導体部品と、前記電
極に電極を介して接続され前記半導体部品の上下面に亘
って延在する可撓性の配線フィルムと、前記半導体部品
の上下面側の配線フィルム部分の露出面に設けられた電
極とを有する電子部品を、相互に電極を介して多段に積
み重ねて接続した構造となっている。前記各電子部品は
チップ選択電極が相互に電気的に独立したメモリ集積回
路となっている。
(2) A semiconductor component having an electrode, a flexible wiring film connected to the electrode through the electrode and extending over the upper and lower surfaces of the semiconductor component, and an upper and lower surface side of the semiconductor component. It has a structure in which electronic components having electrodes provided on the exposed surface of the wiring film portion are stacked and connected to each other in multiple stages via electrodes. Each of the electronic components is a memory integrated circuit in which chip selection electrodes are electrically independent from each other.

【0012】(3)前記(2)の手段にあって、一部の
段において複数の電子部品が並んで取り付けられてい
る。
(3) In the above-mentioned means (2), a plurality of electronic components are mounted side by side in some stages.

【0013】(4)積層状態の複数の半導体部品と、前
記各半導体部品の電極と電極を介して電気的に接続され
る可撓性の配線フィルムとを有し、前記配線フィルムは
前記最下段の半導体部品の下面側に延在し下面に電極を
有する。前記配線フィルムは積層された複数の半導体部
品を包んで構造となっている。
(4) A plurality of semiconductor components in a stacked state and a flexible wiring film electrically connected to the electrodes of each semiconductor component via the electrodes, wherein the wiring film is the lowermost layer. Of the semiconductor component extends to the lower surface side and has an electrode on the lower surface. The wiring film has a structure that wraps a plurality of stacked semiconductor components.

【0014】(5)前記手段(4)の構成において、前
記配線フィルムは一定長さで交互に折り返えされ、前記
折り返しによって形成された下層および上層の配線フィ
ルム部分間に半導体部品が挟まれている構造となってい
る。
(5) In the structure of the above-mentioned means (4), the wiring film is alternately folded back at a constant length, and a semiconductor component is sandwiched between the lower and upper wiring film portions formed by the folding back. It has a structure.

【0015】前記(1)の手段によれば、(a)メモリ
ICを構成する半導体部品は可撓性の配線フィルムに実
装され、かつ半導体部品の上下面側の配線フィルム部分
には露出した電極が設けられていることから、順次積み
重ねて実装することができ、三次元実装に適した電子部
品となる。また、メモリIC以外のロジックIC等他の
ICを組み込んだ三次元実装も可能な電子部品となる。
According to the above-mentioned means (1), (a) the semiconductor component forming the memory IC is mounted on a flexible wiring film, and the electrodes exposed on the wiring film portions on the upper and lower surfaces of the semiconductor component. Since it is provided, the components can be sequentially stacked and mounted, and the electronic component is suitable for three-dimensional mounting. Further, it becomes an electronic component capable of three-dimensional mounting by incorporating another IC such as a logic IC other than the memory IC.

【0016】(b)の手段によれば、前記半導体部品の
下面側の配線フィルム部分の露出面には接着剤が設けら
れているため、電子部品を実装したり順次積み重ねる際
固定が容易となる。
According to the means (b), since the adhesive is provided on the exposed surface of the wiring film portion on the lower surface side of the semiconductor component, it becomes easy to fix the electronic components when mounting or sequentially stacking them. .

【0017】(c)前記半導体部品は予備電極位置の所
定位置にチップ選択電極を有するメモリ集積回路となっ
ていることから、チップ選択電極の位置が異なる複数の
電子部品を選択して重ねて実装することができ、複数の
電子部品を積み重ねてモジュール化を図った場合、実装
面積を増大させることなくメモリ容量を増大させること
ができる。
(C) Since the semiconductor component is a memory integrated circuit having a chip selection electrode at a predetermined position of the preliminary electrode position, a plurality of electronic components having different chip selection electrode positions are selected and mounted in a stack. When a plurality of electronic components are stacked and modularized, the memory capacity can be increased without increasing the mounting area.

【0018】前記(2)の手段によれば、(a)上下面
側に電極を有する電子部品を、相互に電極を介して多段
に積み重ねて接続した構造となっていることから、電子
部品モジュールの三次元実装化が図れるとともに、実装
面積の低減が図れる。
According to the means (2), (a) the electronic parts having the electrodes on the upper and lower surfaces are connected in a multi-tiered manner with the electrodes interposed therebetween. The three-dimensional mounting can be achieved and the mounting area can be reduced.

【0019】(b)前記各電子部品はチップ選択電極が
相互に電気的に独立したメモリ集積回路となっているこ
とから、電子部品モジュールの実装面積を増大させるこ
となくメモリ容量の増大を図ることができる。
(B) Since each electronic component is a memory integrated circuit whose chip selection electrodes are electrically independent from each other, the memory capacity can be increased without increasing the mounting area of the electronic component module. You can

【0020】(c)配線フィルムの配線パターンを一般
の配線ボードのようにすることによって、メモリIC以
外のロジックIC等他のICを組み込んだ電子部品モジ
ュールともなる。
(C) By forming the wiring pattern of the wiring film on a general wiring board, an electronic component module incorporating another IC such as a logic IC other than the memory IC can be obtained.

【0021】前記(3)の手段によれば、(a)電子部
品の大きさが異なるものも組み込むことができモジュー
ル化が容易となる。
According to the above-mentioned means (3), (a) electronic parts having different sizes can be incorporated, which facilitates modularization.

【0022】(b)配線フィルムの配線パターンを一般
の配線ボードのようにすることによって、メモリIC以
外のロジックIC等他のICを組み込んだ電子部品モジ
ュールともなる。
(B) By forming the wiring pattern of the wiring film like a general wiring board, an electronic component module incorporating another IC such as a logic IC other than the memory IC can be obtained.

【0023】前記(4)の手段によれば、(a)複数の
半導体部品が積層状態となっていることから、実装面積
を低減できる電子部品モジュールとなる。
According to the means (4), (a) since the plurality of semiconductor components are in a stacked state, the electronic component module can reduce the mounting area.

【0024】(b)前記配線フィルムは積層された複数
の半導体部品を包んだ構造となり、製造が容易となる。
(B) The wiring film has a structure that encloses a plurality of laminated semiconductor components, which facilitates manufacturing.

【0025】(c)配線フィルムの配線パターンを一般
の配線ボードのようにすることによって、メモリIC以
外のロジックIC等他のICを組み込んだ電子部品モジ
ュールともなる。
(C) By forming the wiring pattern of the wiring film on a general wiring board, an electronic component module incorporating another IC such as a logic IC other than the memory IC can be obtained.

【0026】前記(5)の手段によれば、(a)前記配
線フィルムは一定長さで交互に折り返えされ、前記折り
返しによって形成された下層および上層の配線フィルム
部分間に半導体部品が挟まれる構造となっていることか
ら、製造が容易となる。
According to the means (5), (a) the wiring film is alternately folded back with a constant length, and the semiconductor component is sandwiched between the lower and upper wiring film portions formed by the folding back. Since the structure is such that it can be manufactured easily.

【0027】(b)配線フィルムの配線パターンを一般
の配線ボードのようにすることによって、メモリIC以
外のロジックIC等他のICを組み込んだ電子部品モジ
ュールともなる。
(B) By making the wiring pattern of the wiring film like a general wiring board, it becomes an electronic component module incorporating other ICs such as logic ICs other than memory ICs.

【0028】[0028]

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。
DETAILED DESCRIPTION OF THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings.

【0029】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
In all the drawings for explaining the embodiments, parts having the same functions are designated by the same reference numerals, and the repeated description thereof will be omitted.

【0030】(実施形態1)図1は本発明の一実施形態
(実施形態1)である電子部品の断面図、図2は同じく
斜視図、図3は同じく電子部品に組み込まれる半導体チ
ップの平面図、図4は同じく電子部品の製造で使用する
配線フィルムの平面図、図5は同じく配線フィルムの底
面図、図6は本実施形態1の配線フィルムの製造におい
て複数のフィルムを積み重ねる状態を示す断面図、図7
は本実施形態1の配線フィルムの構造を示す断面図、図
8は本実施形態1による電子部品モジュールを示す斜視
図、図9は電子部品と電子部品モジュールを実装した状
態を示す模式的斜視図である。
(Embodiment 1) FIG. 1 is a sectional view of an electronic component according to an embodiment (Embodiment 1) of the present invention, FIG. 2 is a perspective view thereof, and FIG. 3 is a plan view of a semiconductor chip similarly incorporated in an electronic component. FIG. 4, FIG. 4 is a plan view of the same wiring film used in the manufacture of electronic parts, FIG. 5 is a bottom view of the same wiring film, and FIG. 6 shows a state in which a plurality of films are stacked in the manufacture of the wiring film of the first embodiment. Sectional view, Figure 7
Is a cross-sectional view showing the structure of the wiring film of the first embodiment, FIG. 8 is a perspective view showing the electronic component module according to the first embodiment, and FIG. 9 is a schematic perspective view showing a state in which the electronic component and the electronic component module are mounted. Is.

【0031】本実施形態1の電子部品1は、図1に示す
ように、半導体部品である半導体チップ2を配線フィル
ム3で包み、接着剤14,15で一体化した構造となっ
ている。半導体チップ2は、下面に電極4を有し、配線
フィルム3の内面側に設けられた電極17と電気的に接
続されている。
As shown in FIG. 1, the electronic component 1 of the first embodiment has a structure in which a semiconductor chip 2 which is a semiconductor component is wrapped with a wiring film 3 and integrated with adhesives 14 and 15. The semiconductor chip 2 has an electrode 4 on the lower surface and is electrically connected to an electrode 17 provided on the inner surface side of the wiring film 3.

【0032】また、半導体チップ2の下面側の配線フィ
ルム3部分には、露出する電極21が複数設けられてい
る。これらの電極21は、電子部品1を実装する際に使
用される。また、半導体チップ2の下面側の配線フィル
ム3部分には、接着剤24が塗布されている。この接着
剤24は電子部品1を実装する際の接着剤として使用さ
れる。
A plurality of exposed electrodes 21 are provided on the wiring film 3 portion on the lower surface side of the semiconductor chip 2. These electrodes 21 are used when mounting the electronic component 1. An adhesive 24 is applied to the wiring film 3 portion on the lower surface side of the semiconductor chip 2. The adhesive 24 is used as an adhesive when mounting the electronic component 1.

【0033】半導体チップ2の上面側の配線フィルム3
部分の上面(露出面)には、電極23が複数設けられて
いる。これら電極23は、電子部品1に重ねられる同一
構造の電子部品の実装用の電極となる。
Wiring film 3 on the upper surface side of semiconductor chip 2
A plurality of electrodes 23 are provided on the upper surface (exposed surface) of the portion. These electrodes 23 are electrodes for mounting electronic components of the same structure, which are stacked on the electronic component 1.

【0034】本実施形態1の電子部品1は、メモリ集積
回路からなる半導体チップ2を組み込んだ構造となって
いる。そして、チップ選択電極は、たとえば、並んだ4
個の予備電極位置の所定位置に位置するチップ選択電極
を有する構造となっている。
The electronic component 1 of the first embodiment has a structure in which a semiconductor chip 2 composed of a memory integrated circuit is incorporated. Then, the chip selection electrodes are, for example, 4
The structure has a chip selection electrode located at a predetermined position of each preliminary electrode position.

【0035】また、本実施形態1では、4個の電子部品
1を積み重ねて、図8に示されるような電子部品モジュ
ール40とされる。この場合、各電子部品1におけるチ
ップ選択電極は、相互に独立している。すなわち、これ
は、後述するが、4個の電子部品1において、それぞれ
組み込まれる半導体チップ2のチップ選択電極の位置が
それぞれ異なる位置にある。
In the first embodiment, four electronic components 1 are stacked to form an electronic component module 40 as shown in FIG. In this case, the chip selection electrodes in each electronic component 1 are independent of each other. That is, as will be described later, the positions of the chip selection electrodes of the semiconductor chips 2 incorporated in the four electronic components 1 are different from each other, which will be described later.

【0036】以下、本実施形態1の電子部品の構造を、
電子部品の製造および配線フィルム3の製造方法をも参
照しながら説明する。
The structure of the electronic component according to the first embodiment will be described below.
The description will be made with reference to the method of manufacturing the electronic component and the method of manufacturing the wiring film 3.

【0037】配線フィルム3は、展開状態では図4に示
すようになり、裏面は図5に示すようになっている。
The wiring film 3 is as shown in FIG. 4 in the unfolded state, and the back surface is as shown in FIG.

【0038】前記配線フィルム3に包み込まれる半導体
チップ2は、特に限定はされないが、図3に示すように
正方形となり、主面(表面)の縁に沿って電極4を有し
ている。
Although not particularly limited, the semiconductor chip 2 wrapped in the wiring film 3 has a square shape as shown in FIG. 3 and has electrodes 4 along the edge of the main surface (front surface).

【0039】この半導体チップ2は、たとえば、メモリ
集積回路を構成し、チップ選択電極4aを有している。
前記電極4のうちの一つがチップ選択電極4aとなる。
本実施形態1では、たとえば、チップ選択電極の配置位
置が異なる半導体チップ2が4種類用意される。図3の
半導体チップ2において、並んだ4箇所が予備電極位置
5a〜5dとなり、予備電極位置5aにチップ選択電極
4aが設けられている。残りの予備電極位置5b,5
c,5dには電極が設けられていない。
The semiconductor chip 2 constitutes, for example, a memory integrated circuit and has a chip selection electrode 4a.
One of the electrodes 4 becomes the chip selection electrode 4a.
In the first embodiment, for example, four types of semiconductor chips 2 having different chip selection electrode arrangement positions are prepared. In the semiconductor chip 2 of FIG. 3, four lined up positions are the preliminary electrode positions 5a to 5d, and the chip selection electrode 4a is provided at the preliminary electrode position 5a. The remaining spare electrode positions 5b, 5
No electrodes are provided on c and 5d.

【0040】図示はしないが、残りの3種類の半導体チ
ップ2は、予備電極位置5b,5c,5dにそれぞれチ
ップ選択電極が設けられた構造となる。これは、本実施
形態1の場合は、電子部品1を4個積み重ねることを意
図としている。したがって、さらに多くの電子部品1を
積み重ねる場合には、その数以上の予備電極位置を有す
る複数種類の半導体チップ2を使用する。
Although not shown, the remaining three types of semiconductor chips 2 have a structure in which chip selection electrodes are provided at the preliminary electrode positions 5b, 5c and 5d, respectively. This is intended to stack four electronic components 1 in the case of the first embodiment. Therefore, when stacking a larger number of electronic components 1, a plurality of types of semiconductor chips 2 having the number of spare electrode positions or more are used.

【0041】配線フィルム3は、図4および図5に示す
ように、半導体チップ2の主面に対面する四角形部10
と、四角形部10の各辺に連なる略三角形状となる三角
形部11とからなり、図4に示す四角形部10の表面部
12に半導体チップ2を載置し、各三角形部11を内側
に折り返すことによって、図2に示すように半導体チッ
プ2の側面と裏面を完全に覆うようになる。
The wiring film 3 is, as shown in FIGS. 4 and 5, a square portion 10 facing the main surface of the semiconductor chip 2.
And a triangular portion 11 having a substantially triangular shape connected to each side of the square portion 10, the semiconductor chip 2 is mounted on the surface portion 12 of the square portion 10 shown in FIG. 4, and each triangle portion 11 is folded back inward. As a result, the side surface and the back surface of the semiconductor chip 2 are completely covered as shown in FIG.

【0042】また、前記表面部12および三角形部11
の表面部13には、接着剤14,15が設けられ、四角
形部10の表面部12および三角形部11の表面部13
と、半導体チップ2との接着を図るようになっている。
The surface portion 12 and the triangular portion 11 are also provided.
Adhesives 14 and 15 are provided on the surface portion 13 of the rectangular portion 10 and the surface portion 13 of the triangular portion 11.
Then, the semiconductor chip 2 and the semiconductor chip 2 are bonded together.

【0043】配線フィルム3の表面部12には電極17
が設けられている。この電極17は前記半導体チップ2
の電極4に対応している。
An electrode 17 is provided on the surface portion 12 of the wiring film 3.
Is provided. This electrode 17 is the semiconductor chip 2
It corresponds to the electrode 4 of.

【0044】図5に示される配線フィルム3の裏面にお
いて、四角形部10の裏面部20には電子部品1の実装
用の電極21が設けられ、三角形部11の裏面部22に
は積まれる電子部品1を接続するための電極23が設け
られている。また、裏面部20には電子部品1を実装す
るための接着剤24が設けられている。
On the back surface of the wiring film 3 shown in FIG. 5, an electrode 21 for mounting the electronic component 1 is provided on the back surface portion 20 of the square portion 10, and an electronic component to be stacked on the back surface portion 22 of the triangular portion 11. An electrode 23 for connecting 1 is provided. Further, the back surface portion 20 is provided with an adhesive 24 for mounting the electronic component 1.

【0045】一方、配線フィルム3は、特に限定はされ
ないが、図7に示すように、絶縁性の第1フィルム30
と、この第1フィルム30に張り合わされる絶縁性の第
2フィルム31と、前記第1フィルム30と第2フィル
ム31との間に延在する配線32と、前記配線32に電
気的に接続されて配線フィルム3の表面および裏面に露
出する電極17,21,23とからなっている。なお、
図7においては、接着剤は省略してある。
On the other hand, the wiring film 3 is not particularly limited, but as shown in FIG. 7, the insulating first film 30 is used.
And an electrically insulating second film 31 attached to the first film 30, a wire 32 extending between the first film 30 and the second film 31, and electrically connected to the wire 32. And the electrodes 17, 21, 23 exposed on the front and back surfaces of the wiring film 3. In addition,
In FIG. 7, the adhesive is omitted.

【0046】配線フィルム3の製造においては、最初に
2枚の絶縁性フィルムが用意される。この絶縁性フィル
ムは、たとえば、厚さ0.1mm程度のポリイミドフィ
ルムからなり、図6に示すように、第1フィルム30お
よび第2フィルム31とされる。これらの第1・第2フ
ィルム30,31は、パンチングによってスルーホール
33が開けられる。最終的には前記スルーホール33が
設けられた部分に前記電極17,21,23が設けられ
る。
In manufacturing the wiring film 3, first, two insulating films are prepared. This insulating film is made of, for example, a polyimide film having a thickness of about 0.1 mm, and is a first film 30 and a second film 31, as shown in FIG. Through holes 33 are formed in the first and second films 30 and 31 by punching. Finally, the electrodes 17, 21, 23 are provided in the portion where the through hole 33 is provided.

【0047】つぎに、前記第1フィルム30上には配線
を形成するため、たとえば、Alが蒸着で形成され、エ
ッチングによってパターニングされる。
Next, for forming wiring on the first film 30, for example, Al is formed by vapor deposition and patterned by etching.

【0048】つぎに、前記第1フィルム30と第2フィ
ルム31は重ね合わされて熱圧着等によって積層され
る。
Next, the first film 30 and the second film 31 are superposed and laminated by thermocompression bonding or the like.

【0049】つぎに、配線フィルム3の表裏面のスルー
ホール33部分に、ハンダ等からなる電極17,21,
23が形成される(図7参照)。また、配線フィルム3
の表裏面の所定箇所に接着剤14,15,24が形成さ
れ、図4および図5に示される配線フィルム3が形成さ
れる。
Next, in the through holes 33 on the front and back surfaces of the wiring film 3, the electrodes 17, 21, made of solder, etc.
23 is formed (see FIG. 7). Also, wiring film 3
Adhesives 14, 15, and 24 are formed at predetermined locations on the front and back surfaces, and the wiring film 3 shown in FIGS. 4 and 5 is formed.

【0050】このような配線フィルム3を用いて本実施
形態1の電子部品1を製造する場合は、図4に示す配線
フィルム3の四角形部10の表面部12上に、半導体チ
ップ2をフェイスダウンボンディングによって位置決め
し、接着剤14で接着する。この際、半導体チップ2の
電極4と表面部12の電極17は相互に重なる。
When the electronic component 1 of the first embodiment is manufactured using such a wiring film 3, the semiconductor chip 2 is face down on the surface portion 12 of the square portion 10 of the wiring film 3 shown in FIG. It is positioned by bonding and is bonded with an adhesive 14. At this time, the electrode 4 of the semiconductor chip 2 and the electrode 17 of the surface portion 12 overlap each other.

【0051】つぎに、四角形部10の4辺に連なる三角
形部11を折り返し、接着剤15によって電子部品1の
裏面に接着する。その後、加熱処理が施される。これに
よって、ハンダからなる各電極は相互に接着され、図1
および図2に示す電子部品1が製造される。
Next, the triangular portion 11 connected to the four sides of the square portion 10 is folded back and adhered to the back surface of the electronic component 1 with the adhesive 15. Then, heat treatment is performed. As a result, the electrodes made of solder are adhered to each other, as shown in FIG.
And the electronic component 1 shown in FIG. 2 is manufactured.

【0052】本実施形態1の電子部品1は、図9に示さ
れるように、配線ボード35に実装される。この実装の
際、電子部品1の下面の接着剤24によって電子部品1
を配線ボード35に固定し、リフローによって、電子部
品1の下面の電極21を配線ボード35の図示しない電
極に接続して実装を終了する。
The electronic component 1 of the first embodiment is mounted on the wiring board 35 as shown in FIG. At the time of this mounting, the adhesive 24 on the lower surface of the electronic component 1
Is fixed to the wiring board 35, and the electrode 21 on the lower surface of the electronic component 1 is connected to an electrode (not shown) of the wiring board 35 by reflowing to complete the mounting.

【0053】図8は本実施形態1の電子部品モジュール
40を示すものである。この電子部品モジュール40
は、配線フィルム3によって半導体チップ2を包んだ状
態において、半導体チップ2のチップ選択電極の位置が
それぞれ異なる4種類の電子部品1を順次位置決めして
重ね、その後リフローして各電極を一時的に溶かして各
電極の接合を図った末に製造されたものである。すなわ
ち、図示はしないが、最下段から上段に向かう各電子部
品1のチップ選択電極は、4a〜4dと順次変わる。こ
れによって、実装面積を単一の電子部品1の実装面積と
したままで、メモリ容量を4倍にすることができる。
FIG. 8 shows the electronic component module 40 of the first embodiment. This electronic component module 40
In the state in which the semiconductor chip 2 is wrapped with the wiring film 3, the four types of electronic components 1 with different positions of the chip selection electrodes of the semiconductor chip 2 are sequentially positioned and stacked, and then reflowed to temporarily dispose each electrode. It was manufactured after the electrodes were melted to join the electrodes. That is, although not shown, the chip selection electrodes of each electronic component 1 from the bottom to the top sequentially change to 4a to 4d. As a result, the memory capacity can be quadrupled while the mounting area remains the mounting area of the single electronic component 1.

【0054】図9に配線ボード35に電子部品モジュー
ル40を実装した状態を示してある。また、図9におい
て、電子部品1および電子部品モジュール40の上面の
電極は省略してある。
FIG. 9 shows a state in which the electronic component module 40 is mounted on the wiring board 35. Further, in FIG. 9, electrodes on the upper surfaces of the electronic component 1 and the electronic component module 40 are omitted.

【0055】なお、前記接着剤としては、たとえば、エ
ポキシ樹脂系接着材を使用しているが、一定温度で溶融
するフィルムを使用してもよい。また、電子部品1の下
面の接着剤は設けず、実装時に用意するようにしても良
い。
As the adhesive, for example, an epoxy resin adhesive is used, but a film that melts at a constant temperature may be used. Further, the adhesive on the lower surface of the electronic component 1 may not be provided and may be prepared at the time of mounting.

【0056】また、電極としてハンダバンプを使用しな
いで、異方性導電膜を使用してもよい。
Alternatively, an anisotropic conductive film may be used without using the solder bump as the electrode.

【0057】前記電子部品1において、半導体チップ2
が外気と接触しないように、配線フィルム3の切れ目を
接着剤で覆うようにしても良い。
In the electronic component 1, the semiconductor chip 2
The cuts of the wiring film 3 may be covered with an adhesive so as not to come into contact with the outside air.

【0058】前記電子部品1において信頼性向上のため
に複数枚のフィルムで多重に包み込む構造としても良
い。
The electronic component 1 may have a structure in which a plurality of films are multiply wrapped to improve reliability.

【0059】前記配線フィルム3において、配線32を
多層構造としても良い。この場合、配線の引回し余裕度
が向上する。
In the wiring film 3, the wiring 32 may have a multi-layer structure. In this case, the wiring routing margin is improved.

【0060】本実施形態1の電子部品において、半導体
チップとしてロジックIC等他のICを組み込んでもよ
い。この場合、配線フィルム3の配線パターンは通常の
平坦な配線基板の構造と同様な配線となる。このため、
一部の電子部品1においては、電子部品1の上下面の電
極に連なる配線は、電子部品1の上下面の電子部品の電
極に接続されるもの、または上下面側の電子部品の一方
の電極に接続されるもの等の配線構造となる。
In the electronic component of the first embodiment, another IC such as a logic IC may be incorporated as a semiconductor chip. In this case, the wiring pattern of the wiring film 3 has the same wiring as the structure of a normal flat wiring board. For this reason,
In some of the electronic components 1, the wiring connected to the electrodes on the upper and lower surfaces of the electronic component 1 is connected to the electrodes of the electronic components on the upper and lower surfaces of the electronic component 1, or one electrode of the electronic components on the upper and lower surfaces. It has a wiring structure such as that connected to.

【0061】本実施形態1の電子部品においては、以下
の効果を奏する。
The electronic component of Embodiment 1 has the following effects.

【0062】(1)メモリICを構成する半導体部品で
ある半導体チップ2は可撓性の配線フィルム3に実装さ
れ、かつ半導体チップ2の上下面側の配線フィルム3部
分には露出した電極23,21が設けられていることか
ら、順次積み重ねて実装することができ、三次元実装に
適したものとなる。
(1) The semiconductor chip 2 which is a semiconductor component constituting the memory IC is mounted on the flexible wiring film 3, and the exposed electrodes 23 are formed on the wiring film 3 on the upper and lower surfaces of the semiconductor chip 2. Since 21 is provided, they can be sequentially stacked and mounted, which is suitable for three-dimensional mounting.

【0063】(2)前記半導体チップ2の下面側の配線
フィルム3部分の露出面には接着剤24が設けられてい
るため、電子部品1を実装したり順次積み重ねる際固定
が容易となる。
(2) Since the adhesive 24 is provided on the exposed surface of the wiring film 3 portion on the lower surface side of the semiconductor chip 2, the electronic parts 1 can be easily fixed when mounting or sequentially stacking them.

【0064】(3)前記半導体チップ2は予備電極位置
の所定位置にチップ選択電極を有するメモリ集積回路と
なっていることから、チップ選択電極の位置が異なる複
数の電子部品1を選択して重ねて実装することができ、
複数の電子部品1を積み重ねてモジュール化を図った場
合、実装面積を増大させることなくメモリ容量を増大さ
せることができる。
(3) Since the semiconductor chip 2 is a memory integrated circuit having a chip selection electrode at a predetermined position of the preliminary electrode position, a plurality of electronic components 1 having different chip selection electrode positions are selected and stacked. Can be implemented as
When a plurality of electronic components 1 are stacked to be modularized, the memory capacity can be increased without increasing the mounting area.

【0065】(4)配線フィルム3の配線パターンを選
択すれば、メモリIC以外のロジックIC等他のICを
組み込んだ電子部品モジュール製造用の電子部品とな
る。
(4) If the wiring pattern of the wiring film 3 is selected, an electronic component for manufacturing an electronic component module incorporating another IC such as a logic IC other than the memory IC is obtained.

【0066】本実施形態1の電子部品モジュールにおい
ては、以下の効果を奏する。
The electronic component module of Embodiment 1 has the following effects.

【0067】(1)上下面側に電極23,21を有する
電子部品1を、相互に電極23,11を介して多段に積
み重ねて接続した構造となっていることから、三次元実
装化が図れるとともに、実装面積の低減が図れる。
(1) Since the electronic components 1 having the electrodes 23 and 21 on the upper and lower surfaces are stacked and connected to each other through the electrodes 23 and 11 in multiple stages, three-dimensional mounting can be achieved. At the same time, the mounting area can be reduced.

【0068】(2)前記各電子部品1はチップ選択電極
が相互に電気的に独立したメモリ集積回路となっている
ことから、実装面積を増大させることなくメモリ容量の
増大を図ることができる。
(2) Since the chip selection electrodes of each electronic component 1 are electrically independent memory integrated circuits, the memory capacity can be increased without increasing the mounting area.

【0069】(3)配線フィルム3の配線パターンを選
択すれば、メモリIC以外のロジックIC等他のICを
組み込んだ電子部品モジュールも提供できる。
(3) If the wiring pattern of the wiring film 3 is selected, it is possible to provide an electronic component module incorporating another IC such as a logic IC other than the memory IC.

【0070】(実施形態2)図10は本発明の他の実施
形態(実施形態2)である電子部品の断面図、図11は
同じく斜視図である。
(Embodiment 2) FIG. 10 is a sectional view of an electronic component according to another embodiment (Embodiment 2) of the present invention, and FIG. 11 is a perspective view of the same.

【0071】本実施形態2の電子部品1は、半導体部品
としてリード(電極)50がJ−ベント型となる半導体
装置51を配線フィルム3で包む構造となっている。し
たがって、前記実施形態1と同様な効果が得られる。
The electronic component 1 according to the second embodiment has a structure in which a semiconductor device 51 having leads (electrodes) 50 of the J-vent type as a semiconductor component is wrapped with a wiring film 3. Therefore, the same effect as that of the first embodiment can be obtained.

【0072】また、本実施形態2の電子部品1の場合に
は、半導体装置51のパッケージ52内に図示しない半
導体チップが封止されているため、半導体チップの耐湿
性が高い。したがって、図11に示すように、半導体装
置51を包む配線フィルム3は、半導体装置51のパッ
ケージ52の隅部が露出しても問題がない。本実施形態
2の構造では、配線フィルム3による包み込みの余裕度
が高くなり、配線フィルム3による封止作業が容易にな
る効果がある。
In the case of the electronic component 1 according to the second embodiment, the semiconductor chip (not shown) is sealed in the package 52 of the semiconductor device 51, so that the semiconductor chip has high moisture resistance. Therefore, as shown in FIG. 11, the wiring film 3 wrapping the semiconductor device 51 has no problem even if the corners of the package 52 of the semiconductor device 51 are exposed. In the structure of the second embodiment, there is an effect that the margin of wrapping with the wiring film 3 is increased and the sealing work with the wiring film 3 is facilitated.

【0073】本実施形態2の他の構成としては、前記半
導体装置としては、リードが真っ直ぐ下方に延在するバ
ットリード型半導体装置やBGA(ball grid array)を
組み込んでも同様の効果を得ることができる。
As another configuration of the second embodiment, a similar effect can be obtained even if a butt-lead type semiconductor device or a BGA (ball grid array) in which leads extend straight downward is incorporated as the semiconductor device. it can.

【0074】(実施形態3)図12は本発明の他の実施
形態(実施形態3)である電子部品モジュールを示す斜
視図、図13は電子部品モジュールの配線接続状態を示
す模式図である。
(Embodiment 3) FIG. 12 is a perspective view showing an electronic component module according to another embodiment (Embodiment 3) of the present invention, and FIG. 13 is a schematic diagram showing a wiring connection state of the electronic component module.

【0075】本実施形態3の電子部品モジュール55は
4段に本実施形態1による電子部品1を積み重ねた構造
で、電子部品モジュール55の下面には実装用の電極が
設けられている。この実施形態の場合は、一部の段にお
いて複数、たとえば、2個の電子部品1を並べて実装
し、電子部品モジュールとしてさらに多機能化を図った
ものである。図12において、最上段の電子部品1の上
の面の電極は省略してある。
The electronic component module 55 according to the third embodiment has a structure in which the electronic components 1 according to the first embodiment are stacked in four stages, and electrodes for mounting are provided on the lower surface of the electronic component module 55. In the case of this embodiment, a plurality of, for example, two electronic components 1 are mounted side by side in a part of the stages to further increase the functionality as an electronic component module. In FIG. 12, electrodes on the upper surface of the uppermost electronic component 1 are omitted.

【0076】図13は、配線32と配線32に設けられ
た電極17,21,23と、半導体チップ2と半導体チ
ップ2に設けられた電極4を示した模式図であり、配線
フィルム3の絶縁性フィルムは省略してある。また、図
面を明瞭にするために配線32は二点鎖線で描き、かつ
配線32に設けられた電極17,21,23と、半導体
チップ2の電極4との間は隙間をもたせてある。また、
一部の配線32は、配線フィルム3が配線構造となるた
め、上と下の半導体チップ2の電極を接続するための配
線ともなっている。
FIG. 13 is a schematic view showing the wiring 32, the electrodes 17, 21 and 23 provided on the wiring 32, and the semiconductor chip 2 and the electrode 4 provided on the semiconductor chip 2. The insulation of the wiring film 3 is shown in FIG. The plastic film is omitted. Further, the wiring 32 is drawn by a two-dot chain line for clarity of the drawing, and a gap is provided between the electrodes 17, 21, 23 provided on the wiring 32 and the electrode 4 of the semiconductor chip 2. Also,
Since the wiring film 3 has a wiring structure, some of the wirings 32 are also wirings for connecting the electrodes of the upper and lower semiconductor chips 2.

【0077】本実施形態3の電子部品モジュール55
は、電子部品1の大きさが異なるものも組み込むことが
できモジュール化が容易となる。また、メモリIC以外
のロジックIC等他のICをも組み込むことができる。
Electronic component module 55 of the third embodiment
With, the electronic components 1 having different sizes can be incorporated, which facilitates modularization. Further, other ICs such as a logic IC other than the memory IC can be incorporated.

【0078】(実施形態4)図14は本発明の他の実施
形態(実施形態4)である電子部品モジュールを示す斜
視図、図15は電子部品モジュールの配線接続状態を示
す一部の断面図である。本実施形態4および次の本実施
形態5は、積層状態の複数の半導体部品(半導体装置や
半導体チップ)と、前記各半導体部品の電極と電極を介
して電気的に接続される可撓性の配線フィルムとを有
し、前記配線フィルムは前記最下段の半導体部品の下面
側に延在し下面に電極を有する構造となっている。
(Embodiment 4) FIG. 14 is a perspective view showing an electronic component module according to another embodiment (Embodiment 4) of the present invention, and FIG. 15 is a partial sectional view showing a wiring connection state of the electronic component module. Is. The fourth embodiment and the next fifth embodiment of the present invention are configured such that a plurality of semiconductor components (semiconductor devices or semiconductor chips) in a laminated state are electrically connected to the electrodes of each of the semiconductor components via the electrodes. And a wiring film, the wiring film extending to the lower surface side of the lowermost semiconductor component and having an electrode on the lower surface.

【0079】本実施形態4の電子部品モジュール60
は、図15に示すように、積み重ねられた複数の半導体
装置51(J−ベント型)を配線フィルム3で包む構造
となっている。したがって、配線32との電気的接続
は、半導体装置51のパッケージ52の側面に突出する
リード50に配線32に接続される電極17を電気的に
接続させる構造となっている。したがって、配線フィル
ム3の配線パターンを一般のマザーボードのように形成
することによって、メモリIC以外のロジックIC等他
のICの組み込みも達成できる。
Electronic Component Module 60 of the Fourth Embodiment
15 has a structure in which a plurality of stacked semiconductor devices 51 (J-vent type) are wrapped with a wiring film 3 as shown in FIG. Therefore, the electrical connection with the wiring 32 has a structure in which the electrode 50 connected to the wiring 32 is electrically connected to the lead 50 protruding to the side surface of the package 52 of the semiconductor device 51. Therefore, by forming the wiring pattern of the wiring film 3 like a general mother board, incorporation of other ICs such as logic ICs other than memory ICs can be achieved.

【0080】本実施形態4の電子部品モジュール60
は、複数の半導体装置51が積層状態となっていること
から、実装面積を低減できる電子部品モジュールとな
る。
Electronic component module 60 of Embodiment 4
Since the plurality of semiconductor devices 51 are stacked, the electronic component module can reduce the mounting area.

【0081】また、配線フィルム3は積層された複数の
半導体装置51を包んだ構造となり、製造が容易とな
る。
Further, the wiring film 3 has a structure in which a plurality of semiconductor devices 51 laminated is wrapped, which facilitates manufacturing.

【0082】(実施形態5)図16は本発明の他の実施
形態(実施形態5)である電子部品モジュールを示す模
式図、図17は電子部品モジュールの配線接続状態を示
す一部断面図である。
(Embodiment 5) FIG. 16 is a schematic view showing an electronic component module according to another embodiment (Embodiment 5) of the present invention, and FIG. 17 is a partial sectional view showing a wiring connection state of the electronic component module. is there.

【0083】本実施形態5の電子部品モジュール65
は、一定長さで交互に折り返えされた配線フィルム3の
間に半導体チップ2を挟む構造となっている。すなわ
ち、配線フィルム3を一定長さで交互に折り返えし、折
り返しによって形成された下層および上層の配線フィル
ム部分間に半導体チップ2を挟み、半導体チップ2の電
極4と配線フィルム3の電極17とを電気的に接続した
構造となっている。
Electronic component module 65 of the fifth embodiment
Has a structure in which the semiconductor chip 2 is sandwiched between the wiring films 3 which are alternately folded back with a constant length. That is, the wiring film 3 is alternately folded back with a fixed length, the semiconductor chip 2 is sandwiched between the wiring film portions of the lower layer and the upper layer formed by folding back, and the electrode 4 of the semiconductor chip 2 and the electrode 17 of the wiring film 3 are sandwiched. It has a structure in which and are electrically connected.

【0084】図17は、半導体チップ2と半導体チップ
2に設けられた電極4と、配線32と配線32に設けら
れた電極17,21を示した模式図であり、配線フィル
ム3の絶縁性フィルムは省略してある。また、図面を明
瞭にするために配線32は二点鎖線で描き、かつ配線3
2に設けられた電極17,21と、半導体チップ2の電
極4との間は隙間をもたせてある。また、一部の配線3
2は、配線フィルム3が配線構造となるため、上と下の
半導体チップ2の電極を接続するための配線ともなって
いる。
FIG. 17 is a schematic view showing the semiconductor chip 2, the electrode 4 provided on the semiconductor chip 2, the wiring 32, and the electrodes 17 and 21 provided on the wiring 32. The insulating film of the wiring film 3 is shown in FIG. Is omitted. In addition, the wiring 32 is drawn with a chain double-dashed line to clarify the drawing, and the wiring 3
A gap is provided between the electrodes 17 and 21 provided on the second electrode 2 and the electrode 4 of the semiconductor chip 2. Also, some wiring 3
Since the wiring film 3 has a wiring structure, the wiring 2 also serves as a wiring for connecting the electrodes of the upper and lower semiconductor chips 2.

【0085】本実施形態5の電子部品モジュール65
は、半導体チップ2を配線フィルム3を一定長さで交互
に折り返えし、折り返しによって形成された下層および
上層の配線フィルム部分間に挟む構造となっていること
から、製造が容易となる。
Electronic component module 65 of the fifth embodiment
Since the semiconductor chip 2 has a structure in which the wiring film 3 is alternately folded back at a constant length and is sandwiched between the wiring film portions of the lower layer and the upper layer formed by folding back, the manufacturing becomes easy.

【0086】本実施形態5においては、半導体チップ2
の代わりにバットリード型半導体装置を折り返しによっ
て形成された下層および上層の配線フィルム部分間に挟
む構造としても前記実施形態同様な効果が得られる。
In the fifth embodiment, the semiconductor chip 2
Instead of, the butt-lead type semiconductor device may be sandwiched between the wiring film portions of the lower layer and the upper layer formed by folding back, and the same effect as that of the above embodiment can be obtained.

【0087】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.

【0088】[0088]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【0089】(1)メモリICを構成する半導体部品は
可撓性の配線フィルムに実装され、かつ半導体部品の上
下面側の配線フィルム部分には露出した電極が設けられ
ていることから、順次積み重ねて実装することができ、
三次元実装に適した電子部品となる。
(1) Since the semiconductor components constituting the memory IC are mounted on a flexible wiring film and exposed electrodes are provided on the wiring film portions on the upper and lower surfaces of the semiconductor components, they are sequentially stacked. Can be implemented as
It becomes an electronic component suitable for three-dimensional mounting.

【0090】(2)また、メモリIC以外のロジックI
C等他のICを組み込んだ三次元実装も可能な電子部品
となる。
(2) Also, logic I other than the memory IC
It becomes an electronic component in which other ICs such as C are incorporated and three-dimensional mounting is possible.

【0091】(3)前記半導体部品の下面側の配線フィ
ルム部分の露出面には接着剤が設けられているため、電
子部品を実装したり順次積み重ねる際固定が容易とな
る。
(3) Since the adhesive is provided on the exposed surface of the wiring film portion on the lower surface side of the semiconductor component, it is easy to fix the electronic components when mounting or sequentially stacking them.

【0092】(4)前記半導体部品は予備電極位置の所
定位置にチップ選択電極を有するメモリ集積回路となっ
ていることから、チップ選択電極の位置が異なる複数の
電子部品を選択して重ねて実装することができ、複数の
電子部品を積み重ねてモジュール化を図った場合、実装
面積を増大させることなくメモリ容量を増大させること
ができる。
(4) Since the semiconductor component is a memory integrated circuit having a chip selection electrode at a predetermined position of the preliminary electrode position, a plurality of electronic components having different chip selection electrode positions are selected and mounted in a stack. When a plurality of electronic components are stacked and modularized, the memory capacity can be increased without increasing the mounting area.

【0093】(5)上下面側に電極を有する電子部品
を、相互に電極を介して多段に積み重ねて接続した構造
となっていることから、電子部品モジュールの三次元実
装化が図れるとともに、実装面積の低減が図れる。ま
た、配線フィルムの配線パターンの選択によって、メモ
リIC以外のロジックIC等他のICの組み込みも達成
できる。
(5) Since electronic components having electrodes on the upper and lower surfaces are stacked and connected to each other through electrodes, the electronic component module can be three-dimensionally mounted and mounted. The area can be reduced. Further, by selecting the wiring pattern of the wiring film, incorporation of other ICs such as a logic IC other than the memory IC can be achieved.

【0094】(6)前記各電子部品はチップ選択電極が
相互に電気的に独立したメモリ集積回路となっているこ
とから、電子部品モジュールの実装面積を増大させるこ
となくメモリ容量の増大を図ることができる。
(6) Since the chip selection electrodes of each electronic component are memory integrated circuits electrically independent of each other, the memory capacity can be increased without increasing the mounting area of the electronic component module. You can

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施形態(実施形態1)である電子
部品の断面図である。
FIG. 1 is a sectional view of an electronic component according to an embodiment (Embodiment 1) of the present invention.

【図2】本実施形態1の電子部品の斜視図である。FIG. 2 is a perspective view of the electronic component according to the first embodiment.

【図3】本実施形態1の電子部品に組み込まれる半導体
チップを示す平面図である。
FIG. 3 is a plan view showing a semiconductor chip incorporated in the electronic component of the first embodiment.

【図4】本実施形態1の電子部品の製造で使用する配線
フィルムの平面図である。
FIG. 4 is a plan view of a wiring film used in manufacturing the electronic component of the first embodiment.

【図5】本実施形態1の電子部品の製造で使用する配線
フィルムの底面図である。
FIG. 5 is a bottom view of a wiring film used in manufacturing the electronic component of the first embodiment.

【図6】本実施形態1の配線フィルムの製造において複
数のフィルムを積み重ねる状態を示す断面図である。
FIG. 6 is a cross-sectional view showing a state in which a plurality of films are stacked in the production of the wiring film of the first embodiment.

【図7】本実施形態1の配線フィルムの構造を示す断面
図である。
FIG. 7 is a cross-sectional view showing the structure of the wiring film of the first embodiment.

【図8】本実施形態1による電子部品モジュールを示す
斜視図である。
FIG. 8 is a perspective view showing the electronic component module according to the first embodiment.

【図9】本実施形態1の電子部品と電子部品モジュール
を実装した状態を示す模式的斜視図である。
FIG. 9 is a schematic perspective view showing a state in which the electronic component and the electronic component module of the first embodiment are mounted.

【図10】本発明の他の実施形態(実施形態2)である
電子部品の断面図である。
FIG. 10 is a sectional view of an electronic component according to another embodiment (second embodiment) of the present invention.

【図11】本実施形態2の電子部品の斜視図である。FIG. 11 is a perspective view of an electronic component according to a second embodiment.

【図12】本発明の他の実施形態(実施形態3)である
電子部品モジュールを示す斜視図である。
FIG. 12 is a perspective view showing an electronic component module according to another embodiment (Embodiment 3) of the present invention.

【図13】本実施形態3の電子部品モジュールの配線接
続状態を示す模式図である。
FIG. 13 is a schematic diagram showing a wiring connection state of the electronic component module of the third embodiment.

【図14】本発明の他の実施形態(実施形態4)である
電子部品モジュールを示す斜視図である。
FIG. 14 is a perspective view showing an electronic component module according to another embodiment (Embodiment 4) of the present invention.

【図15】本実施形態4の電子部品モジュールの配線接
続状態を示す一部の断面図である。
FIG. 15 is a partial cross-sectional view showing a wiring connection state of the electronic component module of the fourth embodiment.

【図16】本発明の他の実施形態(実施形態5)である
電子部品モジュールを示す模式図である。
FIG. 16 is a schematic diagram showing an electronic component module which is another embodiment (embodiment 5) of the present invention.

【図17】本実施形態5である電子部品モジュールの配
線接続状態を示す一部断面図である。
FIG. 17 is a partial cross-sectional view showing a wiring connection state of the electronic component module according to the fifth embodiment.

【符号の説明】[Explanation of symbols]

1…電子部品、2…半導体チップ、2a…チップ選択電
極、3…配線フィルム、4a…チップ選択電極、5a〜
5d…予備電極位置、10…四角形部、11…三角形
部、12,13…表面部、14,15…接着剤、17…
電極、20…裏面部、21…電極、22…裏面部、23
…電極、24…接着剤、30…第1フィルム、31…第
2フィルム、32…配線、33…スルーホール、35…
配線ボード、40…電子部品モジュール、50…リー
ド、51…半導体装置、52…パッケージ、55,6
0,65…電子部品モジュール。
DESCRIPTION OF SYMBOLS 1 ... Electronic component, 2 ... Semiconductor chip, 2a ... Chip selection electrode, 3 ... Wiring film, 4a ... Chip selection electrode, 5a ...
5d ... Preliminary electrode position, 10 ... Square portion, 11 ... Triangle portion, 12, 13 ... Surface portion, 14, 15 ... Adhesive agent, 17 ...
Electrode, 20 ... Back surface part, 21 ... Electrode, 22 ... Back surface part, 23
... Electrodes, 24 ... Adhesives, 30 ... First film, 31 ... Second film, 32 ... Wiring, 33 ... Through holes, 35 ...
Wiring board, 40 ... Electronic component module, 50 ... Lead, 51 ... Semiconductor device, 52 ... Package, 55, 6
0,65 ... Electronic component module.

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成14年6月7日(2002.6.7)[Submission date] June 7, 2002 (2002.6.7)

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【特許請求の範囲】[Claims]

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0010[Correction target item name] 0010

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0010】一個の半導体チップよりなる段と二個の半
導体チップが並置された段が、前記一個の半導体チップ
が前記並置された二個の半導体チップに跨って配置され
るように積層され、前記積層構造の下面には前記半導体
チップに電気的に接続された実装用の一群の電極が設け
られてなることを特徴とするモジュール。
A stage consisting of one semiconductor chip and two halves
The step in which the conductor chips are juxtaposed is the one semiconductor chip.
Are arranged across the two semiconductor chips arranged side by side.
And the semiconductor is formed on the lower surface of the laminated structure.
Provided with a group of mounting electrodes electrically connected to the chip
A module characterized by being formed.

【手続補正3】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0011[Correction target item name] 0011

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0011】前記モジュールはさらに配線フィルムを有
し、前記実装用の一群の電極は前記積層構造の最下層に
位置する配線フィルム部分から下面に突出するように構
成されてなることを特徴とする。
The module further has a wiring film.
Then, the group of electrodes for mounting is on the bottom layer of the laminated structure.
Designed so that it protrudes from the wiring film part where it is located to the lower surface.
It is characterized by being formed.

【手続補正4】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0012[Correction target item name] 0012

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0012】前記半導体チップは前記配線フィルムに形
成された配線層を介して前記実装用の電極に接続されて
なることを特徴とする。
The semiconductor chip is formed on the wiring film.
Connected to the mounting electrodes through the wiring layer
It is characterized by

【手続補正5】[Procedure Amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0013[Correction target item name] 0013

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0013】層状態の複数の半導体部品と、前記各半
導体部品の電極と電極を介して電気的に接続される可撓
性の配線フィルムとを有し、前記配線フィルムは前記最
下段の半導体部品の下面側に延在し下面に電極を有す
る。前記配線フィルムは積層された複数の半導体部品を
包んで構造となっている。
[0013] a plurality of semiconductor components of the product layer state, each of the semiconductor component via the electrode and the electrode and a flexible wiring film is electrically connected, the wiring film is the lowermost semiconductor The part extends to the lower surface side and has an electrode on the lower surface. The wiring film has a structure that wraps a plurality of stacked semiconductor components.

【手続補正6】[Procedure correction 6]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0014[Correction target item name] 0014

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0014】〔0013〕の手段の構成において、
前記配線フィルムは一定長さで交互に折り返えされ、前
記折り返しによって形成された下層および上層の配線フ
ィルム部分間に半導体部品が挟まれている構造となって
いる。
[0014] In the configuration of the means of the previous Symbol [0013],
The wiring film is alternately folded back with a fixed length, and a semiconductor component is sandwiched between the lower and upper wiring film portions formed by the folding back.

【手続補正7】[Procedure Amendment 7]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0015[Name of item to be corrected] 0015

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0015】前記〔0010〕の手段によれば、一部の
段において複数の電子部品を並べて実装し、電子部品モ
ジュールとしていることから、多機能化が図れる。ま
た、電子部品の大きさが異なるものを組み込むことがで
きモジュール化が容易となる。なお、メモリIC以外の
ロジックIC等他のICを組み込んだ三次元実装も可能
な電子部品となる。
According to the above-mentioned [0010] , part of
Mount multiple electronic components side by side in a
Since it is a module, it can be multi-functional. Well
It is also possible to incorporate electronic components of different sizes.
Modularization becomes easy. It should be noted that the electronic component is capable of three-dimensional mounting by incorporating another IC such as a logic IC other than the memory IC.

【手続補正8】[Procedure Amendment 8]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0016[Correction target item name] 0016

【補正方法】削除[Correction method] Delete

【手続補正9】[Procedure Amendment 9]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0017[Correction target item name] 0017

【補正方法】削除[Correction method] Delete

【手続補正10】[Procedure Amendment 10]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0018[Correction target item name] 0018

【補正方法】削除[Correction method] Delete

【手続補正11】[Procedure Amendment 11]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0019[Correction target item name] 0019

【補正方法】削除[Correction method] Delete

【手続補正12】[Procedure Amendment 12]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0020[Correction target item name] 0020

【補正方法】削除[Correction method] Delete

【手続補正13】[Procedure Amendment 13]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0021[Correction target item name] 0021

【補正方法】削除[Correction method] Delete

【手続補正14】[Procedure Amendment 14]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0022[Name of item to be corrected] 0022

【補正方法】削除[Correction method] Delete

【手続補正15】[Procedure Amendment 15]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0023[Name of item to be corrected] 0023

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0023】前記〔0013〕の手段によれば、(a)
複数の半導体部品が積層状態となっていることから、実
装面積を低減できる電子部品モジュールとなる。
According to the means [0013] , (a)
Since the plurality of semiconductor components are in the stacked state, the electronic component module can reduce the mounting area.

【手続補正16】[Procedure Amendment 16]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0026[Correction target item name] 0026

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0026】前記〔0014〕の手段によれば、(a)
前記配線フィルムは一定長さで交互に折り返えされ、前
記折り返しによって形成された下層および上層の配線フ
ィルム部分間に半導体部品が挟まれる構造となっている
ことから、製造が容易となる。
According to the means [0014] , (a)
Since the wiring film is alternately folded back with a constant length, and the semiconductor component is sandwiched between the wiring film portions of the lower layer and the upper layer formed by the folding, the manufacturing becomes easy.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 一個の半導体チップよりなる段と二個の
半導体チップが並置された段が、前記一個の半導体チッ
プが前記並置された二個の半導体チップに跨って配置さ
れるように積層され、前記積層構造の下面には前記半導
体チップに電気的に接続された実装用の一群の電極が設
けられてなることを特徴とするモジュール。
1. A step formed of one semiconductor chip and a step in which two semiconductor chips are juxtaposed are stacked so that the one semiconductor chip is placed across the two juxtaposed semiconductor chips. A module, wherein a group of mounting electrodes electrically connected to the semiconductor chip is provided on a lower surface of the laminated structure.
【請求項2】 前記モジュールはさらに配線フィルムを
有し、前記実装用の一群の電極は前記積層構造の最下層
に位置する配線フィルム部分から下面に突出するように
構成されてなることを特徴とする請求項1記載のモジュ
ール。
2. The module further comprises a wiring film, and the group of electrodes for mounting is configured so as to project from a wiring film portion located at a lowermost layer of the laminated structure to a lower surface. The module according to claim 1, wherein
【請求項3】 前記半導体チップは前記配線フィルムに
形成された配線層を介して前記実装用の電極に接続され
てなることを特徴とする請求項1または請求項2に記載
のモジュール。
3. The module according to claim 1, wherein the semiconductor chip is connected to the mounting electrode via a wiring layer formed on the wiring film.
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914324B2 (en) 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US6956284B2 (en) 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US7053478B2 (en) 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US7081373B2 (en) 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
USRE39628E1 (en) 1999-05-05 2007-05-15 Stakick Group, L.P. Stackable flex circuit IC package and method of making same
US7289327B2 (en) 2006-02-27 2007-10-30 Stakick Group L.P. Active cooling methods and apparatus for modules
US7309914B2 (en) 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
US7310458B2 (en) 2001-10-26 2007-12-18 Staktek Group L.P. Stacked module systems and methods
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US7335975B2 (en) 2001-10-26 2008-02-26 Staktek Group L.P. Integrated circuit stacking system and method
US7371609B2 (en) 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US7443023B2 (en) 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US7446410B2 (en) 2004-09-03 2008-11-04 Entorian Technologies, Lp Circuit module with thermal casing systems
US7468893B2 (en) 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
US7485951B2 (en) 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US7511969B2 (en) 2006-02-02 2009-03-31 Entorian Technologies, Lp Composite core circuit module system and method
US7522421B2 (en) 2004-09-03 2009-04-21 Entorian Technologies, Lp Split core circuit module
US7579687B2 (en) 2004-09-03 2009-08-25 Entorian Technologies, Lp Circuit module turbulence enhancement systems and methods
USRE41039E1 (en) 2000-01-13 2009-12-15 Entorian Technologies, Lp Stackable chip package with flex carrier
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7768796B2 (en) 2004-09-03 2010-08-03 Entorian Technologies L.P. Die module system

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE39628E1 (en) 1999-05-05 2007-05-15 Stakick Group, L.P. Stackable flex circuit IC package and method of making same
USRE41039E1 (en) 2000-01-13 2009-12-15 Entorian Technologies, Lp Stackable chip package with flex carrier
US7256484B2 (en) 2001-10-26 2007-08-14 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7053478B2 (en) 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US6955945B2 (en) 2001-10-26 2005-10-18 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7485951B2 (en) 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US6956284B2 (en) 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US7606048B2 (en) 2001-10-26 2009-10-20 Enthorian Technologies, LP Integrated circuit stacking system
US7310458B2 (en) 2001-10-26 2007-12-18 Staktek Group L.P. Stacked module systems and methods
US6914324B2 (en) 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7335975B2 (en) 2001-10-26 2008-02-26 Staktek Group L.P. Integrated circuit stacking system and method
US7371609B2 (en) 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US7495334B2 (en) 2001-10-26 2009-02-24 Entorian Technologies, Lp Stacking system and method
US7081373B2 (en) 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
US7522421B2 (en) 2004-09-03 2009-04-21 Entorian Technologies, Lp Split core circuit module
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US7459784B2 (en) 2004-09-03 2008-12-02 Entorian Technologies, Lp High capacity thin module system
US7468893B2 (en) 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
US7443023B2 (en) 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US7768796B2 (en) 2004-09-03 2010-08-03 Entorian Technologies L.P. Die module system
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7446410B2 (en) 2004-09-03 2008-11-04 Entorian Technologies, Lp Circuit module with thermal casing systems
US7579687B2 (en) 2004-09-03 2009-08-25 Entorian Technologies, Lp Circuit module turbulence enhancement systems and methods
US7626259B2 (en) 2004-09-03 2009-12-01 Entorian Technologies, Lp Heat sink for a high capacity thin module system
US7606042B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp High capacity thin module system and method
US7309914B2 (en) 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
US7511969B2 (en) 2006-02-02 2009-03-31 Entorian Technologies, Lp Composite core circuit module system and method
US7289327B2 (en) 2006-02-27 2007-10-30 Stakick Group L.P. Active cooling methods and apparatus for modules
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction

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