JP2003036176A - 割り込み処理システム - Google Patents

Abstract

(57)【要約】 【課題】 割り込み処理のように、予め予測できない時
点に制御の流れが変化する処理に対しても、性能を低下
させないようにすることができる割り込み処理システム
を提供する。 【解決手段】 割り込み処理システムは、コンピュータ
システムにおける割り込み処理のプログラムを実行する
割り込み処理プログラム６と、任意のプログラム中の随
所でポーリングによる割り込み要求発生の検査を行い、
割り込み要求発生が検出されたときに割り込み処理プロ
グラム６を起動させるポーリング処理部２と、割り込み
要求発生に基づいて通常の割り込み処理により割り込み
処理プログラムを起動させる通常割り込み処理部７と、
通常割り込み処理部７による通常の割り込み処理を所定
時間だけ遅延させる遅延処理部とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、オペレー
ティング・システム（ＯＳ）に適用して好適な割り込み
処理システムに関するものである。

【０００２】

【従来の技術】一般に、コンピュータシステムは、周辺
のハードウエアにおいてソフトウエアの介在が必要な事
象が発生した際に、割り込み要求をプロセッサに送出す
ることによって、その時点で実行されていたプログラム
の実行を中断し、割り込み処理プログラムを起動する機
構を有することが一般的であった。

【０００３】一方、近年のプロセッサは、以下の機構を
採用することによって、その性能を飛躍的に高めてい
る。第１に、多数のステージからなるパイプライン構造
を設けるようにしていた。第２に、キャッシュメモリを
設けるようにしていた。第３に、多数のレジスタを設け
るようにしていた。第４に、分岐予測機構を設けるよう
にしていた。

【０００４】このような従来の手法では、割り込み処理
要求の発生をプロセッサが検知し、これを受けて、オペ
レーティングシステムが現在のプロセッサの状態を保存
した後に、割り込み処理プログラムを起動していた。そ
して、割り込み処理の完了時に、保存されていた状態を
復元することによって、割り込みによって中断されてい
た処理を再開していた。

【０００５】

【発明が解決しようとする課題】上述した従来の機構
は、割り込み処理のように、予め予測できない時点に制
御の流れが変化する処理に対する性能が相対的に低くな
るという不都合があった。

【０００６】さらに、いわゆるギガビットイーサネット
（登録商標）などのように１２μｓｅｃ毎に割り込みが
発生し得るより高速な通信機構では、大変高い頻度で割
り込み要求が発生する。例えば、１Ｇｂｐｓの通信速度
で１５００バイトのパケットを受信した場合、１２マイ
クロ秒毎に１パケットが受信されることになる。パケッ
ト受信毎に割り込みを発生するという一般的なハードウ
エア構成を採用した場合、１２マイクロ秒ごとに割り込
み処理を行う必要が生じることになるため、このような
高速割り込みに対応し難いという不都合があった。

【０００７】また、セットトップボックスなどのよう
に、内部に多数の割り込み発生源を格納する必要がある
システムにおいても、割り込み処理に費やされる時間が
全処理時間に占める割合が高くなる傾向があるという不
都合があった。

【０００８】仮に、割り込み発生間隔が予測可能であれ
ば、オペレーティングシステムによるタイマデバイスの
ポーリングによって、この問題を解決することが可能で
ある。（参考文献：Ｍｏｈｉｔ Ａｒｏｎ ａｎｄ Ｐ
ｅｔｅｒ Ｄｒｕｓｃｈｅｌ，“Ｓｏｆｔ Ｔｉｍｅｒ
ｓ Ｅｆｆｉｃｉｅｎｔ ＭｉｃｒｏｓｅｃｏｎｄＳｏ
ｆｔｗａｒｅ Ｔｉｍｅｒ Ｓｕｐｐｏｒｔ ｆｏｒ
Ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｉｎｇ，”ＡＣＭ Ｔ
ｒａｎｓａｃｔｉｏｎ ｏｎ Ｃｏｍｐｕｔｅｒ Ｓｙ
ｓｔｅｍｓ，ｖｏｌ．１８，Ｎｏ．３，Ａｕｇｕｓｔ
２０００．）

【０００９】しかし、予め割り込み発生間隔が予測でき
ない割り込み発生源では、このような手法を適用するこ
とができないという不都合があった。上述した従来の機
構では、第１の多数のステージからなるパイプライン構
造では、割り込み時の途中の処理の無駄となる。具体的
には、一般的に、プロセッサは割り込み処理を開始また
は終了する前に、パイプライン中に残されている命令実
行の途中結果が一掃されるまで待つか、あるいはこれら
を捨てる必要がある。これによって、パイプライン中の
各ステージの稼働率が低下し、結果として、プロセッサ
の性能が低下するという不都合があった。

【００１０】また、第２のキャッシュメモリでは、割り
込み時の処理復帰後の性能低下となる。具体的には、割
り込み処理プログラムの実行によって、プロセッサのキ
ャッシュメモリが、割り込みによって中断されたプログ
ラムとは無関係な内容に書き換えられる。そのため、割
り込み処理から復帰したとき、中断されていたプログラ
ムの実行効率が低下するという不都合があった。

【００１１】また、第３の多数のレジスタでは、プロセ
ッサの状態を記憶するための処理が多くなる。具体的に
は、今日のマイクロプロセッサは多数のレジスタを備え
ている。そのため、これらを保存または復元する処理に
多くの時間を費やすという不都合があった。

【００１２】また、第４の分岐予測機構では、割り込み
直後の予測が外れやすくなる。具体的には、分岐予測機
構を備えたプロセッサの場合、割り込み処理プログラム
の実行によって分岐予測バッファの内容が更新され、割
り込み処理からの復帰後に分岐予測ミスの発生率が高ま
るため、性能が低下するという不都合があった。

【００１３】そこで、本発明は、かかる点に鑑みてなさ
れたものであり、割り込み処理のように、予め予測でき
ない時点に制御の流れが変化する処理に対しても、性能
を低下させないようにすることができる割り込み処理シ
ステムを提供することを課題とする。

【００１４】

【課題を解決するための手段】本発明の割り込み処理シ
ステムは、コンピュータシステムにおける割り込み処理
を行う割り込み処理システムにおいて、コンピュータシ
ステムにおける割り込み処理のプログラムを実行する割
り込み処理プログラム実行部と、コンピュータシステム
の任意のプログラム中の随所でポーリングによる割り込
み要求発生の検査を行い、割り込み要求発生が検出され
たときに割り込み処理プログラムを起動させるポーリン
グ処理部と、割り込み要求発生に基づいて通常の割り込
み処理により割り込み処理プログラムを起動させる通常
割り込み処理部と、通常割り込み処理部による通常の割
り込み処理を所定時間だけ遅延させる遅延処理部とを備
えたものである。

【００１５】従って本発明によれば、以下の作用をす
る。オペレーティングシステムが所定の処理を行うとき
をポーリング処理部の検査時判断部が判断して、ポーリ
ング処理部の検査部が割り込み要求の検査を行う。この
ような、ポーリング処理により処理のオーバーヘッドを
削減する。

【００１６】また、ポーリング処理部に加えて、割り込
み要求が発生してからプロセッサに割り込み要求入力が
到達するまでの時間を意図的に遅らせる遅延処理部を併
用する。

【００１７】これによって、ポーリング処理部によるオ
ーバーヘッドの削減効果を維持しつつ、遅延処理部によ
り、ある一定時間以上、割り込み要求発生の検知が遅れ
ないことを保証する。

【００１８】ポーリング処理部の検査時判断部による判
断時点で、検査部が割り込み要求の検査を行う。この検
査部による検査が十分高い頻度で行われなかった際に、
すなわち、遅延された割り込み要求入力がプロセッサに
到達されたときに、通常割り込み処理部により割り込み
処理プログラムが起動される。この遅延時間に、通常の
システムにおける割り込み応答時間を加えた時間が、最
大割り込み応答時間となる。

【００１９】このような全割り込み要求を遅延させる遅
延処理部を用いることにより、割り込み要求信号を遅延
させることができるので、システムの最大割り込み応答
時間を保証しつつ、ポーリング処理部による割り込み処
理の起動の確率を高くすることができる。

【００２０】また、本発明の割り込み処理システムは、
コンピュータシステムにおけるタイマ割り込み処理を行
う割り込み処理システムにおいて、コンピュータシステ
ムにおけるタイマ割り込み処理のプログラムを実行する
タイマ割り込み処理プログラム実行部と、コンピュータ
システムの任意のプログラム中の随所でポーリングによ
る割り込み要求発生の検査を行い、タイマ割り込み要求
発生が検出されたときにタイマ割り込み処理プログラム
を起動させるポーリング処理部と、タイマ割り込み要求
発生に基づいて通常の割り込み処理によりタイマ割り込
み処理プログラムを起動させるタイマ割り込み処理部
と、タイマ割り込み処理部によるタイマ割り込み処理を
所定時間だけ遅延させる遅延処理部とを備えたものであ
る。

【００２１】従って本発明によれば、以下の作用をす
る。遅延処理部の設定タイマリストには、設定後、いま
だ設定時刻に達していないタイマごとに、タイマ待ち情
報が用意されている。これらタイマ待ち情報は、双方向
リンクリストを構成する。

【００２２】また、遅延処理部のタイマ待ち情報は、タ
イマ設定時刻、許容遅延時間、手続きポインタを有して
いる。

【００２３】遅延処理部の設定タイマリストに対して、
タイマ待ち情報は、タイマ設定時刻が短いものから順に
並べられている。手続きポインタは、設定時間経過後に
呼び出すべき手続きを指示するポインタである。

【００２４】タイマ待ち情報のタイマ設定時刻の経過後
に、まだ設定時間が経過していないタイマ設定時刻のタ
イマ待ち情報の手続きを手続きポインタが呼び出す指示
をする。

【００２５】これによって、ポーリング処理部によって
設定タイマリストに対してタイマ待ち情報のタイマの時
間切れ発生の検査をすることによりオーバーヘッド削減
効果を得つつ、ある一定時間以上、設定タイマリストに
対してタイマ待ち情報のタイマ検知が遅れないことを保
証する。

【００２６】すなわち、タイマ待ち情報のタイマ設定時
刻に対する許容遅延時間により、タイマ応答時間の最大
値を超えない範囲で、タイマ設定時刻よりも遅い時間に
タイマ割り込み処理部によりタイマ割り込み処理プログ
ラムに対して割り込みを発生させるように設定タイマリ
ストを設定する。

【００２７】これによって、タイマ割り込み処理部によ
りタイマ割り込み処理プログラムに対して割り込みが発
生する前にポーリング処理部によって設定タイマリスト
に対してタイマ待ち情報のタイマ設定時刻となったこと
が検知される可能性を高める。

【００２８】

【発明の実施の形態】本発明の実施の形態を以下に説明
する。本実施の形態の割り込み処理システムは、オペレ
ーティングシステムによる割り込み要求信号のポーリン
グ機構と、割り込み要求信号に対するプロセッサの割り
込み応答時間を意図的に遅らせる機構とを組み合わせる
ことによって、割り込み処理によって発生するオーバー
ヘッドを削減するものである。

【００２９】図１は、本実施の形態に適用される全割り
込み要求を一律に遅延させる場合の割り込み要求機構の
ハードウエア構成を示す図である。上述した従来の機構
で、第１の多数のステージからなるパイプライン構造に
よる、プロセッサの性能が低下するという不都合、およ
び第３の多数のレジスタによる、これらを保存または復
元する処理に多くの時間を費やすという不都合について
は、予め予測できない時点に割り込み処理が開始される
ために発生する問題である。

【００３０】したがって、図１において示すように、オ
ペレーティングシステム（ＯＳ）１内で実行されるプロ
グラム中に、検査部４により割り込み要求信号ＩＲ１，
ＩＲ２・・・ＩＲｎが入力される割り込み要求レジスタ
９における割り込み要求の発生を検査し、必要に応じて
起動部５により割り込み処理プログラム６を呼び出すポ
ーリング処理部２を埋め込むことによって、上述した問
題を解決することができる。

【００３１】ここで、問題となるのは、どのプログラム
の、どの位置にこのコードを埋め込むかということであ
る。このポーリング処理が有効であるためには、十分高
い頻度で実行される箇所に、割り込み要求検査コードを
挿入する必要がある。

【００３２】さらに、アプリケーションプログラムのキ
ャッシュメモリヒット率や分岐予測効率を悪化させない
ためには、あるプログラム（例えば、アプリケーション
プログラムとは限らず、オペレーティングシステムソフ
トウエアであっても良い。）から他のアプリケーション
プログラムへ制御が移行する直前か、または、引き続き
アプリケーションプログラムが実行される可能性が低い
箇所で検査を行うことが望ましい。

【００３３】このような位置で検査を行うことによっ
て、上述した問題の内、第２のキャッシュメモリによ
る、割り込み処理から復帰したとき、中断されていたプ
ログラムの実行効率が低下するという不都合、および第
４の分岐予測機構による、割り込み処理プログラムの実
行によって分岐予測バッファの内容が更新され、割り込
み処理からの復帰後に分岐予測ミスの発生率が高まるた
め、性能が低下するという不都合を解決することができ
る。

【００３４】そこで、オペレーティングシステムが以下
の処理を行うときをポーリング処理部２の検査時判断部
３が判断して、ポーリング処理部２の検査部４が割り込
み要求の検査を行うようにする。

【００３５】第１に、システムコール処理の終了直前に
行う。ここで、システムコールとは、オペレーティング
システムに内蔵されている入出力ルーチンなどを、ユー
ザやアプリケーションプログラムが使うことを指してい
る。

【００３６】第２に、例外処理の終了直前、例えば、メ
モリ保護例外処理の終了直前に行う。第３に、ＣＰＵが
なにもプログラムを実行していないアイドリング状態に
ある時点に行う。

【００３７】上述した第１、第２、および第３の場合に
は、コンパイラがレジスタの割付をするので、復元すべ
きレジスタ数が半分程度で済むことになる。

【００３８】これらの処理は、本実施の形態の目的に十
分なほど頻繁に実行されることが上述した参考文献で報
告されている。このような、ポーリング処理により上述
した処理のオーバーヘッドを削減することができる。

【００３９】ところが、割り込み応答時間の最大値を保
証する必要がある場合がしばしばある。このような場
合、オペレーティングシステム（ＯＳ）１によるポーリ
ング処理部２だけでは不十分である。また、最大値を保
証する必要はないものの、応答時間の増大が性能の劣化
につながる場合も多い。

【００４０】そこで、本実施の形態では、上述したポー
リング処理部２に加えて、割り込み要求が発生してから
プロセッサ１４に割り込み要求入力ＩＲｉが到達するま
での時間を意図的に遅らせる遅延機能を有する割り込み
要求機構を併用することを提案する。

【００４１】これによって、ポーリング処理部２による
オーバーヘッドの削減効果を維持しつつ、ある一定時間
以上、割り込み要求発生の検知が遅れないことを保証す
ることができる。

【００４２】上述した検査時判断部３による第１、第２
および第３の判断時点で、検査部４が割り込み要求の検
査を行う。この検査部４による検査が十分高い頻度で行
われなかった際に、すなわち、遅延された割り込み要求
入力ＩＲｉがプロセッサ１４に到達されたときに、通常
割り込み処理部７により割り込み処理プログラム６が起
動されることになる。

【００４３】以下に、遅延機能を有する割り込み要求機
構について説明する。割り込み要求信号ＩＲ１，ＩＲ
２，・・・ＩＲｎは、ある割り込み発生源が割り込み処
理を要求しているとき、ハイレベルＨ（または１）にな
る信号である。

【００４４】割り込み要求レジスタ９は、現在発生して
いる割り込み要求を、オペレーティングシステム（Ｏ
Ｓ）１内のポーリング処理部２の検査部４が読み出すこ
とが可能なレジスタである。

【００４５】割り込みサービス中レジスタ１０は、アン
ド回路１１およびオア回路１２を介して、プロセッサ１
４に割り込み要求入力ＩＲｉを伝達するためのレジスタ
であり、オペレーティングシステム（ＯＳ）１内のポー
リング処理部２の検査部４が読み出すことが可能なレジ
スタである。

【００４６】立ち上がり遅延回路１３は、入力信号がロ
ーレベルＬ（または０）からハイレベルＨ（または１）
に変化してから、一定期間経過後に出力をハイレベルＨ
（または１）に変化させ、入力信号がハイレベルＨ（ま
たは１）からローレベルＬ（または０）に変化したとき
には、即座に出力をローレベルＬ（または０）に変化さ
せる回路である。

【００４７】この遅延時間に、通常のシステムにおける
割り込み応答時間を加えた時間が、最大割り込み応答時
間となる。具体的には、例えば、システム仕様上で保証
したい最大応答時間が５００μｓｅｃのとき、オペレー
ティングシステム（ＯＳ）１が割り込み処理に要する時
間１０μｓｅｃを引いた４９０μｓｅｃを遅延時間とし
て設定するようにする。

【００４８】また、可変設定部８は、立ち上がり遅延回
路１３に対してソフトウエアにより遅延時間を変化可能
に設定するものである。ここで、割り込み要求時間に対
して厳しい要求を課している割り込み発生源を備えたシ
ステムも存在している。このような場合に対応するた
め、遅延時間を０にできるよう構成することも可能であ
る。

【００４９】このような全割り込み要求を一律に遅延さ
せる場合の割り込み要求機構を用いることにより、全て
の割り込み要求信号の論理和を一律に遅延させることが
できるので、システムの最大割り込み応答時間を保証し
つつ、ポーリング処理部２による割り込み処理の起動の
確率を高くすることができる。

【００５０】図２は、各割り込み発生源ごとに遅延時間
を変える場合の割り込み要求機構のハードウエア構成を
示す図である。ここでは、図１と同一の構成は同一の符
号を付して、その説明を省略し、異なる構成のみを説明
する。

【００５１】割り込みマスクレジスタ１５は、アンド回
路１１およびオア回路１２を介して、プロセッサ１４へ
の割り込み要求入力ＩＲｉの伝達を制限するためのレジ
スタであり、オペレーティングシステム（ＯＳ）１内の
ポーリング処理部２の検査部４が読み出しまたは書き込
みが可能なレジスタである。

【００５２】立ち上がり遅延回路１３は、各割り込み発
生源ごとに遅延時間を変えて設定され、入力信号がロー
レベルＬ（または０）からハイレベルＨ（または１）に
変化してから、一定期間経過後に出力をハイレベルＨ
（または１）に変化させ、入力信号がハイレベルＨ（ま
たは１）からローレベルＬ（または０）に変化したとき
には、即座に出力をローレベルＬ（または０）に変化さ
せる回路である。

【００５３】図２においては、立ち上がり遅延回路１３
−１、１３−２・・・１３−ｎにより各割り込み発生源
毎に異なる遅延時間による遅延を行った後に、オア回路
１２によりそれらの論理和をとるようにしている。

【００５４】このような各割り込み発生源ごとに遅延時
間を変える場合の割り込み要求機構を用いることによ
り、各割り込み発生源毎に最適な遅延時間を選択して遅
延させることができるので、システムの最大割り込み応
答時間および各割り込み発生源毎に最適な遅延時間を保
証しつつ、ポーリング処理部２による割り込み処理の起
動の確率を高くすることができる。

【００５５】図１に示した全割り込み要求を一律に遅延
させる場合の割り込み要求機構は図２に示した各割り込
み発生源ごとに遅延時間を変える場合の割り込み要求機
構に比べて、ハードウエアの規模を小さくすることがで
きるという効果がある。

【００５６】これに対して、図２に示した各割り込み発
生源ごとに遅延時間を変える場合の割り込み要求機構
は、各割り込み発生源毎に最適な遅延時間を設定するこ
とができるという効果を奏する。

【００５７】また、これに限らず、図１に示した全割り
込み要求を一律に遅延させる場合の割り込み要求機構
と、図２に示した各割り込み発生源ごとに遅延時間を変
える場合の割り込み要求機構とを組み合わせて適用する
ことも可能である。

【００５８】すなわち、一部の割り込み発生源について
は図１に示すようにオア回路１２によりそれらの論理和
の後に立ち上がり遅延回路１３−１、１３−２・・・１
３−ｎにより遅延させるようにし、他の割り込み発生源
については図２に示すように個別に立ち上がり遅延回路
１３−１、１３−２・・・１３−ｎにより遅延を行って
からオア回路１２によりそれらの論理和を取るように構
成しても良い。

【００５９】このように本実施の形態によれば、以下の
ような性能低下を削減する効果が得られる。まず、割り
込み処理の開始または終了時に、多数のレジスタの状態
を保存または復元する処理に要する多くの時間の消費を
低減することができる。

【００６０】また、割り込み処理の開始または終了する
前に、多数のステージからなるパイプライン中に残され
ている命令実行の途中結果が一掃されるまで待つか、あ
るいはこれらを捨てることによる、パイプライン中の各
ステージの稼働率の低下、結果として、プロセッサの性
能低下を低減することができる。

【００６１】また、割り込み処理プログラムの実行によ
るキャッシュメモリが、割り込みによって中断されたプ
ログラムとは無関係な内容に書き換えられることによ
る、割り込み処理から復帰したときに中断されていたプ
ログラムの実行効率の低下を低減することができる。

【００６２】また、割り込み処理プログラムの実行によ
る分岐予測バッファの内容が更新され、割り込み処理か
らの復帰後に分岐予測ミスの発生率が高まることによ
る、性能の低下を低減することができる。

【００６３】次に、本実施の形態の他の割り込み処理シ
ステムについて説明する。本実施の形態の他の割り込み
処理システムは、オペレーティングシステムによるタイ
マの時間切れ発生の検査をするポーリング処理部と、タ
イマ割り込みの発生を意図的に遅らせるデータ構造とを
組み合わせることによって、タイマ割り込み処理によっ
て発生するオーバーヘッドを削減するものである。

【００６４】図３は、タイマ割り込みを遅延させる場合
の割り込み要求のデータ構造を示す図である。図３にお
いて、ポーリング処理部２は、上述した図１および図２
に示したものと同様であるので、その説明を省略する。
設定タイマリスト３１には、設定後、いまだ設定時刻に
達していないタイマごとに、タイマ待ち情報３２−１、
３２−２、３２−３・・・が用意されている。これらタ
イマ待ち情報３２−１、３２−２、３２−３・・・は、
双方向リンクリストを構成している。

【００６５】また、タイマ待ち情報３２−１は、タイマ
設定時刻３２−１−１、許容遅延時間３２−１−２、手
続きポインタ３２−１−３を有している。また、タイマ
待ち情報３２−２は、タイマ設定時刻３２−２−１、許
容遅延時間３２−２−２、手続きポインタ３２−２−３
を有している。また、タイマ待ち情報３２−３は、タイ
マ設定時刻３２−３−１、許容遅延時間３２−３−２、
手続きポインタ３２−３−３を有している。

【００６６】設定タイマリスト３１に対して、タイマ待
ち情報３２−１、３２−２、３２−３・・・は、タイマ
設定時刻３２−１−１、タイマ設定時刻３２−２−１、
タイマ設定時刻３２−３−１・・・が短いものから順に
並べられている。手続きポインタ３２−１−３、手続き
ポインタ３２−２−３、手続きポインタ３２−３−３
は、設定時間経過後に呼び出すべき手続きを指示するポ
インタである。

【００６７】具体的には、タイマ待ち情報３２−１のタ
イマ設定時刻３２−１−１経過後に、まだ設定時間が経
過していないタイマ設定時刻３２−２−１のタイマ待ち
情報３２−２の手続きを手続きポインタ３２−２−３が
呼び出す指示をする。このとき、タイマ待ち情報３２−
１に替えてタイマ待ち情報３２−２を最前列に並べ替え
る。

【００６８】また、タイマ待ち情報３２−２のタイマ設
定時刻３２−２−１経過後に、まだ設定時間が経過して
いないタイマ設定時刻３２−３−１のタイマ待ち情報３
２−３の手続きを手続きポインタ３２−３−３が呼び出
す指示をする。このとき、タイマ待ち情報３２−２に替
えてタイマ待ち情報３２−３を最前列に並べ替える。

【００６９】これによって、ポーリング処理部２によっ
て設定タイマリスト３１に対してタイマ待ち情報３２−
１、３２−２、３２−３・・・のタイマの時間切れ発生
の検査をすることによりオーバーヘッド削減効果を得つ
つ、ある一定時間以上、設定タイマリスト３１に対して
タイマ待ち情報３２−１、３２−２、３２−３・・・の
タイマ検知が遅れないことを保証することができる。

【００７０】すなわち、タイマ待ち情報３２−１、３２
−２、３２−３・・・のタイマ設定時刻３２−１−１、
３２−２−１、３２−３−１・・・に対する許容遅延時
間３２−１−２、３２−２−２、３２−３−２・・・に
より、タイマ応答時間の最大値を超えない範囲で、タイ
マ設定時刻３２−１−１、３２−２−１、３２−３−１
・・・よりも遅い時間にタイマ割り込み処理部３４によ
りタイマ割り込み処理プログラム３３に対して割り込み
を発生させるように設定タイマリスト３１を設定する。

【００７１】これによって、タイマ割り込み処理部３４
によりタイマ割り込み処理プログラム３３に対して割り
込みが発生する前にポーリング処理部２によって設定タ
イマリスト３１に対してタイマ待ち情報３２−１、３２
−２、３２−３・・・のタイマ設定時刻３２−１−１、
３２−２−１、３２−３−１・・・となったことが検知
される可能性を高めることができる。

【００７２】図４は、タイマ登録処理の手順を示すフロ
ーチャートである。図４のタイマ登録処理は、オペレー
ティングシステム（ＯＳ）１内のアプリケーションプロ
グラムが設定タイマリスト３１に対するタイマ待ち情報
３２−１、３２−２、３２−３・・・のように新しくタ
イマ登録するときの動作を示すものである。

【００７３】図４において、ステップＳ１で、現在時刻
がタイマ設定時刻より小さいか否かを判断する。ステッ
プＳ１で現在時刻がタイマ設定時刻より小さいときは、
ステップＳ２へ進み、ステップＳ２で、タイマ待ち情報
のための領域を割り当てる。ステップＳ３で、タイマ待
ち情報を初期化する。

【００７４】ステップＳ４で、設定タイマリストに挿入
する。ステップＳ５で、先頭に挿入されたか否かを判断
する。ステップＳ５で先頭に挿入されたときは、ステッ
プＳ６へ進んで、ステップＳ６で、設定時刻＋許容遅延
時間に割り込みを発生させるようにタイマハードウエア
を設定して、タイマ登録処理を完了する。

【００７５】ステップＳ１で現在時刻がタイマ設定時刻
より小さいときは、ステップＳ７へ進み、ステップＳ７
で、設定時間経過後に呼び出すべき手続きを呼び出し
て、タイマ登録処理を完了する。

【００７６】図５は、ポーリング処理の手順を示すフロ
ーチャートである。図５のポーリング処理は、オペレー
ティングシステム（ＯＳ）１内のポーリング処理部２が
設定タイマリスト３１に対してタイマの時間切れ発生の
検査をするときの動作を示すものである。

【００７７】図５において、ステップＳ１１で、設定タ
イマリストは空か否かを判断する。ステップＳ１１で設
定タイマリストが空でないときは、ステップＳ１２へ進
んで、ステップＳ１２で、先頭タイマ待ち情報のタイマ
設定時刻に達しているか否かを判断する。

【００７８】ステップＳ１２で先頭タイマ待ち情報のタ
イマ設定時刻に達しているときは、ステップＳ１３へ進
んで、ステップＳ１３で、先頭タイマ待ち情報の除去を
行う。

【００７９】ステップＳ１４で、設定時間経過後に呼び
出すべき手続きを呼び出して、ステップＳ１１へ戻っ
て、ステップＳ１１〜ステップＳ１４までの判断および
処理を繰り返す。そして、ステップＳ１１で設定タイマ
リストが空のときは、ポーリング処理を完了する。

【００８０】図６は、タイマ割り込み処理の手順を示す
フローチャートである。図６のタイマ割り込み処理は、
オペレーティングシステム（ＯＳ）１内のタイマ割り込
み処理部３４が設定タイマリスト３１に対してタイマ割
り込み処理を行うときの動作を示すものである。

【００８１】図６において、ステップＳ２１で、先頭タ
イマ待ち情報の除去を行う。ステップＳ２２で、設定時
間経過後に呼び出すべき手続きを呼び出す。ステップＳ
２３で、設定タイマリストは空か否かを判断する。ステ
ップＳ２３で設定タイマリストが空でないときは、ステ
ップＳ２４へ進み、ステップＳ２４で、先頭タイマ待ち
情報のタイマ設定時刻に達しているか否かを判断する。

【００８２】ステップＳ２４で先頭タイマ待ち情報のタ
イマ設定時刻に達しているときは、ステップＳ２１へ戻
り、ステップＳ２１〜ステップＳ２４までの判断および
処理を繰り返す。そして、ステップＳ２３で設定タイマ
リストが空のとき、および、ステップＳ２４で先頭タイ
マ待ち情報のタイマ設定時刻に達していないときは、タ
イマ割り込み処理を完了する。

【００８３】図７は、先頭タイマ待ち情報の除去を示す
フローチャートである。図７の先頭タイマ待ち情報の除
去は、オペレーティングシステム（ＯＳ）１内のタイマ
割り込み処理部３４が設定タイマリスト３１に対して先
頭タイマ待ち情報の除去を行うときの動作のサブルーチ
ンを示すものである。このサブルーチンは、図５に示し
たステップＳ１３および図６に示したステップＳ２１に
対応するものである。

【００８４】ステップＳ３１で、先頭のタイマ待ち情報
をリストから除去する。ステップＳ３２で、設定タイマ
リストは空か否かを判断する。ステップＳ３２で設定タ
イマリストが空でないときは、ステップＳ３３へ進み、
ステップＳ３３で、先頭要素の設定時刻＋許容遅延時間
に割り込みを発生させるようにタイマハードウエアを設
定して、先頭タイマ待ち情報の除去を完了する。ステッ
プＳ３２で設定タイマリストが空のときは、ステップＳ
３４へ進み、ステップＳ３４で、割り込みを発生させな
いようにタイマハードウエアを設定する。

【００８５】このように本実施の形態によれば、特別な
ハードウエアを必要とすることなく、タイマ応答時間の
最大値を限定し、かつ、以下のような性能低下を削減す
る効果が得られる。

【００８６】まず、タイマ割り込み処理の開始または終
了時に、多数のレジスタの状態を保存または復元する処
理に要する多くの時間の消費を低減することができる。

【００８７】また、タイマ割り込み処理の開始または終
了する前に、多数のステージからなるパイプライン中に
残されている命令実行の途中結果が一掃されるまで待つ
か、あるいはこれらを捨てることによる、パイプライン
中の各ステージの稼働率の低下、結果として、プロセッ
サの性能低下を低減することができる。

【００８８】また、タイマ割り込み処理プログラムの実
行によるキャッシュメモリが、割り込みによって中断さ
れたプログラムとは無関係な内容に書き換えられること
による、割り込み処理から復帰したときに中断されてい
たプログラムの実行効率の低下を低減することができ
る。

【００８９】また、タイマ割り込み処理プログラムの実
行による分岐予測バッファの内容が更新され、割り込み
処理からの復帰後に分岐予測ミスの発生率が高まること
による、性能の低下を低減することができる。

【００９０】

【発明の効果】この発明の割り込み処理システムは、コ
ンピュータシステムにおける割り込み処理を行う割り込
み処理システムにおいて、コンピュータシステムにおけ
る割り込み処理のプログラムを実行する割り込み処理プ
ログラム実行部と、コンピュータシステムの任意のプロ
グラム中の随所でポーリングによる割り込み要求発生の
検査を行い、割り込み要求発生が検出されたときに割り
込み処理プログラムを起動させるポーリング処理部と、
割り込み要求発生に基づいて通常の割り込み処理により
割り込み処理プログラムを起動させる通常割り込み処理
部と、通常割り込み処理部による通常の割り込み処理を
所定時間だけ遅延させる遅延処理部とを備えたので、割
り込み処理の開始または終了時に、多数のレジスタの状
態を保存または復元する処理に要する多くの時間の消費
を低減することができる。また、割り込み処理の開始ま
たは終了する前に、多数のステージからなるパイプライ
ン中に残されている命令実行の途中結果が一掃されるま
で待つか、あるいはこれらを捨てることによる、パイプ
ライン中の各ステージの稼働率の低下、結果として、プ
ロセッサの性能低下を低減することができる。また、割
り込み処理プログラムの実行によるキャッシュメモリ
が、割り込みによって中断されたプログラムとは無関係
な内容に書き換えられることによる、割り込み処理から
復帰したときに中断されていたプログラムの実行効率の
低下を低減することができる。また、割り込み処理プロ
グラムの実行による分岐予測バッファの内容が更新さ
れ、割り込み処理からの復帰後に分岐予測ミスの発生率
が高まることによる、性能の低下を低減することができ
るという効果を奏する。

【００９１】また、この発明の割り込み処理システム
は、上述において、ポーリング処理部は、コンピュータ
システムのプログラムの実行の可能性の低い時点を判断
する検査時判断部と、検査時判断部により判断された時
点で割り込み要求発生の検査を行う検査部と、検査部に
より割り込み要求発生が検出されたときに割り込み処理
プログラムを起動させる起動部とを有するので、ポーリ
ング処理により処理のオーバーヘッドを削減することが
できるという効果を奏する。

【００９２】また、この発明の割り込み処理システム
は、上述において、遅延処理部による遅延時間をポーリ
ング処理部による検査時に応じて可変に設定する可変設
定部を有するので、遅延処理部に対してソフトウエアに
より遅延時間を変化可能に設定することができるという
効果を奏する。

【００９３】また、この発明の割り込み処理システム
は、上述において、遅延処理部は、複数の割り込み要求
を一律に遅延させるので、全ての割り込み要求信号の論
理和を一律に遅延させることができるので、システムの
最大割り込み応答時間を保証しつつ、ポーリング処理部
による割り込み処理の起動の確率を高くすることができ
るという効果を奏する。

【００９４】また、この発明の割り込み処理システム
は、上述において、遅延処理部は、複数の割り込み要求
を各割り込み発生源毎に遅延時間を変えて遅延させるの
で、各割り込み発生源毎に最適な遅延時間を設定するこ
とができるという効果を奏する。

【００９５】また、この発明の割り込み処理システム
は、コンピュータシステムにおけるタイマ割り込み処理
を行う割り込み処理システムにおいて、コンピュータシ
ステムにおけるタイマ割り込み処理のプログラムを実行
するタイマ割り込み処理プログラム実行部と、コンピュ
ータシステムの任意のプログラム中の随所でポーリング
による割り込み要求発生の検査を行い、タイマ割り込み
要求発生が検出されたときにタイマ割り込み処理プログ
ラムを起動させるポーリング処理部と、タイマ割り込み
要求発生に基づいて通常の割り込み処理によりタイマ割
り込み処理プログラムを起動させるタイマ割り込み処理
部と、タイマ割り込み処理部によるタイマ割り込み処理
を所定時間だけ遅延させる遅延処理部とを備えたので、
特別なハードウエアを必要とすることなく、タイマ応答
時間の最大値を限定し、かつ、以下のような性能低下を
削減する効果が得られる。まず、タイマ割り込み処理の
開始または終了時に、多数のレジスタの状態を保存また
は復元する処理に要する多くの時間の消費を低減するこ
とができる。また、タイマ割り込み処理の開始または終
了する前に、多数のステージからなるパイプライン中に
残されている命令実行の途中結果が一掃されるまで待つ
か、あるいはこれらを捨てることによる、パイプライン
中の各ステージの稼働率の低下、結果として、プロセッ
サの性能低下を低減することができる。また、タイマ割
り込み処理プログラムの実行によるキャッシュメモリ
が、割り込みによって中断されたプログラムとは無関係
な内容に書き換えられることによる、割り込み処理から
復帰したときに中断されていたプログラムの実行効率の
低下を低減することができる。また、タイマ割り込み処
理プログラムの実行による分岐予測バッファの内容が更
新され、割り込み処理からの復帰後に分岐予測ミスの発
生率が高まることによる、性能の低下を低減することが
できるという効果を奏する。

【００９６】また、この発明の割り込み処理システム
は、上述において、遅延処理部は、複数のタイマ割り込
み要求の処理の前後を更新するので、タイマ待ち情報の
タイマ設定時刻の経過後に、まだ設定時間が経過してい
ないタイマ設定時刻のタイマ待ち情報の手続きを手続き
ポインタが呼び出す指示をすることにより、ポーリング
処理部によって設定タイマリストに対してタイマ待ち情
報のタイマの時間切れ発生の検査をすることによりオー
バーヘッド削減効果を得つつ、ある一定時間以上、設定
タイマリストに対してタイマ待ち情報のタイマ検知が遅
れないことを保証することができるという効果を奏す
る。

【図面の簡単な説明】

【図１】本実施の形態に適用される全割り込み要求を一
律に遅延させる場合の割り込み要求機構のハードウエア
構成を示す図である。

【図２】各割り込み要求ごとに遅延時間を変える場合の
割り込み要求機構のハードウエア構成を示す図である。

【図３】タイマ割り込みを遅延させる場合の割り込み要
求のデータ構造を示す図である。

【図４】タイマ登録処理の手順を示すフローチャートで
ある。

【図５】ポーリング処理の手順を示すフローチャートで
ある。

【図６】タイマ割り込み処理の手順を示すフローチャー
トである。

【図７】先頭タイマ待ち情報の除去を示すフローチャー
トである。

【符号の説明】

１……オペレーティングシステム（ＯＳ）、２……ポー
リング処理部、３……検査時判断部、４……検査部、５
……起動部、６……割り込み処理プログラム、７……通
常割り込み処理部、８……可変設定部、９……割り込み
要求レジスタ、１０……割り込みサービス中レジスタ、
１１……アンド回路、１２……オア回路、１３……立ち
上がり遅延回路、１４……プロセッサ、１５……割り込
みマスクレジスタ、３１……設定タイマリスト、３２−
１……タイマ待ち情報、３２−１−１……タイマ設定時
刻、３２−１−２……許容遅延時間、３２−１−３……
手続きポインタ、３２−２……タイマ待ち情報、３２−
２−１……タイマ設定時刻、３２−２−２……許容遅延
時間、３２−２−３……手続きポインタ、３２−３……
タイマ待ち情報、３２−３−１……タイマ設定時刻、３
２−３−２……許容遅延時間、３２−３−３……手続き
ポインタ、３３……タイマ割り込み処理プログラム、３
４……タイマ割り込み処理部、

Claims (7)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムにおける割り込み
   処理を行う割り込み処理システムにおいて、 上記コンピュータシステムにおける割り込み処理のプロ
   グラムを実行する割り込み処理プログラム実行部と、 上記コンピュータシステムの任意のプログラム中の随所
   でポーリングによる割り込み要求発生の検査を行い、割
   り込み要求発生が検出されたときに上記割り込み処理プ
   ログラムを起動させるポーリング処理部と、 上記割り込み要求発生に基づいて通常の割り込み処理に
   より上記割り込み処理プログラムを起動させる通常割り
   込み処理部と、 上記通常割り込み処理部による通常の割り込み処理を所
   定時間だけ遅延させる遅延処理部と、 を備えたことを特徴とする割り込み処理システム。
2. 【請求項２】 請求項１記載の割り込み処理システムに
   おいて、 上記ポーリング処理部は、 上記コンピュータシステムのプログラムの実行の可能性
   の低い時点を判断する検査時判断部と、 上記検査時判断部により判断された時点で割り込み要求
   発生の検査を行う検査部と、 上記検査部により割り込み要求発生が検出されたときに
   上記割り込み処理プログラムを起動させる起動部と、 を有することを特徴とする割り込み処理システム。
3. 【請求項３】 請求項１記載の割り込み処理システムに
   おいて、 上記遅延処理部による遅延時間を上記ポーリング処理部
   による検査時に応じて可変に設定する可変設定部を有す
   ることを特徴とする割り込み処理システム。
4. 【請求項４】 請求項１記載の割り込み処理システムに
   おいて、 上記遅延処理部は、複数の割り込み要求を一律に遅延さ
   せることを特徴とする割り込み処理システム。
5. 【請求項５】 請求項１記載の割り込み処理システムに
   おいて、 上記遅延処理部は、複数の割り込み要求を各割り込み発
   生源毎に遅延時間を変えて遅延させることを特徴とする
   割り込み処理システム。
6. 【請求項６】 コンピュータシステムにおけるタイマ割
   り込み処理を行う割り込み処理システムにおいて、 上記コンピュータシステムにおけるタイマ割り込み処理
   のプログラムを実行するタイマ割り込み処理プログラム
   実行部と、 上記コンピュータシステムの任意のプログラム中の随所
   でポーリングによる割り込み要求発生の検査を行い、タ
   イマ割り込み要求発生が検出されたときに上記タイマ割
   り込み処理プログラムを起動させるポーリング処理部
   と、 上記タイマ割り込み要求発生に基づいて通常の割り込み
   処理により上記タイマ割り込み処理プログラムを起動さ
   せるタイマ割り込み処理部と、 上記タイマ割り込み処理部によるタイマ割り込み処理を
   所定時間だけ遅延させる遅延処理部と、 を備えたことを特徴とする割り込み処理システム。
7. 【請求項７】 請求項６記載の割り込み処理システムに
   おいて、 上記遅延処理部は、複数のタイマ割り込み要求の処理の
   前後を更新することを特徴とする割り込み処理システ
   ム。