JP2003030047A - キャッシュ装置およびキャッシュ方法 - Google Patents
キャッシュ装置およびキャッシュ方法Info
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- JP2003030047A JP2003030047A JP2001215429A JP2001215429A JP2003030047A JP 2003030047 A JP2003030047 A JP 2003030047A JP 2001215429 A JP2001215429 A JP 2001215429A JP 2001215429 A JP2001215429 A JP 2001215429A JP 2003030047 A JP2003030047 A JP 2003030047A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/6042—Allocation of cache space to multiple users or processors
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、複数のアクセス元がキャッシュメ
モリをアクセスするキャッシュ装置およびキャッシュ方
法に関し、アクセス元からのアクセス頻度を計測して当
該アクセス頻度をもとにキャッシュ容量あるいはウェイ
を割り当てると共に、エラー発生時に割り当てられてい
るアクセス元あるいは所定アクセス元にエラー通知して
処理を行い、複数のアクセス元でキャッシュを有効活用
して高速かつ安定な処理を可能にすることを目的とす
る。 【解決手段】 複数のアクセス元がキャッシュメモリを
アクセスする頻度をそれぞれ計測する手段と、計測した
アクセス頻度をもとに各アクセス元に割り当てるキャッ
シュ容量あるいはウェイを設定する手段と、設定された
キャッシュ容量あるいはウェイをもとにアクセス元から
のデータを該当キャッシュ容量内の領域あるいは該当ウ
ェイ内の領域に充填する手段と、アクセス元からの参照
要求時にキャッシュからデータを読み出して通知する手
段とを備えたキャッシュ装置およびキャッシュ方法であ
る。
モリをアクセスするキャッシュ装置およびキャッシュ方
法に関し、アクセス元からのアクセス頻度を計測して当
該アクセス頻度をもとにキャッシュ容量あるいはウェイ
を割り当てると共に、エラー発生時に割り当てられてい
るアクセス元あるいは所定アクセス元にエラー通知して
処理を行い、複数のアクセス元でキャッシュを有効活用
して高速かつ安定な処理を可能にすることを目的とす
る。 【解決手段】 複数のアクセス元がキャッシュメモリを
アクセスする頻度をそれぞれ計測する手段と、計測した
アクセス頻度をもとに各アクセス元に割り当てるキャッ
シュ容量あるいはウェイを設定する手段と、設定された
キャッシュ容量あるいはウェイをもとにアクセス元から
のデータを該当キャッシュ容量内の領域あるいは該当ウ
ェイ内の領域に充填する手段と、アクセス元からの参照
要求時にキャッシュからデータを読み出して通知する手
段とを備えたキャッシュ装置およびキャッシュ方法であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のアクセス元
がキャッシュメモリをアクセスするキャッシュ装置およ
びキャッシュ方法に関するものである。
がキャッシュメモリをアクセスするキャッシュ装置およ
びキャッシュ方法に関するものである。
【０００２】
【従来の技術】従来、図８に示すように、複数のＣＰＵ
１，２がキャッシュ装置にデータを充填し、充填したデ
ータを参照して高速に処理を行うようにしている。
１，２がキャッシュ装置にデータを充填し、充填したデ
ータを参照して高速に処理を行うようにしている。
【０００３】
【発明が解決しようとする課題】この際、図８におい
て、一方のＣＰＵが新たなデータを充填しようとして空
領域がないときは古いデータを追い出してその領域にデ
ータを充填していたため、他のＣＰＵがデータを参照し
ようとしても追い出されてしまうことがあり、ＣＰＵの
処理速度が他のＣＰＵのキャッシュ使用量により変化し
てしまい安定しないという問題があった。
て、一方のＣＰＵが新たなデータを充填しようとして空
領域がないときは古いデータを追い出してその領域にデ
ータを充填していたため、他のＣＰＵがデータを参照し
ようとしても追い出されてしまうことがあり、ＣＰＵの
処理速度が他のＣＰＵのキャッシュ使用量により変化し
てしまい安定しないという問題があった。
【０００４】また、図８において、各ＣＰＵ１，２に充
填できる容量をそれぞれ固定的に制限した場合、キャッ
シュ容量が不足して処理速度が大幅に低下してしまった
り、逆にキャッシュ容量が余って空領域が生じてしま
い、キャッシュの有効活用ができないなどの問題があっ
た。
填できる容量をそれぞれ固定的に制限した場合、キャッ
シュ容量が不足して処理速度が大幅に低下してしまった
り、逆にキャッシュ容量が余って空領域が生じてしま
い、キャッシュの有効活用ができないなどの問題があっ
た。
【０００５】本発明は、これらの問題を解決するため、
アクセス元からのアクセス頻度を計測して当該アクセス
頻度をもとにキャッシュ容量あるいはウェイを割り当て
ると共に、エラー発生時に割り当てられているアクセス
元あるいは所定アクセス元にエラー通知して処理を行
い、複数のアクセス元でキャッシュを有効活用して高速
かつ安定な処理を可能にすることを目的としている。
アクセス元からのアクセス頻度を計測して当該アクセス
頻度をもとにキャッシュ容量あるいはウェイを割り当て
ると共に、エラー発生時に割り当てられているアクセス
元あるいは所定アクセス元にエラー通知して処理を行
い、複数のアクセス元でキャッシュを有効活用して高速
かつ安定な処理を可能にすることを目的としている。
【０００６】
【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、キャッシ
ュメモリ２１は、データを充填したり、充填されたデー
タを参照したりなどするものである。
決するための手段を説明する。図１において、キャッシ
ュメモリ２１は、データを充填したり、充填されたデー
タを参照したりなどするものである。
【０００７】アクセス要求監視手段１２は、アクセス元
（ＣＰＵなど）からのアクセスを監視して計数したりな
どするものである。充填容量調節手段１３は、アクセス
頻度などをもとにアクセス元の充填容量（容量あるいは
ウェイ）を調節するものである。
（ＣＰＵなど）からのアクセスを監視して計数したりな
どするものである。充填容量調節手段１３は、アクセス
頻度などをもとにアクセス元の充填容量（容量あるいは
ウェイ）を調節するものである。
【０００８】次に、動作を説明する。アクセス要求監視
手段１２が 複数のアクセス元からのキャッシュメモリ
２１へのアクセスする頻度をそれぞれ計測し、充填容量
調節手段１３が計測したアクセス頻度に対応した各アク
セス元に割り当てるキャッシュ容量あるいはウェイを設
定し、設定されたキャッシュ容量あるいはウェイをもと
にアクセス元からのデータを該当キャッシュ容量内の領
域あるいは該当ウェイ内の領域に充填し、アクセス元か
らの参照要求時にキャッシュメモリ２１からデータを読
み出して通知するようにしている。
手段１２が 複数のアクセス元からのキャッシュメモリ
２１へのアクセスする頻度をそれぞれ計測し、充填容量
調節手段１３が計測したアクセス頻度に対応した各アク
セス元に割り当てるキャッシュ容量あるいはウェイを設
定し、設定されたキャッシュ容量あるいはウェイをもと
にアクセス元からのデータを該当キャッシュ容量内の領
域あるいは該当ウェイ内の領域に充填し、アクセス元か
らの参照要求時にキャッシュメモリ２１からデータを読
み出して通知するようにしている。
【０００９】この際、アクセス頻度をキャッシュメモリ
２１の参照頻度とするようにしている。また、キャッシ
ュメモリ２１へのアクセス時にエラー発生したときに、
アクセスした領域の割り当てられているアクセス元に当
該エラーを通知したり、あるいは割り当てられているア
クセス元がないときは所定のアクセス元に通知したりす
るようにしている。
２１の参照頻度とするようにしている。また、キャッシ
ュメモリ２１へのアクセス時にエラー発生したときに、
アクセスした領域の割り当てられているアクセス元に当
該エラーを通知したり、あるいは割り当てられているア
クセス元がないときは所定のアクセス元に通知したりす
るようにしている。
【００１０】また、割り当てられているアクセス元が複
数あるいは割り当てられているアクセス元がなくて複数
のアクセス元がある場合には、複数のアクセス元のうち
所定のアクセス元にエラー通知するようにしている。
数あるいは割り当てられているアクセス元がなくて複数
のアクセス元がある場合には、複数のアクセス元のうち
所定のアクセス元にエラー通知するようにしている。
【００１１】従って、アクセス元（例えばＣＰＵなど）
からのアクセス頻度を計測して当該アクセス頻度をもと
にキャッシュ容量あるいはウェイを割り当てると共に、
エラー発生時に割り当てられているアクセス元あるいは
所定アクセス元にエラー通知して処理を行うことによ
り、複数のアクセス元でキャッシュを有効活用して高速
かつ安定な処理を実現することが可能となる。
からのアクセス頻度を計測して当該アクセス頻度をもと
にキャッシュ容量あるいはウェイを割り当てると共に、
エラー発生時に割り当てられているアクセス元あるいは
所定アクセス元にエラー通知して処理を行うことによ
り、複数のアクセス元でキャッシュを有効活用して高速
かつ安定な処理を実現することが可能となる。
【００１２】
【発明の実施の形態】次に、図１から図７を用いて本発
明の実施の形態および動作を順次詳細に説明する。
明の実施の形態および動作を順次詳細に説明する。
【００１３】図１は、本発明のシステム構成図を示す。
図１において、処理装置１１は、プログラムに従い各種
業務処理を行うものであって、ここでは、アクセス元で
ある複数のＣＰＵ１，２，３，４が１つのキャッシュメ
モリ２１を参照したり、各ＣＰＵ１，２，３，４が自身
に割り当てられたキャッシュ領域あるいはウェイに対し
てデータを充填（書き込む）したりなどするものであ
り、ＣＰＵ１，２，３，４，アクセス要求監視手段１
２、充填容量調節手段１３、キャッシュメモリ２１、統
計計測手段１６などから構成されるものである。
図１において、処理装置１１は、プログラムに従い各種
業務処理を行うものであって、ここでは、アクセス元で
ある複数のＣＰＵ１，２，３，４が１つのキャッシュメ
モリ２１を参照したり、各ＣＰＵ１，２，３，４が自身
に割り当てられたキャッシュ領域あるいはウェイに対し
てデータを充填（書き込む）したりなどするものであ
り、ＣＰＵ１，２，３，４，アクセス要求監視手段１
２、充填容量調節手段１３、キャッシュメモリ２１、統
計計測手段１６などから構成されるものである。
【００１４】ＣＰＵ１，２，３，４は、アクセス元の例
であって、プログラムをもとに各種業務処理を行うもの
である。アクセス要求監視手段１２は、ＣＰＵ１，２，
３，４，あるいは外部のアクセス元からのキャッシュメ
モリ２１へのアクセスを監視して、アクセス回数を計測
してアクセス頻度（参照頻度、読み書きの頻度など）を
計測するものである。
であって、プログラムをもとに各種業務処理を行うもの
である。アクセス要求監視手段１２は、ＣＰＵ１，２，
３，４，あるいは外部のアクセス元からのキャッシュメ
モリ２１へのアクセスを監視して、アクセス回数を計測
してアクセス頻度（参照頻度、読み書きの頻度など）を
計測するものである。
【００１５】充填容量調節手段１３は、アクセス要求監
視手段１２によって計測されたアクセス元毎のアクセス
頻度をもとに充填容量を調整するものであって、充填容
量設定レジスタ１４、充填容量調節有効化レジスタ１５
などから構成されるものである。
視手段１２によって計測されたアクセス元毎のアクセス
頻度をもとに充填容量を調整するものであって、充填容
量設定レジスタ１４、充填容量調節有効化レジスタ１５
などから構成されるものである。
【００１６】充填容量設定レジスタ１４は、アクセス元
のアクセス頻度をもとに、あるいはソフトからの設定に
よりキャッシュメモリ２１の充填容量（メモリキャッシ
ュ容量、あるいは充填可のウェイ番号）を設定するレジ
スタである（図２から図５を用いて後述する）。
のアクセス頻度をもとに、あるいはソフトからの設定に
よりキャッシュメモリ２１の充填容量（メモリキャッシ
ュ容量、あるいは充填可のウェイ番号）を設定するレジ
スタである（図２から図５を用いて後述する）。
【００１７】充填容量調節有効化レジスタ１５は、充填
容量設定レジスタ１４に設定された充填容量を有効にす
るためのデータ（フラグ）を設定するレジスタである。
統計計測手段１６は、キャッシュメモリ２１へのアクセ
ス元毎のアクセスの頻度（参照、充填、あるいは参照と
充填を合わせた頻度）を計測したりなどするものであ
る。
容量設定レジスタ１４に設定された充填容量を有効にす
るためのデータ（フラグ）を設定するレジスタである。
統計計測手段１６は、キャッシュメモリ２１へのアクセ
ス元毎のアクセスの頻度（参照、充填、あるいは参照と
充填を合わせた頻度）を計測したりなどするものであ
る。
【００１８】主記憶装置３１は、多量のデータを蓄積す
る外部記憶装置であって、当該外部記憶装置３１中の参
照頻度の高いデータを取り出してキャッシュメモリ２１
に格納するためのものである。
る外部記憶装置であって、当該外部記憶装置３１中の参
照頻度の高いデータを取り出してキャッシュメモリ２１
に格納するためのものである。
【００１９】キャッシュメモリ２１は、データを充填
（書き込む）したり、参照したりする高速アクセス可能
なメモリである。コピーバック要求は、図示外のアクセ
ス元（例えば図示外の他の処理装置１１のＣＰＵ）から
のコピーバック要求であって、図７で説明するように、
主記憶装置３１上のデータがキャッシュメモリ２１に充
填されている状態で、他のキャッシュメモリ２１に充填
するときは当該特定の１つのキャッシュメモリ２１のデ
ータ（例えば図１のキャッシュメモリ２１上のデータ）
を参照あるいは消去するという要求である（図７参
照）。
（書き込む）したり、参照したりする高速アクセス可能
なメモリである。コピーバック要求は、図示外のアクセ
ス元（例えば図示外の他の処理装置１１のＣＰＵ）から
のコピーバック要求であって、図７で説明するように、
主記憶装置３１上のデータがキャッシュメモリ２１に充
填されている状態で、他のキャッシュメモリ２１に充填
するときは当該特定の１つのキャッシュメモリ２１のデ
ータ（例えば図１のキャッシュメモリ２１上のデータ）
を参照あるいは消去するという要求である（図７参
照）。
【００２０】図２は、本発明の構成図を示す。これは、
図１のアクセス要求監視手段１２、充填容量調節手段１
３、キャッシュメモリ２１、統計計測手段１６からなる
キャッシュ装置４１の詳細な構成図を示す。
図１のアクセス要求監視手段１２、充填容量調節手段１
３、キャッシュメモリ２１、統計計測手段１６からなる
キャッシュ装置４１の詳細な構成図を示す。
【００２１】図２において、キャッシュ装置４１は、ア
クセス元からの充填要求時に当該アクセス元に割り付け
られたウェイにデータを充填、空がないときは古いデー
タを主記憶装置３１に格納して空にした場所にデータを
充填したり、参照要求時にキャッシュメモリ４５からデ
ータを読み出して返送したりなどするものであって、こ
こでは、図示のキャッシュ制御装置４２、キャッシュメ
モリ４５、充填容量設定レジスタ４６などから構成され
るものである。
クセス元からの充填要求時に当該アクセス元に割り付け
られたウェイにデータを充填、空がないときは古いデー
タを主記憶装置３１に格納して空にした場所にデータを
充填したり、参照要求時にキャッシュメモリ４５からデ
ータを読み出して返送したりなどするものであって、こ
こでは、図示のキャッシュ制御装置４２、キャッシュメ
モリ４５、充填容量設定レジスタ４６などから構成され
るものである。
【００２２】キャッシュ制御装置４２は、アクセス元か
らの充填データをキャッシュメモリ４５に充填したり、
キャッシュメモリ４５からデータを読み出してアクセス
元に返信したりなどするものであって、ここでは、ＣＰ
Ｕアクセス回数計測手段４３、ウェイアクセス計測手段
４４などから構成されるものである。
らの充填データをキャッシュメモリ４５に充填したり、
キャッシュメモリ４５からデータを読み出してアクセス
元に返信したりなどするものであって、ここでは、ＣＰ
Ｕアクセス回数計測手段４３、ウェイアクセス計測手段
４４などから構成されるものである。
【００２３】ＣＰＵアクセス回数計測手段４３は、ＣＰ
Ｕ毎のキャッシュメモリ４５へのアクセス回数を計測し
て単位時間当たりのアクセス頻度を算出するものであ
る。ウェイアクセス頻度計測手段４４は、ウェイに対す
るＣＰＵ毎のアクセス頻度を計測して単位時間当たりの
アクセス頻度を算出するものである。
Ｕ毎のキャッシュメモリ４５へのアクセス回数を計測し
て単位時間当たりのアクセス頻度を算出するものであ
る。ウェイアクセス頻度計測手段４４は、ウェイに対す
るＣＰＵ毎のアクセス頻度を計測して単位時間当たりの
アクセス頻度を算出するものである。
【００２４】キャッシュメモリ４５は、ここでは、４ウ
ェイのメモリであって、各ウェイは独立にアクセス可能
な高速メモリである。充填容量設定レジスタ４６は、Ｃ
ＰＵ毎にいずれのキャッシュメモリ４５のウェイに充填
が可かを設定するレジスタであって、アクセス頻度をも
とに自動的に設定するものである（図４、図５参照）。
ここでは、ＣＰＵ０はキャッシュメモリ４５の左端のウ
ェイに充填許可と設定、ＣＰＵ１はキャッシュメモリ４
５の左から２番目のウェイに充填許可と設定されてい
る。キャッシュメモリ４５の参照は、全てのＣＰＵから
許可されている。
ェイのメモリであって、各ウェイは独立にアクセス可能
な高速メモリである。充填容量設定レジスタ４６は、Ｃ
ＰＵ毎にいずれのキャッシュメモリ４５のウェイに充填
が可かを設定するレジスタであって、アクセス頻度をも
とに自動的に設定するものである（図４、図５参照）。
ここでは、ＣＰＵ０はキャッシュメモリ４５の左端のウ
ェイに充填許可と設定、ＣＰＵ１はキャッシュメモリ４
５の左から２番目のウェイに充填許可と設定されてい
る。キャッシュメモリ４５の参照は、全てのＣＰＵから
許可されている。
【００２５】以上のように構成することにより、キャッ
シュ制御装置４２内でＣＰＵ毎のキャッシュメモリ４５
へのアクセス頻度を計測したり、更に、キャッシュメモ
リ４５のウェイ毎の各アクセス元のアクセス頻度を計測
したりし、これら計測したアクセス頻度の高いアクセス
元ほど多くのウェイに充填許可（充填容量設定レジスタ
４６に該当ウェイに充填許可を設定）することにより、
キャッシュメモリ４５への充填ウェイの割り当てを自動
的に行い、実際のアクセス頻度に最適にでき、キャッシ
ュメモリ４５を有効活用して処理装置１１の全体の処理
速度を向上させることが可能となる。
シュ制御装置４２内でＣＰＵ毎のキャッシュメモリ４５
へのアクセス頻度を計測したり、更に、キャッシュメモ
リ４５のウェイ毎の各アクセス元のアクセス頻度を計測
したりし、これら計測したアクセス頻度の高いアクセス
元ほど多くのウェイに充填許可（充填容量設定レジスタ
４６に該当ウェイに充填許可を設定）することにより、
キャッシュメモリ４５への充填ウェイの割り当てを自動
的に行い、実際のアクセス頻度に最適にでき、キャッシ
ュメモリ４５を有効活用して処理装置１１の全体の処理
速度を向上させることが可能となる。
【００２６】図３は、本発明の充填容量設定レジスタ４
６を模式的に示したものである。図３の（ａ）は、デー
タ域毎に充填したＣＰＵを設定して管理する場合の例を
示す。この場合には、キャッシュメモリ４５を所定のデ
ータ域毎に分割し、分割した各データ域毎にいずれのＣ
ＰＵ（アクセス元）に充填を許可するかを設定して管理
するものである。参照は、全てのＣＰＵ（アクセス元）
に許可されている（全てのＣＰＵがキャッシュメモリ４
５からデータを読み出すことができる）。
６を模式的に示したものである。図３の（ａ）は、デー
タ域毎に充填したＣＰＵを設定して管理する場合の例を
示す。この場合には、キャッシュメモリ４５を所定のデ
ータ域毎に分割し、分割した各データ域毎にいずれのＣ
ＰＵ（アクセス元）に充填を許可するかを設定して管理
するものである。参照は、全てのＣＰＵ（アクセス元）
に許可されている（全てのＣＰＵがキャッシュメモリ４
５からデータを読み出すことができる）。
【００２７】以上のように、キャッシュメモリ４５の所
定サイズのデータ域毎に充填許可するＣＰＵ（アクセス
元）を設定し、当該設定されたＣＰＵが許可されたデー
タ域にのみデータを充填する（書き込む）ことが可能と
なる。
定サイズのデータ域毎に充填許可するＣＰＵ（アクセス
元）を設定し、当該設定されたＣＰＵが許可されたデー
タ域にのみデータを充填する（書き込む）ことが可能と
なる。
【００２８】図３の（ｂ）は、ウェイ毎に充填するＣＰ
Ｕを設定して管理する場合の例を示す。この場合には、
キャッシュメモリ４５の独立にアクセス可能なウェイ毎
にいずれのＣＰＵ（アクセス元）に充填を許可するかを
設定して管理するものである。参照は、全てのＣＰＵ
（アクセス元）に許可されている（全てのＣＰＵがキャ
ッシュメモリ４５からデータを読み出すことができ
る）。
Ｕを設定して管理する場合の例を示す。この場合には、
キャッシュメモリ４５の独立にアクセス可能なウェイ毎
にいずれのＣＰＵ（アクセス元）に充填を許可するかを
設定して管理するものである。参照は、全てのＣＰＵ
（アクセス元）に許可されている（全てのＣＰＵがキャ
ッシュメモリ４５からデータを読み出すことができ
る）。
【００２９】図３の（ｂ−１）は、ＣＰＵ１，２，３，
４の全てが全てのウェイ１，２，３，４に充填許可と設
定された例を示す。図３の（ｂ−２）は、ＣＰＵ１，
２，３，４がウェイ１，２，３，４にそれぞれ１つづつ
充填許可と設定された例を示す。
４の全てが全てのウェイ１，２，３，４に充填許可と設
定された例を示す。図３の（ｂ−２）は、ＣＰＵ１，
２，３，４がウェイ１，２，３，４にそれぞれ１つづつ
充填許可と設定された例を示す。
【００３０】図３の（ｂ−３）は、ＣＰＵ１がウェイ
１，２，３，４、ＣＰＵ２，３，４がウェイ２，３，４
のそれぞれ１つづつ充填許可と設定された例を示す。図
３の（ｂ−４）は、ＣＰＵ１がウェイ１，２，３、ＣＰ
Ｕ２がウェイ１，２、ＣＰＵ３，４がウェイ３，４のぞ
れぞれ１つづつ充填許可と設定された例を示す。
１，２，３，４、ＣＰＵ２，３，４がウェイ２，３，４
のそれぞれ１つづつ充填許可と設定された例を示す。図
３の（ｂ−４）は、ＣＰＵ１がウェイ１，２，３、ＣＰ
Ｕ２がウェイ１，２、ＣＰＵ３，４がウェイ３，４のぞ
れぞれ１つづつ充填許可と設定された例を示す。
【００３１】以上のように、キャッシュメモリ４５のウ
ェイ毎に充填許可するＣＰＵ（アクセス元）を任意に設
定し、当該設定されたＣＰＵが許可されたウェイにのみ
データを充填する（書き込む）ことが可能となる。
ェイ毎に充填許可するＣＰＵ（アクセス元）を任意に設
定し、当該設定されたＣＰＵが許可されたウェイにのみ
データを充填する（書き込む）ことが可能となる。
【００３２】次に、図４のフローチャートの順番に従
い、図１から図３の構成のもとで、アクセス元（ＣＰ
Ｕ）にアクセス頻度をもとにウェイを割り付けるときの
手順を詳細に説明する。
い、図１から図３の構成のもとで、アクセス元（ＣＰ
Ｕ）にアクセス頻度をもとにウェイを割り付けるときの
手順を詳細に説明する。
【００３３】図４は、本発明の動作説明フローチャート
を示す。図４において、Ｓ１は、ソフトで割り当て設定
ありか判別する。ＹＥＳの場合には、Ｓ１２でソフトで
指定された割り当てを既述した図２の充填容量設定レジ
スタ４６に設定し、Ｓ１３で運用を開始する（充填容量
設定レジスタ４６に設定された情報をもとに、ＣＰＵか
らのウェイへのデータの充填要求の場合に、キャッシュ
メモリ４５の該当ウェイに書き込む（空がないときは古
いデータを主記憶装置３１に格納して空にしてからデー
タを書き込む）。一方、Ｓ１のＮＯの場合には、Ｓ２に
進む。
を示す。図４において、Ｓ１は、ソフトで割り当て設定
ありか判別する。ＹＥＳの場合には、Ｓ１２でソフトで
指定された割り当てを既述した図２の充填容量設定レジ
スタ４６に設定し、Ｓ１３で運用を開始する（充填容量
設定レジスタ４６に設定された情報をもとに、ＣＰＵか
らのウェイへのデータの充填要求の場合に、キャッシュ
メモリ４５の該当ウェイに書き込む（空がないときは古
いデータを主記憶装置３１に格納して空にしてからデー
タを書き込む）。一方、Ｓ１のＮＯの場合には、Ｓ２に
進む。
【００３４】Ｓ２は、充填容量自動調節有効か判別す
る。これは、図１の充填容量調節機構有効レジスタ１５
に充填容量自動調節有効と設定されているか判別する。
ＹＥＳの場合には、Ｓ３に進む。一方、ＮＯの場合に
は、Ｓ６で割り当て制限なしと決定し、Ｓ１３で運用を
開始する。
る。これは、図１の充填容量調節機構有効レジスタ１５
に充填容量自動調節有効と設定されているか判別する。
ＹＥＳの場合には、Ｓ３に進む。一方、ＮＯの場合に
は、Ｓ６で割り当て制限なしと決定し、Ｓ１３で運用を
開始する。
【００３５】Ｓ３は、参照頻度を計測し、単位時間当た
りの頻度を算出する。これは、ＣＰＵ毎のキャッシュメ
モリ４５への参照頻度（あるいはキャッシュメモリ４５
のウェイ毎の参照頻度）を計測し、単位時間当たりの参
照頻度をそれぞれ算出する。
りの頻度を算出する。これは、ＣＰＵ毎のキャッシュメ
モリ４５への参照頻度（あるいはキャッシュメモリ４５
のウェイ毎の参照頻度）を計測し、単位時間当たりの参
照頻度をそれぞれ算出する。
【００３６】Ｓ４は、頻度が均一なときは、Ｓ５あるい
はＳ７に進む。これは、Ｓ３で算出した参照頻度がほぼ
均一なときには、Ｓ５あるいはＳ７に進む。Ｓ５は、絶
対数が少ないときにはＳ６で割り当て制限なしと判定す
る。これは、Ｓ４、Ｓ５で頻度が均一、かつ頻度の絶対
数が少ないと判明したので、Ｓ６で割り当て制限なし
（全てのＣＰＵが全てのキャッシュメモリ４５のウェイ
にデータ充填許可）と判定したものである。そして、Ｓ
１３で割り当てに従い、運用する。Ｓ７は、絶対数が多
いときには、Ｓ８で均等割り当てする。そして、Ｓ１３
で割り当てに従い、運用する。
はＳ７に進む。これは、Ｓ３で算出した参照頻度がほぼ
均一なときには、Ｓ５あるいはＳ７に進む。Ｓ５は、絶
対数が少ないときにはＳ６で割り当て制限なしと判定す
る。これは、Ｓ４、Ｓ５で頻度が均一、かつ頻度の絶対
数が少ないと判明したので、Ｓ６で割り当て制限なし
（全てのＣＰＵが全てのキャッシュメモリ４５のウェイ
にデータ充填許可）と判定したものである。そして、Ｓ
１３で割り当てに従い、運用する。Ｓ７は、絶対数が多
いときには、Ｓ８で均等割り当てする。そして、Ｓ１３
で割り当てに従い、運用する。
【００３７】Ｓ９は、頻度がアンバランスなときは、Ｓ
１０で頻度に応じて割り当てる。これは、Ｓ３で算出し
た参照頻度がアンバランスなときには、Ｓ１０で頻度に
応じてキャッシュメモリ４５のウェイをそれぞれ割り当
てると判定したものである。そして、Ｓ１３で割り当て
に従い、運用する。
１０で頻度に応じて割り当てる。これは、Ｓ３で算出し
た参照頻度がアンバランスなときには、Ｓ１０で頻度に
応じてキャッシュメモリ４５のウェイをそれぞれ割り当
てると判定したものである。そして、Ｓ１３で割り当て
に従い、運用する。
【００３８】以上のように、各ＣＰＵのキャッシュメモ
リ４５への参照頻度（あるいはキャッシュメモリ４５の
各ウェイへの参照頻度）を計測し、計測した頻度をもと
にキャッシュメモリ４５のウェイへの充填割り当てを行
うことにより、各ＣＰＵの実際のキャッシュメモリ４５
への参照を反映した充填割り当てを動的に行うことが可
能となる。
リ４５への参照頻度（あるいはキャッシュメモリ４５の
各ウェイへの参照頻度）を計測し、計測した頻度をもと
にキャッシュメモリ４５のウェイへの充填割り当てを行
うことにより、各ＣＰＵの実際のキャッシュメモリ４５
への参照を反映した充填割り当てを動的に行うことが可
能となる。
【００３９】図５は、本発明の動作説明フローチャート
を示す。これは、既述した図４のＳ２の参照頻度の算出
の他の例を示す。図５において、Ｓ２１は、ウェイに対
するＣＰＵ及び外部からのアクセス（他の処理装置１１
のＣＰＵからのアクセス）を計測する。これは、内部お
よび外部のＣＰＵからのキャッシュメモリ４５のウェイ
毎のアクセス回数を計測する。
を示す。これは、既述した図４のＳ２の参照頻度の算出
の他の例を示す。図５において、Ｓ２１は、ウェイに対
するＣＰＵ及び外部からのアクセス（他の処理装置１１
のＣＰＵからのアクセス）を計測する。これは、内部お
よび外部のＣＰＵからのキャッシュメモリ４５のウェイ
毎のアクセス回数を計測する。
【００４０】Ｓ２２は、内部からのアクセスか判別す
る。ＹＥＳの場合には、Ｓ２３で該当ＣＰＵのカウント
を更新してアクセス回数を計測する。一方、ＮＯの場合
には、Ｓ２４に進む。
る。ＹＥＳの場合には、Ｓ２３で該当ＣＰＵのカウント
を更新してアクセス回数を計測する。一方、ＮＯの場合
には、Ｓ２４に進む。
【００４１】Ｓ２４は、そのウェイに充填されるＣＰＵ
があるか判別する。ＹＥＳの場合には、Ｓ２５に進む。
一方、ＮＯの場合には、Ｓ２８に進む。Ｓ２５は、ＣＰ
Ｕは１つか判別する。ＹＥＳの場合には、ＣＰＵ１が１
つ（即ち、Ｓ２２で内部のＣＰＵからのアクセスであ
り、かつ、Ｓ２４のＹＥＳとＳ２５のＹＥＳでウェイ充
填できるＣＰＵが１つ）であると判明したので、Ｓ２６
でそのＣＰＵのカウンタを更新してアクセス回数を計測
する。一方、Ｓ２５のＮＯの場合には、ＣＰＵ１が１つ
でない（即ち、Ｓ２２で内部のＣＰＵからのアクセスで
あり、かつ、Ｓ２４のＹＥＳとＳ２５のＮＯでウェイ充
填できるＣＰＵが１つでない）と判明したので、Ｓ２７
で複数のＣＰＵのうちいずれか１つを選択（例えば番号
の小さいＣＰＵを選択）し、カウンタを更新してアクセ
ス回数を計測する。
があるか判別する。ＹＥＳの場合には、Ｓ２５に進む。
一方、ＮＯの場合には、Ｓ２８に進む。Ｓ２５は、ＣＰ
Ｕは１つか判別する。ＹＥＳの場合には、ＣＰＵ１が１
つ（即ち、Ｓ２２で内部のＣＰＵからのアクセスであ
り、かつ、Ｓ２４のＹＥＳとＳ２５のＹＥＳでウェイ充
填できるＣＰＵが１つ）であると判明したので、Ｓ２６
でそのＣＰＵのカウンタを更新してアクセス回数を計測
する。一方、Ｓ２５のＮＯの場合には、ＣＰＵ１が１つ
でない（即ち、Ｓ２２で内部のＣＰＵからのアクセスで
あり、かつ、Ｓ２４のＹＥＳとＳ２５のＮＯでウェイ充
填できるＣＰＵが１つでない）と判明したので、Ｓ２７
で複数のＣＰＵのうちいずれか１つを選択（例えば番号
の小さいＣＰＵを選択）し、カウンタを更新してアクセ
ス回数を計測する。
【００４２】Ｓ２８は、Ｓ２４のＮＯと判明（即ち、Ｓ
２２のＮＯで内部のＣＰＵからのアクセスであり、かつ
Ｓ２４のＮＯでそのウェイに充填できるＣＰＵがないと
判明）したので、全ＣＰＵから１つを選択（例えば番号
の小さいＣＰＵを選択）し、カウンタを更新してアクセ
ス回数を計測する。
２２のＮＯで内部のＣＰＵからのアクセスであり、かつ
Ｓ２４のＮＯでそのウェイに充填できるＣＰＵがないと
判明）したので、全ＣＰＵから１つを選択（例えば番号
の小さいＣＰＵを選択）し、カウンタを更新してアクセ
ス回数を計測する。
【００４３】以上によって、キャッシュメモリ４５への
アクセスがあったときに、内部からのアクセスのときは
内部の該当ＣＰＵのカウンタを更新し、一方、外部から
のアクセスのときはアクセスのあったウェイに充填許可
されたＣＰＵが１つのときはそのＣＰＵ、複数のときは
いずれか１つのＣＰＵのカウンタを更新し、あるいは外
部からのアクセスのときでアクセスのあったウェイに充
填許可されたＣＰＵがないときは全ＣＰＵからいずれか
１つのＣＰＵを選択してカウンタを更新し、アクセス頻
度を計測することが可能となる。そして、計測したＣＰ
Ｕ毎のアクセス回数をもとに単位時間当たりのアクセス
頻度を算出し、既述した図４のフローチャートに従い、
ＣＰＵに充填ウェイの割り当てを自動的に行うことが可
能となる。
アクセスがあったときに、内部からのアクセスのときは
内部の該当ＣＰＵのカウンタを更新し、一方、外部から
のアクセスのときはアクセスのあったウェイに充填許可
されたＣＰＵが１つのときはそのＣＰＵ、複数のときは
いずれか１つのＣＰＵのカウンタを更新し、あるいは外
部からのアクセスのときでアクセスのあったウェイに充
填許可されたＣＰＵがないときは全ＣＰＵからいずれか
１つのＣＰＵを選択してカウンタを更新し、アクセス頻
度を計測することが可能となる。そして、計測したＣＰ
Ｕ毎のアクセス回数をもとに単位時間当たりのアクセス
頻度を算出し、既述した図４のフローチャートに従い、
ＣＰＵに充填ウェイの割り当てを自動的に行うことが可
能となる。
【００４４】図６は、本発明の動作説明フローチャート
を示す。これは、エラー発生時にいずれのＣＰＵに通知
して当該エラーに対する処理を実行させるかを決定する
フローチャートである。
を示す。これは、エラー発生時にいずれのＣＰＵに通知
して当該エラーに対する処理を実行させるかを決定する
フローチャートである。
【００４５】図６において、Ｓ３１は、ウェイにエラー
発生か判別する。ＹＥＳの場合には、Ｓ３２に進む。Ｎ
Ｏの場合には、終了する。Ｓ３２は、内部からのアクセ
スか判別する。ＹＥＳの場合には、Ｓ３３でそのＣＰＵ
にエラーを通知する。一方、ＮＯの場合には、Ｓ３４に
進む。
発生か判別する。ＹＥＳの場合には、Ｓ３２に進む。Ｎ
Ｏの場合には、終了する。Ｓ３２は、内部からのアクセ
スか判別する。ＹＥＳの場合には、Ｓ３３でそのＣＰＵ
にエラーを通知する。一方、ＮＯの場合には、Ｓ３４に
進む。
【００４６】Ｓ３４は、そのウェイを充填するＣＰＵが
あるか判別する。ＹＥＳの場合には、Ｓ１のＹＥＳでエ
ラーの発生したウェイに充填割り当てされたＣＰＵがあ
ると判明したので、Ｓ３５でＣＰＵは１つか判別し、Ｙ
ＥＳのときにＳ３６でその１つのＣＰＵにエラーを通知
し、ＮＯのときにＳ３７で複数のＣＰＵのうちのいずれ
かＳ１つを選択しエラー通知を行い、Ｓ３９でウェイの
切り離しを行う。一方、Ｓ３４のＮＯの場合には、エラ
ー発生したウェイにに充填割り当てされたＣＰＵがない
と判明したので、Ｓ３８で任意の１つのＣＰＵを選択
（例えば番号の小さいＣＰＵを選択）してエラーを通知
し、Ｓ３９でウェイの切り離しを行う。
あるか判別する。ＹＥＳの場合には、Ｓ１のＹＥＳでエ
ラーの発生したウェイに充填割り当てされたＣＰＵがあ
ると判明したので、Ｓ３５でＣＰＵは１つか判別し、Ｙ
ＥＳのときにＳ３６でその１つのＣＰＵにエラーを通知
し、ＮＯのときにＳ３７で複数のＣＰＵのうちのいずれ
かＳ１つを選択しエラー通知を行い、Ｓ３９でウェイの
切り離しを行う。一方、Ｓ３４のＮＯの場合には、エラ
ー発生したウェイにに充填割り当てされたＣＰＵがない
と判明したので、Ｓ３８で任意の１つのＣＰＵを選択
（例えば番号の小さいＣＰＵを選択）してエラーを通知
し、Ｓ３９でウェイの切り離しを行う。
【００４７】以上によって、キャッシュメモリ４５のい
ずれかのウェイにエラー発生した場合に、エラー発生し
たウェイに充填割り当てされたＣＰＵがあるときはその
ＣＰＵにエラー通知し、ウェイの切り離しなどを行い、
一方、エラー発生したウェイに充填割り当てされたＣＰ
Ｕがないときはいずれか１つのＣＰＵにエラー通知し、
ウェイの切り離しなどを行い、ウェイにエラー発生時に
自動的に適切なＣＰＵにエラー通知して処理（エラーウ
エイの切り離しなどの処理）を効率的かつ確実に行わせ
ることが可能となる。
ずれかのウェイにエラー発生した場合に、エラー発生し
たウェイに充填割り当てされたＣＰＵがあるときはその
ＣＰＵにエラー通知し、ウェイの切り離しなどを行い、
一方、エラー発生したウェイに充填割り当てされたＣＰ
Ｕがないときはいずれか１つのＣＰＵにエラー通知し、
ウェイの切り離しなどを行い、ウェイにエラー発生時に
自動的に適切なＣＰＵにエラー通知して処理（エラーウ
エイの切り離しなどの処理）を効率的かつ確実に行わせ
ることが可能となる。
【００４８】図７は、本発明の他のシステム構成図を示
す。これは、図１の処理装置１１が図示のシステム０，
１・・・としてそれぞれバスを介して相互に接続され、
共通の主記憶装置３１に接続されたシステム構成におい
て、主記憶装置３１上のデータのコピーはシステム０，
１・・・上のいずれか１つのキャッシュメモリのみとし
た例を示す。例えば、図中の主記憶装置３１上の○のデ
ータのコピーをシステム０のキャッシュメモリ上に図示
の○のデータとしてコピーした状態で、システム１内の
いずれかのＣＰＵが主記憶装置３１上の○のデータを読
み出す場合には、システム０上の○のデータを消去した
後に、システム１のキャッシュメモリ上に図示の○のデ
ータとして充填して処理を開始する。また、システム１
内のいずれかのＣＰＵが主記憶装置３１上の○のデータ
に対する書込みを行う場合においても、システム０上の
○のデータを消去した後に、システム１のキャッシュメ
モリ上に図示の○のデータとして充填して処理を開始
し、書込みによってシステム１のキャッシュメモリ上の
データは変更される。これらの動作において、外部から
システム０のキャッシュメモリ上の○のデータを消去す
るというアクセスが発生し、既述した該当ＣＰＵのアク
セス回数として計測（既述した図５参照）し、単位時間
当たりのアクセス頻度として算出する。また、外部から
システム０のキャッシュメモリ上の○のデータを消去す
る際にキャッシュメモリでエラーが発生した場合は、既
述した該当ＣＰＵに対してエラー通知（既述した図５参
照）し、ウェイ切り離しを行う。
す。これは、図１の処理装置１１が図示のシステム０，
１・・・としてそれぞれバスを介して相互に接続され、
共通の主記憶装置３１に接続されたシステム構成におい
て、主記憶装置３１上のデータのコピーはシステム０，
１・・・上のいずれか１つのキャッシュメモリのみとし
た例を示す。例えば、図中の主記憶装置３１上の○のデ
ータのコピーをシステム０のキャッシュメモリ上に図示
の○のデータとしてコピーした状態で、システム１内の
いずれかのＣＰＵが主記憶装置３１上の○のデータを読
み出す場合には、システム０上の○のデータを消去した
後に、システム１のキャッシュメモリ上に図示の○のデ
ータとして充填して処理を開始する。また、システム１
内のいずれかのＣＰＵが主記憶装置３１上の○のデータ
に対する書込みを行う場合においても、システム０上の
○のデータを消去した後に、システム１のキャッシュメ
モリ上に図示の○のデータとして充填して処理を開始
し、書込みによってシステム１のキャッシュメモリ上の
データは変更される。これらの動作において、外部から
システム０のキャッシュメモリ上の○のデータを消去す
るというアクセスが発生し、既述した該当ＣＰＵのアク
セス回数として計測（既述した図５参照）し、単位時間
当たりのアクセス頻度として算出する。また、外部から
システム０のキャッシュメモリ上の○のデータを消去す
る際にキャッシュメモリでエラーが発生した場合は、既
述した該当ＣＰＵに対してエラー通知（既述した図５参
照）し、ウェイ切り離しを行う。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
アクセス元（例えばＣＰＵなど）からのアクセス頻度を
計測して当該アクセス頻度をもとにキャッシュ容量ある
いはウェイを割り当てると共に、エラー発生時に割り当
てられているアクセス元あるいは所定アクセス元にエラ
ー通知して処理を行う構成を採用しているため、複数の
アクセス元でキャッシュを有効活用して高速かつ安定な
処理を実現することが可能となる。
アクセス元（例えばＣＰＵなど）からのアクセス頻度を
計測して当該アクセス頻度をもとにキャッシュ容量ある
いはウェイを割り当てると共に、エラー発生時に割り当
てられているアクセス元あるいは所定アクセス元にエラ
ー通知して処理を行う構成を採用しているため、複数の
アクセス元でキャッシュを有効活用して高速かつ安定な
処理を実現することが可能となる。
【図１】本発明のシステム構成図である。
【図２】本発明の構成図である。
【図３】本発明の説明図である。
【図４】本発明の動作説明フローチャートである。
【図５】本発明の動作説明フローチャートである。
【図６】本発明の動作説明フローチャートである。
【図７】本発明の他のシステム構成図である。
【図８】従来技術の説明図である。
１、２，３，４：ＣＰＵ（アクセス元）
１１：処理装置
１２：アクセス要求監視手段
１３：充填容量調節手段
１４、４６：充填容量設定レジスタ
１５：充填容量調節有効化レジスタ
１６：統計計測手段
２１、４５：キャッシュメモリ
３１：主記憶装置
４１：キャッシュ装置
４２：キャッシュ制御装置
４３：ＣＰＵアクセス回数計測手段
４４：ウェイアクセス回数計測手段
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 15/16 ６４５ Ｇ０６Ｆ 15/16 ６４５
Ｆターム(参考） 5B005 JJ01 JJ13 KK14 TT02 UU43
VV03 VV11 WW12
5B045 DD03 DD12 JJ48
Claims (5)
- 【請求項１】複数のアクセス元がキャッシュメモリをア
クセスするキャッシュ装置において、 複数のアクセス元がキャッシュメモリをアクセスする頻
度をそれぞれ計測する手段と、 上記計測したアクセス頻度をもとに各アクセス元に割り
当てるキャッシュ容量あるいはウェイを設定する手段
と、 上記設定されたキャッシュ容量あるいはウェイをもとに
アクセス元からのデータを当キャッシュ容量内の領域あ
るいは該当ウェイ内の領域に充填する手段と、 アクセス元からの参照要求時にキャッシュからデータを
読み出して通知する手段とを備えたことを特徴とするキ
ャッシュ装置。 - 【請求項２】上記アクセス頻度をキャッシュメモリの参
照頻度としたことを特徴とする請求項１記載のキャッシ
ュ装置。 - 【請求項３】上記キャッシュメモリへのアクセス時にエ
ラー発生したときに、アクセスした領域の割り当てられ
ているアクセス元に当該エラーを通知、あるいは割り当
てられているアクセス元がないときは所定のアクセス元
に通知する手段を備えたことを特徴とする請求項１ある
いは請求項２記載のキャッシュ装置。 - 【請求項４】上記割り当てられているアクセス元が複数
あるいは割り当てられているアクセス元がなくて複数の
アクセス元がある場合には、当該複数のアクセス元のう
ち所定のアクセス元にエラー通知することを特徴とする
請求項３記載のキャッシュ装置。 - 【請求項５】複数のアクセス元がキャッシュメモリをア
クセスするキャッシュ方法において、 複数のアクセス元がキャッシュメモリをアクセスする頻
度をそれぞれ計測するステップと、 上記計測したアクセス頻度をもとに各アクセス元に割り
当てるキャッシュ容量あるいはウェイを設定するステッ
プと、 上記設定されたキャッシュ容量あるいはウェイをもとに
アクセス元からのデータの該当キャッシュ容量内の領域
あるいは該当ウェイ内の領域に充填するステップと、 アクセス元からの参照要求時にキャッシュからデータを
読み出して通知するステップとを有するキャッシュ方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215429A JP2003030047A (ja) | 2001-07-16 | 2001-07-16 | キャッシュ装置およびキャッシュ方法 |
| US10/194,328 US20030014595A1 (en) | 2001-07-16 | 2002-07-15 | Cache apparatus and cache method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215429A JP2003030047A (ja) | 2001-07-16 | 2001-07-16 | キャッシュ装置およびキャッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003030047A true JP2003030047A (ja) | 2003-01-31 |
Family
ID=19050068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001215429A Pending JP2003030047A (ja) | 2001-07-16 | 2001-07-16 | キャッシュ装置およびキャッシュ方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030014595A1 (ja) |
| JP (1) | JP2003030047A (ja) |
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| JP2005346168A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | キャッシュメモリ、システムおよびデータ格納方法 |
| JP2008059496A (ja) * | 2006-09-04 | 2008-03-13 | Fujitsu Ltd | 動画像処理装置 |
| JP2009015509A (ja) * | 2007-07-03 | 2009-01-22 | Renesas Technology Corp | キャッシュメモリ装置 |
| JP2011018196A (ja) * | 2009-07-09 | 2011-01-27 | Fujitsu Ltd | キャッシュメモリ |
| JP2011522325A (ja) * | 2008-05-30 | 2011-07-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ローカル及びグローバルのデータ共有 |
| CN102483840A (zh) * | 2009-08-21 | 2012-05-30 | 英派尔科技开发有限公司 | 向处理器核分配高速缓冲存储器关联性 |
| JP2014179150A (ja) * | 2013-03-15 | 2014-09-25 | Toshiba Corp | プロセッサシステム |
| JP2015222477A (ja) * | 2014-05-22 | 2015-12-10 | 富士通株式会社 | 情報処理装置、情報処理システム、情報処理装置の制御方法、及び、情報処理装置の制御プログラム |
| JPWO2021019652A1 (ja) * | 2019-07-29 | 2021-02-04 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5216463B2 (ja) * | 2008-07-30 | 2013-06-19 | 株式会社日立製作所 | ストレージ装置、その記憶領域管理方法及びフラッシュメモリパッケージ |
| CN105340059B (zh) | 2013-06-17 | 2019-03-22 | 应用材料公司 | 用于等离子体反应器的增强等离子体源 |
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|---|---|---|---|---|
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| US6154818A (en) * | 1997-11-20 | 2000-11-28 | Advanced Micro Devices, Inc. | System and method of controlling access to privilege partitioned address space for a model specific register file |
| US6523102B1 (en) * | 2000-04-14 | 2003-02-18 | Interactive Silicon, Inc. | Parallel compression/decompression system and method for implementation of in-memory compressed cache improving storage density and access speed for industry standard memory subsystems and in-line memory modules |
| US6754788B2 (en) * | 2001-03-15 | 2004-06-22 | International Business Machines Corporation | Apparatus, method and computer program product for privatizing operating system data |
-
2001
- 2001-07-16 JP JP2001215429A patent/JP2003030047A/ja active Pending
-
2002
- 2002-07-15 US US10/194,328 patent/US20030014595A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005346168A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | キャッシュメモリ、システムおよびデータ格納方法 |
| JP2008059496A (ja) * | 2006-09-04 | 2008-03-13 | Fujitsu Ltd | 動画像処理装置 |
| JP2009015509A (ja) * | 2007-07-03 | 2009-01-22 | Renesas Technology Corp | キャッシュメモリ装置 |
| US9619428B2 (en) | 2008-05-30 | 2017-04-11 | Advanced Micro Devices, Inc. | SIMD processing unit with local data share and access to a global data share of a GPU |
| JP2011522325A (ja) * | 2008-05-30 | 2011-07-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ローカル及びグローバルのデータ共有 |
| US10140123B2 (en) | 2008-05-30 | 2018-11-27 | Advanced Micro Devices, Inc. | SIMD processing lanes storing input pixel operand data in local register file for thread execution of image processing operations |
| JP2011018196A (ja) * | 2009-07-09 | 2011-01-27 | Fujitsu Ltd | キャッシュメモリ |
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| JP2013502645A (ja) * | 2009-08-21 | 2013-01-24 | エンパイア テクノロジー ディベロップメント エルエルシー | キャッシュメモリ結合性を伴うプロセッサコアの割当 |
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| US9412443B2 (en) | 2013-03-15 | 2016-08-09 | Kabushiki Kaisha Toshiba | Processor system having variable capacity memory |
| JP2015222477A (ja) * | 2014-05-22 | 2015-12-10 | 富士通株式会社 | 情報処理装置、情報処理システム、情報処理装置の制御方法、及び、情報処理装置の制御プログラム |
| JPWO2021019652A1 (ja) * | 2019-07-29 | 2021-02-04 | ||
| WO2021019652A1 (ja) * | 2019-07-29 | 2021-02-04 | 日本電信電話株式会社 | キャッシュチューニング装置、キャッシュチューニング方法、および、キャッシュチューニングプログラム |
| JP7259967B2 (ja) | 2019-07-29 | 2023-04-18 | 日本電信電話株式会社 | キャッシュチューニング装置、キャッシュチューニング方法、および、キャッシュチューニングプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030014595A1 (en) | 2003-01-16 |
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