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JP2003030042A - 複数コア付マイクロコンピュータ装置 - Google Patents

複数コア付マイクロコンピュータ装置

Info

Publication number
JP2003030042A
JP2003030042A JP2001211313A JP2001211313A JP2003030042A JP 2003030042 A JP2003030042 A JP 2003030042A JP 2001211313 A JP2001211313 A JP 2001211313A JP 2001211313 A JP2001211313 A JP 2001211313A JP 2003030042 A JP2003030042 A JP 2003030042A
Authority
JP
Japan
Prior art keywords
cores
access
core
shared memory
arbitration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001211313A
Other languages
English (en)
Inventor
Takafumi Shinohara
貴文 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Ten Ltd
Original Assignee
Denso Ten Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Ten Ltd filed Critical Denso Ten Ltd
Priority to JP2001211313A priority Critical patent/JP2003030042A/ja
Publication of JP2003030042A publication Critical patent/JP2003030042A/ja
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Abstract

(57)【要約】 【課題】 複数のコア間で共有メモリへのアクセスを効
率的に行う。 【解決手段】 同一の半導体集積回路チップ上に、複数
のコア１，２，３と共有メモリ１０とを含む複数コア付
マイクロコンピュータ装置の構成が集積される。各コア
１，２，３は、メモリ１１，１２，１３にそれぞれ専用
にアクセスしながら、独立してプログラム処理を実行す
る。共通のデータなどは、共有メモリ１０を介して相互
に利用することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のコアと共有
メモリとを同一の半導体集積回路チップ上に有する複複
数コア付マイクロコンピュータ装置に関する。
【０００２】
【従来の技術】従来から、半導体集積回路で実現される
マイクロコンピュータには、ＣＰＵやメモリ、周辺回路
などを含むコアを複数搭載するものが用いられている。
特開平２−２４４２５２号公報には、同一の半導体集積
回路チップ上に複数のマイクロプロセッサを集積した１
チップマルチプロセッサで、外部へのバスを共通化し、
メモリアクセスなどが同時に行われるときに調停するこ
とについての先行技術が開示されている。このような１
チップマルチプロセッサは、複数のマイクロプロセッサ
が同一のプログラムを分担して並列に処理し、全体とし
てスループットを上げる目的で使用される。各マイクロ
プロセッサは、メモリ空間を共有してプログラムを実行
する。この先行技術では、複数のマイクロプロセッサに
優先順位を付けておき、少なくとも２つのマイクロプロ
セッサから同時に外部アクセスが発生するときには、優
先順位が最も高いマイクロプロセッサに外部アクセスを
行わせるように調停している。
【０００３】複数のプロセッサからの同時アクセスを許
容するメモリ素子として、デュアルポートＲＡＭも製品
化されている。デュアルポートＲＡＭは、マイクロコン
ピュータシステムの中で、２つのプロセッサが同じＲＡ
Ｍをアクセスすることができるようなハードウエア構成
を有する。一般に、アドレスバスとデータバスとが競合
しないように、同一のメモリセルについてのアクセスを
調停する機能が備えられている。一方のプロセッサが書
込みを行うときに、他方のプロセッサが読込みを行うよ
うな同時アクセスが可能である。２つのプロセッサのう
ちの一方がＣＰＵであり、他方が画像や入出力用の専用
プロセッサであると、データなどの転送が互いに同期を
とらなくても可能になるので、効率よくデータやパラメ
ータ等の受渡しを行うことができる。デュアルポートＲ
ＡＭは、相互に独立かつ並行して動作しているマイクロ
プロセッサ間の通信に利用することもできる。
【０００４】
【発明が解決しようとする課題】半導体集積回路の製造
技術の進歩は、大規模な集積回路を比較的小さいチップ
面積で実現可能にしている。また集積回路の設計時に
は、ＣＡＤ（ComputerAided Design）を利用して、過去
に製造していた集積回路の配置パターンを、縮小して新
たな集積回路の一部として利用することも可能になって
きている。したがって、特開平２−２４４２５２号公報
で開示されているような複数のマイクロプロセッサを有
するような半導体集積回路チップ上に、さらにデュアル
ポートＲＡＭのような同時アクセス可能なメモリを集積
することも可能となっている。
【０００５】しかしながら、単に特開平２−２４４２５
２号公報に示すような複数のマイクロプロセッサでのア
クセス調停を行ってデュアルポートＲＡＭにアクセスす
ると、複数のマイクロプロセッサ間で予め選択される優
先度の高いマイクロプロセッサしか、デュアルポートＲ
ＡＭにアクセスすることができない。また、デュアルポ
ートＲＡＭでは２つのマイクロプロセッサからの同時ア
クセスが可能であっても、書込みについては、先にアク
セスした方に優先権がある。そのため、重要なプログラ
ムの処理が後回しにされるおそれがある。さらに、３以
上のマイクロプロセッサからの同時アクセスについては
全く考慮されていない。したがっって、特開平２−２４
４２５２号公報に開示されている１チップマルチプロセ
ッサにデュアルポートＲＡＭを集積するだけでは、マル
チプロセッサ間の効率的なデータ通信や交換にデュアル
ポートＲＡＭのような共有メモリを有効に使用すること
はできない。
【０００６】本発明の目的は、複数のコア間で共有メモ
リへのアクセスを効率的に行うことができる複数コア付
マイクロコンピュータ装置を提供することである。
【０００７】
【課題を解決するための手段】本発明は、同一の半導体
集積回路チップ上に、複数のコアと、該複数のコアから
アクセスが可能な共有メモリとを有する複数コア付マイ
クロコンピュータ装置であって、共有メモリに対して、
少なくとも２つのコアからのアクセスが行われるとき
に、予め定める調停条件に従って、コア間の競合状態を
調停する調停手段を含むことを特徴とする複数コア付マ
イクロコンピュータ装置である。
【０００８】本発明に従えば、複数コア付マイクロコン
ピュータ装置は、同一の半導体集積回路チップ上に、複
数のコアと、該複数のコアからアクセスが可能な共有メ
モリとを有し、さらに調停手段を含む。調停手段は、共
有メモリに対して、少なくとも２つのコアからのアクセ
スが行われるときに、予め定める調停条件に従って、コ
ア間の競合状態を調停するので、各コアは共有メモリに
対して自由にアクセスを試みることができる。調停条件
が満たされればアクセスを継続することができるので、
共有メモリへのアクセスを迅速に行うことができる。
【０００９】さらに本発明は、同一の半導体集積回路チ
ップ上に、複数のコアと、該複数のコアからアクセスが
可能な共有メモリとを有する複数コア付マイクロコンピ
ュータ装置であって、共有メモリは、少なくとも２つの
コアからのアクセスに対して、予め定める調停条件に従
うアクセスが可能であり、各コアは、該共有メモリに対
して、アクセスを行うときに、他のコアからのアクセス
の有無を検出し、他のコアからのアクセスがないときは
該共有メモリに対するアクセスを継続し、他のコアから
のアクセスがあるときは、該調停条件に従ってアクセス
の継続か中断かを判断することを特徴とする複数コア付
マイクロコンピュータ装置である。
【００１０】本発明に従えば、複数コア付マイクロコン
ピュータ装置は、同一の半導体集積回路チップ上に、複
数のコアと、該複数のコアからアクセスが可能な共有メ
モリとを有する。各コアは、共有メモリに対して、アク
セスを行うときに、他のコアからのアクセスの有無を検
出し、他のコアからのアクセスがないときは該共有メモ
リに対するアクセスを継続し、他のコアからのアクセス
があるときは、調停条件に従ってアクセスの継続か中断
かを判断するので、複数のコア間で調停条件に従う共有
メモリへのアクセスが可能である。複数のコアが共有メ
モリを使用してデータなどを共有し、相互のプログラム
は独立して実行するような動作を効率的に行うことがで
きる。
【００１１】また本発明で、前記複数のコアには、予め
優先順位が設定されており、前記調停条件は、少なくと
も２つのコアからのアクセスが競合するときに、優先順
位が高い方のコアによるアクセスの継続と、優先順位が
低い方のコアによるアクセスの中断とであることを特徴
とする。
【００１２】本発明に従えば、予め設定される優先順位
に従って、少なくとも２つのコアによる共有メモリへの
アクセスの競合を調停することができる。優先順位の高
いコアで重要な処理を行うようにしておけば、重要な処
理について、優先的に共有メモリを使用することができ
る。
【００１３】また本発明で、前記調停条件は、少なくと
も２つのコアからのアクセスが競合するときに、いずれ
のアクセスも読出しであれば同時アクセスの継続であ
り、書込みを行うコアがあれば、該コアからの書込みの
継続と、他のコアからの読出しの中断とであることを特
徴とする。
【００１４】本発明に従えば、少なくとも２つのコアが
全部共有メモリに対する読出しのアクセスを行うときに
は同時アクセスを許容するので、共有メモリに記憶され
ているデータなどを２以上のコアで迅速に読出すことが
できる。共有メモリに対して書込みを行うコアがあると
きには、書込みを優先するので、同一のアドレスのデー
タに対して書込みと読出しとが競合するようなときに、
データの書込みを行ってからデータの読出しが行われる
ように調停することができる。
【００１５】また本発明で、前記複数のコアには、予め
優先順位が設定されており、前記調停条件として、前記
書込みを行うコアが少なくとも２つあるときには、優先
順位が高い方のコアによるアクセスの継続と、優先順位
が低い方のコアによるアクセスの中断とを含むことを特
徴とする。
【００１６】本発明に従えば、少なくとも２つのコアか
ら共有メモリに対する書込みが競合しているときには、
予め設定される優先順位に従って調停される。調停の結
果、優先順位が高い方のコアによる書込みが行われるの
で、重要な処理を行うコアの優先順位を高くしておけ
ば、重要な処理を迅速に行うことができる。
【００１７】また本発明で、前記コアは、３以上含まれ
ていることを特徴とする。本発明に従えば、複数のコア
も共有メモリも同一の半導体集積回路チップ上に集積さ
れるので、共有メモリが単体の半導体集積回路チップと
して製造される場合のような端子数などの制約がなく、
デュアルポートＲＡＭのように２系統のアドレスバスに
よるアクセスばかりではなく、３系統以上のアドレスバ
スによるアクセスも容易に実現し、効率的な利用を図る
ことができる。
【００１８】
【発明の実施の形態】図１は、本発明の実施の第１およ
び第２形態としての複数コア付マイクロコンピュータ装
置の概略的な機能構成を示す。本実施形態では、同一の
半導体集積回路チップ上に、複数のコア１，２，３と、
複数のコア１，２，３からアクセスが可能なＲＡＭであ
る共有メモリ１０とが集積されている。各コア１，２，
３は、専用のメモリ１１，１２，１３も備えている。共
有メモリ１０に対して、少なくとも２つのコア１，２，
３からのアクセスが行われるときに、アクセスの競合が
生じる。コア間の競合状態を予め定める調停条件に従っ
て調停するために、共有メモリ１０には調停手段２０が
備えられている。なお、コア１，２，３は、それぞれ独
立にプログラム動作可能であり、３つ設ける例を示すけ
れども、２以上であれば同様に本発明を適用することが
できる。同一の半導体集積回路チップ上に形成するの
で、３以上のコア１，２，３に対してアクセス可能なポ
ートを備えるいわばマルチポートのＲＡＭであって多く
のアドレス信号線やデータ信号線の配線が必要であって
も、プリント配線基板上に配線パターンを形成する場合
よりも、容易に実現することができる。
【００１９】すなわち、本実施形態の複数コア付マイク
ロコンピュータ装置は、同一の半導体集積回路チップ上
に、複数のコア１，２，３と、複数のコア１，２，３か
らアクセスが可能な共有メモリ１０とを有し、さらに調
停手段２０を含む。調停手段２０は、予め定める調停条
件に従って、コア１，２，３間の競合状態を調停するの
で、各コア１，２，３は共有メモリ１０に対して自由に
アクセスを試みることができる。調停条件が満たされれ
ばアクセスを継続することができるので、共有メモリ１
０へのアクセスを迅速に行うことができる。
【００２０】図２は、本発明の実施の第１形態として、
図１の調停手段２０によって行われるアクセス競合に対
する調停手順を示す。本実施形態では、複数のコア１，
２，３には予め共有メモリ１０へのアクセスに対して優
先順位を設定しておき、アクセスが競合するときには、
優先順位に従って調停を行う。優先順位は、たとえば、
コア１＞コア２＞コア３であるとする。ステップａ０か
ら手順を開始し、ステップａ１ではいずれか１つのコア
１，２，３からの共有メモリ１０に対する読出しか書込
みかのアクセスが検知されるのを待つ。１つのコア１，
２，３からのアクセスが検知されると、ステップ宇ａ２
で、他のコア１，２，３からアクセスがあるか否かを判
断する。他のコア１，２，３からのアクセスが無けれ
ば、ステップａ３でステップａ１で検知したコア１，
２，３からのアクセスを実行させ、ステップａ１に戻
る。ステップａ２で他のコア１，２，３からのアクセス
があり、共有メモリ１０に対するアクセスが競合すると
きは、ステップａ４で優先順位が低いコア１，２，３の
アクセスを中断し、ステップａ５で優先順位が高いコア
１，２，３からのアクセスを実行させる。ステップａ５
が終了するとステップａ１に戻る。
【００２１】アクセスの中断は、種々の方法でコア１，
２，３に通知することができる。たとえば、強制的に待
ち状態にする信号を利用することができる。アクセスが
中断されたコア１，２，３は、アクセスが可能になるま
で動作を休止し、アクセスが可能になれば動作を再開す
る。また、アクセスの可否をフラグなどで通知し、アク
セスが許可されないコア１，２，３は、フラグを監視し
て、アクセスが許可されるのを待つようにすることもで
きる。フラグの監視は間欠的に行い、監視の間には他の
処理動作を行うことができる。
【００２２】実施の第１形態のような複数コア付マイク
ロコンピュータ装置は、たとえば自動車に搭載し、各種
走行関係の制御を行う機能を各コア１，２，３で分担し
て行い、共有メモリ１０でデータやパラメータを共通化
するような制御に利用することができる。最も優先順位
が高いコア１では、エンジンの点火や燃料噴射に関する
制御に利用することができる。中間の優先順位を有する
コア２では、スロットルバルブの制御による定速走行制
御に利用することができる。優先順位が最も低いコア３
では、トランスミッション関係の制御に利用することが
できる。共有メモリ１０は、エンジンの回転速度、車両
の走行速度、気温などの共通するデータやパラメータの
共通化に利用することができる。各コア１，２，３の代
りに、独立した電子制御ユニット（ＥＣＵ）を使用する
ときは、共通データやパラメータは、電子制御ユニット
間のデータ通信処理で伝達しなければならない。データ
通信処理には、多くの構成を必要とし、時間もかかる。
共有メモリ１０を介する伝達では、アクセスの競合時に
アクセスの中断があっても、データ通信を行う場合に比
較すれば極めて迅速にデータの伝達を行うことができ
る。アクセスの中断がなければ、さらに迅速なデータの
伝達が可能となる。
【００２３】図３は、本発明の実施の第２形態として、
図１の調停手段２０によって行われるアクセス競合に対
する調停手順を示す。本実施形態では、共有メモリ１０
への読出しと書込みとが競合するときには、書込みを優
先し、書込み同士が競合するときには、予め設定されて
いる優先順位に従う。共有メモリ１０に対する読出しの
みのアクセスは、複数同時に可能である。書込みを読出
しよりも優先するので、データの更新などのための書込
みと、そのデータの利用のための読出しとが競合するよ
うなときに、データの更新が優先され、読出すデータは
更新されたデータであることが保証される。
【００２４】ステップｂ０から手順を開始し、ステップ
ｂ１では、１つのコア１、２、３からのアクセスを検知
するまで待つ。１つのコア１，２，３からのアクセスが
検知されると、ステップｂ２で他のコア１，２，３から
のアクセスがあるか否かを判断する。他のコア１，２，
３からもアクセスがあるときには、ステップｂ３に移
り、複数のコア１，２，３が共有メモリ１０への書込み
のためのアクセスを行おうとしているか否かを判断す
る。複数のコア１，２，３が書込みを行おうとしている
ときには、ステップｂ４に移り、優先順位が低いコア
１，２，３の書込みを中断する。もし、複数のコア１，
２，３による書込みの他に、読出しのアクセスも競合し
ているときには、優先順位によらず、読出しを行おうと
しているコア１，２，３のアクセスを中断する。次にス
テップｂ５に移り、優先順位が高いコア１，２，３の書
込みを実行する。ステップｂ５が終了すると、ステップ
ｂ１に戻る。
【００２５】ステップｂ３で、複数のコア１，２，３か
らの書込みではないと判断されるときには、ステップｂ
６で１つのコア１，２，３からの書込みか否かを判断す
る。１つのコア１，２，３からの書込みであれば、ステ
ップｂ７で読込みのコア１，２，３からのアクセスを中
断し、ステップｂ８で書込みのコア１，２，３からのア
クセスを実行して、ステップｂ１に戻る。ステップｂ６
で書込みのアクセスを行おうとしているコア１，２，３
が１つもないと判断されるときには、ステップｂ９で同
時アクセスを実行させ、ステップｂ１に戻る。
【００２６】図４は、本発明の実施の第３および第４形
態としての複数コア付マイクロコンピュータ装置の概略
的な機能構成を示す。本実施形態で図１の実施形態に対
応する部分には同一の参照符を付し、重複する説明は省
略する。本実施形態では、同一の半導体集積回路チップ
上に、複数のコア２１，２２，２３と、複数のコア２
１，２２，２３からアクセスが可能なＲＡＭである共有
メモリ１０とが集積されている。各コア２１，２２，２
３は、専用のメモリ１１，１２，１３をそれぞれ備えて
いるとともに、共有メモリ１０に対してアクセスして、
他のコア２１，２２，２３からのアクセスと競合すると
きに、予め定める調停条件に従って調停する機能も備え
られている。なお、コア２１，２２，２３は、それぞれ
独立にプログラム動作可能であり、３つ設ける例を示す
けれども、２以上であれば同様に本発明を適用すること
ができる。
【００２７】すなわち、本実施形態の複数コア付マイク
ロコンピュータ装置は、同一の半導体集積回路チップ上
に、複数のコア２１，２２，２３と、複数のコア２１，
２２，２３からアクセスが可能な共有メモリ１０とを有
し、共有メモリ１０は、少なくとも２つのコア２１，２
２，２３からのアクセスに対して、予め定める調停条件
に従うアクセスが可能である。各コア２１，２２，２３
は、共有メモリ１０に対してアクセスを行うときに、他
のコア２１，２２，２３からのアクセスの有無を検出
し、他のコア２１，２２，２３からのアクセスがないと
きは共有メモリ１０に対するアクセスを継続し、他のコ
ア２１，２２，２３からのアクセスがあるときは、調停
条件に従ってアクセスの継続か中断かを判断する。複数
のコア２１，２２，２３間は、相互間で調停条件に従う
共有メモリ１０へのアクセスが可能であるので、共有メ
モリ１０を使用してデータなどを共有し、相互のプログ
ラムは独立して実行するような動作を効率的に行うこと
ができる。
【００２８】図５は、本発明の実施の第３形態として、
図２と同様に、複数のコア２１，２２，２３に予め優先
順位が設定されており、優先順位に従うことが調停条件
であるときの各コア２１，２２，２３での調停手順を示
す。ステップｃ０から手順を開始し、ステップｃ１では
共有メモリ１０へのアクセスを開始するに際して、他の
コア２１，２２，２３からのアクセスがあるか否かを検
知して判断する。他のコア２１，２２，２３からのアク
セスがあると判断されるときには、ステップｃ２に移
り、自コアの優先順位が他コアの優先順位より高いか否
かを判断する。自コアの優先順位の方が高くないと判断
されるときは、ステップｃ３で自コアのアクセスと中断
し、ステップｃ４で他コアのアクセスを実行させ、ステ
ップｃ１に戻る。ステップｃ２で自コアの優先順位の方
が他コアの優先順位よりも高いと判断されるときは、ス
テップｃ５で自コアのアクセスを実行し、ステップｃ１
に戻る。
【００２９】本実施形態では、各コア２１，２２，２３
自身で、予め設定される優先順位に従って、少なくとも
２つのコア２１，２２，２３による共有メモリ１０への
アクセスの競合を調停する機能を備えている。優先順位
の高いコア２１，２２，２３で重要な処理を行うように
しておけば、重要な処理について、優先的に共有メモリ
１０を使用することができる。
【００３０】図６は、本発明の実施の第４形態として、
図３と同様な調停条件で、各コア２１，２２，２３自体
でがアクセス競合に対する調停を行う手順を示す。本実
施形態では、共有メモリ１０への読出しと書込みとが競
合するときには、書込みを優先し、書込み同士が競合す
るときには、予め設定されている優先順位に従う。共有
メモリ１０に対する読出しのみのアクセスは、複数同時
に可能である。
【００３１】ステップｄ０から手順を開始し、ステップ
ｄ１では、他のコア２１，２２，２３から共有メモリ１
０に対するアクセスがあるか否かを判断する。他のコア
２１，２２，２３からのアクセスがあると判断されると
きは、ステップｄ２で他のコア２１，２２，２３が書込
みを行おうとしているか否かを判断する。書込みを行お
うとしていないときには、ステップｄ３でアクセスを実
行する。ステップｄ１で他のコア２１，２２，２３から
のアクセスがないと判断されるときも、ステップｄ３で
アクセスを実行する。
【００３２】ステップｄ２で他のコア２１，２２，２３
も書込みを行おうとしていると判断されるときには、ス
テップｄ４に移り、自コア２１，２２，２３も書込みを
行おうとしているか否かを判断する。自コア２１，２
２，２３も書込みを行おうとしているときには、書込み
の競合が生じるので、ステップｄ５で優先順位を調べ、
自コア２１，２２，２３の優先順位の方が高いときには
ステップｄ６で書込みを実行し、ステップｄ１に戻る。
ステップｄ４で自コア２１，２２，２３は書込みではな
いと判断されるとき、またはステップｄ５で自コアの優
先順位が書込みを行おうとしている他コア２１，２２，
２３の優先順位よりも高くないときには、ステップｄ７
でアクセスを中断し、ステップｄ１に戻る。
【００３３】
【発明の効果】以上のように本発明によれば、共有メモ
リに対して、少なくとも２つのコアからのアクセスが行
われるときに、予め定める調停条件に従い、コア間の競
合状態が調停手段によって調停される。各コアは、共有
メモリに対して自由にアクセスして、予め定めるルール
としての調停条件が満たされればアクセスを継続するこ
とができるので、共有メモリへのアクセスを迅速に行う
ことができる。
【００３４】さらに本発明によれば、複数のコアは、共
有メモリに対してアクセスを行うときに、他のコアから
のアクセスに応じてそれぞれ調停を行うので、複数のコ
ア間で調停条件に従う共有メモリへのアクセスが可能で
ある。複数のコアが相互のプログラムは独立して実行
し、一部のデータを共有するような動作を効率的に行う
ことができる。
【００３５】また本発明によれば、予め設定される優先
順位に従って、共有メモリへのアクセスの競合を調停す
ることができる。重要な処理を優先順位の高いコアに割
当てておけば、優先的に共有メモリを使用して処理を実
行することができる。
【００３６】また本発明によれば、共有メモリに対する
読出しのアクセスのみであれば、同時アクセスを許容す
るので、共有メモリから２以上のコアがデータを迅速に
読出すことができる。共有メモリに対して書込みを行う
コアがあるときには、書込みを優先するので、データの
書込みを行ってからデータの読出しが行われるように調
停することができる。
【００３７】また本発明によれば、優先順位に従って共
有メモリに対する書込みの競合を調停することができ
る。重要な処理を行うコアの優先順位を高くしておけ
ば、重要な処理を迅速に行うことができる。
【００３８】また本発明によれば、同一の半導体集積回
路チップ上に複数のコアと共有メモリとが集積されるこ
とを利用し、３以上のコアによる同時アクセスも可能に
して、共有メモリの効率的な利用を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１形態および第２形態である
複数コア付マイクロコンピュータ装置の概略的な機能構
成を示すブロック図である。
【図２】本発明の実施の第１形態での調停手順を示すフ
ローチャートである。
【図３】本発明の実施の第２形態での調停手順を示すフ
ローチャートである。
【図４】本発明の実施の第３形態および第４形態である
複数コア付マイクロコンピュータ装置の概略的な機能構
成を示すブロック図である。
【図５】本発明の実施の第３形態での調停手順を示すフ
ローチャートである。
【図６】本発明の実施の第４形態での調停手順を示すフ
ローチャートである。
【符号の説明】
１，２，３，２１，２２，２３ コア １０ 共有メモリ １１，１２，１３ メモリ ２０ 調停手段

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 同一の半導体集積回路チップ上に、複数
    のコアと、該複数のコアからアクセスが可能な共有メモ
    リとを有する複数コア付マイクロコンピュータ装置であ
    って、 共有メモリに対して、少なくとも２つのコアからのアク
    セスが行われるときに、予め定める調停条件に従って、
    コア間の競合状態を調停する調停手段を含むことを特徴
    とする複数コア付マイクロコンピュータ装置。
  2. 【請求項２】 同一の半導体集積回路チップ上に、複数
    のコアと、該複数のコアからアクセスが可能な共有メモ
    リとを有する複数コア付マイクロコンピュータ装置であ
    って、 共有メモリは、少なくとも２つのコアからのアクセスに
    対して、予め定める調停条件に従うアクセスが可能であ
    り、 各コアは、該共有メモリに対して、アクセスを行うとき
    に、他のコアからのアクセスの有無を検出し、他のコア
    からのアクセスがないときは該共有メモリに対するアク
    セスを継続し、他のコアからのアクセスがあるときは、
    該調停条件に従ってアクセスの継続か中断かを判断する
    ことを特徴とする複数コア付マイクロコンピュータ装
    置。
  3. 【請求項３】 前記複数のコアには、予め優先順位が設
    定されており、 前記調停条件は、少なくとも２つのコアからのアクセス
    が競合するときに、優先順位が高い方のコアによるアク
    セスの継続と、優先順位が低い方のコアによるアクセス
    の中断とであることを特徴とする請求項１または２記載
    の複数コア付マイクロコンピュータ装置。
  4. 【請求項４】 前記調停条件は、少なくとも２つのコア
    からのアクセスが競合するときに、いずれのアクセスも
    読出しであれば同時アクセスの継続であり、書込みを行
    うコアがあれば、該コアからの書込みの継続と、他のコ
    アからの読出しの中断とであることを特徴とする請求項
    １または２記載の複数コア付マイクロコンピュータ装
    置。
  5. 【請求項５】 前記複数のコアには、予め優先順位が設
    定されており、 前記調停条件として、前記書込みを行うコアが少なくと
    も２つあるときには、優先順位が高い方のコアによるア
    クセスの継続と、優先順位が低い方のコアによるアクセ
    スの中断とを含むことを特徴とする請求項４記載の複数
    コア付マイクロコンピュータ装置。
  6. 【請求項６】 前記コアは、３以上含まれていることを
    特徴とする請求項１〜５のいずれかに記載の複数コア付
    マイクロコンピュータ装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008276391A (ja) * 2007-04-26 2008-11-13 Nec Corp メモリアクセス制御装置
JP2009265843A (ja) * 2008-04-23 2009-11-12 Toyota Motor Corp マルチコアシステム、車両用ゲートウェイ装置
WO2011104823A1 (ja) * 2010-02-23 2011-09-01 富士通株式会社 マルチコアプロセッサシステム、スレッド制御方法、およびスレッド制御プログラム
CN101453452B (zh) * 2007-12-07 2012-11-28 国际商业机器公司 基于多核的sip消息处理方法及装置
JP2014026679A (ja) * 2013-11-07 2014-02-06 Fujitsu Ltd マルチコアプロセッサシステム、制御方法、および制御プログラム
US9274860B2 (en) 2010-05-19 2016-03-01 Samsung Electronics Co., Ltd. Multi-processor device and inter-process communication method thereof
JP2016171698A (ja) * 2015-03-13 2016-09-23 株式会社東芝 モータ制御用デバイス
JP2017229237A (ja) * 2017-09-04 2017-12-28 株式会社東芝 モータ制御用デバイス
JP2022514551A (ja) * 2019-09-20 2022-02-14 エルジー エナジー ソリューション リミテッド バッテリー管理装置及び方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008276391A (ja) * 2007-04-26 2008-11-13 Nec Corp メモリアクセス制御装置
CN101453452B (zh) * 2007-12-07 2012-11-28 国际商业机器公司 基于多核的sip消息处理方法及装置
JP2009265843A (ja) * 2008-04-23 2009-11-12 Toyota Motor Corp マルチコアシステム、車両用ゲートウェイ装置
WO2011104823A1 (ja) * 2010-02-23 2011-09-01 富士通株式会社 マルチコアプロセッサシステム、スレッド制御方法、およびスレッド制御プログラム
JP5408330B2 (ja) * 2010-02-23 2014-02-05 富士通株式会社 マルチコアプロセッサシステム、スレッド制御方法、およびスレッド制御プログラム
US9311142B2 (en) 2010-02-23 2016-04-12 Fujitsu Limited Controlling memory access conflict of threads on multi-core processor with set of highest priority processor cores based on a threshold value of issued-instruction efficiency
US9274860B2 (en) 2010-05-19 2016-03-01 Samsung Electronics Co., Ltd. Multi-processor device and inter-process communication method thereof
JP2014026679A (ja) * 2013-11-07 2014-02-06 Fujitsu Ltd マルチコアプロセッサシステム、制御方法、および制御プログラム
JP2016171698A (ja) * 2015-03-13 2016-09-23 株式会社東芝 モータ制御用デバイス
JP2017229237A (ja) * 2017-09-04 2017-12-28 株式会社東芝 モータ制御用デバイス
JP2022514551A (ja) * 2019-09-20 2022-02-14 エルジー エナジー ソリューション リミテッド バッテリー管理装置及び方法
JP7243965B2 (ja) 2019-09-20 2023-03-22 エルジー エナジー ソリューション リミテッド バッテリー管理装置及び方法
US12007894B2 (en) 2019-09-20 2024-06-11 Lg Energy Solution, Ltd. Battery management apparatus and method

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