JP2003018009A - デジタルアナログコンバータ - Google Patents
デジタルアナログコンバータInfo
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
- H03M3/37—Compensation or reduction of delay or phase error
- H03M3/372—Jitter reduction
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
- H03M3/506—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a pulse width modulator
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】クロックジッタの影響を低減することのでき
る、ＰＷＭやＰＤＭを利用したＤ／Ａコンバータを得
る。 【解決手段】デジタル信号に従って、ＰＤＭパルスを成
形するにあたって、段差クロックパルスのリーディング
エッジで、ＰＤＭパルスの上昇と下降のいずれかまたは
両方を階段状に遷移させる。ＰＷＭパルスを成形するに
あたって、段差クロックパルスのリーディングエッジ
で、ＰＷＭパルスの上昇と下降のいずれかまたは両方を
階段状に遷移させてもよい。
る、ＰＷＭやＰＤＭを利用したＤ／Ａコンバータを得
る。 【解決手段】デジタル信号に従って、ＰＤＭパルスを成
形するにあたって、段差クロックパルスのリーディング
エッジで、ＰＤＭパルスの上昇と下降のいずれかまたは
両方を階段状に遷移させる。ＰＷＭパルスを成形するに
あたって、段差クロックパルスのリーディングエッジ
で、ＰＷＭパルスの上昇と下降のいずれかまたは両方を
階段状に遷移させてもよい。
Description
【０００１】
【発明の属する技術分野】この発明は、デジタルアナロ
グコンバータ（Ｄ／Ａコンバータ）に関するものであ
る。
グコンバータ（Ｄ／Ａコンバータ）に関するものであ
る。
【０００２】
【従来の技術】ΔΣＤ／Ａコンバータを用いる音声用Ｄ
／Ａコンバータをはじめ、世の中にはＰＤＭやＰＷＭを
用いたＤ／Ａコンバータが数多く存在する。ＰＤＭと
は、Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏ
ｎの略である。ＰＤＭを用いたＤ／Ａコンバータでは、
図１９に示すように、１つのデータサイクルをより高速
なクロックの細かいサイクルで分割し、それぞれのクロ
ックサイクルでの電位を１または０の２値のいずれかに
区分する。そして、１データサイクルでの出力の電位の
密度（ｄｅｎｓｉｔｙ）を入力コードに応じて変更する
ことにより、入力コードを表現する。最終的なアナログ
信号は、パルス列をアナログローパスフィルタでフィル
タリングすることにより得られる。ＰＤＭ機構は、出力
エネルギー量が入力データに応じたものになる特色を持
ったアナログ出力機構である。
／Ａコンバータをはじめ、世の中にはＰＤＭやＰＷＭを
用いたＤ／Ａコンバータが数多く存在する。ＰＤＭと
は、Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏ
ｎの略である。ＰＤＭを用いたＤ／Ａコンバータでは、
図１９に示すように、１つのデータサイクルをより高速
なクロックの細かいサイクルで分割し、それぞれのクロ
ックサイクルでの電位を１または０の２値のいずれかに
区分する。そして、１データサイクルでの出力の電位の
密度（ｄｅｎｓｉｔｙ）を入力コードに応じて変更する
ことにより、入力コードを表現する。最終的なアナログ
信号は、パルス列をアナログローパスフィルタでフィル
タリングすることにより得られる。ＰＤＭ機構は、出力
エネルギー量が入力データに応じたものになる特色を持
ったアナログ出力機構である。
【０００３】多くのＰＤＭ機構は、１つのデータサイク
ル中に２値の電位を出力する一方で、その２値の中間の
電位も出力する。この中間の電位を出力する期間をリセ
ット期間という。例えば、図１９では、最初のクロック
サイクルでは電位が＋Ｖｒｅ ｆ であって１を示し、次
のクロックサイクル（リセット期間）では電位がＶｃ
ｅｎｔｅｒであって待機状態を示し、次のクロックサイ
クルでは電位が−Ｖｒｅ ｆ であって０を示し、次のク
ロックサイクル（リセット期間）では電位がＶｃ
ｅｎｔｅｒであって待機状態を示す。なお、１ビットΔ
ΣＤ／Ａコンバータもオーバーサンプリングの技術を用
いることから、その出力はＰＤＭ機構と同様となってい
るものが多い。
ル中に２値の電位を出力する一方で、その２値の中間の
電位も出力する。この中間の電位を出力する期間をリセ
ット期間という。例えば、図１９では、最初のクロック
サイクルでは電位が＋Ｖｒｅ ｆ であって１を示し、次
のクロックサイクル（リセット期間）では電位がＶｃ
ｅｎｔｅｒであって待機状態を示し、次のクロックサイ
クルでは電位が−Ｖｒｅ ｆ であって０を示し、次のク
ロックサイクル（リセット期間）では電位がＶｃ
ｅｎｔｅｒであって待機状態を示す。なお、１ビットΔ
ΣＤ／Ａコンバータもオーバーサンプリングの技術を用
いることから、その出力はＰＤＭ機構と同様となってい
るものが多い。
【０００４】一方、ＰＷＭはＰｕｌｓｅ Ｗｉｄｔｈ
Ｍｏｄｕｌａｔｉｏｎの略であり、図２０に示すように
ＰＤＭと同じく１つのデータサイクルをより高速なクロ
ックサイクルに分割し、それぞれのクロックサイクル
で、２値の電位を出力する。しかし、ＰＷＭはＰＤＭの
ようにコードを密度によって表すのではなく、コードに
応じて、１データサイクル中の電位がハイレベルになる
時間（クロックサイクル数）を変化させる。例えば、図
２０中の最初のデータサイクルではハイレベルのクロッ
クサイクル数は１であり、コード１を表す。
Ｍｏｄｕｌａｔｉｏｎの略であり、図２０に示すように
ＰＤＭと同じく１つのデータサイクルをより高速なクロ
ックサイクルに分割し、それぞれのクロックサイクル
で、２値の電位を出力する。しかし、ＰＷＭはＰＤＭの
ようにコードを密度によって表すのではなく、コードに
応じて、１データサイクル中の電位がハイレベルになる
時間（クロックサイクル数）を変化させる。例えば、図
２０中の最初のデータサイクルではハイレベルのクロッ
クサイクル数は１であり、コード１を表す。
【０００５】ＰＷＭやＰＤＭを利用したＤ／Ａコンバー
タの出力は、２値または３値（うち１値はリセット状態
すなわち待機状態の値）に限定される。従って、多進数
のＤ／Ａコンバータのように、各素子の性能のバラツキ
等に左右されず非常に高精度な出力が得られるととも
に、Ｄ／Ａコンバータ自体の回路規模を小さく抑えるこ
とができる利点がある。しかし、１回１回の遷移する電
位差（Ｖｒｅｆ ）が非常に大きいため、図２１に示す
ようにクロックジッタｔｊ０による影響が大きい。
タの出力は、２値または３値（うち１値はリセット状態
すなわち待機状態の値）に限定される。従って、多進数
のＤ／Ａコンバータのように、各素子の性能のバラツキ
等に左右されず非常に高精度な出力が得られるととも
に、Ｄ／Ａコンバータ自体の回路規模を小さく抑えるこ
とができる利点がある。しかし、１回１回の遷移する電
位差（Ｖｒｅｆ ）が非常に大きいため、図２１に示す
ようにクロックジッタｔｊ０による影響が大きい。
【０００６】
【発明が解決しようとする課題】従来のＰＷＭやＰＤＭ
を利用したＤ／Ａコンバータは以上のように構成されて
いるので、クロックジッタｔｊ０が出力の特性に与える
影響が大きいという課題があった。特にＳＮＲ（signal
-to-noise ratio）の劣化は非常に大きな課題である。
この課題を解決するために出力される電圧パルスの間隔
の移動平均を算出してパルスを補正する方法などもある
が、この方法ではジッタの影響は緩和されるものの、各
素子の性能のバラツキの影響が最終的に出力されるアナ
ログ波形の精度に影響を及ぼすため、ＰＷＭやＰＤＭの
もつ本来の２値の利点が失われてしまう。
を利用したＤ／Ａコンバータは以上のように構成されて
いるので、クロックジッタｔｊ０が出力の特性に与える
影響が大きいという課題があった。特にＳＮＲ（signal
-to-noise ratio）の劣化は非常に大きな課題である。
この課題を解決するために出力される電圧パルスの間隔
の移動平均を算出してパルスを補正する方法などもある
が、この方法ではジッタの影響は緩和されるものの、各
素子の性能のバラツキの影響が最終的に出力されるアナ
ログ波形の精度に影響を及ぼすため、ＰＷＭやＰＤＭの
もつ本来の２値の利点が失われてしまう。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、ジッタの影響を低減することので
きる、ＰＷＭやＰＤＭを利用したＤ／Ａコンバータを得
ることを目的とする。
めになされたもので、ジッタの影響を低減することので
きる、ＰＷＭやＰＤＭを利用したＤ／Ａコンバータを得
ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るＤ／Ａコ
ンバータは、デジタル信号に従って、ＰＤＭパルスを成
形する成形部と、上記成形部に組み込まれており、ＰＤ
Ｍパルスの上昇と下降のいずれかまたは両方を階段状に
遷移させる段差形成部とを備えるものである。
ンバータは、デジタル信号に従って、ＰＤＭパルスを成
形する成形部と、上記成形部に組み込まれており、ＰＤ
Ｍパルスの上昇と下降のいずれかまたは両方を階段状に
遷移させる段差形成部とを備えるものである。
【０００９】この発明に係るＤ／Ａコンバータは、ＰＤ
Ｍパルスの階段状の遷移の包絡線が、サインカーブに近
似するように段差形成部がＰＤＭパルスを階段状に上昇
および下降させるものである。
Ｍパルスの階段状の遷移の包絡線が、サインカーブに近
似するように段差形成部がＰＤＭパルスを階段状に上昇
および下降させるものである。
【００１０】この発明に係るＤ／Ａコンバータは、ＰＤ
Ｍパルスの階段状の遷移の包絡線が、指数関数のカーブ
に近似するように段差形成部がＰＤＭパルスを階段状に
上昇および下降させるものである。
Ｍパルスの階段状の遷移の包絡線が、指数関数のカーブ
に近似するように段差形成部がＰＤＭパルスを階段状に
上昇および下降させるものである。
【００１１】この発明に係るＤ／Ａコンバータは、デジ
タル信号に従って、ＰＷＭパルスを成形する成形部と、
上記成形部に組み込まれており、ＰＷＭパルスの上昇と
下降のいずれかまたは両方を階段状に遷移させる段差形
成部とを備えるものである。
タル信号に従って、ＰＷＭパルスを成形する成形部と、
上記成形部に組み込まれており、ＰＷＭパルスの上昇と
下降のいずれかまたは両方を階段状に遷移させる段差形
成部とを備えるものである。
【００１２】この発明に係るＤ／Ａコンバータは、クロ
ックパルスのリーディングエッジおよびトレイリングエ
ッジで、段差形成部がＰＷＭパルスを階段状に上昇また
は下降させるものである。
ックパルスのリーディングエッジおよびトレイリングエ
ッジで、段差形成部がＰＷＭパルスを階段状に上昇また
は下降させるものである。
【００１３】この発明に係るＤ／Ａコンバータは、段差
形成部は、デジタル信号が供給される複数の遅延素子
と、デジタル信号および遅延素子の出力にそれぞれ基づ
いて、段差の契機になるトリガー信号を生成するトリガ
ー信号生成部とを備えるものである。
形成部は、デジタル信号が供給される複数の遅延素子
と、デジタル信号および遅延素子の出力にそれぞれ基づ
いて、段差の契機になるトリガー信号を生成するトリガ
ー信号生成部とを備えるものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．この発明の実施の形態１は、ＰＤＭ波を
出力するＤ／Ａコンバータに関する。図１は、実施の形
態１によるＤ／Ａコンバータを示す回路図である。図に
おいて、１は演算増幅器、２，３はキャパシタ、４は抵
抗器、５は積分器、１０はデジタルフィルタ、１１はコ
ントローラ（段差形成部）、１２はローパスフィルタ、
１３はクロック、１４は分周器、Ｓ１〜Ｓ５はスイッチ
を示す。演算増幅器１、キャパシタ２，３、抵抗器４、
コントローラ１１、スイッチＳ１〜Ｓ５はＰＤＭパルス
を成形する成形部を構成する。
説明する。 実施の形態１．この発明の実施の形態１は、ＰＤＭ波を
出力するＤ／Ａコンバータに関する。図１は、実施の形
態１によるＤ／Ａコンバータを示す回路図である。図に
おいて、１は演算増幅器、２，３はキャパシタ、４は抵
抗器、５は積分器、１０はデジタルフィルタ、１１はコ
ントローラ（段差形成部）、１２はローパスフィルタ、
１３はクロック、１４は分周器、Ｓ１〜Ｓ５はスイッチ
を示す。演算増幅器１、キャパシタ２，３、抵抗器４、
コントローラ１１、スイッチＳ１〜Ｓ５はＰＤＭパルス
を成形する成形部を構成する。
【００１５】デジタルフィルタ１０はコントローラ１１
に接続されており、供給されるデジタル信号をフィルタ
リングしてコントローラ１１に渡す。クロック１３はク
ロックパルスを発生し、発生したクロックパルスをコン
トローラ１１および分周器１４に供給する。分周器１４
は、クロック１３から与えられたクロックパルスを分周
し、分周したクロックパルスをコントローラ１１に供給
する。
に接続されており、供給されるデジタル信号をフィルタ
リングしてコントローラ１１に渡す。クロック１３はク
ロックパルスを発生し、発生したクロックパルスをコン
トローラ１１および分周器１４に供給する。分周器１４
は、クロック１３から与えられたクロックパルスを分周
し、分周したクロックパルスをコントローラ１１に供給
する。
【００１６】コントローラ１１は、デジタル信号に基づ
いて、クロック１３から直接与えられるクロックパルス
（以下、データクロックパルスという）および分周器１
４から与えられるクロックパルス（以下、段差クロック
パルスという）に従って、周期的にスイッチＳ１〜Ｓ５
を開閉する。スイッチの開閉に関する規則は後述する。
コントローラ１１は、例えばプログラムに従って動作す
るマイクロコンピュータを主要な構成要素として備える
が、電気部品のみにより構成された回路であってもよ
い。スイッチＳ１〜Ｓ５は好ましくはトランジスタであ
る。
いて、クロック１３から直接与えられるクロックパルス
（以下、データクロックパルスという）および分周器１
４から与えられるクロックパルス（以下、段差クロック
パルスという）に従って、周期的にスイッチＳ１〜Ｓ５
を開閉する。スイッチの開閉に関する規則は後述する。
コントローラ１１は、例えばプログラムに従って動作す
るマイクロコンピュータを主要な構成要素として備える
が、電気部品のみにより構成された回路であってもよ
い。スイッチＳ１〜Ｓ５は好ましくはトランジスタであ
る。
【００１７】スイッチＳ１の一方の端子は電位＋Ｖ
ｒｅｆ ／Ｎの電源回路の端子（図示せず）に接続さ
れ、スイッチＳ２の一方の端子は電位−Ｖｒｅｆ ／Ｎ
の電源回路の端子（図示せず）に接続されている。Ｖ
ｒｅｆ ／Ｎについては後に詳しく説明する。スイッチ
Ｓ３の一方の端子は接地されている。スイッチＳ１，Ｓ
２，Ｓ３の他方の端子は、キャパシタ３の一方の端子に
接続されており、キャパシタ３の他方の端子はスイッチ
Ｓ５の一方の端子に接続されており、両者の間の線はス
イッチＳ４の一方の端子に接続されている。スイッチＳ
４の他方の端子は接地されている。
ｒｅｆ ／Ｎの電源回路の端子（図示せず）に接続さ
れ、スイッチＳ２の一方の端子は電位−Ｖｒｅｆ ／Ｎ
の電源回路の端子（図示せず）に接続されている。Ｖ
ｒｅｆ ／Ｎについては後に詳しく説明する。スイッチ
Ｓ３の一方の端子は接地されている。スイッチＳ１，Ｓ
２，Ｓ３の他方の端子は、キャパシタ３の一方の端子に
接続されており、キャパシタ３の他方の端子はスイッチ
Ｓ５の一方の端子に接続されており、両者の間の線はス
イッチＳ４の一方の端子に接続されている。スイッチＳ
４の他方の端子は接地されている。
【００１８】スイッチＳ５の他方の端子は抵抗器４に接
続されており、この抵抗器４は演算増幅器１の反転入力
端子に接続されており、演算増幅器１の非反転入力端子
は接地されている。キャパシタ２は演算増幅器１の出力
端子と反転入力端子との間に接続されている。このよう
にして、演算増幅器１とキャパシタ２と抵抗器４は積分
器５を構成する。
続されており、この抵抗器４は演算増幅器１の反転入力
端子に接続されており、演算増幅器１の非反転入力端子
は接地されている。キャパシタ２は演算増幅器１の出力
端子と反転入力端子との間に接続されている。このよう
にして、演算増幅器１とキャパシタ２と抵抗器４は積分
器５を構成する。
【００１９】演算増幅器１の出力端子はアナログのロー
パスフィルタ１２にも接続されている。演算増幅器１の
出力端子の電位Ｖは、パルス列になるように変動し、最
終的なアナログ信号は、パルス列をローパスフィルタ１
２でフィルタリングすることにより得られる。
パスフィルタ１２にも接続されている。演算増幅器１の
出力端子の電位Ｖは、パルス列になるように変動し、最
終的なアナログ信号は、パルス列をローパスフィルタ１
２でフィルタリングすることにより得られる。
【００２０】次に動作について説明する。この実施の形
態では、電位Ｖの上昇と下降のいずれかまたは両方を階
段状に行わせる。かかる階段状の遷移は、分周器１４に
よる段差クロックパルスの発生時に（すなわち各段差ク
ロックサイクルの境界で）行う。この方法により、クロ
ックジッタの影響を低減することができる。
態では、電位Ｖの上昇と下降のいずれかまたは両方を階
段状に行わせる。かかる階段状の遷移は、分周器１４に
よる段差クロックパルスの発生時に（すなわち各段差ク
ロックサイクルの境界で）行う。この方法により、クロ
ックジッタの影響を低減することができる。
【００２１】従来のＤ／Ａコンバータを用いた従来の出
力方法では、クロックのリーディングエッジにより電位
を変化させる時に発生するクロックジッタｔｊ０（図２
１参照）によるノイズのＲＭＳ（二乗平均）Ｅｊ０は、
下記式（１）で表される。
力方法では、クロックのリーディングエッジにより電位
を変化させる時に発生するクロックジッタｔｊ０（図２
１参照）によるノイズのＲＭＳ（二乗平均）Ｅｊ０は、
下記式（１）で表される。
【数１】
ここで、Ｖｒｅｆ は電位のハイレベルとローレベルと
の差（基準電位差）であり、ｔｊｒｍｓはジッタのＲＭ
Ｓである。
の差（基準電位差）であり、ｔｊｒｍｓはジッタのＲＭ
Ｓである。
【００２２】いま、図２に示すように、電位の変化をＮ
段の均等サイクル時間にわたって遷移させたとすると、
１ステップで発生するジッタによるノイズの二乗平均Ｅ
ｊｋは、下記式（２）で表される。
段の均等サイクル時間にわたって遷移させたとすると、
１ステップで発生するジッタによるノイズの二乗平均Ｅ
ｊｋは、下記式（２）で表される。
【数２】
【００２３】一回の電位の変化はＮ回の階段状の遷移か
らなるので、一回の電位の変化時に発生するノイズの二
乗平均Ｅｊ１は、下記式（３）で表される。
らなるので、一回の電位の変化時に発生するノイズの二
乗平均Ｅｊ１は、下記式（３）で表される。
【数３】
【００２４】従って、Ｅｊ１はＥｊ０のＮ１／２であ
る。Ｎは１より大きいので、Ｅｊ１はＥｊ０より小さ
い。つまり、この方法を用いることにより、ジッタによ
るノイズを低減することができ、ＳＮＲの向上を図るこ
とができる。
る。Ｎは１より大きいので、Ｅｊ１はＥｊ０より小さ
い。つまり、この方法を用いることにより、ジッタによ
るノイズを低減することができ、ＳＮＲの向上を図るこ
とができる。
【００２５】図３はＰＤＭの電位の上昇および下降の両
方に、上記の原理を応用した実施の形態１に係る電位Ｖ
の変化を示すグラフである。図３の先のデータサイクル
ではコード１を表し、後のデータサイクルではコード０
を表す。一回の電位の上昇または下降はＮ回の階段状の
遷移からなるので、一つのデータサイクルは、段差クロ
ックサイクルの２Ｎ倍である。段差クロックサイクルは
分周器１４による段差クロックパルスのサイクルである
から、データサイクルをクロック１３のデータクロック
パルスのサイクルとすると、分周器１４の分周比は２Ｎ
である。電位の上昇時も下降時も、一つのステップの増
分は、一回の電位の合計変化Ｖｒｅｆを均等にＮで分割
したＶｒｅｆ ／Ｎである。ここではＮは４である。
方に、上記の原理を応用した実施の形態１に係る電位Ｖ
の変化を示すグラフである。図３の先のデータサイクル
ではコード１を表し、後のデータサイクルではコード０
を表す。一回の電位の上昇または下降はＮ回の階段状の
遷移からなるので、一つのデータサイクルは、段差クロ
ックサイクルの２Ｎ倍である。段差クロックサイクルは
分周器１４による段差クロックパルスのサイクルである
から、データサイクルをクロック１３のデータクロック
パルスのサイクルとすると、分周器１４の分周比は２Ｎ
である。電位の上昇時も下降時も、一つのステップの増
分は、一回の電位の合計変化Ｖｒｅｆを均等にＮで分割
したＶｒｅｆ ／Ｎである。ここではＮは４である。
【００２６】図示の形態では電位の上昇にかかる段差の
数と、電位の下降にかかる段差の数が等しいが、本発明
をこの実施の形態に限定する意図ではなく、段差の数が
互いに異なっていてもよく、そのような変更も本発明の
範囲内にある。
数と、電位の下降にかかる段差の数が等しいが、本発明
をこの実施の形態に限定する意図ではなく、段差の数が
互いに異なっていてもよく、そのような変更も本発明の
範囲内にある。
【００２７】図１に示すこの実施の形態によるＤ／Ａコ
ンバータにおいて、以上のような電圧Ｖの変化を達成す
るために、コントローラ１１は次のような動作を行う。
コントローラ１１は分周器１４から供給される段差クロ
ックパルスに従って、周期的にスイッチＳ１〜Ｓ５を開
閉する。具体的には、図１の下方のタイムチャートに示
すように、段差クロックパルスの発生時（リーディング
エッジ）でスイッチＳ３およびＳ５を閉じ（オンし）、
所定期間後にスイッチＳ３およびＳ５を開く（オフす
る）とともにスイッチＳ１またはＳ２およびＳ４を閉じ
る（オンする）。このスイッチの動作を交互に繰り返
す。但し、スイッチＳ１が開閉される時（電位上昇時）
には、スイッチＳ２は一切使用されることなく継続的に
開かれたままでいる。逆に、スイッチＳ２が開閉される
時（電位下降時）には、スイッチＳ１は一切使用される
ことなく継続的に開かれたままでいる。
ンバータにおいて、以上のような電圧Ｖの変化を達成す
るために、コントローラ１１は次のような動作を行う。
コントローラ１１は分周器１４から供給される段差クロ
ックパルスに従って、周期的にスイッチＳ１〜Ｓ５を開
閉する。具体的には、図１の下方のタイムチャートに示
すように、段差クロックパルスの発生時（リーディング
エッジ）でスイッチＳ３およびＳ５を閉じ（オンし）、
所定期間後にスイッチＳ３およびＳ５を開く（オフす
る）とともにスイッチＳ１またはＳ２およびＳ４を閉じ
る（オンする）。このスイッチの動作を交互に繰り返
す。但し、スイッチＳ１が開閉される時（電位上昇時）
には、スイッチＳ２は一切使用されることなく継続的に
開かれたままでいる。逆に、スイッチＳ２が開閉される
時（電位下降時）には、スイッチＳ１は一切使用される
ことなく継続的に開かれたままでいる。
【００２８】図４は、図１のＤ／Ａコンバータの回路に
おいて、スイッチＳ１およびＳ４が閉じられ、他のスイ
ッチが開かれた状態を示す。この状態では、キャパシタ
３の一方の端子に＋Ｖｒｅｆ ／Ｎの電位が与えられ、
他方の端子のグラウンドレベルの電位が与えられるの
で、キャパシタ３に電荷が蓄積される。一方、積分器５
においては、演算増幅器１の出力端子の電位Ｖは直前の
レベルから緩やかに低減するが、微小時間においてはほ
ぼ一定に維持されるとみなされる。
おいて、スイッチＳ１およびＳ４が閉じられ、他のスイ
ッチが開かれた状態を示す。この状態では、キャパシタ
３の一方の端子に＋Ｖｒｅｆ ／Ｎの電位が与えられ、
他方の端子のグラウンドレベルの電位が与えられるの
で、キャパシタ３に電荷が蓄積される。一方、積分器５
においては、演算増幅器１の出力端子の電位Ｖは直前の
レベルから緩やかに低減するが、微小時間においてはほ
ぼ一定に維持されるとみなされる。
【００２９】図５は、同じ回路において、スイッチＳ３
およびＳ５が閉じられ、他のスイッチが開かれた状態を
示す。この状態では、キャパシタ３への電荷の蓄積が途
絶えると同時に、キャパシタ３から積分器５に電荷が移
動する。これにより、演算増幅器１の出力端子の電位Ｖ
は直前のレベルから一気にＶｒｅｆ ／Ｎだけ上昇す
る。
およびＳ５が閉じられ、他のスイッチが開かれた状態を
示す。この状態では、キャパシタ３への電荷の蓄積が途
絶えると同時に、キャパシタ３から積分器５に電荷が移
動する。これにより、演算増幅器１の出力端子の電位Ｖ
は直前のレベルから一気にＶｒｅｆ ／Ｎだけ上昇す
る。
【００３０】このような図４の状態と図５の状態の変化
を交互に繰り返すことにより、演算増幅器１の出力端子
の電位Ｖは階段状に遷移（上昇）する。従って、図２お
よび図３に示すような階段状の電位の上昇をコントロー
ラ１１は達成することが可能である。
を交互に繰り返すことにより、演算増幅器１の出力端子
の電位Ｖは階段状に遷移（上昇）する。従って、図２お
よび図３に示すような階段状の電位の上昇をコントロー
ラ１１は達成することが可能である。
【００３１】上記の電位の上昇にはスイッチＳ２が使用
されないが、これは電位の下降時に使用される。図４お
よび図５に関連した上の説明において、スイッチＳ１を
スイッチＳ２に置き換えれば、その動作は明らかであろ
う。すなわち、スイッチＳ２およびＳ４が閉じられた時
には、キャパシタ３の一方の端子に−Ｖｒｅｆ ／Ｎの
電位が与えられ、キャパシタ３に電荷が蓄積される一方
で、演算増幅器１の出力端子の電位Ｖはほぼ一定に維持
される。そして、スイッチＳ３およびＳ５が閉じられた
時には演算増幅器１の出力端子の電位Ｖは直前のレベル
から一気にＶｒ ｅｆ ／Ｎだけ下降する。
されないが、これは電位の下降時に使用される。図４お
よび図５に関連した上の説明において、スイッチＳ１を
スイッチＳ２に置き換えれば、その動作は明らかであろ
う。すなわち、スイッチＳ２およびＳ４が閉じられた時
には、キャパシタ３の一方の端子に−Ｖｒｅｆ ／Ｎの
電位が与えられ、キャパシタ３に電荷が蓄積される一方
で、演算増幅器１の出力端子の電位Ｖはほぼ一定に維持
される。そして、スイッチＳ３およびＳ５が閉じられた
時には演算増幅器１の出力端子の電位Ｖは直前のレベル
から一気にＶｒ ｅｆ ／Ｎだけ下降する。
【００３２】一つのデータサイクル中、最初のＮ回の段
差クロックサイクルでは、電位の上昇のためにスイッチ
Ｓ２ではなくスイッチＳ１が使われ、後のＮ回の段差ク
ロックサイクルでは、電位の下降のためにスイッチＳ１
ではなくスイッチＳ２が使われる。このようにして、図
３および図６に示すように、階段状の電位の下降をコン
トローラ１１は達成することが可能である。
差クロックサイクルでは、電位の上昇のためにスイッチ
Ｓ２ではなくスイッチＳ１が使われ、後のＮ回の段差ク
ロックサイクルでは、電位の下降のためにスイッチＳ１
ではなくスイッチＳ２が使われる。このようにして、図
３および図６に示すように、階段状の電位の下降をコン
トローラ１１は達成することが可能である。
【００３３】以上のように、この実施の形態１によれ
ば、ＰＤＭを利用したＤ／Ａコンバータにおいて、ジッ
タによるノイズを低減することができ、ＳＮＲの向上を
図ることができるなどの効果が得られる。
ば、ＰＤＭを利用したＤ／Ａコンバータにおいて、ジッ
タによるノイズを低減することができ、ＳＮＲの向上を
図ることができるなどの効果が得られる。
【００３４】実施の形態２．上記の実施の形態１では、
図３に示すように、電位が極大レベル＋Ｖｒｅｆまたは
極小レベル−Ｖｒｅｆ に達した後、一つの段差クロッ
クサイクルの経過後に直ちに電位を遷移させているが、
極大または極小レベルの電位をしばらくの期間、持続す
ることも可能である。図７は、この概念に基づく実施の
形態２に係る電位Ｖの変化を示すグラフである。図７の
先のデータサイクルではコード１を表し、後のデータサ
イクルではコード０を表す。この実施の形態２に係るＰ
ＤＭ波を出力するＤ／Ａコンバータの構造は、図１に示
された実施の形態１のそれと同じでよい。
図３に示すように、電位が極大レベル＋Ｖｒｅｆまたは
極小レベル−Ｖｒｅｆ に達した後、一つの段差クロッ
クサイクルの経過後に直ちに電位を遷移させているが、
極大または極小レベルの電位をしばらくの期間、持続す
ることも可能である。図７は、この概念に基づく実施の
形態２に係る電位Ｖの変化を示すグラフである。図７の
先のデータサイクルではコード１を表し、後のデータサ
イクルではコード０を表す。この実施の形態２に係るＰ
ＤＭ波を出力するＤ／Ａコンバータの構造は、図１に示
された実施の形態１のそれと同じでよい。
【００３５】次に動作について説明する。実施の形態１
に関連して説明した方式と同様に、コントローラ１１
は、必要な回数だけスイッチの動作を繰り返して電位Ｖ
を遷移させる。電位Ｖが極大レベル＋Ｖｒｅｆ または
極小レベル−Ｖｒｅｆ に達したなら、コントローラ１
１は、一定数の段差クロックサイクルだけ全てのスイッ
チＳ１〜Ｓ５を開く（オフする）。これにより、演算増
幅器１の出力端子の電位Ｖはほぼ一定に維持される。従
って、図７に示す結果が得られる。極大または極小レベ
ルの電位の持続の分、データサイクルが延長され、ＳＮ
Ｒをさらに向上させることが可能である。
に関連して説明した方式と同様に、コントローラ１１
は、必要な回数だけスイッチの動作を繰り返して電位Ｖ
を遷移させる。電位Ｖが極大レベル＋Ｖｒｅｆ または
極小レベル−Ｖｒｅｆ に達したなら、コントローラ１
１は、一定数の段差クロックサイクルだけ全てのスイッ
チＳ１〜Ｓ５を開く（オフする）。これにより、演算増
幅器１の出力端子の電位Ｖはほぼ一定に維持される。従
って、図７に示す結果が得られる。極大または極小レベ
ルの電位の持続の分、データサイクルが延長され、ＳＮ
Ｒをさらに向上させることが可能である。
【００３６】以上のように、この実施の形態２によれ
ば、ジッタによるノイズを低減することができ、さらに
ＳＮＲの向上を図ることができるなどの効果が得られ
る。
ば、ジッタによるノイズを低減することができ、さらに
ＳＮＲの向上を図ることができるなどの効果が得られ
る。
【００３７】実施の形態３．上記の実施の形態１または
実施の形態２では、電位の階段状の遷移の増分は一定で
あるが、増分を変化させることも可能である。図８は、
この概念に基づく実施の形態３に係る電位Ｖの変化を示
すグラフである。図８の先のデータサイクルではコード
１を表し、後のデータサイクルではコード０を表す。こ
の電位の遷移の軌跡は、サインカーブに近似している。
実施の形態２では、電位の階段状の遷移の増分は一定で
あるが、増分を変化させることも可能である。図８は、
この概念に基づく実施の形態３に係る電位Ｖの変化を示
すグラフである。図８の先のデータサイクルではコード
１を表し、後のデータサイクルではコード０を表す。こ
の電位の遷移の軌跡は、サインカーブに近似している。
【００３８】図９は、この実施の形態３に係るＰＤＭ波
を出力するＤ／Ａコンバータの構成を示す。図におい
て、３０はデジタルフィルタ、３１はカウンタ、３２は
ローパスフィルタ、３３はクロック、３５はＤ／Ａコン
バータ回路（成形部、波形形成部）、３６はマルチプレ
クサ（成形部、波形形成部）、３７，３８はメモリを示
す。
を出力するＤ／Ａコンバータの構成を示す。図におい
て、３０はデジタルフィルタ、３１はカウンタ、３２は
ローパスフィルタ、３３はクロック、３５はＤ／Ａコン
バータ回路（成形部、波形形成部）、３６はマルチプレ
クサ（成形部、波形形成部）、３７，３８はメモリを示
す。
【００３９】この実施の形態３でのＤ／Ａコンバータ回
路３５は、実施の形態１および実施の形態２で用いられ
たＤ／Ａコンバータではなく、コードで指定された通り
の電位を出力する電位制御回路である。
路３５は、実施の形態１および実施の形態２で用いられ
たＤ／Ａコンバータではなく、コードで指定された通り
の電位を出力する電位制御回路である。
【００４０】メモリ３７にはデジタル信号のコード１に
対応したテーブルが保存され、メモリ３８にはデジタル
信号のコード０に対応したテーブルが保存されている。
各テーブルには、時間の経過に応じたＤ／Ａコンバータ
回路３５から出力されるべき電位の目標値、換言すれば
電位の遷移が記憶されている。
対応したテーブルが保存され、メモリ３８にはデジタル
信号のコード０に対応したテーブルが保存されている。
各テーブルには、時間の経過に応じたＤ／Ａコンバータ
回路３５から出力されるべき電位の目標値、換言すれば
電位の遷移が記憶されている。
【００４１】両方のメモリ３７，３８はマルチプレクサ
３６に接続されており、時間の経過に応じて逐次、両方
のテーブルに記憶された電位の目標値がマルチプレクサ
３６にそれぞれ供給される。デジタルフィルタ３０はマ
ルチプレクサ３６に接続されており、供給されるデジタ
ル信号をフィルタリングしてコントローラ２１に渡す。
マルチプレクサ３６は、デジタル信号が含むコード（１
または０）に応じて、メモリ３７，３８のいずれかの内
容を選択する。
３６に接続されており、時間の経過に応じて逐次、両方
のテーブルに記憶された電位の目標値がマルチプレクサ
３６にそれぞれ供給される。デジタルフィルタ３０はマ
ルチプレクサ３６に接続されており、供給されるデジタ
ル信号をフィルタリングしてコントローラ２１に渡す。
マルチプレクサ３６は、デジタル信号が含むコード（１
または０）に応じて、メモリ３７，３８のいずれかの内
容を選択する。
【００４２】次に動作について説明する。クロック３３
は段差クロックパルスを発生し、発生した段差クロック
パルスをカウンタ３１に供給する。段差クロックパルス
に応じて、カウンタ３１はメモリ３７，３８に共通のテ
ーブル読み出し用のインデックスを生成し、これをメモ
リ３７，３８に供給する。メモリ３７，３８はインデッ
クスに従って、Ｄ／Ａコンバータ回路３５から出力され
るべき電位の目標値を示す信号をマルチプレクサ３６に
供給する。
は段差クロックパルスを発生し、発生した段差クロック
パルスをカウンタ３１に供給する。段差クロックパルス
に応じて、カウンタ３１はメモリ３７，３８に共通のテ
ーブル読み出し用のインデックスを生成し、これをメモ
リ３７，３８に供給する。メモリ３７，３８はインデッ
クスに従って、Ｄ／Ａコンバータ回路３５から出力され
るべき電位の目標値を示す信号をマルチプレクサ３６に
供給する。
【００４３】マルチプレクサ３６はデジタル信号のコー
ドに応じて、メモリ３７，３８から供給される信号のい
ずれかを選択し、選択した信号が示す目標値をＤ／Ａコ
ンバータ回路３５に渡す。例えば、デジタルフィルタ３
０からコード１が供給された場合（表現すべきコードが
１である場合）、図８の先のデータサイクルにおける電
位の遷移を実現するために、マルチプレクサ３６はメモ
リ３７を信号を選択する。従って、メモリ３７のテーブ
ルの指定の通りに、Ｄ／Ａコンバータ回路３５の出力電
位は遷移する。
ドに応じて、メモリ３７，３８から供給される信号のい
ずれかを選択し、選択した信号が示す目標値をＤ／Ａコ
ンバータ回路３５に渡す。例えば、デジタルフィルタ３
０からコード１が供給された場合（表現すべきコードが
１である場合）、図８の先のデータサイクルにおける電
位の遷移を実現するために、マルチプレクサ３６はメモ
リ３７を信号を選択する。従って、メモリ３７のテーブ
ルの指定の通りに、Ｄ／Ａコンバータ回路３５の出力電
位は遷移する。
【００４４】一方、デジタルフィルタ３０からコード１
が供給された場合（表現すべきコードが０である場
合）、図８の後のデータサイクルにおける電位の遷移を
実現するために、マルチプレクサ３６はメモリ３８を信
号を選択する。従って、メモリ３８のテーブルの指定の
通りに、Ｄ／Ａコンバータ回路３５の出力電位は遷移す
る。
が供給された場合（表現すべきコードが０である場
合）、図８の後のデータサイクルにおける電位の遷移を
実現するために、マルチプレクサ３６はメモリ３８を信
号を選択する。従って、メモリ３８のテーブルの指定の
通りに、Ｄ／Ａコンバータ回路３５の出力電位は遷移す
る。
【００４５】Ｄ／Ａコンバータ回路３５の出力端子はア
ナログのローパスフィルタ３２にも接続されている。最
終的なアナログ信号は、パルス列をローパスフィルタ３
２でフィルタリングすることにより得られる。Ｄ／Ａコ
ンバータ回路３５の出力の上昇または下降時に非直線成
分があったとしても、必ず段差クロックサイクルおきに
（規則的な間隔で）非直線成分が発生するので、非直線
成分による歪みが出力信号に重畳されないため問題にな
らない。
ナログのローパスフィルタ３２にも接続されている。最
終的なアナログ信号は、パルス列をローパスフィルタ３
２でフィルタリングすることにより得られる。Ｄ／Ａコ
ンバータ回路３５の出力の上昇または下降時に非直線成
分があったとしても、必ず段差クロックサイクルおきに
（規則的な間隔で）非直線成分が発生するので、非直線
成分による歪みが出力信号に重畳されないため問題にな
らない。
【００４６】一般に通信では、有意の情報以外の情報を
送信する場合には、コード０と１を交互に繰り返すこと
が多い。この実施の形態３は、Ｄ／Ａコンバータ回路３
５の出力波がサイン波になるため、そのようなコード０
と１の交互の繰り返しからなるデータ送信の周波数に関
する高調波を低減できる。
送信する場合には、コード０と１を交互に繰り返すこと
が多い。この実施の形態３は、Ｄ／Ａコンバータ回路３
５の出力波がサイン波になるため、そのようなコード０
と１の交互の繰り返しからなるデータ送信の周波数に関
する高調波を低減できる。
【００４７】以上のように、この実施の形態３によれ
ば、ジッタによるノイズを低減することができ、さらに
ＳＮＲの向上を図ることができるなどの効果が得られ
る。
ば、ジッタによるノイズを低減することができ、さらに
ＳＮＲの向上を図ることができるなどの効果が得られ
る。
【００４８】この実施の形態３では、マルチプレクサ３
６で二つの信号ストリームのいずれかを選択するが、メ
モリ３７，３８を実装した集積部品にチップセレクト機
能を追加し、デジタル信号のコードに従ってチップセレ
クト機能が信号ストリームを適切に選択するようにして
もよい。
６で二つの信号ストリームのいずれかを選択するが、メ
モリ３７，３８を実装した集積部品にチップセレクト機
能を追加し、デジタル信号のコードに従ってチップセレ
クト機能が信号ストリームを適切に選択するようにして
もよい。
【００４９】実施の形態４．実施の形態３と同様の動作
は以下のようにしても達成されうる。図１０は、この実
施の形態４に係るＰＤＭ波を出力するＤ／Ａコンバータ
の構成を示す。図において、２０はデジタルフィルタ、
２１はコントローラ（成形部、波形形成部）、２２はロ
ーパスフィルタ、２３はクロック、２４は分周器、２５
は電位制御器（成形部）、２６はメモリ、２７，２８は
メモリ２６内に記憶されたテーブルを示す。
は以下のようにしても達成されうる。図１０は、この実
施の形態４に係るＰＤＭ波を出力するＤ／Ａコンバータ
の構成を示す。図において、２０はデジタルフィルタ、
２１はコントローラ（成形部、波形形成部）、２２はロ
ーパスフィルタ、２３はクロック、２４は分周器、２５
は電位制御器（成形部）、２６はメモリ、２７，２８は
メモリ２６内に記憶されたテーブルを示す。
【００５０】次に動作について説明する。デジタルフィ
ルタ２０はコントローラ２１に接続されており、供給さ
れるデジタル信号をフィルタリングしてコントローラ２
１に渡す。クロック２３はクロックパルスを発生し、発
生したクロックパルスをコントローラ２１および分周器
２４に供給する。分周器２４は、クロック２３から与え
られたクロックパルスを分周し、分周したクロックパル
スをコントローラ２１に供給する。
ルタ２０はコントローラ２１に接続されており、供給さ
れるデジタル信号をフィルタリングしてコントローラ２
１に渡す。クロック２３はクロックパルスを発生し、発
生したクロックパルスをコントローラ２１および分周器
２４に供給する。分周器２４は、クロック２３から与え
られたクロックパルスを分周し、分周したクロックパル
スをコントローラ２１に供給する。
【００５１】コントローラ２１は、カウンタ機能を備え
ており、デジタル信号に基づいて、クロック２３から直
接与えられるクロックパルス（データクロックパルス）
および分周器２４から与えられるクロックパルス（段差
クロックパルス）に従って、電位制御回路２５を制御す
る。コントローラ２１は、例えばプログラムに従って動
作するマイクロコンピュータを主要な構成要素として備
える。
ており、デジタル信号に基づいて、クロック２３から直
接与えられるクロックパルス（データクロックパルス）
および分周器２４から与えられるクロックパルス（段差
クロックパルス）に従って、電位制御回路２５を制御す
る。コントローラ２１は、例えばプログラムに従って動
作するマイクロコンピュータを主要な構成要素として備
える。
【００５２】メモリ２６には、二つのテーブル２７，２
８が記憶されている。テーブル２７はデジタル信号のコ
ード１に対応し、テーブル２８はデジタル信号のコード
０に対応する。各テーブル２７，２８には、時間の経過
に応じた電位制御回路２５から出力されるべき電位の目
標値、換言すれば電位の遷移が記憶されている。
８が記憶されている。テーブル２７はデジタル信号のコ
ード１に対応し、テーブル２８はデジタル信号のコード
０に対応する。各テーブル２７，２８には、時間の経過
に応じた電位制御回路２５から出力されるべき電位の目
標値、換言すれば電位の遷移が記憶されている。
【００５３】例えば、デジタルフィルタ２０からコード
１が供給された場合（表現すべきコードが１である場
合）、図８の先のデータサイクルにおける電位の遷移を
実現するために、コントローラ２１はメモリ２６からテ
ーブル２７を読み出す。そして、テーブル２７で経過時
間に関連づけられた電位の目標値を達成するように、分
周器２４からの段差クロックパルスを受信するたびに、
電位制御回路２５を制御する。従って、テーブル２７の
指定の通りに、電位制御回路２５の出力電位は遷移す
る。
１が供給された場合（表現すべきコードが１である場
合）、図８の先のデータサイクルにおける電位の遷移を
実現するために、コントローラ２１はメモリ２６からテ
ーブル２７を読み出す。そして、テーブル２７で経過時
間に関連づけられた電位の目標値を達成するように、分
周器２４からの段差クロックパルスを受信するたびに、
電位制御回路２５を制御する。従って、テーブル２７の
指定の通りに、電位制御回路２５の出力電位は遷移す
る。
【００５４】一方、デジタルフィルタ２０からコード０
が供給された場合（表現すべきコードが０である場
合）、図８の後のデータサイクルにおける電位の遷移を
実現するために、コントローラ２１はメモリ２６からテ
ーブル２８を読み出す。そして、テーブル２８で経過時
間に関連づけられた電位の目標値を達成するように、分
周器２４からの段差クロックパルスを受信するたびに、
電位制御回路２５を制御する。従って、テーブル２８の
指定の通りに、電位制御回路２５の出力電位は遷移す
る。
が供給された場合（表現すべきコードが０である場
合）、図８の後のデータサイクルにおける電位の遷移を
実現するために、コントローラ２１はメモリ２６からテ
ーブル２８を読み出す。そして、テーブル２８で経過時
間に関連づけられた電位の目標値を達成するように、分
周器２４からの段差クロックパルスを受信するたびに、
電位制御回路２５を制御する。従って、テーブル２８の
指定の通りに、電位制御回路２５の出力電位は遷移す
る。
【００５５】電位制御回路２５の出力端子はアナログの
ローパスフィルタ２２にも接続されている。最終的なア
ナログ信号は、パルス列をローパスフィルタ２２でフィ
ルタリングすることにより得られる。以上のように、こ
の実施の形態４によれば、実施の形態３と同等の効果が
得られる。
ローパスフィルタ２２にも接続されている。最終的なア
ナログ信号は、パルス列をローパスフィルタ２２でフィ
ルタリングすることにより得られる。以上のように、こ
の実施の形態４によれば、実施の形態３と同等の効果が
得られる。
【００５６】実施の形態５．図１１は、実施の形態５に
係る電位Ｖの変化を示すグラフである。図１１の先のデ
ータサイクルではコード１を表し、後のデータサイクル
ではコード０を表す。各データサイクルにおいて、電位
の遷移の軌跡は、指数関数のカーブに近似している。
係る電位Ｖの変化を示すグラフである。図１１の先のデ
ータサイクルではコード１を表し、後のデータサイクル
ではコード０を表す。各データサイクルにおいて、電位
の遷移の軌跡は、指数関数のカーブに近似している。
【００５７】この実施の形態５のような電位の遷移は、
実施の形態３および実施の形態４に関連して説明した図
９および図１０に示すＤ／Ａコンバータのいずれによっ
ても達成できる。
実施の形態３および実施の形態４に関連して説明した図
９および図１０に示すＤ／Ａコンバータのいずれによっ
ても達成できる。
【００５８】この出力方法により、電位制御回路２５ま
たはＤ／Ａコンバータ回路３５の出力波形のデータの送
信周波数に対する高調波成分が減少し、後段のローパス
フィルタ２２または３２に与える影響を緩和することが
できる。
たはＤ／Ａコンバータ回路３５の出力波形のデータの送
信周波数に対する高調波成分が減少し、後段のローパス
フィルタ２２または３２に与える影響を緩和することが
できる。
【００５９】実施の形態６．この発明の実施の形態６
は、ＰＷＭ波を出力するＤ／Ａコンバータに関する。こ
の実施の形態６の動作は、図１に示されたＤ／Ａコンバ
ータで達成されるので、その構成を詳細には説明しな
い。
は、ＰＷＭ波を出力するＤ／Ａコンバータに関する。こ
の実施の形態６の動作は、図１に示されたＤ／Ａコンバ
ータで達成されるので、その構成を詳細には説明しな
い。
【００６０】次に動作について説明する。この実施の形
態でも、電位Ｖの上昇と下降のいずれかまたは両方を階
段状に行わせる。かかる階段状の遷移は、分周器１４に
よる段差クロックパルスの発生時に（すなわち各段差ク
ロックサイクルの境界で）行う。この方法により、クロ
ックジッタの影響を低減することができる。
態でも、電位Ｖの上昇と下降のいずれかまたは両方を階
段状に行わせる。かかる階段状の遷移は、分周器１４に
よる段差クロックパルスの発生時に（すなわち各段差ク
ロックサイクルの境界で）行う。この方法により、クロ
ックジッタの影響を低減することができる。
【００６１】図１２はＰＷＭの電位の上昇および下降の
両方に、上記の原理を応用した実施の形態６に係る電位
Ｖの変化を示すグラフである。図において、Ｒは電位Ｖ
の上昇区間、Ｈは最高レベル区間（コード表示区間）、
Ｆは電位Ｖの下降区間、Ｌは最低レベル区間を示す。一
般に、ＰＷＭでは、電位のハイレベルの期間またはロー
レベルの期間の長さによってコードを表現する。この実
施の形態では、最高レベル区間Ｈの長さがコードを表現
するが、本発明をこの実施の形態に限定する意図ではな
く、最低レベル区間Ｌの長さでコードを表現してもよ
く、そのような変更も本発明の範囲内にある。
両方に、上記の原理を応用した実施の形態６に係る電位
Ｖの変化を示すグラフである。図において、Ｒは電位Ｖ
の上昇区間、Ｈは最高レベル区間（コード表示区間）、
Ｆは電位Ｖの下降区間、Ｌは最低レベル区間を示す。一
般に、ＰＷＭでは、電位のハイレベルの期間またはロー
レベルの期間の長さによってコードを表現する。この実
施の形態では、最高レベル区間Ｈの長さがコードを表現
するが、本発明をこの実施の形態に限定する意図ではな
く、最低レベル区間Ｌの長さでコードを表現してもよ
く、そのような変更も本発明の範囲内にある。
【００６２】上昇区間Ｒの長さをｒｉ×段差クロックサ
イクル、最高レベル区間Ｈの長さをｈｉ×段差クロック
サイクル、下降区間Ｆの長さをｆａ×段差クロックサイ
クル、最低レベル区間Ｌの長さをｌｏ×段差クロックサ
イクルとすると、一つのデータサイクルは、一つの段差
クロックサイクルの（ｒｉ＋ｈｉ＋ｆａ＋ｌｏ）倍であ
る。クロック１３と分周器１４の特性は、この関係に合
致している。
イクル、最高レベル区間Ｈの長さをｈｉ×段差クロック
サイクル、下降区間Ｆの長さをｆａ×段差クロックサイ
クル、最低レベル区間Ｌの長さをｌｏ×段差クロックサ
イクルとすると、一つのデータサイクルは、一つの段差
クロックサイクルの（ｒｉ＋ｈｉ＋ｆａ＋ｌｏ）倍であ
る。クロック１３と分周器１４の特性は、この関係に合
致している。
【００６３】最高レベル区間Ｈの長さに関する数値ｈｉ
は、下記式（４）および式（５）で表される。 ｈｉ ＝ ｋ・ｎ ．．．（４） ここで、ｎは表現しようとするコードの数値であり、ｋ
は定数である。 ｈｉ ＋ ｌｏ ＝ ｃ ．．．（５） ここで、ｃは整数の定数であり、下記式（６）で表され
る。 ｃ ＞ ｎｍａｘ ＋ １ ．．．（６） ここで、ｎｍａｘ は、表現しようとするコードの数値
のうち、とりうる可能性のある最大値である。
は、下記式（４）および式（５）で表される。 ｈｉ ＝ ｋ・ｎ ．．．（４） ここで、ｎは表現しようとするコードの数値であり、ｋ
は定数である。 ｈｉ ＋ ｌｏ ＝ ｃ ．．．（５） ここで、ｃは整数の定数であり、下記式（６）で表され
る。 ｃ ＞ ｎｍａｘ ＋ １ ．．．（６） ここで、ｎｍａｘ は、表現しようとするコードの数値
のうち、とりうる可能性のある最大値である。
【００６４】ジッタの影響の低減を図るために、電位の
上昇および下降には、実施の形態１に関連して説明した
原理が応用されている。すなわち一回の電位の上昇はｒ
ｉ＋１回の階段状の遷移からなり、一回の電位の下降は
ｆａ＋１回の階段状の遷移からなる。図示の実施の形態
では、ｒｉはｆａに等しいが、本発明をこの実施の形態
に限定する意図ではなく、ｒｉはｆａと異なっていても
よく、そのような変更も本発明の範囲内にある。
上昇および下降には、実施の形態１に関連して説明した
原理が応用されている。すなわち一回の電位の上昇はｒ
ｉ＋１回の階段状の遷移からなり、一回の電位の下降は
ｆａ＋１回の階段状の遷移からなる。図示の実施の形態
では、ｒｉはｆａに等しいが、本発明をこの実施の形態
に限定する意図ではなく、ｒｉはｆａと異なっていても
よく、そのような変更も本発明の範囲内にある。
【００６５】図１２に示されたグラフでは、ｋ＝２、ｒ
ｉ＝ｆａ＝３、ｃ＝１０である。例えば、表現しようと
するコードの数値ｎ＝２の時、ｈｉ＝４、ｌｏ＝６とな
り、ｎ＝４の時、ｈｉ＝８、ｌｏ＝２となる。
ｉ＝ｆａ＝３、ｃ＝１０である。例えば、表現しようと
するコードの数値ｎ＝２の時、ｈｉ＝４、ｌｏ＝６とな
り、ｎ＝４の時、ｈｉ＝８、ｌｏ＝２となる。
【００６６】図示の形態と逆に、最低レベル区間Ｌの長
さでコードを表現する場合には、前記式（４）の代わり
に下記式（７）が適用される。 ｌｏ ＝ ｋ・ｎ ．．．（７）
さでコードを表現する場合には、前記式（４）の代わり
に下記式（７）が適用される。 ｌｏ ＝ ｋ・ｎ ．．．（７）
【００６７】以上のように、この実施の形態６によれ
ば、ＰＷＭを利用したＤ／Ａコンバータでも、ジッタに
よるノイズを低減することができ、ＳＮＲの向上を図る
ことができるなどの効果が得られる。
ば、ＰＷＭを利用したＤ／Ａコンバータでも、ジッタに
よるノイズを低減することができ、ＳＮＲの向上を図る
ことができるなどの効果が得られる。
【００６８】実施の形態７．実施の形態６を次のように
修正して、この発明の実施の形態７を実現してもよい。
すなわち、前記式（４）および式（６）の代わりに、下
記式（８）および式（９）を適用する。 ｈｉ ＝ ｋ・ｎ ＋ ｌ１ ．．．（８） ここで、ｌ１は、最高レベル区間Ｈに与えられる冗長サ
イクル数であり、１以上の整数である。 ｃ ＞ ｎｍａｘ ＋ １ ＋ ｌ１ ＋ｌ２ ．．．（９） ここで、ｌ２は、最低レベル区間Ｌに与えられる冗長サ
イクル数であり、１以上の整数である。前記式（５）は
この実施の形態６でも適用する。
修正して、この発明の実施の形態７を実現してもよい。
すなわち、前記式（４）および式（６）の代わりに、下
記式（８）および式（９）を適用する。 ｈｉ ＝ ｋ・ｎ ＋ ｌ１ ．．．（８） ここで、ｌ１は、最高レベル区間Ｈに与えられる冗長サ
イクル数であり、１以上の整数である。 ｃ ＞ ｎｍａｘ ＋ １ ＋ ｌ１ ＋ｌ２ ．．．（９） ここで、ｌ２は、最低レベル区間Ｌに与えられる冗長サ
イクル数であり、１以上の整数である。前記式（５）は
この実施の形態６でも適用する。
【００６９】要するに、実施の形態７の最高レベル区間
Ｈの長さに関する数値ｈｉは、実施の形態６のそれより
もｌ１だけ大きく、実施の形態７の最低レベル区間Ｌの
長さに関する数値ｌｏは、実施の形態６のそれよりもｌ
２だけ大きい。図１３は実施の形態７に係る電位Ｖの変
化を示すグラフである。図１２とは異なり、図１３で
は、表現しようとするコードが０であっても、最高レベ
ル区間Ｈは０でない。このときのこの区間の長さがｌ１
×段差クロックサイクルである。
Ｈの長さに関する数値ｈｉは、実施の形態６のそれより
もｌ１だけ大きく、実施の形態７の最低レベル区間Ｌの
長さに関する数値ｌｏは、実施の形態６のそれよりもｌ
２だけ大きい。図１３は実施の形態７に係る電位Ｖの変
化を示すグラフである。図１２とは異なり、図１３で
は、表現しようとするコードが０であっても、最高レベ
ル区間Ｈは０でない。このときのこの区間の長さがｌ１
×段差クロックサイクルである。
【００７０】図１２に示すように、実施の形態６では、
表現しようとするコードが０の時には、電位のスパイク
が発生しているが、図１３に示すように、実施の形態７
では、表現しようとするコードが０の時でも、電位のス
パイクの発生が防止される。
表現しようとするコードが０の時には、電位のスパイク
が発生しているが、図１３に示すように、実施の形態７
では、表現しようとするコードが０の時でも、電位のス
パイクの発生が防止される。
【００７１】以上のように、この実施の形態７によれ
ば、電位のスパイクの発生を防止することができるとい
う効果がある。
ば、電位のスパイクの発生を防止することができるとい
う効果がある。
【００７２】実施の形態８．上記の実施の形態では、段
差クロックパルスのリーディングエッジで、電位を遷移
させているが（図６参照）、次のように修正して、この
発明の実施の形態８を実現してもよい。すなわち、図１
４に示すように、段差クロックパルスのリーディングエ
ッジだけでなく、トレイリングエッジでも電位を遷移す
るようにしてもよい。これにより、段差クロックパルス
の１サイクルでなく、半サイクルを動作の基準とするこ
とが可能である。
差クロックパルスのリーディングエッジで、電位を遷移
させているが（図６参照）、次のように修正して、この
発明の実施の形態８を実現してもよい。すなわち、図１
４に示すように、段差クロックパルスのリーディングエ
ッジだけでなく、トレイリングエッジでも電位を遷移す
るようにしてもよい。これにより、段差クロックパルス
の１サイクルでなく、半サイクルを動作の基準とするこ
とが可能である。
【００７３】以上のように、この実施の形態８によれ
ば、ＰＷＭに必要なクロックの周波数を低減化でき、高
速のクロックを用意する必要がなくなるとともに、高速
のクロックによる高周波ノイズの増加を防ぐことができ
る。また、一つのデータサイクル内において、より多数
の電位の遷移を実現することができる。
ば、ＰＷＭに必要なクロックの周波数を低減化でき、高
速のクロックを用意する必要がなくなるとともに、高速
のクロックによる高周波ノイズの増加を防ぐことができ
る。また、一つのデータサイクル内において、より多数
の電位の遷移を実現することができる。
【００７４】このような修正は、ＰＷＭを利用したＤ／
Ａコンバータだけでなく、ＰＤＭを利用したＤ／Ａコン
バータにも行うことが可能であり、そのような変更も本
発明の範囲内にある。
Ａコンバータだけでなく、ＰＤＭを利用したＤ／Ａコン
バータにも行うことが可能であり、そのような変更も本
発明の範囲内にある。
【００７５】実施の形態９．上記の全ての実施の形態で
は、アナログの階段波形の生成（電位の遷移）にクロッ
クパルスを利用しているが、次のように修正して、この
発明の実施の形態９を実現してもよい。図１５は、この
発明の実施の形態９に係るＤ／Ａコンバータの構成を示
す回路図である。図において、５０，５１は遅延素子
（成形部、波形形成部）、５２，５４，５６は出力バッ
ファ（成形部、波形形成部、トリガー信号生成部）、５
３，５５，５７は抵抗器（成形部、波形形成部）を示
す。また、５８はデジタルフィルタ、５９はローパスフ
ィルタを示す。
は、アナログの階段波形の生成（電位の遷移）にクロッ
クパルスを利用しているが、次のように修正して、この
発明の実施の形態９を実現してもよい。図１５は、この
発明の実施の形態９に係るＤ／Ａコンバータの構成を示
す回路図である。図において、５０，５１は遅延素子
（成形部、波形形成部）、５２，５４，５６は出力バッ
ファ（成形部、波形形成部、トリガー信号生成部）、５
３，５５，５７は抵抗器（成形部、波形形成部）を示
す。また、５８はデジタルフィルタ、５９はローパスフ
ィルタを示す。
【００７６】遅延素子５０，５１は互いに相関のない素
子であり、互いに直列に接続されており、遅延素子５０
の入力端子はデジタルフィルタ５８に接続され、遅延素
子５１の出力端子は出力バッファ５２の入力端子に接続
されている。出力バッファ５２の出力端子は抵抗器５３
を経てローパスフィルタ５９に接続されている。
子であり、互いに直列に接続されており、遅延素子５０
の入力端子はデジタルフィルタ５８に接続され、遅延素
子５１の出力端子は出力バッファ５２の入力端子に接続
されている。出力バッファ５２の出力端子は抵抗器５３
を経てローパスフィルタ５９に接続されている。
【００７７】遅延素子５０，５１の中間点は、出力バッ
ファ５４の入力端子に接続されており、出力バッファ５
４の出力端子は抵抗器５５を経てローパスフィルタ５９
に接続されている。デジタルフィルタ５８と遅延素子５
０の中間点は、出力バッファ５６の入力端子に接続され
ており、出力バッファ５６の出力端子は抵抗器５７を経
てローパスフィルタ５９に接続されている。
ファ５４の入力端子に接続されており、出力バッファ５
４の出力端子は抵抗器５５を経てローパスフィルタ５９
に接続されている。デジタルフィルタ５８と遅延素子５
０の中間点は、出力バッファ５６の入力端子に接続され
ており、出力バッファ５６の出力端子は抵抗器５７を経
てローパスフィルタ５９に接続されている。
【００７８】次に動作について説明する。出力バッファ
５２，５４，５６はデジタル信号の１が入力端子に供給
されると、それぞれ一定の時間だけハイレベルの電流を
出力端子から出力する。遅延素子５０，５１の存在によ
り、地点Ａ，Ｂ，Ｃでの出力の時期は互いに相違する。
すなわち、図１６に示すように、図１５中の地点Ｂでの
出力は地点Ｃでの出力よりも遅延素子５０の遅延特性の
分遅れ、地点Ａでの出力は地点Ｂでの出力よりもさらに
遅延素子５１の遅延特性の分遅れる。従って、合流地点
Ｚでの出力電流は、階段状に遷移（上昇）する。出力バ
ッファ５２，５４，５６からのハイレベルの電流の出力
の持続時間は一定であるから、これらの出力の終了の時
期も互いに相違する。従って、合流地点Ｚでの出力電流
が下降するときも、電流は階段状に遷移する。
５２，５４，５６はデジタル信号の１が入力端子に供給
されると、それぞれ一定の時間だけハイレベルの電流を
出力端子から出力する。遅延素子５０，５１の存在によ
り、地点Ａ，Ｂ，Ｃでの出力の時期は互いに相違する。
すなわち、図１６に示すように、図１５中の地点Ｂでの
出力は地点Ｃでの出力よりも遅延素子５０の遅延特性の
分遅れ、地点Ａでの出力は地点Ｂでの出力よりもさらに
遅延素子５１の遅延特性の分遅れる。従って、合流地点
Ｚでの出力電流は、階段状に遷移（上昇）する。出力バ
ッファ５２，５４，５６からのハイレベルの電流の出力
の持続時間は一定であるから、これらの出力の終了の時
期も互いに相違する。従って、合流地点Ｚでの出力電流
が下降するときも、電流は階段状に遷移する。
【００７９】図示しないが、各遅延素子５０または５１
は、多数の直列に接続されたＮＯＴゲートを備えた遅延
素子であって、ＮＯＴゲートの間に出力タップが設けら
れていると好ましい。このような遅延素子では、それぞ
れの出力タップは異なる遅延量を持つ。公知のＰＬＬ
（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）の技術を応用
することにより、各出力タップの遅延量を計測すること
ができる。いずれの出力タップを選択するか決定するこ
とにより、出力の遅延量を選択することが可能である。
換言すれば、このような遅延素子によれば、その遅延量
を自由に調節することが可能である。
は、多数の直列に接続されたＮＯＴゲートを備えた遅延
素子であって、ＮＯＴゲートの間に出力タップが設けら
れていると好ましい。このような遅延素子では、それぞ
れの出力タップは異なる遅延量を持つ。公知のＰＬＬ
（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）の技術を応用
することにより、各出力タップの遅延量を計測すること
ができる。いずれの出力タップを選択するか決定するこ
とにより、出力の遅延量を選択することが可能である。
換言すれば、このような遅延素子によれば、その遅延量
を自由に調節することが可能である。
【００８０】図示の実施の形態は、二つの遅延素子５
０，５１と三つの出力バッファ５２，５４，５６を有し
ており、Ｎ回の階段状の遷移で一回の電位の上昇または
下降が実現されるようになっているが、図面はこの実施
の形態の概念を示すだけのものであって、遅延素子およ
び出力バッファの個数はこの実施の形態に限定されない
ことは当業者に明らかであろう。
０，５１と三つの出力バッファ５２，５４，５６を有し
ており、Ｎ回の階段状の遷移で一回の電位の上昇または
下降が実現されるようになっているが、図面はこの実施
の形態の概念を示すだけのものであって、遅延素子およ
び出力バッファの個数はこの実施の形態に限定されない
ことは当業者に明らかであろう。
【００８１】以上のように、この実施の形態９によれ
ば、高速のクロックを用意する必要がなくなるととも
に、上述した他の実施の形態と同じ効果を達成すること
ができるという効果がある。
ば、高速のクロックを用意する必要がなくなるととも
に、上述した他の実施の形態と同じ効果を達成すること
ができるという効果がある。
【００８２】実施の形態１０．図１７は、この発明の実
施の形態１０に係るＤ／Ａコンバータの構成を示す回路
図である。この実施の形態１０は上述の実施の形態９の
バリエーションである。図において、６０，６１は遅延
素子（成形部、波形形成部）、６２，６４，６６は出力
バッファ（成形部、波形形成部、トリガー信号生成
部）、６３，６５，６７は抵抗器（成形部、波形形成
部）を示す。また、６８はデジタルフィルタ、６９はロ
ーパスフィルタを示す。
施の形態１０に係るＤ／Ａコンバータの構成を示す回路
図である。この実施の形態１０は上述の実施の形態９の
バリエーションである。図において、６０，６１は遅延
素子（成形部、波形形成部）、６２，６４，６６は出力
バッファ（成形部、波形形成部、トリガー信号生成
部）、６３，６５，６７は抵抗器（成形部、波形形成
部）を示す。また、６８はデジタルフィルタ、６９はロ
ーパスフィルタを示す。
【００８３】遅延素子６０，６１は並列にデジタルフィ
ルタ６８に接続されているが、遅延素子６０，６１は互
いに相関のない素子であり、両者の遅延時間も異なる。
遅延素子６１の出力端子は出力バッファ６２の入力端子
に接続されており、出力バッファ６２の出力端子は抵抗
器６３を経てローパスフィルタ６９に接続されている。
ルタ６８に接続されているが、遅延素子６０，６１は互
いに相関のない素子であり、両者の遅延時間も異なる。
遅延素子６１の出力端子は出力バッファ６２の入力端子
に接続されており、出力バッファ６２の出力端子は抵抗
器６３を経てローパスフィルタ６９に接続されている。
【００８４】遅延素子６１の出力端子は、出力バッファ
６４の入力端子に接続されており、出力バッファ６４の
出力端子は抵抗器６５を経てローパスフィルタ６９に接
続されている。デジタルフィルタ６８と遅延素子６０，
６１の中間点は、出力バッファ６６の入力端子に接続さ
れており、出力バッファ６６の出力端子は抵抗器６７を
経てローパスフィルタ６９に接続されている。
６４の入力端子に接続されており、出力バッファ６４の
出力端子は抵抗器６５を経てローパスフィルタ６９に接
続されている。デジタルフィルタ６８と遅延素子６０，
６１の中間点は、出力バッファ６６の入力端子に接続さ
れており、出力バッファ６６の出力端子は抵抗器６７を
経てローパスフィルタ６９に接続されている。
【００８５】このような構成により、実施の形態９と同
様の結果をもたらすことが可能である。実施の形態９に
関連して説明したのと同様の手法により、遅延素子６
０，６１の遅延量を調節してもよい。さらに、この実施
の形態１０によれば、遅延素子の直列を避けたことによ
り、これらの遅延素子のジッタが重畳するのが避けられ
る。従って、よりジッタを低減することが可能である。
様の結果をもたらすことが可能である。実施の形態９に
関連して説明したのと同様の手法により、遅延素子６
０，６１の遅延量を調節してもよい。さらに、この実施
の形態１０によれば、遅延素子の直列を避けたことによ
り、これらの遅延素子のジッタが重畳するのが避けられ
る。従って、よりジッタを低減することが可能である。
【００８６】以上のように、この実施の形態１０によれ
ば、高速のクロックを用意する必要がなくなるととも
に、上述した他の実施の形態と同じかそれより高い効果
を達成することができるという効果がある。
ば、高速のクロックを用意する必要がなくなるととも
に、上述した他の実施の形態と同じかそれより高い効果
を達成することができるという効果がある。
【００８７】以上、本発明を様々な実施の形態を参照し
ながら詳細に図示して説明したが、特許請求の範囲に記
載された本発明の趣旨および範囲の区域内で、形式およ
び細部に関する様々な変更が可能であることは当業者で
あれば理解できることだろう。かかる変更、代替、修正
も本発明の範囲に含まれる均等なものであると出願人は
意図している。
ながら詳細に図示して説明したが、特許請求の範囲に記
載された本発明の趣旨および範囲の区域内で、形式およ
び細部に関する様々な変更が可能であることは当業者で
あれば理解できることだろう。かかる変更、代替、修正
も本発明の範囲に含まれる均等なものであると出願人は
意図している。
【００８８】
【発明の効果】以上のように、この発明によれば、デジ
タル信号に従って、ＰＤＭパルスを成形する成形部と、
上記成形部に組み込まれており、ＰＤＭパルスの上昇と
下降のいずれかまたは両方を階段状に遷移させる段差形
成部とを備えるように構成したので、ＰＤＭを利用した
Ｄ／Ａコンバータにおいて、ジッタによるノイズを低減
することができ、ＳＮＲの向上を図ることができるなど
の効果がある。
タル信号に従って、ＰＤＭパルスを成形する成形部と、
上記成形部に組み込まれており、ＰＤＭパルスの上昇と
下降のいずれかまたは両方を階段状に遷移させる段差形
成部とを備えるように構成したので、ＰＤＭを利用した
Ｄ／Ａコンバータにおいて、ジッタによるノイズを低減
することができ、ＳＮＲの向上を図ることができるなど
の効果がある。
【００８９】この発明によれば、ＰＤＭパルスの階段状
の遷移の包絡線が、サインカーブに近似するように段差
形成部がＰＤＭパルスを階段状に上昇および下降させる
ように構成したので、コード０と１の交互の繰り返しか
らなるデータ送信の周波数に関する高調波を低減できる
などの効果がある。
の遷移の包絡線が、サインカーブに近似するように段差
形成部がＰＤＭパルスを階段状に上昇および下降させる
ように構成したので、コード０と１の交互の繰り返しか
らなるデータ送信の周波数に関する高調波を低減できる
などの効果がある。
【００９０】この発明によれば、ＰＤＭパルスの階段状
の遷移の包絡線が、指数関数のカーブに近似するように
段差形成部がＰＤＭパルスを階段状に上昇および下降さ
せるように構成したので、パルス波形のデータの送信周
波数に対する高調波成分が減少し、パルス波形が供給さ
れるローパスフィルタに与える影響を緩和することがで
きるなどの効果がある。
の遷移の包絡線が、指数関数のカーブに近似するように
段差形成部がＰＤＭパルスを階段状に上昇および下降さ
せるように構成したので、パルス波形のデータの送信周
波数に対する高調波成分が減少し、パルス波形が供給さ
れるローパスフィルタに与える影響を緩和することがで
きるなどの効果がある。
【００９１】この発明によれば、デジタル信号に従っ
て、ＰＷＭパルスを成形する成形部と、上記成形部に組
み込まれており、ＰＷＭパルスの上昇と下降のいずれか
または両方を階段状に遷移させる段差形成部とを備える
ように構成したので、ＰＷＭを利用したＤ／Ａコンバー
タにおいて、ジッタによるノイズを低減することがで
き、ＳＮＲの向上を図ることができるなどの効果があ
る。
て、ＰＷＭパルスを成形する成形部と、上記成形部に組
み込まれており、ＰＷＭパルスの上昇と下降のいずれか
または両方を階段状に遷移させる段差形成部とを備える
ように構成したので、ＰＷＭを利用したＤ／Ａコンバー
タにおいて、ジッタによるノイズを低減することがで
き、ＳＮＲの向上を図ることができるなどの効果があ
る。
【００９２】この発明によれば、クロックパルスのリー
ディングエッジおよびトレイリングエッジで、段差形成
部がＰＷＭパルスを階段状に上昇または下降させるよう
に構成したので、ＰＷＭに必要なクロックの周波数を低
減化でき、高速のクロックを用意する必要がなくなると
ともに、高速のクロックによる高周波ノイズの増加を防
ぐことができる。また、一つのデータサイクル内におい
て、より多数の電位の遷移を実現することができるなど
の効果がある。
ディングエッジおよびトレイリングエッジで、段差形成
部がＰＷＭパルスを階段状に上昇または下降させるよう
に構成したので、ＰＷＭに必要なクロックの周波数を低
減化でき、高速のクロックを用意する必要がなくなると
ともに、高速のクロックによる高周波ノイズの増加を防
ぐことができる。また、一つのデータサイクル内におい
て、より多数の電位の遷移を実現することができるなど
の効果がある。
【００９３】この発明によれば、段差形成部は、デジタ
ル信号が供給される複数の遅延素子と、デジタル信号お
よび遅延素子の出力にそれぞれ基づいて、段差の契機に
なるトリガー信号を生成するトリガー信号生成部とを備
えるように構成したので、高速のクロックを用意する必
要がなくなるなどの効果がある。
ル信号が供給される複数の遅延素子と、デジタル信号お
よび遅延素子の出力にそれぞれ基づいて、段差の契機に
なるトリガー信号を生成するトリガー信号生成部とを備
えるように構成したので、高速のクロックを用意する必
要がなくなるなどの効果がある。
【図１】 この発明の実施の形態１によるＤ／Ａコンバ
ータを示す回路図である。
ータを示す回路図である。
【図２】 図１に示すＤ／Ａコンバータで実現される電
位の階段状の遷移を示すグラフ図である。
位の階段状の遷移を示すグラフ図である。
【図３】 図１に示すＤ／Ａコンバータで実現されるＰ
ＤＭパルスの波形を示すグラフ図である。
ＤＭパルスの波形を示すグラフ図である。
【図４】 図１に示すＤ／Ａコンバータの回路の動作中
のある場面を示す回路図である。
のある場面を示す回路図である。
【図５】 図１に示すＤ／Ａコンバータの回路の動作中
の他の場面を示す回路図である。
の他の場面を示す回路図である。
【図６】 図１に示すＤ／Ａコンバータの動作の説明に
参照される電位の階段状の遷移を示すグラフ図である。
参照される電位の階段状の遷移を示すグラフ図である。
【図７】 この発明の実施の形態２による電位の階段状
の遷移を示すグラフ図である。
の遷移を示すグラフ図である。
【図８】 この発明の実施の形態３による電位の階段状
の遷移を示すグラフ図である。
の遷移を示すグラフ図である。
【図９】 実施の形態３に係るＰＤＭ波を出力するＤ／
Ａコンバータの構成を示すブロック図である。
Ａコンバータの構成を示すブロック図である。
【図１０】 この発明の実施の形態４に係るＰＤＭ波を
出力するＤ／Ａコンバータの構成を示すブロック図であ
る。
出力するＤ／Ａコンバータの構成を示すブロック図であ
る。
【図１１】 この発明の実施の形態５に係る電位の階段
状の遷移を示すグラフ図である。
状の遷移を示すグラフ図である。
【図１２】 この発明の実施の形態６によるＤ／Ａコン
バータで実現されるＰＷＭパルスの波形を示すグラフ図
である。
バータで実現されるＰＷＭパルスの波形を示すグラフ図
である。
【図１３】 この発明の実施の形態７によるＤ／Ａコン
バータで実現されるＰＷＭパルスの波形を示すグラフ図
である。
バータで実現されるＰＷＭパルスの波形を示すグラフ図
である。
【図１４】 この発明の実施の形態８による動作の説明
に参照されるＰＷＭパルスの波形を示すグラフ図であ
る。
に参照されるＰＷＭパルスの波形を示すグラフ図であ
る。
【図１５】 この発明の実施の形態９に係るＤ／Ａコン
バータの構成を示す回路図である。
バータの構成を示す回路図である。
【図１６】 図１５の回路の各部分での出力を示すグラ
フ図である。
フ図である。
【図１７】 この発明の実施の形態１０に係るＤ／Ａコ
ンバータの構成を示す回路図である。
ンバータの構成を示す回路図である。
【図１８】 図１７の回路の各部分での出力を示すグラ
フ図である。
フ図である。
【図１９】 従来のＰＤＭにおける電位の変化を示すグ
ラフ図である。
ラフ図である。
【図２０】 従来のＰＷＭにおける電位の変化を示すグ
ラフ図である。
ラフ図である。
【図２１】 図１９または図２０のパルスのリーディン
グエッジを拡大した図である。
グエッジを拡大した図である。
１ 演算増幅器（成形部）、２，３ キャパシタ（成形
部）、４ 抵抗器（成形部）、５ 積分器、１０，２
０，３０，５８，６８ デジタルフィルタ、１１，２１
コントローラ（成形部、段差形成部）、１２，２２，
３２，５９，６９ローパスフィルタ、１３，２３，３３
クロック、１４，２４ 分周器、２５電位制御回路
（成形部）、２６ メモリ、２７，２８ テーブル、３
１ カウンタ、３５ Ｄ／Ａコンバータ回路（成形部、
波形形成部）、３６ マルチプレクサ（成形部、波形形
成部）、３７，３８ メモリ、５０，５１，６０，６１
遅延素子（成形部、波形形成部）、５２，５４，５６，
６２，６４，６６ 出力バッファ（成形部、波形形成
部、トリガー信号生成部）、５３，５５，５７，６３，
６５，６７ 抵抗器（成形部、波形形成部）、Ｓ１〜Ｓ
５ スイッチ（成形部）。
部）、４ 抵抗器（成形部）、５ 積分器、１０，２
０，３０，５８，６８ デジタルフィルタ、１１，２１
コントローラ（成形部、段差形成部）、１２，２２，
３２，５９，６９ローパスフィルタ、１３，２３，３３
クロック、１４，２４ 分周器、２５電位制御回路
（成形部）、２６ メモリ、２７，２８ テーブル、３
１ カウンタ、３５ Ｄ／Ａコンバータ回路（成形部、
波形形成部）、３６ マルチプレクサ（成形部、波形形
成部）、３７，３８ メモリ、５０，５１，６０，６１
遅延素子（成形部、波形形成部）、５２，５４，５６，
６２，６４，６６ 出力バッファ（成形部、波形形成
部、トリガー信号生成部）、５３，５５，５７，６３，
６５，６７ 抵抗器（成形部、波形形成部）、Ｓ１〜Ｓ
５ スイッチ（成形部）。
─────────────────────────────────────────────────────
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(72)発明者 奥田 孝
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 三木 隆博
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5J022 AB08 BA02 CA07 CE03 CE05
CF02 CF03 CF07
Claims (6)
- 【請求項１】 デジタル信号に従って、ＰＤＭパルスを
成形する成形部と、上記成形部に組み込まれており、Ｐ
ＤＭパルスの上昇と下降のいずれかまたは両方を階段状
に遷移させる段差形成部とを備えることを特徴とするデ
ジタルアナログコンバータ。 - 【請求項２】 ＰＤＭパルスの階段状の遷移の包絡線
が、サインカーブに近似するように段差形成部がＰＤＭ
パルスを階段状に上昇および下降させることを特徴とす
る請求項１記載のデジタルアナログコンバータ。 - 【請求項３】 ＰＤＭパルスの階段状の遷移の包絡線
が、指数関数のカーブに近似するように段差形成部がＰ
ＤＭパルスを階段状に上昇および下降させることを特徴
とする請求項１記載のデジタルアナログコンバータ。 - 【請求項４】 デジタル信号に従って、ＰＷＭパルスを
成形する成形部と、上記成形部に組み込まれており、Ｐ
ＷＭパルスの上昇と下降のいずれかまたは両方を階段状
に遷移させる段差形成部とを備えることを特徴とするデ
ジタルアナログコンバータ。 - 【請求項５】 クロックパルスのリーディングエッジお
よびトレイリングエッジで、段差形成部がＰＷＭパルス
を階段状に上昇または下降させることを特徴とする請求
項４記載のデジタルアナログコンバータ。 - 【請求項６】 段差形成部は、デジタル信号が供給され
る複数の遅延素子と、デジタル信号および遅延素子の出
力にそれぞれ基づいて、段差の契機になるトリガー信号
を生成するトリガー信号生成部とを備えることを特徴と
する請求項１または請求項４記載のデジタルアナログコ
ンバータ。
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|---|---|---|---|
| JP2001199283A JP2003018009A (ja) | 2001-06-29 | 2001-06-29 | デジタルアナログコンバータ |
| US10/143,878 US6703957B2 (en) | 2001-06-29 | 2002-05-14 | Digital-to-analog converter |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199283A JP2003018009A (ja) | 2001-06-29 | 2001-06-29 | デジタルアナログコンバータ |
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|---|---|
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|---|---|---|---|
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| JP (1) | JP2003018009A (ja) |
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| WO2016208334A1 (ja) * | 2015-06-24 | 2016-12-29 | 日立オートモティブシステムズ株式会社 | 燃料噴射制御装置 |
| JP2020516204A (ja) * | 2017-03-30 | 2020-05-28 | 杭州奇塑科技有限公司Ｈａｎｇｚｈｏｕ Ｑｉｓｕ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | パルス密度変調方法及びパルス密度値信号変換回路 |
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| CA2905435A1 (en) | 2013-03-15 | 2014-09-25 | Synergy Pharmaceuticals Inc. | Compositions useful for the treatment of gastrointestinal disorders |
| US9708367B2 (en) | 2013-03-15 | 2017-07-18 | Synergy Pharmaceuticals, Inc. | Agonists of guanylate cyclase and their uses |
| JP5697066B1 (ja) * | 2013-03-29 | 2015-04-08 | 古河電気工業株式会社 | パルス生成装置 |
| RS65632B1 (sr) | 2013-06-05 | 2024-07-31 | Bausch Health Ireland Ltd | Ultra-prečišćeni agonisti guanilat-ciklaze c, postupak njihove pripreme i upotrebe |
| JP7195704B2 (ja) * | 2016-12-22 | 2022-12-26 | 古河電気工業株式会社 | パルス生成装置、およびその出力調整方法 |
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|---|---|---|---|---|
| US3543009A (en) * | 1966-05-13 | 1970-11-24 | Research Corp | Binary transversal filter systems |
| DE2317851B2 (de) * | 1973-04-10 | 1975-04-24 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig, 8510 Fuerth | Digital-Analog-Wandler |
| DE3709207A1 (de) * | 1987-02-28 | 1988-09-08 | Standard Elektrik Lorenz Ag | Schaltungsanordnung zum umwandeln von digitalen tonsignalwerten in ein analoges tonsignal |
| DE3876979D1 (de) * | 1988-03-31 | 1993-02-04 | Itt Ind Gmbh Deutsche | Schaltungsanordnung zur mittelwertbildung bei der pulsdichte-d/a- oder -a/d-umsetzung. |
| JP3102024B2 (ja) | 1990-10-08 | 2000-10-23 | 松下電器産業株式会社 | Ｄ／ａ変換方法 |
| JPH07118652B2 (ja) * | 1990-10-12 | 1995-12-18 | ヤマハ株式会社 | Ｄａ変換装置 |
| JP3516878B2 (ja) | 1999-03-16 | 2004-04-05 | シャープ株式会社 | Δς変調を用いるスイッチング増幅器 |
| JP3340404B2 (ja) | 1999-07-23 | 2002-11-05 | 株式会社 デジアン・テクノロジー | Ｄ／ａ変換器 |
-
2001
- 2001-06-29 JP JP2001199283A patent/JP2003018009A/ja not_active Withdrawn
-
2002
- 2002-05-14 US US10/143,878 patent/US6703957B2/en not_active Expired - Fee Related
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|---|---|
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| US6703957B2 (en) | 2004-03-09 |
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