JP2003017500A - 半導体装置及びその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】触媒元素を利用した結晶質半導体膜で作製した
ｎチャネル型ＴＦＴ（ソース・ドレインゲッタ方式）に
於いて、ｐチャネル型ＴＦＴに比較し、チャネル領域の
触媒元素のゲッタリング効率が相対的に劣る問題が懸念
されている。本発明は、ソース・ドレインゲッタ方式に
於けるｎチャネル型ＴＦＴの上記従来技術の問題点を解
決することを課題とする。 【解決手段】ｎチャネル型ＴＦＴの場合、ソース・ドレ
イン領域にｎ型不純物のみしか含んでない為、ソース・
ドレイン領域にｎ型不純物と、それ以上の濃度のｐ型不
純物とを含んでいるｐチャネル型ＴＦＴと比較し、チャ
ネル領域のゲッタリング効率が相対的に劣ることが考え
られる。従って、ｎチャネル型ＴＦＴのゲッタリング効
率が相対的に劣る問題を対策するには、ｎ型不純物に加
え、それ以上の濃度のｐ型不純物とが併存する高効率ゲ
ッタリング領域をソース・ドレイン領域の端部に局部的
に設けることで対策できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコンを含む結
晶質半導体膜を用いた半導体装置及びその作製方法に関
する。特に本発明は、シリコンを含む結晶質半導体膜を
用いたｎチャネル型の薄膜トランジスタ（Thin Film Tr
ansistor：以下、ＴＦＴと略記）を有する半導体装置及
びその作製方法に関する。

【０００２】

【従来の技術】近年、ガラス基板等の絶縁性基板上にＴ
ＦＴを形成して半導体回路を構成する技術が急速に進ん
でおり、この技術を利用してアクティブマトリクス型液
晶表示装置等の電気光学装置が作製されている。アクテ
ィブマトリクス型液晶表示装置とは、同一基板上に画素
マトリクス回路とドライバー回路とを設けたモノリシッ
ク型液晶表示装置のことである。また、上記技術を利用
して、γ補正回路やメモリ回路及びクロック発生回路等
のロジック回路を内蔵したシステムオンパネルの開発も
進められている。

【０００３】この様なドライバー回路やロジック回路は
高速動作を行う必要がある為、ＴＦＴの活性層である半
導体層に非晶質シリコン膜を適用することは不適当で、
現状では多結晶シリコン膜を半導体層としたＴＦＴが主
流に成りつつある。また、ＴＦＴを形成する基板につい
ても、コスト的に安価なガラス基板の適用が求められて
おり、ガラス基板への適用が可能な低温プロセスの開発
が盛んに行われている。

【０００４】低温プロセス技術としては、ガラス基板上
に結晶質シリコン膜を成膜する技術が開発されており、
その内容は特開平７−１３０６５２号公報に公開されて
いる。同公報記載の技術は、非晶質シリコン膜に結晶化
の助長作用を有する触媒元素を添加し、熱処理により非
晶質シリコン膜を結晶化するというもので、当該結晶化
技術により、非晶質シリコン膜の結晶化温度の低減や結
晶化時間の短縮が可能となった。この為、耐熱性の低い
ガラス基板に於いても、結晶質シリコン膜を大面積に亘
って成膜することが可能になり、結晶質シリコン膜のガ
ラス基板への適用の途が開けた。

【０００５】ところで、非晶質シリコン膜の上記結晶化
技術に於いては、触媒元素としてＮｉ（ニッケル），Ｃ
ｏ（コバルト）等の触媒元素が使用される為、当該結晶
化技術により得られた結晶質シリコン膜をＴＦＴに適用
した場合、ＴＦＴの電気特性や信頼性に悪影響を及ぼす
ことが懸念される。実際、結晶質シリコン膜中に残存し
た触媒元素が結晶粒界に不規則に偏析することが確認さ
れており、偏析した結晶粒界領域が微弱な電流の逃げ道
（リークパス）になり、ＴＦＴに於けるオフ電流の突発
的な増加の原因になっていることが判明した。この為、
ハロゲン元素による触媒元素のゲッタリング技術（参
照：特開平１０−１２５９２６号公報）が開発された
が、当該ゲッタリング技術は、８００℃以上の高温の熱
処理が必要であり、耐熱性の低いガラス基板に適用する
ことができない等の難があった。従って、結晶質シリコ
ン膜を得る為の結晶化温度に於いては、ガラス基板の耐
熱温度以下の低温下を実現することができたが、触媒元
素のゲッタリング温度が８００℃以上と高温になる為、
触媒元素を利用した低温プロセスを現実的にガラス基板
に適用できない問題が発生した。

【０００６】この様な背景の下、触媒元素の高効率ゲッ
タリング技術が開発され、特開平１１−０５４７６０号
公報に公開されている。同公報記載の技術は、被ゲッタ
リング領域（１３族元素と１５族元素がドーピングされ
なかった領域）の触媒元素をゲッタリング領域へ熱拡散
させ、当該領域で１３族元素（代表的にはＢ元素）と１
５族元素（代表的にはＰ元素）により触媒元素をゲッタ
リングするというもので、以下の３工程から成ってい
る。

【０００７】（工程１）触媒元素を利用して、シリコン
を含む非晶質半導体膜を結晶化し、シリコンを含む結晶
質半導体膜を成膜する工程。（工程２）１３族元素（代
表的にＢ元素）と１５族元素（代表的にＰ元素）を前記
結晶質半導体膜に選択的にドーピングして、ゲッタリン
グ領域を形成する工程。（工程３）熱処理を行うことに
より、被ゲッタリング領域内の触媒元素をゲッタリング
領域に熱拡散により移動させ、ゲッタリングする工程。

【０００８】

【発明が解決しようとする課題】上記のゲッタリング技
術をＴＦＴ作製工程に適用する場合、以下の３つの代表
的適用法を挙げることができる。

【０００９】適用法１は、ＴＦＴのソース・ドレイン領
域とチャネル領域で構成されるシリコンを含む結晶質半
導体膜から成る半導体層を含む領域全体を被ゲッタリン
グ領域とし、その周辺領域に１３族元素（代表的にＢ元
素）とｎ型を付与する元素（代表的にＰ元素）の両方を
選択的にドーピングすることにより、ゲッタリング領域
を形成し、しかる後に熱処理を行うことによりゲッタリ
ングするものである。

【００１０】適用法２は、シリコンを含む結晶質半導体
膜に於いて、チャネル領域以外の領域全体をゲッタリン
グ領域としており、ゲッタリング領域はソース・ドレイ
ン領域と半導体層以外の領域である。具体的な適用工程
は、触媒元素を利用してシリコンを含む結晶質半導体膜
を成膜した段階（半導体層形成前の段階）で、ＴＦＴの
チャネル領域に対応する領域にレジストマスクを形成す
る工程と、１３族元素（代表的にＢ元素）とｎ型を付与
する元素（代表的にＰ元素）の両方の不純物元素をドー
ピングする工程と、前記レジストマスクを除去する工程
と、前記チャネル領域に該当する領域の触媒元素を熱処
理によりゲッタリングするゲッタリング工程とから成っ
ている。この場合、ソース・ドレイン領域とゲッタリン
グ領域の一部が重複する為、適用法１に比較して、相対
的にゲッタリング領域を広く形成することができる。

【００１１】適用法３は、シリコンを含む結晶質半導体
膜から成る半導体層のチャネル領域を被ゲッタリング領
域とし、前記半導体層のソース・ドレイン領域のみをゲ
ッタリング領域とするもので、ソース・ドレイン領域の
不純物元素をゲッタリング源としても共用するものであ
る。具体的な適用工程は、触媒元素を利用してシリコン
を含む結晶質半導体膜を成膜した後に半導体層を形成す
る工程と、ゲート電極を形成する工程と、ゲート電極を
マスクに半導体層に１３族元素（代表的にＢ元素）とｎ
型を付与する元素（代表的にＰ元素）の不純物元素をド
ーピングすることによりソース・ドレイン領域を形成す
る工程と、ソース・ドレイン領域の不純物元素の熱活性
化を兼ねた熱処理により、チャネル領域の触媒元素をゲ
ッタリングする工程とから成っている。この場合、適用
法２に比較して、ゲッタリング領域が半導体層以外の領
域を含まない分だけ面積的に小さくなる為、チャネル領
域の触媒元素に対するゲッタリング能力は相対的に低下
するが、ゲッタリング領域を形成する為のゲッタリング
源の導入工程と、ソース・ドレイン領域を形成する為の
不純物のドーピング工程とを一括できる為、スループッ
トの向上に有利である。

【００１２】上記の適用法３は、スループットの向上に
加え、ＴＦＴの集積度向上の効果を有する為、便利で有
用な技術である。しかし、ｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴの作製に適用した場合、ｎチャネル型ＴＦ
Ｔに於いて、チャネル領域の触媒元素のゲッタリング効
率が、ｐチャネル型ＴＦＴに比較して相対的に劣るとい
う問題が考えられる。適用法３のｎチャネル型ＴＦＴに
於けるゲッタリング効率上の問題について、詳細を以下
に記載する。

【００１３】ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
のソース・ドレイン領域の形成は、ｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴの各半導体層に各ゲート電極をマ
スクとしてｎ型を付与する元素をドーピングし、しかる
後に、ｐチャネル型ＴＦＴの半導体層のみにゲート電極
をマスクとして導電型を反転させるに十分な量の１３族
元素であるｐ型不純物をドーピングすることにより、各
ソース・ドレイン領域を形成する。従って、ｐチャネル
型ＴＦＴのソース・ドレイン領域には、ｎ型を付与する
元素とそれ以上の量のｐ型を付与する元素が存在する。
一方、ｎチャネル型ＴＦＴのソース・ドレイン領域に
は、ｎ型を付与する元素のみしか存在しない。この為、
不純物イオンの活性化を兼ねたゲッタリング処理の際
に、ｐチャネル型ＴＦＴの場合は、チャネル領域の触媒
元素をｎ型を付与する元素とそれ以上の量のｐ型を付与
する元素とでゲッタリングするのに対し、ｎチャネル型
ＴＦＴの場合はｎ型を付与する元素のみでゲッタリング
することになる。

【００１４】ところで、ｎ型を付与する元素のみをゲッ
タリング源とする場合に比較して、ｎ型を付与する元素
とそれ以上の濃度のｐ型を付与する元素とが併存する場
合は、ゲッタリング効率が向上することが解っている
（参照：特開平１１−０５４７６０号公報）。逆に言う
と、ｎ型を付与する元素のみをゲッタリング源とするｎ
チャネル型ＴＦＴの場合、ｐチャネル型ＴＦＴに比較し
て、チャネル領域の触媒元素のゲッタリング効率が相対
的に劣るという問題が考えられる。

【００１５】また、ｎチャネル型ＴＦＴに於けるチャネ
ル領域の触媒元素のゲッタリング効率が相対的（ｐチャ
ネル型ＴＦＴと比較して）に劣ると、ｎチャネル型ＴＦ
Ｔに於いて、ゲッタリング不足が発生し、当該ゲッタリ
ング不足を回避する為、ゲッタリング処理条件の変更に
到ることも考えられる。従って、ｎチャネル型ＴＦＴの
ゲッタリング効率上の問題は、随伴的にゲッタリング処
理のプロセスマージン上の問題でもあると言える。

【００１６】本発明は、上記従来技術の問題点を解決す
ることを課題とする。より特定すれば、ｎチャネル型Ｔ
ＦＴに於けるチャネル領域の触媒元素のゲッタリング効
率が、相対的（ｐチャネル型ＴＦＴと比較して）に劣る
という上記問題を解決することを課題とする。更には、
随伴的に起こるゲッタリング処理のプロセスマージン上
の問題を解決することを課題とする。

【００１７】

【課題を解決する為の手段】〔ｎチャネル型ＴＦＴの構
成〕先ず、ｎチャネル型ＴＦＴの構成上の視点で、上記
従来技術の抱える問題点の解決手段を記載する。

【００１８】ゲッタリング効率の向上の為には、ｎ型を
付与する元素に加え、それ以上の濃度のｐ型を付与する
元素とをゲッタリング領域に併存させると良いことが特
開平１１−０５４７６０号公報に公開されている。同公
報は、ｎ型を付与する元素（ｎ型不純物）とｐ型を付与
する元素（ｐ型不純物）が併存した場合のゲッタリング
効率について検討したもので、ゲッタリング効率が向上
する為の適正な濃度範囲について、検討結果が記載され
ており、主な結果は以下の通りである。

【００１９】（結果１）触媒元素（代表的にはＮｉ元
素）の濃度が１×１０¹⁹〜２×１０¹⁹atoms/cm³の濃度
範囲では、ドーピング装置に於けるｎ型を付与する元素
（代表的にはＰ元素）とｐ型を付与する元素（代表的に
はＢ元素）のドーズ量は、共に１×１０¹⁵atoms/cm²以
上となる様に設定する方が、触媒元素のゲッタリング効
率の点で好ましい。 （結果２）触媒元素（代表的にはＮｉ元素）のゲッタリ
ング効率の点で、ｎ型を付与する元素（代表的にはＰ元
素）に対し、ｐ型を付与する元素（代表的にはＢ元素）
のドーズ量は、同等若しくはそれ以上（約１倍以上）が
好ましく、生産性を考慮すると、１〜３倍程度が好適で
ある。

【００２０】尚、結果１と結果２を考慮に入れて、ｎ型
を付与する元素（代表的にはＰ元素）とｐ型を付与する
元素（代表的にはＢ元素）のドーズ量の範囲を検討した
結果、ｎ型を付与する元素の場合が１×１０¹⁴atoms/cm
²〜１×１０¹⁶atoms/cm²の範囲となり、ｐ型を付与する
元素の場合が１×１０¹⁴atoms/cm²〜３×１０¹⁶atoms/c
m²の範囲となることを付記しておく。この様な範囲のド
ーズ量のｐ型を付与する元素とｎ型を付与する元素に於
いて、上記結果２の条件を満足すると、ゲッタリング効
率の向上を図ることが可能となる。

【００２１】上記結果より、ｎチャネル型ＴＦＴの場
合、ソース・ドレイン領域にｎ型を付与する元素のみし
か含んでない為、ソース・ドレイン領域にｎ型を付与す
る元素と、それ以上の濃度のｐ型を付与する元素とを含
んでいるｐチャネル型ＴＦＴと比較し、チャネル領域の
ゲッタリング効率が相対的に劣ることが判る。従って、
ｎチャネル型ＴＦＴのゲッタリング効率が相対的に劣る
問題を対策するには、ｎ型を付与する元素に加え、それ
以上の濃度のｐ型を付与する元素とが併存する高効率ゲ
ッタリング領域をソース・ドレイン領域に局部的に設け
ることで対策できると考えられる。

【００２２】当該対策案に於いて、ｎチャネル型ＴＦＴ
のチャネル領域のゲッタリング効率は、基本的には高効
率ゲッタリング領域の面積に依存する。従って、高効率
ゲッタリング領域の面積は、基本的に大きい方が好まし
く、チャネル領域とソース・ドレイン領域で構成される
半導体層の許容範囲内で、できる限り高効率ゲッタリン
グ領域の面積が大きくなる様に構成する必要がある。

【００２３】ところで、高効率ゲッタリング領域は、ｎ
型不純物よりｐ型不純物の濃度が高い為、全体としてｐ
型の導電型を有することになる。従って、ｎチャネル型
ＴＦＴのソース・ドレイン領域に高効率ゲッタリング領
域を局部的に設けると、他の領域がｎ型の導電型である
為、不要なｐｎ接合が形成される。当該ｐｎ接合が、ソ
ース領域とドレイン領域の間を流れる電流を妨げる位置
に存在すると、ｎチャネル型ＴＦＴの電気特性に悪影響
を及ぼすことにもなる。この為、ｐｎ接合の存在領域、
即ち高効率ゲッタリング領域は、前記電流の流れに悪影
響を及ぼすことのないソース・ドレイン領域の所定の場
所に設ける必要がある。具体的には、ソース領域とドレ
イン領域の間を流れる電流は、ソース領域に接続されて
いるコンタクト部と、ドレイン領域に接続されているコ
ンタクト部を介して流れることになる為、各コンタクト
部間を結ぶ領域内に高効率ゲッタリング領域を形成しな
い様にする。

【００２４】上記理由により、高効率ゲッタリング領域
の好適な配置は、半導体層の端部からソース・ドレイン
領域に接続されたコンタクト部の近傍領域にかけて形成
される。この際、高効率ゲッタリング領域の面積をなる
べく拡大する趣旨で、コンタクト部の極近傍領域まで高
効率ゲッタリング領域が接近する場合もある。この様な
状況に於いて、作製工程でのフォトリソグラフィ工程の
アライメント誤差の影響で、高効率ゲッタリング領域が
コンタクト部に掛かることが考えられるが、最悪でもコ
ンタクト部の半分以下となる様に、アライメント精度を
考慮し、コンタクト部と高効率ゲッタリング領域との間
の設計距離を決める必要がある。

【００２５】以上の点を踏まえ、従来技術の抱える問題
点を解決する為、本発明は、以下の様な構成のｎチャネ
ル型ＴＦＴ及び半導体装置（ｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴとで構成される）を提供する。この際、
ｎチャネル型ＴＦＴのみを対象として記載する場合と、
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する
半導体装置を対象として記載する場合とで記載形式が異
なり、記載形式により半導体装置に含まれる適用範囲も
異なることが考えられる。例えば、ｎチャネル型ＴＦＴ
のみを対象として記載した場合は、半導体装置の適用範
囲にｎチャネル型ＴＦＴのみで回路構成されるＮＭＯＳ
型半導体装置と、ｎチャネル型ＴＦＴとｐチャネル型Ｔ
ＦＴの両方で回路構成されるＣＭＯＳ型半導体装置の両
方が含まれる。何故なら、ｐチャネル型ＴＦＴには、何
も技術的要素の限定を加えていない為である。一方、ｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半
導体装置を記載対象とした場合、半導体装置の範囲に
は、ＣＭＯＳ型半導体装置のみが含まれることになる
為、敢えて区別して記載した。

【００２６】（構成１）結晶化の助長作用を有する触媒
元素を添加して得られたシリコンを含む結晶質半導体膜
から成る半導体層と、ゲート絶縁膜とゲート電極とを有
し、前記半導体層上には前記ゲート絶縁膜を挟んで前記
ゲート電極が形成され、前記ゲート電極の両側の半導体
層にｎ型を付与する元素がドーピングされたソース領域
及びドレイン領域（第１濃度領域）が形成されている半
導体装置（ｎチャネル型ＴＦＴ）に於いて、前記ソース
領域及び前記ドレイン領域には、前記ゲート電極から離
れた位置にｎ型を付与する元素とｐ型を付与する元素が
ドーピングされた領域（第２濃度領域）を有しているこ
とを特徴とする半導体装置（ｎチャネル型ＴＦＴ）。

【００２７】（構成２）結晶化の助長作用を有する触媒
元素を添加して得られたシリコンを含む結晶質半導体膜
から成る半導体層と、ゲート絶縁膜とゲート電極と層間
絶縁膜とを有し、前記半導体層上には前記ゲート絶縁膜
を挟んで前記ゲート電極が形成され、前記ゲート電極の
両側の半導体層にはｎ型を付与する元素であるｎ型不純
物のドーピングされたソース領域及びドレイン領域（第
１濃度領域）が形成され、前記ゲート電極を覆うように
形成された層間絶縁膜には、前記ソース領域及び前記ド
レイン領域に達する一対のコンタクト孔が形成されてい
る半導体装置（ｎチャネル型ＴＦＴ）に於いて、前記ソ
ース領域及び前記ドレイン領域には、前記一対のコンタ
クト孔に挟まれないようにｎ型を付与する元素とｐ型を
付与する元素がドーピングされた領域（第２濃度領域）
が形成されていることを特徴とする半導体装置（ｎチャ
ネル型ＴＦＴ）。

【００２８】（構成３）シリコンの結晶化の助長作用を
有する触媒元素を添加して得られた結晶質シリコンから
成る第１及び第２の半導体層と、第１及び第２の半導体
層上にはゲート絶縁膜を挟んで第１及び第２のゲート電
極がそれぞれ形成され、ｎチャネル型薄膜トランジスタ
に対応する前記第１の半導体層にはｎ型を付与する元素
がドーピングされたソース領域及びドレイン領域（第１
濃度領域）が形成され、ｐチャネル型薄膜トランジスタ
に対応する第２の半導体層にはｎ型を付与する元素とｐ
型を付与する元素がドーピングされたソース領域及びド
レイン領域（第２濃度領域）が形成され、第１の半導体
層に形成されたソース領域及びドレイン領域には、第１
のゲート電極から離れた位置にｎ型を付与する元素とｐ
型を付与する元素がドーピングされた領域（第２濃度領
域）を有していることを特徴とする半導体装置。

【００２９】（構成４）シリコンの結晶化の助長作用を
有する触媒元素を添加して得られた結晶質シリコンから
成る第１及び第２の半導体層と、第１及び第２の半導体
層上にはゲート絶縁膜を挟んで第１及び第２のゲート電
極がそれぞれ形成され、ｎチャネル型薄膜トランジスタ
に対応する第１の半導体層にはｎ型を付与する元素がド
ーピングされたソース領域及びドレイン領域（第１濃度
領域）が形成され、ｐチャネル型薄膜トランジスタに対
応する第２の半導体層にはｎ型を付与する元素とｐ型を
付与する元素がドーピングされたソース領域及びドレイ
ン領域（第２濃度領域）が形成され、第１及び第２のゲ
ート電極を覆うように形成された層間絶縁膜には、第１
及び第２の半導体層に形成されたソース領域及び前記ド
レイン領域のそれぞれに達するコンタクト孔が形成さ
れ、第１の半導体層に形成されたソース領域及びドレイ
ン領域に形成されたコンタクト孔に挟まれないようにｎ
型を付与する元素とｐ型を付与する元素がドーピングさ
れた領域（第２濃度領域）が形成されていることを特徴
とする半導体装置。

【００３０】ここで、ｎ型を付与する元素とｐ型を付与
する元素がドーピングされた第２濃度領域が高効率ゲッ
タリング領域となり、ゲッタリング後における触媒元素
の濃度は、第１濃度領域よりも第２濃度領域の方が高く
なる。

【００３１】尚、上記構成１〜４に記載した半導体装置
は、記載形式により対象とする半導体装置が異なってお
り、半導体装置の適用範囲も異なることが考えられる
が、ｎチャネル型ＴＦＴの構成の点では、実質的に同じ
構成である点を付記しておく。

【００３２】〔ｎチャネル型ＴＦＴの作製方法〕次に、
ｎチャネル型ＴＦＴの作製方法の視点で、上記従来技術
の抱える問題点の解決手段を記載する。此処でも、ｎチ
ャネル型ＴＦＴのみを対象として記載する場合と、ｎチ
ャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導
体装置を対象として記載する場合で記載形式が異なり、
記載形式により半導体装置に含まれる適用範囲も異なる
ことが考えられる為、各々の記載形式について記載し
た。また、結晶化の助長作用を有する触媒元素を利用し
て、シリコンを含む結晶質半導体膜を成膜する結晶化技
術には、縦成長法と横成長法とがある為、縦成長法と横
成長法に分けて、ｎチャネル型ＴＦＴの作製方法を記載
した。

【００３３】此処で、縦成長法と横成長法の定義につい
て明確にする。縦成長法とは、シリコンを含む非晶質半
導体膜の全面に均一に触媒元素を添加した後に熱結晶化
する結晶成長法のことで、触媒元素を添加した非晶質半
導体膜の表面から縦方向（基板面に垂直な方向）に結晶
成長が進行する為、本明細書では縦成長法と称してい
る。一方、横成長法とは、マスク絶縁膜の開口領域を介
して、シリコンを含む非晶質半導体膜の一部の領域に触
媒元素を添加した後に熱結晶化する結晶成長法のこと
で、前記開口領域を基点として周辺領域に熱拡散するこ
とにより、横方向（基板面に平行な方向）に結晶化が進
行する為、本明細書では横成長法と称している。

【００３４】［ｎチャネル型ＴＦＴのみを対象として記
載する場合］ （１）縦成長法の場合 （工程１） ガラス基板等の絶縁性基板上にシリコンを
含む非晶質半導体膜を堆積する。 （工程２） 前記非晶質半導体膜の全面に結晶化の助長
作用を有する触媒元素を添加する。 （工程３） 前記非晶質半導体膜を熱処理することによ
り、シリコンを含む結晶質半導体膜を成膜する。 （工程４） 前記結晶質半導体膜をパターン形成して、
半導体層を形成する。 （工程５） 前記半導体層上にゲート絶縁膜を堆積す
る。 （工程６） 前記半導体層上に、前記ゲート絶縁膜を挟
んでゲート電極を形成する。 （工程７） 前記ゲート電極をマスクにｎ型を付与する
元素であるｎ型不純物を前記半導体層にドーピングし
て、ｎ型不純物領域を形成する。 （工程８） 前記ｎ型不純物領域の前記ゲート電極から
離れた位置に、開口領域を設けたレジストパターンを形
成する。 （工程９） 前記レジストパターンをマスクに、前記ｎ
型不純物領域にｐ型を付与する元素であるｐ型不純物を
ドーピングする。

【００３５】（２）横成長法の場合 （工程１） ガラス基板等の絶縁性基板上にシリコンを
含む非晶質半導体膜を堆積する。 （工程２） マスクとなるマスク絶縁膜を堆積し、当該
マスク絶縁膜の一部の領域に開口領域を形成する。 （工程３） 前記マスク絶縁膜上に結晶化の助長作用を
有する触媒元素を添加し、前記開口領域を介して、前記
非晶質半導体膜の一部の領域に選択的に触媒元素を導入
する。 （工程４） 前記非晶質半導体膜を熱処理することによ
り、シリコンを含む結晶質半導体膜を成膜する。 （工程５） 触媒元素導入のマスクとなった前記マスク
絶縁膜を除去する。 （工程６） 前記結晶質半導体膜をパターン形成して、
半導体層を形成する。 （工程７） 前記半導体層上にゲート絶縁膜を堆積す
る。 （工程８） 前記半導体層上に、前記ゲート絶縁膜を挟
んでゲート電極を形成する。 （工程９） 前記ゲート電極をマスクにｎ型を付与する
元素であるｎ型不純物を前記半導体層にドーピングし
て、ｎ型不純物領域を形成する。 （工程１０）前記ｎ型不純物領域の前記ゲート電極から
離れた位置に、開口領域を設けたレジストパターンを形
成する。 （工程１１）前記レジストパターンをマスクに、前記ｎ
型不純物領域にｐ型を付与する元素であるｐ型不純物を
ドーピングする。

【００３６】［ｎ／ｐチャネル型ＴＦＴを共に有する半
導体装置を対象として記載する場合］ （１）縦成長法の場合 （工程１） ガラス基板等の絶縁性基板上にシリコンを
含む非晶質半導体膜を堆積する。 （工程２） 前記非晶質半導体膜の全面に結晶化の助長
作用を有する触媒元素を添加する。 （工程３） 前記非晶質半導体膜を熱処理することによ
り、シリコンを含む結晶質半導体膜を成膜する。 （工程４） 前記結晶質半導体膜をパターン形成して、
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴに対応する半
導体層を形成する。 （工程５） 前記半導体層上にゲート絶縁膜を堆積す
る。 （工程６） 前記半導体層上に、前記ゲート絶縁膜を挟
んでゲート電極を形成する。 （工程７） 前記ゲート電極をマスクにｎ型を付与する
元素であるｎ型不純物を前記半導体層にドーピングし
て、ｎ型不純物領域を形成する。 （工程８） 前記ｎチャネル型ＴＦＴに対応する当該ｎ
型不純物領域の当該ゲート電極から離れた端部を開口領
域とし、且つ前記ｐチャネル型ＴＦＴに対応する当該半
導体層の全域を開口領域とするレジストパターンを形成
する。 （工程９） 前記レジストパターンをマスクに、前記ｎ
型不純物領域にｐ型を付与する元素であるｐ型不純物を
ドーピングする。

【００３７】（２）横成長法の場合 （工程１） ガラス基板等の絶縁性基板上にシリコンを
含む非晶質半導体膜を堆積する。 （工程２） マスクとなるマスク絶縁膜を堆積し、当該
マスク絶縁膜の一部の領域に開口領域を形成する。 （工程３） 前記マスク絶縁膜上に結晶化の助長作用を
有する触媒元素を添加し、前記開口領域を介して、前記
非晶質半導体膜の一部の領域に選択的に触媒元素を導入
する。 （工程４） 前記非晶質半導体膜を熱処理することによ
り、シリコンを含む結晶質半導体膜を成膜する。 （工程５） 触媒元素導入のマスクとなった前記マスク
絶縁膜を除去する。 （工程６） 前記結晶質半導体膜をパターン形成して、
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴに対応する半
導体層を形成する。 （工程７） 前記半導体層上にゲート絶縁膜を堆積す
る。 （工程８） 前記半導体層上に、前記ゲート絶縁膜を挟
んでゲート電極を形成する。 （工程９） 前記ゲート電極をマスクにｎ型を付与する
元素であるｎ型不純物を前記半導体層にドーピングし
て、ｎ型不純物領域を形成する。 （工程１０）前記ｎチャネル型ＴＦＴに対応する当該ｎ
型不純物領域の当該ゲート電極から離れた端部を開口領
域とし、且つ前記ｐチャネル型ＴＦＴに対応する当該半
導体層の全域を開口領域とするレジストパターンを形成
する。 （工程１１）前記レジストパターンをマスクに、前記ｎ
型不純物領域にｐ型を付与する元素であるｐ型不純物を
ドーピングする。

【００３８】尚、上記のｎチャネル型ＴＦＴの作製方法
は、記載形式により対象とする半導体装置が異なってお
り、半導体装置の適用範囲も異なることが考えられる
が、ｎチャネル型ＴＦＴの作製方法の点では、実質的に
同じ作製方法である点を付記しておく。

【００３９】〔補足説明〕次に、ｎチャネル型ＴＦＴの
構成及び作製方法の記載で、不明瞭な項目について補足
説明を行う。

【００４０】（１）シリコンを含む非晶質半導体膜及び
シリコンを含む結晶質半導体膜の定義 本明細書に於いては、通常の非晶質シリコン膜ではな
く、シリコンを含む非晶質半導体膜なる特殊用語を用い
ている。従って、用語の定義について、此処で明確にし
ておく。シリコンを含む非晶質半導体膜とは、結晶化に
より半導体特性を有するシリコンを含む非晶質膜のこと
で、非晶質シリコン膜も当然に含まれるが、シリコンを
含む非晶質半導体膜は全て含まれる。例えば、Ｓｉ_xＧ
ｅ_1-x（０＜Ｘ＜１）の形式で記載されるシリコンとゲ
ルマニウムの化合物から成る非晶質膜も含まれる。ま
た、シリコンを含む非晶質半導体膜を結晶化して得られ
る膜には、シリコンを含む結晶質半導体膜なる技術用語
を用いている。此処で、多結晶とせずに結晶質と記載し
ている理由は、通常の多結晶半導体膜と比較し、結晶粒
が概略同一方向に配向しており、高い電界効果移動度を
有する等の特徴がある為、多結晶半導体膜と区別する趣
旨である。

【００４１】(２) 結晶化の助長作用を有する触媒元素 結晶化の助長作用を有する触媒元素については、特開平
１１−５４７６０号公報に記載されているが、本発明に
於いても使用されている為、此処に改めて記載する。触
媒元素とは、シリコンを含む非晶質半導体膜の結晶化の
為に添加されるもので、Ｆｅ（鉄），Ｃｏ（コバル
ト），Ｎｉ（ニッケル），Ｐｄ（パラジウム），Ｐｔ
（白金），Ｃｕ（銅），Ａｕ（金）等の触媒元素が代表
的である。前記触媒元素は、通常では選択された１つの
元素が適用されるが、２以上の元素を組み合わせて適用
しても構わない。尚、上記触媒元素の中でも、Ｎｉ元素
が最も好適な触媒元素であることが判明している。

【００４２】(３) ｎ型を付与する元素から成るゲッタ
リング源 ゲート電極をマスクとして半導体層（ｎ，ｐチャネル型
ＴＦＴの全ての半導体層）にドーピングされるｎ型を付
与する元素（ゲッタリング源）であるｎ型不純物は、Ｐ
（リン），Ａｓ（ヒ素），Ｓｂ（アンチモン），Ｂｉ
（ビスマス）から選択された１つの元素（此処ではＮ元
素は除外している）が適用される。尚、ゲッタリング源
としての作用を考慮すると、Ｐ元素が最も好適なゲッタ
リング源であることが認められている（参照：特開平１
１−５４７６０号公報）。

【００４３】(４) ｐ型を付与する元素から成るゲッタ
リング源 ｐ型を付与する元素（ゲッタリング源）であるｐ型不純
物は、Ｂ（ボロン），Ａｌ（アルミニウム），Ｇａ（ガ
リウム），Ｉｎ（インジウム），Ｔｌ（タリウム）から
選択された１つの元素が適用される。尚、ゲッタリング
源としての作用を考慮すると、Ｂ元素が最も好適なゲッ
タリング源であることが認められている（参照：特開平
１１−５４７６０号公報）。

【００４４】

【発明の実施の形態】〔実施形態１〕本実施形態には、
ｎチャネル型ＴＦＴに関するチャネル領域の触媒元素の
ゲッタリング効率が、相対的（ｐチャネル型ＴＦＴと比
較して）に劣るという問題を解決することのできる半導
体装置の例について、図１〜２に基づき記載する。

【００４５】図１−Ａはｎチャネル型ＴＦＴの断面図
で、ガラス基板１０１上に膜厚１００nmのシリコン酸窒
化膜から成る下地膜１０２が堆積され、当該下地膜１０
２の上にｎチャネル型ＴＦＴが形成されている。下地膜
１０２の上に形成されているｎチャネル型ＴＦＴは、膜
厚５０nmの結晶質シリコン膜から成る半導体層と、膜厚
１００nmのシリコン酸化膜から成るゲート絶縁膜１０８
と、膜厚４００nmの高融点金属膜（代表的にはＷ膜）か
ら成るゲート電極１０９とが下から順に積層される様に
構成されている。半導体層は結晶質シリコン膜に限定さ
れず、結晶性を有する半導体層であれば他の材料を適用
することもできる。

【００４６】また、結晶質シリコン膜から成る前記半導
体層には、ゲート電極１０９の真下に位置する実質的に
真性な領域であるチャネル領域１０３と、チャネル領域
１０３の両側に位置するｎ型の導電型を有するソース領
域（ｎ＋領域）１０４及びドレイン領域（ｎ＋領域）１
０５と、その更に外側にはｐ型の導電型を有する高効率
ゲッタリング領域１０６，１０７とが配置されている
（図１−Ａ参照）。

【００４７】前記ソース領域１０４及びドレイン領域１
０５には、ｎ型不純物であるＰ元素が１．７×１０¹⁵io
ns/cm²のドーズ量でドーピングされている。また、前記
高効率ゲッタリング領域１０６，１０７には、前記ソー
ス領域１０４及びドレイン領域１０５と同時にｎ型不純
物であるＰ元素が１．７×１０¹⁵ions/cm²のドーズ量で
ドーピングされた後、導電型を反転させるに十分な量、
具体的には２．５×１０¹⁵ions/cm²のドーズ量でｐ型不
純物であるＢ元素がドーピングされている（図１−Ａ参
照）。

【００４８】参考の為、結晶質シリコン膜中にＰ元素と
Ｂ元素をドーピングする場合について、ドーピング装置
に於ける設定ドーズ量と結晶質シリコン膜中の不純物濃
度との関係を、二次イオン質量分析（ＳＩＭＳ）した結
果について記載する。分析試料は、ガラス基板上に膜厚
５０nmの結晶質シリコン膜（本実施形態と同じ膜厚）を
堆積し、ドーピング装置でＰ元素とＢ元素を各々１０ｋ
Ｖの加速電圧で３×１０¹⁵ions/cm²のドーズ量でドーピ
ングしたものを使用した。当該分析試料をＳＩＭＳ分析
した結果、結晶質シリコン膜には、ドーズ量換算で約１
×１０¹⁵atoms/cm²のＰ元素がドーピングされ、結晶質
シリコン膜中のピーク濃度としては、約２×１０²⁰atom
s/cm³であることがＳＩＭＳ分析により確認された。ま
た、Ｂ元素についても、同時に分析したが、Ｐ元素の場
合とほぼ同様の結果、即ちドーズ量換算で約１×１０¹⁵
atoms/cm²のＢ元素がドーピングされ、結晶質シリコン
膜中のピーク濃度としては、約２×１０²⁰atoms/cm³で
あることが確認された。

【００４９】本実施形態では、１．７×１０¹⁵ions/cm²
のドーズ量のＰ元素と、２．５×１０¹⁵ions/cm²のドー
ズ量のＢ元素がドーピングされている為、上記のＳＩＭ
Ｓ分析結果を参考に、結晶質シリコン膜中のドーズ量換
算濃度とピーク濃度を比例計算で求めた。その結果、Ｐ
元素については、ドーズ量換算で約０．６×１０¹⁵atom
s/cm²のドーズ量、及び約１．１×１０²⁰atoms/cm³のピ
ーク濃度であることが推測される。また、Ｂ元素につい
ては、ドーズ量換算で約０．８×１０¹⁵atoms/cm²のド
ーズ量、及び約１．７×１０²⁰atoms/cm³のピーク濃度
であることが推測される。

【００５０】この様な構成のｎチャネル型ＴＦＴの活性
層である半導体層は、膜厚５０nmの非晶質シリコン膜に
結晶化の助長作用を有する触媒元素を添加した後、熱処
理することにより成膜される結晶質シリコン膜をパター
ン形成したものである。従って、前記半導体層には、結
晶化の際に添加した触媒元素が多量に含まれている。と
ころで、前記触媒元素には、Ｎｉ，Ｃｏ等の触媒元素が
適用されている。本実施形態に於いては、Ｎｉ元素が適
用されているが、この様な触媒元素はシリコン膜中に深
い準位を形成してキャリアを捕獲する為、得られた結晶
質シリコン膜を元にＴＦＴの半導体層を作製した場合、
ＴＦＴの電気特性や信頼性に悪影響を及ぼすことが懸念
される。従って、結晶化後は触媒元素を速やかに除去す
るか、または電気的に影響しない程度にまで低減する必
要がある（図１−Ａ参照）。

【００５１】以上の考えに基づき、前記半導体層のゲー
ト電極１０９から離れた端部、即ちソース領域１０４及
びドレイン領域１０５の外側には、ｎ型不純物であるＰ
元素とｐ型不純物であるＢ元素の併存領域、即ち高効率
ゲッタリング領域１０６，１０７が配置されている。当
該高効率ゲッタリング領域１０６，１０７の効率的ゲッ
タリング作用により、不純物の活性化を兼ねた熱処理の
際に、チャネル領域１０３の触媒元素であるＮｉ元素が
熱拡散により高効率ゲッタリング領域１０６，１０７ま
で移動し、ゲッタリングされる構成になっている。ま
た、当該効率的ゲッタリング作用により、チャネル領域
１０３のＮｉ元素は、電気的に影響しない程度まで低減
される構成となっている（図１−Ａ参照）。

【００５２】また、ｎチャネル型ＴＦＴの表面には、膜
厚１５０nmのシリコン酸窒化膜から成る第１の層間絶縁
膜１１０と、その上層に膜厚１．６μmのアクリル樹脂
膜から成る第２の層間絶縁膜１１１が積層され、第１の
層間絶縁膜１１０の下層膜であるゲート絶縁膜１０８を
含めて、前記積層膜を貫通する様にコンタクトホールが
形成されている。そして、コンタクトホールを埋設する
様に金属配線１１２，１１３が形成されており、金属配
線１１２はソース領域１０４と電気的に接続し、金属配
線１１３はドレイン領域１０５と電気的に接続する構成
となっている（図１−Ａ参照）。

【００５３】ところで、既に記載した様に、高効率ゲッ
タリング領域１０６，１０７はｎ型不純物であるＰ元素
よりｐ型不純物であるＢ元素の濃度が高い為、全体とし
てｐ型の導電型を有することになる。この為、ｎチャネ
ル型ＴＦＴに於けるソース領域１０４及びドレイン領域
１０５の一部の領域に高効率ゲッタリング領域１０６，
１０７を設けると、その他の領域がｎ型の導電型である
為、不要なｐｎ接合が形成されることになる。当該ｐｎ
接合が、ソース領域１０４とドレイン領域１０５の間を
流れる電流に影響を及ぼす位置に存在すると、ｎチャネ
ル型ＴＦＴの電気特性に悪影響を及ぼすことにもなる。
従って、高効率ゲッタリング領域１０６，１０７は、ソ
ース領域１０４とドレイン領域１０５の間に流れる電流
を妨げることのない位置、即ちソース領域１０４に接続
された金属配線１１２とドレイン領域１０６に接続され
た金属配線１１３を介して流れる電流を妨げない位置に
配置する必要がある（図１−Ａ参照）。

【００５４】図１−Ｂはｎチャネル型ＴＦＴの平面図
で、各部に付記された番号はｎチャネル型ＴＦＴの断面
図（図１−Ａ）に於いて付記された番号と基本的に同じ
ものである。図１−Ｂに示される様に、ｎ型不純物とｐ
型不純物の併存領域である高効率ゲッタリング領域１０
６，１０７は、ソース領域１０４に接続されたコンタク
ト部１１２ａとドレイン領域１０５に接続されたコンタ
クト部１１３ａを介して流れる電流を妨げない位置、即
ち前記コンタクト部１１２ａ，１１３ａよりも外側に配
置されている（図１−Ｂ参照）。

【００５５】また、高効率ゲッタリング領域の構成とし
ては、半導体層の端部に限定さるものではない。ソース
領域１０４に接続されたコンタクト部１１２ａとドレイ
ン領域１０５に接続されたコンタクト部１１３ａを介し
て流れる電流を妨げない位置であれば、図１３で示すよ
うに、コンタクト部１１２ａ又はコンタクト部１１３ａ
に隣接する領域に高効率ゲッタリング領域１１５を設け
ても良く、同様な効果を得ることができる。

【００５６】また、図２はｎチャネル型ＴＦＴの平面図
で、ゲート電極から離れた半導体層に設置された高効率
ゲッタリング領域の様々な配置例を示したものである。

【００５７】図２−Ａは、ｎ型不純物とｐ型不純物の併
存領域である高効率ゲッタリング領域２０３ａ，２０４
ａが、半導体層のゲート電極２０５ａから離れた位置
に、ゲート電極２０５ａと平行方向を長辺とする長方形
状で、当該長方形のコーナー部が半導体層のコーナー部
に掛かる様に配置された例である。尚、この配置例は、
上記の図１−Ｂに示したｎチャネル型ＴＦＴの例と同一
である。また、図２−Ｂは、高効率ゲッタリング領域２
０３ｂ，２０４ｂが半導体層のゲート電極２０５ｂから
離れた位置に、ゲート電極２０５ｂと垂直方向を長辺と
する長方形状で、当該長方形のコーナー部が半導体層の
コーナー部に掛かる様に配置された例である。また、図
２−Ｃは、高効率ゲッタリング領域２０３ｃ，２０４ｃ
が半導体層のゲート電極２０５ｃから離れた位置に、ゲ
ート電極２０５ｃと平行方向を長辺とする長方形と垂直
方向を長辺とする長方形を組み合わせてできた複雑な形
状で、当該形状のコーナー部が半導体層のコーナー部に
掛かる様に配置された例である。この場合は、前記図２
−Ａ，Ｂの場合に比較し、高効率ゲッタリング領域の面
積が大きくなるという特徴を有している（図２−Ａ，
Ｂ，Ｃ参照）。

【００５８】上記の何れの配置例に於いても、高効率ゲ
ッタリング領域は、ソース領域に接続しているコンタク
ト部とドレイン領域に接続しているコンタクト部の間を
流れる電流を妨げない位置に配置されている。即ち、図
２−Ａの高効率ゲッタリング領域２０３ａ，２０４ａ
は、ソース領域２０１ａに接続しているコンタクト部２
０６ａとドレイン領域２０２ａに接続しているコンタク
ト部２０７ａの間を流れる電流を妨げない位置に配置さ
れている。また、図２−Ｂの高効率ゲッタリング領域２
０３ｂ，２０４ｂは、ソース領域２０１ｂに接続してい
るコンタクト部２０６ｂとドレイン領域２０２ｂに接続
しているコンタクト部２０７ｂの間を流れる電流を妨げ
ない位置に配置されている。また、図２−Ｃの高効率ゲ
ッタリング領域２０３ｃ，２０４ｃは、ソース領域２０
１ｃに接続しているコンタクト部２０６ｃとドレイン領
域２０２ｃに接続しているコンタクト部２０７ｃの間を
流れる電流を妨げない位置に配置されている（図２−
Ａ，Ｂ，Ｃ参照）。

【００５９】また、図２−Ｄは、基本的に図２−Ｃと同
じ配置例であるが、高効率ゲッタリング領域２０３ｄ，
２０４ｄのゲッタリング効率拡大の為、高効率ゲッタリ
ング領域２０３ｄ，２０４ｄの更なる面積拡大が図ら
れ、高効率ゲッタリング領域２０３ｄがコンタクト部２
０６ｄの一部に掛かった例である。基本的に、高効率ゲ
ッタリング領域２０３ｄ，２０４ｄがコンタクト部２０
６ｄ，２０７ｄの一部に掛かっても問題ないが、最悪で
もコンタクト部２０６ｄ，２０７ｄの半分以下に掛かる
様に、留意する必要がある。従って、コンタクト部２０
６ｄ，２０７ｄと高効率ゲッタリング領域２０３ｄ，２
０４ｄとの間の設計距離は、各々の領域形成に対応する
フォトリソグラフィ工程で使用する露光装置のアライメ
ント精度を考慮して、好適な設計距離を決める必要があ
る。尚、高効率ゲッタリング領域を設ける位置は、本実
施形態の構成に限定されるものではなく、ソース領域と
ドレイン領域の間を流れる電流に影響を与えない（阻害
しない）位置であれば任意の場所に設けても良い。

【００６０】〔実施形態２〕本実施形態には、ｎチャネ
ル型ＴＦＴに関するチャネル領域の触媒元素のゲッタリ
ング効率が、相対的（ｐチャネル型ＴＦＴと比較して）
に劣るという問題を解決することのできる半導体装置の
作製方法について、図３〜４に基づき記載する。

【００６１】先ず、ガラス基板３０１上に膜厚１００nm
のシリコン酸窒化膜から成る下地膜３０２をプラズマＣ
ＶＤ法により堆積し、続けて膜厚１５〜７０nm、より好
ましくは膜厚３０〜６０nmの非晶質シリコン膜３０３を
堆積する。本実施形態では、膜厚５０nmの非晶質シリコ
ン膜３０３をプラズマＣＶＤ法により堆積したが、減圧
ＣＶＤ法で堆積しても構わない。堆積の際、非晶質シリ
コン膜３０３の表面には、空気中の酸素の影響により、
自然酸化膜３０４が形成されている（図３−Ａ参照）。

【００６２】次に、非晶質シリコン膜３０３の結晶化を
行う。先ず、非晶質シリコン膜３０３が堆積された基板
を希フッ酸処理することにより、非晶質シリコン膜３０
３の表面に成膜されている汚染された自然酸化膜３０４
を除去する。この後、酸素雰囲気中でＵＶ光を照射する
ことにより、非晶質シリコン膜３０３の表面に極薄のシ
リコン酸化膜３０５を成膜する。この極薄のシリコン酸
化膜３０５は、後にスピン塗布法により添加される触媒
元素溶液であるＮｉ水溶液の濡れ性を向上させる機能を
有するものである（図３−Ｂ参照）。

【００６３】次に、触媒元素であるＮｉ水溶液をスピン
塗布法により、非晶質シリコン膜３０３（正確にはシリ
コン酸化膜３０５）の全面に添加する。Ｎｉ水溶液のＮ
ｉ濃度は、重量換算で０．１〜５０ppm、より好ましく
は１〜３０ppm程度の濃度範囲が好適である。これは、
非晶質シリコン膜３０３中のＮｉ濃度を１×１０¹⁵〜６
×１０¹⁹atoms/cm³の値とする為である。此処で、Ｎｉ
濃度を１×１０¹⁵〜６×１０¹⁹atoms/cm³の値とした根
拠は、１×１０¹⁵atoms/cm³以下の場合はＮｉ元素の触
媒作用を得ることが困難である為である。尚、上記のＮ
ｉ濃度は、ＳＩＭＳ分析による測定値の最大値で定義さ
れている（図３−Ｂ参照）。

【００６４】本実施形態では、Ｎｉ濃度が１０ppmのＮ
ｉ水溶液をスピン塗布法により添加した。スピン塗布の
際、ガラス基板３０１を回転して、余分なＮｉ水溶液を
吹き飛ばして除去し、非晶質シリコン膜３０３（正確に
はシリコン酸化膜３０５）の全面に極薄のＮｉ含有層３
０６を成膜する（図３−Ｂ参照）。

【００６５】次に、窒素雰囲気中で５５０℃−４時間の
熱処理を行うことにより、非晶質シリコン膜３０３を結
晶化し、結晶質シリコン膜３０７を成膜する。この様
に、非晶質シリコン膜３０３の全面にＮｉ水溶液を添加
して熱処理する結晶成長法は、Ｎｉ元素を添加した非晶
質シリコン膜３０３の表面から下地膜３０２の方向（縦
方向）へ結晶成長が進行する為、本明細書では縦成長法
と称している（図３−Ｃ参照）。

【００６６】また、上記の熱処理は、電熱炉に於いて、
５００〜７００℃、より好ましくは５５０〜６５０℃の
温度範囲で熱処理可能である。この際、熱処理温度の上
限は、使用する基板の耐熱性を考慮して条件設定する必
要がある。例えばガラス基板３０１の場合は、ガラス歪
点が６００℃程度であり、ガラス歪点以上の温度で熱処
理すると、ガラス基板３０１の反りや縮み等が顕在化し
てしまう為、６００℃以下の温度で熱処理する必要があ
る。尚、本実施形態では電熱炉で熱処理しているが、レ
ーザーアニール又はランプアニール等の熱処理手段を適
用することも可能である（図３−Ｃ参照）。

【００６７】次に、得られた結晶質シリコン膜３０７の
結晶性を改善させる為、結晶質シリコン膜３０７に対し
レーザー照射を行う。結晶質シリコン膜３０７は電熱炉
による熱処理のみでは結晶化が不完全な状態となってお
り、非晶質成分が不規則に残存している。此処では、結
晶化の不完全性を改善する目的で、結晶質シリコン膜３
０７に対しパルス発振型のＫｒＦエキシマレーザー（波
長２４８nm）を適用している。このエキシマレーザーは
紫外光を発振する為、被レーザー照射領域に於いて、瞬
間的に溶融固化が繰り返される。この為、被レーザー照
射領域に於いて、一種の非平衡状態が実現され、Ｎｉ元
素が非常に移動し易い状態となる。尚、このレーザー照
射工程を省略することも可能であるが、当該レーザー照
射工程により、結晶性の改善の他に、後のゲッタリング
工程の効率を向上させる効果も有している為、当該レー
ザー照射工程は省略しない方が好ましい。

【００６８】次に、通常のフォトリソグラフィ処理とド
ライエッチング処理により、結晶質シリコン膜３０７を
パターン形成して、ｎチャネル型ＴＦＴに対応する半導
体層３０８ｎとｐチャネル型ＴＦＴに対応する半導体層
３０８ｐを形成する。此処で、前記半導体層３０８ｎ，
３０８ｐの表面には不要な自然酸化膜が成膜されている
為、希フッ酸処理により除去する。この後、プラズマＣ
ＶＤ法又は減圧ＣＶＤ法により、膜厚１００nmのシリコ
ン酸化膜から成るゲート絶縁膜３０９を堆積する（図３
−Ｄ参照）。

【００６９】次に、ゲート電極材料である導電性膜（膜
厚４００nm）をスパッタ法又はＣＶＤ法により堆積し、
通常のフォトリソグラフィ処理とドライエッチング処理
によりパターン形成し、ｎチャネル型ＴＦＴに対応する
ゲート電極３１０ｎとｐチャネル型ＴＦＴに対応するゲ
ート電極３１０ｐを形成する。此処で適用されるゲート
電極材料としては、後の不純物元素の活性化を兼ねたゲ
ッタリング用の熱処理温度（５５０〜６５０℃程度）に
耐え得る耐熱性材料が好ましい。耐熱性材料としては、
例えばＴａ（タンタル），Ｍｏ（モリブデン），Ｔｉ
（チタン），Ｗ（タングステン），Ｃｒ（クロム）等の
高融点金属、及び高融点金属とシリコンの化合物である
金属シリサイド、及びｎ型又はｐ型の導電性を有する多
結晶シリコン等が挙げられる。尚、本実施形態では、膜
厚４００nmのＷ金属膜を適用している（図３−Ｅ参
照）。

【００７０】次に、ゲート電極３１０ｎ，３１０ｐをマ
スクに、ｎ型不純物であるＰ元素をドーピングする。ド
ーピング条件は、加速電圧を６０〜１００kVに設定し、
ドーズ量は１．７×１０¹⁵ions/cm²の条件でドーピング
する。当該ドーピング処理により、ｎチャネル型ＴＦＴ
に対応する半導体層３０８ｎには、ソース・ドレイン領
域として機能するｎ型の導電型を有する高濃度不純物領
域（ｎ＋領域）３１２ｎ，３１３ｎと、チャネル領域と
して機能する実質的に真性な領域３１１ｎが形成され
る。また、ｐチャネル型ＴＦＴに対応する半導体層３０
８ｐには、ｎ型の導電型を有する高濃度不純物領域（ｎ
＋領域）３１２ｐ，３１３ｐと、チャネル領域として機
能する実質的に真性な領域３１１ｐが形成される（図３
−Ｅ参照）。

【００７１】次に、ｎチャネル型ＴＦＴに対応する半導
体層３０８ｎのゲート電極３１０ｎから離れた端部を開
口領域とし、且つｐチャネル型ＴＦＴに対応する半導体
層３０８ｐの全域を開口領域とするレジストパターン３
１４を形成する。この後、前記レジストパターン３１４
及びｐチャネル型ＴＦＴに対応するゲート電極３１０ｐ
をマスクに、ｐ型不純物であるＢ元素をドーピングす
る。ドーピング条件は、加速電圧６０〜１００kVで、ド
ーズ量２．５×１０¹⁵ions/cm²の条件でドーピングす
る。当該ドーピング処理により、ｐチャネル型ＴＦＴに
対応するｎ型不純物領域３１２ｐ，３１３ｐの導電型が
反転し、ｐ型の導電型を有する高濃度不純物領域（ｐ＋
領域）３１９ｐ，３２０ｐが形成される。また、前記ｐ
型不純物領域３１９ｐ，３２０ｐの形成と同時に、ｎチ
ャネル型ＴＦＴの半導体層３０８ｎのゲート電極３１０
ｎから離れた位置に対応する位置に形成されたレジスト
パターン３１４の開口領域をマスクとして、ｐ型の導電
型を有する高濃度不純物領域（ｐ＋領域）３１７ｎ，３
１８ｎも形成される（図３−Ｆ参照）。

【００７２】此処で形成されたｐ型の導電型を有する高
濃度不純物領域（ｐ＋領域）３１９ｐ，３２０ｐは、ｐ
チャネル型ＴＦＴのソース・ドレイン領域として機能す
る領域であるが、ｎ型不純物との併存領域である為、実
質的に真性な領域３１１ｐであるチャネル領域のＮｉ元
素に対する高効率ゲッタリング領域としても機能する。
また、ｎチャネル型ＴＦＴの半導体層３０８ｎのゲート
電極３１０ｎから離れた位置に形成されたｐ型の導電型
を有する高濃度不純物領域（ｐ＋領域）３１７ｎ，３１
８ｎも、ｎ型不純物との併存領域である為、実質的に真
性な領域３１１ｎであるチャネル領域のＮｉ元素に対す
る高効率ゲッタリング領域として機能する（図３−Ｆ参
照）。

【００７３】次に、前記レジストパターン３１４を除去
した後、膜厚１００〜３００nmの無機膜から成る第１の
層間絶縁膜３２１を堆積する。本実施形態では、膜厚１
５０nmのシリコン酸窒化膜から成る第１の層間絶縁膜３
２１をプラズマＣＶＤ法により堆積している。この後、
半導体層３０８ｎ，３０８ｐに注入された不純物元素
（ｎ型不純物とｐ型不純物）の熱活性化の為、電熱炉に
より６００℃−１２時間の熱処理を行う。当該熱処理は
不純物元素の熱活性化処理の為に行うものであるが、チ
ャネル領域として機能する実質的に真性な領域３１１
ｎ，３１１ｐに含まれる不要な触媒元素（Ｎｉ元素）の
ゲッタリング処理も兼ねている。従って、チャネル領域
として機能する実質的に真性な領域３１１ｎ，３１１ｐ
に含まれる不要な触媒元素（Ｎｉ元素）は熱拡散により
高効率ゲッタリング領域３１７ｎ，３１８ｎ，３１９
ｐ，３２０ｐに移動し、当該領域でゲッタリングされ
る。この方法で製造された結晶質シリコン膜を有するＴ
ＦＴは高い電界効果移動度を有しており、オフ電流値の
低下等の良好な電気特性を有している。この後、半導体
層３０８ｎ，３０８ｐのダングリングボンドを終端させ
る為、４１０℃−１時間の水素化処理を水素３％含有の
窒素雰囲気中で行う（図４−Ａ参照）。

【００７４】次に、前記第１の層間絶縁膜３２１の上
に、膜厚１〜３μmの透明な有機膜から成る第２の層間
絶縁膜３２２を成膜する。本実施形態では、膜厚１．６
μmのアクリル樹脂膜から成る第２の層間絶縁膜３２２
を成膜している。この後、通常のフォトリソグラフィ処
理とドライエッチング処理により、第２の層間絶縁膜３
２１と前記第１の層間絶縁膜３２１、更には前記第１の
層間絶縁膜３２１の下層に存在するゲート絶縁膜３０９
にコンタクトホール３２３を形成する（図４−Ｂ参
照）。

【００７５】次に、導電性を有する膜厚２００〜８００
nmの金属膜を堆積する。本実施形態では、５０nm厚のＴ
ｉ膜と５００nm厚のＡｌ−Ｔｉ合金膜の積層膜をスパッ
タ法により堆積する。この後、通常のフォトリソグラフ
ィ処理とドライエッチング処理を行い、金属配線３２４
を形成する。当該金属配線３２４は、前記コンタクトホ
ール３２３を介してｎチャネル型ＴＦＴに対応するソー
ス領域３１５ｎとドレイン領域３１６ｎ、及びｐチャネ
ル型ＴＦＴに対応するソース領域３１９ｐとドレイン領
域３２０ｐに各々接続されている（図４−Ｃ参照）。

【００７６】〔実施形態３〕実施形態２では、縦成長法
により非晶質シリコン膜を結晶化させた場合の半導体装
置の作製方法を記載した。既に記載している様に、非晶
質シリコン膜の結晶化には横成長法もある為、本実施形
態に於いては、横成長法により非晶質シリコン膜を結晶
化させた場合の半導体装置の作製方法を記載する。以
下、図５に基づき具体的に記載する。

【００７７】先ず、ガラス基板４０１上に膜厚１００nm
のシリコン酸窒化膜から成る下地膜４０２をプラズマＣ
ＶＤ法により堆積し、続けて膜厚１５〜７０nm、より好
ましくは膜厚３０〜６０nmの非晶質シリコン膜４０３を
堆積する。本実施形態では、膜厚５０nmの非晶質シリコ
ン膜４０３をプラズマＣＶＤ法により堆積したが、減圧
ＣＶＤ法で堆積しても構わない。更に、非晶質シリコン
膜４０３の上に、プラズマＣＶＤ法又は減圧ＣＶＤ法に
より、膜厚７０nmのシリコン酸化膜から成るマスク絶縁
膜４０４を堆積する（図５−Ａ参照）。

【００７８】次に、通常のフォトリソグラフィ処理とウ
ェットエッチング処理により、マスク絶縁膜４０４の一
部の領域に開口領域４０５を形成する。此処で形成され
た開口領域４０５は、触媒元素（本実施例でもＮｉ元素
を適用）を選択的に非晶質シリコン膜４０３に導入する
為のものである。そして、開口領域４０５の底部は、非
晶質シリコン膜４０３が露出した状態となっている。こ
の後、当該基板を酸化することにより、前記開口領域４
０５に於ける非晶質シリコン膜４０３の露出領域に０．
５〜５nm程度の極薄のシリコン酸化膜（図示せず）を成
膜する。本実施例に於いては、酸化処理をスピン処理方
式（枚葉式）による所定時間のオゾン水処理で行ってい
る。この際、当該酸化処理は、洗浄槽を利用したバッチ
方式のオゾン水処理で行っても構わない。また、枚葉式
又はバッチ方式の過酸化水素水処理で行っても良いし、
酸素雰囲気中での紫外線（ＵＶ）照射によりオゾンを発
生させて酸化しても構わない。尚、開口領域４０５に於
ける極薄のシリコン酸化膜（図示せず）の成膜は、非晶
質シリコン膜４０３に対する触媒元素溶液（代表的には
Ｎｉ水溶液）の濡れ性改善の為に行われるものである
（図５−Ｂ参照）。

【００７９】次に、触媒元素溶液であるＮｉ水溶液をス
ピン塗布法により、開口領域４０５を有したマスク絶縁
膜４０４の全面に添加し、開口領域４０５の底部の非晶
質シリコン膜４０３にＮｉ元素を選択的に導入する。
尚、本実施例に於いては、触媒元素溶液として、Ｎｉ元
素を１０ppm（重量換算）含有したニッケル酢酸塩水溶
液を使用しており、スピン塗布後には、極薄のＮｉ含有
層４０６が成膜されている（図５−Ｂ参照）。

【００８０】次に、窒素雰囲気中で６００℃−８時間の
熱処理を行うことにより、非晶質シリコン膜４０３を結
晶化し、結晶質シリコン膜４０７を成膜する。この際、
前記開口領域４０５を介して選択的に導入されたＮｉ元
素は前記開口領域４０５を基点として周辺領域に拡散
し、拡散の過程で非晶質シリコン膜４０３の結晶化が進
行する。この結晶化の進行方向が横方向（基板面に平行
な方向）であることから、本明細書では横成長法と称し
ている（図５−Ｃ参照）。

【００８１】次に、得られた結晶質シリコン膜４０７の
結晶性を改善させる為、結晶質シリコン膜４０７に対し
レーザー照射を行う。当該レーザー照射により、結晶質
シリコン膜４０７の結晶性は大幅に改善されている。本
実施例では、パルス発振型のＫｒＦエキシマレーザー
（波長２４８nm）を適用している。このエキシマレーザ
ーは結晶質シリコン膜４０７の結晶性の改善のみでな
く、Ｎｉ元素が非常に移動し易い状態となる為、ゲッタ
リング源によるゲッタリング効率の向上という作用もあ
る。

【００８２】次に、当該基板を希フッ酸で処理すること
により、Ｎｉ元素を選択的に導入する際のマスクとして
機能したマスク絶縁膜４０４を除去する。マスク絶縁膜
４０４の除去後、通常のフォトリソグラフィ処理とドラ
イエッチング処理により、結晶質シリコン膜４０７をパ
ターン形成して、ｎチャネル型ＴＦＴに対応する半導体
層４０８ｎとｐチャネル型ＴＦＴに対応する半導体層４
０８ｐを形成する。この後、プラズマＣＶＤ法又は減圧
ＣＶＤ法により、膜厚１００nmのシリコン酸化膜から成
るゲート絶縁膜４０９を堆積する。尚、ゲート絶縁膜４
０９の堆積する際には、基板表面の汚染物（自然酸化膜
含む）を除去する為、前洗浄として希フッ酸処理を行っ
ている（図５−Ｄ参照）

【００８３】此処からの記載は、実施形態２の図３−Ｅ
及び図３−Ｆ、更には図４に基づく記載と実質的に同一
である為、概略のみを記載する。

【００８４】次に、導電性の高融点金属である膜厚４０
０nmのＷ膜をスパッタ法又はＣＶＤ法により堆積し、通
常のフォトリソグラフィ処理とドライエッチング処理に
よりパターン形成し、ｎチャネル型ＴＦＴに対応するゲ
ート電極４１０ｎとｐチャネル型ＴＦＴに対応するゲー
ト電極４１０ｐを形成する。その後、ゲート電極４１０
ｎ，４１０ｐをマスクに、ｎ型不純物であるＰ元素をド
ーピングし、ｎ型の導電型を有する高濃度不純物領域
（ｎ＋領域）４１２ｎ，４１３ｎ，４１２ｐ，４１３ｐ
と実質的に真性な領域４１１ｎ，４１１ｐを形成する
（図５−Ｅ参照）。

【００８５】次に、ｎチャネル型ＴＦＴに対応する半導
体層４０８ｎのゲート電極４１０ｎから離れた端部を開
口領域とし、且つｐチャネル型ＴＦＴに対応する半導体
層４０８ｐの全域を開口領域とするレジストパターン４
１４を形成する。その後、前記レジストパターン４１４
及びｐチャネル型ＴＦＴに対応するゲート電極４１０ｐ
をマスクに、ｐ型不純物であるＢ元素をドーピングし、
ｐチャネル型ＴＦＴに対応する半導体層４０８ｐに於い
ては、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領
域）４１９ｐ，４２０ｐが形成される。また、前記高濃
度不純物領域４１９ｐ，４２０ｐの形成と同時に、ｎチ
ャネル型ＴＦＴの半導体層４０８ｎのゲート電極４１０
ｎから離れた位置に対応する位置に形成されたレジスト
パターン４１４の開口領域をマスクとして、ｐ型の導電
型を有する高濃度不純物領域（ｐ＋領域）４１７ｎ，４
１８ｎも形成される。尚、ｎ型不純物及びｐ型不純物の
ドーピング条件は、上記の実施形態２で記載した条件と
同一である（図５−Ｆ参照）。

【００８６】次に、図４と同一の作製工程により、層間
絶縁膜とコンタクトホールと金属配線を形成し、ｎチャ
ネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導体
装置を形成する。

【００８７】以上の様に、非晶質シリコン膜の結晶化に
横成長法を利用した場合についても、ｎチャネル型ＴＦ
Ｔのゲート電極４１０ｎから離れた半導体層４０８ｎ
に、ｎ型不純物（Ｐ元素）とｐ型不純物（Ｂ元素）の併
存する高効率ゲッタリング領域、即ちｐ型の導電型を有
する高濃度不純物領域（ｐ＋領域）４１７ｎ，４１８ｎ
を形成できる。非晶質シリコン膜の結晶化に横成長法を
利用した場合、縦成長法に比較し、半導体層４０８ｎ，
４０８ｐに含まれる触媒元素の濃度が低いという特徴が
ある。従って、非晶質シリコン膜の結晶化に横成長法を
適用した場合、ゲッタリング処理の処理温度を低くした
り、処理時間の時短化等のプロセスマージンが増大する
効果を得ることができる。

【００８８】

【実施例】以下、図６〜１５に基づき、本発明の具体的
な実施例を詳細に記載する。

【００８９】〔実施例１〕実施形態２と実施形態３に於
いては、ＴＦＴのソース・ドレイン領域の少なくとも一
部の領域にｎ型不純物とｐ型不純物の併存領域を形成
し、当該併存領域の高効率ゲッタリング作用により、チ
ャネル領域のみの触媒元素をゲッタリング除去してい
る。これらの半導体装置の作製方法は、ゲッタリング領
域を形成する為のゲッタリング源の導入工程と、ソース
・ドレイン領域を形成する為の不純物のドーピング工程
を一括できる為、工程短縮に有利という特徴がある。し
かし、一方でゲッタリング領域の面積に制限がある為、
ゲッタリング効率の点で難がある。本実施例に於いて
は、この難点を解決できる半導体装置の作製方法を記載
する。

【００９０】具体的には、ＴＦＴのチャネル領域とソー
ス・ドレイン領域とから構成される半導体層を含んだ領
域全体を被ゲッタリング領域とし、被ゲッタリング領域
の周辺領域にｎ型不純物とｐ型不純物の併存領域である
高効率ゲッタリング領域を形成し、前記半導体層を含ん
だ領域全体の触媒元素をゲッタリングするものである。
当該ゲッタリング処理により、ＴＦＴの半導体層を含ん
だ領域は、予め触媒元素を低減した状態に形成できる。
以下、図６〜７に基づき、詳細に記載する。尚、図６−
Ａ〜図６−Ｆは作製工程を示す断面図であり、図７−Ａ
〜図７−Ｃは図６−Ｄ〜図６−Ｆの平面図である。

【００９１】先ず、ガラス基板５０１上に膜厚１００nm
のシリコン酸窒化膜から成る下地膜５０２をプラズマＣ
ＶＤ法により堆積し、続けて膜厚１５〜７０nm、より好
ましくは膜厚３０〜６０nmの非晶質シリコン膜５０３を
堆積する。本実施例では、膜厚５０nmの非晶質シリコン
膜５０３をプラズマＣＶＤ法により堆積したが、減圧Ｃ
ＶＤ法で堆積しても構わない。堆積の際、非晶質シリコ
ン膜５０３の表面には、空気中の酸素の影響により、自
然酸化膜５０４が成膜されている（図６−Ａ参照）。

【００９２】次に、非晶質シリコン膜５０３の結晶化を
行う。先ず、非晶質シリコン膜５０３が堆積された基板
を希フッ酸処理することにより、非晶質シリコン膜５０
３の表面に成膜されている汚染された自然酸化膜５０４
を除去する。その後、スピン処理方式（枚葉式）による
所定時間のオゾン水処理を行うことにより、非晶質シリ
コン膜５０３の表面に極薄のシリコン酸化膜５０５を成
膜する。この極薄のシリコン酸化膜５０５は、後にスピ
ン塗布法により添加される触媒元素溶液であるＮｉ水溶
液の濡れ性を改善させる機能を有するものである。その
後、触媒元素であるＮｉ元素を１０ppm（重量換算）含
有するニッケル酢酸塩水溶液をスピン塗布法により添加
し、非晶質シリコン膜５０３（正確にはシリコン酸化膜
５０５）の全面に極薄のニッケル含有層５０６を成膜す
る（図６−Ｂ参照）。

【００９３】次に、電熱炉に於いて、窒素雰囲気中で５
５０℃−４時間の熱処理を行うことにより、非晶質シリ
コン膜５０３を結晶化し、結晶質シリコン膜５０７を成
膜する。その後、得られた結晶質シリコン膜５０７の結
晶性を改善させる為、結晶質シリコン膜５０７に対しレ
ーザー照射を行う。当該レーザー照射により、結晶質シ
リコン膜５０７の結晶性は大幅に改善されている。本実
施例では、パルス発振型のＫｒＦエキシマレーザー（波
長２４８nm）を適用している。このエキシマレーザーは
結晶質シリコン膜５０７の結晶性の改善のみでなく、Ｎ
ｉ元素が非常に移動し易い状態となる為、ゲッタリング
源によるゲッタリング効率の向上という作用もある（図
６−Ｃ参照）。

【００９４】次に、レーザー照射工程が終了後、結晶質
シリコン膜５０７の表面に存在する極薄のシリコン酸化
膜５０５及び極薄のニッケル含有層５０６を除去する
為、希フッ酸で洗浄する。その後、膜厚３０〜２００nm
ｎのマスク絶縁膜５０８を堆積する。本実施例に於いて
は、膜厚５０nmのシリコン酸化膜から成るマスク絶縁膜
５０８をプラズマＣＶＤ法により堆積した。その後、レ
ジストパターン５０９を形成した後、ドライエッチング
処理によりレジストパターン５０９から露出した領域の
マスク絶縁膜５０８をエッチング除去する（図６−Ｄ，
図７−Ａ参照）。

【００９５】次に、レジストパターン５０９をマスクと
して、結晶質シリコン膜５０７にゲッタリング源である
Ｐ元素とＢ元素をドーピングする。Ｐ元素のドーピング
条件は、加速電圧５〜３０ｋＶで、ドーズ量１．７×１
０¹⁵ions/cm²の条件でドーピングする。他方、Ｂ元素の
ドーピング条件は、加速電圧５〜３０ｋＶで、ドーズ量
１．７×１０¹⁵ions/cm²以上の条件でドーピングする。
本実施例では、先ずＰ元素をドーピングし、引き続いて
Ｂ元素をドーピングした。具体的なＰ元素のドーピング
条件は、加速電圧１０kVで、ドーズ量１．７×１０¹⁵io
ns/cm²の条件でドーピングした。また、Ｂ元素のドーピ
ング条件は、加速電圧１０kVで、ドーズ量２．５×１０
¹⁵ions/cm²の条件でドーピングした（図６−Ｅ，図７−
Ｂ参照）。

【００９６】上記のゲッタリング源（Ｐ元素とＢ元素）
のドーピングにより、レジストパターン５０９に覆われ
てない領域は、Ｐ元素とＢ元素を高濃度に含有した高効
率のゲッタリング領域５１０となる。また、ゲッタリン
グ領域５１０は、ドーピングの際のイオン衝撃により、
非晶質化されている。他方、レジストパターン５０９に
覆われた領域は、ゲッタリング源が導入されない被ゲッ
タリング領域５１１である（図６−Ｅ，図７−Ｂ参
照）。

【００９７】次に、レジストパターン５０９を専用の剥
離液により除去した後、電熱炉によりゲッタリングの為
の熱処理を行い、被ゲッタリング領域５１１の内部に残
存するＮｉ元素をゲッタリング領域５１０に熱拡散によ
り移動させる。本実施例では、ゲッタリング処理とし
て、窒素雰囲気中で５５０℃−４時間の熱処理を行っ
た。その後、レジストパターン５０９の除去跡に残存し
ているレジストパターン５０９と同一形状のマスク絶縁
膜５０８をマスクとして、ゲッタリング領域５１０の結
晶質シリコン膜をドライエッチングし、ドライエッチン
グのマスクとなったマスク絶縁膜５０８を希フッ酸によ
り除去する。この様にして、ｎチャネル型ＴＦＴの半導
体層５１２とｐチャネル型ＴＦＴの半導体層５１３を共
に含んだ被ゲッタリング領域５１１のゲッタリング処理
を行っている（図６−Ｆ，図７−Ｃ参照）。

【００９８】尚、前記ゲッタリング用熱処理に於いて、
被ゲッタリング領域５１１内のＮｉ元素の熱拡散による
移動は、既に処理したレーザー照射によりＮｉ元素が移
動し易くなっていること、またゲッタリング領域５１０
がイオン衝撃により非晶質化していることにより、更に
移動し易くなっている（図６−Ｆ，図７−Ｃ参照）。

【００９９】以上の作製工程により、ｎチャネル型ＴＦ
Ｔに対応する半導体層５１２ｎ及びｐチャネル型ＴＦＴ
に対応する半導体層５１２ｐを共に含んだ領域全体を被
ゲッタリング領域５１１とし、被ゲッタリング領域５１
１内のＮｉ濃度の低減を実現している。その後、実施形
態２の図３−Ｄ〜図３−Ｆ及び図４で記載した作製工程
を行うことにより、ｎチャネル型ＴＦＴ及びｐチャネル
型ＴＦＴを共に有する半導体装置を作製することが可能
である。

【０１００】本実施例では、実施形態２で記載したｎチ
ャネル型ＴＦＴ及びｐチャネル型ＴＦＴを共に有する半
導体装置の作製工程の前に、ＴＦＴの半導体層５１２
ｎ，５１２ｐを含んだ領域全体のＮｉ元素をゲッタリン
グする例を示している。この場合、実施形態２のソース
・ドレインゲッタ方式と合わせて２回のゲッタリング工
程を有することになり、ＴＦＴのチャネル領域のＮｉ濃
度は、より一層の低減を図ることが可能である。尚、本
実施例では、被ゲッタリング領域５１１として、ｎチャ
ネル型ＴＦＴに対応する半導体層５１２ｎとｐチャネル
型ＴＦＴに対応する半導体層５１２ｐを共に含んだ場合
を示しているが、被ゲッタリング領域は、ｎチャネル型
ＴＦＴ又はｐチャネル型ＴＦＴのどちらか一方の半導体
層含む構成でも構わない。

【０１０１】本実施例の特徴は、作製工程数の増加とい
う難点はあるが、ＴＦＴのチャネル領域のＮｉ濃度をよ
り一層の低減することができる為、ｎチャネル型ＴＦＴ
の電気特性（電界効果移動度，オフ電流等）及び信頼性
（リーク電流等）の更なる向上を図ることができる。ま
た、ゲッタリング効率の更なる改善に伴い、ゲッタリン
グ処理の温度低下・時間短縮等に有利に作用する為、ゲ
ッタリング処理のプロセスマージンの拡大にも有効であ
る。

【０１０２】〔実施例２〕実施例２では、実施形態２で
記載した半導体装置の作製工程を実際のアクティブマト
リクス型液晶表示装置の製造に応用した例を示す。以
下、図８〜１２に基づき、詳細に記載する。

【０１０３】最初に、ガラス基板６０１上にプラズマＣ
ＶＤ法により、各々組成比の異なる第１層目のシリコン
酸窒化膜６０２ａを５０nmと第２層目のシリコン酸窒化
膜６０２ｂを１００nmの膜厚で堆積し、下地膜６０２を
成膜する。尚、此処で用いるガラス基板６０１として
は、石英ガラスまたはバリウムホウケイ酸ガラスまたは
アルミノホウケイ酸ガラス等が有る。次に前記下地膜６
０２（６０２ａと６０２ｂ）上に、プラズマＣＶＤ法に
より、非晶質シリコン膜６０３ａを５０nmの膜厚で堆積
する。尚、本実施例ではプラズマＣＶＤ法で非晶質シリ
コン膜６０３ａを堆積しているが、減圧ＣＶＤ法で堆積
しても構わない。また、非晶質シリコン膜６０３ａの堆
積に於いては、空気中に存在する炭素または酸素または
窒素が混入する可能性がある。これらの不純物ガスの混
入は、最終的に得られるＴＦＴ特性の劣化を引き起こす
ことが経験的に知られており、このことから前記不純物
ガスの混入は結晶化の阻害要因として作用すると認識さ
れている。従って、前記不純物ガスの混入は徹底的に低
減することが望ましく、具体的な濃度範囲としては、炭
素及び窒素の場合は共に５×１０¹⁷atoms/cm³以下と
し、酸素の場合は１×１０¹⁸atoms/cm³以下とするのが
望ましい（図８−Ａ参照）。

【０１０４】次に、非晶質シリコン膜６０３ａの結晶化
の前処理工程を行う。減圧ＣＶＤ装置から当該基板を取
り出す際に、非晶質シリコン膜６０３ａの表面は通常自
然酸化膜（図示せず）で汚染される。この為、自然酸化
膜（図示せず）で汚染された非晶質シリコン膜６０３ａ
の表面を希フッ酸で洗浄することにより、自然酸化膜を
除去する。更に非晶質シリコン膜６０３ａの表面をオゾ
ン水で処理することにより、非晶質シリコン膜６０３ａ
の表面を酸化し、０．５〜５nm程度の清浄な極薄のシリ
コン酸化膜（図示せず）を成膜する。尚、極薄のシリコ
ン酸化膜は、後工程でＮｉ水溶液をスピン塗布する際
に、非晶質シリコン膜６０３ａに対する濡れ性を改善
し、Ｎｉ元素を均一に吸着させる作用を有している（図
８−Ａ参照）。

【０１０５】次に、触媒元素溶液であるＮｉ水溶液をス
ピン塗布法により添加する。本実施例では、触媒元素溶
液として、Ｎｉ元素を１０ppm（重量換算）含有したニ
ッケル酢酸塩水溶液をスピン塗布法により添加した（図
８−Ａ参照）。

【０１０６】次に、非晶質シリコン膜６０３ａ中の含有
水素量を５atomic％以下に制御する為、電熱炉に於い
て、当該基板を窒素雰囲気中で４５０℃−１時間の条件
で熱処理し、非晶質シリコン膜６０３ａ中の含有水素の
脱水素化処理を行う。脱水素化処理の後、更に連続して
５５０℃−４時間の条件で熱処理することにより、非晶
質シリコン膜６０３ａの結晶化を行い、結晶質シリコン
膜６０３ｂを成膜する。その後、得られた結晶質シリコ
ン膜６０３ｂの結晶性を改善させる為、結晶質シリコン
膜６０３ｂに対しレーザー照射を行う。当該レーザー照
射により、結晶質シリコン膜６０３ｂの結晶性は大幅に
改善される。本実施例では、パルス発振型のＫｒＦエキ
シマレーザー（波長２４８nm）を適用している。このエ
キシマレーザーは結晶質シリコン膜６０３ｂの結晶性の
改善のみでなく、Ｎｉ元素が非常に移動し易い状態とな
る為、ゲッタリング源によるゲッタリング効率の向上と
いう作用も有している（図８−Ｂ参照）。

【０１０７】次に、通常のフォトリソグラフィ処理及び
ドライエッチング処理により、結晶質シリコン膜６０３
ｂをパターン形成し、ＴＦＴのチャネル領域及びソース
・ドレイン領域と成る半導体層６０４〜６０８を形成す
る。尚、半導体層６０４〜６０８の形成後、ＴＦＴのＶ
ｔｈを制御する為に、不純物元素（ボロンまたはリン）
のドーピングであるチャネルドープを実施しても構わな
い（図９−Ａ参照）。

【０１０８】次に、前記半導体層６０４〜６０８を覆う
様に、プラズマＣＶＤ法により膜厚１００nmのシリコン
酸窒化膜から成るゲート絶縁膜６０９を堆積する。尚、
ゲート絶縁膜６０９の堆積の際、半導体層６０４〜６０
８の表面は自然酸化膜（図示せず）で汚染されている
為、希フッ酸処理により除去する。その後、ゲート絶縁
膜６０９上にゲート電極材料である導電性膜をスパッタ
法又はＣＶＤ法により堆積する。此処で適用されるゲー
ト電極材料としては、後の不純物元素の活性化を兼ねた
ゲッタリング用の熱処理温度（５５０〜６５０℃程度）
に耐え得る耐熱性材料が好ましい。耐熱性材料として
は、例えばＴａ（タンタル），Ｍｏ（モリブデン），Ｔ
ｉ（チタン），Ｗ（タングステン），Ｃｒ（クロム）等
の高融点金属、及び高融点金属とシリコンの化合物であ
る金属シリサイド、及びｎ型又はｐ型の導電型を有する
多結晶シリコン等が挙げられる。尚、本実施例では、膜
厚４００nmのＷ膜から成るゲート電極膜６１０をスパッ
タ法により堆積した（図９−Ｂ参照）。

【０１０９】上記構造の基板上に、ゲート電極形成用の
フォトリソグラフィ処理とドライエッチング処理を行う
ことにより、ゲート電極６１７〜６２０と保持容量用電
極６２１とソース配線として機能する電極６２２を形成
する。ドライエッチングの後、ゲート電極６１７〜６２
０上にはドライエッチングのマスクであるレジストパタ
ーン６１１〜６１４が残膜し、同様に保持容量用電極６
２１上にレジストパターン６１５とソース配線として機
能する電極６２２上にレジストパターン６１６が残膜し
ている。尚、ドライエッチングに伴い、下地のシリコン
酸窒化膜から成るゲート絶縁膜６０９は膜減りにより、
ゲート絶縁膜６２３の形状に変形している（図１０−Ａ
参照）。

【０１１０】次に、レジストパターン６１１〜６１６を
残した状態で、ゲート電極６１７〜６２０と保持容量用
電極６２１をマスクに、ドーピング装置を用いて、第１
のドーピング処理であるｎ型不純物の低濃度ドーピング
を行う。ドーピング条件としては、ｎ型不純物であるＰ
元素を用い、加速電圧が６０〜１００kVで、ドーズ量が
３×１０¹²〜３×１０¹³ions/cm²のドーピング条件で処
理する。この第１のドーピング処理により、ゲート電極
６１７〜６２０と保持容量用電極６２１の外側に対応す
る半導体層６０４〜６０８に、ｎ型不純物の低濃度不純
物領域（ｎ−領域）６２９〜６３３が形成される。同時
に、ゲート電極６１７〜６２０の真下には、ＴＦＴのチ
ャネルとして機能する実質的に真性な領域６２４〜６２
７が形成される。また、保持容量用電極６２１の真下の
半導体層６０８には、当該領域がＴＦＴ形成領域でな
く、保持容量７０５の形成領域である為、容量形成用電
極の片側として機能する真性な領域６２８が形成されて
いる（図１０−Ａ参照）。

【０１１１】次に、当該基板を専用の剥離液で洗浄する
ことにより、ドライエッチングのマスクとなったレジス
トパターン６１１〜６１６を除去する。除去した後、駆
動回路７０６に於けるｎチャネル型ＴＦＴ７０１，７０
３と画素領域７０７に於ける画素ＴＦＴ７０４をＬＤＤ
構造にする為、当該領域に存在するゲート電極６１７，
６１９〜６２０を被覆する様に、第２のドーピング処理
のマスクとなるｎ＋領域形成用のレジストパターン６３
４〜６３６を形成する。そして、第２のドーピング処理
である、ｎ型不純物の高濃度ドーピングを行う。ドーピ
ング条件としては、ｎ型不純物であるＰ元素を用い、加
速電圧６０〜１００ｋＶで、ドーズ量１．７×１０¹⁵io
ns/cm²のドーピング条件で処理する。当該ドーピング処
理により、前記レジストパターン６３４〜６３６の外側
領域に対応する半導体層６０４，６０６〜６０７にｎ型
不純物の高濃度不純物領域（ｎ＋領域）６３７，６３９
〜６４０が形成される。この高濃度不純物領域（ｎ＋領
域）６３７，６３９〜６４０の形成に伴い、既に形成し
た低濃度不純物領域（ｎ−領域）６２９，６３１〜６３
２は、高濃度不純物領域（ｎ＋領域）６３７，６３９〜
６４０と低濃度不純物領域（ｎ−領域）６４２〜６４４
に分離され、ＬＤＤ構造となるソース・ドレイン領域が
形成される（図１０−Ｂ参照）。

【０１１２】この際、ＬＤＤ構造形成領域以外の領域で
ある駆動回路７０６のｐチャネル型ＴＦＴ７０２の領域
と画素領域７０７の保持容量７０５の領域に於いては、
ゲート電極６１８と保持容量用電極６２１をマスクに各
々ドーピングされる為、ゲート電極６１８の外側領域に
対応する半導体層６０５にｎ型不純物の高濃度不純物領
域（ｎ＋領域）６３８が形成され、保持容量用電極６２
１の外側領域に対応する半導体層６０８にもｎ型不純物
の高濃度不純物領域（ｎ＋領域）６４１が形成されてい
る（図１０−Ｂ参照）。

【０１１３】次に、ｐチャネル型ＴＦＴ７０２に対応す
る半導体層６０５の領域と保持容量７０５に対応する半
導体層６０８の領域を開口領域とし、且つｎチャネル型
ＴＦＴ７０１，７０３及び画素ＴＦＴ７０４に対応する
半導体層６０４，６０６〜６０７のゲート電極６１７，
６１９〜６２０から離れた端部の領域を開口領域とする
レジストパターン６４５〜６５３を通常のフォトリソグ
ラフィ処理により形成する。その後、前記レジストパタ
ーン６４５〜６５３をマスクに、ドーピング装置を用い
て、第３のドーピング処理であるｐ型不純物の高濃度ド
ーピングを行う。当該ドーピング処理により、ｐチャネ
ル型ＴＦＴ７０２に対応する半導体層６０５には、ゲー
ト電極６１８をマスクにｐ型不純物であるＢ元素がドー
ピングされる。この結果、ゲート電極６１８の外側領域
に対応する半導体層６０５に、ｐ型の導電型を有する高
濃度不純物領域（ｐ＋領域）６５４が形成される。前記
高濃度不純物領域（ｐ＋領域）６５４には、既にｎ型不
純物であるＰ元素がドーピングされているが、Ｂ元素の
ドーズ量が２．５×１０¹⁵ions/cm²となる様に高濃度に
ドーピングされる為、ｐ型の導電型を有し、ソース・ド
レイン領域として機能する高濃度不純物領域（ｐ＋領
域）６５４が形成される。また、保持容量７０５の形成
領域に於いても、保持容量用電極６２１の外側領域に対
応する半導体層６０８にｐ型の導電型を有する高濃度不
純物領域（ｐ＋領域）６５５が同様に形成される（図１
１−Ａ参照）。

【０１１４】尚、前記高濃度不純物領域（ｐ＋領域）６
５４，６５５は、Ｐ元素とＢ元素が併存しており、ｐチ
ャネル型ＴＦＴ７０２のチャネル領域として機能する真
性な領域６２５及び容量形成用電極の片側として機能す
る真性な領域６２８の内部に存在するＮｉ元素に対する
高効率ゲッタリング領域としても機能する（図１１−Ａ
参照）。

【０１１５】また、ｐ型の導電型を有する高濃度不純物
領域（ｐ＋領域）６５４，６５５の形成と同時に、ｎチ
ャネル型ＴＦＴ７０１，７０３及び画素ＴＦＴ７０４に
対応する半導体層６０４，６０６〜６０７のゲート電極
６１７，６１９〜６２０から離れた位置には、ｐ型の導
電型を有する高濃度不純物領域（ｐ＋領域）６５６〜６
５８が形成される。これらの高濃度不純物領域（ｐ＋領
域）６５６〜６５８に於いても、Ｐ元素とＢ元素が併存
している為、チャネル領域として機能する実質的に真性
な領域６２４，６２６〜６２７に存在するＮｉ元素に対
する高効率ゲッタリング領域として機能する。尚、高濃
度不純物領域（ｐ＋領域）６５６〜６５８の形成に伴
い、既に形成したｎ型不純物の高濃度不純物領域（ｎ＋
領域）６３７，６３９〜６４０は、ｐ型の導電型を有す
る高濃度不純物領域（ｐ＋領域）６５６〜６５８とｎ型
の導電型を有する高濃度不純物領域（ｎ＋領域）６５９
〜６６１とに分離される（図１１−Ａ参照）。

【０１１６】次に、前記レジストパターン６４５〜６５
３を除去した後、膜厚１５０nmのシリコン酸窒化膜から
成る第１の層間絶縁膜６６２をプラズマＣＶＤ法により
堆積する。その後、半導体層６０４〜６０８に注入され
た不純物元素（Ｐ元素とＢ元素）の熱活性化の為、電熱
炉に於いて、５５０℃−４時間の熱処理を行う。当該熱
処理は不純物元素の熱活性化処理の為に行うものである
が、半導体層６０４〜６０８には、既に記載した様にＰ
元素とＢ元素の併存領域である高効率ゲッタリング領域
が形成されており、チャネル領域として機能する実質的
に真性な領域６２４〜６２７及び容量形成用電極の片側
として機能する真性な領域６２８に存在するＮｉ元素を
ゲッタリングする目的も兼ねている。尚、前記熱活性化
処理を第１の層間絶縁膜６６２の堆積前に行っても良い
が、ゲート電極等の配線材料の耐熱性が弱い場合は、第
１の層間絶縁膜６６２の堆積後に行う方が好ましい。こ
の後、半導体層６０４〜６０８のダングリングボンドを
終端させる為、４１０℃−１時間の水素化処理を水素３
％含有の窒素雰囲気中で行う（図１１−Ｂ参照）。

【０１１７】次に、前記第１の層間絶縁膜６６２の上
に、膜厚１．６μmのアクリル樹脂膜から成る第２の層
間絶縁膜６６３を成膜する。この後、通常のフォトリソ
グラフィ処理とドライエッチング処理により、第２の層
間絶縁膜６６３と第１の層間絶縁膜６６２、更に下層膜
であるゲート絶縁膜６２３を貫通する様に、コンタクト
ホールを形成する。この際、コンタクトホールは、ソー
ス配線として機能する電極６２２及び高濃度不純物領域
６５９〜６６１，６５４〜６５５と接続する様に形成さ
れる（図１２−Ａ参照）。

【０１１８】次に、駆動回路７０６の高濃度不純物領域
６５４，６５９〜６６０と電気的に接続する様に、導電
性の金属配線６６４〜６６９を形成する。また、画素領
域７０７の接続電極６７０，６７２〜６７３とゲート配
線６７１を同じ導電性材料で形成する。本実施例では、
金属配線６６４〜６６９、接続電極６７０，６７２〜６
７３及びゲート配線６７１の構成材料として、膜厚５０
nmのＴｉ膜と膜厚５００nmのＡｌ−Ｔｉ合金膜の積層膜
を適用している。そして、接続電極６７０は、不純物領
域６６１を介して、ソース配線として機能する電極６２
２と画素ＴＦＴ７０４を電気的に接続する様に形成され
ている。接続電極６７２は、画素ＴＦＴ７０４の不純物
領域６６１と電気的に接続する様に形成されており、接
続電極６７３は保持容量７０５の不純物領域６５５と電
気的に接続する様に形成されている。また、ゲート配線
６７１は、画素ＴＦＴ７０４の複数のゲート電極６２０
を電気的に接続する様に形成されている。その後、膜厚
８０〜１２０nmのＩＴＯ（Indium Tin Oxide）等の透明
導電膜を堆積した後、フォトリソグラフィ処理とエッチ
ング処理により、画素電極６７４を形成する。画素電極
６７４は、接続電極６７２を介して、画素ＴＦＴ７０４
のソース・ドレイン領域である不純物領域６６１と電気
的に接続されており、更に接続電極６７３を介して、保
持容量７０５の不純物領域６５５とも電気的に接続され
ている（図１２−Ｂ参照）。

【０１１９】以上の製造工程により、ＬＤＤ構造のｎチ
ャネル型ＴＦＴとシングルドレイン構造のｐチャネル型
ＴＦＴを有するアクティブマトリクス型液晶表示装置の
製造を行うことが可能である。そして、当該アクティブ
マトリクス型液晶表示装置のＬＤＤ構造を有するｎチャ
ネル型ＴＦＴに於いては、本発明の発明特定事項である
ｎ型不純物（Ｐ元素）とｐ型不純物（Ｂ元素）の併存す
る高効率ゲッタリング領域が当該ゲート電極から離れた
半導体層に形成されている。この方法で製造されたアク
ティブマトリクス型液晶表示装置は、簡便な製造工程
で、ｐチャネル型ＴＦＴのみならずｎチャネル型ＴＦＴ
に於いても、チャネル領域の触媒元素のゲッタリング効
率を改善することが可能である。この為、本発明は、ｎ
チャネル型ＴＦＴ及びｐチャネル型ＴＦＴに於ける電界
効果移動度及びオフ電流等の電気特性の改善に有効であ
る。

【０１２０】〔実施例３〕本発明は、シリコンを含む結
晶質半導体膜を利用したＴＦＴ等の半導体装置及びその
作製方法に関するものであり、様々なアクティブマトリ
クス型液晶表示装置及びその製造に適用することができ
る。従って、本発明は、前記アクティブマトリクス型液
晶表示装置を表示媒体として組み込んだ様々な分野の電
子機器全般に適用可能であり、此処では電子機器の具体
例を図１４〜１６に基づき記載する。尚、電子機器とし
ては、ビデオカメラとデジタルカメラとプロジェクター
（リア型またはフロント型）とヘッドマウントディスプ
レイ（ゴーグル型ディスプレイ）とゲーム機とカーナビ
ゲーションとパーソナルコンピュータと携帯情報端末
（モバイルコンピュータ，携帯電話，電子書籍等）等が
挙げられる。

【０１２１】図１４−Ａは、本体１００１と映像入力部
１００２と表示装置１００３とキーボード１００４で構
成されたパーソナルコンピューターである。本発明を表
示装置１００３及び他の回路に適用することができる。

【０１２２】図１４−Ｂはビデオカメラであり、本体１
１０１と表示装置１１０２と音声入力部１１０３と操作
スイッチ１１０４とバッテリー１１０５と受像部１１０
６で構成される。本発明を表示装置１１０２及び他の回
路に適用することができる。

【０１２３】図１４−Ｃはモバイルコンピュータ（モー
ビルコンピュータ）であり、本体１２０１とカメラ部１
２０２と受像部１２０３と操作スイッチ１２０４と表示
装置１２０５で構成される。本発明を表示装置１２０５
及び他の回路に適用することができる。

【０１２４】図１４−Ｄはゴーグル型ディスプレイであ
り、本体１３０１と表示装置１３０２とアーム部１３０
３で構成される。本発明を表示装置１３０２及び他の回
路に適用することができる。

【０１２５】図１４−Ｅはプログラムを記録した記録媒
体（以下、記録媒体と略記）に用いるプレーヤーであ
り、本体１４０１と表示装置１４０２とスピーカー部１
４０３と記録媒体１４０４と操作スイッチ１４０５で構
成される。尚、この装置は記録媒体としてＤＶＤ及びＣ
Ｄ等が用いられ、音楽鑑賞またはゲームまたはインター
ネットに利用可能である。本発明を表示装置１４０２及
び他の回路に適用することができる。

【０１２６】図１４−Ｆは携帯電話であり、表示用パネ
ル１５０１と操作用パネル１５０２と接続部１５０３と
表示部１５０４と音声出力部１５０５と操作キー１５０
６と電源スイッチ１５０７と音声入力部１５０８とアン
テナ１５０９で構成される。表示用パネル１５０１と操
作用パネル１５０２は、接続部１５０３で接続されてい
る。表示用パネル１５０１の表示部１５０４が設置され
ている面と操作用パネル１５０２の操作キー１５０６が
設置されている面との角度θは、接続部１５０３に於い
て任意に変えることができる。本発明を表示部１５０４
に適用することができる。

【０１２７】図１５−Ａはフロント型プロジェクターで
あり、光源光学系及び表示装置１６０１とスクリーン１
６０２で構成される。本発明を表示装置１６０１及び他
の回路に適用することができる。

【０１２８】図１５−Ｂはリア型プロジェクターであ
り、本体１７０１と光源光学系及び表示装置１７０２と
ミラー１７０３〜１７０４とスクリーン１７０５で構成
される。本発明を表示装置１７０２及び他の回路に適用
することができる。

【０１２９】尚、図１５−Ｃは、図１５−Ａの光源光学
系及び表示装置１６０１と図１５−Ｂの光源光学系及び
表示装置１７０２に於ける構造の一例を示した図であ
る。光源光学系及び表示装置１６０１，１７０２は、光
源光学系１８０１とミラー１８０２，１８０４〜１８０
６とダイクロイックミラー１８０３と光学系１８０７と
表示装置１８０８と位相差板１８０９と投射光学系１８
１０で構成される。投射光学系１８１０は、投射レンズ
を備えた複数の光学レンズで構成される。この構成は、
表示装置１８０８を３個使用している為、三板式と呼ば
れている。また同図の矢印で示した光路に於いて、実施
者は光学レンズ及び偏光機能を有するフィルムまたは位
相差を調整する為のフィルムまたはＩＲフィルム等を適
宜に設けても良い。

【０１３０】また図１５−Ｄは、図１５−Ｃに於ける光
源光学系１８０１の構造の一例を示した図である。本実
施例に於いては、光源光学系１８０１はリフレクター１
８１１と光源１８１２とレンズアレイ１８１３〜１７１
４と偏光変換素子１８１５と集光レンズ１８１６で構成
される。尚、同図に示した光源光学系は一例であり、こ
の構成に限定されない。例えば、実施者は光源光学系に
光学レンズ及び偏光機能を有するフィルムまたは位相差
を調整するフィルムまたはＩＲフィルム等を適宜に設け
ても良い。

【０１３１】次の図１６−Ａは、単板式の例を示したも
のである。同図に示した光源光学系及び表示装置は、光
源光学系１９０１と表示装置１９０２と投射光学系１９
０３と位相差板１９０４で構成される。投射光学系１９
０３は、投射レンズを備えた複数の光学レンズで構成さ
れる。同図に示した光源光学系及び表示装置は図１５−
Ａと図１５−Ｂに於ける光源光学系及び表示装置１６０
１，１７０２に適用できる。また光源光学系１９０１は
図１５−Ｄに示した光源光学系を用いれば良い。尚、表
示装置１９０２にはカラーフィルター（図示しない）が
設けられており、表示映像をカラー化している。

【０１３２】また図１６−Ｂに示した光源光学系及び表
示装置は図１６−Ａの応用例であり、カラーフィルター
を設ける代わりに、ＲＧＢの回転カラーフィルター円板
１９０５を用いて表示映像をカラー化している。同図に
示した光源光学系及び表示装置は図１５−Ａと図１５−
Ｂに於ける光源光学系及び表示装置１６０１，１７０２
に適用できる。

【０１３３】また図１６−Ｃに示した光源光学系及び表
示装置は、カラーフィルターレス単板式と呼ばれてい
る。この方式は、表示装置１９１６にマイクロレンズア
レイ１９１５を設け、ダイクロイックミラー（緑）１９
１２とダイクロイックミラー（赤）１９１３とダイクロ
イックミラー（青）１９１４を用いて表示映像をカラー
化している。投射光学系１９１７は、投射レンズを備え
た複数の光学レンズで構成される。同図に示した光源光
学系及び表示装置は、図１５−Ａと図１５−Ｂに於ける
光源光学系及び表示装置１６０１，１７０２に適用でき
る。また光源光学系１９１１としては、光源の他に結合
レンズ及びコリメーターレンズを用いた光学系を用いれ
ば良い。

【０１３４】上記に記載した様に、本発明の半導体装置
及びその作製方法は、適用範囲が極めて広く、本発明は
様々な分野のアクティブマトリクス型液晶表示装置を組
み込んだ電子機器に適用可能である。

【０１３５】

【発明の効果】本発明は、ｎチャネル型ＴＦＴ（ｐチャ
ネル型ＴＦＴに比べ相対的に劣る為）のチャネル領域に
於ける触媒元素のゲッタリング効率の改善に関するもの
で、以下の効果を有している。

【０１３６】（効果１）ｎチャネル型ＴＦＴのチャネル
領域に於ける触媒元素のゲッタリング効率が、ｐチャネ
ル型ＴＦＴに比較して、相対的に劣る問題を解決できる
為、ｎチャネル型ＴＦＴの電気特性及び信頼性の向上に
有効である。 （効果２）ｎチャネル型ＴＦＴのチャネル領域の触媒元
素に対するゲッタリング効率の改善は、ゲッタリング処
理の温度低下・時間短縮等に有利に作用する為、ゲッタ
リング処理のプロセスマージンの拡大に有効である。 （効果３）ｎチャネル型ＴＦＴのチャネル領域の触媒元
素に対するゲッタリング効率の改善は、複数のＴＦＴで
構成される液晶表示装置の品質向上に有効である。

【図面の簡単な説明】

【図１】 高効率ゲッタリング領域を有するｎチャネル
型ＴＦＴの断面図と平面図である。

【図２】 ｎチャネル型ＴＦＴに於ける高効率ゲッタリ
ング領域の配置例を示す平面図である。

【図３】 ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを
共に有する半導体装置の作成工程（縦成長法の場合）を
示す断面図である。

【図４】 ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを
共に有する半導体装置の作成工程（図３の続き）を示す
断面図である。

【図５】 ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを
共に有する半導体装置の作成工程（横成長法の場合）を
示す断面図である。

【図６】 結晶成長から被ゲッタリング領域の形成まで
の半導体装置の作成工程（縦成長法の場合）を示す断面
図である。

【図７】 図６に対応した半導体装置の作成工程（縦成
長法の場合）を示す平面図である。

【図８】 アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。

【図９】 アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。

【図１０】アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。

【図１１】アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。

【図１２】アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。

【図１３】 高効率ゲッタリング領域を有するｎチャネ
ル型ＴＦＴの平面図である。

【図１４】液晶表示装置を組み込んだ電子機器の例を示
す装置概略図である。

【図１５】液晶表示装置を組み込んだ電子機器の例を示
す装置概略図である。

【図１６】液晶表示装置を組み込んだ電子機器の例を示
す装置概略図である。

【符号の説明】 101 ：ガラス基板 102 ：下地膜（シリコン酸窒化膜） 103 ：チャネル領域（実質的に真性な領域） 104 ：ソース領域（ｎ＋領域） 105 ：ドレイン領域（ｎ＋領域） 106 ：高効率ゲッタリング領域（ｐ＋領域） 107 ：高効率ゲッタリング領域（ｐ＋領域） 108 ：ゲート絶縁膜（シリコン酸化膜） 109 ：ゲート電極（高融点金属膜） 110 ：第１の層間絶縁膜（シリコン酸窒化膜） 111 ：第２の層間絶縁膜（アクリル樹脂膜） 112 ：金属配線 113 ：金属配線 112a：コンタクト部 113a：コンタクト部 201a〜201d：ソース領域 202a〜202d：ドレイン領域 203a〜203d：高効率ゲッタリング領域 204a〜204d：高効率ゲッタリング領域 205a〜205d：ゲート電極 206a〜206d：コンタクト部 207a〜207d：コンタクト部 301 ：ガラス基板 302 ：下地膜（シリコン酸窒化膜） 303 ：非晶質シリコン膜 304 ：自然酸化膜 305 ：シリコン酸化膜 306 ：Ｎｉ含有層 307 ：結晶質シリコン膜 308n：半導体層（ｎチャネル型ＴＦＴに対応） 308p：半導体層（ｐチャネル型ＴＦＴに対応） 309 ：ゲート絶縁膜（シリコン酸化膜） 310n：ゲート電極（Ｗ膜）（ｎチャネル型ＴＦＴに対
応） 310p：ゲート電極（Ｗ膜）（ｐチャネル型ＴＦＴに対
応） 311n：実質的に真性な領域（ｎチャネル型ＴＦＴに対
応） 311p：実質的に真性な領域（ｐチャネル型ＴＦＴに対
応） 312n：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｎチ
ャネル型ＴＦＴに対応） 312p：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｐチ
ャネル型ＴＦＴに対応） 313n：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｎチ
ャネル型ＴＦＴに対応） 313p：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｐチ
ャネル型ＴＦＴに対応） 314 ：レジストパターン（ｐ＋領域形成用） 315n〜316n：ｎ導電型の高濃度不純物領域（ｎ＋領域）
（ｎチャネル型ＴＦＴに対応） 317n〜318n：ｐ導電型の高濃度不純物領域（ｐ＋領域）
（ｎチャネル型ＴＦＴに対応） 319p〜320p：ｐ導電型の高濃度不純物領域（ｐ＋領域）
（ｐチャネル型ＴＦＴに対応） 321 ：第１の層間絶縁膜（シリコン酸窒化膜） 322 ：第２の層間絶縁膜（アクリル樹脂膜） 323 ：コンタクトホール 324 ：金属配線（Ｔｉ膜とＡｌ−Ｔｉ合金膜の積層膜） 401 ：ガラス基板 402 ：下地膜（シリコン酸窒化膜） 403 ：非晶質シリコン膜 404 ：マスク絶縁膜（シリコン酸化膜） 405 ：開口領域 406 ：Ｎｉ含有層 407 ：結晶質シリコン膜 408n：半導体層（ｎチャネル型ＴＦＴに対応） 408p：半導体層（ｐチャネル型ＴＦＴに対応） 409 ：ゲート絶縁膜（シリコン酸化膜） 410n：ゲート電極（Ｗ膜）（ｎチャネル型ＴＦＴに対
応） 410p：ゲート電極（Ｗ膜）（ｐチャネル型ＴＦＴに対
応） 411n：実質的に真性な領域（ｎチャネル型ＴＦＴに対
応） 411p：実質的に真性な領域（ｐチャネル型ＴＦＴに対
応） 412n〜413n：ｎ導電型の高濃度不純物領域（ｎ＋領域）
（ｎチャネル型ＴＦＴに対応） 412p〜413p：ｎ導電型の高濃度不純物領域（ｎ＋領域）
（ｐチャネル型ＴＦＴに対応） 414 ：レジストパターン（ｐ＋領域形成用） 415n〜416n：ｎ導電型の高濃度不純物領域（ｎ＋領域）
（ｎチャネル型ＴＦＴに対応） 417n〜418n：ｐ導電型の高濃度不純物領域（ｐ＋領域）
（ｎチャネル型ＴＦＴに対応） 419p〜420p：ｐ導電型の高濃度不純物領域（ｐ＋領域）
（ｐチャネル型ＴＦＴに対応） 501 ：ガラス基板 502 ：下地膜（シリコン酸窒化膜） 503 ：非晶質シリコン膜 504 ：自然酸化膜 505 ：シリコン酸化膜 506 ：Ｎｉ含有層 507 ：結晶質シリコン膜 508 ：マスク絶縁膜（シリコン酸化膜） 509 ：レジストパターン 510 ：ゲッタリング領域 511 ：被ゲッタリング領域 512n：半導体層（ｎチャネル型ＴＦＴに対応） 512p：半導体層（ｐチャネル型ＴＦＴに対応） 601 ：ガラス基板 602 ：下地膜 602a：第１層目のシリコン酸窒化膜 602b：第２層目のシリコン酸窒化膜 603a：非晶質シリコン膜 603b：結晶質シリコン膜 604 〜 608：半導体層 609 ：ゲート絶縁膜（シリコン酸窒化膜） 610 ：ゲート電極膜（Ｗ膜） 611 〜 616：レジストパターン（ゲート電極及び他の電
極形成用） 617 〜 620：ゲート電極 621 ：保持容量用電極 622 ：電極（ソース配線として機能） 623 ：ゲート絶縁膜（ゲート電極ドライエッチング後） 624 〜 627：実質的に真性な領域（チャネル領域として
機能） 628 ：真性な領域（容量形成用電極の片側として機能） 629 〜 633：ｎ型不純物の低濃度不純物領域（ｎ−領
域） 634 〜 636：レジストパターン（ｎ＋領域形成用） 637 〜 641：ｎ型不純物の高濃度不純物領域（ｎ＋領
域） 642 〜 650：レジストパターン（ｐ＋領域形成用） 651 ：ｐ導電型の高濃度不純物領域（ｐ＋領域）（ソー
ス・ドレイン領域として機能） 652 ：ｐ導電型の高濃度不純物領域（ｐ＋領域）（容量
形成用電極の片側として機能） 653 〜 655：ｐ導電型の高濃度不純物領域（ｐ＋領域）
（高効率ゲッタリング領域として機能） 656 〜 658：ｎ導電型の高濃度不純物領域（ｎ＋領域） 659 ：第１の層間絶縁膜（シリコン酸窒化膜） 660 ：第2の層間絶縁膜（アクリル樹脂膜） 661 〜 666：金属配線（Ｔｉ膜とＡｌ−Ｔｉ合金膜の積
層膜） 667 ：接続電極 668 ：ゲート配線 669 〜 670：接続電極 671 ：画素電極（ＩＴＯ膜）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１６Ｖ ６２７Ｇ (72)発明者 松尾 拓哉 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 牧田 直樹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 JA05 JA34 JA41 JA46 KA02 KA05 MA27 5F048 AA01 AA09 AB10 AC04 BA16 BB09 BE08 BF16 BG07 5F052 AA02 AA11 AA17 AA24 BB07 CA02 CA04 DA02 DB02 DB03 EA16 FA06 FA19 HA01 JA01 5F110 AA30 BB02 BB04 CC02 DD02 DD03 DD15 EE04 EE05 EE09 EE28 EE44 EE45 FF02 FF30 FF32 FF35 GG01 GG02 GG13 GG25 GG45 GG47 HJ01 HJ04 HJ13 HL04 HL06 HL11 HL23 HM15 NN03 NN22 NN27 NN35 NN72 NN73 PP01 PP02 PP03 PP10 PP13 PP23 PP29 PP31 PP34 QQ11 QQ24 QQ28

Claims (22)

【特許請求の範囲】
1. 【請求項１】シリコンの結晶化の助長作用を有する触媒
   元素を添加して得られた結晶質シリコンから成る半導体
   層と、前記半導体層上にゲート絶縁膜を介して形成され
   たゲート電極とが設けられ、前記半導体層は、ｎ型を付
   与する元素がドーピングされたソース領域及びドレイン
   領域を有し、前記ソース領域及び前記ドレイン領域に
   は、前記ゲート電極から離れた位置にｐ型を付与する元
   素がドーピングされた領域が形成されていることを特徴
   とする半導体装置。
2. 【請求項２】シリコンの結晶化の助長作用を有する触媒
   元素を添加して得られた結晶質シリコンから成る半導体
   層と、前記半導体層上にゲート絶縁膜を介して形成され
   たゲート電極とが設けられ、前記半導体層は、ｎ型を付
   与する元素がドーピングされたソース領域及びドレイン
   領域を有し、前記半導体層及び前記ゲート電極を覆うよ
   うに形成された層間絶縁膜には、前記ソース領域及び前
   記ドレイン領域のそれぞれに達する一対のコンタクト孔
   が形成され、前記ソース領域及び前記ドレイン領域に
   は、前記一対のコンタクト孔に挟まれないようにｐ型を
   付与する元素がドーピングされた領域が形成されている
   ことを特徴とする半導体装置。
3. 【請求項３】シリコンの結晶化の助長作用を有する触媒
   元素を添加して得られた結晶質シリコンから成る第１及
   び第２の半導体層と、前記第１及び第２の半導体層上に
   ゲート絶縁膜を介して形成された第１及び第２のゲート
   電極とが設けられ、ｎチャネル型薄膜トランジスタに対
   応する前記第１の半導体層にはｎ型を付与する元素がド
   ーピングされたソース領域及びドレイン領域が形成さ
   れ、ｐチャネル型薄膜トランジスタに対応する前記第２
   の半導体層にはｎ型を付与する元素とｐ型を付与する元
   素がドーピングされたソース領域及びドレイン領域が形
   成され、前記第１の半導体層に形成された前記ソース領
   域及び前記ドレイン領域には、前記第１のゲート電極か
   ら離れた位置にｐ型を付与する元素がドーピングされた
   領域が形成されていることを特徴とする半導体装置。
4. 【請求項４】シリコンの結晶化の助長作用を有する触媒
   元素を添加して得られた結晶質シリコンから成る第１及
   び第２の半導体層と、前記第１及び第２の半導体層上に
   ゲート絶縁膜を介して形成された第１及び第２のゲート
   電極とが設けられ、ｎチャネル型薄膜トランジスタに対
   応する前記第１の半導体層にはｎ型を付与する元素がド
   ーピングされたソース領域及びドレイン領域が形成さ
   れ、ｐチャネル型薄膜トランジスタに対応する前記第２
   の半導体層にはｎ型を付与する元素とｐ型を付与する元
   素がドーピングされたソース領域及びドレイン領域が形
   成され、前記第１及び第２のゲート電極を覆うように形
   成された前記層間絶縁膜には、前記第１及び前記第２の
   半導体層に形成されたソース領域及びドレイン領域に達
   するコンタクト孔が形成され、前記第１の半導体層に形
   成された前記ソース領域及び前記ドレイン領域には、前
   記コンタクト孔に挟まれないようにｐ型を付与する元素
   がドーピングされた領域が形成されていることを特徴と
   する半導体装置。
5. 【請求項５】シリコンの結晶化の助長作用を有する触媒
   元素を添加して得られた結晶質シリコンから成る半導体
   層と、前記半導体層上にゲート絶縁膜介して形成された
   ゲート電極とが設けられ、前記半導体層に設けられたソ
   ース領域及びドレイン領域には、ｎ型を付与する元素が
   ドーピングされた第１濃度領域と、ｎ型を付与する元素
   とｐ型を付与する元素とが添加された第２濃度領域とを
   有し、かつ前記第２領域は前記ゲート電極から離れた位
   置に設けられ、前記第２濃度領域に含まれる前記触媒元
   素の濃度は、前記第１濃度領域よりも高いことを特徴と
   する半導体装置。
6. 【請求項６】シリコンの結晶化の助長作用を有する触媒
   元素を添加して得られた結晶質シリコンから成る半導体
   層と、前記半導体層上にゲート絶縁膜介して形成された
   ゲート電極とが設けられ、前記半導体層に設けられたソ
   ース領域及びドレイン領域には、ｎ型を付与する元素が
   ドーピングされた第１濃度領域と、ｎ型を付与する元素
   とｐ型を付与する元素とがドーピングされた第２濃度領
   域とを有し、前記ゲート電極を覆うように形成された層
   間絶縁膜には、前記ソース領域及び前記ドレイン領域の
   それぞれに達する一対のコンタクト孔が形成され、前記
   第２濃度領域は、前記一対のコンタクト孔に挟まれない
   位置に設けられ、前記第２濃度領域に含まれる前記触媒
   元素の濃度は、前記第１濃度領域よりも高いことを特徴
   とする半導体装置。
7. 【請求項７】シリコンの結晶化の助長作用を有する触媒
   元素を添加して得られた結晶質シリコンから成る第１及
   び第２の半導体層と、前記第１及び第２の半導体層上に
   ゲート絶縁膜を介して第１及び第２のゲート電極がそれ
   ぞれ設けられ、ｎチャネル型薄膜トランジスタに対応す
   る前記第１の半導体層に設けられたソース領域及びドレ
   イン領域には、ｎ型を付与する元素がドーピングされた
   第１濃度領域と、ｎ型を付与する元素とｐ型を付与する
   元素とが添加された第２濃度領域とを有し、かつ前記第
   ２領域は前記ゲート電極から離れた位置に設けられ、ｐ
   チャネル型薄膜トランジスタに対応する前記第２の半導
   体層に設けられたソース領域及びドレイン領域には、ｎ
   型を付与する元素とｐ型を付与する元素がドーピングさ
   れた第２濃度領域を有し、前記第２濃度領域に含まれる
   前記触媒元素の濃度は、前記第１濃度領域よりも高いこ
   とを特徴とする半導体装置。
8. 【請求項８】シリコンの結晶化の助長作用を有する触媒
   元素を添加して得られた結晶質シリコンから成る第１及
   び第２の半導体層と、前記第１及び第２の半導体層上に
   ゲート絶縁膜を挟んで第１及び第２のゲート電極がそれ
   ぞれ設けられ、ｎチャネル型薄膜トランジスタに対応す
   る前記第１の半導体層に設けられたソース領域及びドレ
   イン領域には、ｎ型を付与する元素がドーピングされた
   第１濃度領域と、ｎ型を付与する元素とｐ型を付与する
   元素とが添加された第２濃度領域とを有し、かつ前記第
   ２領域は前記ゲート電極から離れた位置に設けられ、ｐ
   チャネル型薄膜トランジスタに対応する前記第２の半導
   体層に設けられたソース領域及びドレイン領域には、ｎ
   型を付与する元素とｐ型を付与する元素がドーピングさ
   れた第２濃度領域を有し、前記第１及び第２のゲート電
   極を覆うように形成された前記層間絶縁膜には、前記第
   １及び前記第２の半導体層に形成されたソース領域及び
   ドレイン領域に達するコンタクト孔が形成され、前記第
   ２濃度領域は、前記一対のコンタクト孔に挟まれない位
   置に設けられ、前記第２濃度領域に含まれる前記触媒元
   素の濃度は、前記第１濃度領域よりも高いことを特徴と
   する半導体装置。
9. 【請求項９】請求項１乃至請求項８のいずれか一に於い
   て、前記触媒元素はＦｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃ
   ｕ、Ａｕから選択された少なくとも一つの元素であるこ
   とを特徴とする半導体装置。
10. 【請求項１０】請求項１乃至請求項８のいずれか一に於
    いて、ｐ型を付与する元素はＢ、Ａｌ、Ｇａ、Ｉｎから
    選択された少なくとも１つの元素であることを特徴とす
    る半導体装置。
11. 【請求項１１】請求項１乃至請求項８のいずれか一に於
    いて、ｎ型を付与する元素はＰ、Ａｓ、Ｓｂから選択さ
    れた少なくとも１つの元素であることを特徴とする半導
    体装置。
12. 【請求項１２】請求項１乃至請求項８のいずれか一に於
    いて、前記ｐ型を付与する元素の濃度は、前記ｎ型を付
    与する元素の濃度の１〜３倍の範囲であることを特徴と
    する半導体装置。
13. 【請求項１３】請求項５乃至請求項８のいずれか一に於
    いて、前記Ｂの濃度は、前記Ｐの濃度の１〜３倍の範囲
    であることを特徴とする半導体装置。
14. 【請求項１４】絶縁性基板上にシリコンを含む非晶質半
    導体膜を形成する第１の工程と、前記非晶質半導体膜の
    全面又は一部の領域に結晶化の助長作用を有する触媒元
    素を添加する第２の工程と、前記非晶質半導体膜を熱処
    理することによりシリコンを含む結晶質半導体膜を形成
    する第３の工程と、前記結晶質半導体膜をパターン形成
    して半導体層を形成する第４の工程と、前記半導体層上
    にゲート絶縁膜を形成する第５の工程と、前記半導体層
    上に前記ゲート絶縁膜を挟んでゲート電極を形成する第
    ６の工程と、前記ゲート電極をマスクにｎ型を付与する
    元素を前記半導体層にドーピングしてｎ型不純物領域を
    形成する第７の工程と、前記ｎ型不純物領域の前記ゲー
    ト電極から離れた位置に開口領域を設けたレジストパタ
    ーンを形成する第８の工程と、前記レジストパターンを
    マスクとしてｐ型を付与する元素を前記ｎ型不純物領域
    にドーピングする第９の工程と、前記半導体層を加熱処
    理して、前記触媒元素を前記第１濃度領域及び前記第２
    濃度領域にゲッタリングする第１０の工程とを有するこ
    とを特徴とする半導体装置の作製方法。
15. 【請求項１５】絶縁性基板上にシリコンを含む非晶質半
    導体膜を形成する第１の工程と、前記非晶質半導体膜の
    全面又は一部の領域に結晶化の助長作用を有する触媒元
    素を添加する第２の工程と、前記非晶質半導体膜を熱処
    理することによりシリコンを含む結晶質半導体膜を成膜
    する第３の工程と、前記結晶質半導体膜をパターン形成
    してｎチャネル型薄膜トランジスタとｐチャネル型薄膜
    トランジスタに対応する第１の半導体層と第２の半導体
    層とを形成する第４の工程と、前記第１及び第２の半導
    体層上にゲート絶縁膜を形成する第５の工程と、前記第
    １及び第２の半導体層上に前記ゲート絶縁膜を挟んで第
    １のゲート電極と第２のゲート電極とをそれぞれ形成す
    る第６の工程と、前記第１のゲート電極及び第２のゲー
    ト電極をマスクにｎ型を付与する元素を前記第１及び第
    ２の半導体層にドーピングしてｎ型不純物領域を形成す
    る第７の工程と、前記第１の半導体層のｎ型不純物領域
    の前記第１のゲート電極から離れた端部を開口領域と
    し、且つ前記第２の半導体層の全域を開口領域とするレ
    ジストパターンを形成する第８の工程と、前記レジスト
    パターンをマスクにｐ型を付与する元素をドーピングす
    る第９の工程と、前記半導体層を加熱処理して、前記触
    媒元素を前記第１濃度領域及び前記第２濃度領域にゲッ
    タリングする第１０の工程とを有すること特徴とする半
    導体装置の作製方法。
16. 【請求項１６】絶縁性基板上にシリコンを含む非晶質半
    導体膜を形成する第１の工程と、前記非晶質半導体膜の
    全面又は一部の領域に結晶化の助長作用を有する触媒元
    素を添加する第２の工程と、前記非晶質半導体膜を熱処
    理することによりシリコンを含む結晶質半導体膜を形成
    する第３の工程と、前記結晶質半導体膜をパターン形成
    して半導体層を形成する第４の工程と、前記半導体層上
    にゲート絶縁膜を形成する第５の工程と、前記半導体層
    上に前記ゲート絶縁膜を挟んでゲート電極を形成する第
    ６の工程と、前記ゲート電極をマスクにｎ型を付与する
    元素を前記半導体層にドーピングして第１濃度領域を形
    成する第７の工程と、前記ｎ型不純物領域の前記ゲート
    電極から離れた位置に開口領域を設けたレジストパター
    ンを形成する第８の工程と、前記レジストパターンをマ
    スクとしてｐ型を付与する元素をドーピングして第２濃
    度領域を形成する第９の工程と、前記半導体層を加熱処
    理により、前記触媒元素をゲッタリングして、前記第２
    領域に偏析させる第１０の工程とを有することを特徴と
    する半導体装置の作製方法。
17. 【請求項１７】絶縁性基板上にシリコンを含む非晶質半
    導体膜を形成する第１の工程と、前記非晶質半導体膜の
    全面又は一部の領域に結晶化の助長作用を有する触媒元
    素を添加する第２の工程と、前記非晶質半導体膜を熱処
    理することによりシリコンを含む結晶質半導体膜を成膜
    する第３の工程と、前記結晶質半導体膜をパターン形成
    してｎチャネル型薄膜トランジスタとｐチャネル型薄膜
    トランジスタに対応する第１の半導体層と第２の半導体
    層とを形成する第４の工程と、前記第１及び第２の半導
    体層上にゲート絶縁膜を形成する第５の工程と、前記第
    １及び第２の半導体層上に前記ゲート絶縁膜を挟んで第
    １のゲート電極と第２のゲート電極とをそれぞれ形成す
    る第６の工程と、前記第１のゲート電極及び第２のゲー
    ト電極をマスクにｎ型を付与する元素を前記第１及び第
    ２の半導体層にドーピングして第１濃度領域を形成する
    第７の工程と、前記第１の半導体層の第１濃度領域の前
    記第１のゲート電極から離れた端部を開口領域とし、且
    つ前記第２の半導体層の全域を開口領域とするレジスト
    パターンを形成する第８の工程と、前記レジストパター
    ンをマスクにｐ型を付与する元素をドーピングして前記
    第１及び第２の半導体層に第２濃度領域を形成する第９
    の工程と、前記半導体層を加熱処理により、前記触媒元
    素をゲッタリングして、前記第２領域に偏析させる第１
    ０の工程とを有することを特徴とする半導体装置の作製
    方法。
18. 【請求項１８】請求項１４乃至請求項１７のいずれか一
    に於いて、前記触媒元素としてＦｅ、Ｃｏ、Ｎｉ、Ｐ
    ｄ、Ｐｔ、Ｃｕ、Ａｕから選択された少なくとも一つの
    元素を添加することを特徴とする半導体装置の作製方
    法。
19. 【請求項１９】請求項１４乃至請求項１７のいずれか一
    に於いて、前記ｐ型を付与する元素としてＢ、Ａｌ、Ｇ
    ａ、Ｉｎから選択された少なくとも一つの元素をドーピ
    ングすることを特徴とする半導体装置の作製方法。
20. 【請求項２０】請求項１４乃至請求項１７のいずれか一
    に於いて、前記ｎ型を付与する元素としてＰ、Ａｓ、Ｓ
    ｂから選択された少なくとも一つの元素をドーピングす
    ることを特徴とする半導体装置の作製方法。
21. 【請求項２１】請求項１４乃至請求項１７のいずれか一
    に於いて、前記ｐ型を付与する元素は１×１０¹⁴atoms/
    cm²〜３×１０¹⁶atoms/cm²のドーズ量範囲でドーピング
    し、前記ｎ型を付与する元素は１×１０¹⁴atoms/cm²〜
    １×１０¹⁶atoms/cm²のドーズ量範囲でドーピングする
    ことを特徴とする半導体装置の作製方法。
22. 【請求項２２】請求項１４乃至請求項１７のいずれか一
    に於いて、前記ｐ型を付与する元素は、前記ｎ型を付与
    する元素の１〜３倍の範囲のドーズ量でドーピングする
    ことを特徴とする半導体装置の作製方法。