JP2003017498A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H10D10/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 縦型ＰＮＰバイポーラトランジスタを備えた
半導体装置において、煩雑な工程を経ることなく基板電
位からコレクタ層を分離する。 【解決手段】 半導体基板上の所定の素子領域に縦型Ｐ
ＮＰバイポーラトランジスタが形成された半導体装置で
あって、所定の素子領域に形成された高濃度の埋め込み
Ｎ＋層３と、埋め込みＮ＋層３上に密着して形成された
Ｐ型のコレクタ層５とを備える。埋め込みＮ＋層３より
も拡散定数の大きな不純物によってコレクタ層５を形成
することにより、特別なマスク合わせを行うことなく、
他の素子領域と共通に形成された埋め込みＮ＋層３上に
コレクタ層５を形成することができる。
半導体装置において、煩雑な工程を経ることなく基板電
位からコレクタ層を分離する。 【解決手段】 半導体基板上の所定の素子領域に縦型Ｐ
ＮＰバイポーラトランジスタが形成された半導体装置で
あって、所定の素子領域に形成された高濃度の埋め込み
Ｎ＋層３と、埋め込みＮ＋層３上に密着して形成された
Ｐ型のコレクタ層５とを備える。埋め込みＮ＋層３より
も拡散定数の大きな不純物によってコレクタ層５を形成
することにより、特別なマスク合わせを行うことなく、
他の素子領域と共通に形成された埋め込みＮ＋層３上に
コレクタ層５を形成することができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関し、特に、縦型ＰＮＰ（VerticalPNP:V-
PNP）バイポーラトランジスタを備えた半導体装置に適
用して好適である。
の製造方法に関し、特に、縦型ＰＮＰ（VerticalPNP:V-
PNP）バイポーラトランジスタを備えた半導体装置に適
用して好適である。
【０００２】
【従来の技術】近時における半導体集積回路において、
例えばバイポーラ集積回路においてはＮＰＮバイポーラ
トランジスタと縦型ＰＮＰバイポーラトランジスタが混
載された構造を備えている。また、ＢｉＣＭＯＳなどに
代表されるように、同一基板上にＮＰＮバイポーラトラ
ンジスタ、ＭＯＳトランジスタ、ＰＮＰバイポーラトラ
ンジスタなどの各種素子が混載されて１チップを構成し
ているものもある。
例えばバイポーラ集積回路においてはＮＰＮバイポーラ
トランジスタと縦型ＰＮＰバイポーラトランジスタが混
載された構造を備えている。また、ＢｉＣＭＯＳなどに
代表されるように、同一基板上にＮＰＮバイポーラトラ
ンジスタ、ＭＯＳトランジスタ、ＰＮＰバイポーラトラ
ンジスタなどの各種素子が混載されて１チップを構成し
ているものもある。
【０００３】図６〜図８は、ＮＰＮバイポーラトランジ
スタ（ＮＰＮ）、ＬＰＮＰバイポーラトランジスタ（Ｌ
−ＰＮＰ）、縦型ＰＮＰバイポーラトランジスタ（Ｖ−
ＰＮＰ）が混載されたバイポーラ集積回路の製造方法を
工程順に示す概略断面図である。以下、図６〜図８に基
づいて従来の半導体装置の構成及び製造方法を説明す
る。
スタ（ＮＰＮ）、ＬＰＮＰバイポーラトランジスタ（Ｌ
−ＰＮＰ）、縦型ＰＮＰバイポーラトランジスタ（Ｖ−
ＰＮＰ）が混載されたバイポーラ集積回路の製造方法を
工程順に示す概略断面図である。以下、図６〜図８に基
づいて従来の半導体装置の構成及び製造方法を説明す
る。
【０００４】先ず、図６（ａ）に示すように、Ｐ型シリ
コン半導体基板１０１上に膜厚６０００Å程度のシリコ
ン酸化膜１０２を形成し、フォトリソグラフィー及びこ
れに続くドライエッチングによりシリコン酸化膜１０２
に開口１０２ａを形成する。そして、シリコン酸化膜１
０２をマスクとして、リン（Ｐ）を加速エネルギー１２
０ＫｅＶ、ドーズ量５×１０１４／ｃｍ２の条件でイオ
ン注入し、温度１２００℃で３０分間の熱処理を行う。
これにより、Ｖ−ＰＮＰの形成領域に埋め込みＮ−層１
０３を形成する。
コン半導体基板１０１上に膜厚６０００Å程度のシリコ
ン酸化膜１０２を形成し、フォトリソグラフィー及びこ
れに続くドライエッチングによりシリコン酸化膜１０２
に開口１０２ａを形成する。そして、シリコン酸化膜１
０２をマスクとして、リン（Ｐ）を加速エネルギー１２
０ＫｅＶ、ドーズ量５×１０１４／ｃｍ２の条件でイオ
ン注入し、温度１２００℃で３０分間の熱処理を行う。
これにより、Ｖ−ＰＮＰの形成領域に埋め込みＮ−層１
０３を形成する。
【０００５】次に、シリコン酸化膜１０２を除去後、Ｐ
型シリコン半導体基板１０１の表面に膜厚６０００Å程
度のシリコン酸化膜１０４を形成し、フォトリソグラフ
ィー及びこれに続くドライエッチングにより、シリコン
酸化膜１０４に開口を形成する。そして、シリコン酸化
膜１０４をマスクとしてアンチモン（Ｓｂ）を加速エネ
ルギー５０ＫｅＶ、ドーズ量４×１０１５／ｃｍ２の条
件でイオン注入し、温度１２００℃で２時間の熱処理を
行う。これにより、ＮＰＮ、Ｌ−ＰＮＰの形成領域に埋
め込みＮ＋層１０５が形成される。
型シリコン半導体基板１０１の表面に膜厚６０００Å程
度のシリコン酸化膜１０４を形成し、フォトリソグラフ
ィー及びこれに続くドライエッチングにより、シリコン
酸化膜１０４に開口を形成する。そして、シリコン酸化
膜１０４をマスクとしてアンチモン（Ｓｂ）を加速エネ
ルギー５０ＫｅＶ、ドーズ量４×１０１５／ｃｍ２の条
件でイオン注入し、温度１２００℃で２時間の熱処理を
行う。これにより、ＮＰＮ、Ｌ−ＰＮＰの形成領域に埋
め込みＮ＋層１０５が形成される。
【０００６】次に、図６（ｃ）に示すように、シリコン
酸化膜１０４を除去した後、膜厚１０００Å程度の下敷
き酸化膜１０６を形成し、フォトリソグラフィーにより
所定の開口を備えたレジスト膜１０７を形成する。そし
て、レジスト膜１０７をマスクとしてホウ素（Ｂ）を加
速エネルギー５０ＫｅＶ、ドーズ量４×１０１４／ｃｍ
２の条件でイオン注入し、温度１０００℃で３０分間の
熱処理を行う。これにより、ＮＰＮ、Ｌ−ＰＮＰ、Ｖ−
ＰＮＰのそれぞれの領域を分離する下面分離層１１９が
形成される。また、Ｖ−ＰＮＰの形成領域においては、
埋め込みＮ−層１０３上に下面分離層１１９と同一層か
らなるコレクタ層１２０が形成される。
酸化膜１０４を除去した後、膜厚１０００Å程度の下敷
き酸化膜１０６を形成し、フォトリソグラフィーにより
所定の開口を備えたレジスト膜１０７を形成する。そし
て、レジスト膜１０７をマスクとしてホウ素（Ｂ）を加
速エネルギー５０ＫｅＶ、ドーズ量４×１０１４／ｃｍ
２の条件でイオン注入し、温度１０００℃で３０分間の
熱処理を行う。これにより、ＮＰＮ、Ｌ−ＰＮＰ、Ｖ−
ＰＮＰのそれぞれの領域を分離する下面分離層１１９が
形成される。また、Ｖ−ＰＮＰの形成領域においては、
埋め込みＮ−層１０３上に下面分離層１１９と同一層か
らなるコレクタ層１２０が形成される。
【０００７】次に、図６（ｄ）に示すように、レジスト
膜１０７、下敷き酸化膜１０６を除去した後、エピタキ
シャル成長を行う。これにより、Ｐ型シリコン半導体基
板１０１上にエピ層厚４μｍ程度、比抵抗３Ωｃｍ程度
のエピタキシャル層１０８を形成する。
膜１０７、下敷き酸化膜１０６を除去した後、エピタキ
シャル成長を行う。これにより、Ｐ型シリコン半導体基
板１０１上にエピ層厚４μｍ程度、比抵抗３Ωｃｍ程度
のエピタキシャル層１０８を形成する。
【０００８】次に、図７（ａ）に示すように、膜厚１０
００Å程度のシリコン窒化膜（不図示）を形成し、フォ
トリソグラフィー及びこれに続くドライエッチングによ
りパターニングした後、温度９５０℃、３時間程度の熱
処理を行うことにより、エピタキシャル層１０８に膜厚
１５０００Å程度のフィールド酸化膜１０９を形成す
る。
００Å程度のシリコン窒化膜（不図示）を形成し、フォ
トリソグラフィー及びこれに続くドライエッチングによ
りパターニングした後、温度９５０℃、３時間程度の熱
処理を行うことにより、エピタキシャル層１０８に膜厚
１５０００Å程度のフィールド酸化膜１０９を形成す
る。
【０００９】次に、図７（ｂ）に示すように、膜厚５０
０Å程度の下敷き酸化膜１１０をエピタキシャル層１０
８上に形成し、フォトリソグラフィーにより所定の開口
を備えたレジスト膜１１１を形成する。その後、レジス
ト膜１１１をマスクとしてボロン（Ｂ）を加速エネルギ
ー５０ＫｅＶ、ドーズ量４×１０１４／ｃｍ２の条件で
イオン注入し、温度１０００℃で３０分間の熱処理を行
う。これにより、下面分離層１１９に接続され、ＮＰ
Ｎ、ＬＰＮＰ、Ｖ−ＰＮＰのそれぞれの領域を下面分離
層１１９とともに分離する上面分離層１２１が形成され
る。また、Ｖ−ＰＮＰの形成領域においては、上面分離
層１２１と同一層からなるコレクタコンタクト層１２２
が形成され、コレクタ層１２０と接続される。なお、こ
の工程ではホウ素をイオン注入する代わりに、これらの
Ｐ型拡散層を形成する領域上にホウ素ガラス（ＢＳＧ）
膜をデポし、温度８００℃〜１０００℃程度の熱処理を
行うことによってホウ素ガラス膜中のホウ素をエピタキ
シャル層６中に拡散させてもよい。
０Å程度の下敷き酸化膜１１０をエピタキシャル層１０
８上に形成し、フォトリソグラフィーにより所定の開口
を備えたレジスト膜１１１を形成する。その後、レジス
ト膜１１１をマスクとしてボロン（Ｂ）を加速エネルギ
ー５０ＫｅＶ、ドーズ量４×１０１４／ｃｍ２の条件で
イオン注入し、温度１０００℃で３０分間の熱処理を行
う。これにより、下面分離層１１９に接続され、ＮＰ
Ｎ、ＬＰＮＰ、Ｖ−ＰＮＰのそれぞれの領域を下面分離
層１１９とともに分離する上面分離層１２１が形成され
る。また、Ｖ−ＰＮＰの形成領域においては、上面分離
層１２１と同一層からなるコレクタコンタクト層１２２
が形成され、コレクタ層１２０と接続される。なお、こ
の工程ではホウ素をイオン注入する代わりに、これらの
Ｐ型拡散層を形成する領域上にホウ素ガラス（ＢＳＧ）
膜をデポし、温度８００℃〜１０００℃程度の熱処理を
行うことによってホウ素ガラス膜中のホウ素をエピタキ
シャル層６中に拡散させてもよい。
【００１０】次に、図７（ｃ）に示すように、レジスト
膜１１１を除去した後、フォトリソグラフィーにより所
定の開口を有するレジスト膜１１２を形成する。その
後、レジスト膜１１２をマスクとしてホウ素を加速エネ
ルギー５０ＫｅＶ、ドーズ量４×１０１４／ｃｍ２の条
件でイオン注入し、温度１０００℃で１５分間の熱処理
を行う。これにより、ＮＰＮの形成領域においては、ベ
ース層１２４が形成される。また、Ｖ−ＰＮＰの形成領
域には、エミッタ層１２３が形成される。また、Ｌ―Ｐ
ＮＰの形成領域には、エミッタ層、コレクタ層となる拡
散層１２７が形成される。
膜１１１を除去した後、フォトリソグラフィーにより所
定の開口を有するレジスト膜１１２を形成する。その
後、レジスト膜１１２をマスクとしてホウ素を加速エネ
ルギー５０ＫｅＶ、ドーズ量４×１０１４／ｃｍ２の条
件でイオン注入し、温度１０００℃で１５分間の熱処理
を行う。これにより、ＮＰＮの形成領域においては、ベ
ース層１２４が形成される。また、Ｖ−ＰＮＰの形成領
域には、エミッタ層１２３が形成される。また、Ｌ―Ｐ
ＮＰの形成領域には、エミッタ層、コレクタ層となる拡
散層１２７が形成される。
【００１１】次に、図７（ｄ）に示すように、全面にシ
リコン酸化膜１１３を形成した後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより、シリコン酸
化膜１１３を選択的に除去する。
リコン酸化膜１１３を形成した後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより、シリコン酸
化膜１１３を選択的に除去する。
【００１２】次に、図８（ａ）に示すように、フォトリ
ソグラフィーにより所定の開口を有するレジスト膜１１
４を形成する。そして、このレジスト膜１１４をマスク
として砒素（Ａｓ）を加速エネルギー５０ＫｅＶ、ドー
ズ量５×１０１５／ｃｍ２の条件でイオン注入し、温度
１０００℃で２０分間の熱処理を行う。これにより、Ｎ
ＰＮの形成領域のベース層１２４中にエミッタ層１２５
が形成される。また、Ｖ−ＰＮＰの形成領域にベース層
としてのエピタキシャル層１０８と接続されるベース引
き出し層１２６が形成される。
ソグラフィーにより所定の開口を有するレジスト膜１１
４を形成する。そして、このレジスト膜１１４をマスク
として砒素（Ａｓ）を加速エネルギー５０ＫｅＶ、ドー
ズ量５×１０１５／ｃｍ２の条件でイオン注入し、温度
１０００℃で２０分間の熱処理を行う。これにより、Ｎ
ＰＮの形成領域のベース層１２４中にエミッタ層１２５
が形成される。また、Ｖ−ＰＮＰの形成領域にベース層
としてのエピタキシャル層１０８と接続されるベース引
き出し層１２６が形成される。
【００１３】次に、図８（ｂ）に示すように、コンタク
ト層となるアルミニウム膜１１５を膜厚６５００Å程度
形成し、フォトリソグラフィー及びこれに続くドライエ
ッチングによりアルミニウム膜１１５からなる電極を形
成する。
ト層となるアルミニウム膜１１５を膜厚６５００Å程度
形成し、フォトリソグラフィー及びこれに続くドライエ
ッチングによりアルミニウム膜１１５からなる電極を形
成する。
【００１４】次に、図８（ｃ）に示すように、シリコン
酸化膜からなる層間絶縁膜１１６を１００００Å程度の
膜厚で形成し、フォトリソグラフィー及びこれに続くド
ライエッチングにより、アルミニウム膜１１５からなる
電極に到達するスルーホール１１６ａを形成する。
酸化膜からなる層間絶縁膜１１６を１００００Å程度の
膜厚で形成し、フォトリソグラフィー及びこれに続くド
ライエッチングにより、アルミニウム膜１１５からなる
電極に到達するスルーホール１１６ａを形成する。
【００１５】そして、アルミニウム膜１１７を１０００
０Å程度の膜厚で形成し、フォトリソグラフィー及びこ
れに続くドライエッチングにより、パターニングする。
その後、ガラスコート膜１１８を７５００Å程度の膜厚
で形成し、フォトリソグラフィー及びこれに続くドライ
エッチングにより所定の開口を形成する。これにより、
図８（ｄ）に示すようなバイポーラ集積回路の構造を得
る。
０Å程度の膜厚で形成し、フォトリソグラフィー及びこ
れに続くドライエッチングにより、パターニングする。
その後、ガラスコート膜１１８を７５００Å程度の膜厚
で形成し、フォトリソグラフィー及びこれに続くドライ
エッチングにより所定の開口を形成する。これにより、
図８（ｄ）に示すようなバイポーラ集積回路の構造を得
る。
【００１６】
【発明が解決しようとする課題】しかしながら、図６〜
図８に示すような従来の半導体装置においては、Ｐ型シ
リコン半導体基板１０１上の縦型ＰＮＰバイポーラトラ
ンジスタの形成領域に、他の領域とは異なる埋め込みＮ
−層１０３を形成する必要があった。
図８に示すような従来の半導体装置においては、Ｐ型シ
リコン半導体基板１０１上の縦型ＰＮＰバイポーラトラ
ンジスタの形成領域に、他の領域とは異なる埋め込みＮ
−層１０３を形成する必要があった。
【００１７】すなわち、縦型ＰＮＰバイポーラトランジ
スタの形成領域以外の領域においては、基板電位との分
離のため、また、ＮＰＮバイポーラトランジスタのコレ
クタ層として使用したりコレクタ層の抵抗を低減させる
ため、埋め込みＮ＋層１０５を形成する必要がある。し
かし、ＰＮＰバイポーラトランジスタの形成領域では、
他の領域と同様の埋め込みＮ＋層１０５を形成して、こ
の上にコレクタ層１２０としてのＰ型拡散層を直接形成
することはできなかった。埋め込みＮ＋層１０５は高濃
度に形成されるため、埋め込みＮ＋層１０５に重ねて逆
導電型のＰ型拡散層を形成することが困難となるためで
ある。従って、図６に示すように、深い埋め込みＮ−層
１０３を低濃度に形成した後にコレクタ層１２０を形成
していた。
スタの形成領域以外の領域においては、基板電位との分
離のため、また、ＮＰＮバイポーラトランジスタのコレ
クタ層として使用したりコレクタ層の抵抗を低減させる
ため、埋め込みＮ＋層１０５を形成する必要がある。し
かし、ＰＮＰバイポーラトランジスタの形成領域では、
他の領域と同様の埋め込みＮ＋層１０５を形成して、こ
の上にコレクタ層１２０としてのＰ型拡散層を直接形成
することはできなかった。埋め込みＮ＋層１０５は高濃
度に形成されるため、埋め込みＮ＋層１０５に重ねて逆
導電型のＰ型拡散層を形成することが困難となるためで
ある。従って、図６に示すように、深い埋め込みＮ−層
１０３を低濃度に形成した後にコレクタ層１２０を形成
していた。
【００１８】この埋め込みＮ−層１０３はコレクタ層１
２０とＰ型シリコン半導体基板１０１との電位を分離す
る機能を有するが、埋め込みＮ−層１０３を形成するた
めに下敷き用のシリコン酸化膜１０２の形成、フォトリ
ソグラフィー及びこれに続くドライエッチング、リンの
イオン注入、熱処理、シリコン酸化膜１０２の除去とい
う専用工程が必要不可欠であった。
２０とＰ型シリコン半導体基板１０１との電位を分離す
る機能を有するが、埋め込みＮ−層１０３を形成するた
めに下敷き用のシリコン酸化膜１０２の形成、フォトリ
ソグラフィー及びこれに続くドライエッチング、リンの
イオン注入、熱処理、シリコン酸化膜１０２の除去とい
う専用工程が必要不可欠であった。
【００１９】このため、工程が非常に煩雑になり、製造
コストが増大するという問題が発生していた。しかも、
埋め込みＮ−層１０３とコレクタ層１２０との間の重ね
あわせを高い精度で行う必要があり、コレクタ層１２０
の両側に水平方向に２μｍ程度の寸法マージンを確保し
て埋め込みＮ−層１０３を形成しておく必要があった。
コレクタ層１２０の直下に埋め込みＮ−層１０３が形成
されていないと、コレクタ層１２０をＰ型シリコン半導
体基板１０１から電気的に分離できないためである。こ
のため、縦型ＰＮＰバイポーラトランジスタの面積が拡
大してしまうことを避けることができなかった。
コストが増大するという問題が発生していた。しかも、
埋め込みＮ−層１０３とコレクタ層１２０との間の重ね
あわせを高い精度で行う必要があり、コレクタ層１２０
の両側に水平方向に２μｍ程度の寸法マージンを確保し
て埋め込みＮ−層１０３を形成しておく必要があった。
コレクタ層１２０の直下に埋め込みＮ−層１０３が形成
されていないと、コレクタ層１２０をＰ型シリコン半導
体基板１０１から電気的に分離できないためである。こ
のため、縦型ＰＮＰバイポーラトランジスタの面積が拡
大してしまうことを避けることができなかった。
【００２０】以上説明したように、従来の半導体装置で
は、縦型ＰＮＰバイポーラトランジスタの形成領域に、
他の領域とは異なる埋め込みＮ−層１０３を形成する必
要があり、工程が煩雑となり製造コストの増大を招来し
ていた。また、埋め込みＮ−層１０３とコレクタ層１２
０の間の位置合わせを確実に行う必要があり、寸法マー
ジンを確保するために、縦型ＰＮＰバイポーラトランジ
スタの形成領域が拡大してしまうという問題が生じてい
た。
は、縦型ＰＮＰバイポーラトランジスタの形成領域に、
他の領域とは異なる埋め込みＮ−層１０３を形成する必
要があり、工程が煩雑となり製造コストの増大を招来し
ていた。また、埋め込みＮ−層１０３とコレクタ層１２
０の間の位置合わせを確実に行う必要があり、寸法マー
ジンを確保するために、縦型ＰＮＰバイポーラトランジ
スタの形成領域が拡大してしまうという問題が生じてい
た。
【００２１】この発明は上述のような問題を解決するた
めに成されたもので、縦型ＰＮＰバイポーラトランジス
タを備えた半導体装置において、煩雑な工程を経ること
なく基板電位からコレクタ層を分離することを可能と
し、製造コストを低減させるとともに微細化を達成する
ことのできる半導体装置及びその製造方法を提供するこ
とを目的とする。
めに成されたもので、縦型ＰＮＰバイポーラトランジス
タを備えた半導体装置において、煩雑な工程を経ること
なく基板電位からコレクタ層を分離することを可能と
し、製造コストを低減させるとともに微細化を達成する
ことのできる半導体装置及びその製造方法を提供するこ
とを目的とする。
【００２２】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板と、前記半導体基板に形成された高濃度
のＮ型埋め込み層と、前記Ｎ型埋め込み層の上に前記Ｎ
型埋め込み層と連続して形成されたＰ型拡散層と、前記
Ｐ型拡散層をコレクタ層として前記半導体基板に形成さ
れたＰＮＰバイポーラトランジスタとを備えたものであ
る。
は、半導体基板と、前記半導体基板に形成された高濃度
のＮ型埋め込み層と、前記Ｎ型埋め込み層の上に前記Ｎ
型埋め込み層と連続して形成されたＰ型拡散層と、前記
Ｐ型拡散層をコレクタ層として前記半導体基板に形成さ
れたＰＮＰバイポーラトランジスタとを備えたものであ
る。
【００２３】また、前記Ｐ型拡散層の不純物の拡散定数
が前記Ｎ型埋め込み層の不純物の拡散定数よりも大きい
ものである。
が前記Ｎ型埋め込み層の不純物の拡散定数よりも大きい
ものである。
【００２４】また、前記半導体基板の前記N型埋め込み
層上に形成されたＮＰＮバイポーラトランジスタを更に
備えたものである。
層上に形成されたＮＰＮバイポーラトランジスタを更に
備えたものである。
【００２５】また、前記半導体基板における複数の素子
領域を電気的に分離する分離拡散層を備え、前記Ｐ型拡
散層が前記分離拡散層の下部と同一の層として形成され
ているものである。
領域を電気的に分離する分離拡散層を備え、前記Ｐ型拡
散層が前記分離拡散層の下部と同一の層として形成され
ているものである。
【００２６】また、前記半導体基板における複数の素子
領域を電気的に分離するトレンチ素子分離を備えたもの
である。
領域を電気的に分離するトレンチ素子分離を備えたもの
である。
【００２７】また、この発明の半導体装置の製造方法
は、半導体基板にＮ型の不純物を導入して第１の不純物
拡散層を形成する第１の工程と、前記第１の不純物拡散
層を形成した領域にＰ型の不純物を導入する第２の工程
と、前記第１の不純物拡散層上を含む前記半導体基板上
にエピタキシャル層を成長させて、前記第１の不純物拡
散層を埋め込む第３の工程と、熱処理を施して前記Ｐ型
の不純物を前記第１の不純物拡散層上に拡散させて、前
記第１の不純物拡散層上に前記Ｐ型の不純物から成る第
２の不純物拡散層を形成する第４の工程と、前記第１の
不純物拡散層上に前記第２の不純物拡散層をコレクタ層
とするＰＮＰバイポーラトランジスタを形成する第５の
工程とを有するものである。
は、半導体基板にＮ型の不純物を導入して第１の不純物
拡散層を形成する第１の工程と、前記第１の不純物拡散
層を形成した領域にＰ型の不純物を導入する第２の工程
と、前記第１の不純物拡散層上を含む前記半導体基板上
にエピタキシャル層を成長させて、前記第１の不純物拡
散層を埋め込む第３の工程と、熱処理を施して前記Ｐ型
の不純物を前記第１の不純物拡散層上に拡散させて、前
記第１の不純物拡散層上に前記Ｐ型の不純物から成る第
２の不純物拡散層を形成する第４の工程と、前記第１の
不純物拡散層上に前記第２の不純物拡散層をコレクタ層
とするＰＮＰバイポーラトランジスタを形成する第５の
工程とを有するものである。
【００２８】また、前記Ｐ型の不純物の拡散定数が前記
Ｎ型の不純物の拡散定数よりも大きいものである。
Ｎ型の不純物の拡散定数よりも大きいものである。
【００２９】また、前記第２の工程において、前記Ｐ型
の不純物を前記第１の不純物拡散層が形成されていない
領域を含めて導入し、前記第４の工程において、前記第
２の不純物拡散層を形成するともに、前記第１の不純物
拡散層が形成されていない領域に素子領域間を分離する
分離拡散層の少なくとも一部を形成するものである。
の不純物を前記第１の不純物拡散層が形成されていない
領域を含めて導入し、前記第４の工程において、前記第
２の不純物拡散層を形成するともに、前記第１の不純物
拡散層が形成されていない領域に素子領域間を分離する
分離拡散層の少なくとも一部を形成するものである。
【００３０】また、前記第５の工程後、前記エピタキシ
ャル層の表面から前記第１の不純物拡散層まで到達する
トレンチ素子分離を形成する第６の工程を更に有するも
のである。
ャル層の表面から前記第１の不純物拡散層まで到達する
トレンチ素子分離を形成する第６の工程を更に有するも
のである。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１はこの発明の実施の形態に係
る半導体装置の構成を示す概略断面図である。この実施
の形態に係る半導体装置は、Ｐ型シリコン半導体基板１
上の埋め込みＮ＋層３上にエピタキシャル層６が形成さ
れ、エピタキシャル層６の左右に形成された溝（トレン
チ）から成るトレンチ分離構造及び埋め込みＮ＋層３に
よって島状に素子分離されたエピタキシャル層６に縦型
バイポーラトランジスタ（Ｖ−ＰＮＰ）を形成したもの
である。
に基づいて説明する。図１はこの発明の実施の形態に係
る半導体装置の構成を示す概略断面図である。この実施
の形態に係る半導体装置は、Ｐ型シリコン半導体基板１
上の埋め込みＮ＋層３上にエピタキシャル層６が形成さ
れ、エピタキシャル層６の左右に形成された溝（トレン
チ）から成るトレンチ分離構造及び埋め込みＮ＋層３に
よって島状に素子分離されたエピタキシャル層６に縦型
バイポーラトランジスタ（Ｖ−ＰＮＰ）を形成したもの
である。
【００３２】Ｎ＋層３上には埋め込みＰ＋層５が形成さ
れており、エピタキシャル層６は埋め込みＮ＋層３上に
埋め込みＰ＋層５を介して形成されている。この埋め込
みＰ＋層５は、Ｖ−ＰＮＰのコレクタ層として機能す
る。この埋め込みＰ＋層５上の一部にはコレクタ引き出
し部としてのＰウェル２７が形成され、更にＰウェル２
７内の表面領域にはコレクタ引き出し層３３が形成され
ている。
れており、エピタキシャル層６は埋め込みＮ＋層３上に
埋め込みＰ＋層５を介して形成されている。この埋め込
みＰ＋層５は、Ｖ−ＰＮＰのコレクタ層として機能す
る。この埋め込みＰ＋層５上の一部にはコレクタ引き出
し部としてのＰウェル２７が形成され、更にＰウェル２
７内の表面領域にはコレクタ引き出し層３３が形成され
ている。
【００３３】また、エピタキシャル層６の表面領域に
は、Ｐ型のエミッタ層３２及びＮ型のベース引き出し層
１８が形成されている。エミッタ層３２とコレクタ層で
ある埋め込みＰ＋層５の間のエピタキシャル層６はＮ型
であり、エピタキシャル層６はベース層として機能す
る。ベース引き出し層１８はＮ型のエピタキシャル層６
に所定の電位を与える機能を有する。そして、エミッタ
層３２（Ｐ）、ベース層としてのエピタキシャル層６
（Ｎ）、コレクタ層としての埋め込みＰ＋層５（Ｐ）に
よりＶ−ＰＮＰが構成されている。これらのコレクタ引
き出し層３３、エミッタ層３２、ベース引き出し層３３
のそれぞれにはアルミニウム膜２１からなる電極が接続
されている。
は、Ｐ型のエミッタ層３２及びＮ型のベース引き出し層
１８が形成されている。エミッタ層３２とコレクタ層で
ある埋め込みＰ＋層５の間のエピタキシャル層６はＮ型
であり、エピタキシャル層６はベース層として機能す
る。ベース引き出し層１８はＮ型のエピタキシャル層６
に所定の電位を与える機能を有する。そして、エミッタ
層３２（Ｐ）、ベース層としてのエピタキシャル層６
（Ｎ）、コレクタ層としての埋め込みＰ＋層５（Ｐ）に
よりＶ−ＰＮＰが構成されている。これらのコレクタ引
き出し層３３、エミッタ層３２、ベース引き出し層３３
のそれぞれにはアルミニウム膜２１からなる電極が接続
されている。
【００３４】一般に、バイポーラトランジスタ、ＭＯＳ
トランジスタ等の各種素子を混載したＢｉＣＭＯＳなど
の半導体装置では、ＮＰＮの形成領域にはコレクタ層と
して、又はコレクタ層の抵抗値を低減させるため埋め込
みＮ＋層３を形成し、ＭＯＳの形成領域には基板電位と
の分離のために埋め込みＮ＋層３を形成している。
トランジスタ等の各種素子を混載したＢｉＣＭＯＳなど
の半導体装置では、ＮＰＮの形成領域にはコレクタ層と
して、又はコレクタ層の抵抗値を低減させるため埋め込
みＮ＋層３を形成し、ＭＯＳの形成領域には基板電位と
の分離のために埋め込みＮ＋層３を形成している。
【００３５】図１の半導体装置においては、埋め込みＮ
＋層３上に埋め込みＰ＋層５を形成しているため、コレ
クタ層としての埋め込みＰ＋層５を埋め込みＮ＋層３に
よって基板電位から分離することができる。特に、この
実施の形態の半導体装置においては、後述するように両
埋め込み層の拡散係数の違いを利用して、埋め込みＰ＋
層５を埋め込みＮ＋層３上に浮き上がらせて形成してい
るため、高濃度の埋め込みＮ＋層３上に確実に高濃度の
埋め込みＰ＋層５を形成することができる。従って、他
のＮＰＮ等の素子領域に形成された埋め込みＮ＋層３を
そのまま利用してＶ−ＰＮＰのコレクタ層（埋め込みＰ
＋層５）と基板電位とを分離することができる。これに
より、Ｖ−ＰＮＰの形成領域において、基板電位との分
離のためにＮＰＮ等の形成領域と異なる埋め込み層を形
成する必要がなく、工程を簡素化することが可能とな
る。
＋層３上に埋め込みＰ＋層５を形成しているため、コレ
クタ層としての埋め込みＰ＋層５を埋め込みＮ＋層３に
よって基板電位から分離することができる。特に、この
実施の形態の半導体装置においては、後述するように両
埋め込み層の拡散係数の違いを利用して、埋め込みＰ＋
層５を埋め込みＮ＋層３上に浮き上がらせて形成してい
るため、高濃度の埋め込みＮ＋層３上に確実に高濃度の
埋め込みＰ＋層５を形成することができる。従って、他
のＮＰＮ等の素子領域に形成された埋め込みＮ＋層３を
そのまま利用してＶ−ＰＮＰのコレクタ層（埋め込みＰ
＋層５）と基板電位とを分離することができる。これに
より、Ｖ−ＰＮＰの形成領域において、基板電位との分
離のためにＮＰＮ等の形成領域と異なる埋め込み層を形
成する必要がなく、工程を簡素化することが可能とな
る。
【００３６】また、埋め込みＮ＋層３はバイポーラ、Ｍ
ＯＳ等の各半導体素子に共通して設けることができるた
め、Ｖ−ＰＮＰの形成領域においては埋め込みＰ＋層５
を形成するためのマスク合わせが不要となる。従って、
マスク合わせズレの発生により基板電位との分離の信頼
性が低下することを抑止することができる。
ＯＳ等の各半導体素子に共通して設けることができるた
め、Ｖ−ＰＮＰの形成領域においては埋め込みＰ＋層５
を形成するためのマスク合わせが不要となる。従って、
マスク合わせズレの発生により基板電位との分離の信頼
性が低下することを抑止することができる。
【００３７】また、図１においては、横方向の素子分離
構造としてトレンチ分離構造を示しているが、分離拡散
を行う場合、あるいはトレンチ分離と分離拡散を併用す
る場合には、埋め込みＰ＋層５の形成をＰ型の分離拡散
層（下面分離層）の形成と同時に行うことができる。従
って、Ｖ−ＰＮＰ形成領域に特別な埋め込み層を形成す
ることなく、埋め込みＰ＋層５を形成することができ、
コレクタ層としての埋め込みＰ＋層５を埋め込みＮ＋層
３によって確実にＰ型シリコン半導体基板１から分離す
ることができる。
構造としてトレンチ分離構造を示しているが、分離拡散
を行う場合、あるいはトレンチ分離と分離拡散を併用す
る場合には、埋め込みＰ＋層５の形成をＰ型の分離拡散
層（下面分離層）の形成と同時に行うことができる。従
って、Ｖ−ＰＮＰ形成領域に特別な埋め込み層を形成す
ることなく、埋め込みＰ＋層５を形成することができ、
コレクタ層としての埋め込みＰ＋層５を埋め込みＮ＋層
３によって確実にＰ型シリコン半導体基板１から分離す
ることができる。
【００３８】次に、図２〜図４に基づいて、この実施の
形態の半導体装置の製造方法を説明する。図２〜図４
は、図１の半導体装置の製造方法を工程順に示す概略断
面図である。以下に説明する図２〜図４の工程は、図１
に示した縦型ＰＮＰバイポーラトランジスタ（Ｖ−ＰＮ
Ｐ）の他、ＮＰＮバイポーラトランジスタ（ＮＰＮ）、
ＮＭＯＳトランジスタ（ＮＭＯＳ）、ＰＭＯＳトランジ
スタ（ＰＭＯＳ）、ラテラルＰＮＰトランジスタ（Ｌ−
ＰＮＰ）を備えたＢｉＣＭＯＳの製造工程である。
形態の半導体装置の製造方法を説明する。図２〜図４
は、図１の半導体装置の製造方法を工程順に示す概略断
面図である。以下に説明する図２〜図４の工程は、図１
に示した縦型ＰＮＰバイポーラトランジスタ（Ｖ−ＰＮ
Ｐ）の他、ＮＰＮバイポーラトランジスタ（ＮＰＮ）、
ＮＭＯＳトランジスタ（ＮＭＯＳ）、ＰＭＯＳトランジ
スタ（ＰＭＯＳ）、ラテラルＰＮＰトランジスタ（Ｌ−
ＰＮＰ）を備えたＢｉＣＭＯＳの製造工程である。
【００３９】先ず、図２（ａ）に示すように、Ｐ型シリ
コン半導体基板１上にマスクとしての所定形状のシリコ
ン酸化膜２を形成する。シリコン酸化膜２を形成した領
域は、その後の工程で基板電圧印加領域Ｓｕｂ（分離拡
散領域）となる。その後、Ｐ型シリコン半導体基板１に
アンチモン（Ｓｂ）を加速エネルギー３０ＫｅＶ〜５０
ＫｅＶ程度、ドーズ量１×１０１４／ｃｍ２〜５×１０
１４／ｃｍ２程度の条件でイオン注入し、温度１０００
℃〜１２００℃、１〜３時間程度の熱処理を行うことに
より活性化させる。これにより、Ｐ型シリコン半導体基
板１に埋め込みＮ＋層３が形成される。なお、アンチモ
ンの代わりに砒素（Ａｓ）をイオン注入しても良い。
コン半導体基板１上にマスクとしての所定形状のシリコ
ン酸化膜２を形成する。シリコン酸化膜２を形成した領
域は、その後の工程で基板電圧印加領域Ｓｕｂ（分離拡
散領域）となる。その後、Ｐ型シリコン半導体基板１に
アンチモン（Ｓｂ）を加速エネルギー３０ＫｅＶ〜５０
ＫｅＶ程度、ドーズ量１×１０１４／ｃｍ２〜５×１０
１４／ｃｍ２程度の条件でイオン注入し、温度１０００
℃〜１２００℃、１〜３時間程度の熱処理を行うことに
より活性化させる。これにより、Ｐ型シリコン半導体基
板１に埋め込みＮ＋層３が形成される。なお、アンチモ
ンの代わりに砒素（Ａｓ）をイオン注入しても良い。
【００４０】次に、図２（ｂ）に示すように、フォトリ
ソグラフィーにより所定領域に開口を有するレジスト膜
４を形成する。レジスト膜４の開口は、基板電圧を印加
する領域と、Ｖ−ＰＮＰの形成領域に形成される。その
後、レジスト膜４をマスクとして、ホウ素（Ｂ）を加速
エネルギー２０ＫｅＶ〜４０ＫｅＶ程度、ドーズ量１×
１０１４／ｃｍ２〜５×１０１４／ｃｍ２程度の条件で
イオン注入する。これにより、Ｖ−ＰＮＰの形成領域に
埋め込みＰ＋層５を形成するとともに、基板電圧印加領
域に下面分離層としてのＰ型拡散層２２を形成する。同
様に、隣接する半導体素子間を拡散層分離する領域に
は、Ｐ型拡散層２２と同様の拡散層を下面分離層として
形成する。
ソグラフィーにより所定領域に開口を有するレジスト膜
４を形成する。レジスト膜４の開口は、基板電圧を印加
する領域と、Ｖ−ＰＮＰの形成領域に形成される。その
後、レジスト膜４をマスクとして、ホウ素（Ｂ）を加速
エネルギー２０ＫｅＶ〜４０ＫｅＶ程度、ドーズ量１×
１０１４／ｃｍ２〜５×１０１４／ｃｍ２程度の条件で
イオン注入する。これにより、Ｖ−ＰＮＰの形成領域に
埋め込みＰ＋層５を形成するとともに、基板電圧印加領
域に下面分離層としてのＰ型拡散層２２を形成する。同
様に、隣接する半導体素子間を拡散層分離する領域に
は、Ｐ型拡散層２２と同様の拡散層を下面分離層として
形成する。
【００４１】次に、図２（ｃ）に示すように、エピタキ
シャル成長を行い、Ｐ型シリコン半導体基板１上の全面
に膜厚１μｍ〜３μｍ程度、比抵抗０．３〜２Ω・ｃｍ
程度のＮ型のエピタキシャル層６を成長させる。
シャル成長を行い、Ｐ型シリコン半導体基板１上の全面
に膜厚１μｍ〜３μｍ程度、比抵抗０．３〜２Ω・ｃｍ
程度のＮ型のエピタキシャル層６を成長させる。
【００４２】次に、ＴＥＯＳ（tetraethylorthosilicat
e）膜（不図示）を形成し、フォトリソグラフィー及び
これに続くドライエッチングによりＴＥＯＳ膜をマスク
形状にパターニングする。そして、図２（ｄ）に示すよ
うに、このＴＥＯＳ膜をマスクとしてエッチングを行う
ことにより、ＮＰＮ、Ｖ−ＰＮＰ、Ｌ−ＰＮＰの各形成
領域の両側の境界部分に溝７を形成する。その後、ホウ
素をイオン注入することにより溝７の下層（底）に表面
反転防止層８を形成し、溝７の内壁面を表面酸化してシ
リコン酸化膜３８（図２〜図４において不図示）を形成
した後、溝７を多結晶シリコン膜３９で埋め込む。これ
により、これらの領域を電気的に分離するトレンチ素子
分離構造が形成される。
e）膜（不図示）を形成し、フォトリソグラフィー及び
これに続くドライエッチングによりＴＥＯＳ膜をマスク
形状にパターニングする。そして、図２（ｄ）に示すよ
うに、このＴＥＯＳ膜をマスクとしてエッチングを行う
ことにより、ＮＰＮ、Ｖ−ＰＮＰ、Ｌ−ＰＮＰの各形成
領域の両側の境界部分に溝７を形成する。その後、ホウ
素をイオン注入することにより溝７の下層（底）に表面
反転防止層８を形成し、溝７の内壁面を表面酸化してシ
リコン酸化膜３８（図２〜図４において不図示）を形成
した後、溝７を多結晶シリコン膜３９で埋め込む。これ
により、これらの領域を電気的に分離するトレンチ素子
分離構造が形成される。
【００４３】次に、図２（ｅ）に示すように、いわゆる
ＬＯＣＯＳ（Local Oxidation of Silicon）法によりエ
ピタキシャル層６上にフィールド酸化膜９を形成する。
具体的には、ＣＶＤ法によりエピタキシャル層６上にシ
リコン窒化膜を形成し、フォトリソグラフィー及びこれ
に続くドライエッチングによりこのシリコン窒化膜をパ
ターニングした後、フィールド酸化膜９を形成する領域
のシリコン窒化膜を除去する。その後、温度９００℃〜
１２００℃、時間３０分〜１時間の熱処理を行うことに
より、エピタキシャル層６の表面を熱酸化してフィール
ド酸化膜９を形成する。
ＬＯＣＯＳ（Local Oxidation of Silicon）法によりエ
ピタキシャル層６上にフィールド酸化膜９を形成する。
具体的には、ＣＶＤ法によりエピタキシャル層６上にシ
リコン窒化膜を形成し、フォトリソグラフィー及びこれ
に続くドライエッチングによりこのシリコン窒化膜をパ
ターニングした後、フィールド酸化膜９を形成する領域
のシリコン窒化膜を除去する。その後、温度９００℃〜
１２００℃、時間３０分〜１時間の熱処理を行うことに
より、エピタキシャル層６の表面を熱酸化してフィール
ド酸化膜９を形成する。
【００４４】一方、このフィールド酸化膜９を形成する
熱処理により、Ｖ−縦型ＰＮＰの形成領域の埋め込みＰ
＋層５が基板上下方向に拡散する。この際、埋め込みＮ
＋層５の不純物であるホウ素は埋め込みＮ＋層３の不純
物であるアンチモン又は砒素よりも拡散定数が大きいた
め、埋め込みＮ＋層３の深さ位置はそのままで埋め込み
Ｐ＋層５のみ上下方向に拡散する。すなわち、図２
（ｅ）に示すように、埋め込みＰ＋層５が埋め込みＮ＋
層３の上に浮き上がることとなる。これにより、埋め込
みＮ＋層３が形成された深さ近傍に位置していたＰ型不
純物が上下方向に拡散するため、埋め込みＮ＋層３の直
上に高濃度の埋め込みＰ＋層５を形成することができ
る。そして、埋め込みＮ＋層３上の埋め込みＰ＋層５を
Ｖ−ＰＮＰのコレクタ層として用いることが可能とな
る。また、基板電圧印加領域においてもＰ型拡散層２２
が上下方向に拡散し、埋め込みＰ＋層５と同一工程のイ
オン注入により形成されたＰ型分離拡散層（下面分離
層）も上下に拡散する。
熱処理により、Ｖ−縦型ＰＮＰの形成領域の埋め込みＰ
＋層５が基板上下方向に拡散する。この際、埋め込みＮ
＋層５の不純物であるホウ素は埋め込みＮ＋層３の不純
物であるアンチモン又は砒素よりも拡散定数が大きいた
め、埋め込みＮ＋層３の深さ位置はそのままで埋め込み
Ｐ＋層５のみ上下方向に拡散する。すなわち、図２
（ｅ）に示すように、埋め込みＰ＋層５が埋め込みＮ＋
層３の上に浮き上がることとなる。これにより、埋め込
みＮ＋層３が形成された深さ近傍に位置していたＰ型不
純物が上下方向に拡散するため、埋め込みＮ＋層３の直
上に高濃度の埋め込みＰ＋層５を形成することができ
る。そして、埋め込みＮ＋層３上の埋め込みＰ＋層５を
Ｖ−ＰＮＰのコレクタ層として用いることが可能とな
る。また、基板電圧印加領域においてもＰ型拡散層２２
が上下方向に拡散し、埋め込みＰ＋層５と同一工程のイ
オン注入により形成されたＰ型分離拡散層（下面分離
層）も上下に拡散する。
【００４５】次に、図３（ａ）に示すように、フォトリ
ソグラフィーによりＰＭＯＳの形成領域に開口が形成さ
れたレジスト膜１０を形成する。そして、レジスト膜１
０をマスクとしてＮ型の不純物をイオン注入することに
より、ＰＭＯＳの形成領域にＮウェル１２を形成する。
ソグラフィーによりＰＭＯＳの形成領域に開口が形成さ
れたレジスト膜１０を形成する。そして、レジスト膜１
０をマスクとしてＮ型の不純物をイオン注入することに
より、ＰＭＯＳの形成領域にＮウェル１２を形成する。
【００４６】次に、図３（ｂ）に示すように、フォトリ
ソグラフィーにより、ＮＭＯＳの形成領域、基板電圧印
加領域、Ｖ−ＰＮＰの形成領域の所定の範囲に開口を有
するレジスト膜２３を形成し、このレジスト膜２３をマ
スクとしてホウ素を加速エネルギー１００ＫｅＶ〜１２
０ＫｅＶ程度、ドーズ量１×１０１４／ｃｍ２〜１０×
１０１４／ｃｍ２程度の条件でイオン注入し、温度８０
０℃〜１０００℃、３０分〜６０分程度の熱処理を行う
ことにより活性化する。これにより、ＮＭＯＳの形成領
域にＰウェル２４を、基板電圧印加領域に上面分離層と
してのＰ型拡散層２６を、Ｖ−ＰＮＰの形成領域のコレ
クタ引き出し部にＰウェル２７をそれぞれ形成する。ま
た、隣接する半導体素子間を拡散層によって電気的に分
離する領域には、Ｐ型拡散層２６と同様の拡散層を上面
分離層として形成する。上面分離層（Ｐ型拡散層２６）
は先に形成した下面分離層（Ｐ型拡散層２２）上に形成
され、一体のＰ型分離拡散層として機能する。
ソグラフィーにより、ＮＭＯＳの形成領域、基板電圧印
加領域、Ｖ−ＰＮＰの形成領域の所定の範囲に開口を有
するレジスト膜２３を形成し、このレジスト膜２３をマ
スクとしてホウ素を加速エネルギー１００ＫｅＶ〜１２
０ＫｅＶ程度、ドーズ量１×１０１４／ｃｍ２〜１０×
１０１４／ｃｍ２程度の条件でイオン注入し、温度８０
０℃〜１０００℃、３０分〜６０分程度の熱処理を行う
ことにより活性化する。これにより、ＮＭＯＳの形成領
域にＰウェル２４を、基板電圧印加領域に上面分離層と
してのＰ型拡散層２６を、Ｖ−ＰＮＰの形成領域のコレ
クタ引き出し部にＰウェル２７をそれぞれ形成する。ま
た、隣接する半導体素子間を拡散層によって電気的に分
離する領域には、Ｐ型拡散層２６と同様の拡散層を上面
分離層として形成する。上面分離層（Ｐ型拡散層２６）
は先に形成した下面分離層（Ｐ型拡散層２２）上に形成
され、一体のＰ型分離拡散層として機能する。
【００４７】次に、図３（ｃ）に示すように、ＮＭＯＳ
の形成領域、ＰＭＯＳの形成領域のにゲート酸化膜を介
してゲート電極１４を形成する。また、ＮＰＮの形成領
域の所定範囲を覆うように外部ベースと接続される電極
２８を形成する。
の形成領域、ＰＭＯＳの形成領域のにゲート酸化膜を介
してゲート電極１４を形成する。また、ＮＰＮの形成領
域の所定範囲を覆うように外部ベースと接続される電極
２８を形成する。
【００４８】次に、図３（ｄ）に示すように、ＮＰＮの
形成領域、ＮＭＯＳの形成領域、縦型Ｖ−ＰＮＰの形成
領域及びＬ−ＰＮＰの形成領域の所定範囲がそれぞれ開
口したレジスト膜１５を形成する。そして、レジスト膜
１５をマスクとして砒素（Ａｓ）を加速エネルギー２０
ＫｅＶ〜５０ＫｅＶ程度、ドーズ量３×１０１４／ｃｍ
２〜５×１０１５／ｃｍ２程度の条件でイオン注入し、
温度８００℃〜９００℃、時間３０分〜６０分程度の熱
処理を行うことにより活性化させる。これにより、ＮＰ
Ｎのコレクタ層１６、ＮＭＯＳのソース／ドレイン拡散
層１７、Ｖ−ＰＮＰのベース引き出し層１８、Ｌ−ＰＮ
Ｐのベース引き出し層１９をそれぞれ形成する。
形成領域、ＮＭＯＳの形成領域、縦型Ｖ−ＰＮＰの形成
領域及びＬ−ＰＮＰの形成領域の所定範囲がそれぞれ開
口したレジスト膜１５を形成する。そして、レジスト膜
１５をマスクとして砒素（Ａｓ）を加速エネルギー２０
ＫｅＶ〜５０ＫｅＶ程度、ドーズ量３×１０１４／ｃｍ
２〜５×１０１５／ｃｍ２程度の条件でイオン注入し、
温度８００℃〜９００℃、時間３０分〜６０分程度の熱
処理を行うことにより活性化させる。これにより、ＮＰ
Ｎのコレクタ層１６、ＮＭＯＳのソース／ドレイン拡散
層１７、Ｖ−ＰＮＰのベース引き出し層１８、Ｌ−ＰＮ
Ｐのベース引き出し層１９をそれぞれ形成する。
【００４９】次に、図４（ａ）に示すように、ＮＰＮの
形成領域、ＰＭＯＳの形成領域、基板電圧印加領域、Ｖ
−ＰＮＰの形成領域及びＬ−ＰＮＰの形成領域の所定範
囲がそれぞれ開口したレジスト膜４０を形成する。そし
て、ホウ素又はフッ化ホウ素（ＢＦ２）を加速エネルギ
ー１０ＫｅＶ〜５０ＫｅＶ程度、ドーズ量３×１０１ ４
／ｃｍ２〜５×１０１５／ｃｍ２程度の条件でイオン注
入し、ＮＰＮの形成領域の外部ベースと接続される電極
２８を低抵抗化する。また、ＰＭＯＳの形成領域にＰ型
のソース／ドレイン拡散層３０を、基板電圧印加領域に
Ｐ型拡散層３１を、Ｖ−ＰＮＰの形成領域にエミッタ層
３２及びコレクタ引き出し層３３を、Ｌ−ＰＮＰの形成
領域にエミッタ層３４及びコレクタ層３５をそれぞれ形
成する。
形成領域、ＰＭＯＳの形成領域、基板電圧印加領域、Ｖ
−ＰＮＰの形成領域及びＬ−ＰＮＰの形成領域の所定範
囲がそれぞれ開口したレジスト膜４０を形成する。そし
て、ホウ素又はフッ化ホウ素（ＢＦ２）を加速エネルギ
ー１０ＫｅＶ〜５０ＫｅＶ程度、ドーズ量３×１０１ ４
／ｃｍ２〜５×１０１５／ｃｍ２程度の条件でイオン注
入し、ＮＰＮの形成領域の外部ベースと接続される電極
２８を低抵抗化する。また、ＰＭＯＳの形成領域にＰ型
のソース／ドレイン拡散層３０を、基板電圧印加領域に
Ｐ型拡散層３１を、Ｖ−ＰＮＰの形成領域にエミッタ層
３２及びコレクタ引き出し層３３を、Ｌ−ＰＮＰの形成
領域にエミッタ層３４及びコレクタ層３５をそれぞれ形
成する。
【００５０】次に、図４（ｂ）に示すように、Ｐ型シリ
コン半導体基板１上の全面にシリコン酸化膜３６、シリ
コン酸化膜３７を順次形成した後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより、ＮＰＮの形
成領域のベース領域を開口する。その後、シリコン酸化
膜３６，３７をマスクとしてフッ化ホウ素のイオン注入
を行うことにより、ＮＰＮ形成領域にベース層４１を形
成する。
コン半導体基板１上の全面にシリコン酸化膜３６、シリ
コン酸化膜３７を順次形成した後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより、ＮＰＮの形
成領域のベース領域を開口する。その後、シリコン酸化
膜３６，３７をマスクとしてフッ化ホウ素のイオン注入
を行うことにより、ＮＰＮ形成領域にベース層４１を形
成する。
【００５１】次に、図４（ｃ）に示すように、ベース領
域にサイドウォールを形成し、エミッタ引き出し電極と
なるポリシリコン（厚さ１５００〜２０００Å）を形成
する。次に、砒素（Ａｓ）を全面に加速エネルギー４０
ＫｅＶ，ドーズ量５×１０１ ５／ｃｍ２〜１．６×１０
１６／ｃｍ２（５Ｅ１５〜１．６Ｅ１６）注入し、パタ
ーンニング後、熱処理を加えることでエミッタ層４２を
形成する。
域にサイドウォールを形成し、エミッタ引き出し電極と
なるポリシリコン（厚さ１５００〜２０００Å）を形成
する。次に、砒素（Ａｓ）を全面に加速エネルギー４０
ＫｅＶ，ドーズ量５×１０１ ５／ｃｍ２〜１．６×１０
１６／ｃｍ２（５Ｅ１５〜１．６Ｅ１６）注入し、パタ
ーンニング後、熱処理を加えることでエミッタ層４２を
形成する。
【００５２】次に、全面に層間絶縁膜２０を形成し、フ
ォトリソグラフィー及びこれに続くドライエッチングに
より、層間絶縁膜２０にコンタクトホールを開口する。
その後、スパッタ法によりアルミニウム膜２１を形成
し、フォトリソグラフィー及びこれに続くドライエッチ
ングによりアルミニウム膜２１を所定形状にパターニン
グする。これにより、図４（ｄ）に示すようなＮＰＮ、
ＮＭＯＳ、ＰＭＯＳ、Ｖ−ＰＮＰ、Ｌ−ＰＮＰを混載し
た半導体装置を形成する。
ォトリソグラフィー及びこれに続くドライエッチングに
より、層間絶縁膜２０にコンタクトホールを開口する。
その後、スパッタ法によりアルミニウム膜２１を形成
し、フォトリソグラフィー及びこれに続くドライエッチ
ングによりアルミニウム膜２１を所定形状にパターニン
グする。これにより、図４（ｄ）に示すようなＮＰＮ、
ＮＭＯＳ、ＰＭＯＳ、Ｖ−ＰＮＰ、Ｌ−ＰＮＰを混載し
た半導体装置を形成する。
【００５３】上記工程においては、埋め込みＰ＋層５の
不純物として、埋め込みＮ＋層３の不純物であるアンチ
モンよりも拡散定数の大きいホウ素をイオン注入してい
るため、アンチモン及びホウ素をイオン注入した後、熱
処理を行うことにより、拡散定数の違いにより埋め込み
Ｎ＋層３上に埋め込みＰ＋層３を形成することができ
る。
不純物として、埋め込みＮ＋層３の不純物であるアンチ
モンよりも拡散定数の大きいホウ素をイオン注入してい
るため、アンチモン及びホウ素をイオン注入した後、熱
処理を行うことにより、拡散定数の違いにより埋め込み
Ｎ＋層３上に埋め込みＰ＋層３を形成することができ
る。
【００５４】図５は、埋め込みＰ＋層５を形成する際の
Ｐ型シリコン半導体基板１上の各層の積層状態と、最上
層の表面からの深さ位置における不純物濃度を示す模式
図である。ここで、図５（ａ）はＰ型シリコン半導体基
板１に図２（ａ）及び図２（ｂ）の工程によりアンチモ
ン（Ｓｂ）及びホウ素（Ｂ）をイオン注入した状態を示
している。また、図５（ｂ）は、図２（ｄ）の工程によ
りエピタキシャル層６を成長させた後、図２（ｅ）の工
程によりフィールド酸化膜９の形成とともに熱処理を行
った後の状態を示している。
Ｐ型シリコン半導体基板１上の各層の積層状態と、最上
層の表面からの深さ位置における不純物濃度を示す模式
図である。ここで、図５（ａ）はＰ型シリコン半導体基
板１に図２（ａ）及び図２（ｂ）の工程によりアンチモ
ン（Ｓｂ）及びホウ素（Ｂ）をイオン注入した状態を示
している。また、図５（ｂ）は、図２（ｄ）の工程によ
りエピタキシャル層６を成長させた後、図２（ｅ）の工
程によりフィールド酸化膜９の形成とともに熱処理を行
った後の状態を示している。
【００５５】図５（ａ）に示すように、図２（ａ）及び
図２（ｂ）のイオン注入の条件でアンチモン、ホウ素を
イオン注入した直後においては、アンチモン、ホウ素の
深さ方向の濃度ピークはほぼ同じ深さに位置している。
図２（ｂ）のイオン注入の条件でアンチモン、ホウ素を
イオン注入した直後においては、アンチモン、ホウ素の
深さ方向の濃度ピークはほぼ同じ深さに位置している。
【００５６】エピタキシャル層６を形成して熱処理を行
った後においては、図５（ｂ）に示すように、拡散定数
の小さいアンチモンは深さ方向に大きく拡散することは
なく、当初イオン注入された深さ位置近傍に埋め込みＮ
＋層３を形成する。一方、アンチモンよりも拡散定数の
大きいホウ素は上下方向に拡散し、埋め込みＮ＋層３の
上下に埋め込みＰ＋層３を形成する。これにより、埋め
込みＮ＋層３上に埋め込みＮ＋層３と密着した埋め込み
Ｐ＋層５を形成することができる。
った後においては、図５（ｂ）に示すように、拡散定数
の小さいアンチモンは深さ方向に大きく拡散することは
なく、当初イオン注入された深さ位置近傍に埋め込みＮ
＋層３を形成する。一方、アンチモンよりも拡散定数の
大きいホウ素は上下方向に拡散し、埋め込みＮ＋層３の
上下に埋め込みＰ＋層３を形成する。これにより、埋め
込みＮ＋層３上に埋め込みＮ＋層３と密着した埋め込み
Ｐ＋層５を形成することができる。
【００５７】以上説明したように、この実施の形態によ
れば、埋め込みＰ＋層５のＰ型不純物として埋め込みＮ
＋層３の不純物よりも拡散定数の大きな不純物を用いた
ため、各トランジスタの形成領域に共通する高濃度の埋
め込みＮ＋層３を形成した後、埋め込みＰ＋層５の不純
物を熱拡散させることにより、埋め込みＮ＋層３上に確
実に埋め込みＰ＋層５を形成することができる。これに
より、縦型バイポーラトランジスタの形成領域において
特別な埋め込み層、例えば専用の埋め込みＮ−層を設け
ることなく、コレクタ層を基板電位から分離することが
可能となる。従って、簡素な工程でＮＰＮバイポーラト
ランジスタ、ＭＯＳトランジスタ等の各種素子を混載し
たＢｉＣＭＯＳ等の半導体装置を製造することができ
る。
れば、埋め込みＰ＋層５のＰ型不純物として埋め込みＮ
＋層３の不純物よりも拡散定数の大きな不純物を用いた
ため、各トランジスタの形成領域に共通する高濃度の埋
め込みＮ＋層３を形成した後、埋め込みＰ＋層５の不純
物を熱拡散させることにより、埋め込みＮ＋層３上に確
実に埋め込みＰ＋層５を形成することができる。これに
より、縦型バイポーラトランジスタの形成領域において
特別な埋め込み層、例えば専用の埋め込みＮ−層を設け
ることなく、コレクタ層を基板電位から分離することが
可能となる。従って、簡素な工程でＮＰＮバイポーラト
ランジスタ、ＭＯＳトランジスタ等の各種素子を混載し
たＢｉＣＭＯＳ等の半導体装置を製造することができ
る。
【００５８】また、これらの各種素子を形成した領域に
一様に埋め込みＮ＋層３を形成した後、特別なマスク合
わせをすることなく埋め込みＮ＋層３上に埋め込みＰ＋
層５を形成することができるため、縦型ＰＮＰバイポー
ラトランジスタの形成領域がマスク合わせのために拡大
してしまうことを抑止することができ、更なる装置の微
細化を達成することができる。
一様に埋め込みＮ＋層３を形成した後、特別なマスク合
わせをすることなく埋め込みＮ＋層３上に埋め込みＰ＋
層５を形成することができるため、縦型ＰＮＰバイポー
ラトランジスタの形成領域がマスク合わせのために拡大
してしまうことを抑止することができ、更なる装置の微
細化を達成することができる。
【００５９】更に、埋め込みＰ＋層５の形成とともに各
トランジスタの形成領域を分離する分離拡散層の下面分
離層（Ｐ型拡散層２２）を形成することが可能となる。
これにより、特に分離拡散により素子分離を行うバイポ
ーラ集積回路における工程数の削減を達成することがで
き、コストの低減を図ることができる。また、トレンチ
分離を併用することにより、素子分離の信頼性の更なる
向上を達成することができる。
トランジスタの形成領域を分離する分離拡散層の下面分
離層（Ｐ型拡散層２２）を形成することが可能となる。
これにより、特に分離拡散により素子分離を行うバイポ
ーラ集積回路における工程数の削減を達成することがで
き、コストの低減を図ることができる。また、トレンチ
分離を併用することにより、素子分離の信頼性の更なる
向上を達成することができる。
【００６０】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００６１】所定の素子領域に縦型ＰＮＰバイポーラト
ランジスタが形成された半導体装置において、高濃度の
Ｎ型埋め込み層上に密着するようにＰ型のコレクタ層を
形成したことにより、Ｎ型埋め込み層によってコレクタ
層を基板電位から確実に分離することができる。また、
Ｎ型埋め込み層上にＰ型のコレクタ層を形成することに
より、特別なマスクあわせ工程を経ることなくＰ型のコ
レクタ層を形成することができ、装置の更なる微細化を
達成することができる。
ランジスタが形成された半導体装置において、高濃度の
Ｎ型埋め込み層上に密着するようにＰ型のコレクタ層を
形成したことにより、Ｎ型埋め込み層によってコレクタ
層を基板電位から確実に分離することができる。また、
Ｎ型埋め込み層上にＰ型のコレクタ層を形成することに
より、特別なマスクあわせ工程を経ることなくＰ型のコ
レクタ層を形成することができ、装置の更なる微細化を
達成することができる。
【００６２】コレクタ層の不純物の拡散定数をＮ型埋め
込み層の不純物の拡散定数よりも大きくしたことによ
り、Ｎ型埋め込み層の不純物とコレクタ層の不純物を導
入した後の熱処理により、Ｎ型埋め込み層上にコレクタ
層の不純物を拡散させることができる。これにより、確
実にＮ型埋め込み層上にコレクタ層を形成することがで
きる。
込み層の不純物の拡散定数よりも大きくしたことによ
り、Ｎ型埋め込み層の不純物とコレクタ層の不純物を導
入した後の熱処理により、Ｎ型埋め込み層上にコレクタ
層の不純物を拡散させることができる。これにより、確
実にＮ型埋め込み層上にコレクタ層を形成することがで
きる。
【００６３】ＰＮＰバイポーラトランジスタの形成領域
以外の素子領域に共通して設けたＮ型埋め込み層を、Ｎ
ＰＮバイポーラトランジスタのコレクタ層として、ある
いは基板電位との分離のために用いることができる。従
って、ＰＮＰバイポーラトランジスタとＮＰＮバイポー
ラトランジスタ等の他の素子とを混載した半導体装置に
おいて、製造工程を簡素化することが可能となり、製造
コストを低減させることができる。
以外の素子領域に共通して設けたＮ型埋め込み層を、Ｎ
ＰＮバイポーラトランジスタのコレクタ層として、ある
いは基板電位との分離のために用いることができる。従
って、ＰＮＰバイポーラトランジスタとＮＰＮバイポー
ラトランジスタ等の他の素子とを混載した半導体装置に
おいて、製造工程を簡素化することが可能となり、製造
コストを低減させることができる。
【００６４】素子領域を電気的に分離する分離拡散層を
備え、コレクタ層を少なくとも前記分離拡散層の下部と
同一層として形成したことにより、分離拡散層の形成と
ともにコレクタ層を形成することができ、工程を簡素化
するとともにコストを低減することができる。
備え、コレクタ層を少なくとも前記分離拡散層の下部と
同一層として形成したことにより、分離拡散層の形成と
ともにコレクタ層を形成することができ、工程を簡素化
するとともにコストを低減することができる。
【００６５】素子領域を電気的に分離するトレンチ素子
分離を更に設けることにより、各素子領域間の分離をよ
り確実に行うことが可能となり、信頼性を向上させるこ
とができる。
分離を更に設けることにより、各素子領域間の分離をよ
り確実に行うことが可能となり、信頼性を向上させるこ
とができる。
【図１】 この発明の実施の形態に係る半導体装置を示
す概略断面図である。
す概略断面図である。
【図２】 この発明の実施の形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図３】 図２に続いて、この発明の実施の形態に係る
半導体装置の製造方法を工程順に示す概略断面図であ
る。
半導体装置の製造方法を工程順に示す概略断面図であ
る。
【図４】 図３に続いて、この発明の実施の形態に係る
半導体装置の製造方法を工程順に示す概略断面図であ
る。
半導体装置の製造方法を工程順に示す概略断面図であ
る。
【図５】 熱処理前と熱処理後における、ホウ素とアン
チモンの不純物濃度と深さ位置の関係を示す模式図であ
る。
チモンの不純物濃度と深さ位置の関係を示す模式図であ
る。
【図６】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図７】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図８】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
概略断面図である。
１ Ｐ型シリコン半導体基板、 ２，３６，３７，３８
シリコン酸化膜、３ 埋め込みＮ＋層、 ４ レジス
ト膜、 ５ 埋め込みＰ＋層、 ６ エピタキシャル
層、 ７ 溝、 ８ 表面反転防止層、 ９ フィール
ド酸化膜、 １０，１５，２３，４０ レジスト膜、
１２ Ｎウェル、 １４ ゲート電極、１６ コレクタ
層、 １７，３０ ソース／ドレイン拡散層、 １８，
１９ベース引き出し層、 ２０ 層間絶縁膜、 ２１
アルミニウム膜、 ２２ Ｐ型拡散層、 ２４ Ｐウェ
ル、 ２６ Ｐ型拡散層、 ２７ Ｐウェル、 ２８絶
縁膜、 ２９ 外部ベース層、 ３１ Ｐ型拡散層、
３２，３４ エミッタ層、 ３３ コレクタ引き出し
層、 ３５ コレクタ層、 ３９ 多結晶シリコン膜、
４１ ベース層、 ４２ エミッタ層。
シリコン酸化膜、３ 埋め込みＮ＋層、 ４ レジス
ト膜、 ５ 埋め込みＰ＋層、 ６ エピタキシャル
層、 ７ 溝、 ８ 表面反転防止層、 ９ フィール
ド酸化膜、 １０，１５，２３，４０ レジスト膜、
１２ Ｎウェル、 １４ ゲート電極、１６ コレクタ
層、 １７，３０ ソース／ドレイン拡散層、 １８，
１９ベース引き出し層、 ２０ 層間絶縁膜、 ２１
アルミニウム膜、 ２２ Ｐ型拡散層、 ２４ Ｐウェ
ル、 ２６ Ｐ型拡散層、 ２７ Ｐウェル、 ２８絶
縁膜、 ２９ 外部ベース層、 ３１ Ｐ型拡散層、
３２，３４ エミッタ層、 ３３ コレクタ引き出し
層、 ３５ コレクタ層、 ３９ 多結晶シリコン膜、
４１ ベース層、 ４２ エミッタ層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 21/76 Ｊ
27/06
27/082
29/732
Ｆターム(参考） 5F003 BA25 BA27 BA93 BA97 BC02
BC08 BC90 BE07 BG03 BJ03
BJ15 BP08 BP24 BP31
5F032 AA45 AA47 AA77 AC01 BA01
CA01 CA17 CA18 DA13
5F048 AA09 AA10 AC05 BA05 BA13
BB05 BD09 BG12 BH07 CA03
CA07 CA14 CA15
5F082 AA40 BA04 BA07 BA12 BA13
BA21 BA41 BC03 BC04 BC09
EA09 EA26
Claims (9)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された高濃度のＮ型埋め込み層
と、 前記N型埋め込み層の上に前記Ｎ型埋め込み層と連続し
て形成されたＰ型拡散層と、 前記Ｐ型拡散層をコレクタ層として前記半導体基板に形
成されたＰＮＰバイポーラトランジスタとを備えたこと
を特徴とする半導体装置。 - 【請求項２】 前記Ｐ型拡散層の不純物の拡散定数が前
記Ｎ型埋め込み層の不純物の拡散定数よりも大きいこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体基板の前記Ｎ型埋め込み層上
に形成されたＮＰＮバイポーラトランジスタを更に備え
たことを特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記半導体基板における複数の素子領域
を電気的に分離する分離拡散層を備え、 前記Ｐ型拡散層が前記分離拡散層の下部と同一の層とし
て形成されていることを特徴とする請求項１〜３のいず
れかに記載の半導体装置。 - 【請求項５】 前記半導体基板における複数の素子領域
を電気的に分離するトレンチ素子分離を備えたことを特
徴とする請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 半導体基板にＮ型の不純物を導入して第
１の不純物拡散層を形成する第１の工程と、 前記第１の不純物拡散層を形成した領域にＰ型の不純物
を導入する第２の工程と、 前記第１の不純物拡散層上を含む前記半導体基板上にエ
ピタキシャル層を成長させて、前記第１の不純物拡散層
を埋め込む第３の工程と、 熱処理を施して前記Ｐ型の不純物を前記第１の不純物拡
散層上に拡散させて、前記第１の不純物拡散層上に前記
Ｐ型の不純物から成る第２の不純物拡散層を形成する第
４の工程と、 前記第１の不純物拡散層上に前記第２の不純物拡散層を
コレクタ層とするＰＮＰバイポーラトランジスタを形成
する第５の工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項７】 前記Ｐ型の不純物の拡散定数が前記Ｎ型
の不純物の拡散定数よりも大きいことを特徴とする請求
項６記載の半導体装置の製造方法。 - 【請求項８】 前記第２の工程において、前記Ｐ型の不
純物を前記第１の不純物拡散層が形成されていない領域
を含めて導入し、 前記第４の工程において、前記第２の不純物拡散層を形
成するともに、前記第１の不純物拡散層が形成されてい
ない領域に素子領域間を分離する分離拡散層の少なくと
も一部を形成することを特徴とする請求項６又は７記載
の半導体装置の製造方法。 - 【請求項９】 前記第５の工程後、前記エピタキシャル
層の表面から前記第１の不純物拡散層まで到達するトレ
ンチ素子分離を形成する第６の工程を更に有することを
特徴とする請求項６〜８のいずれかに記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200423A JP2003017498A (ja) | 2001-07-02 | 2001-07-02 | 半導体装置及びその製造方法 |
| US10/032,547 US6914308B2 (en) | 2001-07-02 | 2002-01-02 | Vertical PNP bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200423A JP2003017498A (ja) | 2001-07-02 | 2001-07-02 | 半導体装置及びその製造方法 |
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|---|---|
| JP2003017498A true JP2003017498A (ja) | 2003-01-17 |
| JP2003017498A5 JP2003017498A5 (ja) | 2008-08-07 |
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|---|---|---|---|
| JP2001200423A Pending JP2003017498A (ja) | 2001-07-02 | 2001-07-02 | 半導体装置及びその製造方法 |
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| WO2008100312A1 (en) * | 2007-02-14 | 2008-08-21 | Agere Systems, Inc. | Method to reduce collector resistance of a bipolar transistor and integration into a cmos flow |
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| KR101576675B1 (ko) * | 2008-12-31 | 2015-12-21 | 주식회사 동부하이텍 | 반도체소자 및 그 제조방법 |
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| JPH10135235A (ja) * | 1996-11-05 | 1998-05-22 | Hitachi Denshi Ltd | 半導体装置の製造方法 |
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| CN1263637A (zh) * | 1997-07-11 | 2000-08-16 | 艾利森电话股份有限公司 | 制作用于射频的集成电路器件的工艺 |
-
2001
- 2001-07-02 JP JP2001200423A patent/JP2003017498A/ja active Pending
-
2002
- 2002-01-02 US US10/032,547 patent/US6914308B2/en not_active Expired - Lifetime
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