JP2003006144A - 半導体集積回路及びコンピュータ読取り可能な記録媒体 - Google Patents
半導体集積回路及びコンピュータ読取り可能な記録媒体Info
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- JP2003006144A JP2003006144A JP2001192202A JP2001192202A JP2003006144A JP 2003006144 A JP2003006144 A JP 2003006144A JP 2001192202 A JP2001192202 A JP 2001192202A JP 2001192202 A JP2001192202 A JP 2001192202A JP 2003006144 A JP2003006144 A JP 2003006144A
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Abstract
(57)【要約】
【課題】 シリアル・パラレル間のデータ構造変換をＣ
ＰＵの負荷を増大させずに実現する。 【解決手段】 プロトコル変換部（２４）は、シリアル
パケットを構成する異なった機能情報の格納領域に対し
て、メモリ（５）のプロトコル変換用領域（２５）に複
数の異なる機能領域をマッピング用レジスタ部（３３）
の設定値にしたがってフレキシブルにマッピングし、そ
こに必要な情報を振り分けて、シリアルパケットのパラ
レル変換、即ち、シリアルパケットのインタフェースプ
ロトコルを、パラレルパケットのインタフェースプロト
コルに変換する。所謂ＵＭＡ方式によって管理するメモ
リ５上に、データ構造の異なる情報をフレキシブルに格
納可能であるから、メモリアクセス境界の制限を受ける
ことな、ＣＰＵに大きな負担をかけずに高速なデータ構
造変換を実現することができる。
ＰＵの負荷を増大させずに実現する。 【解決手段】 プロトコル変換部（２４）は、シリアル
パケットを構成する異なった機能情報の格納領域に対し
て、メモリ（５）のプロトコル変換用領域（２５）に複
数の異なる機能領域をマッピング用レジスタ部（３３）
の設定値にしたがってフレキシブルにマッピングし、そ
こに必要な情報を振り分けて、シリアルパケットのパラ
レル変換、即ち、シリアルパケットのインタフェースプ
ロトコルを、パラレルパケットのインタフェースプロト
コルに変換する。所謂ＵＭＡ方式によって管理するメモ
リ５上に、データ構造の異なる情報をフレキシブルに格
納可能であるから、メモリアクセス境界の制限を受ける
ことな、ＣＰＵに大きな負担をかけずに高速なデータ構
造変換を実現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルパケット
を用いるパケットインタフェース技術に関し、例えば、
シリアルＡＴＡＰＩ（ＡＴ・アタッチメント・パケット
・インタフェース）、ＵＳＢ（ユニバーサル・シリアル
・バス）、又はＩＥＥＥ１３９４の規格に準拠するイン
タフェース回路を有する半導体集積回路、更にはそのよ
うなインタフェース回路に関する所謂ＩＰモジュールに
適用して有効な技術に関する。
を用いるパケットインタフェース技術に関し、例えば、
シリアルＡＴＡＰＩ（ＡＴ・アタッチメント・パケット
・インタフェース）、ＵＳＢ（ユニバーサル・シリアル
・バス）、又はＩＥＥＥ１３９４の規格に準拠するイン
タフェース回路を有する半導体集積回路、更にはそのよ
うなインタフェース回路に関する所謂ＩＰモジュールに
適用して有効な技術に関する。
【０００２】
【従来の技術】現在、ＰＣ（パーソナル・コンピュー
タ）用途／情報家電用途向けの、内蔵型ストレージデバ
イスであるＨＤＤ（ハード・ディスク・ドライブ）、Ｄ
ＶＤ―ＲＯＭ（ディジタル・ヴィデオ・ディスク−ＲＯ
Ｍ）、ＤＶＤ−ＲＡＭ等においては、ＡＴＡ／ＡＴＡＰ
Ｉインタフェースが圧倒的なシェアを確立している。Ａ
ＴＡ／ＡＴＡＰＩインタフェースは、８／１６ビットパ
ラレル転送プロトコルを規定し、データ信号はシングル
エンドとされる。したがって、各ビット情報における変
化タイミングのずれやノイズ耐性等の点から転送レート
は約１００ＭＢ／ｓｅｃ程度である。
タ）用途／情報家電用途向けの、内蔵型ストレージデバ
イスであるＨＤＤ（ハード・ディスク・ドライブ）、Ｄ
ＶＤ―ＲＯＭ（ディジタル・ヴィデオ・ディスク−ＲＯ
Ｍ）、ＤＶＤ−ＲＡＭ等においては、ＡＴＡ／ＡＴＡＰ
Ｉインタフェースが圧倒的なシェアを確立している。Ａ
ＴＡ／ＡＴＡＰＩインタフェースは、８／１６ビットパ
ラレル転送プロトコルを規定し、データ信号はシングル
エンドとされる。したがって、各ビット情報における変
化タイミングのずれやノイズ耐性等の点から転送レート
は約１００ＭＢ／ｓｅｃ程度である。
【０００３】近年、ストレージデバイスに対する大容量
・高速化の市場要求に対応するため、ＡＴＡ／ＡＴＡＰ
Ｉインタフェース（８／１６ビットパラレル転送プロト
コル）からシリアルＡＴＡ（Ｓｅｒｉａｌ・ＡＴＡ）と
呼ばれるような高速シリアル転送プロトコル規格が策定
段階に入っている。このシリアルＡＴＡに代表される高
速シリアル転送プロトコル（以下単にシリアルＡＴＡと
も称する）は、例えば、ＡＴＡ／ＡＴＡＰＩのインタフ
ェースを差動信号を用いてシリアルで行うものである。
シリアル転送であるため並列データビット間の変化タイ
ミングのずれを問題視せずに済み、また、差動信号によ
り同相ノイズ成分をキャンセルできノイズ耐性が向上
し、約１５０ＭＢ／ｓｅｃ、３００ＭＢ／ｓｅｃ等とい
った高速転送も可能になる。
・高速化の市場要求に対応するため、ＡＴＡ／ＡＴＡＰ
Ｉインタフェース（８／１６ビットパラレル転送プロト
コル）からシリアルＡＴＡ（Ｓｅｒｉａｌ・ＡＴＡ）と
呼ばれるような高速シリアル転送プロトコル規格が策定
段階に入っている。このシリアルＡＴＡに代表される高
速シリアル転送プロトコル（以下単にシリアルＡＴＡと
も称する）は、例えば、ＡＴＡ／ＡＴＡＰＩのインタフ
ェースを差動信号を用いてシリアルで行うものである。
シリアル転送であるため並列データビット間の変化タイ
ミングのずれを問題視せずに済み、また、差動信号によ
り同相ノイズ成分をキャンセルできノイズ耐性が向上
し、約１５０ＭＢ／ｓｅｃ、３００ＭＢ／ｓｅｃ等とい
った高速転送も可能になる。
【０００４】尚、ＡＴＡ／ＡＴＡＰＩについて記載され
た文献の例として株式会社ＣＱ出版発行のインタフェー
ス（第６０頁〜第８７頁）がある。
た文献の例として株式会社ＣＱ出版発行のインタフェー
ス（第６０頁〜第８７頁）がある。
【０００５】
【発明が解決しようとする課題】本発明者はＡＴＡ／Ａ
ＴＡＰＩとシリアルＡＴＡとの変換ブリッジ回路につい
て検討した。このブリッジ回路は、ＡＴＡ／ＡＴＡＰＩ
インタフェース仕様のＣＤ−ＲＯＭ、ＤＶＤ―ＲＯＭ、
ＤＶＤ−ＲＡＭディスクドライブをシリアルＡＴＡに準
拠してホスト装置とインタフェースさせる回路である。
上記のようにシリアル／パラレルの変換ブリッジ回路と
して、従来、ＵＳＢＡＴＡ／ＡＴＡＰＩの変換ブリッジ
回路及びＩＥＥＥ１３９４ＡＴＡ／ＡＴＡＰＩの変換ブ
リッジ回路等が開発されている。ＡＴＡ／ＡＴＡＰＩに
代表されるパラレルのＡＴＡによるインタフェースでは
ホスト装置はインタフェース回路のレジスタを通してデ
ータ、コマンド、ステータス等を転送して、インタフェ
ース制御を行う。したがって、前記シリアル／パラレル
変換では、パケットとして転送される情報に対してデー
タ、コマンド、ステータス等を認識して変換を行うこと
が必要になる。このような処理を、ＣＰＵによるソフト
ウェア処理で行う場合、高速の転送レートでは処理が間
に合わなくなる事態の発生が想定される。ＵＳＢやＩＥ
ＥＥ１３９４によるシリアル転送プロトコルの転送レー
トは、ＡＴＡ／ＡＴＡＰＩインタフェース側の転送レー
ト（約１００ＭＢ／ｓｅｃ）よりも十分に低いから、そ
の点の問題は少ないと考えられる。しかしながら、シリ
アルＡＴＡにおいて実現されると予想される約１５０Ｍ
Ｂ／ｓｅｃ、３００ＭＢ／ｓｅｃ等といった高速転送時
には、ＣＰＵの負荷が増大するため、シリアル・パラレ
ル変換がシステム全体の処理能力に影響し、或はシリア
ル転送による高速化の利点を充分享受できないというこ
とが、本発明者によって見出された。
ＴＡＰＩとシリアルＡＴＡとの変換ブリッジ回路につい
て検討した。このブリッジ回路は、ＡＴＡ／ＡＴＡＰＩ
インタフェース仕様のＣＤ−ＲＯＭ、ＤＶＤ―ＲＯＭ、
ＤＶＤ−ＲＡＭディスクドライブをシリアルＡＴＡに準
拠してホスト装置とインタフェースさせる回路である。
上記のようにシリアル／パラレルの変換ブリッジ回路と
して、従来、ＵＳＢＡＴＡ／ＡＴＡＰＩの変換ブリッジ
回路及びＩＥＥＥ１３９４ＡＴＡ／ＡＴＡＰＩの変換ブ
リッジ回路等が開発されている。ＡＴＡ／ＡＴＡＰＩに
代表されるパラレルのＡＴＡによるインタフェースでは
ホスト装置はインタフェース回路のレジスタを通してデ
ータ、コマンド、ステータス等を転送して、インタフェ
ース制御を行う。したがって、前記シリアル／パラレル
変換では、パケットとして転送される情報に対してデー
タ、コマンド、ステータス等を認識して変換を行うこと
が必要になる。このような処理を、ＣＰＵによるソフト
ウェア処理で行う場合、高速の転送レートでは処理が間
に合わなくなる事態の発生が想定される。ＵＳＢやＩＥ
ＥＥ１３９４によるシリアル転送プロトコルの転送レー
トは、ＡＴＡ／ＡＴＡＰＩインタフェース側の転送レー
ト（約１００ＭＢ／ｓｅｃ）よりも十分に低いから、そ
の点の問題は少ないと考えられる。しかしながら、シリ
アルＡＴＡにおいて実現されると予想される約１５０Ｍ
Ｂ／ｓｅｃ、３００ＭＢ／ｓｅｃ等といった高速転送時
には、ＣＰＵの負荷が増大するため、シリアル・パラレ
ル変換がシステム全体の処理能力に影響し、或はシリア
ル転送による高速化の利点を充分享受できないというこ
とが、本発明者によって見出された。
【０００６】また、シリアルパケットに含まれるデー
タ、コマンド、ステータス等の個々の情報はデータ構造
若しくはビット長が相異すると予想される。これに従う
と、シリアルパケットとして転送される情報からデー
タ、コマンド、ステータス等を認識して抽出する場合
に、そのような相異を有する情報を機能領域毎にワーク
メモリにマッピングして一時的に格納すれば、後の処理
に便利であるということが本発明者によって見出され
た。
タ、コマンド、ステータス等の個々の情報はデータ構造
若しくはビット長が相異すると予想される。これに従う
と、シリアルパケットとして転送される情報からデー
タ、コマンド、ステータス等を認識して抽出する場合
に、そのような相異を有する情報を機能領域毎にワーク
メモリにマッピングして一時的に格納すれば、後の処理
に便利であるということが本発明者によって見出され
た。
【０００７】更に本発明者はそのようなＡＴＡ／ＡＴＡ
ＰＩとシリアルＡＴＡとの変換ブリッジ回路をＣＤ−Ｒ
ＯＭやＤＶＤ−ＲＡＭ等の記録情報再生装置又は情報記
録再生装置のホストインタフェース回路等に適用する場
合について検討した。情報記録のための変調処理、情報
再生のための復調処理を行うディジタル信号処理手段と
してのコーダ・デコーダ部はワークメモリを利用する。
本発明者はそのようなワークメモリをシリアル・パラレ
ル変換にも利用することを検討した。これによれば、コ
ーダ・デコーダ部によるそのようなワークメモリの利用
形態はコーダ・デコーダ部による変調・復調処理方式に
対して最適化若しくは固有化される。そのようなワーク
メモリをシリアル／パラレル変換などの他用途に用いる
場合には、コーダ・デコーダ部によるメモリエリアの利
用形態如何にかかわらず利用できるという、アドレスマ
ッピングに対して自由度を持たせることの必要性が本発
明者によって明らかにされた。
ＰＩとシリアルＡＴＡとの変換ブリッジ回路をＣＤ−Ｒ
ＯＭやＤＶＤ−ＲＡＭ等の記録情報再生装置又は情報記
録再生装置のホストインタフェース回路等に適用する場
合について検討した。情報記録のための変調処理、情報
再生のための復調処理を行うディジタル信号処理手段と
してのコーダ・デコーダ部はワークメモリを利用する。
本発明者はそのようなワークメモリをシリアル・パラレ
ル変換にも利用することを検討した。これによれば、コ
ーダ・デコーダ部によるそのようなワークメモリの利用
形態はコーダ・デコーダ部による変調・復調処理方式に
対して最適化若しくは固有化される。そのようなワーク
メモリをシリアル／パラレル変換などの他用途に用いる
場合には、コーダ・デコーダ部によるメモリエリアの利
用形態如何にかかわらず利用できるという、アドレスマ
ッピングに対して自由度を持たせることの必要性が本発
明者によって明らかにされた。
【０００８】特に、回路モジュールデータがＩＰモジュ
ールデータとして単独取り引きされる事情に鑑みれば、
ＩＰモジュールデータを用いて構成されるコーダ・デコ
ーダ部のような他の回路モジュールによるワークメモリ
の固定的な利用形態との間のアドレスマッピングに関す
る齟齬若しくは不整合の発生を未然に防止できるように
することの有用性が本発明者によって明らかにされた。
ールデータとして単独取り引きされる事情に鑑みれば、
ＩＰモジュールデータを用いて構成されるコーダ・デコ
ーダ部のような他の回路モジュールによるワークメモリ
の固定的な利用形態との間のアドレスマッピングに関す
る齟齬若しくは不整合の発生を未然に防止できるように
することの有用性が本発明者によって明らかにされた。
【０００９】本発明の目的はシリアル・パラレル間のデ
ータ構造変換をＣＰＵの負荷を増大させずに行うことが
できる半導体集積回路を提供することにある。
ータ構造変換をＣＰＵの負荷を増大させずに行うことが
できる半導体集積回路を提供することにある。
【００１０】本発明の目的は、シリアルパケットとして
転送される情報に対してデータ、コマンド等を認識して
抽出するような処理を、ＣＰＵによるソフトウェア処理
で行う場合、シリアルパケットの転送レートが高速にな
っても、ＣＰＵの負荷を増大させ難く、シリアル／パラ
レル変換がシステム全体の処理能力に影響せず、或はシ
リアル転送の高速化を制限することなく、シリアルパケ
ットのパラレル変換が可能な半導体集積回路を提供する
ことにある。
転送される情報に対してデータ、コマンド等を認識して
抽出するような処理を、ＣＰＵによるソフトウェア処理
で行う場合、シリアルパケットの転送レートが高速にな
っても、ＣＰＵの負荷を増大させ難く、シリアル／パラ
レル変換がシステム全体の処理能力に影響せず、或はシ
リアル転送の高速化を制限することなく、シリアルパケ
ットのパラレル変換が可能な半導体集積回路を提供する
ことにある。
【００１１】本発明の別の目的は、シリアルパケットと
して転送される情報からデータ構造若しくはビット長が
相異するデータ、コマンド等を、後処理が便利なように
認識して抽出することによって、シリアルパケットのパ
ラレル変換が可能な半導体集積回路を提供することにあ
る。
して転送される情報からデータ構造若しくはビット長が
相異するデータ、コマンド等を、後処理が便利なように
認識して抽出することによって、シリアルパケットのパ
ラレル変換が可能な半導体集積回路を提供することにあ
る。
【００１２】本発明の更に別の目的は、情報記録のため
の変調処理、記録情報再生のための復調処理を行うディ
ジタル信号処理手段が用いるワークメモリをシリアルパ
ケットに対するシリアル・パラレル変換にも利用すると
き、ディジタル信号処理手段によるワークメモリのエリ
ア利用形態がどのようであっても（例えば、ディジタル
信号処理手段によるそのようなワークメモリの利用形態
がディジタル信号処理手段による変調・復調処理方式に
対して最適化若しくは固有化されていても）、そのよう
なワークメモリをシリアルパケットのパラレル変換の用
途にも利用可能とする自由度の高いアドレスマッピング
を行うことができる、シリアルパケットのパラレル変換
可能な半導体集積回路を提供することにある。
の変調処理、記録情報再生のための復調処理を行うディ
ジタル信号処理手段が用いるワークメモリをシリアルパ
ケットに対するシリアル・パラレル変換にも利用すると
き、ディジタル信号処理手段によるワークメモリのエリ
ア利用形態がどのようであっても（例えば、ディジタル
信号処理手段によるそのようなワークメモリの利用形態
がディジタル信号処理手段による変調・復調処理方式に
対して最適化若しくは固有化されていても）、そのよう
なワークメモリをシリアルパケットのパラレル変換の用
途にも利用可能とする自由度の高いアドレスマッピング
を行うことができる、シリアルパケットのパラレル変換
可能な半導体集積回路を提供することにある。
【００１３】本発明の更に別の目的は、ＩＰモジュール
データを用いて構成されるようなディジタル信号処理手
段等の他の回路モジュールによるワークメモリの固定的
な利用形態との間のアドレスマッピングに関する齟齬若
しくは不整合の発生を未然に防止してシリアルパケット
のパラレル変換が可能な半導体集積回路を提供すること
にある。
データを用いて構成されるようなディジタル信号処理手
段等の他の回路モジュールによるワークメモリの固定的
な利用形態との間のアドレスマッピングに関する齟齬若
しくは不整合の発生を未然に防止してシリアルパケット
のパラレル変換が可能な半導体集積回路を提供すること
にある。
【００１４】本発明のその他の目的は上記それぞれの目
的に係る半導体集積回路の設計の容易化に寄与すること
ができる当該半導体集積回路の回路モジュールデータを
格納したコンピュータ読取り可能な記録媒体を提供する
ことにある。
的に係る半導体集積回路の設計の容易化に寄与すること
ができる当該半導体集積回路の回路モジュールデータを
格納したコンピュータ読取り可能な記録媒体を提供する
ことにある。
【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１７】〔１〕すなわち、半導体集積回路は、メモ
リ（５）を利用して第１パケット領域（６１）及び第２
パケット領域（６２）を含むシリアルパケットのパラレ
ル変換が可能な変換処理回路（１２）を有する。
リ（５）を利用して第１パケット領域（６１）及び第２
パケット領域（６２）を含むシリアルパケットのパラレ
ル変換が可能な変換処理回路（１２）を有する。
【００１８】入力シリアルパケットに対する処理に着目
すると、前記変換処理回路は、第１メモリ領域（２５
Ａ）に入力シリアルパケットを格納し、入力シリアルパ
ケットに含まれる第１パケット領域の情報に基づいて第
２パケット領域の制御情報を第１メモリ領域から第２メ
モリ領域（２５Ｄ）に格納し、入力シリアルパケットに
含まれる第１パケット領域の情報に基づいて第２パケッ
ト領域のデータ情報を第１メモリ領域から第３メモリ領
域（２６）に格納する処理を行う制御部（３１，３２）
と、前記第１乃至第３メモリ領域を定義するレジスタ部
（３３）とを有する。
すると、前記変換処理回路は、第１メモリ領域（２５
Ａ）に入力シリアルパケットを格納し、入力シリアルパ
ケットに含まれる第１パケット領域の情報に基づいて第
２パケット領域の制御情報を第１メモリ領域から第２メ
モリ領域（２５Ｄ）に格納し、入力シリアルパケットに
含まれる第１パケット領域の情報に基づいて第２パケッ
ト領域のデータ情報を第１メモリ領域から第３メモリ領
域（２６）に格納する処理を行う制御部（３１，３２）
と、前記第１乃至第３メモリ領域を定義するレジスタ部
（３３）とを有する。
【００１９】入力シリアルパケットに対する処理と共に
出力シリアルパケットの生成にも着目すると、前記変換
処理回路は、第１メモリ領域に入力シリアルパケットを
格納し、入力シリアルパケットに含まれる第１パケット
領域の情報に基づいて第２パケット領域の制御情報を第
１メモリ領域から第２メモリ領域に格納し、入力シリア
ルパケットに含まれる第１パケット領域の情報に基づい
て第２パケット領域のデータ情報を第１メモリ領域から
第３メモリ領域に格納し、第３メモリ領域が保有する出
力すべきデータ情報に所定の機能情報を付加して生成し
た出力用シリアルパケットを第４メモリ領域（２５Ｂ）
に格納する処理を行う制御部（３１，３２）と、前記第
１乃至第４メモリ領域を定義するレジスタ部とを有す
る。出力すべきデータ情報に付加すべき機能情報は例え
ば第５メモリ領域（２５Ｃ）から選択してよい。
出力シリアルパケットの生成にも着目すると、前記変換
処理回路は、第１メモリ領域に入力シリアルパケットを
格納し、入力シリアルパケットに含まれる第１パケット
領域の情報に基づいて第２パケット領域の制御情報を第
１メモリ領域から第２メモリ領域に格納し、入力シリア
ルパケットに含まれる第１パケット領域の情報に基づい
て第２パケット領域のデータ情報を第１メモリ領域から
第３メモリ領域に格納し、第３メモリ領域が保有する出
力すべきデータ情報に所定の機能情報を付加して生成し
た出力用シリアルパケットを第４メモリ領域（２５Ｂ）
に格納する処理を行う制御部（３１，３２）と、前記第
１乃至第４メモリ領域を定義するレジスタ部とを有す
る。出力すべきデータ情報に付加すべき機能情報は例え
ば第５メモリ領域（２５Ｃ）から選択してよい。
【００２０】前記変換処理回路によれば、ＣＰＵ（６）
等による前記レジスタ部に対する初期設定内容にしたが
って前記メモリ上で前記第１乃至第４メモリ領域が定義
される。第１乃至第４メモリ領域のマッピングに対して
その一部に何らかの制限を受けることが予想される。例
えば、第３領域はこれに格納された入力シリアルパケッ
トのデータ情報を処理し或は出力シリアルパケットに付
加すべきデータ情報を処理する別の回路にとってバッフ
ァ領域として規定される必要がある場合、当該別の回路
によるアドレスマッピングの要請にしたがって第３メモ
リ領域を決定しなければならないこともある。そのよう
な場合であっても、例えば、第１、第２、第４領域のア
ドレスマッピングは上記制約の下で決定される第３メモ
リ領域のマッピングアドレスを避けて自由に決めればよ
い。要するに、所謂ＵＭＡ（ユニファイド・メモリ・ア
ーキテクチャ）のように、メモリに複数の異なる機能領
域をフレキシブルにマッピングして利用することが可能
である。
等による前記レジスタ部に対する初期設定内容にしたが
って前記メモリ上で前記第１乃至第４メモリ領域が定義
される。第１乃至第４メモリ領域のマッピングに対して
その一部に何らかの制限を受けることが予想される。例
えば、第３領域はこれに格納された入力シリアルパケッ
トのデータ情報を処理し或は出力シリアルパケットに付
加すべきデータ情報を処理する別の回路にとってバッフ
ァ領域として規定される必要がある場合、当該別の回路
によるアドレスマッピングの要請にしたがって第３メモ
リ領域を決定しなければならないこともある。そのよう
な場合であっても、例えば、第１、第２、第４領域のア
ドレスマッピングは上記制約の下で決定される第３メモ
リ領域のマッピングアドレスを避けて自由に決めればよ
い。要するに、所謂ＵＭＡ（ユニファイド・メモリ・ア
ーキテクチャ）のように、メモリに複数の異なる機能領
域をフレキシブルにマッピングして利用することが可能
である。
【００２１】このようにして第１乃至第４メモリ領域の
アドレスマッピングが決定された状態で、入力されたシ
リアルパケットはメモリ上の第１メモリ領域に順次格納
される。格納時には、メモリに対するアドレス管理単位
(例えばバイト単位のバイトアドレス)にしたがってシリ
アル情報は、例えば８ビット又は１６ビット単位に区切
られて第１メモリ領域に格納される。第１メモリ領域に
一時的に格納されたシリアルパケットの情報はそこから
読み出されて例えば８Ｂ１０Ｂなどの復号処理やＣＲＣ
エラー判定等が施され、パケットフォーマットで規定さ
れた第１パケット領域と第２パケット領域に分離され
る。第１パケット領域はオペレーションコード等の情報
を含み、その解読結果にしたがって、第２パケット領域
の内容が認識され、例えばＡＴＡ／ＡＴＡＰＩ等のパラ
レルＡＴＡ用のコマンドパケットやデータパケット等へ
の変換処理が実行され、第２メモリ領域には、ＡＴＡ／
ＡＴＡＰＩタスクファイルレジスタとして、パラメータ
やコマンドなどの制御情報が格納される。第２パケット
領域にデータ情報を含んでいれば第３メモリ領域にその
データ情報が格納される。第２メモリ領域に格納された
制御情報は例えばＡＴＡ／ＡＴＡＰＩインタフェースが
採用されたＤＶＤ−ＲＡＭドライブ等のディスクアクセ
ス情報又はドライブ制御情報として利用され、第３メモ
リ領域に格納されたデータ情報はディジタル信号処理回
路で変調されてＤＶＤ−ＲＡＭドライブ等に対するライ
トデータとして利用される。
アドレスマッピングが決定された状態で、入力されたシ
リアルパケットはメモリ上の第１メモリ領域に順次格納
される。格納時には、メモリに対するアドレス管理単位
(例えばバイト単位のバイトアドレス)にしたがってシリ
アル情報は、例えば８ビット又は１６ビット単位に区切
られて第１メモリ領域に格納される。第１メモリ領域に
一時的に格納されたシリアルパケットの情報はそこから
読み出されて例えば８Ｂ１０Ｂなどの復号処理やＣＲＣ
エラー判定等が施され、パケットフォーマットで規定さ
れた第１パケット領域と第２パケット領域に分離され
る。第１パケット領域はオペレーションコード等の情報
を含み、その解読結果にしたがって、第２パケット領域
の内容が認識され、例えばＡＴＡ／ＡＴＡＰＩ等のパラ
レルＡＴＡ用のコマンドパケットやデータパケット等へ
の変換処理が実行され、第２メモリ領域には、ＡＴＡ／
ＡＴＡＰＩタスクファイルレジスタとして、パラメータ
やコマンドなどの制御情報が格納される。第２パケット
領域にデータ情報を含んでいれば第３メモリ領域にその
データ情報が格納される。第２メモリ領域に格納された
制御情報は例えばＡＴＡ／ＡＴＡＰＩインタフェースが
採用されたＤＶＤ−ＲＡＭドライブ等のディスクアクセ
ス情報又はドライブ制御情報として利用され、第３メモ
リ領域に格納されたデータ情報はディジタル信号処理回
路で変調されてＤＶＤ−ＲＡＭドライブ等に対するライ
トデータとして利用される。
【００２２】また、出力用シリアルパケットの生成に利
用するデータ情報は例えばＣＤ―ＲＯＭやＤＶＤ―ＲＡ
Ｍ等のファーマットデータに対してディジタル信号処理
回路で復調された再生データであり、ＤＶＤ―ＲＡＭド
ライブのディジタル信号処理回路から第３メモリ領域に
格納される。第３メモリ領域のデータ情報には制御情報
若しくは機能情報が付加されて所定のパケットフォーマ
ットを満足するシリアルパケットとして第４メモリ領域
に格納される。第４メモリ領域からリードアクセスされ
たデータはシリアルパケットとしてビットシリアルにホ
スト装置に出力される。
用するデータ情報は例えばＣＤ―ＲＯＭやＤＶＤ―ＲＡ
Ｍ等のファーマットデータに対してディジタル信号処理
回路で復調された再生データであり、ＤＶＤ―ＲＡＭド
ライブのディジタル信号処理回路から第３メモリ領域に
格納される。第３メモリ領域のデータ情報には制御情報
若しくは機能情報が付加されて所定のパケットフォーマ
ットを満足するシリアルパケットとして第４メモリ領域
に格納される。第４メモリ領域からリードアクセスされ
たデータはシリアルパケットとしてビットシリアルにホ
スト装置に出力される。
【００２３】以上の如く、シリアルパケットを構成する
異なった機能情報の格納領域（第１パケット領域、第２
パケット領域の制御情報領域、第２パケット領域のデー
タ情報領域）に対して、メモリに複数の異なる機能領域
をフレキシブルにマッピングし、そこに必要な情報を振
り分けて、シリアルパケットのパラレル変換、即ち、シ
リアルパケットのインタフェースプロトコルを、パラレ
ルパケットのインタフェースプロトコルに変換すること
ができる。
異なった機能情報の格納領域（第１パケット領域、第２
パケット領域の制御情報領域、第２パケット領域のデー
タ情報領域）に対して、メモリに複数の異なる機能領域
をフレキシブルにマッピングし、そこに必要な情報を振
り分けて、シリアルパケットのパラレル変換、即ち、シ
リアルパケットのインタフェースプロトコルを、パラレ
ルパケットのインタフェースプロトコルに変換すること
ができる。
【００２４】これにより、シリアルパケットとして転送
される情報に対してデータ、コマンド等を認識して抽出
するような処理を、ＣＰＵによるソフトウェア処理で行
う場合、転送レートが高速のシリアルパケットを想定す
ると、シリアルパケットは一旦第１メモリ領域にバッフ
ァリングされ、その第１メモリ領域の大きさもフレキシ
ブルに決定できるから、ＣＰＵの負荷を増大させ難く、
シリアルパケットのパラレル変換がシステム全体の処理
能力に影響せず、或はシリアル転送の高速化を制限する
ことなく、シリアルパケットのパラレル変換が可能にな
る。
される情報に対してデータ、コマンド等を認識して抽出
するような処理を、ＣＰＵによるソフトウェア処理で行
う場合、転送レートが高速のシリアルパケットを想定す
ると、シリアルパケットは一旦第１メモリ領域にバッフ
ァリングされ、その第１メモリ領域の大きさもフレキシ
ブルに決定できるから、ＣＰＵの負荷を増大させ難く、
シリアルパケットのパラレル変換がシステム全体の処理
能力に影響せず、或はシリアル転送の高速化を制限する
ことなく、シリアルパケットのパラレル変換が可能にな
る。
【００２５】上記より、シリアルパケットとして転送さ
れる情報からデータ構造若しくはビット長が相異するデ
ータ、コマンド等を、後処理が便利なように、領域を分
けてメモリに一時的に格納することができる。例えば、
第２メモリ領域及び第３メモリ領域の指定をメモリアク
セス境界の制限を受けないように行っておけば、ＤＶＤ
−ＲＡＭドライブの変調及び復調用のディジタル信号処
理手段はメモリアクセス境界の制限を受けることなくシ
リアルパケットの制御情報やデータ情報をアクセスする
ことができ、データ処理の高速化を実現可能になる。
れる情報からデータ構造若しくはビット長が相異するデ
ータ、コマンド等を、後処理が便利なように、領域を分
けてメモリに一時的に格納することができる。例えば、
第２メモリ領域及び第３メモリ領域の指定をメモリアク
セス境界の制限を受けないように行っておけば、ＤＶＤ
−ＲＡＭドライブの変調及び復調用のディジタル信号処
理手段はメモリアクセス境界の制限を受けることなくシ
リアルパケットの制御情報やデータ情報をアクセスする
ことができ、データ処理の高速化を実現可能になる。
【００２６】上記より、情報記録のための変調処理、記
録情報再生のための復調処理を行うディジタル信号処理
手段としてのコーダ・デコーダ部が用いるワークメモリ
をシリアルパケットに対するパラレル変換等にも利用す
るとき、コーダ・デコーダ部によるそのようなワークメ
モリの利用形態がコーダ・デコーダ部による変調・復調
処理方式に対して最適化若しくは固有化されていても、
そのようなワークメモリをシリアルパケットのパラレル
変換などの他用途にも利用可能な、自由度の高いアドレ
スマッピングを行うことができる。
録情報再生のための復調処理を行うディジタル信号処理
手段としてのコーダ・デコーダ部が用いるワークメモリ
をシリアルパケットに対するパラレル変換等にも利用す
るとき、コーダ・デコーダ部によるそのようなワークメ
モリの利用形態がコーダ・デコーダ部による変調・復調
処理方式に対して最適化若しくは固有化されていても、
そのようなワークメモリをシリアルパケットのパラレル
変換などの他用途にも利用可能な、自由度の高いアドレ
スマッピングを行うことができる。
【００２７】上記により、単独で取り引きされるような
ＩＰモジュールデータを用いて構成されるディジタル信
号処理手段等の他の回路モジュールによるメモリの固定
的な利用形態との間で、アドレスマッピングに関する齟
齬若しくは不整合の発生を未然に防止することが容易で
ある。
ＩＰモジュールデータを用いて構成されるディジタル信
号処理手段等の他の回路モジュールによるメモリの固定
的な利用形態との間で、アドレスマッピングに関する齟
齬若しくは不整合の発生を未然に防止することが容易で
ある。
【００２８】〔２〕本発明に係る別の観点による半導体
集積回路は、メモリ（５）を利用して第１パケット領域
（６１）及び第２パケット領域（６２）を含むシリアル
パケットのパラレル変換が可能な変換処理回路（１２）
を有する。
集積回路は、メモリ（５）を利用して第１パケット領域
（６１）及び第２パケット領域（６２）を含むシリアル
パケットのパラレル変換が可能な変換処理回路（１２）
を有する。
【００２９】前記変換処理回路は、入力シリアルパケッ
トに対する処理に着目すると、入力シリアルパケットの
格納に割当てられる第１メモリ領域を指定する第１レジ
スタ手段（ＲｅｇＳ１，ＲｅｇＥ１）と、前記第１メモ
リ領域に格納されたシリアルパケットの第２パケット領
域の制御情報を格納するのに割当てられる第２メモリ領
域を指定する第２レジスタ手段（ＲｅｇＳ４，ＲｅｇＥ
４）と、前記第１メモリ領域に格納されたシリアルパケ
ットの第２パケット領域のデータ情報を格納する第３メ
モリ領域を指定する第３レジスタ手段（ＲｅｇＳ５）
と、前記第１乃至第３レジスタ手段の設定値に応じたメ
モリ領域に前記入力シリアルパケットの情報を格納する
制御を行う制御部（３１，３２）とを有する。前記制御
部は前記第１パケット領域の情報に基づいてその第２パ
ケット領域の制御情報とデータ情報を区別する。
トに対する処理に着目すると、入力シリアルパケットの
格納に割当てられる第１メモリ領域を指定する第１レジ
スタ手段（ＲｅｇＳ１，ＲｅｇＥ１）と、前記第１メモ
リ領域に格納されたシリアルパケットの第２パケット領
域の制御情報を格納するのに割当てられる第２メモリ領
域を指定する第２レジスタ手段（ＲｅｇＳ４，ＲｅｇＥ
４）と、前記第１メモリ領域に格納されたシリアルパケ
ットの第２パケット領域のデータ情報を格納する第３メ
モリ領域を指定する第３レジスタ手段（ＲｅｇＳ５）
と、前記第１乃至第３レジスタ手段の設定値に応じたメ
モリ領域に前記入力シリアルパケットの情報を格納する
制御を行う制御部（３１，３２）とを有する。前記制御
部は前記第１パケット領域の情報に基づいてその第２パ
ケット領域の制御情報とデータ情報を区別する。
【００３０】前記変換処理回路は、入力シリアルパケッ
トに対する処理と共に出力シリアルパケットの生成にも
着目すると、入力シリアルパケットの格納に割当てられ
る第１メモリ領域を指定する第１レジスタ手段（Ｒｅｇ
Ｓ１，ＲｅｇＥ１）と、前記第１メモリ領域に格納され
たシリアルパケットの第２パケット領域の制御情報を格
納するのに割当てられる第２メモリ領域を指定する第２
レジスタ手段（ＲｅｇＳ４，ＲｅｇＥ４）と、前記第１
メモリ領域に格納されたシリアルパケットの第２パケッ
ト領域のデータ情報及びシリアルパケットにより出力す
べきデータ情報を格納する第３メモリ領域を指定する第
３レジスタ手段（ＲｅｇＳ５）と、出力用シリアルパケ
ットを格納する第４メモリ領域を指定する第４レジスタ
手段（ＲｅｇＳ２，ＲｅｇＥ２）と、前記第１乃至第４
レジスタ手段による指定に応じたメモリ領域に前記入力
シリアルパケットの情報及び出力シリアルパケットを格
納する制御を行う制御部（３１，３２）とを有し、前記
制御部は前記第１パケット領域の情報に基づいてその第
２パケット領域の制御情報とデータ情報を区別する。
トに対する処理と共に出力シリアルパケットの生成にも
着目すると、入力シリアルパケットの格納に割当てられ
る第１メモリ領域を指定する第１レジスタ手段（Ｒｅｇ
Ｓ１，ＲｅｇＥ１）と、前記第１メモリ領域に格納され
たシリアルパケットの第２パケット領域の制御情報を格
納するのに割当てられる第２メモリ領域を指定する第２
レジスタ手段（ＲｅｇＳ４，ＲｅｇＥ４）と、前記第１
メモリ領域に格納されたシリアルパケットの第２パケッ
ト領域のデータ情報及びシリアルパケットにより出力す
べきデータ情報を格納する第３メモリ領域を指定する第
３レジスタ手段（ＲｅｇＳ５）と、出力用シリアルパケ
ットを格納する第４メモリ領域を指定する第４レジスタ
手段（ＲｅｇＳ２，ＲｅｇＥ２）と、前記第１乃至第４
レジスタ手段による指定に応じたメモリ領域に前記入力
シリアルパケットの情報及び出力シリアルパケットを格
納する制御を行う制御部（３１，３２）とを有し、前記
制御部は前記第１パケット領域の情報に基づいてその第
２パケット領域の制御情報とデータ情報を区別する。
【００３１】この変換処理回路の構成によっても前記
〔１〕と同様に、シリアルパケットを構成する異なった
機能情報の格納領域（第１パケット領域、第２パケット
領域の制御情報領域、第２パケット領域のデータ情報領
域）に対して、メモリに複数の異なる機能領域をフレキ
シブルにマッピングし、そこに必要な情報を振り分け
て、シリアルパケットのパラレル変換若しくはプロトコ
ル変換を行うことができる。
〔１〕と同様に、シリアルパケットを構成する異なった
機能情報の格納領域（第１パケット領域、第２パケット
領域の制御情報領域、第２パケット領域のデータ情報領
域）に対して、メモリに複数の異なる機能領域をフレキ
シブルにマッピングし、そこに必要な情報を振り分け
て、シリアルパケットのパラレル変換若しくはプロトコ
ル変換を行うことができる。
【００３２】前記第１パケット領域は、例えば、シリア
ルパケットのオペレーションコード、第１パケット領域
に後続の情報量を示す情報を含む。
ルパケットのオペレーションコード、第１パケット領域
に後続の情報量を示す情報を含む。
【００３３】前記シリアルパケットとしては、例えばシ
リアルＡＴＡＰＩ規格，ＵＳＢ規格、及びＩＥＥＥ１３
９４規格等を想定することができる。
リアルＡＴＡＰＩ規格，ＵＳＢ規格、及びＩＥＥＥ１３
９４規格等を想定することができる。
【００３４】〔３〕上記変換処理回路を採用した半導体
集積回路の設計を容易化するという観点による、コンピ
ュータ読取り可能な記録媒体（７１）は、半導体チップ
に形成されるべき半導体集積回路をコンピュータ（７
０）を用いて設計するための回路モジュールデータが前
記コンピュータにより読取り可能に記憶されている。前
記記録媒体に記憶された回路モジュールデータは、第１
パケット領域及び第１パケット領域を含むシリアルパケ
ットのパラレル変換が可能な変換処理回路を前記半導体
チップに形成する為の図形パターンデータ又は機能記述
データを含む。前記変換処理回路は、第１メモリ領域に
入力シリアルパケットを格納し、入力シリアルパケット
に含まれる第１パケット領域の情報に基づいて第２パケ
ット領域の制御情報を第１メモリ領域から第２メモリ領
域に格納し、入力シリアルパケットに含まれる第１パケ
ット領域の情報に基づいて第２パケット領域のデータ情
報を第１メモリ領域から第３メモリ領域に格納する処理
を行う制御部と、前記第１乃至第３メモリ領域を定義す
るレジスタ部とを有する。
集積回路の設計を容易化するという観点による、コンピ
ュータ読取り可能な記録媒体（７１）は、半導体チップ
に形成されるべき半導体集積回路をコンピュータ（７
０）を用いて設計するための回路モジュールデータが前
記コンピュータにより読取り可能に記憶されている。前
記記録媒体に記憶された回路モジュールデータは、第１
パケット領域及び第１パケット領域を含むシリアルパケ
ットのパラレル変換が可能な変換処理回路を前記半導体
チップに形成する為の図形パターンデータ又は機能記述
データを含む。前記変換処理回路は、第１メモリ領域に
入力シリアルパケットを格納し、入力シリアルパケット
に含まれる第１パケット領域の情報に基づいて第２パケ
ット領域の制御情報を第１メモリ領域から第２メモリ領
域に格納し、入力シリアルパケットに含まれる第１パケ
ット領域の情報に基づいて第２パケット領域のデータ情
報を第１メモリ領域から第３メモリ領域に格納する処理
を行う制御部と、前記第１乃至第３メモリ領域を定義す
るレジスタ部とを有する。
【００３５】入力シリアルパケットに対する処理と共に
出力シリアルパケットの生成にも着目すると、図形パタ
ーンデータ又は機能記述データが特定することになる前
記変換処理回路は、第１メモリ領域に入力シリアルパケ
ットを格納し、入力シリアルパケットに含まれる第１パ
ケット領域の情報に基づいて第１パケット領域の制御情
報を第１メモリ領域から第２メモリ領域に格納し、入力
シリアルパケットに含まれる第１パケット領域の情報に
基づいて第２パケット領域のデータ情報を第１メモリ領
域から第３メモリ領域に格納し、第３メモリ領域が保有
する出力すべきデータ情報に所定の機能情報を付加して
生成した出力用シリアルパケットを第４メモリ領域に格
納する処理を行う制御部と、前記第１乃至第４メモリ領
域を定義するレジスタ部とを有する。
出力シリアルパケットの生成にも着目すると、図形パタ
ーンデータ又は機能記述データが特定することになる前
記変換処理回路は、第１メモリ領域に入力シリアルパケ
ットを格納し、入力シリアルパケットに含まれる第１パ
ケット領域の情報に基づいて第１パケット領域の制御情
報を第１メモリ領域から第２メモリ領域に格納し、入力
シリアルパケットに含まれる第１パケット領域の情報に
基づいて第２パケット領域のデータ情報を第１メモリ領
域から第３メモリ領域に格納し、第３メモリ領域が保有
する出力すべきデータ情報に所定の機能情報を付加して
生成した出力用シリアルパケットを第４メモリ領域に格
納する処理を行う制御部と、前記第１乃至第４メモリ領
域を定義するレジスタ部とを有する。
【００３６】上記変換処理回路を採用した半導体集積回
路の設計もしくは製造の容易化に寄与するという観点に
よる、更に別のコンピュータ読取り可能な記録媒体（７
１）は、半導体集積回路をコンピュータ（７０）を用い
て設計するための回路モジュールデータが前記コンピュ
ータにより読取り可能に記憶されている。前記記録媒体
に記憶された回路モジュールデータは、第１パケット領
域及び第２パケット領域を含むシリアルパケットのパラ
レル変換が可能な変換処理回路を前記半導体チップに形
成する為の図形パターンデータ又は機能記述データを含
む。その変換処理回路は、入力シリアルパケットの格納
に割当てられる第１メモリ領域を指定する第１レジスタ
手段と、前記第１メモリ領域に格納されたシリアルパケ
ットの第２パケット領域の制御情報を格納するのに割当
てられる第２メモリ領域を指定する第２レジスタ手段
と、前記第１メモリ領域に格納されたシリアルパケット
の第２パケット領域のデータ情報を格納する第３メモリ
領域を指定する第３レジスタ手段と、前記第１乃至第３
レジスタ手段の設定値に応じたメモリ領域に前記入力シ
リアルパケットの情報を格納する制御を行う制御部とを
有し、前記制御部は前記第１パケット領域の情報に基づ
いてその第２パケット領域の制御情報とデータ情報を区
別するものである。
路の設計もしくは製造の容易化に寄与するという観点に
よる、更に別のコンピュータ読取り可能な記録媒体（７
１）は、半導体集積回路をコンピュータ（７０）を用い
て設計するための回路モジュールデータが前記コンピュ
ータにより読取り可能に記憶されている。前記記録媒体
に記憶された回路モジュールデータは、第１パケット領
域及び第２パケット領域を含むシリアルパケットのパラ
レル変換が可能な変換処理回路を前記半導体チップに形
成する為の図形パターンデータ又は機能記述データを含
む。その変換処理回路は、入力シリアルパケットの格納
に割当てられる第１メモリ領域を指定する第１レジスタ
手段と、前記第１メモリ領域に格納されたシリアルパケ
ットの第２パケット領域の制御情報を格納するのに割当
てられる第２メモリ領域を指定する第２レジスタ手段
と、前記第１メモリ領域に格納されたシリアルパケット
の第２パケット領域のデータ情報を格納する第３メモリ
領域を指定する第３レジスタ手段と、前記第１乃至第３
レジスタ手段の設定値に応じたメモリ領域に前記入力シ
リアルパケットの情報を格納する制御を行う制御部とを
有し、前記制御部は前記第１パケット領域の情報に基づ
いてその第２パケット領域の制御情報とデータ情報を区
別するものである。
【００３７】入力シリアルパケットに対する処理と共に
出力シリアルパケットの生成にも着目すると、図形パタ
ーンデータ又は機能記述データが特定することになる前
記変換処理回路は、入力シリアルパケットの格納に割当
てられる第１メモリ領域を指定する第１レジスタ手段
と、前記第１メモリ領域に格納されたシリアルパケット
の第２パケット領域の制御情報を格納するのに割当てら
れる第２メモリ領域を指定する第２レジスタ手段と、前
記第１メモリ領域に格納されたシリアルパケットの第２
パケット領域のデータ情報及びシリアルパケットにより
出力すべきデータ情報を格納する第３メモリ領域を指定
する第３レジスタ手段と、出力用シリアルパケットを格
納する第４メモリ領域を指定する第４レジスタ手段と、
前記第１乃至第４レジスタ手段の設定値に応じたメモリ
領域に前記入力シリアルパケットの情報及び出力シリア
ルパケットを格納する制御を行う制御部とを有し、前記
制御部は前記第１パケット領域の情報に基づいてその第
２パケット領域の制御情報とデータ情報を区別するもの
である。
出力シリアルパケットの生成にも着目すると、図形パタ
ーンデータ又は機能記述データが特定することになる前
記変換処理回路は、入力シリアルパケットの格納に割当
てられる第１メモリ領域を指定する第１レジスタ手段
と、前記第１メモリ領域に格納されたシリアルパケット
の第２パケット領域の制御情報を格納するのに割当てら
れる第２メモリ領域を指定する第２レジスタ手段と、前
記第１メモリ領域に格納されたシリアルパケットの第２
パケット領域のデータ情報及びシリアルパケットにより
出力すべきデータ情報を格納する第３メモリ領域を指定
する第３レジスタ手段と、出力用シリアルパケットを格
納する第４メモリ領域を指定する第４レジスタ手段と、
前記第１乃至第４レジスタ手段の設定値に応じたメモリ
領域に前記入力シリアルパケットの情報及び出力シリア
ルパケットを格納する制御を行う制御部とを有し、前記
制御部は前記第１パケット領域の情報に基づいてその第
２パケット領域の制御情報とデータ情報を区別するもの
である。
【００３８】上記記録媒体に格納されて提供される回路
モジュールデータを用いて半導体集積回路の設計を行え
ば、他のＩＰモジュールデータを用いて構成されるよう
なコーダ・デコーダ等の他の回路モジュールによるメモ
リの固定的な利用形態との間のアドレスマッピングに関
する齟齬若しくは不整合の発生を未然に防止することが
容易になる。したがって、上記変換処理回路を採用した
半導体集積回路の設計を容易化することができる。
モジュールデータを用いて半導体集積回路の設計を行え
ば、他のＩＰモジュールデータを用いて構成されるよう
なコーダ・デコーダ等の他の回路モジュールによるメモ
リの固定的な利用形態との間のアドレスマッピングに関
する齟齬若しくは不整合の発生を未然に防止することが
容易になる。したがって、上記変換処理回路を採用した
半導体集積回路の設計を容易化することができる。
【００３９】
【発明の実施の形態】図２には本発明に係る半導体集積
回路を適用したＤＶＤドライブの一例が示される。ＤＶ
Ｄドライブ１は、特に制限されないが、ＤＶＤ−ＲＯ
Ｍ、ＤＶＤ−ＲＡＭ、及びＣＤ−ＲＯＭ等のディスク３
をアクセス可能とするディスクドライブ装置であり、ホ
スト装置であるパーソナルコンピュータ（単にＰＣと記
す）２の周辺機器の一つとされる。ＤＶＤドライブ１と
ＰＣ２との間のデータ伝送にはシリアルＡＴＡのような
シリアルパケットを用いたインタフェース仕様が採用さ
れる。
回路を適用したＤＶＤドライブの一例が示される。ＤＶ
Ｄドライブ１は、特に制限されないが、ＤＶＤ−ＲＯ
Ｍ、ＤＶＤ−ＲＡＭ、及びＣＤ−ＲＯＭ等のディスク３
をアクセス可能とするディスクドライブ装置であり、ホ
スト装置であるパーソナルコンピュータ（単にＰＣと記
す）２の周辺機器の一つとされる。ＤＶＤドライブ１と
ＰＣ２との間のデータ伝送にはシリアルＡＴＡのような
シリアルパケットを用いたインタフェース仕様が採用さ
れる。
【００４０】ＤＶＤドライブ１は、特に制限されない
が、それぞれ半導体集積回路化されたディスクコントロ
ーラ４、メモリの一例であるＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）５、及びマイクロコンピュ
ータ６を備える。更に、リード・ライトヘッド、そのア
クチェータ、及びリード・ライトアンプなどを備えたリ
ード・ライトチャネル７が設けられている。図２ではデ
ィスクモータ等の駆動系及びそのサーボ制御系について
は図示を省略する。マイクロコンピュータ６はＣＰＵ
（中央処理装置）、その動作プログラム、ＣＰＵのワー
ク領域、及び適宜の入出力回路を備えて構成される。
が、それぞれ半導体集積回路化されたディスクコントロ
ーラ４、メモリの一例であるＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）５、及びマイクロコンピュ
ータ６を備える。更に、リード・ライトヘッド、そのア
クチェータ、及びリード・ライトアンプなどを備えたリ
ード・ライトチャネル７が設けられている。図２ではデ
ィスクモータ等の駆動系及びそのサーボ制御系について
は図示を省略する。マイクロコンピュータ６はＣＰＵ
（中央処理装置）、その動作プログラム、ＣＰＵのワー
ク領域、及び適宜の入出力回路を備えて構成される。
【００４１】ディスクコントローラ４は、特に制限され
ないが、ディスク３からの読取り情報に対する復調処
理、ディスクへ書込む情報の変調処理などのディジタル
信号処理を行うディジタル信号処理部（コーダ・デコー
ダ部若しくはコーデック（ＣＯＤＥＣ）部）１０、ＰＣ
２とシリアルケーブル１１で接続されたホストインタフ
ェース部１２、ＤＲＡＭコントローラ１３、マイコンイ
ンタフェース部１４、及びオーディオインタフェース部
１５等を備えて、単結晶シリコンなどの１個の半導体基
板（若しくは半導体チップ）に形成される。特に制限さ
れないが、ディジタル信号処理部１０は、変調処理用の
ディジタル信号処理プロセッサ手段（ＤＶＤ−ＤＳＰ）
１６、復調処理用のディジタル信号処理プロセッサ手段
（ＣＤ−ＤＳＰ）１７、復調された情報に対する誤り訂
正や同期信号検出等を行うＲＯＭデコーダ１８を、ハー
ドウェア及びソフトウェアによって実現している。
ないが、ディスク３からの読取り情報に対する復調処
理、ディスクへ書込む情報の変調処理などのディジタル
信号処理を行うディジタル信号処理部（コーダ・デコー
ダ部若しくはコーデック（ＣＯＤＥＣ）部）１０、ＰＣ
２とシリアルケーブル１１で接続されたホストインタフ
ェース部１２、ＤＲＡＭコントローラ１３、マイコンイ
ンタフェース部１４、及びオーディオインタフェース部
１５等を備えて、単結晶シリコンなどの１個の半導体基
板（若しくは半導体チップ）に形成される。特に制限さ
れないが、ディジタル信号処理部１０は、変調処理用の
ディジタル信号処理プロセッサ手段（ＤＶＤ−ＤＳＰ）
１６、復調処理用のディジタル信号処理プロセッサ手段
（ＣＤ−ＤＳＰ）１７、復調された情報に対する誤り訂
正や同期信号検出等を行うＲＯＭデコーダ１８を、ハー
ドウェア及びソフトウェアによって実現している。
【００４２】前記ＤＲＡＭコントローラ１３は前記ディ
ジタル信号処理部１０、ホストインタフェース部１２、
マイクロコンピュータ６からのアクセス要求に応答し
て、ＤＲＡＭ５に対するメモリサイクルの起動を制御す
る。ＤＲＡＭ５はディジタル信号処理部１０による変調
処理及び復調処理においてワーク領域そしてセクタデー
タ等の一時格納エリアとして、また、ホストインタフェ
ース部１２によるシリアルパケットのインタフェース制
御に際してバッファ領域そしてワーク領域として利用さ
れる。
ジタル信号処理部１０、ホストインタフェース部１２、
マイクロコンピュータ６からのアクセス要求に応答し
て、ＤＲＡＭ５に対するメモリサイクルの起動を制御す
る。ＤＲＡＭ５はディジタル信号処理部１０による変調
処理及び復調処理においてワーク領域そしてセクタデー
タ等の一時格納エリアとして、また、ホストインタフェ
ース部１２によるシリアルパケットのインタフェース制
御に際してバッファ領域そしてワーク領域として利用さ
れる。
【００４３】図１には前記ホストインタフェース部１２
の一例が示される。同図に示されるホストインタフェー
ス部１２は、特に制限されないが、シリアルパケットの
入出力に用いるシリアル入力ＦＩＦＯ２０及びシリアル
出力ＦＩＦＯ２１を有し、また、パラレルＡＴＡ／ＡＴ
ＡＰＩインタフェースによるパラレル入出力に用いるパ
ラレルＡＴＡ／ＡＴＡＰＩ入出力部２２を有する。シリ
アル入力ＦＩＦＯ２０及びシリアル出力ＦＩＦＯ２１に
よるシリアル入出力とパラレルＡＴＡ／ＡＴＡＰＩ入出
力部２２によるパラレル入出力の切換えはマルチプレク
サ（ＭＵＸ）２３で行う。マルチプレクサ２３にはプロ
トコル変換部２４及びバス４６が接続される。プロトコ
ル変換部２４の動作は、前記シリアル入出力又はパラレ
ル入出力に対するマルチプレクサ２３の切換え動作と共
に、マイクロコンピュータ６からの指示又は外部端子か
らの動作モードの指示に従って決定される。
の一例が示される。同図に示されるホストインタフェー
ス部１２は、特に制限されないが、シリアルパケットの
入出力に用いるシリアル入力ＦＩＦＯ２０及びシリアル
出力ＦＩＦＯ２１を有し、また、パラレルＡＴＡ／ＡＴ
ＡＰＩインタフェースによるパラレル入出力に用いるパ
ラレルＡＴＡ／ＡＴＡＰＩ入出力部２２を有する。シリ
アル入力ＦＩＦＯ２０及びシリアル出力ＦＩＦＯ２１に
よるシリアル入出力とパラレルＡＴＡ／ＡＴＡＰＩ入出
力部２２によるパラレル入出力の切換えはマルチプレク
サ（ＭＵＸ）２３で行う。マルチプレクサ２３にはプロ
トコル変換部２４及びバス４６が接続される。プロトコ
ル変換部２４の動作は、前記シリアル入出力又はパラレ
ル入出力に対するマルチプレクサ２３の切換え動作と共
に、マイクロコンピュータ６からの指示又は外部端子か
らの動作モードの指示に従って決定される。
【００４４】プロトコル変換部２４は、前記ＤＲＡＭ５
のプロトコル変換用領域２５及びコーデック用領域２６
を用いたシリアルパケットのパラレル変換及びシリアル
パケットの生成といったプロトコル変換制御等を行う。
例えば、プロトコル変換制御では、入力したシリアルパ
ケットのバッファリング、バッファリングされたシリア
ルパケットのコマンド解析、シリアルパケットに対する
情報抽出、抽出情報のバッファリング等によってシリア
ルパケットのパラレル変換を行い、また、バッファリン
グされた出力用データ情報の取りこみ、取り込んだデー
タ情報に対する機能情報の付加等によってシリアルパケ
ットの生成を行う。その時のバッファリングや情報抽出
処理に際してプロトコル変換部２４は、前記ＤＲＡＭ５
上で任意の領域のデータを任意の別領域に格納する所謂
ＵＭＡのような情報記憶処理もしくはメモリエリアのマ
ッピング処理を行う。
のプロトコル変換用領域２５及びコーデック用領域２６
を用いたシリアルパケットのパラレル変換及びシリアル
パケットの生成といったプロトコル変換制御等を行う。
例えば、プロトコル変換制御では、入力したシリアルパ
ケットのバッファリング、バッファリングされたシリア
ルパケットのコマンド解析、シリアルパケットに対する
情報抽出、抽出情報のバッファリング等によってシリア
ルパケットのパラレル変換を行い、また、バッファリン
グされた出力用データ情報の取りこみ、取り込んだデー
タ情報に対する機能情報の付加等によってシリアルパケ
ットの生成を行う。その時のバッファリングや情報抽出
処理に際してプロトコル変換部２４は、前記ＤＲＡＭ５
上で任意の領域のデータを任意の別領域に格納する所謂
ＵＭＡのような情報記憶処理もしくはメモリエリアのマ
ッピング処理を行う。
【００４５】そのような処理を行う前記プロトコル変換
部２４は、プロトコル変換のためのプロトコル変換シー
ケンス全体を制御する制御部３０と、プロトコル変換時
におけるデータ処理を行うデータ処理部４０とに大別さ
れる。
部２４は、プロトコル変換のためのプロトコル変換シー
ケンス全体を制御する制御部３０と、プロトコル変換時
におけるデータ処理を行うデータ処理部４０とに大別さ
れる。
【００４６】前記制御部３０は、前記プロトコル変換制
御のためのシーケンス制御とプロトコル変換用領域２５
のアドレスマッピング制御等を行う。この制御部３０
は、例えば、プロトコル変換シーケンスを制御するシー
ケンサ３１、メモリアクセス時のアクセスアドレスの演
算を行うアドレス演算部３２、及びＤＲＡＭ５における
プロトコル変換用領域２５のマッピングを定義するマッ
ピング用レジスタ部３３を有する。
御のためのシーケンス制御とプロトコル変換用領域２５
のアドレスマッピング制御等を行う。この制御部３０
は、例えば、プロトコル変換シーケンスを制御するシー
ケンサ３１、メモリアクセス時のアクセスアドレスの演
算を行うアドレス演算部３２、及びＤＲＡＭ５における
プロトコル変換用領域２５のマッピングを定義するマッ
ピング用レジスタ部３３を有する。
【００４７】前記データ処理部４０は、前記制御部３０
によるシーケンス制御とアドレスマッピング制御に基づ
いてシリアルパケットの分解・生成のためのコマンド解
析や情報抽出の操作を行う。このデータ処理部４０は、
例えば、プロトコル変換時のデータ格納用入出力ＦＩＦ
Ｏ４１、プロトコル変換時における符号化復号処理を行
う符号化・復号部４２、シリアル入力データのエラー検
出及びシリアル出力データへのエラーチェックコードの
付加機能を実現するＣＲＣ演算部４３、シリアルデータ
／パラレルデータ変換時のアライメント操作用のビット
シフト回路４４、復号されたシリアル入力データが保有
するオペレーションコードを検出するコード検出部４５
を有する。
によるシーケンス制御とアドレスマッピング制御に基づ
いてシリアルパケットの分解・生成のためのコマンド解
析や情報抽出の操作を行う。このデータ処理部４０は、
例えば、プロトコル変換時のデータ格納用入出力ＦＩＦ
Ｏ４１、プロトコル変換時における符号化復号処理を行
う符号化・復号部４２、シリアル入力データのエラー検
出及びシリアル出力データへのエラーチェックコードの
付加機能を実現するＣＲＣ演算部４３、シリアルデータ
／パラレルデータ変換時のアライメント操作用のビット
シフト回路４４、復号されたシリアル入力データが保有
するオペレーションコードを検出するコード検出部４５
を有する。
【００４８】図３にはＤＲＡＭ５のプロトコル変換用領
域２５及びコーデック用領域２６に対する領域分割の態
様が例示される。
域２５及びコーデック用領域２６に対する領域分割の態
様が例示される。
【００４９】プロトコル変換用領域２５は、シリアル入
力データ格納領域（第１メモリ領域）２５Ａ、シリアル
出力データ格納領域（第４メモリ領域）２５Ｂ、シリア
ル出力用固定パターン格納領域（第５メモリ領域）２５
Ｃ、タスクファイルレジスタ領域（第２メモリ領域）２
５Ｄに分割される。各領域２５Ａ〜２５Ｄは前記マッピ
ング用レジスタ部３３のレジスタ設定値にしたがって決
定され、ここでは各領域２５Ａ〜２５Ｄは、そのスター
トアドレスレジスタＲｅｇＳ１〜ＲｅｇＳ４とエンドア
ドレスレジスタＲｅｇＳ１〜ＲｅｇＥ４の設定値によっ
て規定される。前記レジスタＲｅｇＳ１，ＲｅｇＥ１は
シリアル入力データ格納領域２５Ａを指定する第１レジ
スタ手段、前記レジスタＲｅｇＳ４，ＲｅｇＥ４は前記
タスクファイルレジスタ領域２５Ｄを指定する第２レジ
スタ手段、前記レジスタＲｅｇＳ２，ＲｅｇＥ２はシリ
アル出力データ格納領域２５Ｂを指定する第４レジスタ
手段、前記レジスタＲｅｇＳ３，ＲｅｇＥ３はシリアル
出力用固定パターン格納領域を指定する第５レジスタ手
段を構成する。
力データ格納領域（第１メモリ領域）２５Ａ、シリアル
出力データ格納領域（第４メモリ領域）２５Ｂ、シリア
ル出力用固定パターン格納領域（第５メモリ領域）２５
Ｃ、タスクファイルレジスタ領域（第２メモリ領域）２
５Ｄに分割される。各領域２５Ａ〜２５Ｄは前記マッピ
ング用レジスタ部３３のレジスタ設定値にしたがって決
定され、ここでは各領域２５Ａ〜２５Ｄは、そのスター
トアドレスレジスタＲｅｇＳ１〜ＲｅｇＳ４とエンドア
ドレスレジスタＲｅｇＳ１〜ＲｅｇＥ４の設定値によっ
て規定される。前記レジスタＲｅｇＳ１，ＲｅｇＥ１は
シリアル入力データ格納領域２５Ａを指定する第１レジ
スタ手段、前記レジスタＲｅｇＳ４，ＲｅｇＥ４は前記
タスクファイルレジスタ領域２５Ｄを指定する第２レジ
スタ手段、前記レジスタＲｅｇＳ２，ＲｅｇＥ２はシリ
アル出力データ格納領域２５Ｂを指定する第４レジスタ
手段、前記レジスタＲｅｇＳ３，ＲｅｇＥ３はシリアル
出力用固定パターン格納領域を指定する第５レジスタ手
段を構成する。
【００５０】前記コーデック用領域２６は、特に制限さ
れないが、コーデック部１０によって復調処理されるべ
きデータ情報又は変調されたデータ情報がセクタ単位で
格納されるコーデック固有のバッファ領域もしくはワー
ク領域とされ、図には便宜上２セクタ分のデータ情報を
格納可能な２個の領域２６Ａ，２６Ｂが確保可能になっ
ている。前記コーデック用領域２６に格納されたデータ
情報を復調するときのリード動作、変調されたデータ情
報をコーデック用領域２６にライトアクセスするときの
アクセス制御は、特に制限されないが、コーデック部１
０が行う。一方、入力シリアルパケットから切出された
データ情報をコーデック用領域２６にライトするアクセ
ス、及びコーデック部１０が復調してコーデック用領域
２６にライトしたデータ情報のリードアクセスはプロト
コル変換部２４が行う。図３の例では、プロトコル変換
部２４はコーデック用領域２６を規定するためにレジス
タＲｅｇＳ５（第３レジスタ手段）を備える。各領域２
６Ａ，２６Ｂのサイズはデータのセクタサイズから決ま
るシステム上の固定値とされ、この例では特にサイズを
指定するレジスタは図示されていない。
れないが、コーデック部１０によって復調処理されるべ
きデータ情報又は変調されたデータ情報がセクタ単位で
格納されるコーデック固有のバッファ領域もしくはワー
ク領域とされ、図には便宜上２セクタ分のデータ情報を
格納可能な２個の領域２６Ａ，２６Ｂが確保可能になっ
ている。前記コーデック用領域２６に格納されたデータ
情報を復調するときのリード動作、変調されたデータ情
報をコーデック用領域２６にライトアクセスするときの
アクセス制御は、特に制限されないが、コーデック部１
０が行う。一方、入力シリアルパケットから切出された
データ情報をコーデック用領域２６にライトするアクセ
ス、及びコーデック部１０が復調してコーデック用領域
２６にライトしたデータ情報のリードアクセスはプロト
コル変換部２４が行う。図３の例では、プロトコル変換
部２４はコーデック用領域２６を規定するためにレジス
タＲｅｇＳ５（第３レジスタ手段）を備える。各領域２
６Ａ，２６Ｂのサイズはデータのセクタサイズから決ま
るシステム上の固定値とされ、この例では特にサイズを
指定するレジスタは図示されていない。
【００５１】特に制限されないが、前記コーデック用領
域２６はコーデック部１０によるディジタル信号処理ア
ルゴリズム等の要請から最適化されたアドレスマッピン
グが規定され、その空きエリアがプロトコル変換用領域
２５として利用可能になる。要するに、元々パラレルＡ
ＴＡ／ＡＴＡＰＩインタフェースでコーデック部１０の
ワークメモリ若しくはバッファメモリとして利用されて
いたＤＲＡＭ５若しくはそのマッピングアドレスの空き
アドレスエリアをシリアルＡＴＡインタフェースによる
プロトコル変換に流用しようとするものである。そのよ
うな場合であっても、前記領域２５Ａ〜２５Ｄのアドレ
スマッピングは、前記マッピング用レジスタ部３３に適
当に値を設定することにより、上記制約の下で決定され
るコーデック用領域２６のマッピングアドレスを避けて
自由に決めることができる。したがて、所謂ＵＭＡ（ユ
ニファイド・メモリ・アーキテクチャ）のように、ＤＲ
ＡＭ５に複数の異なる機能領域としてプロトコル変換用
領域２５をフレキシブルにマッピングして利用すること
が可能になる。
域２６はコーデック部１０によるディジタル信号処理ア
ルゴリズム等の要請から最適化されたアドレスマッピン
グが規定され、その空きエリアがプロトコル変換用領域
２５として利用可能になる。要するに、元々パラレルＡ
ＴＡ／ＡＴＡＰＩインタフェースでコーデック部１０の
ワークメモリ若しくはバッファメモリとして利用されて
いたＤＲＡＭ５若しくはそのマッピングアドレスの空き
アドレスエリアをシリアルＡＴＡインタフェースによる
プロトコル変換に流用しようとするものである。そのよ
うな場合であっても、前記領域２５Ａ〜２５Ｄのアドレ
スマッピングは、前記マッピング用レジスタ部３３に適
当に値を設定することにより、上記制約の下で決定され
るコーデック用領域２６のマッピングアドレスを避けて
自由に決めることができる。したがて、所謂ＵＭＡ（ユ
ニファイド・メモリ・アーキテクチャ）のように、ＤＲ
ＡＭ５に複数の異なる機能領域としてプロトコル変換用
領域２５をフレキシブルにマッピングして利用すること
が可能になる。
【００５２】図４には前記プロトコル変換用領域２５及
びコーデック用領域２６に対する領域分割の別の態様が
例示される。図４のように２個のコーデック領域２６
Ａ，２６Ｂが離隔してマッピングされる場合、その間の
領域にプロトコル変換用領域２５の前記各領域２５Ａ〜
２５Ｄを配置してもよい。ここではプロトコル変換用領
域２５の前記各領域２５Ａ〜２５Ｄを定義するのに、ス
タートアドレスレジスタＲｅｇＳ１〜ＲｅｇＳ４、領域
の縦サイズを規定するハイトレジスタＲｅｇＨ１〜Ｒｅ
ｇＨ４、領域の横サイズを規定するウィルスレジスタＲ
ｅｇＷ１〜ＲｅｇＷ４を用いる。前記レジスタＲｅｇＳ
１，ＲｅｇＨ１，ＲｅｇＷ１はシリアル入力データ格納
領域２５Ａを指定する第１レジスタ手段、前記レジスタ
ＲｅｇＳ４，ＲｅｇＨ４，ＲｅｇＷ４は前記タスクファ
イルレジスタ領域２５Ｄを指定する第２レジスタ手段、
前記レジスタＲｅｇＳ３，ＲｅｇＨ３，ＲｅｇＷ３はシ
リアル出力データ格納領域２５Ｃを指定する第４レジス
タ手段、前記レジスタＲｅｇＳ２，ＲｅｇＨ２，Ｒｅｇ
Ｗ２はシリアル出力用固定パターン格納領域を指定する
第５レジスタ手段を構成する。
びコーデック用領域２６に対する領域分割の別の態様が
例示される。図４のように２個のコーデック領域２６
Ａ，２６Ｂが離隔してマッピングされる場合、その間の
領域にプロトコル変換用領域２５の前記各領域２５Ａ〜
２５Ｄを配置してもよい。ここではプロトコル変換用領
域２５の前記各領域２５Ａ〜２５Ｄを定義するのに、ス
タートアドレスレジスタＲｅｇＳ１〜ＲｅｇＳ４、領域
の縦サイズを規定するハイトレジスタＲｅｇＨ１〜Ｒｅ
ｇＨ４、領域の横サイズを規定するウィルスレジスタＲ
ｅｇＷ１〜ＲｅｇＷ４を用いる。前記レジスタＲｅｇＳ
１，ＲｅｇＨ１，ＲｅｇＷ１はシリアル入力データ格納
領域２５Ａを指定する第１レジスタ手段、前記レジスタ
ＲｅｇＳ４，ＲｅｇＨ４，ＲｅｇＷ４は前記タスクファ
イルレジスタ領域２５Ｄを指定する第２レジスタ手段、
前記レジスタＲｅｇＳ３，ＲｅｇＨ３，ＲｅｇＷ３はシ
リアル出力データ格納領域２５Ｃを指定する第４レジス
タ手段、前記レジスタＲｅｇＳ２，ＲｅｇＨ２，Ｒｅｇ
Ｗ２はシリアル出力用固定パターン格納領域を指定する
第５レジスタ手段を構成する。
【００５３】前記コーデック用領域２６の２個の離隔さ
れた領域２６Ａ，２６Ｂをそれぞれ規定するためにスタ
ートアドレスレジスタＲｅｇＳ５Ａ，Ｒｅｇ５Ｂ（第３
レジスタ手段）を備える。各領域２６Ａ，２６Ｂのサイ
ズはデータのセクタサイズから決まるシステム上の固定
値とされ、この例では特に領域サイズを指定するレジス
タは図示されていない。
れた領域２６Ａ，２６Ｂをそれぞれ規定するためにスタ
ートアドレスレジスタＲｅｇＳ５Ａ，Ｒｅｇ５Ｂ（第３
レジスタ手段）を備える。各領域２６Ａ，２６Ｂのサイ
ズはデータのセクタサイズから決まるシステム上の固定
値とされ、この例では特に領域サイズを指定するレジス
タは図示されていない。
【００５４】図４の領域指定手法においても図３と同様
に、前記領域２６のアドレスマッピングがコーデック部
１０のディジタル信号処理アルゴリズム等による制約の
下で決定されるという事情があっても、コーデック用領
域２６のマッピングアドレスを避けてプロトコル変換用
領域２５を自由に決めることができる。
に、前記領域２６のアドレスマッピングがコーデック部
１０のディジタル信号処理アルゴリズム等による制約の
下で決定されるという事情があっても、コーデック用領
域２６のマッピングアドレスを避けてプロトコル変換用
領域２５を自由に決めることができる。
【００５５】次に、プロトコル変換部２４によるシリア
ルパケットのパラレル変換処理の動作を説明する。ここ
では、プロトコル変換用領域２５のアドレスマッピング
に図３のマッピングを採用するものとする。
ルパケットのパラレル変換処理の動作を説明する。ここ
では、プロトコル変換用領域２５のアドレスマッピング
に図３のマッピングを採用するものとする。
【００５６】図５にはシリアルパケットのパラレル変換
処理の動作フローが例示される。ホストインターフェー
ス１２に入力されたシリアルパケットＰＡＣＫＥＴは、
シリアル入力データ用ＦＩＦＯ２０、ＭＵＸ２３、メモ
リコントローラ１３を経てシリアル入力データ格納領域
２５Ａに順次先頭から書き込まれる。ライトアドレスの
生成はアドレス演算部３２が生成する。図５にはシリア
ル入力データ格納領域２５Ａが１６ビット幅で図示さ
れ、そこに２個のシリアルパケット（シリアル入力パケ
ット１、シリアル入力パケット２）を格納した状態が例
示されている。シリアルパケットＰＡＣＫＥＴは随時格
納され、パケット情報の格納アドレスが領域２５Ａの終
了アドレス（エンドアドレス）に達すると、シーケンサ
３１はアドレス演算部３２に領域２５Ａのアクセスアド
レスとしてレジスタＲｅｇＳ１のスタートアドレスをリ
ロードすることにより、再びシリアル入力データ格納領
域２５Ａの先頭アドレスからシリアル入力データを格納
する。
処理の動作フローが例示される。ホストインターフェー
ス１２に入力されたシリアルパケットＰＡＣＫＥＴは、
シリアル入力データ用ＦＩＦＯ２０、ＭＵＸ２３、メモ
リコントローラ１３を経てシリアル入力データ格納領域
２５Ａに順次先頭から書き込まれる。ライトアドレスの
生成はアドレス演算部３２が生成する。図５にはシリア
ル入力データ格納領域２５Ａが１６ビット幅で図示さ
れ、そこに２個のシリアルパケット（シリアル入力パケ
ット１、シリアル入力パケット２）を格納した状態が例
示されている。シリアルパケットＰＡＣＫＥＴは随時格
納され、パケット情報の格納アドレスが領域２５Ａの終
了アドレス（エンドアドレス）に達すると、シーケンサ
３１はアドレス演算部３２に領域２５Ａのアクセスアド
レスとしてレジスタＲｅｇＳ１のスタートアドレスをリ
ロードすることにより、再びシリアル入力データ格納領
域２５Ａの先頭アドレスからシリアル入力データを格納
する。
【００５７】領域２５Ａにシリアルパケットが格納開始
されると、これをトリガーとして、プロトコル変換部２
４のシーケンサ３１は、領域２５Ａの開始アドレスから
順次データを読み出し、データ処理部４０の入出力ＦＩ
ＦＯ４１に送る。入出力ＦＩＦＯ４１に内部転送された
データは符号化されたままのシリアルパケットの情報Ｄ
ＡＴＡ１である。符号化・復号部４２はそのシリアルパ
ケット情報を例えば８Ｂ１０Ｂ変換により復号する（Ｓ
１）。ＤＡＴＡ２は復号されたシリアルパケット情報を
意味する。次に、復号されたシリアルパケット情報ＤＡ
ＴＡ２は、ＣＲＣ演算部４３に入力され、シリアルパケ
ットの転送エラー検出処理が行われる（Ｓ２）。ＤＡＴ
Ａ３はＣＲＣエラー検出・訂正処理を経たシリアルパケ
ット情報を意味する。
されると、これをトリガーとして、プロトコル変換部２
４のシーケンサ３１は、領域２５Ａの開始アドレスから
順次データを読み出し、データ処理部４０の入出力ＦＩ
ＦＯ４１に送る。入出力ＦＩＦＯ４１に内部転送された
データは符号化されたままのシリアルパケットの情報Ｄ
ＡＴＡ１である。符号化・復号部４２はそのシリアルパ
ケット情報を例えば８Ｂ１０Ｂ変換により復号する（Ｓ
１）。ＤＡＴＡ２は復号されたシリアルパケット情報を
意味する。次に、復号されたシリアルパケット情報ＤＡ
ＴＡ２は、ＣＲＣ演算部４３に入力され、シリアルパケ
ットの転送エラー検出処理が行われる（Ｓ２）。ＤＡＴ
Ａ３はＣＲＣエラー検出・訂正処理を経たシリアルパケ
ット情報を意味する。
【００５８】シリアルパケット情報ＤＡＴＡ３は、第１
パケット領域６１、第２パケット領域６２及びＣＲＣ領
域６３を有する。第１パケット領域６１はシリアルパケ
ットのオペレーションコード（コード）、フラグ、第１
パケット領域の後続データ量を示す転送語数データ等を
保有する。第２パケット領域６２はデータ情報と制御情
報を保有する。データ情報は例えばディスクへのライト
データ等である。制御情報はディスクアクセス動作を特
定するコマンドやファイル名などのアクセス制御情報で
あり、タスクファイルレジスタへの設定情報に相当す
る。
パケット領域６１、第２パケット領域６２及びＣＲＣ領
域６３を有する。第１パケット領域６１はシリアルパケ
ットのオペレーションコード（コード）、フラグ、第１
パケット領域の後続データ量を示す転送語数データ等を
保有する。第２パケット領域６２はデータ情報と制御情
報を保有する。データ情報は例えばディスクへのライト
データ等である。制御情報はディスクアクセス動作を特
定するコマンドやファイル名などのアクセス制御情報で
あり、タスクファイルレジスタへの設定情報に相当す
る。
【００５９】前記シリアルパケット情報ＤＡＴＡ３は前
記コード検出部４５に入力され、オペレーションコード
が解読され、その解読結果に応ずる制御動作がシーケン
サ３１に指示され、ヘッダとしての第１パケット領域６
１のその他の情報がシーケンサ３１及びアドレス演算部
３２に内部転送される（Ｓ３）。
記コード検出部４５に入力され、オペレーションコード
が解読され、その解読結果に応ずる制御動作がシーケン
サ３１に指示され、ヘッダとしての第１パケット領域６
１のその他の情報がシーケンサ３１及びアドレス演算部
３２に内部転送される（Ｓ３）。
【００６０】シーケンサ３１は、オペレーションコード
によって決定されたシーケンスを実行するため、ヘッダ
ー構造を解析する。解析する内容は、転送データおよび
タスクファイルレジスタ設定値等の第２パケット領域が
保有するデータ位置及びデータ数の把握等である。この
ヘッダ構造の解析により、第２パケット領域の情報はビ
ットシフト回路４４に入力され、その情報の先頭がバイ
トアドレスの境界に来るように、データアライメント
（データシフト動作）が行なわれる（Ｓ４）。アライメ
ントされた第２パケット領域のデータ情報である転送デ
ータ情報及び／又は第２パケット領域の制御情報である
タスクファイルレジスタ設定値情報は入出力ＦＩＦＯ４
１に一時的に保持される（Ｓ５）。ＦＩＦＯ４１に一時
的に保持された制御情報はＤＲＡＭ５のタスクファイル
レジスタ領域２５Ｄに格納され（Ｓ６）、ディスクへの
書込みデータとしてのデータ情報はコーデック用領域２
６に格納される（Ｓ７）。この時の格納先アドレスは、
シーケンサ３１がアドレス演算部３２にマッピング用レ
ジスタ部３３の設定値を参照させて、制御される。
によって決定されたシーケンスを実行するため、ヘッダ
ー構造を解析する。解析する内容は、転送データおよび
タスクファイルレジスタ設定値等の第２パケット領域が
保有するデータ位置及びデータ数の把握等である。この
ヘッダ構造の解析により、第２パケット領域の情報はビ
ットシフト回路４４に入力され、その情報の先頭がバイ
トアドレスの境界に来るように、データアライメント
（データシフト動作）が行なわれる（Ｓ４）。アライメ
ントされた第２パケット領域のデータ情報である転送デ
ータ情報及び／又は第２パケット領域の制御情報である
タスクファイルレジスタ設定値情報は入出力ＦＩＦＯ４
１に一時的に保持される（Ｓ５）。ＦＩＦＯ４１に一時
的に保持された制御情報はＤＲＡＭ５のタスクファイル
レジスタ領域２５Ｄに格納され（Ｓ６）、ディスクへの
書込みデータとしてのデータ情報はコーデック用領域２
６に格納される（Ｓ７）。この時の格納先アドレスは、
シーケンサ３１がアドレス演算部３２にマッピング用レ
ジスタ部３３の設定値を参照させて、制御される。
【００６１】上記シリアルパケットのパラレル変換処理
により、図６に示されるように、入力されたシリアルパ
ケットに対して復号されたシリアルパケットに含まれる
データ情報はコーデック用領域２６Ａに、制御情報はタ
スクファイルレジスタ領域２５Ｄに格納される。格納さ
れた状態は、パラレルＡＴＡ／ＡＴＡＰＩインタフェー
スで入力されて蓄えられたデータフォーマットと等価で
ある。前記タスクファイルレジスタ領域２５Ｄに格納さ
れたパラメータやコマンドなどの制御情報は例えばＡＴ
Ａ／ＡＴＡＰＩインタフェースが採用されたＤＶＤ−Ｒ
ＡＭドライブ等のディスクアクセス情報又はドライブ制
御情報として利用され、コーデック用領域２６Ａに格納
されたデータ情報はコーデック部１０で変調されてＤＶ
Ｄ−ＲＡＭドライブ等に対するライトデータとして利用
される。
により、図６に示されるように、入力されたシリアルパ
ケットに対して復号されたシリアルパケットに含まれる
データ情報はコーデック用領域２６Ａに、制御情報はタ
スクファイルレジスタ領域２５Ｄに格納される。格納さ
れた状態は、パラレルＡＴＡ／ＡＴＡＰＩインタフェー
スで入力されて蓄えられたデータフォーマットと等価で
ある。前記タスクファイルレジスタ領域２５Ｄに格納さ
れたパラメータやコマンドなどの制御情報は例えばＡＴ
Ａ／ＡＴＡＰＩインタフェースが採用されたＤＶＤ−Ｒ
ＡＭドライブ等のディスクアクセス情報又はドライブ制
御情報として利用され、コーデック用領域２６Ａに格納
されたデータ情報はコーデック部１０で変調されてＤＶ
Ｄ−ＲＡＭドライブ等に対するライトデータとして利用
される。
【００６２】次に、シリアルパケットの出力処理につい
て説明する。ここでは、プロトコル変換用領域２５のア
ドレスマッピングとして図３のマッピングを採用するも
のとする。
て説明する。ここでは、プロトコル変換用領域２５のア
ドレスマッピングとして図３のマッピングを採用するも
のとする。
【００６３】図７にはシリアルパケットの出力処理フロ
ーが例示される。ＰＣ（ホスト装置）２へのデータリー
ドコマンドが発行された場合、シーケンサ３１はマイコ
ンインタフェース部１４を介して、マイクロコンピュー
タ６にコーデック部１０を介してディスクからの読取り
データに対する復調要求を発行する。コーデック部１０
はディスクからの読取りデータに対して復調を行い、復
調されたデータ情報はＤＲＡＭコントローラ１３を介し
てコーデック用領域２６に格納される。このデータ情報
に付随すべきパラメータなどの制御情報はタスクファイ
ルレジスタ領域２５Ｄに格納される。コーデック用領域
２６又は／及びタスクファイルレジスタ領域２５Ｄへの
転送データ格納終了信号をトリガーとして、プロトコル
変換部２４のシーケンサ３１が、アドレス演算部３２を
利用して、コーデック用領域２６又は／及びタスクファ
イルレジスタ領域２５Ｄから順次データ情報又は／及び
制御情報を読み出し、プロトコル変換部２４内の入出力
ＦＩＦＯ４１に一時的に格納する。ＦＩＦＯ４１に格納
された情報ＤＡＴＡ１１は第２パケット領域６２を構成
すべき情報とされる。入出力ＦＩＦＯ４１に格納された
データ情報又は／及び制御情報は、ビットシフト回路４
４に入力されてアライメントされる（Ｓ１１）。更に、
シリアル出力用固定パターン格納領域２５Ｃから読み出
した、シリアルパケット用の機能情報がヘッダー情報と
して第１パケット領域６１に付加される（Ｓ１２）。Ｄ
ＡＴＡ１２は符号化前のシリアルパケットの情報におけ
る第１パケット領域６１及び第２パケット領域６２の情
報である。次に、前記ヘッダ部とデータ情報部に転送エ
ラーチェックコード（ＣＲＣコード）を付加するため
に、それら情報がＣＲＣ演算部４３に入力され、シリア
ルパケットの最後にＣＲＣコードが付加される（Ｓ１
３）。ＣＲＣコードが付加されたシリアルパケットの情
報ＤＡＴＡ１３は、符号化復号部４２で、８Ｂ１０Ｂ符
号処理が行なわれ（Ｓ１４）、符号化された情報がシリ
アル出力データＤＡＴＡ１４として出力ＦＩＦＯ４１に
一旦格納され、ＤＲＡＭコントローラ１３を介して、シ
リアル出力データ格納領域２５Ｂに転送される（Ｓ１
５）。シリアル出力データ格納領域２５Ｂに格納された
シリアルパケットは、マルチプレクサ２３、シリアル出
力データ用ＦＩＦＯ２１を介してシリアル出力ポートか
らＰＣ２に転送される（Ｓ１６）。
ーが例示される。ＰＣ（ホスト装置）２へのデータリー
ドコマンドが発行された場合、シーケンサ３１はマイコ
ンインタフェース部１４を介して、マイクロコンピュー
タ６にコーデック部１０を介してディスクからの読取り
データに対する復調要求を発行する。コーデック部１０
はディスクからの読取りデータに対して復調を行い、復
調されたデータ情報はＤＲＡＭコントローラ１３を介し
てコーデック用領域２６に格納される。このデータ情報
に付随すべきパラメータなどの制御情報はタスクファイ
ルレジスタ領域２５Ｄに格納される。コーデック用領域
２６又は／及びタスクファイルレジスタ領域２５Ｄへの
転送データ格納終了信号をトリガーとして、プロトコル
変換部２４のシーケンサ３１が、アドレス演算部３２を
利用して、コーデック用領域２６又は／及びタスクファ
イルレジスタ領域２５Ｄから順次データ情報又は／及び
制御情報を読み出し、プロトコル変換部２４内の入出力
ＦＩＦＯ４１に一時的に格納する。ＦＩＦＯ４１に格納
された情報ＤＡＴＡ１１は第２パケット領域６２を構成
すべき情報とされる。入出力ＦＩＦＯ４１に格納された
データ情報又は／及び制御情報は、ビットシフト回路４
４に入力されてアライメントされる（Ｓ１１）。更に、
シリアル出力用固定パターン格納領域２５Ｃから読み出
した、シリアルパケット用の機能情報がヘッダー情報と
して第１パケット領域６１に付加される（Ｓ１２）。Ｄ
ＡＴＡ１２は符号化前のシリアルパケットの情報におけ
る第１パケット領域６１及び第２パケット領域６２の情
報である。次に、前記ヘッダ部とデータ情報部に転送エ
ラーチェックコード（ＣＲＣコード）を付加するため
に、それら情報がＣＲＣ演算部４３に入力され、シリア
ルパケットの最後にＣＲＣコードが付加される（Ｓ１
３）。ＣＲＣコードが付加されたシリアルパケットの情
報ＤＡＴＡ１３は、符号化復号部４２で、８Ｂ１０Ｂ符
号処理が行なわれ（Ｓ１４）、符号化された情報がシリ
アル出力データＤＡＴＡ１４として出力ＦＩＦＯ４１に
一旦格納され、ＤＲＡＭコントローラ１３を介して、シ
リアル出力データ格納領域２５Ｂに転送される（Ｓ１
５）。シリアル出力データ格納領域２５Ｂに格納された
シリアルパケットは、マルチプレクサ２３、シリアル出
力データ用ＦＩＦＯ２１を介してシリアル出力ポートか
らＰＣ２に転送される（Ｓ１６）。
【００６４】上記シリアルパケットへの変換処理によ
り、図８に示されるように、ディスクから読取られて復
調されてコーディック用領域２６Ａに格納されたデータ
情報、タスクファイルレジスタ領域２５Ｄに格納された
制御情報は、領域２５Ｃからのシリアル出力用固定パタ
ーンが付加され、シリアル出力データ格納領域２５Ｂに
一時的に保持される。保持さた情報はシリアルパケット
のデータフォーマットと等価である。要するに、パラレ
ルＡＴＡ／ＡＴＡＰＩの転送データがシリアルパケット
に変換される。前記シリアル出力データ格納領域２５Ｂ
に保持されたシリアルパケットはＰＣ２へ出力される。
り、図８に示されるように、ディスクから読取られて復
調されてコーディック用領域２６Ａに格納されたデータ
情報、タスクファイルレジスタ領域２５Ｄに格納された
制御情報は、領域２５Ｃからのシリアル出力用固定パタ
ーンが付加され、シリアル出力データ格納領域２５Ｂに
一時的に保持される。保持さた情報はシリアルパケット
のデータフォーマットと等価である。要するに、パラレ
ルＡＴＡ／ＡＴＡＰＩの転送データがシリアルパケット
に変換される。前記シリアル出力データ格納領域２５Ｂ
に保持されたシリアルパケットはＰＣ２へ出力される。
【００６５】尚、パラレルＡＴＡ／ＡＴＡＰＩ入出力部
２２を介するインタフェースを選択する場合には、上記
制御動作におけるシリアルパケットのパラレル変換、パ
ラレル情報のシリアル変換に係る処理を省略してインタ
フェース動作させればよく、その詳細については説明を
省略する。
２２を介するインタフェースを選択する場合には、上記
制御動作におけるシリアルパケットのパラレル変換、パ
ラレル情報のシリアル変換に係る処理を省略してインタ
フェース動作させればよく、その詳細については説明を
省略する。
【００６６】次に、上述の半導体集積回路化されたディ
スクコントローラ４の設計を容易化するという観点よ
り、上述した回路モジュール１２の設計データ若しくは
ディスクコントローラ４それ自体の設計データを、所謂
ＩＰモジュールとして提供することについて説明する。
スクコントローラ４の設計を容易化するという観点よ
り、上述した回路モジュール１２の設計データ若しくは
ディスクコントローラ４それ自体の設計データを、所謂
ＩＰモジュールとして提供することについて説明する。
【００６７】ＩＰモジュールとして提供する回路モジュ
ールデータは、少なくとも前記ディスクコントローラ１
２を前記半導体チップに形成する為の図形パターンデー
タ若しくはＨＤＬ（ハードウェア・ディスクリプション
・ランゲージ）やＲＴＬ（レジスタ・トランスファ・ロ
ジック）などによる機能記述データを含む。図形パター
ンデータは、マスクパターンデータ或いは電子線描画デ
ータなどである。機能記述データは、所謂プログラムデ
ータであり、所定の設計ツールに読み込むことによって
シンボル表示で回路等を特定する事ができる。
ールデータは、少なくとも前記ディスクコントローラ１
２を前記半導体チップに形成する為の図形パターンデー
タ若しくはＨＤＬ（ハードウェア・ディスクリプション
・ランゲージ）やＲＴＬ（レジスタ・トランスファ・ロ
ジック）などによる機能記述データを含む。図形パター
ンデータは、マスクパターンデータ或いは電子線描画デ
ータなどである。機能記述データは、所謂プログラムデ
ータであり、所定の設計ツールに読み込むことによって
シンボル表示で回路等を特定する事ができる。
【００６８】また、ＩＰモジュールの規模は図１に例示
されるディスクコントローラ４のようなＬＳＩレベルで
あってもよい。
されるディスクコントローラ４のようなＬＳＩレベルで
あってもよい。
【００６９】それらＩＰモジュールのデータは、図９に
例示されるように、半導体チップに形成されるべき集積
回路を設計ツールのようなコンピュータ７０を用いて設
計するためのデータであって、前記コンピュータ７０に
より読取り可能にＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、磁気
テープなどの記録媒体７１に記憶されて提供される。例
え図１のホストインタフェース部１２に対応されるハー
ドＩＰモジュールのデータは、前記ホストインタフェー
ス部１２を構成する為のマスクパターンデータＤ１、そ
のホストインタフェース部１２の機能記述データＤ２、
及び当該ホストインタフェース部１２のＩＰモジュール
のデータを適用してＬＳＩを設計したとき、その他のモ
ジュールとの関係を考慮したシミュレーションを可能に
したりする為の検証用データＤ３を有する。
例示されるように、半導体チップに形成されるべき集積
回路を設計ツールのようなコンピュータ７０を用いて設
計するためのデータであって、前記コンピュータ７０に
より読取り可能にＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、磁気
テープなどの記録媒体７１に記憶されて提供される。例
え図１のホストインタフェース部１２に対応されるハー
ドＩＰモジュールのデータは、前記ホストインタフェー
ス部１２を構成する為のマスクパターンデータＤ１、そ
のホストインタフェース部１２の機能記述データＤ２、
及び当該ホストインタフェース部１２のＩＰモジュール
のデータを適用してＬＳＩを設計したとき、その他のモ
ジュールとの関係を考慮したシミュレーションを可能に
したりする為の検証用データＤ３を有する。
【００７０】上記記録媒体７１に格納されて提供される
ホストインタフェース部１２の回路モジュールデータを
用いて半導体集積回路の設計を行えば、他のＩＰモジュ
ールデータを用いて構成されるようなコーデック部１０
等の他の回路モジュールによるメモリの固定的な利用形
態との間のアドレスマッピングに関する齟齬若しくは不
整合の発生を未然に防止することが容易になる。詳しく
説明すると、コーデック部１０のＩＰモジュールデータ
は基本的にそれ固有の機能を実現し、その機能の一つと
してワークエリアとしてのＲＡＭの利用形態が最適化さ
れて決まっている場合が多い。そのようなとき、他のＩ
Ｐモジュールもそれ固有の機能による独自の論理でワー
クＲＡＭに対する利用形態が固定的に決定されているな
ら、相互に同一アドレスエリアに対するＲＡＭアクセス
が衝突する事態を避けられない。このとき、ホストイン
タフェースモジュール１２のＩＰモージュールデータは
プロトコル変換用領域２５のアドレスマッピングをフレ
キシブルに決定できる機能が保証されている。したがっ
て、上記ホストインタフェースモジュール１２を採用し
た半導体集積回路の設計を容易化することができる。
ホストインタフェース部１２の回路モジュールデータを
用いて半導体集積回路の設計を行えば、他のＩＰモジュ
ールデータを用いて構成されるようなコーデック部１０
等の他の回路モジュールによるメモリの固定的な利用形
態との間のアドレスマッピングに関する齟齬若しくは不
整合の発生を未然に防止することが容易になる。詳しく
説明すると、コーデック部１０のＩＰモジュールデータ
は基本的にそれ固有の機能を実現し、その機能の一つと
してワークエリアとしてのＲＡＭの利用形態が最適化さ
れて決まっている場合が多い。そのようなとき、他のＩ
Ｐモジュールもそれ固有の機能による独自の論理でワー
クＲＡＭに対する利用形態が固定的に決定されているな
ら、相互に同一アドレスエリアに対するＲＡＭアクセス
が衝突する事態を避けられない。このとき、ホストイン
タフェースモジュール１２のＩＰモージュールデータは
プロトコル変換用領域２５のアドレスマッピングをフレ
キシブルに決定できる機能が保証されている。したがっ
て、上記ホストインタフェースモジュール１２を採用し
た半導体集積回路の設計を容易化することができる。
【００７１】以上説明したシリアルパケットとパラレル
ＡＴＡ／ＡＴＡＰＩとの間のデータ構造変換によれば、
所謂ＵＭＡ方式によって管理するメモリ５上に、データ
構造の異なる情報をフレキシブルに格納可能であり、デ
ータ構造の変換機能を有するプロトコル変換部２４によ
り、メモリアクセス境界の制限を受けることな高速なデ
ータ構造変換もしくはプロトコル変換を実現することが
できる。
ＡＴＡ／ＡＴＡＰＩとの間のデータ構造変換によれば、
所謂ＵＭＡ方式によって管理するメモリ５上に、データ
構造の異なる情報をフレキシブルに格納可能であり、デ
ータ構造の変換機能を有するプロトコル変換部２４によ
り、メモリアクセス境界の制限を受けることな高速なデ
ータ構造変換もしくはプロトコル変換を実現することが
できる。
【００７２】シリアルとパラレル間のデータ構造変換
は、ＲＡＭ５のデータを制御部３０の制御に基づいてデ
ータ処理部４０で処理することにより実現されるから、
処理ルーチンの変更、暗号処理回路等の追加等により、
他のシリアルインターフェースプロトコルとパラレルＡ
ＴＡ／ＡＴＡＰＩインタフェースとの間のデータ構造も
しくはプロトコル変換機能を実装することが可能であ
る。
は、ＲＡＭ５のデータを制御部３０の制御に基づいてデ
ータ処理部４０で処理することにより実現されるから、
処理ルーチンの変更、暗号処理回路等の追加等により、
他のシリアルインターフェースプロトコルとパラレルＡ
ＴＡ／ＡＴＡＰＩインタフェースとの間のデータ構造も
しくはプロトコル変換機能を実装することが可能であ
る。
【００７３】所謂ＵＭＡ方式のプロトコル変換用メモリ
領域とデコード用メモリ領域双方からのデータを外部シ
リアルパケットインターフェースのプロトコルに成形す
る機能を有するため、ＩＰモジュールによって構成され
る他モジュールとの間のメモリエリアの利用に関する整
合性を図るのが容易になる。
領域とデコード用メモリ領域双方からのデータを外部シ
リアルパケットインターフェースのプロトコルに成形す
る機能を有するため、ＩＰモジュールによって構成され
る他モジュールとの間のメモリエリアの利用に関する整
合性を図るのが容易になる。
【００７４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００７５】例えば、シリアルパケットに含まれるデー
タ情報と制御情報は別々のシリアルパケットで転送され
る場合もある。パラレルＡＴＡ／ＡＴＡＰＩによる入出
力切換え機能については採用しなくてもよい。
タ情報と制御情報は別々のシリアルパケットで転送され
る場合もある。パラレルＡＴＡ／ＡＴＡＰＩによる入出
力切換え機能については採用しなくてもよい。
【００７６】また、ホストインタフェース部１２をオン
チップした半導体集積回路は、図１の構成に限定され
ず、ＤＲＡＭ５をオンチップし、また、マイクロコンピ
ュータ６もしくはＣＰＵをオンチップしてもよい。
チップした半導体集積回路は、図１の構成に限定され
ず、ＤＲＡＭ５をオンチップし、また、マイクロコンピ
ュータ６もしくはＣＰＵをオンチップしてもよい。
【００７７】また、シリアルパケットのパラレル変換に
用いるシリアル入力データ格納領域やタスクファイルレ
ジスタ領域などのメモリ上におけるマッピングは上記の
例に限定されず適宜変更可能である。そのような用途の
メモリはＤＲＡＭに限定されずＳＲＡＭであってもよ
い。ＤＲＡＭの場合には当然クロック同期動作タイプの
シンクロナスＤＲＡＭを採用するのが得策である。
用いるシリアル入力データ格納領域やタスクファイルレ
ジスタ領域などのメモリ上におけるマッピングは上記の
例に限定されず適宜変更可能である。そのような用途の
メモリはＤＲＡＭに限定されずＳＲＡＭであってもよ
い。ＤＲＡＭの場合には当然クロック同期動作タイプの
シンクロナスＤＲＡＭを採用するのが得策である。
【００７８】また、ＩＰモジュールデータはソフトウェ
アＩＰモジュールデータであってもよい。即ち、図９の
マスクパターンデータＤ１を除いて、機能記述データＤ
２及び検証用データＤ３によって構成されるところの設
計データである。
アＩＰモジュールデータであってもよい。即ち、図９の
マスクパターンデータＤ１を除いて、機能記述データＤ
２及び検証用データＤ３によって構成されるところの設
計データである。
【００７９】本発明はＤＶＤドライブだけでなく、ＣＤ
−ＲＯＭ、ＣＤ−ＲＷ（コンパクト・ディスク−レライ
タブル）、ＭＯ（磁器・光学）の各ディスクドライブ等
にも広く適用することが可能である。更に、本発明はデ
ィスクドライブ以外のシリアルインタフェースにも広く
適用することができる。
−ＲＯＭ、ＣＤ−ＲＷ（コンパクト・ディスク−レライ
タブル）、ＭＯ（磁器・光学）の各ディスクドライブ等
にも広く適用することが可能である。更に、本発明はデ
ィスクドライブ以外のシリアルインタフェースにも広く
適用することができる。
【００８０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８１】すなわち、シリアルパケットを構成する異
なった機能情報の格納領域（第１パケット領域、第２パ
ケット領域の制御情報領域、第２パケット領域のデータ
情報領域）に対して、メモリに複数の異なる機能領域を
フレキシブルにマッピングし、そこに必要な情報を振り
分けて、シリアルパケットのパラレル変換、即ち、シリ
アルパケットのインタフェースプロトコルを、パラレル
パケットのインタフェースプロトコルに変換することが
できる。
なった機能情報の格納領域（第１パケット領域、第２パ
ケット領域の制御情報領域、第２パケット領域のデータ
情報領域）に対して、メモリに複数の異なる機能領域を
フレキシブルにマッピングし、そこに必要な情報を振り
分けて、シリアルパケットのパラレル変換、即ち、シリ
アルパケットのインタフェースプロトコルを、パラレル
パケットのインタフェースプロトコルに変換することが
できる。
【００８２】これにより、シリアルパケットとして転送
される情報に対してデータ、コマンド等を認識して抽出
するような処理を、ＣＰＵによるソフトウェア処理で行
う場合、転送レートが高速のシリアルパケットを想定す
ると、シリアルパケットは一旦第１メモリ領域にバッフ
ァリングされ、その第１メモリ領域の大きさもフレキシ
ブルに決定できるから、ＣＰＵの負荷を増大させ難く、
シリアルパケットのパラレル変換がシステム全体の処理
能力に影響せず、或はシリアル転送の高速化を制限する
ことなく、シリアルパケットのパラレル変換が可能にな
る。
される情報に対してデータ、コマンド等を認識して抽出
するような処理を、ＣＰＵによるソフトウェア処理で行
う場合、転送レートが高速のシリアルパケットを想定す
ると、シリアルパケットは一旦第１メモリ領域にバッフ
ァリングされ、その第１メモリ領域の大きさもフレキシ
ブルに決定できるから、ＣＰＵの負荷を増大させ難く、
シリアルパケットのパラレル変換がシステム全体の処理
能力に影響せず、或はシリアル転送の高速化を制限する
ことなく、シリアルパケットのパラレル変換が可能にな
る。
【００８３】上記より、シリアルパケットとして転送さ
れる情報からデータ構造若しくはビット長が相異するデ
ータ、コマンド等を、後処理が便利なように、領域を分
けてメモリに一時的に格納することができる。
れる情報からデータ構造若しくはビット長が相異するデ
ータ、コマンド等を、後処理が便利なように、領域を分
けてメモリに一時的に格納することができる。
【００８４】上記より、情報記録のための変調処理、記
録情報再生のための復調処理を行うディジタル信号処理
手段が用いるワークメモリをシリアルパケットに対する
パラレル変換等にも利用するとき、ディジタル信号処理
手段によるそのようなワークメモリの利用形態がディジ
タル信号処理手段による変調・復調処理方式に対して最
適化若しくは固有化されていても、そのようなワークメ
モリをシリアルパケットのパラレル変換などの他用途に
も利用可能な自由度の高いアドレスマッピングを行うこ
とができる。
録情報再生のための復調処理を行うディジタル信号処理
手段が用いるワークメモリをシリアルパケットに対する
パラレル変換等にも利用するとき、ディジタル信号処理
手段によるそのようなワークメモリの利用形態がディジ
タル信号処理手段による変調・復調処理方式に対して最
適化若しくは固有化されていても、そのようなワークメ
モリをシリアルパケットのパラレル変換などの他用途に
も利用可能な自由度の高いアドレスマッピングを行うこ
とができる。
【００８５】上記により、ＩＰモジュールデータを用い
て構成されるようなディジタル信号処理手段等の他の回
路モジュールによるメモリの固定的な利用形態との間の
アドレスマッピングに関する齟齬若しくは不整合の発生
を未然に防止することが容易である。したがって、上記
記録媒体に格納されて提供される回路モジュールデータ
を用いて半導体集積回路の設計を行えば、上記変換処理
回路を採用した半導体集積回路の設計を容易化すること
ができる。
て構成されるようなディジタル信号処理手段等の他の回
路モジュールによるメモリの固定的な利用形態との間の
アドレスマッピングに関する齟齬若しくは不整合の発生
を未然に防止することが容易である。したがって、上記
記録媒体に格納されて提供される回路モジュールデータ
を用いて半導体集積回路の設計を行えば、上記変換処理
回路を採用した半導体集積回路の設計を容易化すること
ができる。
【図１】本発明に係る半導体集積回路に含まれるホスト
インタフェース部の一例を示すブロック図である。
インタフェース部の一例を示すブロック図である。
【図２】本発明に係る半導体集積回路を適用したＤＶＤ
ドライブの一例を示すブロック図である。
ドライブの一例を示すブロック図である。
【図３】ＤＲＡＭのプロトコル変換用領域及びコーデッ
ク用領域の領域分割マッピング例を示す説明図である。
ク用領域の領域分割マッピング例を示す説明図である。
【図４】プロトコル変換用領域及びコーデック用領域の
領域分割マッピングの別の例を示す説明図である。
領域分割マッピングの別の例を示す説明図である。
【図５】シリアルパケットのパラレル変換処理の動作フ
ローを例示する説明図である。
ローを例示する説明図である。
【図６】シリアルパケットのパラレル変換処理により得
られるデータ情報がコーデック用領域に、制御情報がタ
スクファイルレジスタ領域に格納された状態を示す説明
図である。
られるデータ情報がコーデック用領域に、制御情報がタ
スクファイルレジスタ領域に格納された状態を示す説明
図である。
【図７】シリアルパケットの出力処理フローを例示する
説明図である。
説明図である。
【図８】シリアルパケットへの変換処理により得られる
コーディック用領域に格納されたデータ情報、タスクフ
ァイルレジスタ領域に格納された制御データに、シリア
ル出力用固定パターンが付加されて、シリアル出力デー
タ格納領域に一時的に保持される状態を示す説明図であ
る。
コーディック用領域に格納されたデータ情報、タスクフ
ァイルレジスタ領域に格納された制御データに、シリア
ル出力用固定パターンが付加されて、シリアル出力デー
タ格納領域に一時的に保持される状態を示す説明図であ
る。
【図９】ＩＰモジュールデータの一例を集積回路の設計
ツールのようなコンピュータと共に示した説明図であ
る。
ツールのようなコンピュータと共に示した説明図であ
る。
１ ＤＶＤドライブ
２ ホスト装置
４ ディスクコントローラ
５ ＤＲＡＭ
６ マイクロコンピュータ
１０ ディジタル信号処理部
１２ ホストインタフェース部
１３ ＤＲＡＭコントローラ
１４ マイコンインタフェース
２４ プロトコル変換部
２５ プロトコル変換用領域
２５Ａ シリアル入力データ格納領域
２５Ｂ シリアル出力データ格納領域
２５Ｃ シリアル出力用固定パターン格納領域
２５Ｄ タスクファイルレジスタ領域
２６ コーデック用領域
２６Ａ，２６Ｂ コーデック用領域
３０ 制御部
３１ シーケンサ
３２ アドレス演算部
３３ マッピング用レジスタ部
ＲｅｇＳ１〜ＲｅｇＳ４ プロトコル変換用領域のスタ
ートアドレスレジスタ ＲｅｇＥ１〜ＲｅｇＥ４ プロトコル変換用領域のエン
ドアドレスレジスタ ＲｅｇＨ１〜ＲｅｇＨ４ プロトコル変換用領域のハイ
トレジスタ ＲｅｇＷ１〜ＲｅｇＷ４ プロトコル変換用領域のウィ
ルスレジスタ ＲｅｇＳ５ コーデック用領域のスタートアドレスレジ
スタ ＲｅｇＳ５Ａ，ＲｅｇＳ５Ｂ コーデック用領域のスタ
ートアドレスレジスタ ４０ データ処理部 ４１ 入出力ＦＩＦＯ ４２ 符号化・復号部 ４３ ＣＲＣ演算部 ４４ ビットシフト回路 ４５ コード検出部 ４６ バス
ートアドレスレジスタ ＲｅｇＥ１〜ＲｅｇＥ４ プロトコル変換用領域のエン
ドアドレスレジスタ ＲｅｇＨ１〜ＲｅｇＨ４ プロトコル変換用領域のハイ
トレジスタ ＲｅｇＷ１〜ＲｅｇＷ４ プロトコル変換用領域のウィ
ルスレジスタ ＲｅｇＳ５ コーデック用領域のスタートアドレスレジ
スタ ＲｅｇＳ５Ａ，ＲｅｇＳ５Ｂ コーデック用領域のスタ
ートアドレスレジスタ ４０ データ処理部 ４１ 入出力ＦＩＦＯ ４２ 符号化・復号部 ４３ ＣＲＣ演算部 ４４ ビットシフト回路 ４５ コード検出部 ４６ バス
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｌ 12/56 Ｈ０４Ｌ 12/56 Ｚ
(72)発明者 松田 圭介
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 高田 一幸
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 宇都 明博
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5B060 AC19 CA17
5B061 AA00 FF04 GG02
5B065 CA18 CC08 CE04 CE15
5B077 NN02 NN07
5K030 GA01 HA08 KA01 KA02
Claims (17)
- 【請求項１】 メモリを利用して第１パケット領域及び
第２パケット領域を含むシリアルパケットのパラレル変
換が可能な変換処理回路を有し、 前記変換処理回路は、第１メモリ領域に入力シリアルパ
ケットを格納し、入力シリアルパケットに含まれる第１
パケット領域の情報に基づいて第２パケット領域の制御
情報を第１メモリ領域から第２メモリ領域に格納し、入
力シリアルパケットに含まれる第１パケット領域の情報
に基づいて第２パケット領域のデータ情報を第１メモリ
領域から第３メモリ領域に格納する処理を行う制御部
と、前記メモリ上に第１乃至第３メモリ領域を定義する
レジスタ部と、を有して成るものであることを特徴とす
る半導体集積回路。 - 【請求項２】 メモリを利用して第１パケット領域及び
第２パケット領域を含むシリアルパケットのパラレル変
換及びシリアルパケットの生成が可能な変換処理回路を
有し、 前記変換処理回路は、第１メモリ領域に入力シリアルパ
ケットを格納し、入力シリアルパケットに含まれる第１
パケット領域の情報に基づいて第２パケット領域の制御
情報を第１メモリ領域から第２メモリ領域に格納し、入
力シリアルパケットに含まれる第１パケット領域の情報
に基づいて第２パケット領域のデータ情報を第１メモリ
領域から第３メモリ領域に格納し、第３メモリ領域が保
有する出力すべきデータ情報に所定の機能情報を付加し
て生成した出力用シリアルパケットを第４メモリ領域に
格納する処理を行う制御部と、前記メモリ上に第１乃至
第４メモリ領域を定義するレジスタ部と、を有して成る
ものであることを特徴とする半導体集積回路。 - 【請求項３】 前記制御部は、第３メモリ領域が保有す
る出力すべきデータ情報に付加すべき機能情報を第５メ
モリ領域から選択することを特徴とする請求項２記載の
半導体集積回路。 - 【請求項４】 前記第１パケット領域は、シリアルパケ
ットのオペレーションコードと、第１パケット領域に後
続の情報量を示す情報とを含むことを特徴とする請求項
１又は２記載の半導体集積回路。 - 【請求項５】 前記レジスタ部にメモリ領域定義用の情
報を初期設定可能なＣＰＵを接続可能なＣＰＵインタフ
ェースを有して成るものであることを特徴とする請求項
４記載の半導体集積回路。 - 【請求項６】 前記レジスタ部にメモリ領域定義用の情
報を初期設定するＣＰＵを有して成るものであることを
特徴とする請求項４記載の半導体集積回路。 - 【請求項７】 前記メモリを有して成るものであること
を特徴とする請求項４記載の半導体集積回路。 - 【請求項８】 メモリを利用して第１パケット領域及び
第２パケット領域を含むシリアルパケットのパラレル変
換が可能な変換処理回路を有し、 前記変換処理回路は、入力シリアルパケットの格納に割
当てられる第１メモリ領域を指定する第１レジスタ手段
と、前記第１メモリ領域に格納されたシリアルパケット
の第２パケット領域の制御情報を格納するのに割当てら
れる第２メモリ領域を指定する第２レジスタ手段と、前
記第１メモリ領域に格納されたシリアルパケットの第２
パケット領域のデータ情報を格納する第３メモリ領域を
指定する第３レジスタ手段と、前記第１乃至第３レジス
タ手段の設定値に応じたメモリ領域に前記入力シリアル
パケットの情報を格納する制御を行う制御部とを有し、
前記制御部は前記第１パケット領域の情報に基づいてそ
の第２パケット領域の制御情報とデータ情報を区別する
ものであることを特徴とする半導体集積回路。 - 【請求項９】 メモリを利用して第１パケット領域及び
第２パケット領域を含むシリアルパケットのパラレル変
換及びシリアルパケットの生成が可能な変換処理回路を
有する半導体集積回路であって、 前記変換処理回路は、入力シリアルパケットの格納に割
当てられる第１メモリ領域を指定する第１レジスタ手段
と、前記第１メモリ領域に格納されたシリアルパケット
の第２パケット領域の制御情報を格納するのに割当てら
れる第２メモリ領域を指定する第２レジスタ手段と、前
記第１メモリ領域に格納されたシリアルパケットの第２
パケット領域のデータ情報及びシリアルパケットにより
出力すべきデータ情報を格納する第３メモリ領域を指定
する第３レジスタ手段と、出力用シリアルパケットを格
納する第４メモリ領域を指定する第４レジスタ手段と、
前記第１乃至第４レジスタ手段による指定に応じたメモ
リ領域に前記入力シリアルパケットの情報及び出力シリ
アルパケットを格納する制御を行う制御部とを有し、前
記制御部は前記第１パケット領域の情報に基づいてその
第２パケット領域の制御情報とデータ情報を区別するも
のであることを特徴とする半導体集積回路。 - 【請求項１０】 前記第１パケット領域は、シリアルパ
ケットのオペレーションコード、第１パケット領域に後
続の情報量を示す情報を含むことを特徴とする請求項８
又は９記載の半導体集積回路。 - 【請求項１１】 前記シリアルパケットはシリアルＡＴ
ＡＰＩ規格，ＵＳＢ規格、及びＩＥＥＥ１３９４規格の
中の一つの規格に準拠することを特徴とする請求項８又
は９記載の半導体集積回路。 - 【請求項１２】 記録ディスクに対する情報の記録再生
に利用されるディジタル信号処理手段を有し、前記ディ
ジタル信号処理手段は前記第１メモリ領域から前記第３
メモリ領域に格納された入力シリアルパケットのデータ
情報を変調し、シリアルパケットにより出力すべき情報
として前記第３メモリ領域に格納すべきデータ情報を復
調処理するものであることを特徴とする請求項９記載の
半導体集積回路。 - 【請求項１３】 半導体チップに形成されるべき半導体
集積回路をコンピュータを用いて設計するための回路モ
ジュールデータが前記コンピュータにより読取り可能に
記憶された記録媒体であって、前記記録媒体に記憶され
た回路モジュールデータは、第１パケット領域及び第１
パケット領域を含むシリアルパケットのパラレル変換が
可能な変換処理回路を前記半導体チップに形成する為の
図形パターンデータ又は機能記述データを含み、 前記変換処理回路は、第１メモリ領域に入力シリアルパ
ケットを格納し、入力シリアルパケットに含まれる第１
パケット領域の情報に基づいて第２パケット領域の制御
情報を第１メモリ領域から第２メモリ領域に格納し、入
力シリアルパケットに含まれる第１パケット領域の情報
に基づいて第２パケット領域のデータ情報を第１メモリ
領域から第３メモリ領域に格納する処理を行う制御部
と、前記第１乃至第３メモリ領域を定義するレジスタ部
とを有するものであることを特徴とするコンピュータ読
取り可能な記録媒体。 - 【請求項１４】 半導体チップに形成されるべき半導体
集積回路をコンピュータを用いて設計するための回路モ
ジュールデータが前記コンピュータにより読取り可能に
記憶された記録媒体であって、前記記録媒体に記憶され
た回路モジュールデータは、第１パケット領域及び第２
パケット領域を含むシリアルパケットのパラレル変換及
びシリアルパケットの生成が可能な変換処理回路を前記
半導体チップに形成する為の図形パターンデータ又は機
能記述データを含み、 前記変換処理回路は、第１メモリ領域に入力シリアルパ
ケットを格納し、入力シリアルパケットに含まれる第１
パケット領域の情報に基づいて第１パケット領域の制御
情報を第１メモリ領域から第２メモリ領域に格納し、入
力シリアルパケットに含まれる第１パケット領域の情報
に基づいて第２パケット領域のデータ情報を第１メモリ
領域から第３メモリ領域に格納し、第３メモリ領域が保
有する出力すべきデータ情報に所定の機能情報を付加し
て生成した出力用シリアルパケットを第４メモリ領域に
格納する処理を行う制御部と、前記第１乃至第４メモリ
領域を定義するレジスタ部とを有するものであることを
特徴とするコンピュータ読取り可能な記録媒体。 - 【請求項１５】 半導体チップに形成されるべき半導体
集積回路をコンピュータを用いて設計するための回路モ
ジュールデータが前記コンピュータにより読取り可能に
記憶された記録媒体であって、前記記録媒体に記憶され
た回路モジュールデータは、第１パケット領域及び第２
パケット領域を含むシリアルパケットのパラレル変換が
可能な変換処理回路を前記半導体チップに形成する為の
図形パターンデータ又は機能記述データを含み、 前記変換処理回路は、入力シリアルパケットの格納に割
当てられる第１メモリ領域を指定する第１レジスタ手段
と、前記第１メモリ領域に格納されたシリアルパケット
の第２パケット領域の制御情報を格納するのに割当てら
れる第２メモリ領域を指定する第２レジスタ手段と、前
記第１メモリ領域に格納されたシリアルパケットの第２
パケット領域のデータ情報を格納する第３メモリ領域を
指定する第３レジスタ手段と、前記第１乃至第３レジス
タ手段の設定値に応じたメモリ領域に前記入力シリアル
パケットの情報を格納する制御を行う制御部とを有し、
前記制御部は前記第１パケット領域の情報に基づいてそ
の第２パケット領域の制御情報とデータ情報を区別する
ものであることを特徴とするコンピュータ読取り可能な
記録媒体。 - 【請求項１６】 半導体チップに形成されるべき半導体
集積回路をコンピュータを用いて設計するための回路モ
ジュールデータが前記コンピュータにより読取り可能に
記憶された記録媒体であって、前記記録媒体に記憶され
た回路モジュールデータは、第１パケット領域及び第２
パケット領域を含むシリアルパケットのパラレル変換及
びシリアルパケットの生成が可能な変換処理回路を前記
半導体チップに形成する為の図形パターンデータ又は機
能記述データを含み、 前記変換処理回路は、入力シリアルパケットの格納に割
当てられる第１メモリ領域を指定する第１レジスタ手段
と、前記第１メモリ領域に格納されたシリアルパケット
の第２パケット領域の制御情報を格納するのに割当てら
れる第２メモリ領域を指定する第２レジスタ手段と、前
記第１メモリ領域に格納されたシリアルパケットの第２
パケット領域のデータ情報及びシリアルパケットにより
出力すべきデータ情報を格納する第３メモリ領域を指定
する第３レジスタ手段と、出力用シリアルパケットを格
納する第４メモリ領域を指定する第４レジスタ手段と、
前記第１乃至第４レジスタ手段の設定値に応じたメモリ
領域に前記入力シリアルパケットの情報及び出力シリア
ルパケットを格納する制御を行う制御部とを有し、前記
制御部は前記第１パケット領域の情報に基づいてその第
２パケット領域の制御情報とデータ情報を区別するもの
であることを特徴とするコンピュータ読取り可能な記録
媒体。 - 【請求項１７】 前記シリアルパケットはシリアルＡＴ
ＡＰＩ規格，ＵＳＢ規格、及びＩＥＥＥ１３９４規格の
中の一つの規格に準拠することを特徴とする請求項１３
乃至１６の何れか１項記載のコンピュータ読取り可能な
記録媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001192202A JP2003006144A (ja) | 2001-06-26 | 2001-06-26 | 半導体集積回路及びコンピュータ読取り可能な記録媒体 |
| TW91111488A TWI221223B (en) | 2001-06-26 | 2002-05-29 | Semiconductor integrated circuit and computer readable recording media |
| PCT/JP2002/006194 WO2003001387A1 (fr) | 2001-06-26 | 2002-06-21 | Circuit integre a semi-conducteur et support d'enregistrement pouvant etre lu par ordinateur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001192202A JP2003006144A (ja) | 2001-06-26 | 2001-06-26 | 半導体集積回路及びコンピュータ読取り可能な記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003006144A true JP2003006144A (ja) | 2003-01-10 |
Family
ID=19030690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001192202A Withdrawn JP2003006144A (ja) | 2001-06-26 | 2001-06-26 | 半導体集積回路及びコンピュータ読取り可能な記録媒体 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2003006144A (ja) |
| TW (1) | TWI221223B (ja) |
| WO (1) | WO2003001387A1 (ja) |
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| JP2010092493A (ja) * | 2009-11-24 | 2010-04-22 | Toshiba Storage Device Corp | インターフェース装置及びパケット転送方法 |
| US7818479B2 (en) | 2003-09-26 | 2010-10-19 | Toshiba Storage Device Corporation | Interface apparatus and packet transfer method |
| US10061515B2 (en) | 2014-09-11 | 2018-08-28 | Toshiba Memory Corporation | Information processing apparatus and memory system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988009017A1 (en) * | 1987-05-06 | 1988-11-17 | Fujitsu Ten Limited | Method and apparatus for data transfer |
| JPH01186034A (ja) * | 1988-01-20 | 1989-07-25 | Nec Corp | オンラインシステムにおける通信装置接続方式 |
| JPH04281645A (ja) * | 1991-03-09 | 1992-10-07 | Mita Ind Co Ltd | Ｃｐｕ間の通信方法 |
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-
2001
- 2001-06-26 JP JP2001192202A patent/JP2003006144A/ja not_active Withdrawn
-
2002
- 2002-05-29 TW TW91111488A patent/TWI221223B/zh active
- 2002-06-21 WO PCT/JP2002/006194 patent/WO2003001387A1/ja not_active Ceased
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2003001387A1 (fr) | 2003-01-03 |
| TWI221223B (en) | 2004-09-21 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060124 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080527 |