JP2003091260A - 発光装置 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 低電圧駆動が可能な構成の画素を、簡単な工
程にて提供する。 【解決方法】 ソース信号線から入力されるデジタル映
像信号は、スイッチング用ＴＦＴ１０１を介して画素に
入力される。このとき、電圧補償回路１１０はデジタル
映像信号の電圧振幅を増幅もしくは振幅変換し、駆動用
ＴＦＴ１０２のゲート電極に印加する。これによって、
ゲート信号線を駆動する電源電圧を低くしても正常に画
素内のＴＦＴのＯＮ・ＯＦＦ制御を行うことが出来る。
程にて提供する。 【解決方法】 ソース信号線から入力されるデジタル映
像信号は、スイッチング用ＴＦＴ１０１を介して画素に
入力される。このとき、電圧補償回路１１０はデジタル
映像信号の電圧振幅を増幅もしくは振幅変換し、駆動用
ＴＦＴ１０２のゲート電極に印加する。これによって、
ゲート信号線を駆動する電源電圧を低くしても正常に画
素内のＴＦＴのＯＮ・ＯＦＦ制御を行うことが出来る。
Description
【０００１】
【発明の属する技術分野】本発明は、発光装置の構成に
関する。本発明は特に、ガラス・プラスチック等の絶縁
体上に作製される薄膜トランジスタ(以後、ＴＦＴと表
記する)を有するアクティブマトリクス型発光装置の構
成に関する。また、発光装置を表示部に用いた電子機器
に関する。
関する。本発明は特に、ガラス・プラスチック等の絶縁
体上に作製される薄膜トランジスタ(以後、ＴＦＴと表
記する)を有するアクティブマトリクス型発光装置の構
成に関する。また、発光装置を表示部に用いた電子機器
に関する。
【０００２】
【従来の技術】近年、エレクトロルミネッセンス素子
(ＥＬ素子)等を始めとした発光素子を用いた表示装置の
開発が活発化してきている。ここで、ＥＬ素子とは、一
重項励起子からの発光(蛍光)を利用するものと、三重項
励起子からの発光(燐光)を利用するものとの両方を含む
ものとする。本明細書においては、発光装置の一例とし
て、ＥＬ表示装置を挙げているが、他の発光素子を用い
た表示装置も含むものとする。
(ＥＬ素子)等を始めとした発光素子を用いた表示装置の
開発が活発化してきている。ここで、ＥＬ素子とは、一
重項励起子からの発光(蛍光)を利用するものと、三重項
励起子からの発光(燐光)を利用するものとの両方を含む
ものとする。本明細書においては、発光装置の一例とし
て、ＥＬ表示装置を挙げているが、他の発光素子を用い
た表示装置も含むものとする。
【０００３】ＥＬ素子は、一対の電極(陽極と陰極)間に
発光層が挟まれる形で構成され、通常、積層構造をとっ
ている。代表的には、イーストマン・コダック・カンパ
ニーのＴａｎｇらが提案した「正孔輸送層／発光層／電
子輸送層」という積層構造が挙げられる。この構造は非
常に発光効率が高く、現在研究が進められているＥＬ素
子はほとんどこの構造が採用されている。
発光層が挟まれる形で構成され、通常、積層構造をとっ
ている。代表的には、イーストマン・コダック・カンパ
ニーのＴａｎｇらが提案した「正孔輸送層／発光層／電
子輸送層」という積層構造が挙げられる。この構造は非
常に発光効率が高く、現在研究が進められているＥＬ素
子はほとんどこの構造が採用されている。
【０００４】また、これ以外にも、陽極上に「正孔注入
層／正孔輸送層／発光層／電子輸送層」または「正孔注
入層／正孔輸送層／発光層／電子輸送層／電子注入層」
の順に積層する構造がある。本明細書におけるＥＬ素子
の構造としては、前記構造のいずれを採用していても良
い。また、発光層に対して蛍光性色素等をドーピングし
ても良い。
層／正孔輸送層／発光層／電子輸送層」または「正孔注
入層／正孔輸送層／発光層／電子輸送層／電子注入層」
の順に積層する構造がある。本明細書におけるＥＬ素子
の構造としては、前記構造のいずれを採用していても良
い。また、発光層に対して蛍光性色素等をドーピングし
ても良い。
【０００５】本明細書においては、陽極と陰極との間に
設けられる全ての層を総称してＥＬ層と呼ぶ。よって、
前述の正孔注入層、正孔輸送層、発光層、電子輸送層、
電子注入層は、全てＥＬ層に含まれ、陽極、ＥＬ層、お
よび陰極で構成される素子をＥＬ素子と呼ぶ。
設けられる全ての層を総称してＥＬ層と呼ぶ。よって、
前述の正孔注入層、正孔輸送層、発光層、電子輸送層、
電子注入層は、全てＥＬ層に含まれ、陽極、ＥＬ層、お
よび陰極で構成される素子をＥＬ素子と呼ぶ。
【０００６】図３(Ａ)に、発光装置の概略図を示す。基
板３００の中央部に、画素部３０１が配置されている。
画素部３０１の周辺には、ソース信号線を制御するため
の、ソース信号線駆動回路３０２および、ゲート信号線
を駆動するための、ゲート信号線駆動回路３０３が配置
されている。図３(Ａ)においては、ゲート信号線駆動回
路３０３は画素部３０１の両側に対称配置されている
が、いずれか一方のみの片側配置であっても良い。ただ
し、回路動作の信頼性や効率等を考えると、両側配置と
することが望ましい。
板３００の中央部に、画素部３０１が配置されている。
画素部３０１の周辺には、ソース信号線を制御するため
の、ソース信号線駆動回路３０２および、ゲート信号線
を駆動するための、ゲート信号線駆動回路３０３が配置
されている。図３(Ａ)においては、ゲート信号線駆動回
路３０３は画素部３０１の両側に対称配置されている
が、いずれか一方のみの片側配置であっても良い。ただ
し、回路動作の信頼性や効率等を考えると、両側配置と
することが望ましい。
【０００７】クロック信号、スタートパルス、映像信号
等は、フレキシブルプリント基板(Flexible Print Circ
uit：ＦＰＣ)等を介してソース信号線駆動回路３０２、
およびゲート信号線駆動回路３０３へと入力される。
等は、フレキシブルプリント基板(Flexible Print Circ
uit：ＦＰＣ)等を介してソース信号線駆動回路３０２、
およびゲート信号線駆動回路３０３へと入力される。
【０００８】駆動回路の動作について説明する。ゲート
信号線駆動回路においては、クロック信号とスタートパ
ルスとに従って、シフトレジスタ３２１によって順次ゲ
ート信号線を選択するパルスが出力される。その後、レ
ベルシフタ３２２によって信号の電圧振幅の変換を受け
る等の動作の後、バッファ３２３を経由してゲート信号
線へと出力され、ゲート信号線を順次選択状態とする。
信号線駆動回路においては、クロック信号とスタートパ
ルスとに従って、シフトレジスタ３２１によって順次ゲ
ート信号線を選択するパルスが出力される。その後、レ
ベルシフタ３２２によって信号の電圧振幅の変換を受け
る等の動作の後、バッファ３２３を経由してゲート信号
線へと出力され、ゲート信号線を順次選択状態とする。
【０００９】ソース信号線駆動回路においては、クロッ
ク信号とスタートパルスとに従って、シフトレジスタ３
１１によって順次サンプリングパルスが出力される。第
１のラッチ回路３１２においては、サンプリングパルス
のタイミングに従って、デジタル映像信号の保持を行
う。１水平期間分の動作が完了すると、その後の帰線期
間中にラッチパルスが入力され、第１のラッチ回路３１
２にて保持されている１行分のデジタル映像信号は、一
斉に第２のラッチ回路３１３へと転送され、ゲート信号
線が選択されている行の画素に、１行分同時に画素への
書き込みを行う。
ク信号とスタートパルスとに従って、シフトレジスタ３
１１によって順次サンプリングパルスが出力される。第
１のラッチ回路３１２においては、サンプリングパルス
のタイミングに従って、デジタル映像信号の保持を行
う。１水平期間分の動作が完了すると、その後の帰線期
間中にラッチパルスが入力され、第１のラッチ回路３１
２にて保持されている１行分のデジタル映像信号は、一
斉に第２のラッチ回路３１３へと転送され、ゲート信号
線が選択されている行の画素に、１行分同時に画素への
書き込みを行う。
【００１０】続いて、画素部の動作について説明する。
図３(Ｂ)は、図３(Ａ)において３１０で示される１画素
を抜き出して示したものである。ソース信号線(Ｓ
(ｎ))、ゲート信号線(Ｇ(ｍ))、電流供給線(Ｃｕｒｒｅ
ｎｔ)、スイッチング用ＴＦＴ３５１、ＥＬ駆動用ＴＦ
Ｔ３５２、保持容量３５３、代表的な発光素子であるＥ
Ｌ素子３５４等を有する。
図３(Ｂ)は、図３(Ａ)において３１０で示される１画素
を抜き出して示したものである。ソース信号線(Ｓ
(ｎ))、ゲート信号線(Ｇ(ｍ))、電流供給線(Ｃｕｒｒｅ
ｎｔ)、スイッチング用ＴＦＴ３５１、ＥＬ駆動用ＴＦ
Ｔ３５２、保持容量３５３、代表的な発光素子であるＥ
Ｌ素子３５４等を有する。
【００１１】ゲート信号線が選択状態となると、スイッ
チング用ＴＦＴ３５１がＯＮする。その間に、第２のラ
ッチ回路に保持されているデジタル映像信号が、ソース
信号線へと出力される。出力されたデジタル映像信号
は、スイッチング用ＴＦＴ３５１のソース・ドレイン間
を通って、ＥＬ駆動用ＴＦＴ３５２のゲート電極に入力
されてＯＮし、ＥＬ素子３５４に電流が流れる。一方
で、保持容量３５３には電荷が保持される。ゲート信号
線の選択期間が終了し、スイッチング用ＴＦＴ３５１が
ＯＦＦした後も、保持容量３５３で保持された電荷によ
り、ＥＬ駆動用ＴＦＴ３５２のゲート電極の電位が保た
れ、ＥＬ素子３５４には電流が流れ続ける。
チング用ＴＦＴ３５１がＯＮする。その間に、第２のラ
ッチ回路に保持されているデジタル映像信号が、ソース
信号線へと出力される。出力されたデジタル映像信号
は、スイッチング用ＴＦＴ３５１のソース・ドレイン間
を通って、ＥＬ駆動用ＴＦＴ３５２のゲート電極に入力
されてＯＮし、ＥＬ素子３５４に電流が流れる。一方
で、保持容量３５３には電荷が保持される。ゲート信号
線の選択期間が終了し、スイッチング用ＴＦＴ３５１が
ＯＦＦした後も、保持容量３５３で保持された電荷によ
り、ＥＬ駆動用ＴＦＴ３５２のゲート電極の電位が保た
れ、ＥＬ素子３５４には電流が流れ続ける。
【００１２】本明細書において、回路動作の説明をする
際に、ＴＦＴの動作について述べる場合があるが、ＴＦ
ＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶
対値が、ＴＦＴのしきい値電圧の絶対値を上回り、ＴＦ
Ｔのソース領域とドレイン領域とが、チャネル形成領域
を通じて導通状態となることをいい、ＴＦＴがＯＦＦす
るとは、ＴＦＴのゲート・ソース間電圧の絶対値が、Ｔ
ＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース
領域とドレイン領域とが非導通状態となることをいうも
のとする。
際に、ＴＦＴの動作について述べる場合があるが、ＴＦ
ＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶
対値が、ＴＦＴのしきい値電圧の絶対値を上回り、ＴＦ
Ｔのソース領域とドレイン領域とが、チャネル形成領域
を通じて導通状態となることをいい、ＴＦＴがＯＦＦす
るとは、ＴＦＴのゲート・ソース間電圧の絶対値が、Ｔ
ＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース
領域とドレイン領域とが非導通状態となることをいうも
のとする。
【００１３】また、本明細書においては、ＴＦＴの接続
を説明するのに、「ゲート電極、入力電極、出力電極」
と、「ゲート電極、ソース領域、ドレイン領域」との表
記を使い分けている。これは、ＴＦＴの動作を説明する
際に、ゲート・ソース間電圧を考える場合が多いが、Ｔ
ＦＴのソース領域とドレイン領域とは、ＴＦＴの構造
上、明確に区別することが難しいため、信号の入出力を
説明する際には、入力電極、出力電極と呼び、ＴＦＴの
電極の電位の関係について説明する際は、入力電極と出
力電極のうちいずれか一方をソース領域、他方をドレイ
ン領域と呼ぶこととする。
を説明するのに、「ゲート電極、入力電極、出力電極」
と、「ゲート電極、ソース領域、ドレイン領域」との表
記を使い分けている。これは、ＴＦＴの動作を説明する
際に、ゲート・ソース間電圧を考える場合が多いが、Ｔ
ＦＴのソース領域とドレイン領域とは、ＴＦＴの構造
上、明確に区別することが難しいため、信号の入出力を
説明する際には、入力電極、出力電極と呼び、ＴＦＴの
電極の電位の関係について説明する際は、入力電極と出
力電極のうちいずれか一方をソース領域、他方をドレイ
ン領域と呼ぶこととする。
【００１４】発光装置を用いて多階調を表現する場合、
アナログ階調方式とデジタル階調方式が挙げられる。前
者のアナログ階調の場合は、ＥＬ素子を流れる電流をア
ナログ的に制御して輝度を制御し、階調を得る方式であ
るが、画素部を構成するＴＦＴの特性の微小なばらつき
が、ＥＬの輝度のばらつきに大きく影響する。つまり、
駆動用ＴＦＴ３５２の特性がばらつくと、異なる駆動用
ＴＦＴのゲート電極に同じ電位を与えた場合にも、両者
におけるソース・ドレイン間電流の値が異なる。すなわ
ち、ＥＬ素子を流れる電流の値が異なるため、輝度にば
らつきが生ずる。
アナログ階調方式とデジタル階調方式が挙げられる。前
者のアナログ階調の場合は、ＥＬ素子を流れる電流をア
ナログ的に制御して輝度を制御し、階調を得る方式であ
るが、画素部を構成するＴＦＴの特性の微小なばらつき
が、ＥＬの輝度のばらつきに大きく影響する。つまり、
駆動用ＴＦＴ３５２の特性がばらつくと、異なる駆動用
ＴＦＴのゲート電極に同じ電位を与えた場合にも、両者
におけるソース・ドレイン間電流の値が異なる。すなわ
ち、ＥＬ素子を流れる電流の値が異なるため、輝度にば
らつきが生ずる。
【００１５】このような、画素を構成する素子の特性ば
らつきが画質に影響しにくい方式として、デジタル階調
方式がある。デジタル階調方式においては、ＥＬ素子は
ＯＮ状態(その輝度がほぼ１００％である状態)と、ＯＦ
Ｆ状態(その輝度がほぼ０％である状態)の２つの状態の
みによって駆動されている。つまり、駆動用ＴＦＴのソ
ース・ドレイン間電流のばらつきがあっても、ＥＬ素子
の輝度のばらつきを判別しにくい駆動方式といえる。
らつきが画質に影響しにくい方式として、デジタル階調
方式がある。デジタル階調方式においては、ＥＬ素子は
ＯＮ状態(その輝度がほぼ１００％である状態)と、ＯＦ
Ｆ状態(その輝度がほぼ０％である状態)の２つの状態の
みによって駆動されている。つまり、駆動用ＴＦＴのソ
ース・ドレイン間電流のばらつきがあっても、ＥＬ素子
の輝度のばらつきを判別しにくい駆動方式といえる。
【００１６】しかしながら、デジタル階調方式の場合、
このままでは２階調しか表示できないため、別の方式と
組み合わせて多階調化を実現する技術が複数提案されて
いる。
このままでは２階調しか表示できないため、別の方式と
組み合わせて多階調化を実現する技術が複数提案されて
いる。
【００１７】多階調化を実現する方式の１つとして、デ
ジタル階調方式と時間階調方式とを組み合わせる方式が
挙げられる。時間階調方式とは、ＥＬ素子が発光してい
る時間を制御することにより、階調表現を行う方式であ
る。具体的には、１フレーム期間を、長さの異なる複数
のサブフレーム期間に分割し、各期間でのＥＬ素子の発
光、非発光を選択することで、１フレーム期間内で発光
した時間の長さの差をもって階調を表現する。
ジタル階調方式と時間階調方式とを組み合わせる方式が
挙げられる。時間階調方式とは、ＥＬ素子が発光してい
る時間を制御することにより、階調表現を行う方式であ
る。具体的には、１フレーム期間を、長さの異なる複数
のサブフレーム期間に分割し、各期間でのＥＬ素子の発
光、非発光を選択することで、１フレーム期間内で発光
した時間の長さの差をもって階調を表現する。
【００１８】デジタル階調方式と時間階調方式とを組み
合わせる方式として、特開２００１−５４２６号にて公
開されている方式について述べる。ここでは例として、
３ビット階調表現の場合を挙げて説明する。
合わせる方式として、特開２００１−５４２６号にて公
開されている方式について述べる。ここでは例として、
３ビット階調表現の場合を挙げて説明する。
【００１９】図９(Ａ)〜(Ｃ)を参照する。通常、液晶デ
ィスプレイやＥＬディスプレイ等の表示装置において
は、フレーム周波数は６０[Ｈｚ]程度である。つまり、
図９(Ａ)に示すように、１秒間に６０回程度、画面の描
画が行われる。これにより、人間の眼にフリッカ(画面
のちらつき)を感じさせないようにすることが出来る。
このとき、画面の描画を１回行う期間を１フレーム期間
と呼ぶ。
ィスプレイやＥＬディスプレイ等の表示装置において
は、フレーム周波数は６０[Ｈｚ]程度である。つまり、
図９(Ａ)に示すように、１秒間に６０回程度、画面の描
画が行われる。これにより、人間の眼にフリッカ(画面
のちらつき)を感じさせないようにすることが出来る。
このとき、画面の描画を１回行う期間を１フレーム期間
と呼ぶ。
【００２０】特開２００１−５４２６号にて公開されて
いる時間階調方式においては、１フレーム期間を複数の
サブフレーム期間に分割する。このときの分割数は、通
常は入力されるデジタル映像信号のビット数に等しい。
ここでは３ビット階調であるから、３つのサブフレーム
期間ＳＦ１〜ＳＦ３に分割している。
いる時間階調方式においては、１フレーム期間を複数の
サブフレーム期間に分割する。このときの分割数は、通
常は入力されるデジタル映像信号のビット数に等しい。
ここでは３ビット階調であるから、３つのサブフレーム
期間ＳＦ１〜ＳＦ３に分割している。
【００２１】ただし、表示品質を向上させることを目的
とした駆動方法の中には、デジタル映像信号のビット数
よりも、フレーム期間の分割数を多くするものがある。
このような駆動方法は例えば、特願２０００−２６７１
６４に記載されたものがある。
とした駆動方法の中には、デジタル映像信号のビット数
よりも、フレーム期間の分割数を多くするものがある。
このような駆動方法は例えば、特願２０００−２６７１
６４に記載されたものがある。
【００２２】さらに、各サブフレーム期間は、アドレス
(書き込み)期間Ｔａと、サステイン(発光)期間Ｔｓとを
有する。アドレス(書き込み)期間とは、画素にデジタル
映像信号を書き込む期間であり、各サブフレーム期間で
の長さは等しい。サステイン(発光)期間とは、アドレス
(書き込み)期間において画素に書き込まれたデジタル映
像信号に基づいて、ＥＬ素子が発光する期間である。こ
のとき、サステイン(発光)期間Ｔｓ１〜Ｔｓ３は、その
長さの比をＴｓ１：Ｔｓ２：Ｔｓ３＝４：２：１として
いる。つまり、ｎビット階調を表現する際は、ｎ個のサ
ステイン(発光)期間の長さの比は、２n-1：２n-2：・・
・：２1：２0としている。そして、どのサステイン(発
光)期間でＥＬ素子が発光するかによって、１フレーム
期間あたり、各画素が発光する期間の長さが決定し、こ
れによって階調表現を行う。つまり、図９(Ｂ)において
は、サステイン(発光)期間Ｔｓ１〜Ｔｓ３のそれぞれに
おいて、発光、非発光のいずれかの状態をとることによ
って、その合計発光時間の長短を利用して、輝度０％、
１４％、２８％、４３％、５７％、７１％、８６％、１
００％の８階調を表現することが出来る。Ｔｓ１が発光
し、Ｔｓ２、Ｔｓ３が発光しない場合、その輝度は５７
％であり、Ｔｓ１とＴｓ３が発光し、Ｔｓ２が発光しな
い場合、その輝度は７１％となる。つまり、アナログ階
調方式では、７１％の輝度を得たい場合は、それに則し
た電圧等によって制御し、１フレーム期間全体に渡って
７１％の輝度を保持するのに対し、時間階調方式の場合
は、１００％の輝度で、全体の発光期間のうち７１％の
長さだけ発光することによって同様の階調を表現する。
(書き込み)期間Ｔａと、サステイン(発光)期間Ｔｓとを
有する。アドレス(書き込み)期間とは、画素にデジタル
映像信号を書き込む期間であり、各サブフレーム期間で
の長さは等しい。サステイン(発光)期間とは、アドレス
(書き込み)期間において画素に書き込まれたデジタル映
像信号に基づいて、ＥＬ素子が発光する期間である。こ
のとき、サステイン(発光)期間Ｔｓ１〜Ｔｓ３は、その
長さの比をＴｓ１：Ｔｓ２：Ｔｓ３＝４：２：１として
いる。つまり、ｎビット階調を表現する際は、ｎ個のサ
ステイン(発光)期間の長さの比は、２n-1：２n-2：・・
・：２1：２0としている。そして、どのサステイン(発
光)期間でＥＬ素子が発光するかによって、１フレーム
期間あたり、各画素が発光する期間の長さが決定し、こ
れによって階調表現を行う。つまり、図９(Ｂ)において
は、サステイン(発光)期間Ｔｓ１〜Ｔｓ３のそれぞれに
おいて、発光、非発光のいずれかの状態をとることによ
って、その合計発光時間の長短を利用して、輝度０％、
１４％、２８％、４３％、５７％、７１％、８６％、１
００％の８階調を表現することが出来る。Ｔｓ１が発光
し、Ｔｓ２、Ｔｓ３が発光しない場合、その輝度は５７
％であり、Ｔｓ１とＴｓ３が発光し、Ｔｓ２が発光しな
い場合、その輝度は７１％となる。つまり、アナログ階
調方式では、７１％の輝度を得たい場合は、それに則し
た電圧等によって制御し、１フレーム期間全体に渡って
７１％の輝度を保持するのに対し、時間階調方式の場合
は、１００％の輝度で、全体の発光期間のうち７１％の
長さだけ発光することによって同様の階調を表現する。
【００２３】具体的に動作について説明する。引き続き
図９(Ａ)〜(Ｃ)と、図３(Ｂ)とを参照する。まず、ゲー
ト信号線に選択パルスが入力されると、スイッチング用
ＴＦＴ３５１がＯＮする。次に、ソース信号線より、デ
ジタル映像信号が入力され、その電位によって駆動用Ｔ
ＦＴ３５２のＯＮ、ＯＦＦが制御され、さらに保持容量
３５３において、その電荷が保持される。
図９(Ａ)〜(Ｃ)と、図３(Ｂ)とを参照する。まず、ゲー
ト信号線に選択パルスが入力されると、スイッチング用
ＴＦＴ３５１がＯＮする。次に、ソース信号線より、デ
ジタル映像信号が入力され、その電位によって駆動用Ｔ
ＦＴ３５２のＯＮ、ＯＦＦが制御され、さらに保持容量
３５３において、その電荷が保持される。
【００２４】このとき、駆動用ＴＦＴ３５２がＯＮして
もＥＬ素子３５４の陽極(陰極)３５５と陰極(陽極)３５
６との間には電圧が加わらないようにするなどして、発
光しないようにしている。方法としては、陰極(陽極)３
５６の電位を、陽極(陰極)３５５の電位、すなわち電流
供給線(Ｃｕｒｒｅｎｔ)の電位と等しくしておくなどが
ある。陰極(陽極)３５６は、通常は全画素で短絡されて
いるため、この動作は全画素で同時に行われる。
もＥＬ素子３５４の陽極(陰極)３５５と陰極(陽極)３５
６との間には電圧が加わらないようにするなどして、発
光しないようにしている。方法としては、陰極(陽極)３
５６の電位を、陽極(陰極)３５５の電位、すなわち電流
供給線(Ｃｕｒｒｅｎｔ)の電位と等しくしておくなどが
ある。陰極(陽極)３５６は、通常は全画素で短絡されて
いるため、この動作は全画素で同時に行われる。
【００２５】１行目〜最終行まで、書き込み動作が完了
した時点でアドレス(書き込み)期間が終了し、全画素が
同時にサステイン(発光)期間に移る。ＥＬ素子３５４の
陽極(陰極)３５５と陰極(陽極)３５６との間に電圧差を
生じ、電流が流れることによって発光する。
した時点でアドレス(書き込み)期間が終了し、全画素が
同時にサステイン(発光)期間に移る。ＥＬ素子３５４の
陽極(陰極)３５５と陰極(陽極)３５６との間に電圧差を
生じ、電流が流れることによって発光する。
【００２６】以上の動作を全てのサブフレーム期間で行
うことにより、１フレーム期間を構成する。この方法に
よると、表示階調数を増やしたい場合は、サブフレーム
期間の分割数を増やせば良い。また、サブフレーム期間
の順序は、図９(Ｂ)(Ｃ)に示すように、必ずしも上位ビ
ット→下位ビットといった順序である必要はなく、１フ
レーム期間中、ランダムに並んでいても良い。さらに各
フレーム期間内で、その順序が変化しても良い。
うことにより、１フレーム期間を構成する。この方法に
よると、表示階調数を増やしたい場合は、サブフレーム
期間の分割数を増やせば良い。また、サブフレーム期間
の順序は、図９(Ｂ)(Ｃ)に示すように、必ずしも上位ビ
ット→下位ビットといった順序である必要はなく、１フ
レーム期間中、ランダムに並んでいても良い。さらに各
フレーム期間内で、その順序が変化しても良い。
【００２７】
【発明が解決しようとする課題】ところで、絶縁体上に
ＴＦＴを形成して作製される表示装置においては、その
工程が複雑な点が、歩留まり低下とコスト上昇を招いて
いる。従って、可能な限り工程を簡略化することが、コ
スト低減への主たる課題である。そこで、画素部および
周辺の駆動回路(ソース信号線駆動回路およびゲート信
号線駆動回路等)を、単極性のＴＦＴのみによって構成
することを考える。
ＴＦＴを形成して作製される表示装置においては、その
工程が複雑な点が、歩留まり低下とコスト上昇を招いて
いる。従って、可能な限り工程を簡略化することが、コ
スト低減への主たる課題である。そこで、画素部および
周辺の駆動回路(ソース信号線駆動回路およびゲート信
号線駆動回路等)を、単極性のＴＦＴのみによって構成
することを考える。
【００２８】ここで、画素および駆動回路の動作電圧に
ついて再び考える。ここで図５を参照する。図５(Ａ)は
ＥＬ素子の画素部の構成を示しており、スイッチング用
ＴＦＴ５０１、駆動用ＴＦＴ５０２、ＥＬ素子５０４の
接続を模式的に表したものを図５(Ｂ)に示している。
ついて再び考える。ここで図５を参照する。図５(Ａ)は
ＥＬ素子の画素部の構成を示しており、スイッチング用
ＴＦＴ５０１、駆動用ＴＦＴ５０２、ＥＬ素子５０４の
接続を模式的に表したものを図５(Ｂ)に示している。
【００２９】まず、ＥＬ素子５０４において、５０５が
陽極、５０６が陰極である場合を考える。今、電極５０
５の電位をＶ505、電極５０６の電位をＶ506とすると、
ＥＬ素子５０４が発光するためには、両電極間に電位差
を与えてやる必要がある。従ってＶ505＞Ｖ506となる。
駆動用ＴＦＴ５０２がＮチャネル型である場合に確実に
ＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加す
るには、駆動用ＴＦＴ５０２のゲート電極に印加する電
位は、Ｖ505よりもさらに高く(少なくともＴＦＴ５０２
のしきい値分だけ)する必要がある。つまり、ソース信
号線から書き込まれる信号の振幅を広げる必要がある。
一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に
確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を
印加するには、駆動用ＴＦＴ５０２のゲート電極に印加
する電位は、Ｖ505よりも、少なくともＴＦＴ５０２の
しきい値分だけ低くなっていれば良い。よって、ソース
信号線から書き込まれる信号振幅をそれほど広くする必
要がない。よって、ＥＬ素子５０４の電極５０５が陽
極、５０６が陰極である場合には、駆動用ＴＦＴ５０２
にはＰチャネル型を用いるのが望ましい。
陽極、５０６が陰極である場合を考える。今、電極５０
５の電位をＶ505、電極５０６の電位をＶ506とすると、
ＥＬ素子５０４が発光するためには、両電極間に電位差
を与えてやる必要がある。従ってＶ505＞Ｖ506となる。
駆動用ＴＦＴ５０２がＮチャネル型である場合に確実に
ＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加す
るには、駆動用ＴＦＴ５０２のゲート電極に印加する電
位は、Ｖ505よりもさらに高く(少なくともＴＦＴ５０２
のしきい値分だけ)する必要がある。つまり、ソース信
号線から書き込まれる信号の振幅を広げる必要がある。
一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に
確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を
印加するには、駆動用ＴＦＴ５０２のゲート電極に印加
する電位は、Ｖ505よりも、少なくともＴＦＴ５０２の
しきい値分だけ低くなっていれば良い。よって、ソース
信号線から書き込まれる信号振幅をそれほど広くする必
要がない。よって、ＥＬ素子５０４の電極５０５が陽
極、５０６が陰極である場合には、駆動用ＴＦＴ５０２
にはＰチャネル型を用いるのが望ましい。
【００３０】続いて、ＥＬ素子５０４において、５０５
が陰極、５０６が陽極である場合、ＥＬ素子５０４が発
光するためには、両電極間に電位差を与えてやる必要が
ある。従ってこの場合はＶ505＜Ｖ506となる。駆動用Ｔ
ＦＴ５０２がＮチャネル型である場合に確実にＯＮし、
ＥＬ素子５０４の電極間に正常に電圧を印加するには、
駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ
505よりも、少なくともＴＦＴ５０２のしきい値分だけ
高くなっていれば良い。よって、ソース信号線から書き
込まれる信号の振幅はそれほど広くする必要がない。一
方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確
実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印
加するには、駆動用ＴＦＴ５０２のゲート電極に印加す
る電位は、Ｖ505よりもさらに低く(少なくともＴＦＴ５
０２のしきい値分だけ)する必要がある。つまり、ソー
ス信号線から書き込まれる信号の振幅を広げる必要があ
る。よって、ＥＬ素子５０４の電極５０５が陰極、５０
６が陽極である場合には、駆動用ＴＦＴ５０２にはＮチ
ャネル型を用いるのが望ましい。
が陰極、５０６が陽極である場合、ＥＬ素子５０４が発
光するためには、両電極間に電位差を与えてやる必要が
ある。従ってこの場合はＶ505＜Ｖ506となる。駆動用Ｔ
ＦＴ５０２がＮチャネル型である場合に確実にＯＮし、
ＥＬ素子５０４の電極間に正常に電圧を印加するには、
駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ
505よりも、少なくともＴＦＴ５０２のしきい値分だけ
高くなっていれば良い。よって、ソース信号線から書き
込まれる信号の振幅はそれほど広くする必要がない。一
方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確
実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印
加するには、駆動用ＴＦＴ５０２のゲート電極に印加す
る電位は、Ｖ505よりもさらに低く(少なくともＴＦＴ５
０２のしきい値分だけ)する必要がある。つまり、ソー
ス信号線から書き込まれる信号の振幅を広げる必要があ
る。よって、ＥＬ素子５０４の電極５０５が陰極、５０
６が陽極である場合には、駆動用ＴＦＴ５０２にはＮチ
ャネル型を用いるのが望ましい。
【００３１】次に、駆動用ＴＦＴ５０２の極性およびＥ
Ｌ素子５０４の構成と、出射方向との関係について述べ
る。図８(Ａ)は、駆動用ＴＦＴ５０２がＮチャネル型で
ある場合のＥＬ素子５０４の構成を、図８(Ｂ)は、駆動
用ＴＦＴ５０２がＰチャネル型である場合のＥＬ素子５
０４の構成を断面図で模式的に示したものである。
Ｌ素子５０４の構成と、出射方向との関係について述べ
る。図８(Ａ)は、駆動用ＴＦＴ５０２がＮチャネル型で
ある場合のＥＬ素子５０４の構成を、図８(Ｂ)は、駆動
用ＴＦＴ５０２がＰチャネル型である場合のＥＬ素子５
０４の構成を断面図で模式的に示したものである。
【００３２】ＥＬ素子５０４の陰極においては、発光層
に電子を注入する能力が求められることから、金属材料
を用いることが望ましいため、通常、透明電極を用いる
電極は陽極である。従って、図８(Ａ)において、駆動用
ＴＦＴはＮチャネル型であり、駆動用ＴＦＴ５０２のソ
ース領域には電流供給線が接続され、ドレイン領域には
ＥＬ素子５０４の陰極が接続されている。よって、発光
層にて発生した光は、透明電極である陽極側へと出射さ
れるため、出射方向は図のように、ＴＦＴが形成されて
いる基板(以後、ＴＦＴ基板と表記する)とは反対側とな
る。
に電子を注入する能力が求められることから、金属材料
を用いることが望ましいため、通常、透明電極を用いる
電極は陽極である。従って、図８(Ａ)において、駆動用
ＴＦＴはＮチャネル型であり、駆動用ＴＦＴ５０２のソ
ース領域には電流供給線が接続され、ドレイン領域には
ＥＬ素子５０４の陰極が接続されている。よって、発光
層にて発生した光は、透明電極である陽極側へと出射さ
れるため、出射方向は図のように、ＴＦＴが形成されて
いる基板(以後、ＴＦＴ基板と表記する)とは反対側とな
る。
【００３３】一方、図８(Ｂ)において、駆動用ＴＦＴ５
０２はＰチャネル型であり、駆動用ＴＦＴ５０２のソー
ス領域には電流供給線が接続され、ドレイン領域にはＥ
Ｌ素子５０４の陽極が接続されている。よって、発光層
にて発生した光は、透明電極である陽極側へと出射され
るため、出射方向は図のように、ＴＦＴ基板側となる。
０２はＰチャネル型であり、駆動用ＴＦＴ５０２のソー
ス領域には電流供給線が接続され、ドレイン領域にはＥ
Ｌ素子５０４の陽極が接続されている。よって、発光層
にて発生した光は、透明電極である陽極側へと出射され
るため、出射方向は図のように、ＴＦＴ基板側となる。
【００３４】本明細書においては、図８(Ａ)に示した出
射方向を上面出射、図８(Ｂ)に示した出射方向を下面出
射と表記する。下面出射の場合、画素部を構成する素子
の占める領域が発光面積に影響するのに対し、上面出射
の場合は、画素部を構成する素子の占める領域に関係な
く光を取り出すことが出来るため、高開口率化に有利で
ある。しかし、図８(Ａ)に示したような上面出射の構成
で発光装置を作製する場合、工程上、ＥＬ層の形成後、
透明電極を用いて陽極を形成する必要があるが、この工
程でＥＬ層にダメージを与えやすく、このような工程が
現在では困難であるため、一般的には図８(Ｂ)に示した
ような下面出射の構成が採用されている。
射方向を上面出射、図８(Ｂ)に示した出射方向を下面出
射と表記する。下面出射の場合、画素部を構成する素子
の占める領域が発光面積に影響するのに対し、上面出射
の場合は、画素部を構成する素子の占める領域に関係な
く光を取り出すことが出来るため、高開口率化に有利で
ある。しかし、図８(Ａ)に示したような上面出射の構成
で発光装置を作製する場合、工程上、ＥＬ層の形成後、
透明電極を用いて陽極を形成する必要があるが、この工
程でＥＬ層にダメージを与えやすく、このような工程が
現在では困難であるため、一般的には図８(Ｂ)に示した
ような下面出射の構成が採用されている。
【００３５】ここで、駆動用ＴＦＴ５０２の極性に対す
るスイッチング用ＴＦＴ５０１の極性について考える。
まず、駆動用ＴＦＴ５０２がＰチャネル型である場合、
駆動用ＴＦＴ５０２がＯＮする条件は、駆動用ＴＦＴ５
０２のゲート・ソース間電圧ＶGS2の絶対値が、駆動用
ＴＦＴ５０２のしきい値電圧の絶対値を上回ることであ
る。すなわち、ソース信号線より入力されるデジタル映
像信号のＬレベルの電位(ここでは、デジタル映像信号
の電位がＬレベルのとき、ＥＬ素子が発光するとする)
が、駆動用ＴＦＴ５０２のソース領域の電位に対して、
しきい値分以上低いことである。
るスイッチング用ＴＦＴ５０１の極性について考える。
まず、駆動用ＴＦＴ５０２がＰチャネル型である場合、
駆動用ＴＦＴ５０２がＯＮする条件は、駆動用ＴＦＴ５
０２のゲート・ソース間電圧ＶGS2の絶対値が、駆動用
ＴＦＴ５０２のしきい値電圧の絶対値を上回ることであ
る。すなわち、ソース信号線より入力されるデジタル映
像信号のＬレベルの電位(ここでは、デジタル映像信号
の電位がＬレベルのとき、ＥＬ素子が発光するとする)
が、駆動用ＴＦＴ５０２のソース領域の電位に対して、
しきい値分以上低いことである。
【００３６】このとき、スイッチング用ＴＦＴ５０１が
駆動用ＴＦＴ５０２と同極性、すなわちＰチャネル型で
ある場合、スイッチング用ＴＦＴ５０１がＯＮする条件
は、スイッチング用ＴＦＴ５０１のゲート・ソース間電
圧ＶGS1の絶対値が、スイッチング用ＴＦＴ５０１のし
きい値電圧の絶対値を上回ることである。すなわち、ゲ
ート信号線を選択状態とするパルスのＬレベルの電位
(ここでは、スイッチング用ＴＦＴ５０１がＰチャネル
型であることから、ゲート信号線にＬレベルが入力され
たとき、選択状態となるものとする)が、スイッチング
用ＴＦＴ５０１のソース領域の電位に対して、しきい値
分以上低いことである。よって、ソース信号線の電圧振
幅に対し、ゲート信号線側の電圧振幅をより広くする必
要がある。これは、ゲート信号線駆動回路の動作電圧を
高くすることを意味する。
駆動用ＴＦＴ５０２と同極性、すなわちＰチャネル型で
ある場合、スイッチング用ＴＦＴ５０１がＯＮする条件
は、スイッチング用ＴＦＴ５０１のゲート・ソース間電
圧ＶGS1の絶対値が、スイッチング用ＴＦＴ５０１のし
きい値電圧の絶対値を上回ることである。すなわち、ゲ
ート信号線を選択状態とするパルスのＬレベルの電位
(ここでは、スイッチング用ＴＦＴ５０１がＰチャネル
型であることから、ゲート信号線にＬレベルが入力され
たとき、選択状態となるものとする)が、スイッチング
用ＴＦＴ５０１のソース領域の電位に対して、しきい値
分以上低いことである。よって、ソース信号線の電圧振
幅に対し、ゲート信号線側の電圧振幅をより広くする必
要がある。これは、ゲート信号線駆動回路の動作電圧を
高くすることを意味する。
【００３７】これはスイッチング用ＴＦＴ５０１と駆動
用ＴＦＴ５０２がＮチャネル型である場合にも同様のこ
とが言える。従って、消費電力を考えた場合、画素部の
ＴＦＴはＮチャネル型とＰチャネル型の両方を用いて構
成するのが望ましいことになる。
用ＴＦＴ５０２がＮチャネル型である場合にも同様のこ
とが言える。従って、消費電力を考えた場合、画素部の
ＴＦＴはＮチャネル型とＰチャネル型の両方を用いて構
成するのが望ましいことになる。
【００３８】以上のことから、従来の方法で、単極性の
ＴＦＴによって画素部と駆動回路を構成しようとする
と、工程削減が実現する反面、消費電力の増加を招く。
ＴＦＴによって画素部と駆動回路を構成しようとする
と、工程削減が実現する反面、消費電力の増加を招く。
【００３９】本発明は前述の課題を鑑見てなされたもの
であり、単一極性のＴＦＴによって画素部と駆動回路を
構成することによって工程を削減し、かつ新規の回路構
成をもって消費電力を低く抑えることを実現した発光装
置を提供することを目的とする。
であり、単一極性のＴＦＴによって画素部と駆動回路を
構成することによって工程を削減し、かつ新規の回路構
成をもって消費電力を低く抑えることを実現した発光装
置を提供することを目的とする。
【００４０】
【課題を解決するための手段】従来の構成の画素におい
ては、スイッチング用ＴＦＴを確実にＯＮさせるため
に、スイッチング用ＴＦＴの入力電極に入力される信
号、すなわちソース信号線に出力されてくる信号の電圧
振幅よりも、スイッチング用ＴＦＴのゲート電極に入力
される信号、すなわちゲート信号線を選択する信号の電
圧振幅を大きくする必要があった。
ては、スイッチング用ＴＦＴを確実にＯＮさせるため
に、スイッチング用ＴＦＴの入力電極に入力される信
号、すなわちソース信号線に出力されてくる信号の電圧
振幅よりも、スイッチング用ＴＦＴのゲート電極に入力
される信号、すなわちゲート信号線を選択する信号の電
圧振幅を大きくする必要があった。
【００４１】ここで、ソース信号線に出力されてくる信
号の電圧振幅と、ゲート信号線を選択する信号の電圧振
幅とが等しい場合について考える。再び図５を参照す
る。なお、画素を構成するＴＦＴは全てＮチャネル型で
あるとする。
号の電圧振幅と、ゲート信号線を選択する信号の電圧振
幅とが等しい場合について考える。再び図５を参照す
る。なお、画素を構成するＴＦＴは全てＮチャネル型で
あるとする。
【００４２】ゲート信号線が選択状態となり、スイッチ
ング用ＴＦＴがＯＮする。このときのスイッチング用Ｔ
ＦＴのゲート電極の電位をＶ1とする。スイッチング用
ＴＦＴがＯＮし、ソース信号線に出力されている映像信
号は、駆動用ＴＦＴのゲート電極へと入力される。この
とき、映像信号はＨレベルで、スイッチング用ＴＦＴの
入力電極とゲート電極の電位は等しく、Ｖ1であるとす
ると、スイッチング用ＴＦＴの出力電極側に現れる信号
の電位は、Ｖ1からスイッチング用ＴＦＴのしきい値を
引いた電位(Ｖ1−ＶｔｈＮ)となる。映像信号がＬレベ
ルのときは、スイッチング用ＴＦＴのしきい値は影響せ
ず、駆動用ＴＦＴのゲート電極には等しくＬレベルが入
力されることになる。
ング用ＴＦＴがＯＮする。このときのスイッチング用Ｔ
ＦＴのゲート電極の電位をＶ1とする。スイッチング用
ＴＦＴがＯＮし、ソース信号線に出力されている映像信
号は、駆動用ＴＦＴのゲート電極へと入力される。この
とき、映像信号はＨレベルで、スイッチング用ＴＦＴの
入力電極とゲート電極の電位は等しく、Ｖ1であるとす
ると、スイッチング用ＴＦＴの出力電極側に現れる信号
の電位は、Ｖ1からスイッチング用ＴＦＴのしきい値を
引いた電位(Ｖ1−ＶｔｈＮ)となる。映像信号がＬレベ
ルのときは、スイッチング用ＴＦＴのしきい値は影響せ
ず、駆動用ＴＦＴのゲート電極には等しくＬレベルが入
力されることになる。
【００４３】すなわち、スイッチング用ＴＦＴによっ
て、そのしきい値分だけ、映像信号の電圧振幅が減衰す
る。これにより、駆動用ＴＦＴのゲート電極の電位が十
分に上がらず、所望のドレイン電流を得られない場合が
ある。結果として、ＥＬ素子を流れる電流が不足する。
て、そのしきい値分だけ、映像信号の電圧振幅が減衰す
る。これにより、駆動用ＴＦＴのゲート電極の電位が十
分に上がらず、所望のドレイン電流を得られない場合が
ある。結果として、ＥＬ素子を流れる電流が不足する。
【００４４】そこで本発明においては、スイッチング用
ＴＦＴの出力電極と、駆動用ＴＦＴのゲート電極との間
に、電圧補償回路を設ける。電圧補償回路は、ブートス
トラップ回路を応用したものであり、スイッチング用Ｔ
ＦＴのしきい値によって減衰した信号の電圧振幅を、本
来の振幅に戻す役割を有している。
ＴＦＴの出力電極と、駆動用ＴＦＴのゲート電極との間
に、電圧補償回路を設ける。電圧補償回路は、ブートス
トラップ回路を応用したものであり、スイッチング用Ｔ
ＦＴのしきい値によって減衰した信号の電圧振幅を、本
来の振幅に戻す役割を有している。
【００４５】これにより、ソース信号線に出力されてく
る映像信号の電圧振幅と、ゲート信号線を選択する信号
の電圧振幅とが等しい場合にも、駆動用ＴＦＴのゲート
電極には、正常な電位を与えることが出来る。従って、
ゲート信号線駆動回路の駆動電圧を低くすることが可能
となり、発光装置の低消費電力化に貢献する。
る映像信号の電圧振幅と、ゲート信号線を選択する信号
の電圧振幅とが等しい場合にも、駆動用ＴＦＴのゲート
電極には、正常な電位を与えることが出来る。従って、
ゲート信号線駆動回路の駆動電圧を低くすることが可能
となり、発光装置の低消費電力化に貢献する。
【００４６】また、本発明の電圧補償回路を有する画素
は、単一極性のＴＦＴによって構成されており、この画
素を用いて発光装置の画素部を構成し、かつ周辺の駆動
回路を、画素部を構成するＴＦＴと同一極性のＴＦＴに
よって構成することによって、製造工程の簡略化に貢献
する。
は、単一極性のＴＦＴによって構成されており、この画
素を用いて発光装置の画素部を構成し、かつ周辺の駆動
回路を、画素部を構成するＴＦＴと同一極性のＴＦＴに
よって構成することによって、製造工程の簡略化に貢献
する。
【００４７】本発明の構成を以下に記す。
【００４８】本発明の発光装置は、一導電型の複数のト
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素はそれぞれ、ソース信号線と、ゲ
ート信号線と、電流供給線と、スイッチング用トランジ
スタと、駆動用トランジスタと、発光素子と、電圧補償
回路とを有することを特徴としている。
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素はそれぞれ、ソース信号線と、ゲ
ート信号線と、電流供給線と、スイッチング用トランジ
スタと、駆動用トランジスタと、発光素子と、電圧補償
回路とを有することを特徴としている。
【００４９】本発明の発光装置は、一導電型の複数のト
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素はそれぞれ、ソース信号線と、ゲ
ート信号線と、電流供給線と、スイッチング用トランジ
スタと、駆動用トランジスタと、発光素子と、電圧補償
回路とを有し、前記スイッチング用トランジスタのゲー
ト電極は、前記ゲート信号線と電気的に接続され、入力
電極は、前記ソース信号線と電気的に接続され、出力電
極は、前記駆動用トランジスタのゲート電極と電気的に
接続され、前記駆動用トランジスタの入力電極は、前記
電流供給線と電気的に接続され、出力電極は、前記発光
素子の一方の電極と電気的に接続され、前記電圧補償回
路は、前記スイッチング用トランジスタの出力電極と、
前記駆動用トランジスタのゲート電極との間に配置され
ていることを特徴としている。
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素はそれぞれ、ソース信号線と、ゲ
ート信号線と、電流供給線と、スイッチング用トランジ
スタと、駆動用トランジスタと、発光素子と、電圧補償
回路とを有し、前記スイッチング用トランジスタのゲー
ト電極は、前記ゲート信号線と電気的に接続され、入力
電極は、前記ソース信号線と電気的に接続され、出力電
極は、前記駆動用トランジスタのゲート電極と電気的に
接続され、前記駆動用トランジスタの入力電極は、前記
電流供給線と電気的に接続され、出力電極は、前記発光
素子の一方の電極と電気的に接続され、前記電圧補償回
路は、前記スイッチング用トランジスタの出力電極と、
前記駆動用トランジスタのゲート電極との間に配置され
ていることを特徴としている。
【００５０】本発明の発光装置は、一導電型の複数のト
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素のうち、ｍ行目(ｍは自然数、１
≦ｍ)に走査される画素はそれぞれ、ソース信号線と、
ｍ行目に選択されるゲート信号線と、電流供給線と、ス
イッチング用トランジスタと、駆動用トランジスタと、
発光素子と、電圧補償回路とを有し、前記スイッチング
用トランジスタのゲート電極は、前記ｍ行目に選択され
るゲート信号線と電気的に接続され、入力電極は、前記
ソース信号線と電気的に接続され、出力電極は、前記駆
動用トランジスタのゲート電極と電気的に接続され、前
記駆動用トランジスタの入力電極は、前記電流供給線と
電気的に接続され、出力電極は、前記発光素子の一方の
電極と電気的に接続され、前記電圧補償回路は、リフレ
ッシュ用トランジスタと、補償用トランジスタと、第１
の容量手段と、第２の容量手段とを有し、前記第１の容
量手段の第１の電極は、前記スイッチング用トランジス
タの出力電極と電気的に接続され、第２の電極は、前記
第２の容量手段の第１の電極と電気的に接続され、第２
の電極は、前記電流供給線と電気的に接続され、前記リ
フレッシュ用トランジスタのゲート電極は、(ｍ−１)行
目に選択されるゲート信号線と電気的に接続され、入力
電極は、第１の電源電位を供給する信号線もしくは電源
線と電気的に接続され、出力電極は、前記スイッチング
用トランジスタの出力電極および、前記駆動用トランジ
スタのゲート電極と電気的に接続され、前記補償用トラ
ンジスタのゲート電極は、前記第１の容量手段の第１の
電極、前記スイッチング用トランジスタの出力電極、お
よび前記駆動用トランジスタのゲート電極と電気的に接
続され、入力電極は、第２の電源電位を供給する信号線
もしくは電源線と電気的に接続され、出力電極は、前記
第１の容量手段の第２の電極および、前記第２の容量手
段の第１の電極と電気的に接続されていることを特徴と
している。
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素のうち、ｍ行目(ｍは自然数、１
≦ｍ)に走査される画素はそれぞれ、ソース信号線と、
ｍ行目に選択されるゲート信号線と、電流供給線と、ス
イッチング用トランジスタと、駆動用トランジスタと、
発光素子と、電圧補償回路とを有し、前記スイッチング
用トランジスタのゲート電極は、前記ｍ行目に選択され
るゲート信号線と電気的に接続され、入力電極は、前記
ソース信号線と電気的に接続され、出力電極は、前記駆
動用トランジスタのゲート電極と電気的に接続され、前
記駆動用トランジスタの入力電極は、前記電流供給線と
電気的に接続され、出力電極は、前記発光素子の一方の
電極と電気的に接続され、前記電圧補償回路は、リフレ
ッシュ用トランジスタと、補償用トランジスタと、第１
の容量手段と、第２の容量手段とを有し、前記第１の容
量手段の第１の電極は、前記スイッチング用トランジス
タの出力電極と電気的に接続され、第２の電極は、前記
第２の容量手段の第１の電極と電気的に接続され、第２
の電極は、前記電流供給線と電気的に接続され、前記リ
フレッシュ用トランジスタのゲート電極は、(ｍ−１)行
目に選択されるゲート信号線と電気的に接続され、入力
電極は、第１の電源電位を供給する信号線もしくは電源
線と電気的に接続され、出力電極は、前記スイッチング
用トランジスタの出力電極および、前記駆動用トランジ
スタのゲート電極と電気的に接続され、前記補償用トラ
ンジスタのゲート電極は、前記第１の容量手段の第１の
電極、前記スイッチング用トランジスタの出力電極、お
よび前記駆動用トランジスタのゲート電極と電気的に接
続され、入力電極は、第２の電源電位を供給する信号線
もしくは電源線と電気的に接続され、出力電極は、前記
第１の容量手段の第２の電極および、前記第２の容量手
段の第１の電極と電気的に接続されていることを特徴と
している。
【００５１】本発明の発光装置は、一導電型の複数のト
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素はそれぞれ、前記画素に映像信号
を入力するソース信号線と、前記画素のうち、いずれか
１行を選択するゲート信号線と、前記映像信号の入力に
従って発光する発光素子と、前記発光素子への電流を供
給する電流供給線と、前記発光素子に供給される電流を
制御する駆動用トランジスタと、前記映像信号の、ソー
ス信号線から前記駆動用トランジスタのゲート電極への
入力を制御するスイッチング用トランジスタと、前記映
像信号に従って前記駆動用トランジスタのゲート電極に
入力される信号の電圧振幅の補償もしくは変換を行う電
圧補償回路とを有することを特徴としている。
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素はそれぞれ、前記画素に映像信号
を入力するソース信号線と、前記画素のうち、いずれか
１行を選択するゲート信号線と、前記映像信号の入力に
従って発光する発光素子と、前記発光素子への電流を供
給する電流供給線と、前記発光素子に供給される電流を
制御する駆動用トランジスタと、前記映像信号の、ソー
ス信号線から前記駆動用トランジスタのゲート電極への
入力を制御するスイッチング用トランジスタと、前記映
像信号に従って前記駆動用トランジスタのゲート電極に
入力される信号の電圧振幅の補償もしくは変換を行う電
圧補償回路とを有することを特徴としている。
【００５２】本発明の発光装置は、一導電型の複数のト
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素はそれぞれ、前記画素に映像信号
を入力するソース信号線と、前記画素のうち、いずれか
１行を選択するゲート信号線と、前記映像信号の入力に
従って発光する発光素子と、前記発光素子への電流を供
給する電流供給線と、前記発光素子に供給される電流を
制御する駆動用トランジスタと、前記映像信号の、ソー
ス信号線から前記駆動用トランジスタのゲート電極への
入力を制御するスイッチング用トランジスタと、前記映
像信号に従って前記駆動用トランジスタのゲート電極に
入力される信号の電圧振幅の補償もしくは変換を行う電
圧補償回路とを有し、前記スイッチング用トランジスタ
のゲート電極は、前記ゲート信号線と電気的に接続さ
れ、入力電極は、前記ソース信号線と電気的に接続さ
れ、出力電極は、前記駆動用トランジスタのゲート電極
と電気的に接続され、前記駆動用トランジスタの入力電
極は、前記電流供給線と電気的に接続され、出力電極
は、前記発光素子の一方の電極と電気的に接続され、前
記電圧補償回路は、前記スイッチング用トランジスタの
出力電極と、前記駆動用トランジスタのゲート電極との
間に配置されていることを特徴としている。
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素はそれぞれ、前記画素に映像信号
を入力するソース信号線と、前記画素のうち、いずれか
１行を選択するゲート信号線と、前記映像信号の入力に
従って発光する発光素子と、前記発光素子への電流を供
給する電流供給線と、前記発光素子に供給される電流を
制御する駆動用トランジスタと、前記映像信号の、ソー
ス信号線から前記駆動用トランジスタのゲート電極への
入力を制御するスイッチング用トランジスタと、前記映
像信号に従って前記駆動用トランジスタのゲート電極に
入力される信号の電圧振幅の補償もしくは変換を行う電
圧補償回路とを有し、前記スイッチング用トランジスタ
のゲート電極は、前記ゲート信号線と電気的に接続さ
れ、入力電極は、前記ソース信号線と電気的に接続さ
れ、出力電極は、前記駆動用トランジスタのゲート電極
と電気的に接続され、前記駆動用トランジスタの入力電
極は、前記電流供給線と電気的に接続され、出力電極
は、前記発光素子の一方の電極と電気的に接続され、前
記電圧補償回路は、前記スイッチング用トランジスタの
出力電極と、前記駆動用トランジスタのゲート電極との
間に配置されていることを特徴としている。
【００５３】本発明の発光装置は、一導電型の複数のト
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素のうち、ｍ行目(ｍは自然数、１
≦ｍ)に走査される画素はそれぞれ、前記画素に映像信
号を入力するソース信号線と、前記画素のうち、ｍ行目
を選択するゲート信号線と、前記映像信号の入力に従っ
て発光する発光素子と、前記発光素子への電流を供給す
る電流供給線と、前記発光素子に供給される電流を制御
する駆動用トランジスタと、前記映像信号の、ソース信
号線から前記駆動用トランジスタのゲート電極への入力
を制御するスイッチング用トランジスタと、前記映像信
号に従って前記駆動用トランジスタのゲート電極に入力
される信号の電圧振幅の補償もしくは変換を行う電圧補
償回路とを有し、前記スイッチング用トランジスタのゲ
ート電極は、前記ｍ行目を選択するゲート信号線と電気
的に接続され、入力電極は、前記ソース信号線と電気的
に接続され、出力電極は、前記駆動用トランジスタのゲ
ート電極と電気的に接続され、前記駆動用トランジスタ
の入力電極は、前記電流供給線と電気的に接続され、出
力電極は、前記発光素子の一方の電極と電気的に接続さ
れ、前記電圧補償回路は、前記駆動用トランジスタのゲ
ート電極にある一定電位を与えるリフレッシュ用トラン
ジスタと、前記駆動用トランジスタのゲート電極に入力
される映像信号の電圧振幅の補償を行う補償用トランジ
スタと、前記補償用トランジスタのゲート電極と出力電
極間に容量結合を形成する第１の容量手段と、前記補償
用トランジスタの出力電極と前記電流供給線間に容量結
合を形成する第２の容量手段とを有し、前記第１の容量
手段の第１の電極は、前記スイッチング用トランジスタ
の出力電極と電気的に接続され、第２の電極は、前記第
２の容量手段の第１の電極と電気的に接続され、第２の
電極は、前記電流供給線と電気的に接続され、前記リフ
レッシュ用トランジスタのゲート電極は、(ｍ−１)行目
に選択されるゲート信号線と電気的に接続され、入力電
極は、第１の電源電位を供給する信号線もしくは電源線
と電気的に接続され、出力電極は、前記スイッチング用
トランジスタの出力電極および、前記駆動用トランジス
タのゲート電極と電気的に接続され、前記補償用トラン
ジスタのゲート電極は、前記第１の容量手段の第１の電
極、前記スイッチング用トランジスタの出力電極、およ
び前記駆動用トランジスタのゲート電極と電気的に接続
され、入力電極は、第２の電源電位を供給する信号線も
しくは電源線と電気的に接続され、出力電極は、前記第
１の容量手段の第２の電極および、前記第２の容量手段
の第１の電極と電気的に接続されていることを特徴とし
ている。
ランジスタを用いて構成された発光装置であって、前記
発光装置の有する画素のうち、ｍ行目(ｍは自然数、１
≦ｍ)に走査される画素はそれぞれ、前記画素に映像信
号を入力するソース信号線と、前記画素のうち、ｍ行目
を選択するゲート信号線と、前記映像信号の入力に従っ
て発光する発光素子と、前記発光素子への電流を供給す
る電流供給線と、前記発光素子に供給される電流を制御
する駆動用トランジスタと、前記映像信号の、ソース信
号線から前記駆動用トランジスタのゲート電極への入力
を制御するスイッチング用トランジスタと、前記映像信
号に従って前記駆動用トランジスタのゲート電極に入力
される信号の電圧振幅の補償もしくは変換を行う電圧補
償回路とを有し、前記スイッチング用トランジスタのゲ
ート電極は、前記ｍ行目を選択するゲート信号線と電気
的に接続され、入力電極は、前記ソース信号線と電気的
に接続され、出力電極は、前記駆動用トランジスタのゲ
ート電極と電気的に接続され、前記駆動用トランジスタ
の入力電極は、前記電流供給線と電気的に接続され、出
力電極は、前記発光素子の一方の電極と電気的に接続さ
れ、前記電圧補償回路は、前記駆動用トランジスタのゲ
ート電極にある一定電位を与えるリフレッシュ用トラン
ジスタと、前記駆動用トランジスタのゲート電極に入力
される映像信号の電圧振幅の補償を行う補償用トランジ
スタと、前記補償用トランジスタのゲート電極と出力電
極間に容量結合を形成する第１の容量手段と、前記補償
用トランジスタの出力電極と前記電流供給線間に容量結
合を形成する第２の容量手段とを有し、前記第１の容量
手段の第１の電極は、前記スイッチング用トランジスタ
の出力電極と電気的に接続され、第２の電極は、前記第
２の容量手段の第１の電極と電気的に接続され、第２の
電極は、前記電流供給線と電気的に接続され、前記リフ
レッシュ用トランジスタのゲート電極は、(ｍ−１)行目
に選択されるゲート信号線と電気的に接続され、入力電
極は、第１の電源電位を供給する信号線もしくは電源線
と電気的に接続され、出力電極は、前記スイッチング用
トランジスタの出力電極および、前記駆動用トランジス
タのゲート電極と電気的に接続され、前記補償用トラン
ジスタのゲート電極は、前記第１の容量手段の第１の電
極、前記スイッチング用トランジスタの出力電極、およ
び前記駆動用トランジスタのゲート電極と電気的に接続
され、入力電極は、第２の電源電位を供給する信号線も
しくは電源線と電気的に接続され、出力電極は、前記第
１の容量手段の第２の電極および、前記第２の容量手段
の第１の電極と電気的に接続されていることを特徴とし
ている。
【００５４】本発明の発光装置において、第１の電源電
位を供給する信号線もしくは電源線とは、前記ｍ行目に
選択されるゲート信号線もしくは前記電流供給線である
ことを特徴としている。
位を供給する信号線もしくは電源線とは、前記ｍ行目に
選択されるゲート信号線もしくは前記電流供給線である
ことを特徴としている。
【００５５】本発明の発光装置において、第２の電源電
位を供給する信号線もしくは電源線とは、前記ｍ行目に
選択されるゲート信号線もしくは前記電流供給線である
ことを特徴としている。
位を供給する信号線もしくは電源線とは、前記ｍ行目に
選択されるゲート信号線もしくは前記電流供給線である
ことを特徴としている。
【００５６】本発明の発光装置において、前記第１の容
量手段は、前記補償用トランジスタのゲート電極と、前
記補償用トランジスタの入力電極もしくは出力電極との
間の容量でなる容量手段であることを特徴としている。
量手段は、前記補償用トランジスタのゲート電極と、前
記補償用トランジスタの入力電極もしくは出力電極との
間の容量でなる容量手段であることを特徴としている。
【００５７】本発明の発光装置において、前記第１およ
び第２の容量手段は、活性層材料、ゲート電極材料、あ
るいは配線材料のうちいずれか２つの材料と、前記２つ
の材料間の絶縁層とでなる容量手段であることを特徴と
している。
び第２の容量手段は、活性層材料、ゲート電極材料、あ
るいは配線材料のうちいずれか２つの材料と、前記２つ
の材料間の絶縁層とでなる容量手段であることを特徴と
している。
【００５８】本発明の発光装置において、前記一導電型
とは、Ｎチャネル型であることを特徴としている。
とは、Ｎチャネル型であることを特徴としている。
【００５９】本発明の発光装置において、前記一導電型
とは、Ｐチャネル型であることを特徴としている。
とは、Ｐチャネル型であることを特徴としている。
【００６０】本発明の発光装置は、図１９に示すＯＬＥ
Ｄディスプレイ、ビデオカメラ、ノート型のパーソナル
コンピュータ、携帯情報端末、音響再生装置、デジタル
カメラ、携帯電話等の電子機器に適用出来る。
Ｄディスプレイ、ビデオカメラ、ノート型のパーソナル
コンピュータ、携帯情報端末、音響再生装置、デジタル
カメラ、携帯電話等の電子機器に適用出来る。
【００６１】
【発明の実施の形態】図１に、本発明の電圧補償回路を
有する画素の構成について示す。図１(Ａ)に示すとお
り、スイッチング用ＴＦＴ１０１、駆動用ＴＦＴ１０
２、ＥＬ素子１０４、ソース信号線(Ｓ(ｎ))、ゲート信
号線(Ｇ(ｍ))、電流供給線(Ｃｕｒｒｅｎｔ)については
従来と同様に有している。本発明の特徴は、スイッチン
グ用ＴＦＴ１０１の出力電極と、駆動用ＴＦＴ１０２の
ゲート電極との間に、電圧補償回路１１０を有している
点を特徴としている。
有する画素の構成について示す。図１(Ａ)に示すとお
り、スイッチング用ＴＦＴ１０１、駆動用ＴＦＴ１０
２、ＥＬ素子１０４、ソース信号線(Ｓ(ｎ))、ゲート信
号線(Ｇ(ｍ))、電流供給線(Ｃｕｒｒｅｎｔ)については
従来と同様に有している。本発明の特徴は、スイッチン
グ用ＴＦＴ１０１の出力電極と、駆動用ＴＦＴ１０２の
ゲート電極との間に、電圧補償回路１１０を有している
点を特徴としている。
【００６２】図１(Ｂ)は、電圧補償回路１１０の構成を
含む回路図である。電圧補償回路１１０は、第１のＴＦ
Ｔ１５１、第２のＴＦＴ１５２、第１の容量手段１５
３、第２の容量手段１５４を有する。また、図１(Ｂ)に
おいて、Ｇ(ｍ)はｍ行目に走査されるゲート信号線であ
り、Ｇ(ｍ−１)は、ｍ−１行目に走査されるゲート信号
線である。
含む回路図である。電圧補償回路１１０は、第１のＴＦ
Ｔ１５１、第２のＴＦＴ１５２、第１の容量手段１５
３、第２の容量手段１５４を有する。また、図１(Ｂ)に
おいて、Ｇ(ｍ)はｍ行目に走査されるゲート信号線であ
り、Ｇ(ｍ−１)は、ｍ−１行目に走査されるゲート信号
線である。
【００６３】第１の容量手段１５３と、第２の容量手段
１５４とは、直列に配置されている。第１の容量手段１
５３の第１の電極は、スイッチング用ＴＦＴ１０１の出
力電極と接続され、第１の容量手段１５３の第２の電極
は、第２の容量手段１５４の第１の電極と接続され、第
２の容量手段１５４の第２の電極は、電流供給線と接続
されている。
１５４とは、直列に配置されている。第１の容量手段１
５３の第１の電極は、スイッチング用ＴＦＴ１０１の出
力電極と接続され、第１の容量手段１５３の第２の電極
は、第２の容量手段１５４の第１の電極と接続され、第
２の容量手段１５４の第２の電極は、電流供給線と接続
されている。
【００６４】第１のＴＦＴ１５１のゲート電極は、ゲー
ト信号線Ｇ(ｍ−１)と接続され、入力電極は、第１の電
源電位(Ｖ1)を供給する信号線もしくは電源線と接続さ
れ、出力電極は、スイッチング用ＴＦＴ１０１の出力電
極と接続されている
ト信号線Ｇ(ｍ−１)と接続され、入力電極は、第１の電
源電位(Ｖ1)を供給する信号線もしくは電源線と接続さ
れ、出力電極は、スイッチング用ＴＦＴ１０１の出力電
極と接続されている
【００６５】第２のＴＦＴ１５２のゲート電極は、スイ
ッチング用ＴＦＴ１０１の出力電極、および第１の容量
手段の第１の電極と接続され、入力電極は、第２の電源
電位(Ｖ2)を供給する信号線もしくは電源線と接続さ
れ、出力電極は、第１の容量手段の第２の電極、および
第２の容量手段の第１の電極と接続されている。
ッチング用ＴＦＴ１０１の出力電極、および第１の容量
手段の第１の電極と接続され、入力電極は、第２の電源
電位(Ｖ2)を供給する信号線もしくは電源線と接続さ
れ、出力電極は、第１の容量手段の第２の電極、および
第２の容量手段の第１の電極と接続されている。
【００６６】今後、電圧補償回路が有する２つのＴＦＴ
について、第１のＴＦＴ１５１をリフレッシュ用ＴＦ
Ｔ、第２のＴＦＴ１５２を、補償用ＴＦＴと表記する。
について、第１のＴＦＴ１５１をリフレッシュ用ＴＦ
Ｔ、第２のＴＦＴ１５２を、補償用ＴＦＴと表記する。
【００６７】なお、画素を構成するＴＦＴ１０１、１０
２、１５１、１５２は全て同一極性のＴＦＴを用いてお
り、その極性はＮチャネル型でもＰチャネル型でも良
い。
２、１５１、１５２は全て同一極性のＴＦＴを用いてお
り、その極性はＮチャネル型でもＰチャネル型でも良
い。
【００６８】ただし、第１の電源電位(Ｖ1)および第２
の電源電位(Ｖ2)はそれぞれ、画素を構成するＴＦＴの
極性によって異なる。画素を構成するＴＦＴがＮチャネ
ル型である場合、Ｖ1＜Ｖ2とし、画素を構成するＴＦＴ
がＰチャネル型である場合、Ｖ 1＞Ｖ2とする。
の電源電位(Ｖ2)はそれぞれ、画素を構成するＴＦＴの
極性によって異なる。画素を構成するＴＦＴがＮチャネ
ル型である場合、Ｖ1＜Ｖ2とし、画素を構成するＴＦＴ
がＰチャネル型である場合、Ｖ 1＞Ｖ2とする。
【００６９】Ｖ1＜Ｖ2のとき、Ｖ1の電位は、Ｎチャネ
ル型ＴＦＴのしきい値を十分に下回る電位、Ｖ2の電位
は、Ｎチャネル型ＴＦＴのしきい値を十分に上回る電位
とする。例えば、Ｖ1の電位は信号線のＬレベル程度、
Ｖ2の電位は信号線のＨレベル程度の電位とする。Ｖ1＞
Ｖ2の場合は、その電位を逆転してやれば良い。
ル型ＴＦＴのしきい値を十分に下回る電位、Ｖ2の電位
は、Ｎチャネル型ＴＦＴのしきい値を十分に上回る電位
とする。例えば、Ｖ1の電位は信号線のＬレベル程度、
Ｖ2の電位は信号線のＨレベル程度の電位とする。Ｖ1＞
Ｖ2の場合は、その電位を逆転してやれば良い。
【００７０】回路の動作について説明する。ここでは、
画素を構成するＴＦＴは全てＮチャネル型である場合を
例とする。入力される信号は、ソース信号線に出力され
てくるデジタル映像信号、ゲート信号線を選択する信号
とも、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳと
する。またここでは、Ｖ1＝ＶＳＳ、Ｖ2＝ＶＤＤとす
る。さらに、電流供給線(Ｃｕｒｒｅｎｔ)の電位はＶC
とする。
画素を構成するＴＦＴは全てＮチャネル型である場合を
例とする。入力される信号は、ソース信号線に出力され
てくるデジタル映像信号、ゲート信号線を選択する信号
とも、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳと
する。またここでは、Ｖ1＝ＶＳＳ、Ｖ2＝ＶＤＤとす
る。さらに、電流供給線(Ｃｕｒｒｅｎｔ)の電位はＶC
とする。
【００７１】図１１は、本発明の回路の動作を説明する
ためのタイミングチャートを示している。(Ａ)はｍ−１
行目のゲート信号線(Ｇ(ｍ−１))の電位、(Ｂ)はｍ行目
のゲート信号線(Ｇ(ｍ))の電位、(Ｃ)はソース信号線
(Ｓ(ｎ))の電位、(Ｄ)は駆動用ＴＦＴ１０２のゲート電
極の電位を示している。また、ｍ行目のゲート信号線が
選択されてから、再びｍ行目のゲート信号線が選択され
るまでの期間１１０１が、図９(Ｂ)に示したサブフレー
ム期間(ＳＦ＃)にあたり、１１０２で示される期間が１
水平期間である。動作の説明には図１および図１１を用
い、ｍ行目に選択されるゲート信号線によってスイッチ
ング用ＴＦＴ１０１が制御される画素について説明す
る。
ためのタイミングチャートを示している。(Ａ)はｍ−１
行目のゲート信号線(Ｇ(ｍ−１))の電位、(Ｂ)はｍ行目
のゲート信号線(Ｇ(ｍ))の電位、(Ｃ)はソース信号線
(Ｓ(ｎ))の電位、(Ｄ)は駆動用ＴＦＴ１０２のゲート電
極の電位を示している。また、ｍ行目のゲート信号線が
選択されてから、再びｍ行目のゲート信号線が選択され
るまでの期間１１０１が、図９(Ｂ)に示したサブフレー
ム期間(ＳＦ＃)にあたり、１１０２で示される期間が１
水平期間である。動作の説明には図１および図１１を用
い、ｍ行目に選択されるゲート信号線によってスイッチ
ング用ＴＦＴ１０１が制御される画素について説明す
る。
【００７２】まず、ｍ−１行目のゲート信号線が選択さ
れている期間、つまりｍ−１行目において映像信号の書
き込みが行われている期間において、ｍ−１行目のゲー
ト信号線はＨレベル、ｍ行目のゲート信号線はＬレベル
となっている。よって、スイッチング用ＴＦＴ１０１は
ＯＦＦし、リフレッシュ用ＴＦＴ１５１はＯＮする。こ
のとき、駆動用ＴＦＴ１０２のゲート電極にはＶ1＝Ｖ
ＳＳが入力され、ＯＦＦする。図１１においては、１１
０３で示される期間に行われる動作である。
れている期間、つまりｍ−１行目において映像信号の書
き込みが行われている期間において、ｍ−１行目のゲー
ト信号線はＨレベル、ｍ行目のゲート信号線はＬレベル
となっている。よって、スイッチング用ＴＦＴ１０１は
ＯＦＦし、リフレッシュ用ＴＦＴ１５１はＯＮする。こ
のとき、駆動用ＴＦＴ１０２のゲート電極にはＶ1＝Ｖ
ＳＳが入力され、ＯＦＦする。図１１においては、１１
０３で示される期間に行われる動作である。
【００７３】続いて、ｍ−１行目の水平期間が終了し、
ゲート信号線(Ｇ(ｍ−１))がＬレベルとなる。これに伴
い、リフレッシュ用ＴＦＴ１５１がＯＦＦする。ｍ行目
の水平期間に入り、ゲート信号線(Ｇ(ｍ))がＨレベルと
なる。これに伴い、スイッチング用ＴＦＴ１０１がＯＮ
する。このとき、ソース信号線に出力されてきているデ
ジタル映像信号が画素に書き込まれる。デジタル映像信
号がＨレベルのとき、スイッチング用ＴＦＴがＯＮして
いることから、駆動用ＴＦＴ１０２のゲート電極の電位
が上昇する。
ゲート信号線(Ｇ(ｍ−１))がＬレベルとなる。これに伴
い、リフレッシュ用ＴＦＴ１５１がＯＦＦする。ｍ行目
の水平期間に入り、ゲート信号線(Ｇ(ｍ))がＨレベルと
なる。これに伴い、スイッチング用ＴＦＴ１０１がＯＮ
する。このとき、ソース信号線に出力されてきているデ
ジタル映像信号が画素に書き込まれる。デジタル映像信
号がＨレベルのとき、スイッチング用ＴＦＴがＯＮして
いることから、駆動用ＴＦＴ１０２のゲート電極の電位
が上昇する。
【００７４】ただし今、ゲート信号線(Ｇ(ｍ))はＨレベ
ルであり、その電位はＶＤＤ、デジタル映像信号はＨレ
ベルであり、その電位は同じくＶＤＤであるので、スイ
ッチング用ＴＦＴの出力電極に現れる電位は、そのしき
い値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)となった
ところでスイッチング用ＴＦＴがＯＦＦし、スイッチン
グ用ＴＦＴの出力電極、すなわち駆動用ＴＦＴ１０２の
ゲート電極は浮遊状態となる。
ルであり、その電位はＶＤＤ、デジタル映像信号はＨレ
ベルであり、その電位は同じくＶＤＤであるので、スイ
ッチング用ＴＦＴの出力電極に現れる電位は、そのしき
い値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)となった
ところでスイッチング用ＴＦＴがＯＦＦし、スイッチン
グ用ＴＦＴの出力電極、すなわち駆動用ＴＦＴ１０２の
ゲート電極は浮遊状態となる。
【００７５】一方、スイッチング用ＴＦＴ１０１の出力
電極の電位が(ＶＤＤ−ＶｔｈＮ)まで上昇するため、補
償用ＴＦＴ１５２がＯＮし、出力電極の電位が上昇して
ＶＤＤに近づく。このとき、補償用ＴＦＴ１５２の出力
電極とゲート電極との間には、第１の容量手段１５３に
よる容量結合が存在する。今、補償用ＴＦＴ１５２のゲ
ート電極は、(ＶＤＤ−ＶｔｈＮ)の電位のまま浮遊状態
となっているので、補償用ＴＦＴ１５２の出力電極の電
位上昇に伴ってさらに上昇し、ＶＤＤよりも高い電位と
なる。
電極の電位が(ＶＤＤ−ＶｔｈＮ)まで上昇するため、補
償用ＴＦＴ１５２がＯＮし、出力電極の電位が上昇して
ＶＤＤに近づく。このとき、補償用ＴＦＴ１５２の出力
電極とゲート電極との間には、第１の容量手段１５３に
よる容量結合が存在する。今、補償用ＴＦＴ１５２のゲ
ート電極は、(ＶＤＤ−ＶｔｈＮ)の電位のまま浮遊状態
となっているので、補償用ＴＦＴ１５２の出力電極の電
位上昇に伴ってさらに上昇し、ＶＤＤよりも高い電位と
なる。
【００７６】この結果、スイッチング用ＴＦＴ１０を通
じて、一旦ＶｔｈＮだけ減衰したデジタル映像信号は、
電圧補償回路１１０によってその振幅補償を受け、駆動
用ＴＦＴ１０２のゲート電極へと入力される。よって、
駆動用ＴＦＴ１０２は正常にＯＮすることが出来、所望
のドレイン電流を流すことが出来る。
じて、一旦ＶｔｈＮだけ減衰したデジタル映像信号は、
電圧補償回路１１０によってその振幅補償を受け、駆動
用ＴＦＴ１０２のゲート電極へと入力される。よって、
駆動用ＴＦＴ１０２は正常にＯＮすることが出来、所望
のドレイン電流を流すことが出来る。
【００７７】以後、第１、第２の容量手段１５３、１５
４によって、ゲート信号線の選択が終了した後、さらに
アドレス(書き込み)期間が終了した後も、駆動用ＴＦＴ
１０２のゲート電極に印加される電位が保持され、これ
によってドレイン電流が流れ、ＥＬ素子１０４が発光す
る。次のサブフレーム期間において、ｍ−１行目のゲー
ト信号線(Ｇ(ｍ−１))が選択されてＨレベルになると、
リフレッシュ用ＴＦＴ１５１がＯＮして、駆動用ＴＦＴ
１０２のゲート電極の電位はＬレベルになり、ＯＦＦす
る。以後、上記の動作を繰り返し、画面の描画を行う。
４によって、ゲート信号線の選択が終了した後、さらに
アドレス(書き込み)期間が終了した後も、駆動用ＴＦＴ
１０２のゲート電極に印加される電位が保持され、これ
によってドレイン電流が流れ、ＥＬ素子１０４が発光す
る。次のサブフレーム期間において、ｍ−１行目のゲー
ト信号線(Ｇ(ｍ−１))が選択されてＨレベルになると、
リフレッシュ用ＴＦＴ１５１がＯＮして、駆動用ＴＦＴ
１０２のゲート電極の電位はＬレベルになり、ＯＦＦす
る。以後、上記の動作を繰り返し、画面の描画を行う。
【００７８】ここで、第１、第２の容量手段１５３、１
５４について付記する。
５４について付記する。
【００７９】第１の容量手段１５３は、補償用ＴＦＴ１
５２のゲート電極と出力電極との間に配置され、出力電
極の電位上昇を利用して、容量結合によりゲート電極の
電位を持ち上げるための容量手段である。第２の容量手
段１５４は、第１の容量手段１５３と直列配置され、一
定電位である電流供給線と、駆動用ＴＦＴ１０２のゲー
ト電極との間を容量結合して、駆動用ＴＦＴ１０２のゲ
ート電極の電位を保持するための容量手段である。
５２のゲート電極と出力電極との間に配置され、出力電
極の電位上昇を利用して、容量結合によりゲート電極の
電位を持ち上げるための容量手段である。第２の容量手
段１５４は、第１の容量手段１５３と直列配置され、一
定電位である電流供給線と、駆動用ＴＦＴ１０２のゲー
ト電極との間を容量結合して、駆動用ＴＦＴ１０２のゲ
ート電極の電位を保持するための容量手段である。
【００８０】ここで、第２の容量手段１５４のもう１つ
の役割として、電圧保障回路１１０のブートストラップ
動作を確実に行うための負荷として用いている点を付記
しておく。この負荷がない場合、補償用ＴＦＴ１５２の
ゲート電極の電位が、ソース信号線からのデジタル映像
信号の入力によって上昇を始め、そのしきい値を上回る
と直ちに補償用ＴＦＴ１５２の出力電極の電位が上昇す
る。出力電極の電位上昇が早すぎる場合、ブートストラ
ップが正常に働きにくくなる場合がある。よって、第２
の容量手段１５４を負荷とすることによって、補償用Ｔ
ＦＴ１５２の出力電極の電位上昇を敢えて遅らせ、出力
電極の電位の上昇が停止する前に、ゲート電極を浮遊状
態とする。これにより、ブートストラップ動作をより確
実に行うことが出来る。
の役割として、電圧保障回路１１０のブートストラップ
動作を確実に行うための負荷として用いている点を付記
しておく。この負荷がない場合、補償用ＴＦＴ１５２の
ゲート電極の電位が、ソース信号線からのデジタル映像
信号の入力によって上昇を始め、そのしきい値を上回る
と直ちに補償用ＴＦＴ１５２の出力電極の電位が上昇す
る。出力電極の電位上昇が早すぎる場合、ブートストラ
ップが正常に働きにくくなる場合がある。よって、第２
の容量手段１５４を負荷とすることによって、補償用Ｔ
ＦＴ１５２の出力電極の電位上昇を敢えて遅らせ、出力
電極の電位の上昇が停止する前に、ゲート電極を浮遊状
態とする。これにより、ブートストラップ動作をより確
実に行うことが出来る。
【００８１】以上の方法により、通常ソース信号線に入
力されるデジタル映像信号の電圧振幅よりも大きい電圧
振幅を必要としたゲート信号線選択パルスの電圧振幅
を、デジタル映像信号の電圧振幅と同等にすることが可
能となる。よって、ゲート信号線駆動回路の消費電力を
低減することが可能となる。
力されるデジタル映像信号の電圧振幅よりも大きい電圧
振幅を必要としたゲート信号線選択パルスの電圧振幅
を、デジタル映像信号の電圧振幅と同等にすることが可
能となる。よって、ゲート信号線駆動回路の消費電力を
低減することが可能となる。
【００８２】また、本発明によると、ブートストラップ
動作によって、駆動用ＴＦＴ１０２のゲート電極の電位
は、ソース信号線より入力されるデジタル映像信号のＨ
レベルよりも高くすることが出来る。駆動用ＴＦＴ１０
２のゲート電極の電位は、通常はＨレベルでＶＤＤまで
上昇すればよいので、容量結合に伴う電位上昇分の見積
もりを詳細に行うことによって、さらにゲート信号線選
択パルスの電圧振幅を小さくすることが出来る。
動作によって、駆動用ＴＦＴ１０２のゲート電極の電位
は、ソース信号線より入力されるデジタル映像信号のＨ
レベルよりも高くすることが出来る。駆動用ＴＦＴ１０
２のゲート電極の電位は、通常はＨレベルでＶＤＤまで
上昇すればよいので、容量結合に伴う電位上昇分の見積
もりを詳細に行うことによって、さらにゲート信号線選
択パルスの電圧振幅を小さくすることが出来る。
【００８３】
【実施例】以下に、本発明の実施例について記載する。
【００８４】[実施例１]本発明において、第１の電源電
位(Ｖ1)および第２の電源電位(Ｖ2)に関しては、画素を
構成するＴＦＴの極性がＮチャネル型の場合はＶ1＝Ｖ
ＳＳ、Ｖ2＝ＶＤＤとし、画素を構成するＴＦＴの極性
がＰチャネル型の場合はＶ1＝ＶＤＤ、Ｖ2＝ＶＳＳとし
て、それぞれ画素部に電源線を引き回しても良いが、出
射方向によっては、配線の引き回しによって開口率が低
下することになる。
位(Ｖ1)および第２の電源電位(Ｖ2)に関しては、画素を
構成するＴＦＴの極性がＮチャネル型の場合はＶ1＝Ｖ
ＳＳ、Ｖ2＝ＶＤＤとし、画素を構成するＴＦＴの極性
がＰチャネル型の場合はＶ1＝ＶＤＤ、Ｖ2＝ＶＳＳとし
て、それぞれ画素部に電源線を引き回しても良いが、出
射方向によっては、配線の引き回しによって開口率が低
下することになる。
【００８５】本実施例では、ソース信号線、ゲート信号
線、電流供給線等、既存の信号線を用いて、Ｖ1、Ｖ2に
所望の電源電位を供給するための素子間の接続について
示す。
線、電流供給線等、既存の信号線を用いて、Ｖ1、Ｖ2に
所望の電源電位を供給するための素子間の接続について
示す。
【００８６】図２(Ａ)〜(Ｃ)に、接続の例を示す。
【００８７】図２(Ａ)の場合、リフレッシュ用ＴＦＴ１
５１の入力電極を電流供給線(Ｃｕｒｒｅｎｔ)に、補償
用ＴＦＴ１５２の入力電極をｍ行目のゲート信号線(Ｇ
(ｍ))に接続している。図２(Ｂ)の場合、リフレッシュ
用ＴＦＴ１５１の入力電極と、補償用ＴＦＴ１５２の入
力電極とは、いずれもｍ行目のゲート信号線(Ｇ(ｍ))に
接続している。図２(Ｃ)の場合、リフレッシュ用ＴＦＴ
１５１の入力電極をｍ行目のゲート信号線(Ｇ(ｍ))に、
補償用ＴＦＴ１５２の入力電極を電流供給線(Ｃｕｒｒ
ｅｎｔ)に接続している。
５１の入力電極を電流供給線(Ｃｕｒｒｅｎｔ)に、補償
用ＴＦＴ１５２の入力電極をｍ行目のゲート信号線(Ｇ
(ｍ))に接続している。図２(Ｂ)の場合、リフレッシュ
用ＴＦＴ１５１の入力電極と、補償用ＴＦＴ１５２の入
力電極とは、いずれもｍ行目のゲート信号線(Ｇ(ｍ))に
接続している。図２(Ｃ)の場合、リフレッシュ用ＴＦＴ
１５１の入力電極をｍ行目のゲート信号線(Ｇ(ｍ))に、
補償用ＴＦＴ１５２の入力電極を電流供給線(Ｃｕｒｒ
ｅｎｔ)に接続している。
【００８８】このとき、それぞれの場合のＥＬ素子の極
性と出射方向について説明する。
性と出射方向について説明する。
【００８９】まず、ｍ行目に走査される画素において、
リフレッシュ用ＴＦＴ１５１は、ｍ−１行目の選択期間
にのみＯＮし、駆動用ＴＦＴ１０２のゲート電極の電位
をＬレベルに落とす。図２(Ａ)の場合、電流供給線はほ
ぼ固定電位であるので、その電位をＬレベル相当にして
おけば良い。図２(Ｂ)(Ｃ)の場合、ｍ行目のゲート信号
線は、ｍ行目の選択期間以外の期間ではＬレベルとなっ
ている。
リフレッシュ用ＴＦＴ１５１は、ｍ−１行目の選択期間
にのみＯＮし、駆動用ＴＦＴ１０２のゲート電極の電位
をＬレベルに落とす。図２(Ａ)の場合、電流供給線はほ
ぼ固定電位であるので、その電位をＬレベル相当にして
おけば良い。図２(Ｂ)(Ｃ)の場合、ｍ行目のゲート信号
線は、ｍ行目の選択期間以外の期間ではＬレベルとなっ
ている。
【００９０】一方、同じくｍ行目に走査される画素にお
いて、補償用ＴＦＴ１５２は、ｍ行目の選択期間にＯＮ
し、出力電極の電位が上昇することによって、容量結合
を利用して駆動用ＴＦＴ１０２のゲート電極の電位を上
昇させる。よって、補償用ＴＦＴ１５２の入力電極が接
続されている信号線は、ｍ行目の選択期間にはＨレベル
となっている必要がある。図２(Ａ)(Ｂ)の場合、補償用
ＴＦＴ１５２の入力電極はｍ行目のゲート信号線(Ｇ
(ｍ))に接続されており、ｍ行目の選択期間は、ゲート
信号線選択パルスが入力されて、ｍ行目のゲート信号線
(Ｇ(ｍ))はＨレベルとなっている。図２(Ｃ)の場合、補
償用ＴＦＴ１５２の入力電極は電流供給線(Ｃｕｒｒｅ
ｎｔ)に接続されている。電流供給線はほぼ固定電位で
あるので、その電位をＨレベル相当としておけば良い。
いて、補償用ＴＦＴ１５２は、ｍ行目の選択期間にＯＮ
し、出力電極の電位が上昇することによって、容量結合
を利用して駆動用ＴＦＴ１０２のゲート電極の電位を上
昇させる。よって、補償用ＴＦＴ１５２の入力電極が接
続されている信号線は、ｍ行目の選択期間にはＨレベル
となっている必要がある。図２(Ａ)(Ｂ)の場合、補償用
ＴＦＴ１５２の入力電極はｍ行目のゲート信号線(Ｇ
(ｍ))に接続されており、ｍ行目の選択期間は、ゲート
信号線選択パルスが入力されて、ｍ行目のゲート信号線
(Ｇ(ｍ))はＨレベルとなっている。図２(Ｃ)の場合、補
償用ＴＦＴ１５２の入力電極は電流供給線(Ｃｕｒｒｅ
ｎｔ)に接続されている。電流供給線はほぼ固定電位で
あるので、その電位をＨレベル相当としておけば良い。
【００９１】以上は、画素を構成するＴＦＴがＮチャネ
ル型である場合の例である。ただし、画素を構成するＴ
ＦＴがＰチャネル型である場合にも、各ノードのＨレベ
ルとＬレベル、および各電源電位を逆転すれば良いの
で、図２(Ａ)〜(Ｃ)に示した接続がそのまま適用出来
る。
ル型である場合の例である。ただし、画素を構成するＴ
ＦＴがＰチャネル型である場合にも、各ノードのＨレベ
ルとＬレベル、および各電源電位を逆転すれば良いの
で、図２(Ａ)〜(Ｃ)に示した接続がそのまま適用出来
る。
【００９２】以上のことから、画素を構成するＴＦＴが
Ｎチャネル型である場合、図２(Ａ)(Ｂ)においては、電
流供給線(Ｃｕｒｒｅｎｔ)の電位はＬレベル付近であれ
ば良い。よって、回路の中では低電位とすることが出来
るので、ＥＬ素子において駆動用ＴＦＴ１０２と接続さ
れている側の電極を陰極、共通電極を陽極とすれば良
い。この場合、出射方向は陽極側、つまり上方出射とな
る。一方、図２(Ｃ)においては、電流供給線(Ｃｕｒｒ
ｅｎｔ)の電位はＨレベル付近であれば良い。よって、
回路の中では高電位とすることが出来るので、ＥＬ素子
において駆動用ＴＦＴ１０２と接続されている側の電極
を陽極、共通電極を陰極とすれば良い。この場合、出射
方向は陽極側、つまり下方出射となる。
Ｎチャネル型である場合、図２(Ａ)(Ｂ)においては、電
流供給線(Ｃｕｒｒｅｎｔ)の電位はＬレベル付近であれ
ば良い。よって、回路の中では低電位とすることが出来
るので、ＥＬ素子において駆動用ＴＦＴ１０２と接続さ
れている側の電極を陰極、共通電極を陽極とすれば良
い。この場合、出射方向は陽極側、つまり上方出射とな
る。一方、図２(Ｃ)においては、電流供給線(Ｃｕｒｒ
ｅｎｔ)の電位はＨレベル付近であれば良い。よって、
回路の中では高電位とすることが出来るので、ＥＬ素子
において駆動用ＴＦＴ１０２と接続されている側の電極
を陽極、共通電極を陰極とすれば良い。この場合、出射
方向は陽極側、つまり下方出射となる。
【００９３】一方、画素を構成するＴＦＴがＰチャネル
型である場合は、上述とは電位が逆となる。つまり図２
(Ａ)(Ｂ)の場合は、ＥＬ素子において駆動用ＴＦＴ１０
２と接続されている側の電極を陽極、共通電極を陰極と
すれば良く、下方出射となる。図２(Ｃ)の場合は、ＥＬ
素子において駆動用ＴＦＴ１０２と接続されている側の
電極を陰極、共通電極を陽極とすれば良く、下方出射と
なる。
型である場合は、上述とは電位が逆となる。つまり図２
(Ａ)(Ｂ)の場合は、ＥＬ素子において駆動用ＴＦＴ１０
２と接続されている側の電極を陽極、共通電極を陰極と
すれば良く、下方出射となる。図２(Ｃ)の場合は、ＥＬ
素子において駆動用ＴＦＴ１０２と接続されている側の
電極を陰極、共通電極を陽極とすれば良く、下方出射と
なる。
【００９４】[実施例２]本実施例においては、同一基板
上に、画素部および、画素部周辺に設ける駆動回路のＴ
ＦＴを同時に作製する方法について説明する。
上に、画素部および、画素部周辺に設ける駆動回路のＴ
ＦＴを同時に作製する方法について説明する。
【００９５】まず、図６(Ａ)に示すように、コーニング
社の＃７０５９ガラスや＃１７３７ガラス等に代表され
るバリウムホウケイ酸ガラス、またはアルミノホウケイ
酸ガラス等からなる基盤５００１上に酸化シリコン膜、
窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜５００２を形成する。特に図示していな
いが、下地膜５００２の形成については、例えば、プラ
ズマＣＶＤ法でＳｉＨ 4、ＮＨ3、Ｎ2Ｏから作製される
酸化窒化シリコン膜を１０〜２００[nm](好ましくは５
０〜１００[nm])の厚さに形成し、同様にＳｉＨ4、Ｎ2
Ｏから作製される酸化窒化水素化シリコン膜を５０〜２
００[nm](好ましくは１００〜１５０[nm])の厚さに積層
形成する。
社の＃７０５９ガラスや＃１７３７ガラス等に代表され
るバリウムホウケイ酸ガラス、またはアルミノホウケイ
酸ガラス等からなる基盤５００１上に酸化シリコン膜、
窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜５００２を形成する。特に図示していな
いが、下地膜５００２の形成については、例えば、プラ
ズマＣＶＤ法でＳｉＨ 4、ＮＨ3、Ｎ2Ｏから作製される
酸化窒化シリコン膜を１０〜２００[nm](好ましくは５
０〜１００[nm])の厚さに形成し、同様にＳｉＨ4、Ｎ2
Ｏから作製される酸化窒化水素化シリコン膜を５０〜２
００[nm](好ましくは１００〜１５０[nm])の厚さに積層
形成する。
【００９６】続いて、島状の半導体層５００３〜５００
５は、非晶質構造を有する半導体膜を。レーザー結晶化
法や公知の熱結晶化法を用いて作製した結晶質半導体膜
で形成する。この島状の半導体層５００３〜５００５の
厚さは２５〜８０[nm](好ましくは３０〜６０[nm])とし
て形成する。結晶質半導体層の材料には特に限定は無い
が、好ましくはシリコンまたはシリコンゲルマニウム
(ＳｉＧｅ)合金等で形成すると良い。
５は、非晶質構造を有する半導体膜を。レーザー結晶化
法や公知の熱結晶化法を用いて作製した結晶質半導体膜
で形成する。この島状の半導体層５００３〜５００５の
厚さは２５〜８０[nm](好ましくは３０〜６０[nm])とし
て形成する。結晶質半導体層の材料には特に限定は無い
が、好ましくはシリコンまたはシリコンゲルマニウム
(ＳｉＧｅ)合金等で形成すると良い。
【００９７】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は実
施者が適宜選択するものであるが、エキシマレーザーを
用いる場合にはパルス発振周波数を３０[Hz]とし、レー
ザーエネルギー密度を１００〜４００[mJ/cm2](代表的
には２００〜３００[mJ/cm2])とする。また、ＹＡＧレ
ーザーを用いる場合にはその第２高調波を用い、パルス
発振周波数１〜１０[kHz]とし、レーザーエネルギー密
度を３００〜６００[mJ/cm2](代表的には３５０〜５０
０[mJ/cm2])とすると良い。そして幅１００〜１０００
[μm]、例えば４００[μm]で線状に集光したレーザー光
を基板全面に渡って照射し、このときの線状レーザーの
重ねあわせ率(オーバーラップ率)を８０〜９８[％]とし
て行う。
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は実
施者が適宜選択するものであるが、エキシマレーザーを
用いる場合にはパルス発振周波数を３０[Hz]とし、レー
ザーエネルギー密度を１００〜４００[mJ/cm2](代表的
には２００〜３００[mJ/cm2])とする。また、ＹＡＧレ
ーザーを用いる場合にはその第２高調波を用い、パルス
発振周波数１〜１０[kHz]とし、レーザーエネルギー密
度を３００〜６００[mJ/cm2](代表的には３５０〜５０
０[mJ/cm2])とすると良い。そして幅１００〜１０００
[μm]、例えば４００[μm]で線状に集光したレーザー光
を基板全面に渡って照射し、このときの線状レーザーの
重ねあわせ率(オーバーラップ率)を８０〜９８[％]とし
て行う。
【００９８】続いて、島状の半導体層５００３〜５００
５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁
膜５００６は、プラズマＣＶＤ法またはスパッタ法を用
い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁
膜で形成する。本実施例では、１２０[nm]の厚さで酸化
窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこの
ような酸化窒化シリコン膜に限定されるものではなく、
他のシリコンを含む絶縁膜を単層または積層構造として
用いても良い。例えば、酸化シリコンを用いる場合に
は、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosil
icate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度
３００〜４００[℃]とし、高周波(１３．５６[MHz])電
力密度０．５〜０．８[W/cm2]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールにより、ゲ
ート絶縁膜として良好な特性を得ることが出来る。
５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁
膜５００６は、プラズマＣＶＤ法またはスパッタ法を用
い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁
膜で形成する。本実施例では、１２０[nm]の厚さで酸化
窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこの
ような酸化窒化シリコン膜に限定されるものではなく、
他のシリコンを含む絶縁膜を単層または積層構造として
用いても良い。例えば、酸化シリコンを用いる場合に
は、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosil
icate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度
３００〜４００[℃]とし、高周波(１３．５６[MHz])電
力密度０．５〜０．８[W/cm2]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールにより、ゲ
ート絶縁膜として良好な特性を得ることが出来る。
【００９９】そして、ゲート絶縁膜５００６上にゲート
電極を形成するための第１の導電膜５００７と第２の導
電膜５００８とを積層形成する。本実施例では、第１の
導電層５００７をタンタル(Ｔａ)で５０〜１００[nm]の
厚さに形成し、第２の導電層５００９をタングステン
(Ｗ)で１００〜３００[nm]の厚さに形成する(図６
(Ａ))。
電極を形成するための第１の導電膜５００７と第２の導
電膜５００８とを積層形成する。本実施例では、第１の
導電層５００７をタンタル(Ｔａ)で５０〜１００[nm]の
厚さに形成し、第２の導電層５００９をタングステン
(Ｗ)で１００〜３００[nm]の厚さに形成する(図６
(Ａ))。
【０１００】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極として使用することが出来るが、β相のＴａ膜の抵抗
率は１８０[μΩcm]程度でありゲート電極には不向きで
ある。α相のＴａ膜を形成するために、Ｔａのα相に近
い結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０
[nm]程度の厚さでＴａの下地に形成しておくとα相のＴ
ａ膜を容易に得ることが出来る。
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極として使用することが出来るが、β相のＴａ膜の抵抗
率は１８０[μΩcm]程度でありゲート電極には不向きで
ある。α相のＴａ膜を形成するために、Ｔａのα相に近
い結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０
[nm]程度の厚さでＴａの下地に形成しておくとα相のＴ
ａ膜を容易に得ることが出来る。
【０１０１】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他にも６フッ化タン
グステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れて高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに製膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。
としたスパッタ法で形成する。その他にも６フッ化タン
グステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れて高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに製膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。
【０１０２】なお、本実施例においては、第１の導電膜
５００７をＴａ、第２の導電膜５００８をＷとしたが、
特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いても良い。本実施例以外の他の
組み合わせの一例としては、第１の導電膜をＴａＮ、第
２の導電膜をＷとする組み合わせ、第１の導電膜をＴａ
Ｎ、第２の導電膜をＡｌとする組み合わせ、第１の導電
膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が
望ましい。
５００７をＴａ、第２の導電膜５００８をＷとしたが、
特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いても良い。本実施例以外の他の
組み合わせの一例としては、第１の導電膜をＴａＮ、第
２の導電膜をＷとする組み合わせ、第１の導電膜をＴａ
Ｎ、第２の導電膜をＡｌとする組み合わせ、第１の導電
膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が
望ましい。
【０１０３】次に、レジストによるマスク５００９を形
成し、電極および配線を形成するための第１のエッチン
グ処理を行う。本実施例ではＩＣＰ(Inductively coupl
ed plasma：誘導結合型プラズマ)エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2とを混合し、１[Pa]の
圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６
[MHz])電力を投入してプラズマを生成して行う。基板側
(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実
質的に負の自己バイアス電圧を印加する。ＣＦ 4とＣｌ2
とを混合した場合にはＷ膜およびＴａ膜とも同程度にエ
ッチングされる。
成し、電極および配線を形成するための第１のエッチン
グ処理を行う。本実施例ではＩＣＰ(Inductively coupl
ed plasma：誘導結合型プラズマ)エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2とを混合し、１[Pa]の
圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６
[MHz])電力を投入してプラズマを生成して行う。基板側
(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実
質的に負の自己バイアス電圧を印加する。ＣＦ 4とＣｌ2
とを混合した場合にはＷ膜およびＴａ膜とも同程度にエ
ッチングされる。
【０１０４】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることと、基板側に印加
するバイアス電圧の効果とにより第１の導電膜および第
２の導電膜の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングを行うためには、１０〜２０[％]
の割合でエッチング時間を増加させると良い。Ｗ膜に対
する酸化窒化シリコン膜の選択比は２〜４(代表的には
３)であるので、オーバーエッチング処理により、酸化
窒化シリコン膜が露出した面は２０〜５０[nm]程度エッ
チングされることになる。こうして、第１のエッチング
処理により第１の導電層５０１０ａ〜５０１３ａと第２
の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の
導電層５０１０〜５０１３を形成する。このとき、ゲー
ト絶縁膜５００６においては、第１の形状の導電層５０
１０〜５０１３で覆われない領域は２０〜５０[nm]程度
エッチングされて薄くなった領域が形成される(図６
(Ｂ))。
マスクの形状を適したものとすることと、基板側に印加
するバイアス電圧の効果とにより第１の導電膜および第
２の導電膜の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングを行うためには、１０〜２０[％]
の割合でエッチング時間を増加させると良い。Ｗ膜に対
する酸化窒化シリコン膜の選択比は２〜４(代表的には
３)であるので、オーバーエッチング処理により、酸化
窒化シリコン膜が露出した面は２０〜５０[nm]程度エッ
チングされることになる。こうして、第１のエッチング
処理により第１の導電層５０１０ａ〜５０１３ａと第２
の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の
導電層５０１０〜５０１３を形成する。このとき、ゲー
ト絶縁膜５００６においては、第１の形状の導電層５０
１０〜５０１３で覆われない領域は２０〜５０[nm]程度
エッチングされて薄くなった領域が形成される(図６
(Ｂ))。
【０１０５】そして、第１のドーピング処理を行い、Ｎ
型を付与する不純物元素を添加する(図６(Ｂ))。ドーピ
ング処理は、イオンドーピング法もしくはイオン注入法
で行えば良い。イオンドープ法にあたっての条件は、ド
ーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加
速電圧を６０〜１００[keV]とする。Ｎ型を付与する不
純物元素としては、１５族に属する元素、典型的にはリ
ン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用い
る。この場合、導電層５０１０〜５０１３がＮ型を付与
する不純物元素に対するマスクとなり、自己整合的に第
１の不純物領域５０１４〜５０１６が形成される。この
第１の不純物領域５０１４〜５０１６には、１×１０20
〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する
不純物元素を添加する。
型を付与する不純物元素を添加する(図６(Ｂ))。ドーピ
ング処理は、イオンドーピング法もしくはイオン注入法
で行えば良い。イオンドープ法にあたっての条件は、ド
ーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加
速電圧を６０〜１００[keV]とする。Ｎ型を付与する不
純物元素としては、１５族に属する元素、典型的にはリ
ン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用い
る。この場合、導電層５０１０〜５０１３がＮ型を付与
する不純物元素に対するマスクとなり、自己整合的に第
１の不純物領域５０１４〜５０１６が形成される。この
第１の不純物領域５０１４〜５０１６には、１×１０20
〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する
不純物元素を添加する。
【０１０６】次に、第２のエッチング処理を行う(図６
(Ｃ))。同様にＩＣＰエッチング法を用い、エッチング
用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１[Pa]の圧
力でコイル型の電極に５００[Ｗ]のＲＦ電力を供給し、
プラズマを生成して行う。基板側(試料ステージ)にも５
０[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比
べ低い自己バイアス電圧を印加する。このような条件に
より第２の導電層であるＷを異方性エッチングし、か
つ、それより遅いエッチング速度で第１の導電層である
Ｔａを異方性エッチングして第２の形状の導電層５０１
７〜５０２０(第１の導電層５０１７ａ〜５０２０ａお
よび第２の導電層５０１７ｂ〜５０２０ｂ)を形成す
る。このとき、ゲート絶縁膜５００６においては、第２
の形状の導電層５０１７〜５０２０で覆われない領域は
さらに２０〜５０[nm]程度エッチングされて薄くなった
領域が形成される。
(Ｃ))。同様にＩＣＰエッチング法を用い、エッチング
用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１[Pa]の圧
力でコイル型の電極に５００[Ｗ]のＲＦ電力を供給し、
プラズマを生成して行う。基板側(試料ステージ)にも５
０[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比
べ低い自己バイアス電圧を印加する。このような条件に
より第２の導電層であるＷを異方性エッチングし、か
つ、それより遅いエッチング速度で第１の導電層である
Ｔａを異方性エッチングして第２の形状の導電層５０１
７〜５０２０(第１の導電層５０１７ａ〜５０２０ａお
よび第２の導電層５０１７ｂ〜５０２０ｂ)を形成す
る。このとき、ゲート絶縁膜５００６においては、第２
の形状の導電層５０１７〜５０２０で覆われない領域は
さらに２０〜５０[nm]程度エッチングされて薄くなった
領域が形成される。
【０１０７】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6の蒸気圧が極端に高く、その他
のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度であ
る。従って、ＣＦ4とＣｌ2の混合ガスでは、Ｗ膜および
Ｔａ膜共にエッチングされる。しかし、この混合ガスに
適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦ
になり、ＦラジカルまたはＦイオンが多量に発生する。
その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速
度が増大する。一方、ＴａはＦが増大しても、相対的に
エッチング速度の増加は少ない。また、ＴａはＷに比較
して酸化されやすいので、Ｏ2を添加することでＴａの
表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応
しないため、さらにＴａ膜のエッチング速度は低下する
こととなる。従って、Ｗ膜とＴａ膜とのエッチング速度
に差を作ることが可能となる。
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6の蒸気圧が極端に高く、その他
のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度であ
る。従って、ＣＦ4とＣｌ2の混合ガスでは、Ｗ膜および
Ｔａ膜共にエッチングされる。しかし、この混合ガスに
適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦ
になり、ＦラジカルまたはＦイオンが多量に発生する。
その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速
度が増大する。一方、ＴａはＦが増大しても、相対的に
エッチング速度の増加は少ない。また、ＴａはＷに比較
して酸化されやすいので、Ｏ2を添加することでＴａの
表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応
しないため、さらにＴａ膜のエッチング速度は低下する
こととなる。従って、Ｗ膜とＴａ膜とのエッチング速度
に差を作ることが可能となる。
【０１０８】そして、第２のドーピング処理を行う(図
６(Ｄ))。この場合、第１のドーピング処理よりもドー
ズ量を下げて高い加速電圧の条件としてＮ型を付与する
不純物元素ドーピングする。例えば、加速電圧を７０〜
１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で
行い、図６(Ｂ)で島状の半導体層に形成された第１の不
純物領域の内側に新たな不純物領域を形成する。ドーピ
ングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物
元素に対するマスクとして用い、第１の導電層５０１７
ａ〜５０２０ａの下側の領域にも不純物元素が添加され
るようにしてドーピングする。こうして、第１の導電層
と重なる第２の不純物領域５０２１〜５０２３が形成さ
れる。
６(Ｄ))。この場合、第１のドーピング処理よりもドー
ズ量を下げて高い加速電圧の条件としてＮ型を付与する
不純物元素ドーピングする。例えば、加速電圧を７０〜
１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で
行い、図６(Ｂ)で島状の半導体層に形成された第１の不
純物領域の内側に新たな不純物領域を形成する。ドーピ
ングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物
元素に対するマスクとして用い、第１の導電層５０１７
ａ〜５０２０ａの下側の領域にも不純物元素が添加され
るようにしてドーピングする。こうして、第１の導電層
と重なる第２の不純物領域５０２１〜５０２３が形成さ
れる。
【０１０９】続いて、第３のエッチング処理を行う(図
７(Ａ))。ここでは、エッチング用ガスにＣｌ2を用い、
ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃ
ｌ2のガス流量比を６０[sccm]とし、１ [Pa]の圧力でコ
イル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズ
マを生成してエッチングを７０秒行った。基板側(試料
ステージ)にもＲＦ電力を投入し、実質的に負の自己バ
イアス電圧を印加する。第３のエッチングにより、第１
の導電層が後退して第３の形状の導電層５０２４〜５０
２７(第１の導電層５０２４ａ〜５０２７ａおよび第２
の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の
不純物領域５０２１〜５０２３は、第１の導電層と重な
る第２の不純物領域５０２８ａ〜５０３０ａと、第１の
導電層と重ならない第３の不純物領域５０２８ｂ〜５０
３０ｂとなる。
７(Ａ))。ここでは、エッチング用ガスにＣｌ2を用い、
ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃ
ｌ2のガス流量比を６０[sccm]とし、１ [Pa]の圧力でコ
イル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズ
マを生成してエッチングを７０秒行った。基板側(試料
ステージ)にもＲＦ電力を投入し、実質的に負の自己バ
イアス電圧を印加する。第３のエッチングにより、第１
の導電層が後退して第３の形状の導電層５０２４〜５０
２７(第１の導電層５０２４ａ〜５０２７ａおよび第２
の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の
不純物領域５０２１〜５０２３は、第１の導電層と重な
る第２の不純物領域５０２８ａ〜５０３０ａと、第１の
導電層と重ならない第３の不純物領域５０２８ｂ〜５０
３０ｂとなる。
【０１１０】以上までの工程でそれぞれの島状の半導体
層に不純物領域が形成される。島状の半導体層と重なる
第３の形状の導電層５０２４〜５０２６が、ＴＦＴのゲ
ート電極として機能する。また、第３の形状の導電層５
０２７は、ソース信号線として機能する。
層に不純物領域が形成される。島状の半導体層と重なる
第３の形状の導電層５０２４〜５０２６が、ＴＦＴのゲ
ート電極として機能する。また、第３の形状の導電層５
０２７は、ソース信号線として機能する。
【０１１１】続いて、導電型の制御を目的として、それ
ぞれの島状の半導体層に添加された不純物元素を活性化
する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール
法、ラピッドサーマルアニール法(ＲＴＡ法)を適用する
ことが出来る。熱アニール法では酸素濃度が１[ppm]以
下、好ましくは０．１[ppm]以下の窒素雰囲気中で４０
０〜７００[℃]、代表的には５００〜６００[℃]で行う
ものであり、本実施例では５００[℃]で４時間の熱処理
を行う。ただし、５０２４〜５０２７に用いた配線材料
が熱に弱い場合には、配線等を保護するため層間絶縁膜
(シリコンを主成分とする)を形成した後で熱活性化を行
うことが望ましい。
ぞれの島状の半導体層に添加された不純物元素を活性化
する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール
法、ラピッドサーマルアニール法(ＲＴＡ法)を適用する
ことが出来る。熱アニール法では酸素濃度が１[ppm]以
下、好ましくは０．１[ppm]以下の窒素雰囲気中で４０
０〜７００[℃]、代表的には５００〜６００[℃]で行う
ものであり、本実施例では５００[℃]で４時間の熱処理
を行う。ただし、５０２４〜５０２７に用いた配線材料
が熱に弱い場合には、配線等を保護するため層間絶縁膜
(シリコンを主成分とする)を形成した後で熱活性化を行
うことが望ましい。
【０１１２】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状の半導体層を水素化する工程を行う。この工
程は熱的に励起された水素により半導体層のダングリン
グボンドを終端する工程である。水素化するための、熱
水素化の他の方法として、プラズマ水素化(プラズマに
より励起された水素を用いる)によって行っても良い。
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状の半導体層を水素化する工程を行う。この工
程は熱的に励起された水素により半導体層のダングリン
グボンドを終端する工程である。水素化するための、熱
水素化の他の方法として、プラズマ水素化(プラズマに
より励起された水素を用いる)によって行っても良い。
【０１１３】次いで、図７(Ｂ)に示すように、第１の層
間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２
００[nm]の厚さで形成する。その上に有機絶縁物材料か
らなる第２の層間絶縁膜５０３２を形成した後、第１の
層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およ
びゲート絶縁膜５００６に対してコンタクトホールを開
口し、配線材料による膜を形成して各配線５０３３〜５
０３７および接続電極５０３８をパターニングした後、
接続電極５０３８に接するように画素電極５０３９をパ
ターニング形成する。
間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２
００[nm]の厚さで形成する。その上に有機絶縁物材料か
らなる第２の層間絶縁膜５０３２を形成した後、第１の
層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およ
びゲート絶縁膜５００６に対してコンタクトホールを開
口し、配線材料による膜を形成して各配線５０３３〜５
０３７および接続電極５０３８をパターニングした後、
接続電極５０３８に接するように画素電極５０３９をパ
ターニング形成する。
【０１１４】本明細書においては、配線５０３３〜５０
３７および接続電極５０３８までが形成された状態での
基板を、アクティブマトリクス基板よ表記する。
３７および接続電極５０３８までが形成された状態での
基板を、アクティブマトリクス基板よ表記する。
【０１１５】第２の層間絶縁膜５０３２としては、ポリ
イミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロ
ブテン)等の有機樹脂を材料とする膜を用いる。特に、
第２の層間絶縁膜５０３２は平坦化の意味合いが強いの
で、平坦性に優れたアクリルが望ましい。本実施例では
ＴＦＴによって形成される段差を十分に平坦化しうる膜
厚でアクリル膜を形成する。好ましくは１〜５[μm](さ
らに好ましくは２〜４[μm])とすれば良い。
イミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロ
ブテン)等の有機樹脂を材料とする膜を用いる。特に、
第２の層間絶縁膜５０３２は平坦化の意味合いが強いの
で、平坦性に優れたアクリルが望ましい。本実施例では
ＴＦＴによって形成される段差を十分に平坦化しうる膜
厚でアクリル膜を形成する。好ましくは１〜５[μm](さ
らに好ましくは２〜４[μm])とすれば良い。
【０１１６】コンタクトホールの形成は、ドライエッチ
ングまたはウェットエッチング法を用い、Ｎ型の不純物
領域５０１４〜５０１６、およびソース信号線５０２
７、ゲート信号線(図示せず)、電流供給線(図示せず)お
よびゲート電極５０２４〜５０２６に達する(図示せず)
コンタクトホールをそれぞれ形成する。
ングまたはウェットエッチング法を用い、Ｎ型の不純物
領域５０１４〜５０１６、およびソース信号線５０２
７、ゲート信号線(図示せず)、電流供給線(図示せず)お
よびゲート電極５０２４〜５０２６に達する(図示せず)
コンタクトホールをそれぞれ形成する。
【０１１７】また、配線５０３３〜５０３８として、Ｔ
ｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３００[nm]、Ｔ
ｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層
の膜を所望の形状にパターニングして形成する。勿論、
他の導電性材料を用いても良い。
ｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３００[nm]、Ｔ
ｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層
の膜を所望の形状にパターニングして形成する。勿論、
他の導電性材料を用いても良い。
【０１１８】また、本実施例では、画素電極(反射電極)
５０３９として、ＭｇＡｇ等を用いて２００[nm]の厚さ
で形成、パターニングを行う。画素電極５０３９を接続
電極５０３８と重なるように配置することでコンタクト
を取っている。
５０３９として、ＭｇＡｇ等を用いて２００[nm]の厚さ
で形成、パターニングを行う。画素電極５０３９を接続
電極５０３８と重なるように配置することでコンタクト
を取っている。
【０１１９】次に、図７(Ｃ)に示すように、アクリル等
の有機材料を用いて、絶縁膜を１〜３[μm]程度の厚さ
に形成し、画素電極５０３９に対応する位置に開口部を
形成して第３の層間絶縁膜５０４０を形成する。開口部
を形成する際、側壁の形状がテーパー状となるようにエ
ッチングを行うのが望ましい。側壁が十分になだらかな
形状でないと、段差に起因するＥＬ層の劣化や段切れ等
が顕著な問題となる。
の有機材料を用いて、絶縁膜を１〜３[μm]程度の厚さ
に形成し、画素電極５０３９に対応する位置に開口部を
形成して第３の層間絶縁膜５０４０を形成する。開口部
を形成する際、側壁の形状がテーパー状となるようにエ
ッチングを行うのが望ましい。側壁が十分になだらかな
形状でないと、段差に起因するＥＬ層の劣化や段切れ等
が顕著な問題となる。
【０１２０】続いて、ＥＬ層５０４１を、真空蒸着法を
用いて形成した後、対向電極(透明電極)５０４２を形成
する。ＥＬ層の膜厚は８０〜２００[um](典型的には１
００〜１２０[nm])、画素電極(透明電極)５０４２の膜
厚は１１０[nm]とすれば良い。
用いて形成した後、対向電極(透明電極)５０４２を形成
する。ＥＬ層の膜厚は８０〜２００[um](典型的には１
００〜１２０[nm])、画素電極(透明電極)５０４２の膜
厚は１１０[nm]とすれば良い。
【０１２１】この工程では、赤色に対応する画素、緑色
に対応する画素、青色に対応する画素に対して、順次Ｅ
Ｌ層および画素電極(透明電極)を形成する。ただし、Ｅ
Ｌ層は溶液に対する耐性に乏しいため、フォトリソグラ
フィ技術を用いることなく各色個別に形成しなくてはな
らない。そこでメタルマスク等で所望の画素以外を隠
し、必要箇所だけ選択的にＥＬ層および画素電極(透明
電極)を形成するのが望ましい。
に対応する画素、青色に対応する画素に対して、順次Ｅ
Ｌ層および画素電極(透明電極)を形成する。ただし、Ｅ
Ｌ層は溶液に対する耐性に乏しいため、フォトリソグラ
フィ技術を用いることなく各色個別に形成しなくてはな
らない。そこでメタルマスク等で所望の画素以外を隠
し、必要箇所だけ選択的にＥＬ層および画素電極(透明
電極)を形成するのが望ましい。
【０１２２】ここでは、ＲＧＢに対応した３種類のＥＬ
素子を形成する方式を用いているが、白色発光のＥＬ素
子とカラーフィルタを組み合わせた方式、青色または青
緑発光のＥＬ素子と蛍光体(蛍光性の色変換層：ＣＣＭ)
とを組み合わせた方式等を用いても良い。
素子を形成する方式を用いているが、白色発光のＥＬ素
子とカラーフィルタを組み合わせた方式、青色または青
緑発光のＥＬ素子と蛍光体(蛍光性の色変換層：ＣＣＭ)
とを組み合わせた方式等を用いても良い。
【０１２３】なお、ＥＬ層５０４１としては公知の材料
を用いることが出来る。公知の材料としては、駆動電圧
を考慮すると有機材料を用いるのが望ましい。
を用いることが出来る。公知の材料としては、駆動電圧
を考慮すると有機材料を用いるのが望ましい。
【０１２４】ここまでの工程で、ＭｇＡｇでなる陰極、
ＥＬ層、透明導電膜でなる陽極とが形成される。次い
で、窒化珪素膜でなるパッシベーション膜を保護膜５０
４３として５０〜３００[nm]の厚さに形成する。この保
護膜５０４３によって、ＥＬ層を水分等から保護する。
ＥＬ層、透明導電膜でなる陽極とが形成される。次い
で、窒化珪素膜でなるパッシベーション膜を保護膜５０
４３として５０〜３００[nm]の厚さに形成する。この保
護膜５０４３によって、ＥＬ層を水分等から保護する。
【０１２５】なお、実際には図７(Ｃ)の状態まで完成し
たら、さらに外気に曝されないように、気密性が高く、
脱ガスの少ない保護フィルム(ラミネートフィルム、紫
外線硬化樹脂フィルム等)や透光性のシーリング材でパ
ッケージング(封入)することが好ましい。その際、シー
リング材の内部を不活性雰囲気にしたり、内部に吸湿性
材料(例えば酸化バリウム)を配置したりするとＥＬ素子
の信頼性が向上する。
たら、さらに外気に曝されないように、気密性が高く、
脱ガスの少ない保護フィルム(ラミネートフィルム、紫
外線硬化樹脂フィルム等)や透光性のシーリング材でパ
ッケージング(封入)することが好ましい。その際、シー
リング材の内部を不活性雰囲気にしたり、内部に吸湿性
材料(例えば酸化バリウム)を配置したりするとＥＬ素子
の信頼性が向上する。
【０１２６】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ(フレキシブルプリントサーキット：ＦＰＣ)を取り
付けて製品として完成する。このような出荷出来る状態
にまでした状態を本明細書中では発光装置という。
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ(フレキシブルプリントサーキット：ＦＰＣ)を取り
付けて製品として完成する。このような出荷出来る状態
にまでした状態を本明細書中では発光装置という。
【０１２７】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を４枚(島状半導体層パターン、第１配線パターン(ゲー
ト配線、島状のソース配線、容量配線)、コンタクトホ
ールパターン、第２配線パターン(接続電極含む))とす
ることができる。その結果、工程を短縮し、製造コスト
の低減及び歩留まりの向上に寄与することができる。
ティブマトリクス基板の作製に必要なフォトマスクの数
を４枚(島状半導体層パターン、第１配線パターン(ゲー
ト配線、島状のソース配線、容量配線)、コンタクトホ
ールパターン、第２配線パターン(接続電極含む))とす
ることができる。その結果、工程を短縮し、製造コスト
の低減及び歩留まりの向上に寄与することができる。
【０１２８】[実施例３]実施例２に示した工程におい
て、駆動回路および画素を構成するＴＦＴは、通常のシ
ングルゲート構造を有するＴＦＴであるが、本発明は、
図１０(Ｃ)に示すように、活性層を挟んで複数のゲート
電極を有する構造のＴＦＴを用いて実施しても良い。以
下に、作製工程について説明する。
て、駆動回路および画素を構成するＴＦＴは、通常のシ
ングルゲート構造を有するＴＦＴであるが、本発明は、
図１０(Ｃ)に示すように、活性層を挟んで複数のゲート
電極を有する構造のＴＦＴを用いて実施しても良い。以
下に、作製工程について説明する。
【０１２９】コーニング社の＃７０５９ガラスや＃１７
３７ガラス等に代表されるバリウムホウケイ酸ガラス、
またはアルミノホウケイ酸ガラス等からなる基盤７００
１上に、導電性材料でなる導電膜を形成し、パターニン
グによって、図１０(Ａ)に示すように下部ゲート電極７
００２を形成する。下部ゲート電極を構成する材質とし
て、導電性材料であれば特に限定はしないが、代表的に
はＴａ、Ｗ等を用いると良い。
３７ガラス等に代表されるバリウムホウケイ酸ガラス、
またはアルミノホウケイ酸ガラス等からなる基盤７００
１上に、導電性材料でなる導電膜を形成し、パターニン
グによって、図１０(Ａ)に示すように下部ゲート電極７
００２を形成する。下部ゲート電極を構成する材質とし
て、導電性材料であれば特に限定はしないが、代表的に
はＴａ、Ｗ等を用いると良い。
【０１３０】次いで、第１の絶縁膜７００３を形成す
る。第１の絶縁膜７００３としては、酸化窒化シリコン
を用いて１０〜５０[nm]の厚さで形成する。
る。第１の絶縁膜７００３としては、酸化窒化シリコン
を用いて１０〜５０[nm]の厚さで形成する。
【０１３１】第１の絶縁膜７００３を形成した時点での
表面は、図１０(Ａ)に示すように、下部ゲート電極７０
０２に起因した凹凸を有している。以後の作製工程を考
えると、この凹凸を平坦化することが望ましい。ここ
で、平坦化の手法としては、ＣＭＰ(Chemical Mechanic
al Polishing)を用いる。ＣＭＰとは、研磨対象物の表
面に化学的な処理を施すことによって研磨しやすい状態
とし、その後機械的な研磨を施すことで、精密な平滑面
を得るための研磨方法の１つである。
表面は、図１０(Ａ)に示すように、下部ゲート電極７０
０２に起因した凹凸を有している。以後の作製工程を考
えると、この凹凸を平坦化することが望ましい。ここ
で、平坦化の手法としては、ＣＭＰ(Chemical Mechanic
al Polishing)を用いる。ＣＭＰとは、研磨対象物の表
面に化学的な処理を施すことによって研磨しやすい状態
とし、その後機械的な研磨を施すことで、精密な平滑面
を得るための研磨方法の１つである。
【０１３２】第１の絶縁膜７００３の上に、平坦化膜７
００４として酸化シリコン膜もしくは酸化窒化シリコン
膜を０．５〜１[μm]の厚さに成膜する。平坦化膜７０
０４に対するＣＭＰの研磨剤(スラリー)には、例えば塩
化シリコンガスを熱分解して得られるフュームドシリカ
粒子をＫＯＨ添加水溶液に分散したものを用いると良
い。ＣＭＰにより、平坦化膜７００４を０．５〜１[μ
m]程度研磨除去して、表面を平坦化する。
００４として酸化シリコン膜もしくは酸化窒化シリコン
膜を０．５〜１[μm]の厚さに成膜する。平坦化膜７０
０４に対するＣＭＰの研磨剤(スラリー)には、例えば塩
化シリコンガスを熱分解して得られるフュームドシリカ
粒子をＫＯＨ添加水溶液に分散したものを用いると良
い。ＣＭＰにより、平坦化膜７００４を０．５〜１[μ
m]程度研磨除去して、表面を平坦化する。
【０１３３】こうして、図１０(Ｂ)に示すように、表面
が平坦化された状態が得られる。以後、実施例４に従っ
てＴＦＴを形成し、周辺回路および画素を形成すれば良
い。
が平坦化された状態が得られる。以後、実施例４に従っ
てＴＦＴを形成し、周辺回路および画素を形成すれば良
い。
【０１３４】ここで作製されたＴＦＴは、活性層を挟む
ようにして重なり合う、ゲート電極と下部ゲート電極と
を有する。ここで、スイッチング回路等のように、応答
の迅速性が要求される場合には、下部ゲート電極７００
２と、ゲート電極７００６との両方に信号を入力するよ
うにして用いる。両ゲート電極に同じ信号が入力される
ことによって、活性層におけるチャネル領域の空乏化が
早く進み、電界効果移動度が上昇して電流能力を高くす
ることが出来るため、迅速な応答性が期待出来る。
ようにして重なり合う、ゲート電極と下部ゲート電極と
を有する。ここで、スイッチング回路等のように、応答
の迅速性が要求される場合には、下部ゲート電極７００
２と、ゲート電極７００６との両方に信号を入力するよ
うにして用いる。両ゲート電極に同じ信号が入力される
ことによって、活性層におけるチャネル領域の空乏化が
早く進み、電界効果移動度が上昇して電流能力を高くす
ることが出来るため、迅速な応答性が期待出来る。
【０１３５】一方、画素部における駆動用ＴＦＴのよう
に、特性の均一化、またオフリーク電流の低減が要求さ
れる場合には、ゲート電極には信号を入力し、下部ゲー
ト電極は、ある一定電位に固定するようにして用いる。
このときのある一定電位とは、その電位をＴＦＴのゲー
ト電極に印加したとき、確実にＯＦＦするような電位と
する。代表的には、ＴＦＴがＮチャネル型である場合は
ＶＳＳ等の低電位側電源に、ＴＦＴがＰチャネル型であ
る場合は、ＶＤＤ等の高電位電源に接続すると良い。こ
のようにした場合、下部ゲート電極を持たない構造のＴ
ＦＴに比べ、しきい値電圧のばらつきを低減することが
出来る。さらにオフリーク電流の低減も期待出来るた
め、有効である。
に、特性の均一化、またオフリーク電流の低減が要求さ
れる場合には、ゲート電極には信号を入力し、下部ゲー
ト電極は、ある一定電位に固定するようにして用いる。
このときのある一定電位とは、その電位をＴＦＴのゲー
ト電極に印加したとき、確実にＯＦＦするような電位と
する。代表的には、ＴＦＴがＮチャネル型である場合は
ＶＳＳ等の低電位側電源に、ＴＦＴがＰチャネル型であ
る場合は、ＶＤＤ等の高電位電源に接続すると良い。こ
のようにした場合、下部ゲート電極を持たない構造のＴ
ＦＴに比べ、しきい値電圧のばらつきを低減することが
出来る。さらにオフリーク電流の低減も期待出来るた
め、有効である。
【０１３６】[実施例４]本実施例においては、実施形態
にて示した画素を有する発光装置を作製した例について
述べる。
にて示した画素を有する発光装置を作製した例について
述べる。
【０１３７】図４に、発光装置の概略図を示す。基板４
００の中央部に、画素部４０１が配置されている。図４
には特に図示していないが、１画素の構成は図１に示し
た通りである。画素部４０１の周辺には、ソース信号線
を制御するための、ソース信号線駆動回路４０２およ
び、ゲート信号線を制御するための、ゲート信号線駆動
回路４０７が配置されている。ゲート信号線駆動回路４
０７は、図４においては画素部４０１の両側に対称配置
しているが、片側のみの配置であっても良い。ただし、
回路動作の効率や信頼性等の面から、両側に対称配置と
するのが望ましい。
００の中央部に、画素部４０１が配置されている。図４
には特に図示していないが、１画素の構成は図１に示し
た通りである。画素部４０１の周辺には、ソース信号線
を制御するための、ソース信号線駆動回路４０２およ
び、ゲート信号線を制御するための、ゲート信号線駆動
回路４０７が配置されている。ゲート信号線駆動回路４
０７は、図４においては画素部４０１の両側に対称配置
しているが、片側のみの配置であっても良い。ただし、
回路動作の効率や信頼性等の面から、両側に対称配置と
するのが望ましい。
【０１３８】ソース信号線駆動回路４０２、ゲート信号
線駆動回路４０７を駆動するために外部より入力される
信号は、ＦＰＣ４１０を介して入力される。本実施例に
おいては、ＦＰＣ４１０より入力される信号は、一般的
に用いられているＩＣの駆動電圧に沿ったものであり、
その電圧振幅が小さいため、レベルシフタ４０６によっ
て電圧振幅の変換を受けた上で、ソース信号線駆動回路
４０２、およびゲート信号線駆動回路４０７へと入力さ
れる。
線駆動回路４０７を駆動するために外部より入力される
信号は、ＦＰＣ４１０を介して入力される。本実施例に
おいては、ＦＰＣ４１０より入力される信号は、一般的
に用いられているＩＣの駆動電圧に沿ったものであり、
その電圧振幅が小さいため、レベルシフタ４０６によっ
て電圧振幅の変換を受けた上で、ソース信号線駆動回路
４０２、およびゲート信号線駆動回路４０７へと入力さ
れる。
【０１３９】図１３は、ソース信号線駆動回路の構成を
示したものである。シフトレジスタ１３０３、バッファ
１３０４、第１のラッチ回路１３０５、第２のラッチ回
路１３０６を有する。図２０においては、バッファは図
示していないが、シフトレジスタ以下の負荷が大きい場
合などには、図１３に示すようにバッファを設けてもよ
い。
示したものである。シフトレジスタ１３０３、バッファ
１３０４、第１のラッチ回路１３０５、第２のラッチ回
路１３０６を有する。図２０においては、バッファは図
示していないが、シフトレジスタ以下の負荷が大きい場
合などには、図１３に示すようにバッファを設けてもよ
い。
【０１４０】ソース信号線駆動回路には、ソース側クロ
ック信号(ＳＣＬＫ)、ソース側クロック反転信号(ＳＣ
ＬＫｂ)、ソース側スタートパルス(ＳＳＰ)、走査方向
切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)、デジ
タル映像信号(Ｄａｔａ１〜３)が入力される。このう
ち、クロック信号、スタートパルスは、レベルシフタ１
３０１、１３０２によって振幅変換を受けた後に入力さ
れる。
ック信号(ＳＣＬＫ)、ソース側クロック反転信号(ＳＣ
ＬＫｂ)、ソース側スタートパルス(ＳＳＰ)、走査方向
切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)、デジ
タル映像信号(Ｄａｔａ１〜３)が入力される。このう
ち、クロック信号、スタートパルスは、レベルシフタ１
３０１、１３０２によって振幅変換を受けた後に入力さ
れる。
【０１４１】図１４に、シフトレジスタの構成を示す。
図１４(Ａ)に示したブロック図において、１４００で示
したブロックが１段分のサンプリングパルスを出力する
パルス出力回路であり、図１４(Ａ)のシフトレジスタ
は、ｎ段(ｎは自然数、１＜ｎ)のパルス出力回路によっ
て構成されている。
図１４(Ａ)に示したブロック図において、１４００で示
したブロックが１段分のサンプリングパルスを出力する
パルス出力回路であり、図１４(Ａ)のシフトレジスタ
は、ｎ段(ｎは自然数、１＜ｎ)のパルス出力回路によっ
て構成されている。
【０１４２】図１４(Ｂ)は、パルス出力回路の構成を詳
細に示したものである。ここで、ＴＦＴ１４０７、１４
０８、１４０９、１４１０は、走査方向切替のために設
けられたスイッチ用ＴＦＴであり、走査方向切替信号
(ＬＲ)、走査方向切替反転信号(ＬＲｂ)によって、左右
走査方向の切替を行う。
細に示したものである。ここで、ＴＦＴ１４０７、１４
０８、１４０９、１４１０は、走査方向切替のために設
けられたスイッチ用ＴＦＴであり、走査方向切替信号
(ＬＲ)、走査方向切替反転信号(ＬＲｂ)によって、左右
走査方向の切替を行う。
【０１４３】順方向走査の場合、サンプリングパルスの
出力は、１段目、２段目、・・・、ｎ−１段目、ｎ段目
の順であり、逆方向走査の場合、サンプリングパルスの
出力は、ｎ段目、ｎ−１段目、・・・、２段目、１段目
の順である。
出力は、１段目、２段目、・・・、ｎ−１段目、ｎ段目
の順であり、逆方向走査の場合、サンプリングパルスの
出力は、ｎ段目、ｎ−１段目、・・・、２段目、１段目
の順である。
【０１４４】パルス出力回路本体は、ＴＦＴ１４０１〜
１４０６および、容量１４１１からなる。あるｋ段目
(ｋは自然数、１＜ｋ＜ｎ)のパルス出力回路において、
ＴＦＴ１４０１、１４０４のゲート電極と、ＴＦＴ１４
０２、１４０３のゲート電極にはそれぞれ、ｋ−１段目
のパルス出力回路からの出力パルスもしくは、ｋ＋１段
目のパルス出力回路からの出力パルスのいずれかが入力
される。なお、ｋ＝１、すなわち初段のパルス出力回路
におけるＴＦＴ１４０１、１４０４のゲート電極およ
び、ｋ＝ｎ、すなわち最終段のパルス出力回路における
ＴＦＴ１４０２、１４０３のゲート電極には、スタート
パルス(ＳＰ)が入力される。
１４０６および、容量１４１１からなる。あるｋ段目
(ｋは自然数、１＜ｋ＜ｎ)のパルス出力回路において、
ＴＦＴ１４０１、１４０４のゲート電極と、ＴＦＴ１４
０２、１４０３のゲート電極にはそれぞれ、ｋ−１段目
のパルス出力回路からの出力パルスもしくは、ｋ＋１段
目のパルス出力回路からの出力パルスのいずれかが入力
される。なお、ｋ＝１、すなわち初段のパルス出力回路
におけるＴＦＴ１４０１、１４０４のゲート電極およ
び、ｋ＝ｎ、すなわち最終段のパルス出力回路における
ＴＦＴ１４０２、１４０３のゲート電極には、スタート
パルス(ＳＰ)が入力される。
【０１４５】順走査方向のときは、走査方向切替信号
(ＬＲ)はＨｉ電位、走査方向切替反転信号(ＬＲｂ)はＬ
ｏ電位が入力される。よってＴＦＴ１４０７、１４１０
がＯＮし、ＴＦＴ１４０１、１４０４のゲート電極に
は、ｋ−１段目のパルス出力回路からの出力パルスが入
力される。一方、ＴＦＴ１４０２、１４０３のゲート電
極には、ｋ＋１段目のパルス出力回路からの出力パルス
が入力される。
(ＬＲ)はＨｉ電位、走査方向切替反転信号(ＬＲｂ)はＬ
ｏ電位が入力される。よってＴＦＴ１４０７、１４１０
がＯＮし、ＴＦＴ１４０１、１４０４のゲート電極に
は、ｋ−１段目のパルス出力回路からの出力パルスが入
力される。一方、ＴＦＴ１４０２、１４０３のゲート電
極には、ｋ＋１段目のパルス出力回路からの出力パルス
が入力される。
【０１４６】ここで、順方向走査の場合を例として、詳
細な回路動作について説明する。図１５に示したタイミ
ングチャートを参照する。
細な回路動作について説明する。図１５に示したタイミ
ングチャートを参照する。
【０１４７】あるｋ段目のパルス出力回路において、Ｔ
ＦＴ１４０１、１４０４のゲート電極にｋ−１段目のパ
ルス出力回路からの出力パルスが入力されて(ｋ＝１、
すなわち初段の場合はスタートパルスが入力される)Ｈ
ｉ電位となり、ＴＦＴ１４０１、１４０４がＯＮする
(図１５ １５０１参照)。これにより、ＴＦＴ１４０５
のゲート電極の電位はＶＤＤ側に引き上げられ(図１５
１５０２参照)、その電位がＶＤＤ−ＶｔｈＮとなっ
たところでＴＦＴ１４０１がＯＦＦし、浮遊状態とな
る。この時点で、ＴＦＴ１４０５のゲート・ソース間電
圧は、そのしきい値を上回っており、ＴＦＴ１４０５が
ＯＮする。一方、ＴＦＴ１４０２、１４０３のゲート電
極には、まだパルス入力はなく、Ｌｏ電位のままである
ので、ＯＦＦしている。よってＴＦＴ１４０６のゲート
電極の電位はＬｏ電位であり、ＯＦＦしているので、出
力端子(ＳＲ Ｏｕｔ)は、ＴＦＴ１４０５の入力電極に
入力されるクロック信号(ＳＣＬＫ、ＳＣＬＫｂのいず
れか一方)がＨｉ電位になるのに伴い、パルス出力回路
の出力端子(ＳＲ Ｏｕｔ)の電位がＶＤＤ側に引き上げ
られる(図１５ １５０３参照)。ただし、ここまでの状
態では、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電
位は、ＴＦＴ１４０５のゲート電極の電位ＶＤＤ−Ｖｔ
ｈＮに対し、さらにしきい値分だけ降下した、ＶＤＤ−
２(ＶｔｈＮ)までしか上昇し得ない。
ＦＴ１４０１、１４０４のゲート電極にｋ−１段目のパ
ルス出力回路からの出力パルスが入力されて(ｋ＝１、
すなわち初段の場合はスタートパルスが入力される)Ｈ
ｉ電位となり、ＴＦＴ１４０１、１４０４がＯＮする
(図１５ １５０１参照)。これにより、ＴＦＴ１４０５
のゲート電極の電位はＶＤＤ側に引き上げられ(図１５
１５０２参照)、その電位がＶＤＤ−ＶｔｈＮとなっ
たところでＴＦＴ１４０１がＯＦＦし、浮遊状態とな
る。この時点で、ＴＦＴ１４０５のゲート・ソース間電
圧は、そのしきい値を上回っており、ＴＦＴ１４０５が
ＯＮする。一方、ＴＦＴ１４０２、１４０３のゲート電
極には、まだパルス入力はなく、Ｌｏ電位のままである
ので、ＯＦＦしている。よってＴＦＴ１４０６のゲート
電極の電位はＬｏ電位であり、ＯＦＦしているので、出
力端子(ＳＲ Ｏｕｔ)は、ＴＦＴ１４０５の入力電極に
入力されるクロック信号(ＳＣＬＫ、ＳＣＬＫｂのいず
れか一方)がＨｉ電位になるのに伴い、パルス出力回路
の出力端子(ＳＲ Ｏｕｔ)の電位がＶＤＤ側に引き上げ
られる(図１５ １５０３参照)。ただし、ここまでの状
態では、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電
位は、ＴＦＴ１４０５のゲート電極の電位ＶＤＤ−Ｖｔ
ｈＮに対し、さらにしきい値分だけ降下した、ＶＤＤ−
２(ＶｔｈＮ)までしか上昇し得ない。
【０１４８】ここで、ＴＦＴ１４０５のゲート電極と出
力電極との間には、容量１４１１が設けられており、さ
らに今、ＴＦＴ１４０５のゲート電極は浮遊状態にある
ため、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位
が上昇、すなわちＴＦＴ１４０５の出力電極の電位が上
昇するのに伴い、ＴＦＴ１４０５のゲート電極の電位
は、容量１４１１の働きによって、ＶＤＤ−ＶｔｈＮか
らさらに引き上げられる。この動作によって、ＴＦＴ１
４０５のゲート電極の電位は、最終的にはＶＤＤ＋Ｖｔ
ｈＮよりも高い電位となる(図１５ １５０２参照)。パ
ルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦ
Ｔ１４０５のしきい値に影響されることなく、ＶＤＤま
で正常に上昇する(図１５ １５０３参照)。
力電極との間には、容量１４１１が設けられており、さ
らに今、ＴＦＴ１４０５のゲート電極は浮遊状態にある
ため、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位
が上昇、すなわちＴＦＴ１４０５の出力電極の電位が上
昇するのに伴い、ＴＦＴ１４０５のゲート電極の電位
は、容量１４１１の働きによって、ＶＤＤ−ＶｔｈＮか
らさらに引き上げられる。この動作によって、ＴＦＴ１
４０５のゲート電極の電位は、最終的にはＶＤＤ＋Ｖｔ
ｈＮよりも高い電位となる(図１５ １５０２参照)。パ
ルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦ
Ｔ１４０５のしきい値に影響されることなく、ＶＤＤま
で正常に上昇する(図１５ １５０３参照)。
【０１４９】同様にして、ｋ＋１段目のパルス出力回路
より、パルスが出力される(図１５１５０４参照)。ｋ＋
１段目の出力パルスは、ｋ段目に帰還してＴＦＴ１４０
２、１４０３のゲート電極に入力される。ＴＦＴ１４０
２、１４０３のゲート電極の電位がＨｉとなってＯＮ
し、ＴＦＴ１４０５のゲート電極の電位はＶＳＳ側に引
き下げられてＴＦＴ１４０５がＯＦＦする。同時にＴＦ
Ｔ１４０６のゲート電極の電位がＨｉ電位となってＯＮ
し、ｋ段目のパルス出力回路の出力端子(ＳＲ Ｏｕｔ)
の電位はＬｏ電位となる。
より、パルスが出力される(図１５１５０４参照)。ｋ＋
１段目の出力パルスは、ｋ段目に帰還してＴＦＴ１４０
２、１４０３のゲート電極に入力される。ＴＦＴ１４０
２、１４０３のゲート電極の電位がＨｉとなってＯＮ
し、ＴＦＴ１４０５のゲート電極の電位はＶＳＳ側に引
き下げられてＴＦＴ１４０５がＯＦＦする。同時にＴＦ
Ｔ１４０６のゲート電極の電位がＨｉ電位となってＯＮ
し、ｋ段目のパルス出力回路の出力端子(ＳＲ Ｏｕｔ)
の電位はＬｏ電位となる。
【０１５０】以後、最終段まで同様の動作により、順次
ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。
逆方向走査においても、回路の動作は同様である。
ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。
逆方向走査においても、回路の動作は同様である。
【０１５１】最終段においては、次段より帰還入力され
るパルスがないため、クロック信号がそのままＴＦＴ１
４０５を通過して出力され続ける(図１５ １５０７参
照)。よって、最終段のパルス出力回路の出力パルス
は、サンプリングパルスとして用いることが出来ない。
同様に、逆方向走査の場合、初段の出力パルスがすなわ
ち最終出力となるため、同様にサンプリングパルスとし
て用いることが出来ない。よって本実施例にて示した回
路においては、必要な段数＋２段のパルス出力回路を用
いてシフトレジスタを構成し、両端をダミー段として扱
っている(図１３において、バッファ１３０４が接続さ
れていない両端のパルス出力回路がダミー段に該当す
る)。それでも、最終出力は、次の水平期間が開始され
る前に何らかの方法で停止させる必要があるため、スタ
ートパルスを初段の入力および最終段の期間入力として
用い、次の水平期間でスタートパルスが入力された時点
で最終段の出力が停止するようにしている。
るパルスがないため、クロック信号がそのままＴＦＴ１
４０５を通過して出力され続ける(図１５ １５０７参
照)。よって、最終段のパルス出力回路の出力パルス
は、サンプリングパルスとして用いることが出来ない。
同様に、逆方向走査の場合、初段の出力パルスがすなわ
ち最終出力となるため、同様にサンプリングパルスとし
て用いることが出来ない。よって本実施例にて示した回
路においては、必要な段数＋２段のパルス出力回路を用
いてシフトレジスタを構成し、両端をダミー段として扱
っている(図１３において、バッファ１３０４が接続さ
れていない両端のパルス出力回路がダミー段に該当す
る)。それでも、最終出力は、次の水平期間が開始され
る前に何らかの方法で停止させる必要があるため、スタ
ートパルスを初段の入力および最終段の期間入力として
用い、次の水平期間でスタートパルスが入力された時点
で最終段の出力が停止するようにしている。
【０１５２】図１６は、本実施例の発光装置に用いてい
るバッファ１３０４の構成を示している。図１６(Ａ)に
示すように、１６０１〜１６０４の４段構成となってお
り、初段のみ１入力１出力型、２段目以降は２入力２出
力型としている。
るバッファ１３０４の構成を示している。図１６(Ａ)に
示すように、１６０１〜１６０４の４段構成となってお
り、初段のみ１入力１出力型、２段目以降は２入力２出
力型としている。
【０１５３】初段のユニット１６０１の回路構成を図１
６(Ｂ)示す。信号は、ＴＦＴ１６５２、１６５４のゲー
ト電極とに入力される。ＴＦＴ１６５１のゲート電極
は、入力電極と接続されている。ＴＦＴ１６５２、１６
５４のゲート電極にＨｉ電位が入力されてＯＮすると、
ＴＦＴ１６５３のゲート電極の電位はＬｏ電位となり、
その結果、出力端子(Ｏｕｔ)はＬｏ電位となる。ＴＦＴ
１６５２、１６５４のゲート電極にＬｏ電位が入力され
てＯＦＦしているとき、ＴＦＴ１６５１はゲート電極と
入力電極が接続されて常にＯＮしているので、ＴＦＴ１
６５３のゲート電極の電位が上昇し、前述のシフトレジ
スタの場合と同様、容量１６５５による結合によって、
出力はＨｉ電位となる。
６(Ｂ)示す。信号は、ＴＦＴ１６５２、１６５４のゲー
ト電極とに入力される。ＴＦＴ１６５１のゲート電極
は、入力電極と接続されている。ＴＦＴ１６５２、１６
５４のゲート電極にＨｉ電位が入力されてＯＮすると、
ＴＦＴ１６５３のゲート電極の電位はＬｏ電位となり、
その結果、出力端子(Ｏｕｔ)はＬｏ電位となる。ＴＦＴ
１６５２、１６５４のゲート電極にＬｏ電位が入力され
てＯＦＦしているとき、ＴＦＴ１６５１はゲート電極と
入力電極が接続されて常にＯＮしているので、ＴＦＴ１
６５３のゲート電極の電位が上昇し、前述のシフトレジ
スタの場合と同様、容量１６５５による結合によって、
出力はＨｉ電位となる。
【０１５４】なお、ＴＦＴ１６５１、ＴＦＴ１６５２の
関係として、ＴＦＴ１６５１は、ゲート電極と入力電極
とが接続されているため、ＴＦＴ１６５２がＯＮしたと
き、ＴＦＴ１６５１、ＴＦＴ１６５２がともにＯＮして
いることになる。この状態でＴＦＴ１６５３のゲート電
極の電位がＬｏ電位となる必要があるため、ＴＦＴ１６
５１のチャネル幅を、ＴＦＴ１６５２に対して小さく設
計する必要がある。ＴＦＴ１６５３のゲート電極１つを
充電できるだけの能力があれば十分なので、ＴＦＴ１６
５１のチャネル幅は最小限で良い。また、ＴＦＴ１６５
１を小さくすることで、ＴＦＴ１６５２がＯＮしている
期間のＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５２−ＶＳ
Ｓ間の貫通パスによる消費電流の増加を最小限とするこ
とが出来る。
関係として、ＴＦＴ１６５１は、ゲート電極と入力電極
とが接続されているため、ＴＦＴ１６５２がＯＮしたと
き、ＴＦＴ１６５１、ＴＦＴ１６５２がともにＯＮして
いることになる。この状態でＴＦＴ１６５３のゲート電
極の電位がＬｏ電位となる必要があるため、ＴＦＴ１６
５１のチャネル幅を、ＴＦＴ１６５２に対して小さく設
計する必要がある。ＴＦＴ１６５３のゲート電極１つを
充電できるだけの能力があれば十分なので、ＴＦＴ１６
５１のチャネル幅は最小限で良い。また、ＴＦＴ１６５
１を小さくすることで、ＴＦＴ１６５２がＯＮしている
期間のＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５２−ＶＳ
Ｓ間の貫通パスによる消費電流の増加を最小限とするこ
とが出来る。
【０１５５】図１６(Ｃ)は、２段目以降に用いているユ
ニットの回路構成を示している。ＴＦＴ１６５２のゲー
ト電極への入力は初段のものと同様であり、加えてＴＦ
Ｔ１６５１のゲート電極に、前段の入力を反転入力とし
て用いている。このようにすることで、ＴＦＴ１６５
１、１６５２は排他的にＯＮ、ＯＦＦし、図１６(Ｂ)の
構成における、ＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５
２−ＶＳＳ間の貫通パスをなくすことが出来る。
ニットの回路構成を示している。ＴＦＴ１６５２のゲー
ト電極への入力は初段のものと同様であり、加えてＴＦ
Ｔ１６５１のゲート電極に、前段の入力を反転入力とし
て用いている。このようにすることで、ＴＦＴ１６５
１、１６５２は排他的にＯＮ、ＯＦＦし、図１６(Ｂ)の
構成における、ＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５
２−ＶＳＳ間の貫通パスをなくすことが出来る。
【０１５６】図１７は、本実施例の発光装置に用いてい
るクロック信号用レベルシフタ(Ａ)、スタートパルス用
レベルシフタ(Ｂ)の構成を示している。基本構成は、初
段をレベルシフタ、２段目以降をバッファとした４段構
成としており、前述のバッファ回路と同様である。ＶＤ
ＤLO−ＶＳＳ間の振幅を有する信号を入力し、ＶＤＤ−
ＶＳＳ間の振幅を有する出力信号を得る(ここで、|ＶＤ
ＤLO|＜|ＶＤＤ|)。
るクロック信号用レベルシフタ(Ａ)、スタートパルス用
レベルシフタ(Ｂ)の構成を示している。基本構成は、初
段をレベルシフタ、２段目以降をバッファとした４段構
成としており、前述のバッファ回路と同様である。ＶＤ
ＤLO−ＶＳＳ間の振幅を有する信号を入力し、ＶＤＤ−
ＶＳＳ間の振幅を有する出力信号を得る(ここで、|ＶＤ
ＤLO|＜|ＶＤＤ|)。
【０１５７】クロック信号用レベルシフタの場合、初段
は１入力１出力型であり、２段目以降は２入力１出力型
としている。それぞれの入力に対し、互いの入力を反転
入力として用いている。
は１入力１出力型であり、２段目以降は２入力１出力型
としている。それぞれの入力に対し、互いの入力を反転
入力として用いている。
【０１５８】スタートパルス用レベルシフタの場合は、
前述のバッファと同様の構成である。
前述のバッファと同様の構成である。
【０１５９】レベルシフタの初段に用いているユニット
の回路構成を図１７(Ｃ)に、２段目以降に用いているユ
ニットの回路構成を図１７(Ｄ)に示す。それぞれの回路
構成および動作は、図１６(Ｂ)(Ｃ)に示したものと同様
であり、初段に入力される信号の振幅がＶＤＤLO−ＶＳ
Ｓ間である点のみが異なる。
の回路構成を図１７(Ｃ)に、２段目以降に用いているユ
ニットの回路構成を図１７(Ｄ)に示す。それぞれの回路
構成および動作は、図１６(Ｂ)(Ｃ)に示したものと同様
であり、初段に入力される信号の振幅がＶＤＤLO−ＶＳ
Ｓ間である点のみが異なる。
【０１６０】ＴＦＴ１７５２のゲート電極に入力される
信号がＨｉ電位のとき、ＴＦＴ１７５２がＯＮし(ただ
し、入力信号の振幅の絶対値|ＶＤＤLO−ＶＳＳ|が、Ｔ
ＦＴ１７５２のしきい値の絶対値|ＶｔｈＮ|よりも確実
に大きい場合)、ＴＦＴ１７５３のゲート電極の電位は
ＶＳＳ側に引き下げられる。よって出力端子(Ｏｕｔ)に
はＬｏ電位が現れる。一方、ＴＦＴ１７５２のゲート電
極に入力される信号がＬｏ電位のととき、ＴＦＴ１７５
２がＯＦＦし、ＴＦＴ１７５１を通じて、ＴＦＴ１７５
３のゲート電極の電位はＶＤＤ側に引き上げられる。以
後の動作は前述のバッファと同様である。
信号がＨｉ電位のとき、ＴＦＴ１７５２がＯＮし(ただ
し、入力信号の振幅の絶対値|ＶＤＤLO−ＶＳＳ|が、Ｔ
ＦＴ１７５２のしきい値の絶対値|ＶｔｈＮ|よりも確実
に大きい場合)、ＴＦＴ１７５３のゲート電極の電位は
ＶＳＳ側に引き下げられる。よって出力端子(Ｏｕｔ)に
はＬｏ電位が現れる。一方、ＴＦＴ１７５２のゲート電
極に入力される信号がＬｏ電位のととき、ＴＦＴ１７５
２がＯＦＦし、ＴＦＴ１７５１を通じて、ＴＦＴ１７５
３のゲート電極の電位はＶＤＤ側に引き上げられる。以
後の動作は前述のバッファと同様である。
【０１６１】この構成のレベルシフタの特徴として、高
電位側(ＶＤＤ側)に接続されたＴＦＴ１７５１の制御
に、入力信号を直接ゲート電極に入力しない点がある。
故に、入力信号の振幅が小さい場合においても、ＴＦＴ
１７５１のしきい値に関係なく、ＴＦＴ１７５３のゲー
ト電極の電位を引き上げることが出来るため、高い振幅
変換利得を得られる。
電位側(ＶＤＤ側)に接続されたＴＦＴ１７５１の制御
に、入力信号を直接ゲート電極に入力しない点がある。
故に、入力信号の振幅が小さい場合においても、ＴＦＴ
１７５１のしきい値に関係なく、ＴＦＴ１７５３のゲー
ト電極の電位を引き上げることが出来るため、高い振幅
変換利得を得られる。
【０１６２】図１８は、本実施例の発光装置に用いてい
る第１および第２のラッチ回路の構成を示している。従
来ＣＭＯＳ構成のラッチ回路の構成例としては、図２１
(Ａ)に示すように、２個のインバータをループ状に接続
した保持部と、保持タイミングを制御するスイッチとか
ら構成されるものが一般的であり、さらにＤ−ＦＦ(フ
リップフロップ)回路を用いた図２１(Ｂ)の構成も挙げ
られる。図２１(Ｃ)は、最も簡単なＤＲＡＭ構成による
ものであり、保持部はインバータと容量によって構成さ
れ、第１のラッチ回路(ＬＡＴ１)、第２のラッチ回路
(ＬＡＴ２)のインバータに入力する信号の電位を容量が
保持する構成である。本実施例においては、最も構成の
簡単な図２１(Ｃ)の構成のものを用いた。
る第１および第２のラッチ回路の構成を示している。従
来ＣＭＯＳ構成のラッチ回路の構成例としては、図２１
(Ａ)に示すように、２個のインバータをループ状に接続
した保持部と、保持タイミングを制御するスイッチとか
ら構成されるものが一般的であり、さらにＤ−ＦＦ(フ
リップフロップ)回路を用いた図２１(Ｂ)の構成も挙げ
られる。図２１(Ｃ)は、最も簡単なＤＲＡＭ構成による
ものであり、保持部はインバータと容量によって構成さ
れ、第１のラッチ回路(ＬＡＴ１)、第２のラッチ回路
(ＬＡＴ２)のインバータに入力する信号の電位を容量が
保持する構成である。本実施例においては、最も構成の
簡単な図２１(Ｃ)の構成のものを用いた。
【０１６３】図１８に示すラッチ回路は、図２１(Ｃ)の
アナログスイッチを１個のＮチャネル型ＴＦＴに置き換
え、ＣＭＯＳインバータを、４つのＮチャネル型ＴＦＴ
と容量からなるＮＭＯＳインバータに置き換えた構成と
なっている。
アナログスイッチを１個のＮチャネル型ＴＦＴに置き換
え、ＣＭＯＳインバータを、４つのＮチャネル型ＴＦＴ
と容量からなるＮＭＯＳインバータに置き換えた構成と
なっている。
【０１６４】ＴＦＴ１８５０の入力電極より、デジタル
映像信号が入力され(Ｄａｔａ Ｉｎ)、ゲート電極にサ
ンプリングパルスが入力されて(Ｐｕｌｓｅ Ｉｎ)ＴＦ
Ｔ１８５０がＯＮすると、デジタル映像信号がＴＦＴ１
８５１〜１８５４および容量１８５５でなるインバータ
に入力され、その極性が反転して出力される。また、デ
ジタル映像信号は、容量１８５６を用いて保持される。
映像信号が入力され(Ｄａｔａ Ｉｎ)、ゲート電極にサ
ンプリングパルスが入力されて(Ｐｕｌｓｅ Ｉｎ)ＴＦ
Ｔ１８５０がＯＮすると、デジタル映像信号がＴＦＴ１
８５１〜１８５４および容量１８５５でなるインバータ
に入力され、その極性が反転して出力される。また、デ
ジタル映像信号は、容量１８５６を用いて保持される。
【０１６５】第２のラッチ回路においても同様の動作に
よって、ラッチパルス(ＬＡＴ)の入力タイミングに従っ
てデジタル映像信号の書き込み、保持がなされる。
よって、ラッチパルス(ＬＡＴ)の入力タイミングに従っ
てデジタル映像信号の書き込み、保持がなされる。
【０１６６】図１２は、ゲート信号線駆動回路の回路構
成を示したものである。シフトレジスタ１２０３、バッ
ファ１２０４を有する。
成を示したものである。シフトレジスタ１２０３、バッ
ファ１２０４を有する。
【０１６７】ゲート信号線駆動回路には、ゲート側クロ
ック信号(ＧＣＬＫ)、ゲート側クロック反転信号(ＧＬ
Ｋｂ)、ゲート側スタートパルス(ＧＳＰ)が入力され
る。これらの入力信号は、レベルシフタ１２０１、１２
０２によって振幅変換を受けた後に入力される。
ック信号(ＧＣＬＫ)、ゲート側クロック反転信号(ＧＬ
Ｋｂ)、ゲート側スタートパルス(ＧＳＰ)が入力され
る。これらの入力信号は、レベルシフタ１２０１、１２
０２によって振幅変換を受けた後に入力される。
【０１６８】なお、シフトレジスタ１２０３、バッファ
１２０４、スタートパルス用レベルシフタ１２０１、ク
ロック信号用レベルシフタ１２０２の構成および動作に
関しては、ソース信号線駆動回路に用いたものと同様で
あるので、ここでは説明を省略する。
１２０４、スタートパルス用レベルシフタ１２０１、ク
ロック信号用レベルシフタ１２０２の構成および動作に
関しては、ソース信号線駆動回路に用いたものと同様で
あるので、ここでは説明を省略する。
【０１６９】図１９中、αで示される行のゲート信号線
は、１行目の画素においては、前の行のゲート信号線選
択パルス入力を得られないため、ダミー段(１行目の画
素におけるリフレッシュ動作専用)として設けたもので
ある。
は、１行目の画素においては、前の行のゲート信号線選
択パルス入力を得られないため、ダミー段(１行目の画
素におけるリフレッシュ動作専用)として設けたもので
ある。
【０１７０】ここで紹介した駆動回路と、発明の実施形
態にて示した画素とを用いて作製された表示装置は、単
一極性のＴＦＴのみを用いて構成することで工程中のド
ーピング工程の一部を削減し、さらにフォトマスクの枚
数を減らすことが可能となった。さらに、前述の課題の
項で述べた、信号振幅を広げることによる消費電流の増
加といった課題も、ブートストラップ法を応用した回路
を用いることによって解決することが可能となった。
態にて示した画素とを用いて作製された表示装置は、単
一極性のＴＦＴのみを用いて構成することで工程中のド
ーピング工程の一部を削減し、さらにフォトマスクの枚
数を減らすことが可能となった。さらに、前述の課題の
項で述べた、信号振幅を広げることによる消費電流の増
加といった課題も、ブートストラップ法を応用した回路
を用いることによって解決することが可能となった。
【０１７１】[実施例５]本発明の発光装置は、様々な電
子機器に用いられている表示装置の作製に適用が可能で
ある。このような電子機器には、携帯情報端末(電子手
帳、モバイルコンピュータ、携帯電話等)、ビデオカメ
ラ、デジタルカメラ、パーソナルコンピュータ、テレ
ビ、携帯電話等が挙げられる。それらの一例を図１９に
示す。
子機器に用いられている表示装置の作製に適用が可能で
ある。このような電子機器には、携帯情報端末(電子手
帳、モバイルコンピュータ、携帯電話等)、ビデオカメ
ラ、デジタルカメラ、パーソナルコンピュータ、テレ
ビ、携帯電話等が挙げられる。それらの一例を図１９に
示す。
【０１７２】図１９(Ａ)はＯＬＥＤディスプレイであ
り、筐体３００１、支持台３００２、表示部３００３等
により構成されている。本発明は、表示部３００３に適
用が可能である。
り、筐体３００１、支持台３００２、表示部３００３等
により構成されている。本発明は、表示部３００３に適
用が可能である。
【０１７３】図１９(Ｂ)はビデオカメラであり、本体３
０１１、表示部３０１２、音声入力部３０１３、操作ス
イッチ３０１４、バッテリー３０１５、受像部３０１６
等により構成されている。本発明は、表示部３０１２に
適用が可能である。
０１１、表示部３０１２、音声入力部３０１３、操作ス
イッチ３０１４、バッテリー３０１５、受像部３０１６
等により構成されている。本発明は、表示部３０１２に
適用が可能である。
【０１７４】図１９(Ｃ)はノート型のパーソナルコンピ
ュータであり、本体３０２１、筐体３０２２、表示部３
０２３、キーボード３０２４等により構成されている。
本発明は、表示部３０２３に適用が可能である。
ュータであり、本体３０２１、筐体３０２２、表示部３
０２３、キーボード３０２４等により構成されている。
本発明は、表示部３０２３に適用が可能である。
【０１７５】図１９(Ｄ)は携帯情報端末であり、本体３
０３１、スタイラス３０３２、表示部３０３３、操作ボ
タン３０３４、外部インターフェイス３０３５等により
構成されている。本発明は、表示部３０３３に適用が可
能である。
０３１、スタイラス３０３２、表示部３０３３、操作ボ
タン３０３４、外部インターフェイス３０３５等により
構成されている。本発明は、表示部３０３３に適用が可
能である。
【０１７６】図１９(Ｅ)は音響再生装置、具体的には車
載用のオーディオ装置であり、本体３０４１、表示部３
０４２、操作スイッチ３０４３、３０４４等により構成
されている。本発明は表示部３０４２に適用が可能であ
る。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用い
ても良い。
載用のオーディオ装置であり、本体３０４１、表示部３
０４２、操作スイッチ３０４３、３０４４等により構成
されている。本発明は表示部３０４２に適用が可能であ
る。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用い
ても良い。
【０１７７】図１９(Ｆ)はデジタルカメラであり、本体
３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作
スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３
０５６等により構成されている。本発明は、表示部(Ａ)
３０５２および表示部(Ｂ)３０５５に適用が可能であ
る。
３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作
スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３
０５６等により構成されている。本発明は、表示部(Ａ)
３０５２および表示部(Ｂ)３０５５に適用が可能であ
る。
【０１７８】図１９(Ｇ)は携帯電話であり、本体３０６
１、音声出力部３０６２、音声入力部３０６３、表示部
３０６４、操作スイッチ３０６５、アンテナ３０６６等
により構成されている。本発明は、表示部３０６４に適
用が可能である。
１、音声出力部３０６２、音声入力部３０６３、表示部
３０６４、操作スイッチ３０６５、アンテナ３０６６等
により構成されている。本発明は、表示部３０６４に適
用が可能である。
【０１７９】なお、本実施例に示した例はごく一例であ
り、これらの用途に限定するものではないことを付記す
る。
り、これらの用途に限定するものではないことを付記す
る。
【発明の効果】本発明の発光装置は、単一極性のＴＦＴ
を用いて画素部および周辺駆動回路を一体形成する。こ
れによって、ドーピング工程の一部を削減し、さらには
マスク枚数も減少することで、歩留まり向上やコスト削
減に貢献する。
を用いて画素部および周辺駆動回路を一体形成する。こ
れによって、ドーピング工程の一部を削減し、さらには
マスク枚数も減少することで、歩留まり向上やコスト削
減に貢献する。
【０１８０】さらに、本発明の発光装置は、ブートスト
ラップ法を応用した構造の画素をもって、画素を駆動す
るための信号の電圧振幅を小さくすることが出来る。こ
れによって、発光装置の低消費電力化に貢献する。
ラップ法を応用した構造の画素をもって、画素を駆動す
るための信号の電圧振幅を小さくすることが出来る。こ
れによって、発光装置の低消費電力化に貢献する。
【図１】 本発明の実施形態を示す図。
【図２】 本発明の一実施例を示す図。
【図３】 従来用いられている発光装置の一構成例を
示す図。
示す図。
【図４】 本発明の発光装置の一構成例を示す図。
【図５】 画素部のＴＦＴおよび発光素子の動作を説
明する図。
明する図。
【図６】 本発明の発光装置の作製工程を示す図。
【図７】 本発明の発光装置の作製工程を示す図。
【図８】 上方出射および下方出射の場合の発光装置
の画素部断面を示す図。
の画素部断面を示す図。
【図９】 発光装置の駆動に関するタイミングチャー
トを示す図。
トを示す図。
【図１０】 デュアルゲート型ＴＦＴの断面および作
製工程例を示す図。
製工程例を示す図。
【図１１】 本発明の発光装置の画素駆動時の、各ノ
ードにおける電位を示す図。
ードにおける電位を示す図。
【図１２】 本発明の発光装置を構成するゲート信号
線駆動回路の構成図。
線駆動回路の構成図。
【図１３】 本発明の発光装置を構成するソース信号
線駆動回路の構成図。
線駆動回路の構成図。
【図１４】 シフトレジスタの回路構成図。
【図１５】 シフトレジスタの駆動に関するタイミン
グチャートを示す図。
グチャートを示す図。
【図１６】 バッファの回路構成図。
【図１７】 レベルシフタの回路構成図。
【図１８】 ラッチ回路の回路構成図。
【図１９】 本発明が適用可能な電子機器の例を示す
図。
図。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３３１Ｅ
29/786 Ｈ０５Ｂ 33/14 Ａ
Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６１４
Ｆターム(参考） 3K007 AB06 BA06 EB00 GA00
5C080 AA06 BB05 DD03 DD26 FF11
JJ02 JJ03 JJ04 JJ06
5C094 AA24 BA03 BA27 CA19 CA24
EA04 EA05 EA07 EB05
5F048 AC04 BA16 BA19 BB09 BC06
BE08 BG07
5F110 AA06 AA09 AA16 BB02 BB03
CC02 DD02 DD13 DD14 DD15
EE01 EE02 EE03 EE04 EE06
EE09 EE11 EE14 EE15 EE23
EE30 EE44 EE45 FF02 FF04
FF09 FF28 FF30 GG01 GG02
GG13 GG25 HJ01 HJ04 HJ12
HJ13 HJ23 HL04 HL06 HL12
HL23 HM15 HM18 NN03 NN04
NN22 NN27 NN72 NN73 PP01
PP03 PP05 PP06 QQ04 QQ19
QQ24 QQ25
Claims (13)
- 【請求項１】一導電型の複数のトランジスタを用いて構
成された発光装置であって、 前記発光装置の有する画素はそれぞれ、ソース信号線
と、ゲート信号線と、電流供給線と、スイッチング用ト
ランジスタと、駆動用トランジスタと、発光素子と、電
圧補償回路とを有することを特徴とする発光装置。 - 【請求項２】一導電型の複数のトランジスタを用いて構
成された発光装置であって、 前記発光装置の有する画素はそれぞれ、ソース信号線
と、ゲート信号線と、電流供給線と、スイッチング用ト
ランジスタと、駆動用トランジスタと、発光素子と、電
圧補償回路とを有し、 前記スイッチング用トランジスタのゲート電極は、前記
ゲート信号線と電気的に接続され、入力電極は、前記ソ
ース信号線と電気的に接続され、出力電極は、前記駆動
用トランジスタのゲート電極と電気的に接続され、 前記駆動用トランジスタの入力電極は、前記電流供給線
と電気的に接続され、出力電極は、前記発光素子の一方
の電極と電気的に接続され、 前記電圧補償回路は、前記スイッチング用トランジスタ
の出力電極と、前記駆動用トランジスタのゲート電極と
の間に配置されていることを特徴とする発光装置。 - 【請求項３】一導電型の複数のトランジスタを用いて構
成された発光装置であって、 前記発光装置の有する画素のうち、ｍ行目(ｍは自然
数、１≦ｍ)に走査される画素はそれぞれ、ソース信号
線と、ｍ行目に選択されるゲート信号線と、電流供給線
と、スイッチング用トランジスタと、駆動用トランジス
タと、発光素子と、電圧補償回路とを有し、 前記スイッチング用トランジスタのゲート電極は、前記
ｍ行目に選択されるゲート信号線と電気的に接続され、
入力電極は、前記ソース信号線と電気的に接続され、出
力電極は、前記駆動用トランジスタのゲート電極と電気
的に接続され、 前記駆動用トランジスタの入力電極は、前記電流供給線
と電気的に接続され、出力電極は、前記発光素子の一方
の電極と電気的に接続され、 前記電圧補償回路は、リフレッシュ用トランジスタと、
補償用トランジスタと、第１の容量手段と、第２の容量
手段とを有し、 前記第１の容量手段の第１の電極は、前記スイッチング
用トランジスタの出力電極と電気的に接続され、第２の
電極は、前記第２の容量手段の第１の電極と電気的に接
続され、第２の電極は、前記電流供給線と電気的に接続
され、 前記リフレッシュ用トランジスタのゲート電極は、(ｍ
−１)行目に選択されるゲート信号線と電気的に接続さ
れ、入力電極は、第１の電源電位を供給する信号線もし
くは電源線と電気的に接続され、出力電極は、前記スイ
ッチング用トランジスタの出力電極および、前記駆動用
トランジスタのゲート電極と電気的に接続され、 前記補償用トランジスタのゲート電極は、前記第１の容
量手段の第１の電極、前記スイッチング用トランジスタ
の出力電極、および前記駆動用トランジスタのゲート電
極と電気的に接続され、入力電極は、第２の電源電位を
供給する信号線もしくは電源線と電気的に接続され、出
力電極は、前記第１の容量手段の第２の電極および、前
記第２の容量手段の第１の電極と電気的に接続されてい
ることを特徴とする発光装置。 - 【請求項４】一導電型の複数のトランジスタを用いて構
成された発光装置であって、 前記発光装置の有する画素はそれぞれ、 前記画素に映像信号を入力するソース信号線と、 前記画素のうち、いずれか１行を選択するゲート信号線
と、 前記映像信号の入力に従って発光する発光素子と、 前記発光素子への電流を供給する電流供給線と、 前記発光素子に供給される電流を制御する駆動用トラン
ジスタと、 前記映像信号の、ソース信号線から前記駆動用トランジ
スタのゲート電極への入力を制御するスイッチング用ト
ランジスタと、 前記映像信号に従って前記駆動用トランジスタのゲート
電極に入力される信号の電圧振幅の補償もしくは変換を
行う電圧補償回路とを有することを特徴とする発光装
置。 - 【請求項５】一導電型の複数のトランジスタを用いて構
成された発光装置であって、 前記発光装置の有する画素はそれぞれ、 前記画素に映像信号を入力するソース信号線と、 前記画素のうち、いずれか１行を選択するゲート信号線
と、 前記映像信号の入力に従って発光する発光素子と、 前記発光素子への電流を供給する電流供給線と、 前記発光素子に供給される電流を制御する駆動用トラン
ジスタと、 前記映像信号の、ソース信号線から前記駆動用トランジ
スタのゲート電極への入力を制御するスイッチング用ト
ランジスタと、 前記映像信号に従って前記駆動用トランジスタのゲート
電極に入力される信号の電圧振幅の補償もしくは変換を
行う電圧補償回路とを有し、 前記スイッチング用トランジスタのゲート電極は、前記
ゲート信号線と電気的に接続され、入力電極は、前記ソ
ース信号線と電気的に接続され、出力電極は、前記駆動
用トランジスタのゲート電極と電気的に接続され、 前記駆動用トランジスタの入力電極は、前記電流供給線
と電気的に接続され、出力電極は、前記発光素子の一方
の電極と電気的に接続され、 前記電圧補償回路は、前記スイッチング用トランジスタ
の出力電極と、前記駆動用トランジスタのゲート電極と
の間に配置されていることを特徴とする発光装置。 - 【請求項６】一導電型の複数のトランジスタを用いて構
成された発光装置であって、 前記発光装置の有する画素のうち、ｍ行目(ｍは自然
数、１≦ｍ)に走査される画素はそれぞれ、 前記画素に映像信号を入力するソース信号線と、 前記画素のうち、ｍ行目を選択するゲート信号線と、 前記映像信号の入力に従って発光する発光素子と、 前記発光素子への電流を供給する電流供給線と、 前記発光素子に供給される電流を制御する駆動用トラン
ジスタと、 前記映像信号の、ソース信号線から前記駆動用トランジ
スタのゲート電極への入力を制御するスイッチング用ト
ランジスタと、 前記映像信号に従って前記駆動用トランジスタのゲート
電極に入力される信号の電圧振幅の補償もしくは変換を
行う電圧補償回路とを有し、 前記スイッチング用トランジスタのゲート電極は、前記
ｍ行目を選択するゲート信号線と電気的に接続され、入
力電極は、前記ソース信号線と電気的に接続され、出力
電極は、前記駆動用トランジスタのゲート電極と電気的
に接続され、 前記駆動用トランジスタの入力電極は、前記電流供給線
と電気的に接続され、出力電極は、前記発光素子の一方
の電極と電気的に接続され、 前記電圧補償回路は、 前記駆動用トランジスタのゲート電極にある一定電位を
与えるリフレッシュ用トランジスタと、 前記駆動用トランジスタのゲート電極に入力される映像
信号の電圧振幅の補償を行う補償用トランジスタと、 前記補償用トランジスタのゲート電極と出力電極間に容
量結合を形成する第１の容量手段と、 前記補償用トランジスタの出力電極と前記電流供給線間
に容量結合を形成する第２の容量手段とを有し、 前記第１の容量手段の第１の電極は、前記スイッチング
用トランジスタの出力電極と電気的に接続され、第２の
電極は、前記第２の容量手段の第１の電極と電気的に接
続され、第２の電極は、前記電流供給線と電気的に接続
され、 前記リフレッシュ用トランジスタのゲート電極は、(ｍ
−１)行目に選択されるゲート信号線と電気的に接続さ
れ、入力電極は、第１の電源電位を供給する信号線もし
くは電源線と電気的に接続され、出力電極は、前記スイ
ッチング用トランジスタの出力電極および、前記駆動用
トランジスタのゲート電極と電気的に接続され、 前記補償用トランジスタのゲート電極は、前記第１の容
量手段の第１の電極、前記スイッチング用トランジスタ
の出力電極、および前記駆動用トランジスタのゲート電
極と電気的に接続され、入力電極は、第２の電源電位を
供給する信号線もしくは電源線と電気的に接続され、出
力電極は、前記第１の容量手段の第２の電極および、前
記第２の容量手段の第１の電極と電気的に接続されてい
ることを特徴とする発光装置。 - 【請求項７】請求項３もしくは請求項６において、 第１の電源電位を供給する信号線もしくは電源線とは、
前記ｍ行目に選択されるゲート信号線もしくは前記電流
供給線であることを特徴とする発光装置。 - 【請求項８】請求項３もしくは請求項６において、 第２の電源電位を供給する信号線もしくは電源線とは、
前記ｍ行目に選択されるゲート信号線もしくは前記電流
供給線であることを特徴とする発光装置。 - 【請求項９】請求項３もしくは請求項６において、 前記第１の容量手段は、前記補償用トランジスタのゲー
ト電極と、前記補償用トランジスタの入力電極もしくは
出力電極との間の容量でなる容量手段であることを特徴
とする発光装置。 - 【請求項１０】請求項３もしくは請求項６において、 前記第１および第２の容量手段は、活性層材料、ゲート
電極材料、あるいは配線材料のうちいずれか２つの材料
と、前記２つの材料間の絶縁層とでなる容量手段である
ことを特徴とする発光装置。 - 【請求項１１】請求項１乃至請求項６のいずれか１項に
おいて、 前記一導電型とは、Ｎチャネル型であることを特徴とす
る発光装置。 - 【請求項１２】請求項１乃至請求項６のいずれか１項に
おいて、 前記一導電型とは、Ｐチャネル型であることを特徴とす
る発光装置。 - 【請求項１３】請求項１乃至請求項１２のいずれか１項
に記載の発光装置を用いることを特徴とする電子機器。
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| SG200508620-2A SG148032A1 (en) | 2001-07-16 | 2002-07-15 | Light emitting device |
| TW091115717A TW554558B (en) | 2001-07-16 | 2002-07-15 | Light emitting device |
| CNB021261377A CN100350446C (zh) | 2001-07-16 | 2002-07-16 | 发光装置 |
| US10/198,753 US6958750B2 (en) | 2001-07-16 | 2002-07-16 | Light emitting device |
| KR1020020041533A KR100879109B1 (ko) | 2001-07-16 | 2002-07-16 | 발광장치 |
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|---|---|---|---|---|
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