JP2003078355A - ミキサ回路 - Google Patents
ミキサ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
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Abstract
(57)【要約】
【課題】 低電源電圧で動作させた場合でも、線形性が
高いミキサ回路を得る。 【解決手段】 ＭＯＳＦＥＴＭ１のゲートに接続された
ＲＦ信号入力端子ＲＦｉｎと、ＭＯＳＦＥＴＭ２のゲー
トに接続されたＬＯ信号入力端子ＬＯｉｎとを備え、Ｍ
ＯＳＦＥＴＭ２のソースバイアス電圧を基準にしたＭＯ
ＳＦＥＴＭ１のゲートバイアス電圧をＶG1、ＭＯＳＦＥ
ＴＭ２のゲートソース間バイアス電圧をＶ GS2 、ＭＯＳ
ＦＥＴＭ１のスレッショルド電圧をＶT1とした時に、
（ＶG1−ＶGS 2 ）が（ＶGS2 −ＶT1）よりも小さい関係
にあるようにした。
高いミキサ回路を得る。 【解決手段】 ＭＯＳＦＥＴＭ１のゲートに接続された
ＲＦ信号入力端子ＲＦｉｎと、ＭＯＳＦＥＴＭ２のゲー
トに接続されたＬＯ信号入力端子ＬＯｉｎとを備え、Ｍ
ＯＳＦＥＴＭ２のソースバイアス電圧を基準にしたＭＯ
ＳＦＥＴＭ１のゲートバイアス電圧をＶG1、ＭＯＳＦＥ
ＴＭ２のゲートソース間バイアス電圧をＶ GS2 、ＭＯＳ
ＦＥＴＭ１のスレッショルド電圧をＶT1とした時に、
（ＶG1−ＶGS 2 ）が（ＶGS2 −ＶT1）よりも小さい関係
にあるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、高線形性および
高利得を得るミキサ回路に関するものである。
高利得を得るミキサ回路に関するものである。
【０００２】
【従来の技術】図９は従来のソースに負帰還インピーダ
ンス素子を接続したカスコード型ミキサ回路を示す回路
図であり、図において、ＶDDは電源端子、Ｚｌ１は電源
端子Ｖ DDに接続された直流パスを持つインピーダンス素
子、Ｚｌ２はインピーダンス素子Ｚｌ１に接続された直
流パスを持つインピーダンス素子である。Ｍ１はインピ
ーダンス素子Ｚｌ２にドレインが接続されたＭＯＳＦＥ
Ｔ、Ｍ２はＭＯＳＦＥＴＭ１のソースにドレインが接続
されたＭＯＳＦＥＴ、ＺｓはＭＯＳＦＥＴＭ２のソース
に接続された直流パスを持つインピーダンス素子であ
り、インピーダンス素子Ｚｓは、グランド端子に接続さ
れている。また、ＭＯＳＦＥＴＭ１，Ｍ２のバックゲー
トは、グランド端子に接続されている。なお、インピー
ダンス素子Ｚｌ１，Ｚｌ２，Ｚｓは、抵抗、キャパシタ
およびインダクタの受動素子によって構成されたもので
ある。ＬＯｉｎはＭＯＳＦＥＴＭ１のゲートに接続され
たＬＯ信号入力端子、ＲＦｉｎはＭＯＳＦＥＴＭ２のゲ
ートに接続されたＲＦ信号入力端子、ＩＦｏｕｔはイン
ピーダンス素子Ｚｌ１，Ｚｌ２間に接続された出力端子
である。
ンス素子を接続したカスコード型ミキサ回路を示す回路
図であり、図において、ＶDDは電源端子、Ｚｌ１は電源
端子Ｖ DDに接続された直流パスを持つインピーダンス素
子、Ｚｌ２はインピーダンス素子Ｚｌ１に接続された直
流パスを持つインピーダンス素子である。Ｍ１はインピ
ーダンス素子Ｚｌ２にドレインが接続されたＭＯＳＦＥ
Ｔ、Ｍ２はＭＯＳＦＥＴＭ１のソースにドレインが接続
されたＭＯＳＦＥＴ、ＺｓはＭＯＳＦＥＴＭ２のソース
に接続された直流パスを持つインピーダンス素子であ
り、インピーダンス素子Ｚｓは、グランド端子に接続さ
れている。また、ＭＯＳＦＥＴＭ１，Ｍ２のバックゲー
トは、グランド端子に接続されている。なお、インピー
ダンス素子Ｚｌ１，Ｚｌ２，Ｚｓは、抵抗、キャパシタ
およびインダクタの受動素子によって構成されたもので
ある。ＬＯｉｎはＭＯＳＦＥＴＭ１のゲートに接続され
たＬＯ信号入力端子、ＲＦｉｎはＭＯＳＦＥＴＭ２のゲ
ートに接続されたＲＦ信号入力端子、ＩＦｏｕｔはイン
ピーダンス素子Ｚｌ１，Ｚｌ２間に接続された出力端子
である。
【０００３】次に動作について説明する。ＲＦ信号入力
端子ＲＦｉｎからのＲＦ入力信号は、小さな信号であ
り、ＡRFINｓｉｎ（ωRFｔ）と表され、一方、ＬＯ信号
入力端子ＬＯｉｎからのＬＯ入力信号は、大きな信号で
あり、ｓｑ（ωLOｔ）と表され、ＭＯＳＦＥＴＭ１をス
イッチ動作する。ここで、βをプロセスとデバイス構造
によって定まるＭＯＳＦＥＴＭ２のトランスコンダクタ
ンス定数とすると、出力端子ＩＦｏｕｔからの出力信号
ＩＦOUTは次式（１）のように表される。 ＩＦOUT ＝Ｚｌ１×βＡRFINｓｉｎ（ωRFｔ）×ｓｑ（ωLOｔ） ＝βＺｌ１ＡRFINｓｉｎ（ωRFｔ） ×（２／π）[（π／４）＋ｓｉｎ（ωLOｔ）＋・・・] （１） そして、ＤＣ成分を除く、主要な出力信号成分は、次式
（２）のようになる。 ≒（２／π）βＺｌ１ＡRFINｓｉｎ（ωRFｔ）×ｓｉｎ（ωLOｔ） ＝（１／π）βＺｌ１ＡRFIN ×[ｃｏｓ（|ωRF−ωLO|ｔ）−ｃｏｓ（（ωRF＋ωLO）ｔ）] （２） 即ち、ＲＦ入力信号とＬＯ入力信号との和と差の周波数
成分を得ることができ、実使用では、出力信号ＩＦOUT
をフィルタリングすることにより、どちらか一方の信号
を得ることができる。
端子ＲＦｉｎからのＲＦ入力信号は、小さな信号であ
り、ＡRFINｓｉｎ（ωRFｔ）と表され、一方、ＬＯ信号
入力端子ＬＯｉｎからのＬＯ入力信号は、大きな信号で
あり、ｓｑ（ωLOｔ）と表され、ＭＯＳＦＥＴＭ１をス
イッチ動作する。ここで、βをプロセスとデバイス構造
によって定まるＭＯＳＦＥＴＭ２のトランスコンダクタ
ンス定数とすると、出力端子ＩＦｏｕｔからの出力信号
ＩＦOUTは次式（１）のように表される。 ＩＦOUT ＝Ｚｌ１×βＡRFINｓｉｎ（ωRFｔ）×ｓｑ（ωLOｔ） ＝βＺｌ１ＡRFINｓｉｎ（ωRFｔ） ×（２／π）[（π／４）＋ｓｉｎ（ωLOｔ）＋・・・] （１） そして、ＤＣ成分を除く、主要な出力信号成分は、次式
（２）のようになる。 ≒（２／π）βＺｌ１ＡRFINｓｉｎ（ωRFｔ）×ｓｉｎ（ωLOｔ） ＝（１／π）βＺｌ１ＡRFIN ×[ｃｏｓ（|ωRF−ωLO|ｔ）−ｃｏｓ（（ωRF＋ωLO）ｔ）] （２） 即ち、ＲＦ入力信号とＬＯ入力信号との和と差の周波数
成分を得ることができ、実使用では、出力信号ＩＦOUT
をフィルタリングすることにより、どちらか一方の信号
を得ることができる。
【０００４】図９に示したミキサ回路の歪みの原因の一
つとして、ＭＯＳＦＥＴＭ２のドレインソーストランス
コンダクタンスｇdsの非線形性が挙げられる。次式
（３）にｇdsを示す。
つとして、ＭＯＳＦＥＴＭ２のドレインソーストランス
コンダクタンスｇdsの非線形性が挙げられる。次式
（３）にｇdsを示す。
【数１】
上式（３）において、ＬはＭＯＳＦＥＴＭ２のゲート
長、ＶGSはゲートソース間電圧、ＶDSはドレインソース
間電圧、ＶT はスレッショルド電圧、ΦO はビルトイン
電圧、ｋdsはプロセスによって定まる定数である。即
ち、ドレインソース間電圧ＶDSに対するドレインソース
トランスコンダクタンスｇdsの変化は、次式（４）によ
って表され、ドレインソース間電圧ＶDSが小さい場合、
歪みが大きくなる。
長、ＶGSはゲートソース間電圧、ＶDSはドレインソース
間電圧、ＶT はスレッショルド電圧、ΦO はビルトイン
電圧、ｋdsはプロセスによって定まる定数である。即
ち、ドレインソース間電圧ＶDSに対するドレインソース
トランスコンダクタンスｇdsの変化は、次式（４）によ
って表され、ドレインソース間電圧ＶDSが小さい場合、
歪みが大きくなる。
【数２】
【０００５】
【発明が解決しようとする課題】従来のミキサ回路は以
上のように構成されているので、ＲＦ入力信号が入力さ
れるＭＯＳＦＥＴＭ２のドレインソース間電圧ＶDSは、
ＭＯＳＦＥＴＭ１によって定まるが、電源電圧の問題か
らＭＯＳＦＥＴＭ１を大きくバイアスすることは困難で
あり、即ち、特に電源電圧が小さい場合には歪みが大き
くなってしまう課題があった。また、高い利得を得よう
とするならば、インピーダンス素子Ｚｌ１またはＭＯＳ
ＦＥＴＭ２のゲートソース間電圧ＶGSを大きくしなけれ
ばならない。しかし、低電源電圧で動作させた場合、イ
ンピーダンス素子Ｚｌ１を大きくすれば、ドレイン電位
が低くなり、ＭＯＳＦＥＴＭ２が動作しなくなり、ま
た、ゲートソース間電圧ＶGSは、電源電圧以上にはバイ
アスできないため、例えば、電源電圧１．０Ｖでスレッ
ショルド電圧ＶT ＝０．３５Ｖのような条件では大きな
利得が得られないなどの課題があった。
上のように構成されているので、ＲＦ入力信号が入力さ
れるＭＯＳＦＥＴＭ２のドレインソース間電圧ＶDSは、
ＭＯＳＦＥＴＭ１によって定まるが、電源電圧の問題か
らＭＯＳＦＥＴＭ１を大きくバイアスすることは困難で
あり、即ち、特に電源電圧が小さい場合には歪みが大き
くなってしまう課題があった。また、高い利得を得よう
とするならば、インピーダンス素子Ｚｌ１またはＭＯＳ
ＦＥＴＭ２のゲートソース間電圧ＶGSを大きくしなけれ
ばならない。しかし、低電源電圧で動作させた場合、イ
ンピーダンス素子Ｚｌ１を大きくすれば、ドレイン電位
が低くなり、ＭＯＳＦＥＴＭ２が動作しなくなり、ま
た、ゲートソース間電圧ＶGSは、電源電圧以上にはバイ
アスできないため、例えば、電源電圧１．０Ｖでスレッ
ショルド電圧ＶT ＝０．３５Ｖのような条件では大きな
利得が得られないなどの課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、低電源電圧で動作させた場合で
も、線形性が高い、もしくは、高利得のミキサ回路を得
ることを目的とする。
めになされたもので、低電源電圧で動作させた場合で
も、線形性が高い、もしくは、高利得のミキサ回路を得
ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るミキサ回
路は、第１のＭＯＳトランジスタのゲートに接続された
高周波信号入力端子と、第２のＭＯＳトランジスタのゲ
ートに接続されたローカル信号入力端子とを備え、第２
のＭＯＳトランジスタのソースバイアス電圧を基準にし
た第１のＭＯＳトランジスタのゲートバイアス電圧をＶ
G1、第２のＭＯＳトランジスタのゲートソース間バイア
ス電圧をＶGS2 、第１のＭＯＳトランジスタのスレッシ
ョルド電圧をＶT1とした時に、（ＶG1−ＶGS2 ）が（Ｖ
GS2 −Ｖ T1）よりも小さい関係にあるようにしたもので
ある。
路は、第１のＭＯＳトランジスタのゲートに接続された
高周波信号入力端子と、第２のＭＯＳトランジスタのゲ
ートに接続されたローカル信号入力端子とを備え、第２
のＭＯＳトランジスタのソースバイアス電圧を基準にし
た第１のＭＯＳトランジスタのゲートバイアス電圧をＶ
G1、第２のＭＯＳトランジスタのゲートソース間バイア
ス電圧をＶGS2 、第１のＭＯＳトランジスタのスレッシ
ョルド電圧をＶT1とした時に、（ＶG1−ＶGS2 ）が（Ｖ
GS2 −Ｖ T1）よりも小さい関係にあるようにしたもので
ある。
【０００８】この発明に係るミキサ回路は、第１のＭＯ
Ｓトランジスタのゲートに接続された高周波信号入力端
子と、第２のＭＯＳトランジスタのゲートに接続された
ローカル信号入力端子とを備え、高周波信号入力端子ま
たはローカル信号入力端子が、直流パスを持つ第４のイ
ンピーダンス素子を介して、または直接に第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタのうちの
少なくともいずれかのバックゲートに接続されるように
したものである。
Ｓトランジスタのゲートに接続された高周波信号入力端
子と、第２のＭＯＳトランジスタのゲートに接続された
ローカル信号入力端子とを備え、高周波信号入力端子ま
たはローカル信号入力端子が、直流パスを持つ第４のイ
ンピーダンス素子を介して、または直接に第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタのうちの
少なくともいずれかのバックゲートに接続されるように
したものである。
【０００９】この発明に係るミキサ回路は、第２のＭＯ
Ｓトランジスタのソースバイアス電圧を基準にした第１
のＭＯＳトランジスタのゲートバイアス電圧をＶG1、第
２のＭＯＳトランジスタのゲートソース間バイアス電圧
をＶGS2 、第１のＭＯＳトランジスタのスレッショルド
電圧をＶT1とした時に、（ＶG1−ＶGS2 ）が（ＶGS2−
ＶT1）よりも小さい関係にあるようにしたものである。
Ｓトランジスタのソースバイアス電圧を基準にした第１
のＭＯＳトランジスタのゲートバイアス電圧をＶG1、第
２のＭＯＳトランジスタのゲートソース間バイアス電圧
をＶGS2 、第１のＭＯＳトランジスタのスレッショルド
電圧をＶT1とした時に、（ＶG1−ＶGS2 ）が（ＶGS2−
ＶT1）よりも小さい関係にあるようにしたものである。
【００１０】この発明に係るミキサ回路は、第１のＭＯ
Ｓトランジスタのゲートに接続されたローカル信号入力
端子と、第２のＭＯＳトランジスタのゲートに接続され
た高周波信号入力端子とを備え、高周波信号入力端子ま
たはローカル信号入力端子が、直流パスを持つ第４のイ
ンピーダンス素子を介して、または直接に第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタのうちの
少なくともいずれかのバックゲートに接続されるように
したものである。
Ｓトランジスタのゲートに接続されたローカル信号入力
端子と、第２のＭＯＳトランジスタのゲートに接続され
た高周波信号入力端子とを備え、高周波信号入力端子ま
たはローカル信号入力端子が、直流パスを持つ第４のイ
ンピーダンス素子を介して、または直接に第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタのうちの
少なくともいずれかのバックゲートに接続されるように
したものである。
【００１１】この発明に係るミキサ回路は、高周波信号
入力端子またはローカル信号入力端子が、直流パスを持
たない第５のインピーダンス素子を介して第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタのうちの
少なくともいずれかのバックゲートに接続され、その接
続されたバックゲートにソースに対して正のバイアス電
圧を印加するようにしたものである。
入力端子またはローカル信号入力端子が、直流パスを持
たない第５のインピーダンス素子を介して第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタのうちの
少なくともいずれかのバックゲートに接続され、その接
続されたバックゲートにソースに対して正のバイアス電
圧を印加するようにしたものである。
【００１２】この発明に係るミキサ回路は、当該ミキサ
回路が動作状態時にのみ、接続されたバックゲートに正
のバイアス電圧を印加し、停止状態時には、接続された
バックゲートをグランドに短絡するようにしたものであ
る。
回路が動作状態時にのみ、接続されたバックゲートに正
のバイアス電圧を印加し、停止状態時には、接続された
バックゲートをグランドに短絡するようにしたものであ
る。
【００１３】この発明に係るミキサ回路は、請求項１記
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とするようにしたもので
ある。
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とするようにしたもので
ある。
【００１４】この発明に係るミキサ回路は、請求項２記
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とするようにしたもので
ある。
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とするようにしたもので
ある。
【００１５】この発明に係るミキサ回路は、請求項４記
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とするようにしたもので
ある。
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とするようにしたもので
ある。
【００１６】この発明に係るミキサ回路は、請求項１記
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とし、第２のＭＯＳトラ
ンジスタの両ソースを共通接続し、直流パスを持つ第３
のインピーダンス素子を介して、または直接に第２の固
定バイアス点に接続されるようにしたものである。
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とし、第２のＭＯＳトラ
ンジスタの両ソースを共通接続し、直流パスを持つ第３
のインピーダンス素子を介して、または直接に第２の固
定バイアス点に接続されるようにしたものである。
【００１７】この発明に係るミキサ回路は、請求項２記
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とし、第２のＭＯＳトラ
ンジスタの両ソースを共通接続し、直流パスを持つ第３
のインピーダンス素子を介して、または直接に第２の固
定バイアス点に接続されるようにしたものである。
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とし、第２のＭＯＳトラ
ンジスタの両ソースを共通接続し、直流パスを持つ第３
のインピーダンス素子を介して、または直接に第２の固
定バイアス点に接続されるようにしたものである。
【００１８】この発明に係るミキサ回路は、請求項４記
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とし、第２のＭＯＳトラ
ンジスタの両ソースを共通接続し、直流パスを持つ第３
のインピーダンス素子を介して、または直接に第２の固
定バイアス点に接続されるようにしたものである。
載のミキサ回路を２組用い、ローカル信号入力端子をそ
れぞれ正相と逆相の差動入力端子とし、出力端子をそれ
ぞれ正相と逆相の差動出力端子とし、第２のＭＯＳトラ
ンジスタの両ソースを共通接続し、直流パスを持つ第３
のインピーダンス素子を介して、または直接に第２の固
定バイアス点に接続されるようにしたものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるソ
ースに負帰還インピーダンス素子を接続したカスコード
型ミキサ回路を示す回路図であり、図において、ＶDDは
電源端子（第１の固定バイアス点）、Ｚｌ１は電源端子
ＶDDに接続された直流パスを持つインピーダンス素子
（第１のインピーダンス素子）、Ｚｌ２はインピーダン
ス素子Ｚｌ１に接続された直流パスを持つインピーダン
ス素子（第２のインピーダンス素子）である。Ｍ１はイ
ンピーダンス素子Ｚｌ２にドレインが接続されたＭＯＳ
ＦＥＴ（第１のＭＯＳトランジスタ）、Ｍ２はＭＯＳＦ
ＥＴＭ１のソースにドレインが接続されたＭＯＳＦＥＴ
（第２のＭＯＳトランジスタ）、ＺｓはＭＯＳＦＥＴＭ
２のソースに接続された直流パスを持つインピーダンス
素子（第３のインピーダンス素子）であり、インピーダ
ンス素子Ｚｓは、グランド端子（第２の固定バイアス
点）に接続されている。また、ＭＯＳＦＥＴＭ１，Ｍ２
のバックゲートは、グランド端子に接続されている。な
お、インピーダンス素子Ｚｌ１，Ｚｌ２，Ｚｓは、抵
抗、キャパシタおよびインダクタの受動素子によって構
成されたものである。ＲＦｉｎはＭＯＳＦＥＴＭ１のゲ
ートに接続されたＲＦ信号入力端子（高周波信号入力端
子）、ＬＯｉｎはＭＯＳＦＥＴＭ２のゲートに接続され
たＬＯ信号入力端子（ローカル信号入力端子）、ＩＦｏ
ｕｔはインピーダンス素子Ｚｌ１，Ｚｌ２間に接続され
た出力端子である。上記ミキサ回路において、この実施
の形態１では、ＭＯＳＦＥＴＭ２のソースバイアス電圧
を基準にしたＭＯＳＦＥＴＭ１のゲートバイアス電圧を
ＶG1、ＭＯＳＦＥＴＭ２のゲートソース間バイアス電圧
をＶGS2 、ＭＯＳＦＥＴＭ１のスレッショルド電圧をＶ
T1とした時に、（ＶG1−ＶGS2 ）が（ＶGS2 −ＶT1）よ
りも小さい関係にあるようにしたものである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるソ
ースに負帰還インピーダンス素子を接続したカスコード
型ミキサ回路を示す回路図であり、図において、ＶDDは
電源端子（第１の固定バイアス点）、Ｚｌ１は電源端子
ＶDDに接続された直流パスを持つインピーダンス素子
（第１のインピーダンス素子）、Ｚｌ２はインピーダン
ス素子Ｚｌ１に接続された直流パスを持つインピーダン
ス素子（第２のインピーダンス素子）である。Ｍ１はイ
ンピーダンス素子Ｚｌ２にドレインが接続されたＭＯＳ
ＦＥＴ（第１のＭＯＳトランジスタ）、Ｍ２はＭＯＳＦ
ＥＴＭ１のソースにドレインが接続されたＭＯＳＦＥＴ
（第２のＭＯＳトランジスタ）、ＺｓはＭＯＳＦＥＴＭ
２のソースに接続された直流パスを持つインピーダンス
素子（第３のインピーダンス素子）であり、インピーダ
ンス素子Ｚｓは、グランド端子（第２の固定バイアス
点）に接続されている。また、ＭＯＳＦＥＴＭ１，Ｍ２
のバックゲートは、グランド端子に接続されている。な
お、インピーダンス素子Ｚｌ１，Ｚｌ２，Ｚｓは、抵
抗、キャパシタおよびインダクタの受動素子によって構
成されたものである。ＲＦｉｎはＭＯＳＦＥＴＭ１のゲ
ートに接続されたＲＦ信号入力端子（高周波信号入力端
子）、ＬＯｉｎはＭＯＳＦＥＴＭ２のゲートに接続され
たＬＯ信号入力端子（ローカル信号入力端子）、ＩＦｏ
ｕｔはインピーダンス素子Ｚｌ１，Ｚｌ２間に接続され
た出力端子である。上記ミキサ回路において、この実施
の形態１では、ＭＯＳＦＥＴＭ２のソースバイアス電圧
を基準にしたＭＯＳＦＥＴＭ１のゲートバイアス電圧を
ＶG1、ＭＯＳＦＥＴＭ２のゲートソース間バイアス電圧
をＶGS2 、ＭＯＳＦＥＴＭ１のスレッショルド電圧をＶ
T1とした時に、（ＶG1−ＶGS2 ）が（ＶGS2 −ＶT1）よ
りも小さい関係にあるようにしたものである。
【００２０】図２はこの発明の実施の形態１によるミキ
サ回路の具体的な構成を示す回路図であり、図におい
て、１はインダクタ、２〜６はコンデンサ、７，８は抵
抗、９〜１３はパッドである。
サ回路の具体的な構成を示す回路図であり、図におい
て、１はインダクタ、２〜６はコンデンサ、７，８は抵
抗、９〜１３はパッドである。
【００２１】次に動作について説明する。図２におい
て、ＲＦ信号入力端子ＲＦｉｎからのＲＦ入力信号に、
パッド１２よりバイアス電圧ＶG1を印加する。また、Ｌ
Ｏ信号入力端子ＬＯｉｎからのＬＯ入力信号に、パッド
１２よりバイアス電圧ＶG2を印加する。この時、（ＶG1
−Ｖ G2）を例えば０．１Ｖ程度に小さくバイアスする。
これによって、ＲＦ入力信号を入力するＭＯＳＦＥＴＭ
１のドレインソース間電圧を大きく保つことができ、低
電源電圧の条件下でも線形性を高く、低歪にすることが
できる。この時、ＭＯＳＦＥＴＭ２のドレイン電圧は、
低くバイアスされるが、ＭＯＳＦＥＴＭ２はスイッチ動
作のため問題は生じない。
て、ＲＦ信号入力端子ＲＦｉｎからのＲＦ入力信号に、
パッド１２よりバイアス電圧ＶG1を印加する。また、Ｌ
Ｏ信号入力端子ＬＯｉｎからのＬＯ入力信号に、パッド
１２よりバイアス電圧ＶG2を印加する。この時、（ＶG1
−Ｖ G2）を例えば０．１Ｖ程度に小さくバイアスする。
これによって、ＲＦ入力信号を入力するＭＯＳＦＥＴＭ
１のドレインソース間電圧を大きく保つことができ、低
電源電圧の条件下でも線形性を高く、低歪にすることが
できる。この時、ＭＯＳＦＥＴＭ２のドレイン電圧は、
低くバイアスされるが、ＭＯＳＦＥＴＭ２はスイッチ動
作のため問題は生じない。
【００２２】以上のように、この実施の形態１によれ
ば、低電源電圧の条件下でも線形性を高く、低歪にする
ことができる。なお、図１に示したミキサ回路におい
て、インピーダンス素子Ｚｌ２，Ｚｓは、状況に応じて
削除することも可能である。
ば、低電源電圧の条件下でも線形性を高く、低歪にする
ことができる。なお、図１に示したミキサ回路におい
て、インピーダンス素子Ｚｌ２，Ｚｓは、状況に応じて
削除することも可能である。
【００２３】実施の形態２．図３はこの発明の実施の形
態２によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、ＬＯ信号入力端子ＬＯｉｎが、ＭＯＳＦＥＴＭ
１，Ｍ２のバックゲートに接続されたものである。その
他の構成については、図１と同一である。但し、この実
施の形態２のＭＯＳＦＥＴＭ１，Ｍ２としては、３ウェ
ル構造をしたもの、または、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造をしたもののような、
バックゲートの電位がトランジスタ毎に電気的に分離さ
れ、個々のトランジスタのバックゲートが制御可能なＭ
ＯＳＦＥＴを使用しなければならない。
態２によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、ＬＯ信号入力端子ＬＯｉｎが、ＭＯＳＦＥＴＭ
１，Ｍ２のバックゲートに接続されたものである。その
他の構成については、図１と同一である。但し、この実
施の形態２のＭＯＳＦＥＴＭ１，Ｍ２としては、３ウェ
ル構造をしたもの、または、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造をしたもののような、
バックゲートの電位がトランジスタ毎に電気的に分離さ
れ、個々のトランジスタのバックゲートが制御可能なＭ
ＯＳＦＥＴを使用しなければならない。
【００２４】次に動作について説明する。図３に示した
ミキサ回路において、ＭＯＳＦＥＴＭ１，Ｍ２のバイア
ス条件を上記実施の形態１と同一にすることによって、
ＲＦ入力信号を入力するＭＯＳＦＥＴＭ１のドレインソ
ース間電圧を大きく保つことができ、低電源電圧の条件
下でも線形性を高く、低歪にすることができる。また、
ＬＯ入力信号が、ＭＯＳＦＥＴＭ２のゲートに供給され
ると共に、ＭＯＳＦＥＴＭ２のバックゲートにも同電位
にバイアスされることにより、次式（５）の基板バイア
ス効果により、ＭＯＳＦＥＴＭ２のスレッショルド電圧
ＶT が小さくなり、低電源電圧の条件下でも大電流を得
て、高利得を得ることができる。但し、ＶTOは０バイア
ス時のスレッショルド電圧、φF は表面電位（基板の不
純物密度で決まる定数）、γは基板バイアス効果係数で
ある。
ミキサ回路において、ＭＯＳＦＥＴＭ１，Ｍ２のバイア
ス条件を上記実施の形態１と同一にすることによって、
ＲＦ入力信号を入力するＭＯＳＦＥＴＭ１のドレインソ
ース間電圧を大きく保つことができ、低電源電圧の条件
下でも線形性を高く、低歪にすることができる。また、
ＬＯ入力信号が、ＭＯＳＦＥＴＭ２のゲートに供給され
ると共に、ＭＯＳＦＥＴＭ２のバックゲートにも同電位
にバイアスされることにより、次式（５）の基板バイア
ス効果により、ＭＯＳＦＥＴＭ２のスレッショルド電圧
ＶT が小さくなり、低電源電圧の条件下でも大電流を得
て、高利得を得ることができる。但し、ＶTOは０バイア
ス時のスレッショルド電圧、φF は表面電位（基板の不
純物密度で決まる定数）、γは基板バイアス効果係数で
ある。
【数３】
さらに、次式（６）に示すように、バックゲートの電位
を固定した場合に比べて（その時のβをβ0 とする）、
ＭＯＳＦＥＴＭ２のトランスコンダクタンスは大きくな
り、より低ＬＯ電力でもミキサ動作を得ることができ
る。
を固定した場合に比べて（その時のβをβ0 とする）、
ＭＯＳＦＥＴＭ２のトランスコンダクタンスは大きくな
り、より低ＬＯ電力でもミキサ動作を得ることができ
る。
【数４】
さらに、ＭＯＳＦＥＴＭ１のバックゲートにも、ＬＯ入
力信号が印加されることにより、ＭＯＳＦＥＴＭ１でも
ミキシング効果が得られる。
力信号が印加されることにより、ＭＯＳＦＥＴＭ１でも
ミキシング効果が得られる。
【００２５】以上のように、この実施の形態２によれ
ば、スレッショルド電圧ＶT が小さくなり、低電源電圧
の条件下でも大電流を得て、高利得を得ることができ
る。ＭＯＳＦＥＴＭ２のトランスコンダクタンスは大き
くなり、より低ＬＯ電力でもミキサ動作を得ることがで
きる。さらに、ＭＯＳＦＥＴＭ１のバックゲートにも、
ＬＯ入力信号が印加されることにより、ＭＯＳＦＥＴＭ
１でもミキシング効果が得られる。なお、図３に示した
ミキサ回路において、ＲＦ信号入力端子ＲＦｉｎが、Ｍ
ＯＳＦＥＴＭ１，Ｍ２のバックゲートに接続されたり、
ＭＯＳＦＥＴＭ１，Ｍ２のバックゲートのうちのいずれ
かのバックゲートに接続されても同様な効果を奏する。
また、状況に応じて、ＬＯ信号入力端子ＬＯｉｎまたは
ＲＦ信号入力端子ＲＦｉｎが、直流パスを持つインピー
ダンス素子（第４のインピーダンス素子）を介してＭＯ
ＳＦＥＴＭ１，Ｍ２のバックゲートに接続されても良
く、同様な効果を奏する。
ば、スレッショルド電圧ＶT が小さくなり、低電源電圧
の条件下でも大電流を得て、高利得を得ることができ
る。ＭＯＳＦＥＴＭ２のトランスコンダクタンスは大き
くなり、より低ＬＯ電力でもミキサ動作を得ることがで
きる。さらに、ＭＯＳＦＥＴＭ１のバックゲートにも、
ＬＯ入力信号が印加されることにより、ＭＯＳＦＥＴＭ
１でもミキシング効果が得られる。なお、図３に示した
ミキサ回路において、ＲＦ信号入力端子ＲＦｉｎが、Ｍ
ＯＳＦＥＴＭ１，Ｍ２のバックゲートに接続されたり、
ＭＯＳＦＥＴＭ１，Ｍ２のバックゲートのうちのいずれ
かのバックゲートに接続されても同様な効果を奏する。
また、状況に応じて、ＬＯ信号入力端子ＬＯｉｎまたは
ＲＦ信号入力端子ＲＦｉｎが、直流パスを持つインピー
ダンス素子（第４のインピーダンス素子）を介してＭＯ
ＳＦＥＴＭ１，Ｍ２のバックゲートに接続されても良
く、同様な効果を奏する。
【００２６】実施の形態３．図４はこの発明の実施の形
態３によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、１５はＬＯ信号入力端子ＬＯｉｎおよびＭＯＳＦ
ＥＴＭ１，Ｍ２のバックゲート間に接続された直流パス
を持たないコンデンサ（第５のインピーダンス素子）で
ある。Ｉｂｉａｓはバイアス電流端子、Ｍ３はバイアス
電流端子Ｉｂｉａｓにドレインが接続されたＭＯＳＦＥ
Ｔ、Ｚｓ２はＭＯＳＦＥＴＭ３のソースに接続された直
流パスを持つインピーダンス素子であり、インピーダン
ス素子Ｚｓ２は、グランド端子に接続されている。ＭＯ
ＳＦＥＴＭ１，Ｍ２のバックゲートと、ＭＯＳＦＥＴＭ
３のドレインと、ＭＯＳＦＥＴＭ３のバックゲートは接
続されており、ＳＷはその接続点およびグランド端子間
に接続されたスイッチである。その他の構成について
は、図３と同一である。
態３によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、１５はＬＯ信号入力端子ＬＯｉｎおよびＭＯＳＦ
ＥＴＭ１，Ｍ２のバックゲート間に接続された直流パス
を持たないコンデンサ（第５のインピーダンス素子）で
ある。Ｉｂｉａｓはバイアス電流端子、Ｍ３はバイアス
電流端子Ｉｂｉａｓにドレインが接続されたＭＯＳＦＥ
Ｔ、Ｚｓ２はＭＯＳＦＥＴＭ３のソースに接続された直
流パスを持つインピーダンス素子であり、インピーダン
ス素子Ｚｓ２は、グランド端子に接続されている。ＭＯ
ＳＦＥＴＭ１，Ｍ２のバックゲートと、ＭＯＳＦＥＴＭ
３のドレインと、ＭＯＳＦＥＴＭ３のバックゲートは接
続されており、ＳＷはその接続点およびグランド端子間
に接続されたスイッチである。その他の構成について
は、図３と同一である。
【００２７】次に動作について説明する。図４に示した
ミキサ回路が動作状態である時、スイッチＳＷはオフし
ており、ＭＯＳＦＥＴＭ３は、バイアス電流端子Ｉｂｉ
ａｓから流入するバイアス電流とインピーダンス素子Ｚ
ｓ２に応じたＭＯＳＦＥＴＭ１，Ｍ２のソースに対して
正のバイアス電圧を、それらＭＯＳＦＥＴＭ１，Ｍ２の
バックゲートに印加する。このように構成することによ
って、スレッショルド電圧ＶT をさらに小さくする等、
調整することができ、低電源電圧の条件下でも大電流を
得て、高利得を得ることができる。なお、この時、コン
デンサ１５は、バイアス電流端子ＩｂｉａｓからＬＯ信
号入力端子ＬＯｉｎ側への直流パスを阻止するものであ
る。また、ミキサ回路が停止状態である時、スイッチＳ
Ｗをオンし、ＭＯＳＦＥＴＭ１，Ｍ２のバックゲートを
グランド端子に接続して、それらＭＯＳＦＥＴＭ１，Ｍ
２のリーク電流を低減することができる。
ミキサ回路が動作状態である時、スイッチＳＷはオフし
ており、ＭＯＳＦＥＴＭ３は、バイアス電流端子Ｉｂｉ
ａｓから流入するバイアス電流とインピーダンス素子Ｚ
ｓ２に応じたＭＯＳＦＥＴＭ１，Ｍ２のソースに対して
正のバイアス電圧を、それらＭＯＳＦＥＴＭ１，Ｍ２の
バックゲートに印加する。このように構成することによ
って、スレッショルド電圧ＶT をさらに小さくする等、
調整することができ、低電源電圧の条件下でも大電流を
得て、高利得を得ることができる。なお、この時、コン
デンサ１５は、バイアス電流端子ＩｂｉａｓからＬＯ信
号入力端子ＬＯｉｎ側への直流パスを阻止するものであ
る。また、ミキサ回路が停止状態である時、スイッチＳ
Ｗをオンし、ＭＯＳＦＥＴＭ１，Ｍ２のバックゲートを
グランド端子に接続して、それらＭＯＳＦＥＴＭ１，Ｍ
２のリーク電流を低減することができる。
【００２８】以上のように、この実施の形態３によれ
ば、スレッショルド電圧ＶT をさらに小さくする等、調
整することができ、低電源電圧の条件下でも大電流を得
て、高利得を得ることができる。また、ＭＯＳＦＥＴＭ
１，Ｍ２のリーク電流を低減することができる。
ば、スレッショルド電圧ＶT をさらに小さくする等、調
整することができ、低電源電圧の条件下でも大電流を得
て、高利得を得ることができる。また、ＭＯＳＦＥＴＭ
１，Ｍ２のリーク電流を低減することができる。
【００２９】実施の形態４．図５はこの発明の実施の形
態４によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、ＭＯＳＦＥＴＭ１のゲートにＬＯ信号入力端子Ｌ
Ｏｉｎを接続し、ＭＯＳＦＥＴＭ２のゲートにＲＦ信号
入力端子ＲＦｉｎを接続したものである。その他の構成
については、図３と同一である。
態４によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、ＭＯＳＦＥＴＭ１のゲートにＬＯ信号入力端子Ｌ
Ｏｉｎを接続し、ＭＯＳＦＥＴＭ２のゲートにＲＦ信号
入力端子ＲＦｉｎを接続したものである。その他の構成
については、図３と同一である。
【００３０】以上のように、この実施の形態４によれ
ば、実施の形態２と同様に、スレッショルド電圧ＶT が
小さくなり、低電源電圧の条件下でも大電流を得て、高
利得を得ることができる。ＭＯＳＦＥＴＭ１のトランス
コンダクタンスは大きくなり、より低ＬＯ電力でもミキ
サ動作を得ることができる。さらに、ＭＯＳＦＥＴＭ２
のバックゲートにも、ＬＯ入力信号が印加されることに
より、ＭＯＳＦＥＴＭ２でもミキシング効果が得られ
る。なお、上記実施の形態３（図４）に示したバイアス
回路の構成を、この実施の形態４（図５）に示したミキ
サ回路に適用しても良く、上記実施の形態３と同様の効
果を奏する。
ば、実施の形態２と同様に、スレッショルド電圧ＶT が
小さくなり、低電源電圧の条件下でも大電流を得て、高
利得を得ることができる。ＭＯＳＦＥＴＭ１のトランス
コンダクタンスは大きくなり、より低ＬＯ電力でもミキ
サ動作を得ることができる。さらに、ＭＯＳＦＥＴＭ２
のバックゲートにも、ＬＯ入力信号が印加されることに
より、ＭＯＳＦＥＴＭ２でもミキシング効果が得られ
る。なお、上記実施の形態３（図４）に示したバイアス
回路の構成を、この実施の形態４（図５）に示したミキ
サ回路に適用しても良く、上記実施の形態３と同様の効
果を奏する。
【００３１】実施の形態５．図６はこの発明の実施の形
態５によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、ＲＦ信号入力端子ＲＦｉｎが、ＭＯＳＦＥＴＭ
１，Ｍ２のバックゲートに接続されたものである。その
他の構成については、図５と同一である。
態５によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、ＲＦ信号入力端子ＲＦｉｎが、ＭＯＳＦＥＴＭ
１，Ｍ２のバックゲートに接続されたものである。その
他の構成については、図５と同一である。
【００３２】以上のように、この実施の形態５によれ
ば、スレッショルド電圧ＶT が小さくなり、低電源電圧
の条件下でも大電流を得て、高利得を得ることができ
る。ＭＯＳＦＥＴＭ２のトランスコンダクタンスは大き
くなり、より低ＲＦ電力でもミキサ動作を得ることがで
きる。さらに、ＭＯＳＦＥＴＭ１のバックゲートにも、
ＲＦ入力信号が印加されることにより、ＭＯＳＦＥＴＭ
１でもミキシング効果が得られる。なお、上記実施の形
態３（図４）に示したバイアス回路の構成を、この実施
の形態５（図６）に示したミキサ回路に適用しても良
く、上記実施の形態３と同様の効果を奏する。
ば、スレッショルド電圧ＶT が小さくなり、低電源電圧
の条件下でも大電流を得て、高利得を得ることができ
る。ＭＯＳＦＥＴＭ２のトランスコンダクタンスは大き
くなり、より低ＲＦ電力でもミキサ動作を得ることがで
きる。さらに、ＭＯＳＦＥＴＭ１のバックゲートにも、
ＲＦ入力信号が印加されることにより、ＭＯＳＦＥＴＭ
１でもミキシング効果が得られる。なお、上記実施の形
態３（図４）に示したバイアス回路の構成を、この実施
の形態５（図６）に示したミキサ回路に適用しても良
く、上記実施の形態３と同様の効果を奏する。
【００３３】実施の形態６．図７はこの発明の実施の形
態６によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図３に
示したミキサ回路を２組用いたものである。図におい
て、Ｚｌ３，Ｚｌ４，Ｚｓ１，Ｚｓ２は直流パスを持つ
インピーダンス素子、Ｍ３，Ｍ４はＭＯＳＦＥＴであ
る。ＬＯ入力信号を差動入力、即ち、ＬＯ信号入力端子
ＬＯｉｎを正相の差動入力端子、ＬＯ信号入力端子ＬＯ
ｉｎＢを逆相の差動入力端子とし、出力端子ＩＦｏｕｔ
を正相の差動出力端子、出力端子ＩＦｏｕｔＢを逆相の
差動出力端子としたものである。
態６によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図３に
示したミキサ回路を２組用いたものである。図におい
て、Ｚｌ３，Ｚｌ４，Ｚｓ１，Ｚｓ２は直流パスを持つ
インピーダンス素子、Ｍ３，Ｍ４はＭＯＳＦＥＴであ
る。ＬＯ入力信号を差動入力、即ち、ＬＯ信号入力端子
ＬＯｉｎを正相の差動入力端子、ＬＯ信号入力端子ＬＯ
ｉｎＢを逆相の差動入力端子とし、出力端子ＩＦｏｕｔ
を正相の差動出力端子、出力端子ＩＦｏｕｔＢを逆相の
差動出力端子としたものである。
【００３４】以上のように、この実施の形態６によれ
ば、上記実施の形態２と同様な効果が得られると共に、
実際は同相除去の観点から、ローカル信号が差動の場合
が多く、実用上有利になる。なお、この実施の形態６で
は、上記実施の形態２（図３）に示したミキサ回路を２
組用いたが、上記実施の形態１（図１）、上記実施の形
態３（図４）から上記実施の形態５（図６）に示したミ
キサ回路を２組用いても良く、同様な効果を奏する。
ば、上記実施の形態２と同様な効果が得られると共に、
実際は同相除去の観点から、ローカル信号が差動の場合
が多く、実用上有利になる。なお、この実施の形態６で
は、上記実施の形態２（図３）に示したミキサ回路を２
組用いたが、上記実施の形態１（図１）、上記実施の形
態３（図４）から上記実施の形態５（図６）に示したミ
キサ回路を２組用いても良く、同様な効果を奏する。
【００３５】実施の形態７．図８はこの発明の実施の形
態７によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、ＭＯＳＦＥＴＭ２，Ｍ４のソースを接続し、イン
ピーダンス素子Ｚｓ１，Ｚｓ２をインピーダンス素子Ｚ
ｓのみにしたものである。その他の構成については、図
７と同一である。以上のように、この実施の形態７によ
れば、上記実施の形態６と同様な効果を奏する。
態７によるソースに負帰還インピーダンス素子を接続し
たカスコード型ミキサ回路を示す回路図であり、図にお
いて、ＭＯＳＦＥＴＭ２，Ｍ４のソースを接続し、イン
ピーダンス素子Ｚｓ１，Ｚｓ２をインピーダンス素子Ｚ
ｓのみにしたものである。その他の構成については、図
７と同一である。以上のように、この実施の形態７によ
れば、上記実施の形態６と同様な効果を奏する。
【００３６】
【発明の効果】以上のように、この発明によれば、第１
のＭＯＳトランジスタのゲートに接続された高周波信号
入力端子と、第２のＭＯＳトランジスタのゲートに接続
されたローカル信号入力端子とを備え、第２のＭＯＳト
ランジスタのソースバイアス電圧を基準にした第１のＭ
ＯＳトランジスタのゲートバイアス電圧をＶG1、第２の
ＭＯＳトランジスタのゲートソース間バイアス電圧をＶ
GS2 、第１のＭＯＳトランジスタのスレッショルド電圧
をＶT1とした時に、（ＶG1−ＶGS2 ）が（ＶGS2−
ＶT1）よりも小さい関係にあるように構成したので、高
周波信号を入力する第１のＭＯＳトランジスタのドレイ
ンソース間電圧を大きく保つことができ、低電源電圧の
条件下でも線形性を高く、低歪にすることができる効果
がある。
のＭＯＳトランジスタのゲートに接続された高周波信号
入力端子と、第２のＭＯＳトランジスタのゲートに接続
されたローカル信号入力端子とを備え、第２のＭＯＳト
ランジスタのソースバイアス電圧を基準にした第１のＭ
ＯＳトランジスタのゲートバイアス電圧をＶG1、第２の
ＭＯＳトランジスタのゲートソース間バイアス電圧をＶ
GS2 、第１のＭＯＳトランジスタのスレッショルド電圧
をＶT1とした時に、（ＶG1−ＶGS2 ）が（ＶGS2−
ＶT1）よりも小さい関係にあるように構成したので、高
周波信号を入力する第１のＭＯＳトランジスタのドレイ
ンソース間電圧を大きく保つことができ、低電源電圧の
条件下でも線形性を高く、低歪にすることができる効果
がある。
【００３７】この発明によれば、第１のＭＯＳトランジ
スタのゲートに接続された高周波信号入力端子と、第２
のＭＯＳトランジスタのゲートに接続されたローカル信
号入力端子とを備え、高周波信号入力端子またはローカ
ル信号入力端子が、直流パスを持つ第４のインピーダン
ス素子を介して、または直接に第１のＭＯＳトランジス
タおよび第２のＭＯＳトランジスタのうちの少なくとも
いずれかのバックゲートに接続されるように構成したの
で、スレッショルド電圧が小さくなり、低電源電圧の条
件下でも大電流を得て、高利得を得ることができる効果
がある。
スタのゲートに接続された高周波信号入力端子と、第２
のＭＯＳトランジスタのゲートに接続されたローカル信
号入力端子とを備え、高周波信号入力端子またはローカ
ル信号入力端子が、直流パスを持つ第４のインピーダン
ス素子を介して、または直接に第１のＭＯＳトランジス
タおよび第２のＭＯＳトランジスタのうちの少なくとも
いずれかのバックゲートに接続されるように構成したの
で、スレッショルド電圧が小さくなり、低電源電圧の条
件下でも大電流を得て、高利得を得ることができる効果
がある。
【００３８】この発明によれば、第２のＭＯＳトランジ
スタのソースバイアス電圧を基準にした第１のＭＯＳト
ランジスタのゲートバイアス電圧をＶG1、第２のＭＯＳ
トランジスタのゲートソース間バイアス電圧をＶGS2 、
第１のＭＯＳトランジスタのスレッショルド電圧をＶT1
とした時に、（ＶG1−ＶGS2 ）が（ＶGS2 −ＶT1）より
も小さい関係にあるように構成したので、高周波信号を
入力する第１のＭＯＳトランジスタのドレインソース間
電圧を大きく保つことができ、低電源電圧の条件下でも
線形性を高く、低歪にすることができる効果がある。
スタのソースバイアス電圧を基準にした第１のＭＯＳト
ランジスタのゲートバイアス電圧をＶG1、第２のＭＯＳ
トランジスタのゲートソース間バイアス電圧をＶGS2 、
第１のＭＯＳトランジスタのスレッショルド電圧をＶT1
とした時に、（ＶG1−ＶGS2 ）が（ＶGS2 −ＶT1）より
も小さい関係にあるように構成したので、高周波信号を
入力する第１のＭＯＳトランジスタのドレインソース間
電圧を大きく保つことができ、低電源電圧の条件下でも
線形性を高く、低歪にすることができる効果がある。
【００３９】この発明によれば、第１のＭＯＳトランジ
スタのゲートに接続されたローカル信号入力端子と、第
２のＭＯＳトランジスタのゲートに接続された高周波信
号入力端子とを備え、高周波信号入力端子またはローカ
ル信号入力端子が、直流パスを持つ第４のインピーダン
ス素子を介して、または直接に第１のＭＯＳトランジス
タおよび第２のＭＯＳトランジスタのうちの少なくとも
いずれかのバックゲートに接続されるように構成したの
で、スレッショルド電圧が小さくなり、低電源電圧の条
件下でも大電流を得て、高利得を得ることができる効果
がある。
スタのゲートに接続されたローカル信号入力端子と、第
２のＭＯＳトランジスタのゲートに接続された高周波信
号入力端子とを備え、高周波信号入力端子またはローカ
ル信号入力端子が、直流パスを持つ第４のインピーダン
ス素子を介して、または直接に第１のＭＯＳトランジス
タおよび第２のＭＯＳトランジスタのうちの少なくとも
いずれかのバックゲートに接続されるように構成したの
で、スレッショルド電圧が小さくなり、低電源電圧の条
件下でも大電流を得て、高利得を得ることができる効果
がある。
【００４０】この発明によれば、高周波信号入力端子ま
たはローカル信号入力端子が、直流パスを持たない第５
のインピーダンス素子を介して第１のＭＯＳトランジス
タおよび第２のＭＯＳトランジスタのうちの少なくとも
いずれかのバックゲートに接続され、その接続されたバ
ックゲートにソースに対して正のバイアス電圧を印加す
るように構成したので、スレッショルド電圧がさらに小
さくなり、低電源電圧の条件下でも大電流を得て、高利
得を得ることができる効果がある。
たはローカル信号入力端子が、直流パスを持たない第５
のインピーダンス素子を介して第１のＭＯＳトランジス
タおよび第２のＭＯＳトランジスタのうちの少なくとも
いずれかのバックゲートに接続され、その接続されたバ
ックゲートにソースに対して正のバイアス電圧を印加す
るように構成したので、スレッショルド電圧がさらに小
さくなり、低電源電圧の条件下でも大電流を得て、高利
得を得ることができる効果がある。
【００４１】この発明によれば、当該ミキサ回路が動作
状態時にのみ、接続されたバックゲートに正のバイアス
電圧を印加し、停止状態時には、接続されたバックゲー
トをグランドに短絡するように構成したので、リーク電
流を低減することができる効果がある。
状態時にのみ、接続されたバックゲートに正のバイアス
電圧を印加し、停止状態時には、接続されたバックゲー
トをグランドに短絡するように構成したので、リーク電
流を低減することができる効果がある。
【００４２】この発明によれば、請求項１記載のミキサ
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とするように構成したので、低歪に
することができると共に、実際は同相除去の観点から、
ローカル信号が差動の場合が多く、実用上有利になる効
果がある。
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とするように構成したので、低歪に
することができると共に、実際は同相除去の観点から、
ローカル信号が差動の場合が多く、実用上有利になる効
果がある。
【００４３】この発明によれば、請求項２記載のミキサ
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とするように構成したので、低歪に
することができると共に、実際は同相除去の観点から、
ローカル信号が差動の場合が多く、実用上有利になる効
果がある。
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とするように構成したので、低歪に
することができると共に、実際は同相除去の観点から、
ローカル信号が差動の場合が多く、実用上有利になる効
果がある。
【００４４】この発明によれば、請求項４記載のミキサ
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とするように構成したので、低歪に
することができると共に、実際は同相除去の観点から、
ローカル信号が差動の場合が多く、実用上有利になる効
果がある。
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とするように構成したので、低歪に
することができると共に、実際は同相除去の観点から、
ローカル信号が差動の場合が多く、実用上有利になる効
果がある。
【００４５】この発明によれば、請求項１記載のミキサ
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とし、第２のＭＯＳトランジスタの
両ソースを共通接続し、直流パスを持つ第３のインピー
ダンス素子を介して、または直接に第２の固定バイアス
点に接続されるように構成したので、低歪にすることが
できると共に、実際は同相除去の観点から、ローカル信
号が差動の場合が多く、実用上有利になる効果がある。
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とし、第２のＭＯＳトランジスタの
両ソースを共通接続し、直流パスを持つ第３のインピー
ダンス素子を介して、または直接に第２の固定バイアス
点に接続されるように構成したので、低歪にすることが
できると共に、実際は同相除去の観点から、ローカル信
号が差動の場合が多く、実用上有利になる効果がある。
【００４６】この発明によれば、請求項２記載のミキサ
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とし、第２のＭＯＳトランジスタの
両ソースを共通接続し、直流パスを持つ第３のインピー
ダンス素子を介して、または直接に第２の固定バイアス
点に接続されるように構成したので、低歪にすることが
できると共に、実際は同相除去の観点から、ローカル信
号が差動の場合が多く、実用上有利になる効果がある。
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とし、第２のＭＯＳトランジスタの
両ソースを共通接続し、直流パスを持つ第３のインピー
ダンス素子を介して、または直接に第２の固定バイアス
点に接続されるように構成したので、低歪にすることが
できると共に、実際は同相除去の観点から、ローカル信
号が差動の場合が多く、実用上有利になる効果がある。
【００４７】この発明によれば、請求項４記載のミキサ
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とし、第２のＭＯＳトランジスタの
両ソースを共通接続し、直流パスを持つ第３のインピー
ダンス素子を介して、または直接に第２の固定バイアス
点に接続されるように構成したので、低歪にすることが
できると共に、実際は同相除去の観点から、ローカル信
号が差動の場合が多く、実用上有利になる効果がある。
回路を２組用い、ローカル信号入力端子をそれぞれ正相
と逆相の差動入力端子とし、出力端子をそれぞれ正相と
逆相の差動出力端子とし、第２のＭＯＳトランジスタの
両ソースを共通接続し、直流パスを持つ第３のインピー
ダンス素子を介して、または直接に第２の固定バイアス
点に接続されるように構成したので、低歪にすることが
できると共に、実際は同相除去の観点から、ローカル信
号が差動の場合が多く、実用上有利になる効果がある。
【図１】 この発明の実施の形態１によるソースに負帰
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
【図２】 この発明の実施の形態１によるミキサ回路の
具体的な構成を示す回路図である。
具体的な構成を示す回路図である。
【図３】 この発明の実施の形態２によるソースに負帰
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
【図４】 この発明の実施の形態３によるソースに負帰
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
【図５】 この発明の実施の形態４によるソースに負帰
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
【図６】 この発明の実施の形態５によるソースに負帰
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
【図７】 この発明の実施の形態６によるソースに負帰
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
【図８】 この発明の実施の形態７によるソースに負帰
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
還インピーダンス素子を接続したカスコード型ミキサ回
路を示す回路図である。
【図９】 従来のソースに負帰還インピーダンス素子を
接続したカスコード型ミキサ回路を示す回路図である。
接続したカスコード型ミキサ回路を示す回路図である。
１ インダクタ、２〜６ コンデンサ、７，８ 抵抗、
９〜１３ パッド、１５ コンデンサ（第５のインピー
ダンス素子）、ＩＦｏｕｔ 出力端子、ＬＯｉｎ ＬＯ
信号入力端子（ローカル信号入力端子）、Ｍ１ ＭＯＳ
ＦＥＴ（第１のＭＯＳトランジスタ）、Ｍ２ ＭＯＳＦ
ＥＴ（第２のＭＯＳトランジスタ）、Ｍ３，Ｍ４ ＭＯ
ＳＦＥＴ、ＲＦｉｎ ＲＦ信号入力端子（高周波信号入
力端子）、ＶDD 電源端子（第１の固定バイアス点）、
Ｚｌ１ インピーダンス素子（第１のインピーダンス素
子）、Ｚｌ２ インピーダンス素子（第２のインピーダ
ンス素子）、Ｚｌ３，Ｚｌ４，Ｚｓ１，Ｚｓ２ インピ
ーダンス素子、Ｚｓ インピーダンス素子（第３のイン
ピーダンス素子）。
９〜１３ パッド、１５ コンデンサ（第５のインピー
ダンス素子）、ＩＦｏｕｔ 出力端子、ＬＯｉｎ ＬＯ
信号入力端子（ローカル信号入力端子）、Ｍ１ ＭＯＳ
ＦＥＴ（第１のＭＯＳトランジスタ）、Ｍ２ ＭＯＳＦ
ＥＴ（第２のＭＯＳトランジスタ）、Ｍ３，Ｍ４ ＭＯ
ＳＦＥＴ、ＲＦｉｎ ＲＦ信号入力端子（高周波信号入
力端子）、ＶDD 電源端子（第１の固定バイアス点）、
Ｚｌ１ インピーダンス素子（第１のインピーダンス素
子）、Ｚｌ２ インピーダンス素子（第２のインピーダ
ンス素子）、Ｚｌ３，Ｚｌ４，Ｚｓ１，Ｚｓ２ インピ
ーダンス素子、Ｚｓ インピーダンス素子（第３のイン
ピーダンス素子）。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上田 公大
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5J092 AA01 AA13 CA21 CA37 FA01
HA10 HA25 HA29 HA33 KA00
MA13 MA17 MA21
5J500 AA01 AA13 AC21 AC37 AF01
AH10 AH25 AH29 AH33 AK00
AM13 AM17 AM21
Claims (12)
- 【請求項１】 第１の固定バイアス点に接続された直流
パスを持つ第１のインピーダンス素子と、上記第１のイ
ンピーダンス素子に、直流パスを持つ第２のインピーダ
ンス素子を介して、または直接にドレインが接続された
第１のＭＯＳトランジスタと、上記第１のＭＯＳトラン
ジスタのソースにドレインが接続された第２のＭＯＳト
ランジスタと、上記第２のＭＯＳトランジスタのソース
に、直流パスを持つ第３のインピーダンス素子を介し
て、または直接に接続された第２の固定バイアス点と、
上記第１のＭＯＳトランジスタのゲートに接続された高
周波信号入力端子と、上記第２のＭＯＳトランジスタの
ゲートに接続されたローカル信号入力端子と、上記第１
のインピーダンス素子および上記第２のインピーダンス
素子間、または上記第１のインピーダンス素子および上
記第１のＭＯＳトランジスタ間に接続された出力端子と
を備え、上記第２のＭＯＳトランジスタのソースバイア
ス電圧を基準にした上記第１のＭＯＳトランジスタのゲ
ートバイアス電圧をＶG1、上記第２のＭＯＳトランジス
タのゲートソース間バイアス電圧をＶ GS2 、上記第１の
ＭＯＳトランジスタのスレッショルド電圧をＶT1とした
時に、（ＶG1−ＶGS2 ）が（ＶGS2 −ＶT1）よりも小さ
い関係にあることを特徴とするミキサ回路。 - 【請求項２】 第１の固定バイアス点に接続された直流
パスを持つ第１のインピーダンス素子と、上記第１のイ
ンピーダンス素子に、直流パスを持つ第２のインピーダ
ンス素子を介して、または直接にドレインが接続された
第１のＭＯＳトランジスタと、上記第１のＭＯＳトラン
ジスタのソースにドレインが接続された第２のＭＯＳト
ランジスタと、上記第２のＭＯＳトランジスタのソース
に、直流パスを持つ第３のインピーダンス素子を介し
て、または直接に接続された第２の固定バイアス点と、
上記第１のＭＯＳトランジスタのゲートに接続された高
周波信号入力端子と、上記第２のＭＯＳトランジスタの
ゲートに接続されたローカル信号入力端子と、上記第１
のインピーダンス素子および上記第２のインピーダンス
素子間、または上記第１のインピーダンス素子および上
記第１のＭＯＳトランジスタ間に接続された出力端子と
を備え、上記高周波信号入力端子または上記ローカル信
号入力端子が、直流パスを持つ第４のインピーダンス素
子を介して、または直接に上記第１のＭＯＳトランジス
タおよび上記第２のＭＯＳトランジスタのうちの少なく
ともいずれかのバックゲートに接続されたことを特徴と
するミキサ回路。 - 【請求項３】 第２のＭＯＳトランジスタのソースバイ
アス電圧を基準にした第１のＭＯＳトランジスタのゲー
トバイアス電圧をＶG1、第２のＭＯＳトランジスタのゲ
ートソース間バイアス電圧をＶGS2 、第１のＭＯＳトラ
ンジスタのスレッショルド電圧をＶT1とした時に、（Ｖ
G1−ＶGS2 ）が（ＶGS2 −ＶT1）よりも小さい関係にあ
ることを特徴とする請求項２記載のミキサ回路。 - 【請求項４】 第１の固定バイアス点に接続された直流
パスを持つ第１のインピーダンス素子と、上記第１のイ
ンピーダンス素子に、直流パスを持つ第２のインピーダ
ンス素子を介して、または直接にドレインが接続された
第１のＭＯＳトランジスタと、上記第１のＭＯＳトラン
ジスタのソースにドレインが接続された第２のＭＯＳト
ランジスタと、上記第２のＭＯＳトランジスタのソース
に、直流パスを持つ第３のインピーダンス素子を介し
て、または直接に接続された第２の固定バイアス点と、
上記第１のＭＯＳトランジスタのゲートに接続されたロ
ーカル信号入力端子と、上記第２のＭＯＳトランジスタ
のゲートに接続された高周波信号入力端子と、上記第１
のインピーダンス素子および上記第２のインピーダンス
素子間、または上記第１のインピーダンス素子および上
記第１のＭＯＳトランジスタ間に接続された出力端子と
を備え、上記高周波信号入力端子または上記ローカル信
号入力端子が、直流パスを持つ第４のインピーダンス素
子を介して、または直接に上記第１のＭＯＳトランジス
タおよび上記第２のＭＯＳトランジスタのうちの少なく
ともいずれかのバックゲートに接続されたことを特徴と
するミキサ回路。 - 【請求項５】 高周波信号入力端子またはローカル信号
入力端子が、直流パスを持たない第５のインピーダンス
素子を介して第１のＭＯＳトランジスタおよび第２のＭ
ＯＳトランジスタのうちの少なくともいずれかのバック
ゲートに接続され、その接続されたバックゲートにソー
スに対して正のバイアス電圧を印加することを特徴とす
る請求項１、請求項２、および請求項４のうちのいずれ
か１項記載のミキサ回路。 - 【請求項６】 当該ミキサ回路が動作状態時にのみ、接
続されたバックゲートに正のバイアス電圧を印加し、停
止状態時には、接続されたバックゲートをグランドに短
絡することを特徴とする請求項５記載のミキサ回路。 - 【請求項７】 請求項１記載のミキサ回路を２組用い、
ローカル信号入力端子をそれぞれ正相と逆相の差動入力
端子とし、出力端子をそれぞれ正相と逆相の差動出力端
子としたことを特徴とするミキサ回路。 - 【請求項８】 請求項２記載のミキサ回路を２組用い、
ローカル信号入力端子をそれぞれ正相と逆相の差動入力
端子とし、出力端子をそれぞれ正相と逆相の差動出力端
子としたことを特徴とするミキサ回路。 - 【請求項９】 請求項４記載のミキサ回路を２組用い、
ローカル信号入力端子をそれぞれ正相と逆相の差動入力
端子とし、出力端子をそれぞれ正相と逆相の差動出力端
子としたことを特徴とするミキサ回路。 - 【請求項１０】 請求項１記載のミキサ回路を２組用
い、ローカル信号入力端子をそれぞれ正相と逆相の差動
入力端子とし、出力端子をそれぞれ正相と逆相の差動出
力端子とし、第２のＭＯＳトランジスタの両ソースを共
通接続し、直流パスを持つ第３のインピーダンス素子を
介して、または直接に第２の固定バイアス点に接続され
たことを特徴とするミキサ回路。 - 【請求項１１】 請求項２記載のミキサ回路を２組用
い、ローカル信号入力端子をそれぞれ正相と逆相の差動
入力端子とし、出力端子をそれぞれ正相と逆相の差動出
力端子とし、第２のＭＯＳトランジスタの両ソースを共
通接続し、直流パスを持つ第３のインピーダンス素子を
介して、または直接に第２の固定バイアス点に接続され
たことを特徴とするミキサ回路。 - 【請求項１２】 請求項４記載のミキサ回路を２組用
い、ローカル信号入力端子をそれぞれ正相と逆相の差動
入力端子とし、出力端子をそれぞれ正相と逆相の差動出
力端子とし、第２のＭＯＳトランジスタの両ソースを共
通接続し、直流パスを持つ第３のインピーダンス素子を
介して、または直接に第２の固定バイアス点に接続され
たことを特徴とするミキサ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001269328A JP2003078355A (ja) | 2001-09-05 | 2001-09-05 | ミキサ回路 |
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|---|---|
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ID=19095168
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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