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JP2003078034A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

Info

Publication number
JP2003078034A
JP2003078034A JP2001270814A JP2001270814A JP2003078034A JP 2003078034 A JP2003078034 A JP 2003078034A JP 2001270814 A JP2001270814 A JP 2001270814A JP 2001270814 A JP2001270814 A JP 2001270814A JP 2003078034 A JP2003078034 A JP 2003078034A
Authority
JP
Japan
Prior art keywords
film
integrated circuit
circuit device
manufacturing
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001270814A
Other languages
English (en)
Inventor
Hiroyuki Enomoto
裕之 榎本
Hiroshi Kawakami
博士 川上
Tadashi Umezawa
唯史 梅澤
Kazuatsu Tago
一農 田子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to US10/198,125 priority patent/US20030045113A1/en
Publication of JP2003078034A publication Critical patent/JP2003078034A/ja
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    • H10P50/71—
    • H10P50/267—
    • H10P50/268—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

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  • Chemical Vapour Deposition (AREA)
  • ing And Chemical Polishing (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

(57)【要約】 【課題】 ポリメタル構造のゲート電極をエッチング加
工する際、ゲート電極の形状を確保すると共に、窒化シ
リコンからなるエッチングストッパ膜に対するエッチン
グ選択比を向上させる。 【解決手段】 窒化シリコン膜９をマスクに用いてゲー
ト電極材料であるＷ膜８、ＷＮX膜７および多結晶シリ
コン膜６をドライエッチングする際、ＳＦ6と酸素と窒
素とからなる混合ガスをプラズマソースガスとして用い
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、金属を主成分として含む導
電層をドライエッチングしてゲート電極を形成するプロ
セスに適用して有効な技術に関する。
【０００２】
【従来の技術】ゲート長が０.１６μｍ以下の微細なＭ
ＩＳＦＥＴ(Metal Insulator Semiconductor Field Eff
ect Transistor)で回路を構成するＣＭＯＳＬＳＩや、
ゲート電極を配線（ワード線）として用いるＤＲＡＭ(D
ynamic Random Access Memory)は、高速動作を確保する
ために、金属を主成分として含む低抵抗導電材料を使っ
てゲート電極を形成することが要求されている。
【０００３】この種のゲート電極用導電材料として有力
視されているのは、多結晶シリコン膜上に高融点金属膜
を積層した、いわゆるポリメタル(poly metal)である。
ポリメタルは、そのシート抵抗が２Ω／□程度と低いこ
とから、ゲート電極材料としてのみならず配線材料とし
て利用することもできる。高融点金属としては、８００
℃以下の低温プロセスでも良好な低抵抗性を示し、かつ
エレクトロマイグレーション耐性の高いＷ（タングステ
ン）などが使用される。なお、多結晶シリコン膜上に高
融点金属膜を直接積層した場合は、両者の接着力が低下
したり、高温熱処理時に両者の界面に高抵抗のシリサイ
ド層が形成されたりする虞れがあるので、実際のポリメ
タルゲート電極は、多結晶シリコン膜と高融点金属膜と
の間にＷＮX（窒化タングステン）などからなるバリア
メタル膜を介在させた３層の導電膜で構成される。
【０００４】上記ポリメタルゲート電極またはメタルゲ
ート電極一般に関しては、米国特許公報第４５０５０２
８号、同５７１９４１０号、同５３８７５４０号、ある
いはIEEE Transaction Electron devices, Vol.43,N0.1
1, November 1996, Akasakaet al, p.1864-1869、Elsevi
er, Applied Surface Science 117/118 (1997) 312-31
6, Nakajima et al、Nakajima et al,Advanced metaliza
tion conference, Japan Session, Tokyo Univ.(1995)
などに記載がある。
【０００５】特開平９−８２６８６号公報は、ポリメタ
ルゲートの加工に際して、フッ素（Ｆ）、塩素（Ｃｌ）
の少なくとも一方を含むハロゲン含有ガスと酸素
（Ｏ2）とからなる混合ガスをプラズマソースガスに用
い、高融点金属膜を多結晶シリコン膜に対して選択的に
異方性エッチングする技術を開示している。上記ハロゲ
ン含有ガスとしては、ＳＦ6、ＣＦ4、Ｃｌ2、ＣＣｌ4あ
るいはこれらの混合ガスが例示されている。
【０００６】また、この公報は、高融点金属膜を多結晶
シリコン膜に対して高い選択比でエッチングするために
は、上記混合ガス中の酸素ガスの割合を、５０〜８０体
積％の範囲内に設定する必要があると指摘している。さ
らに、上記混合ガスに、窒素あるいはＡｒといった第三
のガスを添加しても、エッチングの選択比が変化するこ
とはないと指摘している。
【０００７】特開２０００−４０６９６号公報は、多結
晶シリコン膜上にバリアメタル膜とＷ膜とが積層された
ポリメタル膜をドライエッチングしてゲート電極を形成
する際に、Ｗ膜のエッチングに用いるＳＦ6ガスによっ
て多結晶シリコン膜の表面が荒れる現象を防止する技術
を開示している。
【０００８】この公報では、有機材料または窒化シリコ
ンからなるマスクを用い、次のような反応ガスを使った
プラズマエッチングによってポリメタル膜をパターニン
グする。まず最初に、ＳＦ6＋ＨＢｒ＋Ｃｌ2＋Ｎ2から
なる第１の反応ガスを使ってＷ膜をエッチングした後、
引き続きオーバーエッチングを行ってバリアメタル膜の
表面を削り、Ｗ膜を完全に除去する。次に、Ｃｌ2＋Ａ
ｒからなる第２の反応ガスを使ってバリアメタル膜の残
部をエッチングした後、引き続きオーバーエッチングを
行って多結晶シリコン膜の表面を削り、バリアメタル膜
を完全に除去する。この第２の反応ガスを使ったドライ
エッチングでは、Ａｒイオンのスパッタ作用によってバ
リアメタル膜が除去され、さらにＡｒイオンのスパッタ
作用とＣｌイオンのエッチング作用とによって多結晶シ
リコン膜の表面が削られるので、多結晶シリコン膜の表
面が平滑になる。次に、ＨＢｒ＋Ｃｌ2＋Ｏ2からなる第
３の反応ガスを使って多結晶シリコン膜の残部をエッチ
ングし、最後にアッシング処理などによってマスクを除
去することにより、ポリメタルゲート電極が得られる。
【０００９】
【発明が解決しようとする課題】近年、微細なＭＩＳＦ
ＥＴの製造工程では、基板の拡散層（ソース、ドレイ
ン）と配線とを接続するコンタクトホールを狭いゲート
電極間に形成する方法として、酸化シリコン膜と窒化シ
リコン膜のエッチング速度差を利用した選択的ドライエ
ッチングによって、ゲート電極に対して自己整合（セル
フアライン）でコンタクトホールを形成する、いわゆる
ＳＡＣ(Self Aligned Contact)技術が採用されている。
【００１０】上記ＳＡＣプロセスを伴うポリメタルゲー
ト加工プロセスでは、まず、ゲート絶縁膜が形成された
半導体基板上にポリメタル膜（例えば下層から順に多結
晶シリコン膜、バリアメタル膜および高融点金属膜を積
層した導電膜）を堆積し、続いてその上部にＳＡＣプロ
セスのエッチングストッパとなる窒化シリコン膜を堆積
する。次に、窒化シリコン膜上に塗布したフォトレジス
ト膜にゲート電極パターンを転写した後、露光および現
像を行ってレジストマスクを形成する。
【００１１】次に、上記レジストマスクを用いたドライ
エッチングで窒化シリコン膜をパターニングし、続いて
レジストマスクを除去した後、窒化シリコン膜をマスク
に用いたドライエッチングでポリメタル膜をパターニン
グする。
【００１２】窒化シリコン膜をマスクに用いてポリメタ
ル膜をドライエッチングする上記の工程では、窒化シリ
コン膜に対するポリメタル膜のエッチング選択比を十分
に確保することと、ポリメタル膜の側壁を垂直に、すな
わち異方的にエッチングすることが要求される。
【００１３】しかしながら、本発明者らが検討したとこ
ろによると、前述した従来技術で使用されているような
エッチングガスを使って高融点金属膜やバリアメタル膜
をドライエッチングした場合は、窒化シリコン膜に対す
るエッチングの選択比が充分に確保できないので、窒化
シリコン膜の削れ量が大きくなり、後のＳＡＣプロセス
でこの窒化シリコン膜がエッチングストッパとして機能
できなくなる。
【００１４】また、高融点金属膜やバリアメタル膜をオ
ーバーエッチングする際、下層の多結晶シリコン膜がサ
イドエッチングされるため、ポリメタル膜を異方的にエ
ッチングすることが困難である。
【００１５】本発明の目的は、窒化シリコン膜をマスク
に用いてポリメタル膜をドライエッチングする際、窒化
シリコン膜に対するポリメタル膜のエッチング選択比を
十分に確保することのできる技術を提供することにあ
る。
【００１６】本発明の目的は、窒化シリコン膜をマスク
に用いてポリメタル膜を異方的にドライエッチングする
ことのできる技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置の製造方法は、以下
の工程を含んでいる。 （ａ）半導体基板の主面上に、金属を主成分として含む
第１導電膜を形成する工程、（ｂ）前記第１導電膜上
に、窒化シリコンを主成分として含む第１絶縁膜を形成
した後、前記第１絶縁膜を所定形状にパターニングする
工程、（ｃ）前記パターニングされた第１絶縁膜をマス
クに用い、ＳＦ6と酸素と窒素とからなる混合ガスをプ
ラズマソースガスとするドライエッチングによって、前
記第１導電膜をパターニングする工程。 （２）本発明の半導体集積回路装置の製造方法は、以下
の工程を含んでいる。 （ａ）半導体基板の主面上に、シリコン膜を形成した
後、前記シリコン膜上に金属膜を形成する工程、（ｂ）
前記金属膜上に、窒化シリコンを主成分として含む第１
絶縁膜を形成した後、前記第１絶縁膜を所定形状にパタ
ーニングする工程、（ｃ）前記パターニングされた第１
絶縁膜をマスクに用い、ＳＦ6と酸素と窒素とからなる
第１プラズマソースガスを用いたドライエッチングによ
って、前記金属膜をパターニングする工程、（ｄ）前記
工程（ｃ）の後、前記第１プラズマソースガス、または
それとは組成が異なる第２プラズマソースガスを用いた
ドライエッチングによって、前記シリコン膜をパターニ
ングすることにより、前記半導体基板の主面上に、前記
シリコン膜と前記金属膜とからなる複数のゲート電極を
形成する工程。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００２０】なお、以下の実施の形態では、便宜上その
必要があるときは、複数のセクションまたは実施の形態
に分割して説明するが、特に明示した場合を除き、それ
らは互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。
【００２１】さらに、以下の実施の形態において、要素
の数など（個数、数値、量、範囲などを含む）に言及す
る場合、特に明示したときおよび原理的に明らかに特定
の数に限定されるときを除き、その特定の数に限定され
るものではなく、特定の数以上でも以下でもよい。さら
に、以下の実施の形態において、その構成要素（要素ス
テップなどを含む）は、特に明示した場合および原理的
に明らかに必須であると考えられる場合を除き、必ずし
も必須のものではないことはいうまでもない。
【００２２】また、その構成要素（ガス，元素，分子，
材料等）は、特に明示した場合および原理的に明らかに
そうでない場合を除き、その他の要素を排除するもので
はない。従って、例えばウエハを処理するガス雰囲気に
ついて、エッチャントまたはエッチングガスとして特定
のガスの組み合わせに言及して、その他のガスに言及し
ない場合においても、その他のエッチングガス、アルゴ
ン、ヘリウムなどの希釈ガス、その他の添加、調整用ガ
スの存在を排除するものではない。
【００２３】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。このことは、上記
数値および範囲についても同様である。
【００２４】また、本願において半導体集積回路装置と
いうときは、特に単結晶シリコン基板上に作られるもの
だけでなく、特にそうでない旨が明示された場合を除
き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin
Film Transistor)液晶製造用基板などといった他の基板
上に作られるものを含むものとする。また、ウエハとは
半導体集積回路装置の製造に用いる単結晶シリコン基板
（一般にほぼ円盤形）、ＳＯＳ基板、ガラス基板その他
の絶縁、半絶縁または半導体基板などやそれらを複合し
た基板をいう。
【００２５】本発明の実施の形態であるＤＲＡＭの製造
方法を図１〜図２７を用いて工程順に説明する。
【００２６】まず、図１（メモリアレイの要部平面
図）、図２（図１のＡ−Ａ線に沿った断面図）、図３
（図１のＢ−Ｂ線に沿った断面図）および図４（図１の
Ｃ−Ｃ線に沿った断面図）に示すように、例えばｐ型の
単結晶シリコンからなる半導体基板（以下、基板とい
う。また、ウエハということもある。）１の主面の素子
分離領域に素子分離溝２を形成する。素子分離溝２は、
基板１の表面をエッチングして深さ３００〜４００ｎｍ
程度の溝を形成し、続いてこの溝の内部を含む基板１上
にＣＶＤ(Chemical Vapor Deposition)法で酸化シリコ
ン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリ
コン膜４を化学機械研磨(Chemical Mechanical Polishi
ng;ＣＭＰ)法で研磨、平坦化することによって形成す
る。酸化シリコン膜４は、例えば酸素（またはオゾン）
とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに
用いたプラズマＣＶＤ法で堆積し、その後、１０００℃
程度のドライ酸化を行って膜を緻密化（デンシファイ）
する。
【００２７】図１に示すように、上記素子分離溝２を形
成することにより、素子分離溝２によって周囲を囲まれ
た細長い島状の活性領域（Ｌ）が同時に多数形成され
る。後述するように、これらの活性領域（Ｌ）のそれぞ
れには、ソース、ドレインの一方を共有するメモリセル
選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００２８】次に、基板１にホウ素（Ｂ）をイオン打ち
込みすることによってｐ型ウエル３を形成し、続いてｐ
型ウエル３の表面をフッ酸（ＨＦ）系の洗浄液で洗浄し
た後、基板１を熱酸化することによってｐ型ウエル３の
活性領域（Ｌ）の表面に酸化シリコンからなるの清浄な
ゲート絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、
ゲート絶縁膜５は、基板１の熱酸化によって形成される
酸化シリコン膜の他、それよりも誘電率が大きい窒化シ
リコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル
膜、酸化チタン膜など）であってもよい。これらの高誘
電体絶縁膜は、基板１上にＣＶＤ法やスパッタリング法
で成膜することによって形成する。
【００２９】次に、図５に示すように、ゲート絶縁膜５
の上部にリン（Ｐ）をドープしたｎ型の多結晶シリコン
膜６を堆積する。多結晶シリコン膜６は、例えばモノシ
ラン（ＳｉＨ4）とホスフィン（ＰＨ3）とをソースガス
に用いたＣＶＤ法で堆積（成膜温度＝約６３０℃）し、
その膜厚は７０ｎｍ程度とする。多結晶シリコン膜６
は、電気抵抗を低減するために、リンの濃度を１．０×
１０19cm3以上とする。なお、上記多結晶シリコン膜６
に代えて、ゲルマニウム（Ｇｅ）を５％から最大で５０
％前後含んだシリコン膜を使用することもできる。シリ
コンにゲルマニウムを含ませた場合は、シリコンのバン
ドギャップが狭くなることや、不純物の固溶限界が高く
なることに起因して、上層のメタル膜との接触抵抗が低
減される利点がある。シリコンにゲルマニウムを含ませ
るには、シリコン膜にイオン注入でゲルマニウムを導入
する方法の外、モノシラン（ＳｉＨ4）とＧｅＨ4とを使
ったＣＶＤ法によってゲルマニウムを含んだシリコン膜
を堆積する方法がある。
【００３０】次に、多結晶シリコン膜６の表面をフッ酸
で洗浄した後、図６に示すように、多結晶シリコン膜６
の上部にスパッタリング法で膜厚５ｎｍ程度の窒化タン
グステン（ＷＮX）膜７と膜厚８０ｎｍ程度のＷ膜８と
を連続して堆積し、続いてＷ膜８の上部にＣＶＤ法で膜
厚２２０ｎｍ程度の窒化シリコン膜９を堆積する。ＷＮ
X膜７は、多結晶シリコン膜６とＷ膜８との反応を防ぐ
バリア膜である。なお、Ｗ膜８の上部の窒化シリコン膜
９は、酸化シリコン膜と窒化シリコン膜の積層膜として
もよい。
【００３１】次に、図７に示すように、窒化シリコン膜
８の上部に形成したフォトレジスト膜４０をマスクにし
て窒化シリコン膜９をドライエッチングする。このと
き、図の左右方向（ゲート長方向）に沿った窒化シリコ
ン膜９の幅は０．１６μｍ、隣接する窒化シリコン膜９
との間隔は０．１６μｍである。窒化シリコン膜９のエ
ッチングには、例えばＣＨＦ3やＣＨ2Ｆ2などのハイド
ロフルオロカーボン系ガスに酸素およびＡｒを加えた混
合ガスを使用するが、これ以外にも、窒化シリコン膜の
エッチングに使用されている周知のガスを使用すること
ができる。
【００３２】次に、図８に示すように、フォトレジスト
膜４０をアッシングで除去する。次に、上記窒化シリコ
ン膜９をマスクに用い、下層のゲート電極材料（Ｗ膜
８、ＷＮX膜７および多結晶シリコン膜６）をドライエ
ッチングすることによって、ゲート電極を形成する。
【００３３】ここで、上記ドライエッチングに要求され
る条件は、（ａ）窒化シリコン膜９に対するゲート電極
材料のエッチング選択比を十分に確保すること、（ｂ）
ゲート電極材料の側壁を垂直に、すなわち異方的にエッ
チングすることである。
【００３４】窒化シリコン膜９は、後述するＳＡＣ工
程、すなわちゲート電極の上部に堆積した酸化シリコン
膜をドライエッチングして基板１に達するコンタクトホ
ールを形成する際に、ゲート電極の削れを防ぐエッチン
グストッパとして使用される。そのため、ゲート電極材
料をドライエッチングする際に、窒化シリコン膜９に対
するエッチング選択比が確保できないと、窒化シリコン
膜９の膜厚が薄くなり、ＳＡＣ工程においてエッチング
ストッパとして機能しなくなる。
【００３５】例えばＣＦ4＋Ｃｌ2＋酸素＋窒素からなる
混合ガスは、Ｗ膜やＷＮX膜をエッチングするガスとし
て既知のものであるが、本発明者らがこの混合ガスを上
記ゲート電極材料のドライエッチングに適用したとこ
ろ、エッチングマスクである窒化シリコン膜（９）に対
する選択比がほぼ１程度しか得られないために、窒化シ
リコン膜の膜厚が大幅に低減した。この混合ガスの対窒
化シリコン膜選択比が低い理由は、ＣＦ4に含まれるカ
ーボン（Ｃ）が窒化シリコン膜を削るためである。すな
わち、ＣＦ4の解離によって生じる中間体と窒化シリコ
ンとが反応して生じる化合物（ＣＮＦなど）は気化し易
く、窒化シリコン膜のエッチングが促進される。同様の
理由から、また、上記混合ガスを使ってエッチングを行
い、続いて下層の多結晶シリコン膜（６）の表面をオー
バーエッチングすると、酸素ガスにより多結晶シリコン
膜（６）の表面を酸化保護しても、ＣＦ4の解離によっ
て生じる中間体とシリコンとが酸素とが反応して、気化
し易く、側壁に堆積し難い化合物が生成するために、酸
化保護効果が低減する。
【００３６】また、上記混合ガスのように、ＣＦ4とＣ
ｌ2とを含んだガスをプラズマで分解すると、チャンバ
壁にカーボン（Ｃ）とフッ素（Ｆ）との化合物が付着
し、さらにこのフッ素（Ｆ）と塩素（Ｃｌ）とが置換す
ることにより、化合物（ＣＣｌ4）を生成する。この化
合物（ＣＣｌ4）は、Ｗ膜やＷＮX膜のエッチングで生成
した化合物が吸着し易いため、多数枚のウエハを連続し
て処理すると、エッチング装置の処理室の内壁に上記化
合物（ＣＣｌ4）が堆積し、そこにＷ膜やＷＮX膜のエッ
チングで生成した化合物が吸着する結果、処理室の内壁
に多量の堆積物が付着する。この堆積物は、処理室内で
再び気化し、エッチングの再現性を阻害するため、ゲー
ト電極の加工形状不良が発生する。
【００３７】このように、窒化シリコン膜をマスクに用
いてＷ膜やＷＮX膜をエッチングする場合、ＣＦ4やＣＨ
Ｆ3といったハイドロフルオロカーボン系ガスの使用
は、エッチング選択比の観点から好ましくない。また、
ハイドロフルオロカーボン系ガスとＣｌ2とを含んだガ
スの使用は、加工形状制御（異方性エッチングの実現）
の観点から好ましくない。
【００３８】以上のことから、窒化シリコン膜をマスク
に用いてポリメタル系のゲート電極材料（Ｗ膜、ＷＮX
膜および多結晶シリコン膜）を異方的にエッチングする
ためには、ゲート電極材料の側壁に堆積物を付着するガ
ス種と、これらの堆積物をエッチングするガス種を共に
含んだ混合ガスを選択することが要求される。また、マ
スクからの生成物は気化し難いことが要求される。気化
し易いと、マスク材料（窒化シリコン膜）がエッチング
され易くなり、窒化シリコン膜に対するゲート電極材料
のエッチング選択比が低下する。また、ゲート電極材料
の側壁に堆積物が付着しない場合は、側壁に露出したゲ
ート電極材料がガスに曝されてサイドエッチングされる
ため、側壁の加工形状が垂直にならない。他方、側壁に
堆積物が付着しても、この堆積物をエッチングするガス
が存在しない場合は、エッチングの進行につれて堆積物
の膜厚が厚くなるために、側壁の加工形状がテーパ状に
なり、この場合も異方性エッチングが実現できない。
【００３９】そこで、本発明者らは、多数のガス種につ
いて、その分解によって生じるイオンやラジカルの特性
（吸着性、堆積性）を、密度汎関数理論に基づく分子軌
道計算によって算出した結果、ＳＦ6と酸素と窒素とか
らなる混合ガスが、ポリメタル系ゲート電極材料のエッ
チングガスとして最適であるという結論を得た。
【００４０】上記混合ガス中のＳＦ6は、メタル系材料
（Ｗ膜、ＷＮX膜）をエッチングするガスである。すな
わち、ＳＦ6の解離によって生じるＦイオンやＦラジカ
ルがメタル系材料と反応してエッチングが進行する。一
方、混合ガス中の窒素は、メタル系材料（Ｗ膜、ＷＮX
膜）の側壁を保護するガスである。すなわち、窒素の解
離によって生じるＮイオンやＮラジカルが、メタル系材
料と反応したり、メタル系材料とＳＦ6との反応生成物
とさらに反応したりすることによって、堆積性の化合物
が側壁に付着する。また、上記混合ガスは、ＣＦ4やＣ
ＨＦ3などのハイドロフルオロカーボン系ガスを含まな
いので、窒化シリコン膜のエッチングを促進する反応生
成物が生じ難い。そのため、ハイドロフルオロカーボン
系ガスを使った場合に比べて、窒化シリコン膜に対する
エッチング選択比が２倍以上に向上する。すなわち、Ｓ
Ｆ6と窒素とを含む上記混合ガスを使用することによ
り、メタル系材料の異方性エッチングを実現することが
できると共に、メタル系材料の対窒化シリコン膜選択性
を向上させることできる。
【００４１】さらに、上記混合ガスは、ハイドロフルオ
ロカーボン系ガスとＣｌ2の混合ガスを使ったときのよ
うに、処理室の内壁に多量の堆積物を付着させないの
で、エッチングの再現性が良好に保たれ、ゲート電極の
形状制御性が向上する。
【００４２】上記混合ガスには、さらに酸素が含まれ
る。この酸素は、多結晶シリコン膜のエッチングを抑制
するガスである。すなわち、Ｗ膜およびＷＮX膜を順次
エッチングし、続いて下層の多結晶シリコン膜の表面を
オーバーエッチングする際、シリコンと酸素の反応によ
って生じる酸化物が多結晶シリコン膜の削れを抑制し、
多結晶シリコン膜に対するＷＮX膜のエッチング選択比
を向上される。
【００４３】このように、上記混合ガス中の酸素は、主
としてＷＮX膜のオーバーエッチング時に多結晶シリコ
ン膜のエッチングを抑制する目的で使用されるので、Ｗ
膜やＷＮX膜をエッチングする際には必ずしも必要では
ない。従って、Ｗ膜およびＷＮX膜をエッチングする段
階では、ＳＦ6と窒素のみからなる混合ガスを使用し、
下層の多結晶シリコン膜の表面をオーバーエッチングす
る段階で酸素を添加するようにしてもよい。しかし、酸
素にはエッチングマスクである窒化シリコン膜の削れを
抑制する効果もあるので、窒化シリコン膜に対するエッ
チング選択比を向上させる観点からは、最初から酸素を
加えておく方がよい。
【００４４】なお、ＮＦ3は、上記混合ガスに含まれる
ＳＦ6と類似の作用を有するガス種である。従って、Ｓ
Ｆ6に代えて、またはＳＦ6と共にＮＦ3を含んだ混合ガ
スを使用することもできる。但し、ＮＦ3は毒性がある
ため、その取扱いに注意を要する。また、ＮＯは、酸素
と同様に多結晶シリコン膜のサイドエッチングを抑制す
る作用を有するので、酸素に代えて、または酸素と共に
ＮＯを含んだ混合ガスを使用することもできる。但し、
このＮＯも毒性があるため、その取扱いに注意を要す
る。また、酸素とＣｌ2は、多結晶シリコン膜のサイド
エッチングを抑制する作用を有するので、上記混合ガス
にさらにＣｌ2を加えてもよい。
【００４５】その他、プラズマ条件を改善するなどの目
的で、上記混合ガスに希ガス（Ａｒ、Ｈｅなど）を添加
することも許容されるが、エッチング速度は低下する。
また、多種類のガスを使用することは、エッチング装置
のガス供給系を複雑にするため、エッチング装置のコス
トを考慮すると、混合ガスに含まれるガス種は少ない方
が好ましい。従って、ＳＦ6と酸素と窒素とからなる混
合ガスの組み合わせが最適である。
【００４６】ＳＦ6と酸素と窒素とからなる上記混合ガ
スは、メタル系材料（Ｗ膜、ＷＮX膜）のエッチング段
階および多結晶シリコン膜の表面のオーバーエッチング
段階に使用して好適なガスであるが、オーバーエッチン
グではサイドエッチングを抑制するためにＣｌ2を加え
てもよい。しかし、エッチング速度および対窒化シリコ
ン膜選択比を考慮すると、多結晶シリコン膜のエッチン
グには、Ｃｌ2を使用することが好ましい。また、酸素
の添加は、多結晶シリコン膜のエッチングを抑制するの
で、多結晶シリコン膜をオーバーエッチングするときは
酸素とＣｌ2の混合ガスを使用し、下層のゲート絶縁膜
５の削れを抑制することが望ましい。
【００４７】次に、ＳＦ6と酸素と窒素とからなる上記
混合ガスを使ったドライエッチングプロセスの具体例を
説明する。なお、ここで使用するエッチング装置やエッ
チングの条件（ガス流量比、高周波パワーなど）は、そ
の一例を示すものであって、それに限定されるものでは
ない。
【００４８】図９は、ゲート電極材料（Ｗ膜８、ＷＮX
膜７および多結晶シリコン膜６）のエッチングに使用す
るドライエッチング装置１００を示す概略図である。
【００４９】高周波電源１０１から生成される３００Ｍ
Ｈｚ〜９００ＭＨｚの高周波は、アンテナ（対向電極）
１０２を通じて処理室１０４内に導入される。この高周
波は、アンテナ１０２とその近傍のアンテナアース１０
３との間で共鳴し、効率よく処理室１０４内に伝播され
る。この高周波は、処理室１０４の周囲に配置されたソ
レノイドコイル１０５が生成するＥＣＲ(Electron Cycl
otron Resonance)またはそれ以上の軸方向磁界と相互作
用し、高密度（１×１０17／ｍ3以上）のプラズマを
０．３Ｐａ程度の低圧力領域で生成する。
【００５０】処理室１０４の中央に設置されたステージ
１０６の上面には、図示しない静電チャック機構によっ
てウエハ（基板）１が吸着、固定される。ステージ１０
６の上面に固定されたウエハ１とアンテナ１０２との間
隔は、２０ｍｍ〜１５０ｍｍの範囲内で任意に設定され
る。ステージ１０６には、第２の高周波電源１０７から
生成される４００ｋＨｚ〜１３．５６ＭＨｚの高周波が
印加され、プラズマの生成とは独立にウエハ１へのイオ
ン入射エネルギーが制御される。エッチングガスは、ガ
ス流量コントローラ１０８で流量が最適化された後、ガ
ス導入口１０９を通じて処理室１０４内に導入され、前
記プラズマによって分解される。また、排ガスは、排気
ポンプ１１０によって処理室１０４の外部に排気され
る。処理室１０４の内部の圧力は、排気系に設置された
調整バルブ１１１の開閉によって調整される。処理室１
０４の内壁、ステージ１０６、ガス導入口１０９など、
プラズマと接する各部の温度は、図示しない温調器によ
って制御される。
【００５１】なお、ゲート電極材料のエッチングに使用
するエッチング装置は、前記図９に示したドライエッチ
ング装置の他、例えばマグネトロンから発振される２．
４５ＧＨｚのマイクロ波を利用したマイクロ波プラズマ
エッチング装置、高周波誘導を利用したＴＣＰ(Transfe
r Coupled Plasma)方式のドライエッチング装置、ヘリ
コン波を利用したヘリコン波プラズマエッチング装置な
ど、前述したガス種をプラズマ分解することが可能な各
種ドライエッチング装置を使用することができる。ま
た、ガスの圧力、流量比、ステージ温度なども上記した
条件に限定されるものではなく、使用する装置などに応
じて適宜最適化できることはいうまでもない。
【００５２】上記ドライエッチング装置１００を使って
ゲート電極材料（Ｗ膜８、ＷＮX膜７および多結晶シリ
コン膜６）のエッチングを行うには、まず、前記図８に
示した状態のウエハ（基板）１を処理室１０４内のステ
ージ１０６上に搭載し、ステージ１０６の表面温度を５
０℃以下、好ましくは３０℃以下に設定する。本実施形
態では、エッチングが行われる間、ステージ１０６の表
面温度を２０℃に固定しておく。
【００５３】次に、ガス導入口１０９を通じて処理室１
０４内にＳＦ6と窒素とを導入する。各ガスの流量は、
ＳＦ6＝２５ｍｌ／分、窒素＝１５ｍｌ／分とし、処理
室１０４内の圧力を０．３Ｐａに設定する。そして、第
１の高周波電源１０１のパワーを７００Ｗ、第２の高周
波電源１０７のパワーを５０Ｗにそれぞれ設定し、プラ
ズマを着火する。
【００５４】続いて、処理室１０４内に導入するガスの
流量を、ＳＦ6＝１５ｍｌ／分、酸素＝５ｍｌ／分、窒
素＝１５ｍｌ／分とし、処理室１０４内の圧力＝０．３
Ｐａ、高周波電源１０１のパワー＝５００Ｗ、高周波電
源１０７のパワー＝３０Ｗにそれぞれ設定し、図１０に
示すように、Ｗ膜８およびＷＮX膜７を連続して異方性
エッチングする。
【００５５】次に、Ｗ膜８およびＷＮX膜７を３０％オ
ーバーエッチングし、これらの膜を完全に除去した後、
処理室１０４内に導入するガス種を上記混合ガスからＣ
ｌ2に切り換える。Ｃｌ2の流量は、５０ｍｌ／分とし、
処理室１０４内の圧力を０．２Ｐａに設定する。そし
て、第１の高周波電源１０１のパワーを５００Ｗ、第２
の高周波電源１０７のパワーを３０Ｗにそれぞれ設定し
て多結晶シリコン膜６を異方性エッチングする。続い
て、処理室１０４内に導入するガスの流量を、Ｃｌ2＝
４５ｍｌ／分、酸素＝５ｍｌ／分とし、処理室１０４内
の圧力＝０．４Ｐａ、高周波電源１０１のパワー＝５０
０Ｗ、高周波電源１０７のパワー＝５Ｗにそれぞれ設定
し、３０％のオーバーエッチングを行って多結晶シリコ
ン膜６を完全に除去する。
【００５６】図１１、図１２に示すように、ここまでの
工程により、Ｗ膜８、ＷＮX膜７および多結晶シリコン
膜６からなるポリメタル構造のゲート電極１０が完成す
る。このゲート電極１０は、活性領域（Ｌ）以外の領域
ではワード線ＷＬを構成する。図１３は、ゲート電極１
０（ワード線ＷＬ）の平面図である。
【００５７】次に、図１４、図１５に示すように、ｐ型
ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち
込みしてゲート電極１０の両側のｐ型ウエル３にｎ型半
導体領域１１（ソース、ドレイン）を形成する。ここま
での工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが
略完成する。
【００５８】次に、図１６〜図１８に示すように、基板
１上にＣＶＤ法で窒化シリコン膜１３（膜厚５０ｎｍ）
および酸化シリコン膜１４（膜厚６００ｎｍ程度）を堆
積し、続いて酸化シリコン膜１４の表面を化学機械研磨
法で平坦化した後、フォトレジスト膜（図示せず）をマ
スクにして酸化シリコン膜１４および窒化シリコン膜１
３をドライエッチングすることにより、メモリセル選択
用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領
域１１）の上部にコンタクトホール１５、１６を形成す
る。酸化シリコン膜１４のエッチングは、窒化シリコン
１３に対する選択比が大きい条件で行い、窒化シリコン
膜１３のエッチングは、シリコンや酸化シリコンに対す
るエッチング選択比が大きい条件で行う。これにより、
コンタクトホール１５、１６がゲート電極１０（ワード
線ＷＬ）に対して自己整合（セルフアライン）で形成さ
れる。本実施形態では、前述したゲート電極１０（ワー
ド線ＷＬ）のドライエッチング工程で、ゲート電極１０
（ワード線ＷＬ）の上部のエッチングストッパ用窒化シ
リコン膜９の削れを抑制することができるので、上記コ
ンタクトホール１５、１６を形成するためのドライエッ
チングで、コンタクトホール１５、１６の側壁にゲート
電極１０（ワード線ＷＬ）が露出する不良を確実に防止
することができる。
【００５９】次に、図１９、図２０に示すように、コン
タクトホール１５、１６の内部に多結晶シリコンからな
るプラグ１７を埋め込んだ後、図２１〜図２４に示すよ
うに、コンタクトホール１５内のプラグ１７と電気的に
接続されるビット線ＢＬを形成する。ビット線ＢＬは、
例えば酸化シリコン膜１８の上部にスパッタリング法で
堆積したＷ膜をパターニングして形成する。
【００６０】次に、図２５、図２６に示すように、ビッ
ト線ＢＬの上部に堆積した酸化シリコン膜２０および窒
化シリコン膜２１にスルーホール２２を形成し、続いて
スルーホール２２の内部に多結晶シリコンからなるプラ
グ２３を埋め込んだ後、窒化シリコン膜２１の上部に酸
化シリコン膜２４を堆積する。
【００６１】次に、図２７に示すように、酸化シリコン
膜２４をドライエッチングして溝２５を形成した後、溝
２５の内部に下部電極２９と酸化タンタル膜（容量絶縁
膜）３２と上部電極３３とで構成される情報蓄積用容量
素子Ｃを形成する。ここまでの工程により、メモリセル
選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報
蓄積容量素子Ｃとで構成されるメモリセルが略完成す
る。
【００６２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００６４】窒化シリコン膜をマスクに用いてポリメタ
ル膜をドライエッチングする際、ＳＦ6と酸素と窒素と
からなる混合ガスをプラズマソースガスに用いることに
より、窒化シリコン膜に対するポリメタル膜のエッチン
グ選択比を確保することができる。
【００６５】窒化シリコン膜をマスクに用いてポリメタ
ル膜をドライエッチングする際、ＳＦ6と酸素と窒素と
からなる混合ガスをプラズマソースガスに用いることに
より、ポリメタル膜を異方的にドライエッチングするこ
とができる。
【００６６】窒化シリコン膜をマスクに用いてポリメタ
ル膜をドライエッチングする際、ＳＦ6と酸素と窒素と
からなる混合ガスをプラズマソースガスに用いることに
より、エッチング装置のチャンバ内壁に付着する堆積物
の量を低減し、経時変化の少ないドライエッチングを実
現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部平面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態で用いるドライエッチン
グ装置の概略図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部平面図であ
る。
【図１７】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図１９】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図２０】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図２１】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部平面図であ
る。
【図２２】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図２３】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図２４】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図２５】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図２６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図２７】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【符号の説明】
１ 半導体基板（ウエハ） ２ 素子分離溝 ３ ｐ型ウエル ４ 酸化シリコン膜 ５ ゲート絶縁膜 ６ 多結晶シリコン膜 ７ ＷＮX膜 ８ Ｗ膜 ９ 窒化シリコン膜 １０ ゲート電極 １１ ｎ型半導体領域 １３ 窒化シリコン膜 １４ 酸化シリコン膜 １５、１６ コンタクトホール １７ プラグ １８ 酸化シリコン膜 ２０ 酸化シリコン膜 ２１ 窒化シリコン膜 ２２ スルーホール ２３ プラグ ２４ 酸化シリコン膜 ２５ 溝 ２９ 下部電極 ３２ 酸化タンタル膜 ３３ 上部電極 １００ ドライエッチング装置 １０１ 高周波電源 １０２ アンテナ １０３ アンテナアース １０４ 処理室 １０５ ソレノイドコイル １０６ ステージ １０７ 高周波電源 １０８ ガス流量コントローラ １０９ ガス導入口 １１０ 排気ポンプ １１１ 調整バルブ ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｌ 活性領域 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/302 Ｊ (72)発明者 梅澤 唯史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 田子 一農 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 4K029 AA06 AA24 BA02 BA46 BA58 BD02 CA05 4K030 BA29 BA40 BA44 BB03 BB12 CA04 CA12 DA08 HA01 LA02 LA15 4K057 DA11 DB06 DD01 DE06 DG12 DM06 DM12 DM13 DN01 5F004 AA02 BA20 BB14 DA17 DA18 DA25 DA26 DB02 DB10 DB12 EA23 EB02 5F083 AD24 AD48 JA06 JA39 JA40 LA12 LA16 MA03 NA01 NA08 PR07 PR40

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 以下の工程を含む半導体集積回路装置の
    製造方法： （ａ）半導体基板の主面上に、金属を主成分として含む
    第１導電膜を形成する工程、（ｂ）前記第１導電膜上
    に、窒化シリコンを主成分として含む第１絶縁膜を形成
    した後、前記第１絶縁膜を所定形状にパターニングする
    工程、（ｃ）前記パターニングされた第１絶縁膜をマス
    クに用い、ＳＦ6と酸素と窒素とからなる混合ガスをプ
    ラズマソースガスとするドライエッチングによって、前
    記第１導電膜をパターニングする工程。
  2. 【請求項２】 前記第１導電膜は、シリコン膜と、前記
    シリコン膜上に形成されたバリア膜と、前記バリア膜上
    に形成された高融点金属膜とからなることを特徴とする
    請求項１記載の半導体集積回路装置の製造方法。
  3. 【請求項３】 前記バリア膜は、窒化タングステンを主
    成分として含み、前記高融点金属膜は、タングステンを
    主成分として含むことを特徴とする請求項２記載の半導
    体集積回路装置の製造方法。
  4. 【請求項４】 前記第１導電膜をパターニングすること
    により、ＭＩＳＦＥＴのゲート電極を形成することを特
    徴とする請求項１記載の半導体集積回路装置の製造方
    法。
  5. 【請求項５】 前記工程（ｃ）のドライエッチングは、
    前記半導体基板を支持するステージの温度を５０℃以下
    に設定して行うことを特徴とする請求項１記載の半導体
    集積回路装置の製造方法。
  6. 【請求項６】 前記工程（ｃ）のドライエッチングは、
    前記半導体基板を支持するステージの温度を３０℃以下
    に設定して行うことを特徴とする請求項５記載の半導体
    集積回路装置の製造方法。
  7. 【請求項７】 前記混合ガスは、前記ＳＦ6に代えて、
    または前記ＳＦ6と共にＮＦ3を含むことを特徴とする請
    求項１記載の半導体集積回路装置の製造方法。
  8. 【請求項８】 以下の工程を含む半導体集積回路装置の
    製造方法： （ａ）半導体基板の主面上に、シリコン膜を形成した
    後、前記シリコン膜上に金属膜を形成する工程、（ｂ）
    前記金属膜上に、窒化シリコンを主成分として含む第１
    絶縁膜を形成した後、前記第１絶縁膜を所定形状にパタ
    ーニングする工程、（ｃ）前記パターニングされた第１
    絶縁膜をマスクに用い、ＳＦ6と酸素と窒素とからなる
    第１プラズマソースガスを用いたドライエッチングによ
    って、前記金属膜をパターニングする工程、（ｄ）前記
    工程（ｃ）の後、前記第１プラズマソースガス、または
    それとは組成が異なる第２プラズマソースガスを用いた
    ドライエッチングによって、前記シリコン膜をパターニ
    ングすることにより、前記半導体基板の主面上に、前記
    シリコン膜と前記金属膜とからなる複数のゲート電極を
    形成する工程。
  9. 【請求項９】 前記シリコン膜と前記金属膜との間に、
    さらにバリア膜を有し、前記工程（ｃ）において、前記
    金属膜と前記バリア膜とを連続してパターニングするこ
    とを特徴とする請求項８記載の半導体集積回路装置の製
    造方法。
  10. 【請求項１０】 前記バリア膜は、窒化タングステンを
    主成分として含み、前記金属膜は、タングステンを主成
    分として含むことを特徴とする請求項９記載の半導体集
    積回路装置の製造方法。
  11. 【請求項１１】 前記工程（ｃ）のドライエッチング
    と、前記工程（ｄ）のドライエッチングを、同一の処理
    室内で連続して行うことを特徴とする請求項８記載の半
    導体集積回路装置の製造方法。
  12. 【請求項１２】 前記工程（ｃ）のドライエッチング
    と、前記工程（ｄ）のドライエッチングは、前記半導体
    基板を支持するステージの温度を５０℃以下に設定して
    行うことを特徴とする請求項８記載の半導体集積回路装
    置の製造方法。
  13. 【請求項１３】 前記工程（ｃ）のドライエッチング
    と、前記工程（ｄ）のドライエッチングは、前記半導体
    基板を支持するステージの温度を３０℃以下に設定して
    行うことを特徴とする請求項１２記載の半導体集積回路
    装置の製造方法。
  14. 【請求項１４】 前記工程（ｄ）のドライエッチングで
    用いる前記第２プラズマソースガスは、塩素と酸素の混
    合ガスであることを特徴とする請求項８記載の半導体集
    積回路装置の製造方法。
  15. 【請求項１５】 前記工程（ｃ）のドライエッチングで
    用いる前記第１プラズマソースガスは、さらに塩素を含
    むことを特徴とする請求項８記載の半導体集積回路装置
    の製造方法。
  16. 【請求項１６】 前記工程（ｃ）のドライエッチングで
    用いる前記第１プラズマソースガスは、前記ＳＦ6に代
    えて、または前記ＳＦ6と共にＮＦ3を含むことを特徴と
    する請求項８記載の半導体集積回路装置の製造方法。
  17. 【請求項１７】 前記工程（ｃ）のドライエッチングで
    用いる前記第１プラズマソースガスは、前記酸素に代え
    て、または前記酸素と共にＮＯを含むことを特徴とする
    請求項８記載の半導体集積回路装置の製造方法。
  18. 【請求項１８】 前記金属膜と前記第１絶縁膜との間
    に、さらに酸化シリコンを主成分として含む絶縁膜を介
    在させることを特徴とする請求項８記載の半導体集積回
    路装置の製造方法。
  19. 【請求項１９】 前記工程（ｃ）は、ＳＦ6と窒素とか
    らなる第３プラズマソースガスを用いたドライエッチン
    グによって、前記金属膜の一部をパターニングする第１
    工程と、前記第１工程の後、前記ＳＦ6と酸素と窒素と
    からなる第１プラズマソースガスを用いたドライエッチ
    ングによって、前記金属膜の残部をパターニングする第
    ２工程とをさらに含むことを特徴とする請求項８記載の
    半導体集積回路装置の製造方法。
  20. 【請求項２０】 前記工程（ｄ）の後、（ｅ）前記複数
    のゲート電極が形成された前記半導体基板上に、窒化シ
    リコンを主成分として含み、前記複数のゲート電極のス
    ペース領域を埋め込まないような膜厚を有する第２絶縁
    膜を形成する工程、（ｆ）前記第２絶縁膜上に、酸化シ
    リコンを主成分として含み、前記複数のゲート電極のス
    ペース領域を埋め込むような膜厚を有する第３絶縁膜を
    形成する工程、（ｇ）前記第１絶縁膜および前記第２絶
    縁膜をエッチングストッパに用いたドライエッチングに
    よって、前記スペース領域の上部の前記第３絶縁膜に開
    孔を形成する工程、（ｉ）前記開孔の底部に露出した前
    記第２絶縁膜をドライエッチングして、前記半導体基板
    の表面を露出することにより、前記スペース領域の前記
    第２および第３絶縁膜にコンタクトホールを形成する工
    程、をさらに含むことを特徴とする請求項８記載の半導
    体集積回路装置の製造方法。
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