JP2003069010A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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Abstract
(57)【要約】
【課題】 溝部の底面および各側面にゲート酸化膜を形
成する場合に、ゲート酸化膜の膜厚が、溝部の側面およ
び底面において膜厚差を生じず、第１導電型半導体基板
の酸化が抑制される。
【解決手段】 第１導電型シリコン半導体基板１上に溝
部が形成されて、その溝部の内面に絶縁膜を介してゲー
ト電極６が埋め込まれ、ゲート電極６が埋め込まれた溝
部の両側に第２導電型のソース拡散層７および第２導電
型のドレイン拡散層８が形成されたＭＯＳＦＥＴを有し
ており、溝部の内面に形成された絶縁膜が、第１ゲート
酸化膜４、第２ゲート酸化膜５の順番に積層されて構成
されている。
(57) Abstract: When a gate oxide film is formed on the bottom surface and each side surface of a groove, the thickness of the gate oxide film does not cause a difference in thickness between the side surface and the bottom surface of the groove, and the first conductivity type is formed. Oxidation of the semiconductor substrate is suppressed. A groove is formed on a first conductivity type silicon semiconductor substrate, a gate electrode is buried on an inner surface of the groove via an insulating film, and second grooves are formed on both sides of the groove in which the gate electrode is buried. It has a MOSFET on which a conductive type source diffusion layer 7 and a second conductive type drain diffusion layer 8 are formed, and the insulating film formed on the inner surface of the trench is formed by a first gate oxide film 4 and a second gate oxide film. The films 5 are stacked in this order.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ゲート電極が半導体基板上
に設けられた溝部に埋め込まれている半導体装置および
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a gate electrode embedded in a groove provided on a semiconductor substrate and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】半導体集積回路では、高集積化を図るた
めに、半導体基板に対するＭＯＳトランジスタおよびバ
イポーラトランジスタの占有面積を縮小するための様々
な技術が提案されている。例えば、ＭＯＳＦＥＴでは、
ゲート電極を半導体基板上に形成された溝部に埋め込む
ことによって、ＭＯＳＦＥＴの半導体基板に対する占有
面積を縮小し、さらに、ゲート領域の長さを実効的に長
くして、チャネル部を長くすることによって、ショート
チャネル効果を抑制した構成が特開昭５０−８４８３号
公報に開示されている。この公報の構成では、半導体基
板上に溝を形成し、その溝の内面を熱酸化することによ
って、第１のゲート酸化膜が形成されている。2. Description of the Related Art In semiconductor integrated circuits, various techniques have been proposed for reducing the area occupied by MOS transistors and bipolar transistors with respect to a semiconductor substrate in order to achieve high integration. For example, in MOSFET,
By burying the gate electrode in the groove formed on the semiconductor substrate, the area occupied by the MOSFET with respect to the semiconductor substrate is reduced, and further, the length of the gate region is effectively lengthened to lengthen the channel portion. A configuration in which the short channel effect is suppressed is disclosed in Japanese Patent Laid-Open No. 50-8483. In the structure of this publication, a first gate oxide film is formed by forming a groove on a semiconductor substrate and thermally oxidizing the inner surface of the groove.
【０００３】図５（ａ）〜（ｇ）は、それぞれ特開昭５
０−８４８３号公報に開示された半導体装置の製造方法
における各工程を示す断面図である。FIGS. 5 (a) to 5 (g) respectively show Japanese Patent Laid-Open No.
It is sectional drawing which shows each process in the manufacturing method of the semiconductor device disclosed by 0-8483 gazette.
【０００４】まず、図５（ａ）に示すように、第１導電
型シリコン半導体基板３１上にシリコン酸化膜３２とシ
リコン窒化膜３３とをそれぞれ順番に積層した後に、シ
リコン窒化膜３３上にフォトレジストを塗布し、フォト
リソグラフィーによって、第１導電型シリコン半導体基
板３１上に溝型ゲート電極を形成する領域が開口される
ようにフォトレジストをパターニングする。その後、エ
ッチングによって、溝型ゲート電極を形成する領域のシ
リコン窒化膜３３、シリコン酸化膜３２を順番に除去
し、第１導電型シリコン半導体基板３１の表面を露出さ
せる。First, as shown in FIG. 5A, a silicon oxide film 32 and a silicon nitride film 33 are sequentially laminated on a first conductivity type silicon semiconductor substrate 31, and then a photo film is formed on the silicon nitride film 33. A resist is applied, and the photoresist is patterned by photolithography so that a region for forming a trench type gate electrode is opened on the first conductivity type silicon semiconductor substrate 31. After that, the silicon nitride film 33 and the silicon oxide film 32 in the region where the trench type gate electrode is formed are sequentially removed by etching to expose the surface of the first conductivity type silicon semiconductor substrate 31.
【０００５】次に、図５（ｂ）に示すように、露出した
第１導電型シリコン半導体基板３１の表面をエッチング
して、溝部を形成する。Next, as shown in FIG. 5B, the exposed surface of the first conductivity type silicon semiconductor substrate 31 is etched to form a groove.
【０００６】次に、図５（ｃ）に示すように、溝部が形
成された第１導電型シリコン半導体基板３１を加熱し、
酸化種と反応させて溝部の内面に犠牲酸化膜を形成す
る。その後、溝部が形成された第１導電型シリコン半導
体基板３１をフッ酸（ＨＦ）溶液に浸漬することによ
り、溝部の表面に形成された犠牲酸化膜を除去する。そ
して、再度、溝部が形成された第１導電型シリコン半導
体基板３１を加熱し、酸化種と反応させて、溝部の表面
にゲート酸化膜３４を形成する。Next, as shown in FIG. 5C, the first conductivity type silicon semiconductor substrate 31 in which the groove is formed is heated,
A sacrificial oxide film is formed on the inner surface of the groove by reacting with the oxidizing species. Then, the first conductivity type silicon semiconductor substrate 31 having the groove formed therein is immersed in a hydrofluoric acid (HF) solution to remove the sacrificial oxide film formed on the surface of the groove. Then, again, the first conductivity type silicon semiconductor substrate 31 in which the groove is formed is heated and reacted with the oxidizing species to form the gate oxide film 34 on the surface of the groove.
【０００７】次に、図５（ｄ）に示すように、溝部の内
部のゲート酸化膜３４を覆うように、ポリシリコンから
成るゲート電極３５を溝部の中に埋め込むとともに、シ
リコン窒化膜３３上にもゲート電極３５を積層する。Next, as shown in FIG. 5D, a gate electrode 35 made of polysilicon is embedded in the groove so as to cover the gate oxide film 34 inside the groove, and the silicon nitride film 33 is formed on the silicon nitride film 33. Also, the gate electrode 35 is laminated.
【０００８】次に、図５（ｅ）に示すように、第１導電
型シリコン半導体基板３１上のポリシリコンから成るゲ
ート電極３５およびシリコン窒化膜３３に対して、異方
性ドライエッチングまたはＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機
械研磨）を行って、シリコン窒化膜３３上に積層された
ゲート電極３５を除去するとともに、シリコン窒化膜３
３も研磨する。Next, as shown in FIG. 5 (e), anisotropic dry etching or CMP (CMP) is performed on the gate electrode 35 and the silicon nitride film 33 made of polysilicon on the first conductivity type silicon semiconductor substrate 31. Chemical
Mechanical Polishing (Chemical Mechanical Polishing) is performed to remove the gate electrode 35 laminated on the silicon nitride film 33, and at the same time, the silicon nitride film 3 is removed.
Polish 3 as well.
【０００９】次に、図５（ｆ）に示すように、溝部以外
の領域のゲート電極３５を構成するポリシリコンをドラ
イエッチングによって除去し、その後、シリコン窒化膜
３３も除去する。Next, as shown in FIG. 5F, the polysilicon forming the gate electrode 35 in the region other than the groove is removed by dry etching, and then the silicon nitride film 33 is also removed.
【００１０】次に、図５（ｇ）に示すように、第１導電
型シリコン半導体基板３１上のポリシリコンから成るゲ
ート電極３５が埋め込まれた溝部の両側に、シリコン酸
化膜３２上よりイオン注入によって不純物を拡散させ
る。イオン注入により、シリコン酸化膜３２の下方に、
第１導電型シリコン半導体基板３１と異なる第２導電型
のソース拡散層３６およびドレイン拡散層３７が、第１
導電型シリコン半導体基板３１上の溝部の両側にそれぞ
れ形成される。Next, as shown in FIG. 5G, ion implantation is performed from above the silicon oxide film 32 on both sides of the groove portion in which the gate electrode 35 made of polysilicon on the first conductivity type silicon semiconductor substrate 31 is buried. To diffuse the impurities. By ion implantation, below the silicon oxide film 32,
The second conductivity type source diffusion layer 36 and the drain diffusion layer 37 different from the first conductivity type silicon semiconductor substrate 31 are
The conductive type silicon semiconductor substrate 31 is formed on both sides of the groove.
【００１１】また、半導体基板に埋め込まれた溝型ゲー
ト電極を用いる他の例として、隣接するＭＯＳＦＥＴの
ソース電極またはドレイン電極のいずれか一方を共有す
ることにより半導体基板上における１個のＭＯＳＦＥＴ
の占有する面積を小さくする技術がある。As another example of using the trench type gate electrode embedded in the semiconductor substrate, one MOSFET on the semiconductor substrate is formed by sharing either one of the source electrode and the drain electrode of adjacent MOSFETs.
There is a technology to reduce the area occupied by the.
【００１２】図６（ａ）〜（ｆ）は、このような例を示
す半導体装置の製造方法における各工程を示す断面図で
ある。FIGS. 6A to 6F are sectional views showing each step in the method of manufacturing a semiconductor device showing such an example.
【００１３】まず、図６（ａ）に示すように、第１導電
型シリコン半導体基板４１上に、第２ＭＯＳＦＥＴを構
成する第２ゲート酸化膜４２、ポリシリコンから成る第
２ゲート電極４３およびエッチングマスク材４４を順番
に積層した。その後に、エッチングマスク材４４上にフ
ォトレジストを塗布し、フォトリソグラフィーにより第
１導電型シリコン半導体基板４１上に溝型ゲート電極を
形成する領域が開口されるようにフォトレジストをパタ
ーニングする。そして、パターニングされたフォトレジ
ストをマスクとして、エッチングによって、エッチング
マスク材４４、第２ゲート電極４３、第２ゲート酸化膜
４２を順番に除去し、第１導電型シリコン半導体基板４
１の表面を露出させる。First, as shown in FIG. 6A, a second gate oxide film 42 constituting a second MOSFET, a second gate electrode 43 made of polysilicon, and an etching mask are formed on a first conductivity type silicon semiconductor substrate 41. The material 44 was laminated in order. After that, a photoresist is applied on the etching mask material 44, and the photoresist is patterned by photolithography so that a region for forming a trench type gate electrode is opened on the first conductivity type silicon semiconductor substrate 41. Then, by using the patterned photoresist as a mask, the etching mask material 44, the second gate electrode 43, and the second gate oxide film 42 are sequentially removed by etching, and the first conductivity type silicon semiconductor substrate 4 is removed.
Exposing the surface of 1.
【００１４】次に、図６（ｂ）に示すように、第１導電
型シリコン半導体基板４１の表面が露出した領域をエッ
チングして第２ゲート電極４３に対して、マスク合せを
行なわず自己整合的に溝部を形成する。Next, as shown in FIG. 6B, the region where the surface of the first conductivity type silicon semiconductor substrate 41 is exposed is etched to self-align with the second gate electrode 43 without mask alignment. To form a groove portion.
【００１５】次に、図６（ｃ）に示すように、図５
（ｃ）において説明した同様の方法により、第１導電型
シリコン半導体基板４１に形成された溝部の内面に、第
１ＭＯＳＦＥＴを構成する第１ゲート酸化膜４５を形成
する。Next, as shown in FIG.
By the same method as described in (c), the first gate oxide film 45 forming the first MOSFET is formed on the inner surface of the groove formed in the first conductivity type silicon semiconductor substrate 41.
【００１６】次に、図６（ｄ）に示すように、溝部の内
部の第１ゲート酸化膜４５を覆うように、ポリシリコン
から成る第１ゲート電極４６を溝部の中に埋め込むとと
もに、エッチングマスク材４４上にも第１ゲート電極４
６を積層する。Next, as shown in FIG. 6D, a first gate electrode 46 made of polysilicon is buried in the groove so as to cover the first gate oxide film 45 inside the groove, and an etching mask is used. The first gate electrode 4 is also formed on the material 44.
6 is laminated.
【００１７】次に、図６（ｅ）に示すように、溝部以外
の領域の第１ゲート電極４６を構成するポリシリコンを
ドライエッチングによって除去する。この時、溝部に埋
め込まれた第１ゲート電極４６は、溝部の開口部から所
定の深さまで除去される。その後、溝部の第１ゲート電
極４６が除去された相互に対向する各側壁に対して、矢
印にて示すように、斜め上方から不純物をイオン注入す
る。Next, as shown in FIG. 6E, the polysilicon forming the first gate electrode 46 in the region other than the groove is removed by dry etching. At this time, the first gate electrode 46 embedded in the groove is removed from the opening of the groove to a predetermined depth. After that, impurities are ion-implanted obliquely from above as shown by the arrows to the respective sidewalls of the groove where the first gate electrodes 46 are removed and which face each other.
【００１８】これにより、図６（ｆ）に示すように、溝
部内面を覆う第１ゲート酸化膜４５の外側における第１
導電型シリコン半導体基板４１内の相互に対向する各領
域に、第１導電型シリコン半導体基板４１とは導電型の
異なる第２導電型のドレイン拡散層４９およびソース拡
散層５０がそれぞれ形成される。さらに、溝部の両側の
第２ゲート酸化膜４２、第２ゲート電極４３およびエッ
チングマスク材４４が順番に積層された領域のさらに外
側の各領域に不純物をそれぞれイオン注入する。これに
より、第１導電型シリコン半導体基板４１とは導電型の
異なる第２導電型のドレイン拡散層４８、ソース拡散層
４７が第２ゲート酸化膜４２、第２ゲート電極４３およ
びエッチングマスク材４４の積層領域の両側にそれぞれ
形成される。さらに、図６（ｅ）において、不純物をイ
オン注入するために、第１ゲート電極４６が溝部の開口
部から所定の深さまで除去された部分に、ポリシリコン
が埋め込まれて、第１ゲート電極４６が溝部の開口部近
傍まで形成される。As a result, as shown in FIG. 6 (f), the first outside of the first gate oxide film 45 covering the inner surface of the groove portion is formed.
A second conductivity type drain diffusion layer 49 and a source diffusion layer 50 having a conductivity type different from that of the first conductivity type silicon semiconductor substrate 41 are formed in respective regions of the conductivity type silicon semiconductor substrate 41 that face each other. Further, impurities are ion-implanted into regions outside the region in which the second gate oxide film 42, the second gate electrode 43, and the etching mask material 44 are sequentially stacked on both sides of the groove. As a result, the second conductivity type drain diffusion layer 48 and the source diffusion layer 47 having different conductivity types from the first conductivity type silicon semiconductor substrate 41 are the second gate oxide film 42, the second gate electrode 43, and the etching mask material 44. It is formed on both sides of the laminated region. Further, in FIG. 6E, in order to ion-implant the impurities, polysilicon is embedded in the portion where the first gate electrode 46 is removed to a predetermined depth from the opening of the groove portion, and the first gate electrode 46 is embedded. Are formed up to the vicinity of the opening of the groove.
【００１９】これにより、第２ＭＯＳＦＥＴが、第２導
電型のドレイン拡散層４８、第２ゲート電極４３、第２
導電型のソース拡散層５０、および、第２導電型のドレ
イン拡散層４９、第２ゲート電極４３、第２導電型のソ
ース拡散層４７から構成され、第１ＭＯＳＦＥＴが、第
２導電型のドレイン拡散層４９、第１ゲート電極４６、
第２導電型のソース拡散層５０から構成される。そし
て、第２導電型のドレイン拡散層４８、第２ゲート電極
４３、第２導電型のソース拡散層５０から構成される第
２ＭＯＳＦＥＴと、第１ＭＯＳＦＥＴとは、第２導電型
のソース拡散層５０が共有され、第２導電型のドレイン
拡散層４９、第２ゲート電極４３、第２導電型のソース
拡散層４７から構成される第２ＭＯＳＦＥＴと、第１Ｍ
ＯＳＦＥＴとは、第２導電型のドレイン拡散層４９が共
有される。As a result, the second MOSFET has the second conductivity type drain diffusion layer 48, the second gate electrode 43, and the second conductivity type drain diffusion layer 48.
The source diffusion layer 50 of the conductivity type, the drain diffusion layer 49 of the second conductivity type, the second gate electrode 43, the source diffusion layer 47 of the second conductivity type are used, and the first MOSFET is the drain diffusion layer of the second conductivity type. The layer 49, the first gate electrode 46,
The second conductivity type source diffusion layer 50 is used. The second MOSFET composed of the second conductivity type drain diffusion layer 48, the second gate electrode 43, and the second conductivity type source diffusion layer 50 and the first MOSFET are the second conductivity type source diffusion layer 50. A second MOSFET that is shared and is composed of a second conductivity type drain diffusion layer 49, a second gate electrode 43, and a second conductivity type source diffusion layer 47, and a first MOSFET.
The drain diffusion layer 49 of the second conductivity type is shared with the OSFET.
【００２０】このように、第１ＭＯＳＦＥＴと第２ＭＯ
ＳＦＥＴとは、共有される領域（電極）である第２導電
型のドレイン拡散層４９およびソース拡散層５０におい
て、接続されるために、半導体基板上に多数のメモリセ
ル等を形成する場合には、微細化に有利となる。Thus, the first MOSFET and the second MO are
Since the SFET is connected to the drain diffusion layer 49 and the source diffusion layer 50 of the second conductivity type which are shared regions (electrodes), when a large number of memory cells or the like are formed on the semiconductor substrate, , Which is advantageous for miniaturization.
【００２１】[0021]
【発明が解決しようとする課題】しかしながら、図５
（ｇ）に示す第１の従来例では、使用される第１導電型
シリコン半導体基板３１の表面の面方位が（１００）面
に制御されている場合、第１導電型シリコン半導体基板
３１の表面からのエッチングによって形成された溝部の
側面の面方位は、（１１０）面の面方位に近くなってい
る。このため溝部の側面の面方位が（１１０）面の面方
位に近い状態で、ゲート酸化膜３４を熱酸化法を用いて
溝部の底面および各側面に形成した場合、溝部の底面に
形成されるゲート酸化膜３４の膜厚と溝部の側面に形成
されるゲート酸化膜３４の膜厚とは、成膜条件（酸化雰
囲気、酸化温度等）にも依るが、３０〜１００％の膜厚
の差が生じる。このように、溝部の底面および側面に形
成されるゲート酸化膜３４の膜厚に差が生じる理由とし
ては、熱酸化膜の酸化レートが第１導電型シリコン半導
体基板３１表面の面方位に対して依存性を有しているた
めであり、熱酸化膜の酸化レートが第１導電型シリコン
半導体基板３１表面の面方位に対して依存性を有してい
るのは、第１導電型シリコン半導体基板３１表面の面方
位上におけるシリコン原子の面密度の差によるものであ
るということが知られている。However, as shown in FIG.
In the first conventional example shown in (g), when the surface orientation of the surface of the first conductivity type silicon semiconductor substrate 31 used is controlled to be the (100) plane, the surface of the first conductivity type silicon semiconductor substrate 31 is The surface orientation of the side surface of the groove formed by etching is close to that of the (110) surface. Therefore, when the gate oxide film 34 is formed on the bottom surface and each side surface of the groove portion by the thermal oxidation method with the surface orientation of the side surface of the groove portion close to the surface orientation of the (110) surface, it is formed on the bottom surface of the groove portion. The film thickness of the gate oxide film 34 and the film thickness of the gate oxide film 34 formed on the side surface of the groove depend on the film forming conditions (oxidizing atmosphere, oxidizing temperature, etc.), but the difference in film thickness is 30 to 100%. Occurs. The difference in the film thickness of the gate oxide film 34 formed on the bottom surface and the side surface of the groove is that the oxidation rate of the thermal oxide film is different from the plane orientation of the surface of the first conductivity type silicon semiconductor substrate 31. This is because the first conductivity type silicon semiconductor substrate has the dependence that the oxidation rate of the thermal oxide film has the dependence on the plane orientation of the surface of the first conductivity type silicon semiconductor substrate 31. It is known that this is due to the difference in the surface density of silicon atoms on the surface orientation of the 31 surface.
【００２２】溝部の底面に形成されるゲート酸化膜３４
が所定の膜厚になるように成膜条件の制御を行うと、溝
部の側面に形成されるゲート酸化膜の膜厚が、溝部の底
面に形成されるゲート酸化膜の膜厚に対して、１３０〜
２００％まで増加して、溝部の側面および底面の部分を
チャネルとして使用するＭＯＳＦＥＴの駆動特性が悪化
するという問題がある。A gate oxide film 34 formed on the bottom surface of the groove
When the film forming conditions are controlled so that the thickness becomes a predetermined thickness, the film thickness of the gate oxide film formed on the side surface of the groove portion is smaller than that of the gate oxide film formed on the bottom surface of the groove portion. 130-
There is a problem in that the driving characteristics of the MOSFET using the side and bottom portions of the groove as channels are deteriorated by increasing up to 200%.
【００２３】また、図６（ｆ）に示す第２の従来例で
は、平面状の第１導電型シリコン半導体基板４１の表面
に先に形成された第２ＭＯＳＦＥＴの第２ゲート電極４
３に対してマスク合せを行なわず自己整合的に形成され
た溝部の内部に、熱酸化により第１ゲート酸化膜４５を
形成し、その上に第１ゲート電極４６を埋め込むことに
より第１ＭＯＳＦＥＴが形成されている。この場合、図
６（ｃ）に示すように、溝部内に第１ゲート酸化膜４５
を形成する際に、第１ゲート酸化膜４５が第２ゲート酸
化膜４２の下方の溝部に近接した第１導電型シリコン半
導体基板４１、および、第２ゲート酸化膜４２の上方の
溝部に近接したポリシリコンから成る第２ゲート電極４
３を酸化することになる。その結果、第２ＭＯＳＦＥＴ
の第２ゲート酸化膜４２の膜厚が、溝部側に接近するに
つれて順次厚くなり第２ＭＯＳＦＥＴの駆動特性を劣化
させるおそれがある。Further, in the second conventional example shown in FIG. 6 (f), the second gate electrode 4 of the second MOSFET previously formed on the surface of the planar first conductivity type silicon semiconductor substrate 41.
No. 3 is not masked, a first gate oxide film 45 is formed by thermal oxidation inside the groove formed in a self-aligned manner, and a first gate electrode 46 is embedded on the first gate oxide film 45 to form a first MOSFET. Has been done. In this case, as shown in FIG. 6C, the first gate oxide film 45 is formed in the groove.
When forming the first gate oxide film 45, the first gate oxide film 45 is close to the first conductive type silicon semiconductor substrate 41 which is close to the lower groove portion of the second gate oxide film 42, and is close to the upper groove portion of the second gate oxide film 42. Second gate electrode 4 made of polysilicon
Will oxidize 3. As a result, the second MOSFET
The second gate oxide film 42 has a thickness that gradually increases as it approaches the groove side, which may deteriorate the driving characteristics of the second MOSFET.
【００２４】本発明は、このような課題を解決するもの
であり、その目的は、半導体基板上に設けられた溝部の
底面および各側面に形成されたゲート酸化膜の膜厚が、
溝部の側面および底面において膜厚差を生じず、溝部の
内部にゲート酸化膜が形成される際に、半導体基板およ
び溝部の外側のゲート電極の酸化が抑制される半導体装
置およびその製造方法を提供することにある。The present invention solves such a problem, and an object thereof is to reduce the film thickness of the gate oxide film formed on the bottom surface and each side surface of the groove portion provided on the semiconductor substrate.
Provided are a semiconductor device and a method for manufacturing the same, in which a difference in film thickness between the side surface and the bottom surface of a groove is not generated and oxidation of a semiconductor substrate and a gate electrode outside the groove is suppressed when a gate oxide film is formed inside the groove. To do.
【００２５】[0025]
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板上の所定の位置に溝部が形成され
ており、該溝部の内面に、絶縁膜を介して第１のゲート
電極が埋め込まれ、該第１のゲート電極が埋め込まれた
該溝部の両側に、第２導電型のソース拡散層および第２
導電型のドレイン拡散層がそれぞれ形成された第１のＭ
ＯＳＦＥＴを有する半導体装置であって、該溝部の内面
に形成された絶縁膜は、第１ゲート酸化膜と第２ゲート
酸化膜とが順番に積層されて構成されていることを特徴
とする。The semiconductor device of the present invention comprises:
A groove is formed at a predetermined position on the first conductivity type semiconductor substrate, the first gate electrode is embedded in the inner surface of the groove via an insulating film, and the first gate electrode is embedded. A second conductivity type source diffusion layer and a second conductivity type source diffusion layer are formed on both sides of the groove.
First M in which conductive type drain diffusion layers are respectively formed
A semiconductor device having an OSFET, characterized in that the insulating film formed on the inner surface of the groove is formed by sequentially stacking a first gate oxide film and a second gate oxide film.
【００２６】前記第１のＭＯＳＦＥＴの第２導電型のソ
ース拡散層または第２導電型のドレイン拡散層の少なく
とも一方を共有するように、第２のＭＯＳＦＥＴが設け
られており、該第２のＭＯＳＦＥＴは、該第１のＭＯＳ
ＦＥＴと共有する第２導電型のソース拡散層または第２
導電型のドレイン拡散層の外側に所定の間隔をあけて第
２導電型のソース拡散層または第２導電型のドレイン拡
散層が形成され、該所定の間隔の領域における該第１導
電型半導体基板上に第２のゲート電極が形成されてい
る。The second MOSFET is provided so as to share at least one of the second conductivity type source diffusion layer and the second conductivity type drain diffusion layer of the first MOSFET, and the second MOSFET is provided. Is the first MOS
A second conductivity type source diffusion layer shared with the FET or a second
A second conductivity type source diffusion layer or a second conductivity type drain diffusion layer is formed outside the conductivity type drain diffusion layer at a predetermined interval, and the first conductivity type semiconductor substrate in the region of the predetermined interval is formed. A second gate electrode is formed on top.
【００２７】前記第１のＭＯＳＦＥＴの前記第１のゲー
ト電極が埋め込まれた前記溝部の外側に所定の間隔をあ
けて第２導電型のソース拡散層および第２導電型のドレ
イン拡散層がそれぞれ形成され、各所定の間隔の領域に
おける該第１導電型半導体基板上に第２のゲート電極が
それぞれ形成されている。A second conductive type source diffusion layer and a second conductive type drain diffusion layer are formed outside the groove portion in which the first gate electrode of the first MOSFET is buried, with a predetermined interval. Then, second gate electrodes are formed on the first conductivity type semiconductor substrate in the regions of the respective predetermined intervals.
【００２８】前記第１ゲート酸化膜の膜厚と第２ゲート
酸化膜の膜厚との膜厚比が、ほぼ１：１である。The film thickness ratio between the film thickness of the first gate oxide film and the film thickness of the second gate oxide film is approximately 1: 1.
【００２９】前記第１ゲート酸化膜は、シリコンを含む
原料ガスと、酸素を含む原料ガスとの反応によって形成
され、第２ゲート酸化膜は、酸化雰囲気ガスより供給さ
れる酸化種と、前記第１導電型半導体基板より供給され
るシリコン原子との反応によって形成される。The first gate oxide film is formed by a reaction between a source gas containing silicon and a source gas containing oxygen, and the second gate oxide film is provided with an oxidizing species supplied from an oxidizing atmosphere gas and the first gate oxide film. It is formed by the reaction with silicon atoms supplied from the one-conductivity type semiconductor substrate.
【００３０】本発明の半導体装置の製造方法は、第１導
電型半導体基板上の所定の位置に、溝部を設ける領域を
形成する工程と、該第１導電型半導体基板上の該溝部を
設ける領域をエッチングして、該溝部を形成する工程
と、該溝部の内面に第１ゲート酸化膜を形成する工程
と、該溝部の内面と該第１ゲート酸化膜との間に第２ゲ
ート酸化膜を形成する工程と、該第１ゲート酸化膜およ
び該第２ゲート酸化膜が内面に形成された該溝部の内部
にゲート電極を形成した後に、該溝部が形成された該第
１導電型半導体基板を平坦化する工程と、該溝部の両側
の該第１導電型半導体基板上に、該第１導電型半導体基
板と導電型の異なる第２導電型のソース拡散層および第
２導電型のドレイン拡散層をそれぞれ形成する工程と、
を包含することを特徴とする。A method of manufacturing a semiconductor device according to the present invention comprises a step of forming a region where a groove is provided at a predetermined position on a first conductivity type semiconductor substrate, and a region where the groove is provided on the first conductivity type semiconductor substrate. To form the groove, a step of forming a first gate oxide film on the inner surface of the groove, and a step of forming a second gate oxide film between the inner surface of the groove and the first gate oxide film. And a step of forming the first gate oxide film and the second gate oxide film, and after forming a gate electrode inside the groove portion formed on the inner surface, the first conductivity type semiconductor substrate having the groove portion formed therein. A step of flattening, and a second conductivity type source diffusion layer and a second conductivity type drain diffusion layer having a conductivity type different from that of the first conductivity type semiconductor substrate on the first conductivity type semiconductor substrate on both sides of the groove And a step of forming
It is characterized by including.
【００３１】前記第１ゲート酸化膜は、ＣＶＤ法によっ
て形成され、前記第２ゲート酸化膜は、熱酸化法によっ
て形成される。The first gate oxide film is formed by a CVD method, and the second gate oxide film is formed by a thermal oxidation method.
【００３２】[0032]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００３３】図１は、本発明の第１の実施形態である半
導体装置の要部の断面図である。図１に示す半導体装置
は、第１導電型シリコン半導体基板１上の所定の位置
に、所定の深さの溝部が形成されている。溝部の内部の
各側面および底面には、第１ゲート酸化膜４および第２
ゲート酸化膜５がそれぞれ順番に積層されている。第１
ゲート酸化膜４上には、ポリシリコンから成るゲート電
極６が溝部の開口部近傍まで埋め込まれている。FIG. 1 is a sectional view of a main part of a semiconductor device according to the first embodiment of the present invention. In the semiconductor device shown in FIG. 1, a groove portion having a predetermined depth is formed at a predetermined position on the first conductivity type silicon semiconductor substrate 1. The first gate oxide film 4 and the second gate oxide film 4 are formed on each side surface and bottom surface inside the groove.
Gate oxide films 5 are stacked in order. First
A gate electrode 6 made of polysilicon is buried on the gate oxide film 4 up to the vicinity of the opening of the groove.
【００３４】溝部の両側における第１導電型シリコン半
導体基板１上部には、第１導電型シリコン半導体基板１
とは導電型の異なる第２導電型のドレイン拡散層８およ
び第２導電型のソース拡散層７がそれぞれ形成されてお
り、第２導電型のドレイン拡散層８上および第２導電型
のソース拡散層７上には、シリコン酸化膜２がそれぞれ
積層されている。Above the first conductivity type silicon semiconductor substrate 1 on both sides of the groove, the first conductivity type silicon semiconductor substrate 1 is provided.
A second conductivity type drain diffusion layer 8 and a second conductivity type source diffusion layer 7 having different conductivity types are formed on the second conductivity type drain diffusion layer 8 and the second conductivity type source diffusion layer 7, respectively. The silicon oxide films 2 are laminated on the layer 7.
【００３５】図２（ａ）〜（ｈ）は、本発明の第１の実
施形態の半導体装置の製造方法における各工程を示す断
面図である。2A to 2H are cross-sectional views showing each step in the method of manufacturing a semiconductor device according to the first embodiment of the present invention.
【００３６】まず、図２（ａ）に示すように、第１導電
型シリコン半導体基板１上に、ウェル層（図示せず）お
よび素子分離領域（図示せず）を形成して、厚さ５〜２
０ｎｍ程度のシリコン酸化膜２と、厚さ１００〜２００
ｎｍ程度のシリコン窒化膜３とをそれぞれ順番に積層し
た後に、シリコン窒化膜３上にフォトレジストを塗布
し、フォトリソグラフィーによって、第１導電型シリコ
ン半導体基板１上に溝型ゲート電極を形成する領域が開
口されるように、フォトレジストをパターニングする。
その後、エッチングによって、溝型ゲート電極を形成す
る領域のシリコン窒化膜３、シリコン酸化膜２を順番に
除去し、第１導電型シリコン半導体基板１の表面を露出
させる。First, as shown in FIG. 2A, a well layer (not shown) and an element isolation region (not shown) are formed on the first conductivity type silicon semiconductor substrate 1 to have a thickness of 5 ~ 2
Silicon oxide film 2 having a thickness of about 0 nm and a thickness of 100 to 200
A region in which a trench type gate electrode is formed on the first conductivity type silicon semiconductor substrate 1 by applying a photoresist on the silicon nitride film 3 after stacking a silicon nitride film 3 having a thickness of about 10 nm in this order and performing photolithography. Pattern the photoresist so that the holes are opened.
After that, the silicon nitride film 3 and the silicon oxide film 2 in the region where the trench type gate electrode is formed are sequentially removed by etching to expose the surface of the first conductivity type silicon semiconductor substrate 1.
【００３７】次に、図２（ｂ）に示すように、露出した
第１導電型シリコン半導体基板１の表面をエッチングし
て、深さ１００〜５００ｎｍの溝部を形成する。Next, as shown in FIG. 2B, the exposed surface of the first conductivity type silicon semiconductor substrate 1 is etched to form a groove having a depth of 100 to 500 nm.
【００３８】次に、図２（ｃ）に示すように、溝部が形
成された第１導電型シリコン半導体基板１を加熱し、酸
化種と反応させて溝部の内部に、厚さ５〜３０ｎｍの犠
牲酸化膜を形成する。この犠牲酸化膜の厚さは、５０ｎ
ｍ程度が望ましい。その後、溝部が形成された第１導電
型シリコン半導体基板１をフッ酸（ＨＦ）溶液に浸漬す
ることにより、溝部の表面に形成された犠牲酸化膜を完
全に除去する。その後、再度、溝部が形成された第１導
電型シリコン半導体基板１を加熱し、第１導電型シリコ
ン半導体基板１の表面において、シリコン（Ｓｉ）を含
有するＳｉＣｌＨ2等のガスと酸素を含むＮ2Ｏ等のガス
とを反応させて、または、シリコン（Ｓｉ）を含有する
ＳｉＣｌＨ2等のガスとＨ2Ｏ2等の液体とを反応させ
て、溝部の内部に第１ゲート酸化膜４を形成する。Next, as shown in FIG. 2C, the first conductivity type silicon semiconductor substrate 1 in which the groove is formed is heated and reacted with an oxidizing species to have a thickness of 5 to 30 nm inside the groove. A sacrificial oxide film is formed. The thickness of this sacrificial oxide film is 50n.
About m is desirable. Then, the first conductivity type silicon semiconductor substrate 1 in which the groove portion is formed is immersed in a hydrofluoric acid (HF) solution to completely remove the sacrificial oxide film formed on the surface of the groove portion. Then, the first conductivity type silicon semiconductor substrate 1 in which the groove portion is formed is heated again, and a gas such as SiClH 2 containing silicon (Si) and N containing oxygen are heated on the surface of the first conductivity type silicon semiconductor substrate 1. By reacting with a gas such as 2 O or reacting a gas such as SiClH 2 containing silicon (Si) with a liquid such as H 2 O 2 , the first gate oxide film 4 is formed inside the groove. Form.
【００３９】第１ゲート酸化膜４は、例えばＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
により、高温状態において、次の反応式より得られる。The first gate oxide film 4 is formed, for example, by CVD (C
It can be obtained from the following reaction formula in a high temperature state by a chemical vapor deposition method.
【００４０】
ＳｉＣｌＨ2＋２Ｎ2Ｏ → ＳｉＯ2＋２Ｎ2＋２ＨＣｌ
第１ゲート酸化膜４の膜厚は、製造工程において溝部の
表面に形成されるゲート酸化膜の全膜厚が５ｎｍ程度で
ある場合、ゲート酸化膜の全膜厚の１／２の２．５ｎｍ
程度であることが望ましい。SiClH 2 + 2N 2 O → SiO 2 + 2N 2 + 2HCl The first gate oxide film 4 has a thickness of 5 nm when the total thickness of the gate oxide film formed on the surface of the trench in the manufacturing process is about 5 nm. 2.5 nm, which is half the total thickness of the oxide film
It is desirable that it is a degree.
【００４１】次に、図２（ｄ）に示すように、さらに、
酸化雰囲気ガスより酸化種を供給しつつ溝部が形成され
た第１導電型シリコン半導体基板１を加熱することによ
り、第１導電型シリコン半導体基板１内の第１ゲート酸
化膜４にて覆われた溝部の内面のシリコン（Ｓｉ）と酸
化種とを反応させて、溝部の内面に第２ゲート酸化膜５
を形成する。第２ゲート酸化膜５は、溝部の内面と第１
ゲート酸化膜４との間に形成される。この場合、第１導
電型シリコン半導体基板１の加熱温度は８００℃〜１１
００℃、酸化種には、Ｄｒｙ Ｏ2を使用することが好ま
しい。また、第２ゲート酸化膜５の膜厚も、製造工程に
おいて溝部の表面に形成されるゲート酸化膜の全膜厚が
５ｎｍ程度である場合、ゲート酸化膜の全膜厚の１／２
の２．５ｎｍ程度であり、第１ゲート酸化膜４の膜厚と
第２ゲート酸化膜５の膜厚との膜厚比がほぼ１：１であ
ることが望ましい。Next, as shown in FIG.
By heating the first conductivity type silicon semiconductor substrate 1 in which the groove portion is formed while supplying the oxidizing species from the oxidizing atmosphere gas, the first conductivity type silicon semiconductor substrate 1 is covered with the first gate oxide film 4. By reacting silicon (Si) on the inner surface of the groove with an oxidizing species, the second gate oxide film 5 is formed on the inner surface of the groove.
To form. The second gate oxide film 5 is formed on the inner surface of the groove and the first gate oxide film 5.
It is formed between the gate oxide film 4. In this case, the heating temperature of the first conductivity type silicon semiconductor substrate 1 is 800 ° C. to 11 ° C.
It is preferable to use Dry O 2 as the oxidizing species at 00 ° C. Further, the thickness of the second gate oxide film 5 is also 1/2 of the total thickness of the gate oxide film when the total thickness of the gate oxide film formed on the surface of the groove in the manufacturing process is about 5 nm.
Is about 2.5 nm, and it is desirable that the film thickness ratio between the film thickness of the first gate oxide film 4 and the film thickness of the second gate oxide film 5 is approximately 1: 1.
【００４２】ここで、第１ゲート酸化膜４の膜厚と第２
ゲート酸化膜５の膜厚との膜厚比をほぼ等しくする理由
を説明する。第１ゲート酸化膜４は、溝部の内部の第１
導電型シリコン半導体基板１の表面に堆積するために、
第１導電型シリコン半導体基板１の表面の面方位および
面粗さの状態に対して、比較的酸化膜の成膜の状況が安
定しているが、酸化膜自体の結合力が弱い場合がある。
一方、第２ゲート酸化膜５は、溝部の内部の第１導電型
シリコン半導体基板１のシリコン表面を、直接、酸化膜
の組成に変質させるために、酸化膜自体の結合力が強
く、シリコン基板との界面特性は優れているが、第１導
電型シリコン半導体基板１の表面の面方位等の状態に成
膜状態が影響されやすい傾向がある。このため、第１ゲ
ート酸化膜４の膜厚および第２ゲート酸化膜５の膜厚を
ほぼ同じ膜厚にして、溝部内にゲート酸化膜４および５
を形成することによって、溝部のゲート酸化膜４および
５は、それぞれ酸化膜自体の結合力が強くなるととも
に、シリコン基板の表面の面方位等の状態に成膜状態が
影響されにくくなり、溝部の各側面と底面とにおいて、
膜厚差が生じなくなる。Here, the thickness of the first gate oxide film 4 and the second
The reason why the film thickness ratio to the film thickness of the gate oxide film 5 is made substantially equal will be described. The first gate oxide film 4 is formed on the first gate oxide film 4 inside the trench.
In order to deposit on the surface of the conductivity type silicon semiconductor substrate 1,
The state of the surface orientation and surface roughness of the surface of the first conductivity type silicon semiconductor substrate 1 is relatively stable with respect to the state of the surface orientation and surface roughness, but the bonding force of the oxide film itself may be weak. .
On the other hand, since the second gate oxide film 5 directly alters the silicon surface of the first conductivity type silicon semiconductor substrate 1 inside the groove portion into the composition of the oxide film, the bonding force of the oxide film itself is strong and the silicon substrate Although the interface characteristics with and are excellent, the film formation state tends to be influenced by the state such as the plane orientation of the surface of the first conductivity type silicon semiconductor substrate 1. Therefore, the thickness of the first gate oxide film 4 and the thickness of the second gate oxide film 5 are set to be substantially the same, and the gate oxide films 4 and 5 are formed in the trench portion.
By forming the gate oxide films 4 and 5 in the groove portion, the bonding force of the oxide film itself becomes strong, and the film formation state is less affected by the surface orientation of the surface of the silicon substrate. On each side and bottom,
There is no difference in film thickness.
【００４３】製造されるＭＯＳＦＥＴの溝部の内部のゲ
ート酸化膜の膜厚は、ＭＯＳＦＥＴの要求仕様によっ
て、１〜２０ｎｍの範囲とされる。The film thickness of the gate oxide film inside the groove of the MOSFET to be manufactured is in the range of 1 to 20 nm depending on the required specifications of the MOSFET.
【００４４】次に、図２（ｅ）に示すように、溝部の内
部の第１ゲート酸化膜４を覆うように、ポリシリコンか
ら成るゲート電極６を溝部の内部に埋め込むとともに、
シリコン窒化膜３上にもポリシリコンから成るゲート電
極６を積層する。Next, as shown in FIG. 2E, a gate electrode 6 made of polysilicon is embedded in the groove so as to cover the first gate oxide film 4 in the groove, and
A gate electrode 6 made of polysilicon is also laminated on the silicon nitride film 3.
【００４５】次に、図２（ｆ）に示すように、第１導電
型シリコン半導体基板１上のポリシリコンから成るゲー
ト電極６およびシリコン窒化膜３に対して、異方性ドラ
イエッチングまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械研
磨）を行って、シリコン窒化膜３上に積層されたゲート
電極６を除去するとともに、シリコン窒化膜３も研磨し
て、平坦化する。Next, as shown in FIG. 2 (f), anisotropic dry etching or CMP () is applied to the gate electrode 6 and the silicon nitride film 3 made of polysilicon on the first conductivity type silicon semiconductor substrate 1. Chemical Mec
By performing a mechanical polishing (chemical mechanical polishing) to remove the gate electrode 6 laminated on the silicon nitride film 3, the silicon nitride film 3 is also polished and planarized.
【００４６】ここで、異方性ドライエッチングを用いて
平坦化する場合、溝部に埋め込むゲート電極６の堆積さ
せる膜厚は、溝部の幅の最大値の０．６倍以上であるこ
とが望ましい。また、ＣＭＰ法（化学的機械研磨法）を
用いて平坦化する場合、溝部に埋め込むゲート電極６の
堆積させる膜厚は、溝部の深さの最大値よりも厚く堆積
させることが望ましい。Here, in the case of flattening using anisotropic dry etching, it is desirable that the film thickness of the gate electrode 6 to be embedded in the groove is 0.6 times or more the maximum value of the width of the groove. Further, in the case of planarization using the CMP method (chemical mechanical polishing method), it is desirable that the gate electrode 6 to be embedded in the groove be deposited thicker than the maximum depth of the groove.
【００４７】次に、図２（ｇ）に示すように、溝部以外
の領域のゲート電極６を構成するポリシリコンをドライ
エッチングによって除去し、その後、溝部の両側のシリ
コン窒化膜３も除去する。Next, as shown in FIG. 2G, the polysilicon forming the gate electrode 6 in the region other than the groove is removed by dry etching, and then the silicon nitride film 3 on both sides of the groove is also removed.
【００４８】次に、図２（ｈ）に示すように、第１導電
型シリコン半導体基板１上のポリシリコンから成るゲー
ト電極６が埋め込まれた溝部の両側に、シリコン酸化膜
２上よりイオン注入によって不純物を拡散させる。これ
により、シリコン酸化膜２の下方に、第１導電型シリコ
ン半導体基板１と異なる第２導電型のソース拡散層７お
よびドレイン拡散層８が、第１導電型シリコン半導体基
板１上の溝部の両側にそれぞれ形成される。尚、第１導
電型シリコン半導体基板１上の第２導電型のソース拡散
層７およびドレイン拡散層８は、第１導電型シリコン半
導体基板１の表面に溝部を形成する前に形成しても良
い。Next, as shown in FIG. 2H, ion implantation is performed from above the silicon oxide film 2 on both sides of the groove portion in which the gate electrode 6 made of polysilicon on the first conductivity type silicon semiconductor substrate 1 is buried. To diffuse the impurities. As a result, the second conductivity type source diffusion layer 7 and the drain diffusion layer 8 different from the first conductivity type silicon semiconductor substrate 1 are formed below the silicon oxide film 2 on both sides of the groove on the first conductivity type silicon semiconductor substrate 1. Are formed respectively. The second conductivity type source diffusion layer 7 and the drain diffusion layer 8 on the first conductivity type silicon semiconductor substrate 1 may be formed before forming the groove portion on the surface of the first conductivity type silicon semiconductor substrate 1. .
【００４９】これにより、第１導電型シリコン半導体基
板１上に、ドレイン拡散層８、ゲート電極６、ソース拡
散層７、第１ゲート酸化膜４、第２ゲート酸化膜５を有
するＭＯＳＦＥＴが形成される。このＭＯＳＦＥＴは、
溝部内部の各側面および底面に同一膜厚の第１ゲート酸
化膜４および第２ゲート酸化膜５が形成されることによ
って、良好なスイッチング特性が得られる。As a result, a MOSFET having the drain diffusion layer 8, the gate electrode 6, the source diffusion layer 7, the first gate oxide film 4, and the second gate oxide film 5 is formed on the first conductivity type silicon semiconductor substrate 1. It This MOSFET is
By forming the first gate oxide film 4 and the second gate oxide film 5 having the same thickness on each side surface and bottom surface inside the groove portion, good switching characteristics can be obtained.
【００５０】図３（ａ）および（ｂ）は、本発明の第２
の実施形態である半導体装置の要部の断面図である。図
３（ａ）に示す半導体装置は、第１導電型シリコン半導
体基板２１上の所定の位置に、所定の深さのを溝部が形
成されている。溝部の内部の各側面および底面には、第
１ゲート酸化膜２５および第２ゲート酸化膜２６が順番
に積層されている。第１ゲート酸化膜２５上には、ポリ
シリコンから成る第１ゲート電極２７が溝部の開口部近
傍まで埋め込まれている。FIGS. 3A and 3B show the second embodiment of the present invention.
3 is a cross-sectional view of a main part of the semiconductor device according to the embodiment of FIG. In the semiconductor device shown in FIG. 3A, a groove portion having a predetermined depth is formed at a predetermined position on the first conductivity type silicon semiconductor substrate 21. A first gate oxide film 25 and a second gate oxide film 26 are sequentially stacked on each side surface and bottom surface inside the groove. A first gate electrode 27 made of polysilicon is buried on the first gate oxide film 25 up to the vicinity of the opening of the groove.
【００５１】溝部内面を覆う第１ゲート酸化膜２５およ
び第２ゲート酸化膜２６の外側における第１導電型シリ
コン半導体基板２１内の相互に対向する各領域に、第１
導電型シリコン半導体基板２１とは導電型の異なる第２
導電型のドレイン拡散層３０ａおよび第２導電型のソー
ス拡散層３０ｂがそれぞれ形成されている。さらに、第
２導電型のドレイン拡散層３０ａおよび第２導電型のソ
ース拡散層３０ｂから所定の間隔で第２導電型のソース
拡散層２８および第２導電型のドレイン拡散層２９がそ
れぞれ形成されている。The first gate oxide film 25 and the second gate oxide film 26, which cover the inner surface of the groove, are provided with first regions in the regions opposite to each other in the first conductivity type silicon semiconductor substrate 21 outside the first gate oxide film 25.
A second semiconductor having a conductivity type different from that of the conductivity type silicon semiconductor substrate 21.
A conductivity type drain diffusion layer 30a and a second conductivity type source diffusion layer 30b are respectively formed. Further, a second conductive type source diffusion layer 28 and a second conductive type drain diffusion layer 29 are formed at predetermined intervals from the second conductive type drain diffusion layer 30a and the second conductive type source diffusion layer 30b, respectively. There is.
【００５２】第２導電型のドレイン拡散層２９と第２導
電型のソース拡散層３０ｂとの間、および、第２導電型
のソース拡散層２８と第２導電型のドレイン拡散層３０
ａとの間の第１導電型半導体基板１上には、第３ゲート
酸化膜２２、第２ゲート電極２３、シリコン窒化膜２４
がそれぞれ順番に積層されている。Between the second conductivity type drain diffusion layer 29 and the second conductivity type source diffusion layer 30b, and between the second conductivity type source diffusion layer 28 and the second conductivity type drain diffusion layer 30.
The third gate oxide film 22, the second gate electrode 23, and the silicon nitride film 24 are formed on the first conductivity type semiconductor substrate 1 between a and a.
Are sequentially laminated.
【００５３】尚、図３（ｂ）にしめすように、図３
（ａ）の半導体装置における第２導電型のドレイン拡散
層３０ａおよび第２導電型のソース拡散層３０ｂを形成
しないようにしてもよい。Incidentally, as shown in FIG.
The second conductivity type drain diffusion layer 30a and the second conductivity type source diffusion layer 30b in the semiconductor device (a) may not be formed.
【００５４】図４（ａ）〜（ｇ）は、図３（ａ）に示す
本発明の第２の実施形態の半導体装置の製造方法におけ
る各工程を示す断面図である。まず、図４（ａ）に示す
ように、第１導電型シリコン半導体基板２１上に、第２
ＭＯＳＦＥＴを構成する第３ゲート酸化膜２２、ポリシ
リコンから成る第２ゲート電極２３およびシリコン窒化
膜２４を順番に積層した後に、シリコン窒化膜２４上に
フォトレジストを塗布し、フォトリソグラフィーにより
第１導電型シリコン半導体基板２１上に第１ＭＯＳＦＥ
Ｔを構成する溝型ゲート電極を形成する領域が開口され
るようにフォトレジストをパターニングする。そして、
パターニングされたフォトレジストをマスクとして、エ
ッチングによって、シリコン窒化膜２４、第２ゲート電
極２３、第３ゲート酸化膜２２を順番に除去し、第１導
電型シリコン半導体基板２１の表面を露出させる。FIGS. 4A to 4G are sectional views showing each step in the method of manufacturing the semiconductor device according to the second embodiment of the present invention shown in FIG. 3A. First, as shown in FIG. 4A, a second conductive type silicon semiconductor substrate 21 is formed on the second conductive type silicon semiconductor substrate 21.
A third gate oxide film 22, which constitutes a MOSFET, a second gate electrode 23 made of polysilicon, and a silicon nitride film 24 are laminated in this order, a photoresist is applied on the silicon nitride film 24, and a first conductive film is formed by photolithography. Type MOS semiconductor substrate 21 on the first MOSFE
The photoresist is patterned so that the region where the trench type gate electrode forming T is formed is opened. And
Using the patterned photoresist as a mask, the silicon nitride film 24, the second gate electrode 23, and the third gate oxide film 22 are sequentially removed by etching to expose the surface of the first conductivity type silicon semiconductor substrate 21.
【００５５】次に、図４（ｂ）に示すように、第１導電
型シリコン半導体基板２１の表面が露出した領域をエッ
チングして第２ゲート電極２３に対してマスク合せを行
なわず自己整合的に溝部を形成する。Next, as shown in FIG. 4B, the region where the surface of the first conductivity type silicon semiconductor substrate 21 is exposed is etched to perform self-alignment without masking the second gate electrode 23. A groove is formed in.
【００５６】次に、図４（ｃ）に示すように、溝部が形
成された第１導電型シリコン半導体基板２１を加熱し、
酸化種と反応させて溝部の表面に、犠牲酸化膜を形成す
る。この犠牲酸化膜の厚さは、５０ｎｍ程度が望まし
い。その後、溝部が形成された第１導電型シリコン半導
体基板２１をフッ酸（ＨＦ）溶液に浸漬することによ
り、溝部の表面に形成された犠牲酸化膜を完全に除去す
る。その後、再度、溝部が形成された第１導電型シリコ
ン半導体基板２１を加熱し、第１導電型シリコン半導体
基板２１の表面において、シリコン（Ｓｉ）を含有する
ＳｉＣｌＨ2等のガスと酸素を含むＮ2Ｏ等のガスとを反
応させて、または、シリコン（Ｓｉ）を含有するＳｉＣ
ｌＨ2等のガスとＨ2Ｏ2等の液体とを反応させて、溝部
の表面に第１ゲート酸化膜２５を形成する。Next, as shown in FIG. 4C, the first conductivity type silicon semiconductor substrate 21 in which the groove is formed is heated,
A sacrificial oxide film is formed on the surface of the groove by reacting with the oxidizing species. The thickness of this sacrificial oxide film is preferably about 50 nm. Then, the first conductivity type silicon semiconductor substrate 21 having the groove formed therein is immersed in a hydrofluoric acid (HF) solution to completely remove the sacrificial oxide film formed on the surface of the groove. Then, the first conductivity type silicon semiconductor substrate 21 in which the groove is formed is heated again, and a gas such as SiClH 2 containing silicon and N containing oxygen is heated on the surface of the first conductivity type silicon semiconductor substrate 21. SiC that reacts with gases such as 2 O or contains silicon (Si)
reacting the liquid gas and H 2 O 2 such as lH 2, forming a first gate oxide film 25 on the surface of the groove.
【００５７】第１ゲート酸化膜２５は、例えばＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により、高温状態において、次の反応式より得ら
れる。The first gate oxide film 25 is formed, for example, by CVD.
(Chemical Vapor Deposition
According to the method n), it can be obtained by the following reaction formula in a high temperature state.
【００５８】
ＳｉＣｌＨ2＋２Ｎ2Ｏ → ＳｉＯ2＋２Ｎ2＋２ＨＣｌ
第１ゲート酸化膜２５の膜厚は、製造工程において溝部
の表面に形成されるゲート酸化膜の全膜厚が５ｎｍ程度
である場合、ゲート酸化膜の全膜厚の１／２の２．５ｎ
ｍ程度であることが望ましい。SiClH 2 + 2N 2 O → SiO 2 + 2N 2 + 2HCl The first gate oxide film 25 has a thickness of about 5 nm when the total thickness of the gate oxide film formed on the surface of the trench in the manufacturing process is about 5 nm. 2.5n, which is 1/2 of the total thickness of the oxide film
It is desirable that it is about m.
【００５９】次に、図４（ｄ）に示すように、酸化雰囲
気ガスより酸化種を供給しつつ溝部が形成された第１導
電型シリコン半導体基板２１をさらに加熱することによ
り、第１導電型シリコン半導体基板２１内の第１ゲート
酸化膜２５にて覆われた溝部の内面のシリコン（Ｓｉ）
と酸化種とを反応させて、溝部の内面に第２ゲート酸化
膜２６を形成する。第２ゲート酸化膜２６は、溝部の内
面と第１ゲート酸化膜２５との間に形成される。この場
合、第１導電型シリコン半導体基板２１の加熱温度は８
００℃〜１１００℃、酸化種には、Ｄｒｙ Ｏ2を使用す
ることが好ましい。また、第２ゲート酸化膜２６の膜厚
も、製造工程において溝部の表面に形成されるゲート酸
化膜の全膜厚が５ｎｍ程度である場合、ゲート酸化膜の
全膜厚の１／２の２．５ｎｍ程度であり、第１ゲート酸
化膜２５の膜厚と第２ゲート酸化膜２６の膜厚との膜厚
比は、ほぼ１：１であることが望ましい。これにより、
溝部の内部に第２ゲート酸化膜２６を形成する際に、第
２ゲート酸化膜２６が第３ゲート酸化膜２２の下方の溝
部に近接した第１導電型シリコン半導体基板２１、およ
び、第３ゲート酸化膜２２の上方の溝部に近接したポリ
シリコンから成る第２ゲート電極２３を酸化することを
抑制し、第３ゲート酸化膜２２の膜厚が溝部側に接近す
るにつれて順次厚くなることが防止される。Next, as shown in FIG. 4D, the first conductivity type silicon semiconductor substrate 21 in which the groove is formed is further heated while supplying the oxidizing species from the oxidizing atmosphere gas, whereby the first conductivity type is obtained. Silicon (Si) on the inner surface of the groove covered with the first gate oxide film 25 in the silicon semiconductor substrate 21.
To react with the oxidizing species to form the second gate oxide film 26 on the inner surface of the groove. The second gate oxide film 26 is formed between the inner surface of the groove and the first gate oxide film 25. In this case, the heating temperature of the first conductivity type silicon semiconductor substrate 21 is 8
It is preferable to use Dry O 2 as the oxidizing species at 00 ° C to 1100 ° C. Also, the film thickness of the second gate oxide film 26 is 1/2 of the total film thickness of the gate oxide film when the total film thickness of the gate oxide film formed on the surface of the groove portion is about 5 nm in the manufacturing process. It is about 0.5 nm, and it is desirable that the film thickness ratio between the film thickness of the first gate oxide film 25 and the film thickness of the second gate oxide film 26 is approximately 1: 1. This allows
When the second gate oxide film 26 is formed inside the trench, the second gate oxide film 26 is close to the trench below the third gate oxide film 22, and the first conductivity type silicon semiconductor substrate 21 and the third gate are formed. Oxidation of the second gate electrode 23 made of polysilicon adjacent to the groove above the oxide film 22 is suppressed, and the thickness of the third gate oxide film 22 is prevented from gradually increasing as it approaches the groove. It
【００６０】ここで、第１ゲート酸化膜２５の膜厚と第
２ゲート酸化膜２６の膜厚との膜厚比をほぼ等しくする
理由を説明する。第１ゲート酸化膜２５は、溝部の内部
のシリコン基板の表面に堆積するために、シリコン基板
の表面の面方位および面粗さの状態に対して、比較的酸
化膜の成膜の状況が安定しているが、酸化膜自体の結合
力が弱い場合がある。一方、第２ゲート酸化膜２６は、
溝部の内部のシリコン基板のシリコン表面を、直接、酸
化膜の組成に変質させるために、酸化膜自体の結合力が
強く、シリコン基板との界面特性に優れているが、シリ
コン基板の表面の面方位等の状態に成膜状態が影響され
やすい傾向がある。このため、第１ゲート酸化膜２５の
膜厚および第２ゲート酸化膜２６の膜厚をほぼ同じ膜厚
にして、溝部内にゲート酸化膜２５および２６を形成す
ることによって、溝部のゲート酸化膜２５および２６
は、それぞれ酸化膜自体の結合力が強くなるとともに、
シリコン基板の表面の面方位等の状態に成膜状態が影響
されにくくなり、溝部の側面と底面とにおいて、膜厚差
が生じなくなる。Here, the reason why the film thickness ratio between the film thickness of the first gate oxide film 25 and the film thickness of the second gate oxide film 26 is made substantially equal will be described. Since the first gate oxide film 25 is deposited on the surface of the silicon substrate inside the groove, the state of film formation of the oxide film is relatively stable with respect to the surface orientation and surface roughness of the surface of the silicon substrate. However, the bonding force of the oxide film itself may be weak. On the other hand, the second gate oxide film 26 is
Since the silicon surface of the silicon substrate inside the groove is directly altered to the composition of the oxide film, the bonding force of the oxide film itself is strong and the interface characteristics with the silicon substrate are excellent. The state of film formation tends to be affected by the orientation and the like. Therefore, the gate oxide film in the groove is formed by forming the gate oxide films 25 and 26 in the groove so that the first gate oxide film 25 and the second gate oxide film 26 have almost the same film thickness. 25 and 26
Respectively, the bonding strength of the oxide film itself becomes stronger,
The film formation state is unlikely to be affected by the surface orientation of the surface of the silicon substrate, and the film thickness difference between the side surface and the bottom surface of the groove does not occur.
【００６１】製造されるＭＯＳＦＥＴの溝部のゲート酸
化膜の膜厚は、ＭＯＳＦＥＴの要求仕様によって、１〜
２０ｎｍの範囲とされる。The thickness of the gate oxide film in the groove portion of the MOSFET to be manufactured depends on the required specifications of the MOSFET,
The range is 20 nm.
【００６２】次に、図４（ｅ）に示すように、溝部の内
部の第１ゲート酸化膜２５を覆うように、ポリシリコン
から成る第１ゲート電極２７を溝部の内部に埋め込むと
ともに、シリコン窒化膜２４上にもポリシリコンから成
る第１ゲート電極２７を積層する。Next, as shown in FIG. 4E, a first gate electrode 27 made of polysilicon is buried in the groove so as to cover the first gate oxide film 25 in the groove, and silicon nitride is formed. The first gate electrode 27 made of polysilicon is also laminated on the film 24.
【００６３】次に、図４（ｆ）に示すように、第１導電
型シリコン半導体基板２１上のポリシリコンから成る第
１ゲート電極２７およびシリコン窒化膜２４に対して、
異方性ドライエッチングまたはＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的
機械研磨）を行って、シリコン窒化膜２４上に積層され
た第１ゲート電極２７を除去するとともに、シリコン窒
化膜２４も研磨して、平坦化する。さらに、溝部以外の
領域の第１ゲート電極２７を構成するポリシリコンをド
ライエッチングによって除去する。この時、溝部に埋め
込まれた第１ゲート電極２７は、溝部の開口部から所定
の深さまで除去される。その後、溝部の第１ゲート電極
２７が除去された相互に対向する各側壁に対して、矢印
にて示すように、斜め上方から不純物をイオン注入す
る。Next, as shown in FIG. 4F, for the first gate electrode 27 and the silicon nitride film 24 made of polysilicon on the first conductivity type silicon semiconductor substrate 21,
Anisotropic dry etching or CMP (Chemica)
l Mechanical Polishing (Chemical Mechanical Polishing) is performed to remove the first gate electrode 27 stacked on the silicon nitride film 24, and at the same time, the silicon nitride film 24 is also polished to be planarized. Further, the polysilicon forming the first gate electrode 27 in the region other than the groove is removed by dry etching. At this time, the first gate electrode 27 buried in the groove is removed from the opening of the groove to a predetermined depth. After that, impurities are ion-implanted obliquely from above as shown by the arrows to the respective sidewalls of the groove where the first gate electrodes 27 are removed and which face each other.
【００６４】これにより、図４（ｇ）に示すように、溝
部内面を覆う第１ゲート酸化膜２５の膜厚および第２ゲ
ート酸化膜２６の外側における第１導電型シリコン半導
体基板２１内の相互に対向する各領域に、第１導電型シ
リコン半導体基板２１とは導電型の異なる第２導電型の
ドレイン拡散層３０ａおよびソース拡散層３０ｂがそれ
ぞれ形成される。その後、溝部の両側の第３ゲート酸化
膜２２、第２ゲート電極２３およびシリコン窒化膜２４
が順番に積層された領域のさらに外側の各領域に、不純
物をそれぞれイオン注入する。これにより、第１導電型
シリコン半導体基板２１とは導電型の異なる第２導電型
のドレイン拡散層２９、ソース拡散層２８が第３ゲート
酸化膜２２、第２ゲート電極２３およびシリコン窒化膜
２４の積層領域の両側にそれぞれ形成される。さらに、
図４（ｅ）において不純物をイオン注入するために、第
１ゲート電極２７が溝部の開口部から所定の深さまで除
去された部分に、ポリシリコンを埋め込み、第１ゲート
電極２７が溝部の開口部近傍まで形成される。尚、第１
導電型シリコン半導体基板２１上の第２導電型のソース
拡散層２８およびドレイン拡散層２９は、第１導電型シ
リコン半導体基板２１の表面に溝部を形成する前に形成
しても良い。As a result, as shown in FIG. 4G, the film thickness of the first gate oxide film 25 that covers the inner surface of the groove and the mutual inside of the first conductivity type silicon semiconductor substrate 21 outside the second gate oxide film 26. A drain diffusion layer 30a of a second conductivity type and a source diffusion layer 30b of a conductivity type different from the conductivity type of the first conductivity type silicon semiconductor substrate 21 are formed in respective regions facing each other. After that, the third gate oxide film 22, the second gate electrode 23 and the silicon nitride film 24 on both sides of the groove are formed.
Impurities are ion-implanted into the respective regions further outside the region in which is sequentially stacked. As a result, the second conductivity type drain diffusion layer 29 and the source diffusion layer 28 having different conductivity types from the first conductivity type silicon semiconductor substrate 21 are the third gate oxide film 22, the second gate electrode 23, and the silicon nitride film 24. It is formed on both sides of the laminated region. further,
In FIG. 4E, in order to ion-implant impurities, the first gate electrode 27 is filled with polysilicon in a portion removed from the opening of the groove to a predetermined depth, and the first gate electrode 27 is opened in the opening of the groove. It is formed up to the vicinity. The first
The second conductivity type source diffusion layer 28 and the drain diffusion layer 29 on the conductivity type silicon semiconductor substrate 21 may be formed before forming the groove on the surface of the first conductivity type silicon semiconductor substrate 21.
【００６５】これにより、第２ＭＯＳＦＥＴの第３ゲー
ト酸化膜２２の膜厚が溝部側に接近するにつれて順次厚
くなることを防止し、駆動特性が良好な第２ＭＯＳＦＥ
Ｔが得られる。第２ＭＯＳＦＥＴが、第２導電型のドレ
イン拡散層２９、第２ゲート電極２３、第２導電型のソ
ース拡散層３０ｂ、および、第２導電型のドレイン拡散
層３０ａ、第２ゲート電極２３、第２導電型のソース拡
散層２８から構成され、第１ＭＯＳＦＥＴが、第２導電
型のドレイン拡散層３０ａ、第１ゲート電極２７、第２
導電型のソース拡散層３０ｂから構成される。そして、
第２導電型のドレイン拡散層２９、第２ゲート電極２
３、第２導電型のソース拡散層３０ｂから構成される第
２ＭＯＳＦＥＴと、第１ＭＯＳＦＥＴとは、第２導電型
のソース拡散層３０ｂが共有され、第２導電型のドレイ
ン拡散層３０ａ、第２ゲート電極２３、第２導電型のソ
ース拡散層２８から構成される第２ＭＯＳＦＥＴと、第
１ＭＯＳＦＥＴとは、第２導電型のドレイン拡散層３０
ａが共有される。As a result, the thickness of the third gate oxide film 22 of the second MOSFET is prevented from gradually increasing as it approaches the groove side, and the second MOSFE having good driving characteristics.
T is obtained. The second MOSFET includes a second conductivity type drain diffusion layer 29, a second gate electrode 23, a second conductivity type source diffusion layer 30b, a second conductivity type drain diffusion layer 30a, a second gate electrode 23, and a second gate electrode 23. The first MOSFET is composed of a conductive type source diffusion layer 28, and the first MOSFET includes a second conductive type drain diffusion layer 30a, a first gate electrode 27, and a second gate electrode 27.
It is composed of a conductive type source diffusion layer 30b. And
Second conductivity type drain diffusion layer 29, second gate electrode 2
3, the second MOSFET composed of the second conductivity type source diffusion layer 30b and the first MOSFET share the second conductivity type source diffusion layer 30b, and the second conductivity type drain diffusion layer 30a and the second gate. The second MOSFET composed of the electrode 23 and the source diffusion layer 28 of the second conductivity type and the first MOSFET are the drain diffusion layer 30 of the second conductivity type.
a is shared.
【００６６】このように、第１ＭＯＳＦＥＴと第２ＭＯ
ＳＦＥＴとは、共有される領域（電極）である第２導電
型のドレイン拡散層３０ａおよびソース拡散層３０ｂに
おいて、接続されるために、半導体基板上に多数のメモ
リセル等を形成する場合には、微細化に有利となる。Thus, the first MOSFET and the second MO are
Since the SFET is connected to the drain diffusion layer 30a and the source diffusion layer 30b of the second conductivity type which are shared regions (electrodes), when a large number of memory cells or the like are formed on the semiconductor substrate, , Which is advantageous for miniaturization.
【００６７】図４（ａ）〜（ｇ）には、図３（ａ）に示
す半導体装置の製造工程を示したが、図３（ａ）の半導
体装置における第２導電型のドレイン拡散層３０ａおよ
び第２導電型のソース拡散層３０ｂが形成されていない
図３（ｂ）に示す半導体装置も、同様に製造できる。FIGS. 4A to 4G show the steps of manufacturing the semiconductor device shown in FIG. 3A. The second conductivity type drain diffusion layer 30a in the semiconductor device shown in FIG. Also, the semiconductor device shown in FIG. 3B in which the second conductivity type source diffusion layer 30b is not formed can be manufactured in the same manner.
【００６８】図３（ｂ）に示す半導体装置のＭＯＳＦＥ
Ｔは、第２導電型のドレイン拡散層２９、第２導電型の
ソース拡散層２８、第２ゲート電極２３、第１ゲート電
極２７を有しており、第２導電型のドレイン拡散層２
９、第２ゲート電極２３、第２導電型のソース拡散層２
８から構成される第２ＭＯＳＦＥＴと、第２導電型のド
レイン拡散層２９、第１ゲート電極２７、第２導電型の
ソース拡散層２８から構成される第１ＭＯＳＦＥＴと
は、並列接続の状態となり、それぞれの第２ゲート電極
２３および第１ゲート電極２７のいずれかが選択ゲート
として機能する。したがって、図３（ｂ）に示す半導体
装置におけるＭＯＳＦＥＴの構成を、半導体基板上に繰
り返して作製することにより、メモリセルまたはシフト
レジスタが形成できる。MOSFE of the semiconductor device shown in FIG.
T has a drain diffusion layer 29 of the second conductivity type, a source diffusion layer 28 of the second conductivity type, a second gate electrode 23, and a first gate electrode 27, and the drain diffusion layer 2 of the second conductivity type.
9, second gate electrode 23, second conductivity type source diffusion layer 2
The second MOSFET composed of 8 and the first MOSFET composed of the second conductivity type drain diffusion layer 29, the first gate electrode 27, and the second conductivity type source diffusion layer 28 are connected in parallel, One of the second gate electrode 23 and the first gate electrode 27 functions as a selection gate. Therefore, a memory cell or a shift register can be formed by repeatedly manufacturing the structure of the MOSFET in the semiconductor device shown in FIG. 3B on the semiconductor substrate.
【００６９】[0069]
【発明の効果】本発明の半導体装置は、第１導電型半導
体基板上に溝部が形成されて、その溝部の内面に絶縁膜
を介して第１のゲート電極が埋め込まれ、その第１のゲ
ート電極が埋め込まれた溝部の両側に第２導電型のソー
ス拡散層および第２導電型のドレイン拡散層がそれぞれ
形成された第１のＭＯＳＦＥＴを有しており、溝部の内
面に形成された絶縁膜が、第１ゲート酸化膜、第２ゲー
ト酸化膜の順番に積層されて構成されていることによっ
て、溝部の内部にゲート酸化膜を形成する場合に、ゲー
ト酸化膜の膜厚が、溝部の側面および底面において、膜
厚差を生じないようにするとともに、第１導電型半導体
基板の酸化も抑制できる。According to the semiconductor device of the present invention, a groove portion is formed on a first conductivity type semiconductor substrate, and a first gate electrode is embedded in the inner surface of the groove portion through an insulating film, and the first gate thereof is formed. The insulating film formed on the inner surface of the groove has a first MOSFET in which a source diffusion layer of the second conductivity type and a drain diffusion layer of the second conductivity type are formed on both sides of the groove in which the electrode is embedded. Is formed by stacking the first gate oxide film and the second gate oxide film in this order, so that when the gate oxide film is formed inside the groove, the film thickness of the gate oxide film is In addition, it is possible to prevent the film thickness difference between the bottom surface and the bottom surface, and to suppress the oxidation of the first conductivity type semiconductor substrate.
【図１】本発明の第１の実施形態である半導体装置の要
部の断面図である。FIG. 1 is a sectional view of an essential part of a semiconductor device according to a first embodiment of the present invention.
【図２】（ａ）〜（ｈ）は、それぞれ本発明の第１の実
施形態である図１に示す半導体装置の製造方法における
各工程を示す断面図である。2A to 2H are cross-sectional views showing respective steps in a method of manufacturing the semiconductor device shown in FIG. 1, which is the first embodiment of the present invention.
【図３】（ａ）および（ｂ）は、それぞれ本発明の第２
の実施形態である半導体装置の要部の断面図である。3 (a) and (b) are respectively the second aspect of the present invention.
3 is a cross-sectional view of a main part of the semiconductor device according to the embodiment of FIG.
【図４】（ａ）〜（ｇ）は、それぞれ本発明の第２の実
施形態である図３（ａ）に示す半導体装置の製造方法に
おける各工程を示す断面図である。FIGS. 4A to 4G are cross-sectional views showing respective steps in the method of manufacturing the semiconductor device shown in FIG. 3A, which is the second embodiment of the present invention.
【図５】（ａ）〜（ｇ）は、それぞれ従来の半導体装置
の製造方法における各工程を示す断面図である。5A to 5G are cross-sectional views showing respective steps in a conventional method for manufacturing a semiconductor device.
【図６】（ａ）〜（ｆ）は、それぞれ従来の他の半導体
装置の製造方法における各工程を示す断面図である。6A to 6F are cross-sectional views showing respective steps in another conventional method for manufacturing a semiconductor device, respectively.
１ 第１導電型半導体基板 ２ シリコン酸化膜 ３ シリコン窒化膜 ４ 第１ゲート酸化膜 ５ 第２ゲート酸化膜 ６ ゲート電極 ７ ソース拡散層 ８ ドレイン拡散層 ２１ 第１導電型半導体基板 ２２ 第３ゲート酸化膜 ２３ 第２ゲート電極 ２４ シリコン窒化膜 ２５ 第１ゲート酸化膜 ２６ 第２ゲート酸化膜 ２７ 第１ゲート電極 ２８ ソース拡散層 ２９ ドレイン拡散層 ３０ａドレイン拡散層 ３０ｂソース拡散層 ３１ 第１導電型半導体基板 ３２ シリコン酸化膜 ３３ シリコン窒化膜 ３４ ゲート酸化膜 ３５ ゲート電極 ３６ ソース拡散層 ３７ ドレイン拡散層 ４１ 第１導電型半導体基板 ４２ 第２ゲート酸化膜 ４３ 第２ゲート電極 ４４ エッチングマスク材 ４５ 第１ゲート酸化膜 ４６ 第１ゲート電極 ４７ ソース拡散層 ４８ ドレイン拡散層 ４９ ドレイン拡散層 ５０ ソース拡散層 1 First conductivity type semiconductor substrate 2 Silicon oxide film 3 Silicon nitride film 4 First gate oxide film 5 Second gate oxide film 6 Gate electrode 7 Source diffusion layer 8 Drain diffusion layer 21 First conductivity type semiconductor substrate 22 Third gate oxide film 23 Second gate electrode 24 Silicon nitride film 25 First gate oxide film 26 Second gate oxide film 27 First gate electrode 28 Source diffusion layer 29 Drain diffusion layer 30a drain diffusion layer 30b source diffusion layer 31 First conductivity type semiconductor substrate 32 Silicon oxide film 33 Silicon nitride film 34 Gate oxide film 35 gate electrode 36 Source diffusion layer 37 Drain diffusion layer 41 First conductivity type semiconductor substrate 42 Second gate oxide film 43 Second gate electrode 44 Etching mask material 45 First gate oxide film 46 First gate electrode 47 Source diffusion layer 48 Drain diffusion layer 49 Drain diffusion layer 50 Source diffusion layer
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AB01 AC01 BA01 BA19 BB02 BB05 BB12 BB19 BC03 BD06 5F058 BA20 BD01 BD04 BD10 BF24 BF29 BF55 BF56 BF62 5F140 AB01 AC32 BA01 BA20 BB02 BB06 BD01 BD05 BD06 BD15 BE01 BE03 BE07 BE10 BF01 BF04 BF43 BF46 BG38 BG40 BK13 BK14 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5F048 AB01 AC01 BA01 BA19 BB02 BB05 BB12 BB19 BC03 BD06 5F058 BA20 BD01 BD04 BD10 BF24 BF29 BF55 BF56 BF62 5F140 AB01 AC32 BA01 BA20 BB02 BB06 BD01 BD05 BD06 BD15 BE01 BE03 BE07 BE10 BF01 BF04 BF43 BF46 BG38 BG40 BK13 BK14
Claims (7)
溝部が形成されており、該溝部の内面に、絶縁膜を介し
て第１のゲート電極が埋め込まれ、該第１のゲート電極
が埋め込まれた該溝部の両側に、第２導電型のソース拡
散層および第２導電型のドレイン拡散層がそれぞれ形成
された第１のＭＯＳＦＥＴを有する半導体装置であっ
て、 該溝部の内面に形成された絶縁膜は、第１ゲート酸化膜
と第２ゲート酸化膜とが順番に積層されて構成されてい
ることを特徴とする半導体装置。1. A groove is formed at a predetermined position on a first conductivity type semiconductor substrate, and a first gate electrode is embedded in an inner surface of the groove via an insulating film, and the first gate electrode is formed. A semiconductor device having a first MOSFET in which a second-conductivity-type source diffusion layer and a second-conductivity-type drain diffusion layer are formed on both sides of the groove portion in which is embedded, and which is formed on the inner surface of the groove portion. The formed insulating film is configured by stacking a first gate oxide film and a second gate oxide film in this order on the semiconductor device.
ソース拡散層または第２導電型のドレイン拡散層の少な
くとも一方を共有するように、第２のＭＯＳＦＥＴが設
けられており、該第２のＭＯＳＦＥＴは、該第１のＭＯ
ＳＦＥＴと共有する第２導電型のソース拡散層または第
２導電型のドレイン拡散層の外側に所定の間隔をあけて
第２導電型のソース拡散層または第２導電型のドレイン
拡散層が形成され、該所定の間隔の領域における該第１
導電型半導体基板上に第２のゲート電極が形成されてい
る請求項１に記載の半導体装置。2. A second MOSFET is provided so as to share at least one of a second conductivity type source diffusion layer and a second conductivity type drain diffusion layer of the first MOSFET, and the second MOSFET is provided. Of the first MO
A second conductivity type source diffusion layer or a second conductivity type drain diffusion layer is formed outside the second conductivity type source diffusion layer or the second conductivity type drain diffusion layer shared with the SFET with a predetermined interval. , The first in the region of the predetermined spacing
The semiconductor device according to claim 1, wherein the second gate electrode is formed on the conductive type semiconductor substrate.
ート電極が埋め込まれた前記溝部の外側に所定の間隔を
あけて第２導電型のソース拡散層および第２導電型のド
レイン拡散層がそれぞれ形成され、各所定の間隔の領域
における該第１導電型半導体基板上に第２のゲート電極
がそれぞれ形成されている請求項１に記載の半導体装
置。3. A source diffusion layer of a second conductivity type and a drain diffusion layer of a second conductivity type are provided outside the groove portion, in which the first gate electrode of the first MOSFET is buried, at a predetermined interval. The semiconductor device according to claim 1, wherein second gate electrodes are respectively formed on the first conductive type semiconductor substrate in the regions formed at predetermined intervals.
ト酸化膜の膜厚との膜厚比が、ほぼ１：１である請求項
１〜３のいずれかに記載の半導体装置。4. The semiconductor device according to claim 1, wherein a film thickness ratio between the film thickness of the first gate oxide film and the film thickness of the second gate oxide film is approximately 1: 1.
む原料ガスと、酸素を含む原料ガスとの反応によって形
成され、第２ゲート酸化膜は、酸化雰囲気ガスより供給
される酸化種と、前記第１導電型半導体基板より供給さ
れるシリコン原子との反応によって形成される請求項１
〜４のいずれかに記載の半導体装置。5. The first gate oxide film is formed by a reaction of a source gas containing silicon and a source gas containing oxygen, and the second gate oxide film is an oxidizing species supplied from an oxidizing atmosphere gas, The semiconductor device is formed by a reaction with silicon atoms supplied from the first conductivity type semiconductor substrate.
5. The semiconductor device according to any one of to 4.
に、溝部を設ける領域を形成する工程と、 該第１導電型半導体基板上の該溝部を設ける領域をエッ
チングして、該溝部を形成する工程と、 該溝部の内面に第１ゲート酸化膜を形成する工程と、 該溝部の内面と該第１ゲート酸化膜との間に第２ゲート
酸化膜を形成する工程と、 該第１ゲート酸化膜および該第２ゲート酸化膜が内面に
形成された該溝部の内部にゲート電極を形成した後に、
該溝部が形成された該第１導電型半導体基板を平坦化す
る工程と、 該溝部の両側の該第１導電型半導体基板上に、該第１導
電型半導体基板と導電型の異なる第２導電型のソース拡
散層および第２導電型のドレイン拡散層をそれぞれ形成
する工程と、 を包含することを特徴とする半導体装置の製造方法。6. A step of forming a region in which a groove is provided at a predetermined position on the first conductivity type semiconductor substrate, and a region in which the groove is provided on the first conductivity type semiconductor substrate is etched to form the groove. A step of forming, a step of forming a first gate oxide film on the inner surface of the groove portion, a step of forming a second gate oxide film between the inner surface of the groove portion and the first gate oxide film, After forming a gate electrode inside the groove formed on the inner surface of the gate oxide film and the second gate oxide film,
A step of flattening the first conductivity type semiconductor substrate having the groove formed therein, and a second conductivity having a conductivity type different from that of the first conductivity type semiconductor substrate on the first conductivity type semiconductor substrate on both sides of the groove. Forming a source diffusion layer of the second conductivity type and a drain diffusion layer of the second conductivity type, the manufacturing method of the semiconductor device.
って形成され、前記第２ゲート酸化膜は、熱酸化法によ
って形成される請求項６に記載の半導体装置の製造方
法。7. The method of manufacturing a semiconductor device according to claim 6, wherein the first gate oxide film is formed by a CVD method, and the second gate oxide film is formed by a thermal oxidation method.
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| JP2001254597A JP2003069010A (en) | 2001-08-24 | 2001-08-24 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254597A JP2003069010A (en) | 2001-08-24 | 2001-08-24 | Semiconductor device and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069010A true JP2003069010A (en) | 2003-03-07 |
Family
ID=19082739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001254597A Pending JP2003069010A (en) | 2001-08-24 | 2001-08-24 | Semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069010A (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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