JP2003067034A - デジタル制御装置 - Google Patents
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Abstract
(57)【要約】
【課題】 従来の実際の制御対象のプロセス状態を示す
模擬信号及びその動作信号の出力の期待値の作成に時間
がかかる上、誤動作箇所の検出に時間がかかるという課
題があった。 【解決手段】 複数の機能ブロックから構成され、各機
能ブロックが複数の制御ロジックを有するアプリケーシ
ョンプログラムへ実際の制御対象のプロセス状態を示す
模擬信号を入力するための入力端子ＩＮＰＵＴ１〜６
と、前記アプリケーションプログラムから前記模擬信号
に対応した動作信号を得るための出力端子ＯＵＴＰＵＴ
１〜６と、前記制御ロジックから前記模擬信号に対応し
た動作信号を得るための試験用端子ＴＥＳＴ１〜４とを
備えた。 【効果】 実際の制御対象のプロセス状態を考慮しなく
ても比較的単純なロジック単位で試験が可能となり、模
擬信号及びその期待値を簡単に作成することができる。
模擬信号及びその動作信号の出力の期待値の作成に時間
がかかる上、誤動作箇所の検出に時間がかかるという課
題があった。 【解決手段】 複数の機能ブロックから構成され、各機
能ブロックが複数の制御ロジックを有するアプリケーシ
ョンプログラムへ実際の制御対象のプロセス状態を示す
模擬信号を入力するための入力端子ＩＮＰＵＴ１〜６
と、前記アプリケーションプログラムから前記模擬信号
に対応した動作信号を得るための出力端子ＯＵＴＰＵＴ
１〜６と、前記制御ロジックから前記模擬信号に対応し
た動作信号を得るための試験用端子ＴＥＳＴ１〜４とを
備えた。 【効果】 実際の制御対象のプロセス状態を考慮しなく
ても比較的単純なロジック単位で試験が可能となり、模
擬信号及びその期待値を簡単に作成することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、プラントを制
御、監視するデジタル制御装置に関するもので、特にア
プリケーショプログラムの試験、及び診断に関するもの
である。
御、監視するデジタル制御装置に関するもので、特にア
プリケーショプログラムの試験、及び診断に関するもの
である。
【０００２】
【従来の技術】従来のデジタル制御装置のアプリケーシ
ョプログラムは、制御対象を制御、監視する機能のみで
構成されており、アプリケーショプログラムの試験とし
ては、ハードウエア端子に実際の制御対象のプロセス状
態を示す模擬信号を入力し、設計どおりの機能を満足す
るかどうかを確認する必要があった。
ョプログラムは、制御対象を制御、監視する機能のみで
構成されており、アプリケーショプログラムの試験とし
ては、ハードウエア端子に実際の制御対象のプロセス状
態を示す模擬信号を入力し、設計どおりの機能を満足す
るかどうかを確認する必要があった。
【０００３】しかし、最近のアプリケーショプログラム
は複雑になり、実際の制御対象のプロセス状態を示す模
擬信号及びその動作信号の出力の期待値の作成に時間が
かかる上、誤動作箇所の検出に時間がかかるという問題
があった。
は複雑になり、実際の制御対象のプロセス状態を示す模
擬信号及びその動作信号の出力の期待値の作成に時間が
かかる上、誤動作箇所の検出に時間がかかるという問題
があった。
【０００４】従来のデジタル制御装置について図面を参
照しながら説明する。図５は、従来のデジタル制御装置
のアプリケーショプログラムの基本構造を示す図であ
る。
照しながら説明する。図５は、従来のデジタル制御装置
のアプリケーショプログラムの基本構造を示す図であ
る。
【０００５】図５において、ＩＮＰＵＴ１〜６はデジタ
ル制御装置に接続されたハードウエアの入力端子、ＯＵ
ＴＰＵＴ１〜６はデジタル制御装置に接続されたハード
ウエアの出力端子、１〜４はアプリケーションプログラ
ムの制御ロジックである。
ル制御装置に接続されたハードウエアの入力端子、ＯＵ
ＴＰＵＴ１〜６はデジタル制御装置に接続されたハード
ウエアの出力端子、１〜４はアプリケーションプログラ
ムの制御ロジックである。
【０００６】つぎに、従来のデジタル制御装置の動作に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【０００７】図５に示すように、入力端子ＩＮＰＵＴ１
〜６から実際の制御対象のプロセス状態信号が入力さ
れ、制御ロジック１〜４で演算され、出力端子ＯＵＴＰ
ＵＴ１〜６から制御信号等の動作信号が出力される。そ
して、アプリケーションプログラムは、このような複数
の制御ロジックを有する機能ブロックが何階層にも組み
合わされた構造になっている。
〜６から実際の制御対象のプロセス状態信号が入力さ
れ、制御ロジック１〜４で演算され、出力端子ＯＵＴＰ
ＵＴ１〜６から制御信号等の動作信号が出力される。そ
して、アプリケーションプログラムは、このような複数
の制御ロジックを有する機能ブロックが何階層にも組み
合わされた構造になっている。
【０００８】今、上記のように構成されたアプリケーシ
ョンプログラムの試験を行う場合、入力端子ＩＮＰＵＴ
１〜６に実際の制御対象のプロセス状態を示す模擬信号
を入力し、設計どおりの機能を満足するかどうかを確認
する必要があった。
ョンプログラムの試験を行う場合、入力端子ＩＮＰＵＴ
１〜６に実際の制御対象のプロセス状態を示す模擬信号
を入力し、設計どおりの機能を満足するかどうかを確認
する必要があった。
【０００９】
【発明が解決しようとする課題】上述したような従来の
デジタル制御装置では、アプリケーショプログラムが複
雑になった場合に、実際の制御対象のプロセス状態を示
す模擬信号及びその動作信号の出力の期待値の作成に時
間がかかる上、誤動作箇所の検出に時間がかかるという
問題点があった。
デジタル制御装置では、アプリケーショプログラムが複
雑になった場合に、実際の制御対象のプロセス状態を示
す模擬信号及びその動作信号の出力の期待値の作成に時
間がかかる上、誤動作箇所の検出に時間がかかるという
問題点があった。
【００１０】この発明は、前述した問題点を解決するた
めになされたもので、模擬信号及び期待値の作成時間を
短縮でき、誤動作箇所の検出時間を短縮することができ
るデジタル制御装置を得ることを目的とする。
めになされたもので、模擬信号及び期待値の作成時間を
短縮でき、誤動作箇所の検出時間を短縮することができ
るデジタル制御装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るデジタル
制御装置は、複数の機能ブロックから構成され、各機能
ブロックが複数の制御ロジックを有するアプリケーショ
ンプログラムへ実際の制御対象のプロセス状態を示す模
擬信号を入力するための入力端子と、前記アプリケーシ
ョンプログラムから前記模擬信号に対応した第１の動作
信号を得るための出力端子と、前記制御ロジックから前
記模擬信号に対応した第２の動作信号を得るための試験
用端子とを備えたものである。
制御装置は、複数の機能ブロックから構成され、各機能
ブロックが複数の制御ロジックを有するアプリケーショ
ンプログラムへ実際の制御対象のプロセス状態を示す模
擬信号を入力するための入力端子と、前記アプリケーシ
ョンプログラムから前記模擬信号に対応した第１の動作
信号を得るための出力端子と、前記制御ロジックから前
記模擬信号に対応した第２の動作信号を得るための試験
用端子とを備えたものである。
【００１２】また、この発明に係るデジタル制御装置
は、複数の機能ブロックから構成され、各機能ブロック
が複数の制御ロジックを有するアプリケーションプログ
ラムへ実際の制御対象のプロセス状態を示す模擬信号を
入力するための入力端子と、前記アプリケーションプロ
グラムから前記模擬信号に対応した第１の動作信号を得
るための出力端子と、前記制御ロジックから前記模擬信
号に対応した第２の動作信号を得るためのシフトレジス
タとを備えたものである。
は、複数の機能ブロックから構成され、各機能ブロック
が複数の制御ロジックを有するアプリケーションプログ
ラムへ実際の制御対象のプロセス状態を示す模擬信号を
入力するための入力端子と、前記アプリケーションプロ
グラムから前記模擬信号に対応した第１の動作信号を得
るための出力端子と、前記制御ロジックから前記模擬信
号に対応した第２の動作信号を得るためのシフトレジス
タとを備えたものである。
【００１３】さらに、この発明に係るデジタル制御装置
は、出力側が前記入力端子に接続され、かつ入力側が前
記出力端子、及び前記試験用端子に接続され、前記模擬
信号としてテストパターンを発生するパターンジェネレ
ータをさらに備えたものである。
は、出力側が前記入力端子に接続され、かつ入力側が前
記出力端子、及び前記試験用端子に接続され、前記模擬
信号としてテストパターンを発生するパターンジェネレ
ータをさらに備えたものである。
【００１４】またさらに、この発明に係るデジタル制御
装置は、出力側が前記入力端子に接続され、かつ入力側
が前記出力端子、及び前記試験用端子に接続され、前記
各端子の入出力信号をモニタするモニタ回路をさらに備
えたものである。
装置は、出力側が前記入力端子に接続され、かつ入力側
が前記出力端子、及び前記試験用端子に接続され、前記
各端子の入出力信号をモニタするモニタ回路をさらに備
えたものである。
【００１５】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１に係るデジタル制御装置について図面を参照しな
がら説明する。図１は、この発明の実施の形態１に係る
デジタル制御装置のアプリケーションプログラムの基本
構成を示す図である。なお、各図中、同一符号は同一又
は相当部分を示す。
形態１に係るデジタル制御装置について図面を参照しな
がら説明する。図１は、この発明の実施の形態１に係る
デジタル制御装置のアプリケーションプログラムの基本
構成を示す図である。なお、各図中、同一符号は同一又
は相当部分を示す。
【００１６】図１において、ＩＮＰＵＴ１〜６は実際の
制御対象のプロセス状態信号を入力する為のハードウエ
アの入力端子、ＯＵＴＰＵＴ１〜６はアプリケーション
プログラムの各ブロックからの制御信号等の動作信号を
出力する為のハードウエアの出力端子、１〜４は各機能
毎の演算ブロックである制御ロジック、ＴＥＳＴ１〜４
はハードウエア入出力端子の試験用端子である。入力端
子ＩＮＰＵＴ１〜６、出力端子ＯＵＴＰＵＴ１〜６、及
び試験用端子ＴＥＳＴ１〜４は、デジタル制御装置に接
続されたハードウエアの端子である。
制御対象のプロセス状態信号を入力する為のハードウエ
アの入力端子、ＯＵＴＰＵＴ１〜６はアプリケーション
プログラムの各ブロックからの制御信号等の動作信号を
出力する為のハードウエアの出力端子、１〜４は各機能
毎の演算ブロックである制御ロジック、ＴＥＳＴ１〜４
はハードウエア入出力端子の試験用端子である。入力端
子ＩＮＰＵＴ１〜６、出力端子ＯＵＴＰＵＴ１〜６、及
び試験用端子ＴＥＳＴ１〜４は、デジタル制御装置に接
続されたハードウエアの端子である。
【００１７】つぎに、この実施の形態１に係るデジタル
制御装置の動作について図面を参照しながら説明する。
制御装置の動作について図面を参照しながら説明する。
【００１８】まず始めに、制御ロジック１を試験する場
合を説明する。今、制御ロジック１が、３入力ＡＮＤゲ
ート、３入力ＯＲゲート、及びＳＲフリップフロップで
構成されている場合を考える。
合を説明する。今、制御ロジック１が、３入力ＡＮＤゲ
ート、３入力ＯＲゲート、及びＳＲフリップフロップで
構成されている場合を考える。
【００１９】まず、入力端子ＩＮＰＵＴ１〜３に、ハイ
（Ｈｉｇｈ）レベル、もしくはロー（Ｌｏｗ）レベルの
信号の組合せを入力し、ＳＲフリップフロップのセット
条件を入力する。
（Ｈｉｇｈ）レベル、もしくはロー（Ｌｏｗ）レベルの
信号の組合せを入力し、ＳＲフリップフロップのセット
条件を入力する。
【００２０】この場合、入力端子ＩＮＰＵＴ１〜３の全
てに、模擬信号としてハイレベルを入力したときは、３
入力ＡＮＤゲートの出力はハイレベルになり、ＳＲフリ
ップフロップのセット条件が整い、ＳＲフリップフロッ
プの出力はハイレベルとなり、そのハイレベルが動作信
号として試験用端子ＴＥＳＴ１に出力される。
てに、模擬信号としてハイレベルを入力したときは、３
入力ＡＮＤゲートの出力はハイレベルになり、ＳＲフリ
ップフロップのセット条件が整い、ＳＲフリップフロッ
プの出力はハイレベルとなり、そのハイレベルが動作信
号として試験用端子ＴＥＳＴ１に出力される。
【００２１】同様に、入力端子ＩＮＰＵＴ４〜６のいず
れかに、模擬信号としてハイレベルを入力したときは、
３入力ＯＲゲートの出力はハイレベルになり、ＳＲフリ
ップフロップのリセット条件が整い、ＳＲフリップフロ
ップの出力はローレベルとなり、そのローレベルが動作
信号として試験用端子ＴＥＳＴ１に出力される。
れかに、模擬信号としてハイレベルを入力したときは、
３入力ＯＲゲートの出力はハイレベルになり、ＳＲフリ
ップフロップのリセット条件が整い、ＳＲフリップフロ
ップの出力はローレベルとなり、そのローレベルが動作
信号として試験用端子ＴＥＳＴ１に出力される。
【００２２】また、制御ロジック１内の詳細ロジックに
ついては、３入力ＯＲゲートの出力端子を試験用端子Ｔ
ＥＳＴ２に出力することで、３入力ＯＲロジック単位で
試験が可能となる。
ついては、３入力ＯＲゲートの出力端子を試験用端子Ｔ
ＥＳＴ２に出力することで、３入力ＯＲロジック単位で
試験が可能となる。
【００２３】上記のように制御ロジック毎に試験用端子
を設けることで、実際の制御対象のプロセス状態を考慮
しなくても比較的単純なロジック単位で試験が可能とな
り、模擬信号及びその動作信号の出力の期待値の作成も
簡単に行えるようになる。
を設けることで、実際の制御対象のプロセス状態を考慮
しなくても比較的単純なロジック単位で試験が可能とな
り、模擬信号及びその動作信号の出力の期待値の作成も
簡単に行えるようになる。
【００２４】すなわち、この実施の形態１では、各制御
ロジック１〜４の入出力信号を実際のハードウエア端子
である試験用端子ＴＥＳＴ１〜４に出力するように構成
されており、比較的単純な機能単位の制御ロジック毎に
入出力端子を設けて各制御ロジック単位で試験が実施で
きるようにしたものである。
ロジック１〜４の入出力信号を実際のハードウエア端子
である試験用端子ＴＥＳＴ１〜４に出力するように構成
されており、比較的単純な機能単位の制御ロジック毎に
入出力端子を設けて各制御ロジック単位で試験が実施で
きるようにしたものである。
【００２５】実施の形態２．この発明の実施の形態２に
係るデジタル制御装置について図面を参照しながら説明
する。図２は、この発明の実施の形態２に係るデジタル
制御装置のアプリケーションプログラムの基本構成を示
す図である。
係るデジタル制御装置について図面を参照しながら説明
する。図２は、この発明の実施の形態２に係るデジタル
制御装置のアプリケーションプログラムの基本構成を示
す図である。
【００２６】図２において、５はシフトレジスタ、ＣＬ
ＯＣＫはシフトレジスタ５のクロック信号、ＴＥＳＴ１
はシフトレジスタ５に接続されたハードウエア入出力端
子の試験用端子である。
ＯＣＫはシフトレジスタ５のクロック信号、ＴＥＳＴ１
はシフトレジスタ５に接続されたハードウエア入出力端
子の試験用端子である。
【００２７】上記実施の形態１では、機能ブロック毎に
分割され回路入力されたアプリケーションプログラムの
各入出力信号を実際のハードウエア端子である試験用端
子ＴＥＳＴ１〜４に出力する場合について説明したが、
この実施の形態２では、図２に示すように、シフトレジ
スタ５を設けることで、試験用端子数を削減することが
可能となり、製作コストも低減できる。
分割され回路入力されたアプリケーションプログラムの
各入出力信号を実際のハードウエア端子である試験用端
子ＴＥＳＴ１〜４に出力する場合について説明したが、
この実施の形態２では、図２に示すように、シフトレジ
スタ５を設けることで、試験用端子数を削減することが
可能となり、製作コストも低減できる。
【００２８】実施の形態３．この発明の実施の形態３に
係るデジタル制御装置について図面を参照しながら説明
する。図３は、この発明の実施の形態３に係るデジタル
制御装置のアプリケーションプログラムの基本構成を示
す図である。
係るデジタル制御装置について図面を参照しながら説明
する。図３は、この発明の実施の形態３に係るデジタル
制御装置のアプリケーションプログラムの基本構成を示
す図である。
【００２９】図３において、６は入力端子ＩＮＰＵＴ１
〜６と、出力端子ＯＵＴＰＵＴ１〜６、及び試験用端子
ＴＥＳＴ１〜４とに接続され、所定のテストパターンを
発生し、各出力端子ＯＵＴＰＵＴ１〜６、ＴＥＳＴ１〜
４における出力値と上記所定のテストパターンに対応す
る期待値と比較する比較回路を備えたパターンジェネレ
ータである。
〜６と、出力端子ＯＵＴＰＵＴ１〜６、及び試験用端子
ＴＥＳＴ１〜４とに接続され、所定のテストパターンを
発生し、各出力端子ＯＵＴＰＵＴ１〜６、ＴＥＳＴ１〜
４における出力値と上記所定のテストパターンに対応す
る期待値と比較する比較回路を備えたパターンジェネレ
ータである。
【００３０】上記実施の形態１では、機能ブロック毎に
分割され回路入力されたアプリケーションプログラムの
各入出力信号を実際のハードウエア端子である試験用端
子ＴＥＳＴ１〜４に出力する場合について説明したが、
この実施の形態３では、図３に示すように、模擬信号及
びその動作信号の出力値の期待値を作成するパターンジ
ェネレータ６を設けることで、模擬信号及びその期待値
の作成も簡単に行えるようになる。
分割され回路入力されたアプリケーションプログラムの
各入出力信号を実際のハードウエア端子である試験用端
子ＴＥＳＴ１〜４に出力する場合について説明したが、
この実施の形態３では、図３に示すように、模擬信号及
びその動作信号の出力値の期待値を作成するパターンジ
ェネレータ６を設けることで、模擬信号及びその期待値
の作成も簡単に行えるようになる。
【００３１】比較的単純な制御ロジック単位で試験を行
う為、模擬信号及びその出力値の期待値の作成も容易で
あり、テストパターンの自動生成も可能である。また、
パターンジェネレータ６は、比較回路によって、模擬信
号の入力に対応した動作信号の出力値と、予め作成して
おいた期待値とが比較された結果を、記憶する記憶回路
や、比較結果を制御ロジック毎に表示する表示装置を備
えてもよい。
う為、模擬信号及びその出力値の期待値の作成も容易で
あり、テストパターンの自動生成も可能である。また、
パターンジェネレータ６は、比較回路によって、模擬信
号の入力に対応した動作信号の出力値と、予め作成して
おいた期待値とが比較された結果を、記憶する記憶回路
や、比較結果を制御ロジック毎に表示する表示装置を備
えてもよい。
【００３２】すなわち、この実施の形態３では、機能ブ
ロック毎に分割され回路入力されたアプリケーションプ
ログラムの各入力端子ＩＮＰＵＴ１〜６に、パターンジ
ェネレータ６によって発生したテストパターンを入力
し、その各出力端子ＯＵＴＰＵＴ１〜６、ＴＥＳＴ１〜
４における動作信号の出力値を期待値と比較する比較回
路を備えたものである。
ロック毎に分割され回路入力されたアプリケーションプ
ログラムの各入力端子ＩＮＰＵＴ１〜６に、パターンジ
ェネレータ６によって発生したテストパターンを入力
し、その各出力端子ＯＵＴＰＵＴ１〜６、ＴＥＳＴ１〜
４における動作信号の出力値を期待値と比較する比較回
路を備えたものである。
【００３３】実施の形態４．この発明の実施の形態４に
係るデジタル制御装置について図面を参照しながら説明
する。図４は、この発明の実施の形態４に係るデジタル
制御装置のアプリケーションプログラムの基本構成を示
す図である。
係るデジタル制御装置について図面を参照しながら説明
する。図４は、この発明の実施の形態４に係るデジタル
制御装置のアプリケーションプログラムの基本構成を示
す図である。
【００３４】図４において、７は入力端子ＩＮＰＵＴ１
〜６と、出力端子ＯＵＴＰＵＴ１〜６、及び試験用端子
ＴＥＳＴ１〜４とに接続され、機能ブロック毎に分割さ
れ回路入力されたアプリケーションプログラムの各入出
力端子をモニタし、オンラインで監視するモニタ回路で
ある。
〜６と、出力端子ＯＵＴＰＵＴ１〜６、及び試験用端子
ＴＥＳＴ１〜４とに接続され、機能ブロック毎に分割さ
れ回路入力されたアプリケーションプログラムの各入出
力端子をモニタし、オンラインで監視するモニタ回路で
ある。
【００３５】上記実施の形態１では、機能ブロック毎に
分割され回路入力されたアプリケーションプログラムの
各入出力信号を実際のハードウエア端子である試験用端
子ＴＥＳＴ１〜４に出力する場合について説明したが、
この実施の形態４では、図４に示すように、前記のよう
に構成されたアプリケーションプログラムの各入出力信
号をモニタするモニタ回路７を設けることで、各信号を
オンラインで監視して診断することが可能となり、誤動
作箇所の検出が容易となる。
分割され回路入力されたアプリケーションプログラムの
各入出力信号を実際のハードウエア端子である試験用端
子ＴＥＳＴ１〜４に出力する場合について説明したが、
この実施の形態４では、図４に示すように、前記のよう
に構成されたアプリケーションプログラムの各入出力信
号をモニタするモニタ回路７を設けることで、各信号を
オンラインで監視して診断することが可能となり、誤動
作箇所の検出が容易となる。
【００３６】
【発明の効果】この発明に係るデジタル制御装置は、以
上説明したとおり、複数の機能ブロックから構成され、
各機能ブロックが複数の制御ロジックを有するアプリケ
ーションプログラムへ実際の制御対象のプロセス状態を
示す模擬信号を入力するための入力端子と、前記アプリ
ケーションプログラムから前記模擬信号に対応した第１
の動作信号を得るための出力端子と、前記制御ロジック
から前記模擬信号に対応した第２の動作信号を得るため
の試験用端子とを備えたので、実際の制御対象のプロセ
ス状態を考慮しなくても比較的単純なロジック単位で試
験が可能となり、模擬信号及びその期待値を簡単に作成
することができるという効果を奏する。
上説明したとおり、複数の機能ブロックから構成され、
各機能ブロックが複数の制御ロジックを有するアプリケ
ーションプログラムへ実際の制御対象のプロセス状態を
示す模擬信号を入力するための入力端子と、前記アプリ
ケーションプログラムから前記模擬信号に対応した第１
の動作信号を得るための出力端子と、前記制御ロジック
から前記模擬信号に対応した第２の動作信号を得るため
の試験用端子とを備えたので、実際の制御対象のプロセ
ス状態を考慮しなくても比較的単純なロジック単位で試
験が可能となり、模擬信号及びその期待値を簡単に作成
することができるという効果を奏する。
【００３７】また、この発明に係るデジタル制御装置
は、以上説明したとおり、複数の機能ブロックから構成
され、各機能ブロックが複数の制御ロジックを有するア
プリケーションプログラムへ実際の制御対象のプロセス
状態を示す模擬信号を入力するための入力端子と、前記
アプリケーションプログラムから前記模擬信号に対応し
た第１の動作信号を得るための出力端子と、前記制御ロ
ジックから前記模擬信号に対応した第２の動作信号を得
るためのシフトレジスタとを備えたので、実際の制御対
象のプロセス状態を考慮しなくても比較的単純なロジッ
ク単位で試験が可能となり、模擬信号及びその期待値を
簡単に作成することができ、試験用端子の数を減らすこ
とができるという効果を奏する。
は、以上説明したとおり、複数の機能ブロックから構成
され、各機能ブロックが複数の制御ロジックを有するア
プリケーションプログラムへ実際の制御対象のプロセス
状態を示す模擬信号を入力するための入力端子と、前記
アプリケーションプログラムから前記模擬信号に対応し
た第１の動作信号を得るための出力端子と、前記制御ロ
ジックから前記模擬信号に対応した第２の動作信号を得
るためのシフトレジスタとを備えたので、実際の制御対
象のプロセス状態を考慮しなくても比較的単純なロジッ
ク単位で試験が可能となり、模擬信号及びその期待値を
簡単に作成することができ、試験用端子の数を減らすこ
とができるという効果を奏する。
【００３８】さらに、この発明に係るデジタル制御装置
は、以上説明したとおり、出力側が前記入力端子に接続
され、かつ入力側が前記出力端子、及び前記試験用端子
に接続され、前記模擬信号としてテストパターンを発生
するパターンジェネレータをさらに備えたので、実際の
制御対象のプロセス状態を考慮しなくても比較的単純な
ロジック単位で試験が可能となり、模擬信号及びその期
待値を簡単に作成することができるという効果を奏す
る。
は、以上説明したとおり、出力側が前記入力端子に接続
され、かつ入力側が前記出力端子、及び前記試験用端子
に接続され、前記模擬信号としてテストパターンを発生
するパターンジェネレータをさらに備えたので、実際の
制御対象のプロセス状態を考慮しなくても比較的単純な
ロジック単位で試験が可能となり、模擬信号及びその期
待値を簡単に作成することができるという効果を奏す
る。
【００３９】またさらに、この発明に係るデジタル制御
装置は、以上説明したとおり、出力側が前記入力端子に
接続され、かつ入力側が前記出力端子、及び前記試験用
端子に接続され、前記各端子の入出力信号をモニタする
モニタ回路をさらに備えたので、各信号をオンラインで
監視して診断することができるという効果を奏する。
装置は、以上説明したとおり、出力側が前記入力端子に
接続され、かつ入力側が前記出力端子、及び前記試験用
端子に接続され、前記各端子の入出力信号をモニタする
モニタ回路をさらに備えたので、各信号をオンラインで
監視して診断することができるという効果を奏する。
【図１】 この発明の実施の形態１に係るデジタル制御
装置のアプリケーションプログラムの構成を示す図であ
る。
装置のアプリケーションプログラムの構成を示す図であ
る。
【図２】 この発明の実施の形態２に係るデジタル制御
装置のアプリケーションプログラムの構成を示す図であ
る。
装置のアプリケーションプログラムの構成を示す図であ
る。
【図３】 この発明の実施の形態３に係るデジタル制御
装置のアプリケーションプログラムの構成を示す図であ
る。
装置のアプリケーションプログラムの構成を示す図であ
る。
【図４】 この発明の実施の形態４に係るデジタル制御
装置のアプリケーションプログラムの構成を示す図であ
る。
装置のアプリケーションプログラムの構成を示す図であ
る。
【図５】 従来のデジタル制御装置のアプリケーション
プログラムの構成を示す図である。
プログラムの構成を示す図である。
１ 制御ロジック、２ 制御ロジック、３ 制御ロジッ
ク、４ 制御ロジック、５ シフトレジスタ、６ パタ
ーンジェネレータ、７ モニタ回路。
ク、４ 制御ロジック、５ シフトレジスタ、６ パタ
ーンジェネレータ、７ モニタ回路。
Claims (4)
- 【請求項１】 複数の機能ブロックから構成され、各機
能ブロックが複数の制御ロジックを有するアプリケーシ
ョンプログラムへ実際の制御対象のプロセス状態を示す
模擬信号を入力するための入力端子と、 前記アプリケーションプログラムから前記模擬信号に対
応した第１の動作信号を得るための出力端子と、 前記制御ロジックから前記模擬信号に対応した第２の動
作信号を得るための試験用端子とを備えたことを特徴と
するデジタル制御装置。 - 【請求項２】 複数の機能ブロックから構成され、各機
能ブロックが複数の制御ロジックを有するアプリケーシ
ョンプログラムへ実際の制御対象のプロセス状態を示す
模擬信号を入力するための入力端子と、 前記アプリケーションプログラムから前記模擬信号に対
応した第１の動作信号を得るための出力端子と、 前記制御ロジックから前記模擬信号に対応した第２の動
作信号を得るためのシフトレジスタとを備えたことを特
徴とするデジタル制御装置。 - 【請求項３】 出力側が前記入力端子に接続され、かつ
入力側が前記出力端子、及び前記試験用端子に接続さ
れ、前記模擬信号としてテストパターンを発生するパタ
ーンジェネレータをさらに備えたことを特徴とする請求
項１記載のデジタル制御装置。 - 【請求項４】 出力側が前記入力端子に接続され、かつ
入力側が前記出力端子、及び前記試験用端子に接続さ
れ、前記各端子の入出力信号をモニタするモニタ回路を
さらに備えたことを特徴とする請求項１記載のデジタル
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252755A JP2003067034A (ja) | 2001-08-23 | 2001-08-23 | デジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252755A JP2003067034A (ja) | 2001-08-23 | 2001-08-23 | デジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003067034A true JP2003067034A (ja) | 2003-03-07 |
Family
ID=19081178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252755A Pending JP2003067034A (ja) | 2001-08-23 | 2001-08-23 | デジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003067034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277624A (ja) * | 2005-03-30 | 2006-10-12 | Ns Engineering Corp | データ照合装置及び方法 |
-
2001
- 2001-08-23 JP JP2001252755A patent/JP2003067034A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277624A (ja) * | 2005-03-30 | 2006-10-12 | Ns Engineering Corp | データ照合装置及び方法 |
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Legal Events
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|---|---|---|---|
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| A977 | Report on retrieval |
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