JP2003060086A - 半導体素子のビットライン形成方法 - Google Patents
半導体素子のビットライン形成方法Info
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- JP2003060086A JP2003060086A JP2002187086A JP2002187086A JP2003060086A JP 2003060086 A JP2003060086 A JP 2003060086A JP 2002187086 A JP2002187086 A JP 2002187086A JP 2002187086 A JP2002187086 A JP 2002187086A JP 2003060086 A JP2003060086 A JP 2003060086A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 工程を単純化させて半導体素子の生産性を向
上させることができる利点を有する半導体素子のビット
ライン形成方法を提供する。 【解決手段】 層間絶縁膜３０上にチタニウム層Ｔｉと
チタニウムナイトライド層ＴｉＮを順次に蒸着して金属
バリアー層を形成する段階と、金属バリアー層の上にタ
ングステンを７００〜１２００Åの厚さで蒸着する段階
と、タングステンが蒸着された結果物の上に第１ナイト
ライド膜６０を蒸着して反射防止膜４０を蒸着した後、
パターニングしてビットラインを形成する段階と、反射
防止膜４０上にタングステンの露出による酸化を防止す
るために第２ナイトライド膜７０を蒸着する段階と、第
２ナイトライド膜上７０に酸化膜８０を蒸着し、熱処理
を行ってコンタクトを安定化させる段階とを含む。
上させることができる利点を有する半導体素子のビット
ライン形成方法を提供する。 【解決手段】 層間絶縁膜３０上にチタニウム層Ｔｉと
チタニウムナイトライド層ＴｉＮを順次に蒸着して金属
バリアー層を形成する段階と、金属バリアー層の上にタ
ングステンを７００〜１２００Åの厚さで蒸着する段階
と、タングステンが蒸着された結果物の上に第１ナイト
ライド膜６０を蒸着して反射防止膜４０を蒸着した後、
パターニングしてビットラインを形成する段階と、反射
防止膜４０上にタングステンの露出による酸化を防止す
るために第２ナイトライド膜７０を蒸着する段階と、第
２ナイトライド膜上７０に酸化膜８０を蒸着し、熱処理
を行ってコンタクトを安定化させる段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のビット
ライン形成方法に関するもので、金属バリア層の蒸着
後、すぐにタングステンを蒸着し、ビットラインのパタ
ーンを形成した後、タングステンの露出による酸化を防
止するためにナイトライド膜を蒸着してビットラインを
保護した後、急速熱処理を施すことによってビットライ
ンのコンタクト抵抗を安定化させ、急速熱処理時に発生
するマイクロクラックによる追加ＴｉＮ蒸着工程を必要
としないので、工程を単純化させて半導体素子の生産性
を向上させることができる半導体素子のビットライン形
成方法に関するものである。
ライン形成方法に関するもので、金属バリア層の蒸着
後、すぐにタングステンを蒸着し、ビットラインのパタ
ーンを形成した後、タングステンの露出による酸化を防
止するためにナイトライド膜を蒸着してビットラインを
保護した後、急速熱処理を施すことによってビットライ
ンのコンタクト抵抗を安定化させ、急速熱処理時に発生
するマイクロクラックによる追加ＴｉＮ蒸着工程を必要
としないので、工程を単純化させて半導体素子の生産性
を向上させることができる半導体素子のビットライン形
成方法に関するものである。
【０００２】
【従来の技術】最近、半導体記憶素子において、特にＤ
ＲＡＭ(ダイナミック・ランダム・アクセス・メモリ)の
高集積化、超高速化に伴い高速で動作する素子の具現が
要求されている。この為には安定したコンタクト抵抗の
確保とビットライン及びワードラインの面抵抗(sheet r
esistance)の減少が切実に要求されている。この事によ
り、配線を行うことにおいては、低抵抗の物質を利用し
ようとする努力が続いている。例えば、ＤＲＡＭでワー
ドラインの場合、４メガＤＲＡＭの時代ではポリシリコ
ンを使用しており、１６メガＤＲＡＭの時代以後にはタ
ングステンシリサイドを使用していた。１ギガＤＲＡＭ
以上では、それよりも更に抵抗が低いチタニウムシリサ
イドやコバルトシリサイドなどを使用しようとする努力
が活発に進められており、更には、シリサイドより非常
に抵抗が低い、例えばタングステンのような純粋な金属
を活用する方案に対しても積極的に検討中である。
ＲＡＭ(ダイナミック・ランダム・アクセス・メモリ)の
高集積化、超高速化に伴い高速で動作する素子の具現が
要求されている。この為には安定したコンタクト抵抗の
確保とビットライン及びワードラインの面抵抗(sheet r
esistance)の減少が切実に要求されている。この事によ
り、配線を行うことにおいては、低抵抗の物質を利用し
ようとする努力が続いている。例えば、ＤＲＡＭでワー
ドラインの場合、４メガＤＲＡＭの時代ではポリシリコ
ンを使用しており、１６メガＤＲＡＭの時代以後にはタ
ングステンシリサイドを使用していた。１ギガＤＲＡＭ
以上では、それよりも更に抵抗が低いチタニウムシリサ
イドやコバルトシリサイドなどを使用しようとする努力
が活発に進められており、更には、シリサイドより非常
に抵抗が低い、例えばタングステンのような純粋な金属
を活用する方案に対しても積極的に検討中である。
【０００３】周知のように、ビットラインコンタクトが
形成される底層(sub-layer)では、周辺の回路領域の不
純物拡散領域(Ｎ型またはＰ型不純物領域)及びゲート電
極のタングステンシリサイド膜と活性領域のポリシリコ
ンパッドがある。このような相違する領域のコンタクト
抵抗を下げて漏電電流を防止するためには、それに適し
たバリアー物質が必要となるが、現在、一般に使われて
いるバリアー物質としてはチタニウム/チタニウム窒化
膜構造である。そしてビットライン物質としてはタング
ステンが使われている。
形成される底層(sub-layer)では、周辺の回路領域の不
純物拡散領域(Ｎ型またはＰ型不純物領域)及びゲート電
極のタングステンシリサイド膜と活性領域のポリシリコ
ンパッドがある。このような相違する領域のコンタクト
抵抗を下げて漏電電流を防止するためには、それに適し
たバリアー物質が必要となるが、現在、一般に使われて
いるバリアー物質としてはチタニウム/チタニウム窒化
膜構造である。そしてビットライン物質としてはタング
ステンが使われている。
【０００４】ここでチタニウムは後続の熱処理工程時に
下部に露出するシリコンと反応してチタニウムシリサイ
ドＴｉＳｉｘを形成して接触抵抗を向上させる役割を果
たし、チタニウム窒化膜は後続のタングステン蒸着時に
発生するフッ素ガスが底層に侵入して界面を不安定化さ
せることを防ぐ防止膜として使われている。
下部に露出するシリコンと反応してチタニウムシリサイ
ドＴｉＳｉｘを形成して接触抵抗を向上させる役割を果
たし、チタニウム窒化膜は後続のタングステン蒸着時に
発生するフッ素ガスが底層に侵入して界面を不安定化さ
せることを防ぐ防止膜として使われている。
【０００５】以下、添付した図面を参照しながら従来技
術による半導体素子のビットライン形成方法について説
明する。
術による半導体素子のビットライン形成方法について説
明する。
【０００６】図１ないし図７は従来技術による半導体素
子のビットライン形成方法を順次に示す断面図である。
子のビットライン形成方法を順次に示す断面図である。
【０００７】まず、図１に示すように、半導体基板１１
上に第１絶縁層１２を形成し、この第１絶縁層１２の所
定部位を除去して基板が露出するようにホールを形成す
る。そして、ホール内にポリシリコンを埋め込んでプラ
グ１３を形成した後、プラグ１３を含む第１絶縁層１２
上に第２絶縁層１４を形成し、その上部面を平坦化させ
る。
上に第１絶縁層１２を形成し、この第１絶縁層１２の所
定部位を除去して基板が露出するようにホールを形成す
る。そして、ホール内にポリシリコンを埋め込んでプラ
グ１３を形成した後、プラグ１３を含む第１絶縁層１２
上に第２絶縁層１４を形成し、その上部面を平坦化させ
る。
【０００８】次に、図２に示すように、ビットラインを
形成するためにプラグ１３が露出するように第２絶縁層
１４をエッチングしてトレンチを形成する。
形成するためにプラグ１３が露出するように第２絶縁層
１４をエッチングしてトレンチを形成する。
【０００９】この時、ライン幅はＤＵＶステッパーを使
用する場合０.２０〜０.２５μm程度の限界幅(Ｃｒｉｔ
ｉｃａｌ Ｄｉｍｅｎｔｉｏｎ)を有する。
用する場合０.２０〜０.２５μm程度の限界幅(Ｃｒｉｔ
ｉｃａｌ Ｄｉｍｅｎｔｉｏｎ)を有する。
【０００１０】ここで、ライン幅を更に狭くするために
は、トレンチを含む全面に側壁用の第３絶縁層１５を薄
く形成する。
は、トレンチを含む全面に側壁用の第３絶縁層１５を薄
く形成する。
【００１１】この時、第３絶縁層１５はステップカバレ
ージに優れた低圧蒸着方式で形成される。
ージに優れた低圧蒸着方式で形成される。
【００１２】図３に示すように、第３絶縁層１５の全面
にフォトレジスト１６を塗布した後、パターニングを行
う。
にフォトレジスト１６を塗布した後、パターニングを行
う。
【００１３】図４に示すように、パターニングしたフォ
トレジスト１６をマスクとして利用したエッチング工程
を行って、ビットラインコンタクト１７ａと半導体基板
１１が露出するコンタクホール１７ｂを形成する。
トレジスト１６をマスクとして利用したエッチング工程
を行って、ビットラインコンタクト１７ａと半導体基板
１１が露出するコンタクホール１７ｂを形成する。
【００１４】この時、エッチングはドライエッチング工
程で行う。
程で行う。
【００１５】図５は図４に示す‘Ａ'部分をより詳細に
示す図面である、図５はビットラインコンタクト１７ａ
を形成した後、このビットラインコンタクト１７ａ内の
自然酸化膜を除去するために洗浄工程を行うことを示
す。
示す図面である、図５はビットラインコンタクト１７ａ
を形成した後、このビットラインコンタクト１７ａ内の
自然酸化膜を除去するために洗浄工程を行うことを示
す。
【００１６】そして、ビットラインのコンタクト抵抗を
減らすためにビットラインコンタクト１７ａを含む全面
にチタニウム層Ｔｉとチタニウムナイトライド層ＴｉＮ
の積層膜からなるバリアー層１８を形成する。
減らすためにビットラインコンタクト１７ａを含む全面
にチタニウム層Ｔｉとチタニウムナイトライド層ＴｉＮ
の積層膜からなるバリアー層１８を形成する。
【００１７】続いて、基板１１とのコンタクト抵抗を最
小化するために、高温の熱処理を施してバリアー層１８
上にチタニウムシリサイド層(ＴｉＳｉ2)１９を形成す
る。
小化するために、高温の熱処理を施してバリアー層１８
上にチタニウムシリサイド層(ＴｉＳｉ2)１９を形成す
る。
【００１８】この時、チタニウムシリサイド層１９はビ
ットラインコンタクト１７ａ内のオーバーハング部位で
両側が互いに接触しないように形成する。
ットラインコンタクト１７ａ内のオーバーハング部位で
両側が互いに接触しないように形成する。
【００１９】次に、図６に示すように、チタニウムシリ
サイド層１９を含む全面にタングステン層２０を形成す
る。
サイド層１９を含む全面にタングステン層２０を形成す
る。
【００２０】続いて、図７に示すように、ＣＭＰ工程を
行ってバリアー層１８、チタニウムシリサイド層１９、
タングステン層２０からなるビットラインを形成する。
行ってバリアー層１８、チタニウムシリサイド層１９、
タングステン層２０からなるビットラインを形成する。
【００２１】しかし、このような従来技術でＴｉＳｉ2
を８００〜８５０℃の温度で急速熱処理する時に、Ｔｉ
Ｓｉ2が凝集されることを防止するために、熱処理の工
程以前にチタニウム層Ｔｉとチタニウムナイトライド層
ＴｉＮを連続で蒸着することになるが、この時、急激な
サーマルストレスによりチタニウムナイトライド層Ｔｉ
Ｎにマイクロクラックが生じて、後続のタングステンＷ
の蒸着時にフッ素ガスによる欠陥が発生する問題点があ
った。
を８００〜８５０℃の温度で急速熱処理する時に、Ｔｉ
Ｓｉ2が凝集されることを防止するために、熱処理の工
程以前にチタニウム層Ｔｉとチタニウムナイトライド層
ＴｉＮを連続で蒸着することになるが、この時、急激な
サーマルストレスによりチタニウムナイトライド層Ｔｉ
Ｎにマイクロクラックが生じて、後続のタングステンＷ
の蒸着時にフッ素ガスによる欠陥が発生する問題点があ
った。
【００２２】
【発明が解決しようとする課題】このような問題点を解
決するための本発明は、金属バリアー層の蒸着後、すぐ
にタングステンを蒸着し、ビットラインのパターンを形
成した後、タングステンの露出による酸化を防止するた
めにナイトライド膜を蒸着してビットラインを保護した
後、急速熱処理を施すことによってビットラインのコン
タクト抵抗を安定化させ、急速熱処理時に発生するマイ
クロクラックによる追加ＴｉＮ蒸着工程を必要としない
ので、工程を単純化させて半導体素子の生産性を向上さ
せることができる半導体素子のビットライン形成方法を
提供することを目的とする。
決するための本発明は、金属バリアー層の蒸着後、すぐ
にタングステンを蒸着し、ビットラインのパターンを形
成した後、タングステンの露出による酸化を防止するた
めにナイトライド膜を蒸着してビットラインを保護した
後、急速熱処理を施すことによってビットラインのコン
タクト抵抗を安定化させ、急速熱処理時に発生するマイ
クロクラックによる追加ＴｉＮ蒸着工程を必要としない
ので、工程を単純化させて半導体素子の生産性を向上さ
せることができる半導体素子のビットライン形成方法を
提供することを目的とする。
【００２３】
【課題を解決するための手段】前記のような目的を達成
するための本発明による半導体素子のビットライン形成
方法は、イオンの注入で半導体基板に不純物領域を形成
し、層間絶縁膜を蒸着した後トレンチエッチングでコン
タクホールを形成する段階と、前記コンタクホールの内
部に存在する自然酸化膜及びその他の不純物を洗浄工程
により除去する段階と、前記層間絶縁膜上にチタニウム
層Ｔｉとチタニウムナイトライド層ＴｉＮを順次に蒸着
して金属バリアー層を形成する段階と、前記金属バリア
ー層上にタングステンを蒸着する段階と、前記タングス
テンが蒸着された結果物の上に第１ナイトライド膜を蒸
着して反射防止膜を蒸着した後、パターニングしてビッ
トラインを形成する段階と、前記反射防止膜上にタング
ステンの露出による酸化を防止するために第２ナイトラ
イド膜を蒸着する段階と、前記第２ナイトライド膜上に
酸化膜を蒸着し、熱処理を行ってコンタクトを安定化さ
せる段階と、を含むことを特徴とする。
するための本発明による半導体素子のビットライン形成
方法は、イオンの注入で半導体基板に不純物領域を形成
し、層間絶縁膜を蒸着した後トレンチエッチングでコン
タクホールを形成する段階と、前記コンタクホールの内
部に存在する自然酸化膜及びその他の不純物を洗浄工程
により除去する段階と、前記層間絶縁膜上にチタニウム
層Ｔｉとチタニウムナイトライド層ＴｉＮを順次に蒸着
して金属バリアー層を形成する段階と、前記金属バリア
ー層上にタングステンを蒸着する段階と、前記タングス
テンが蒸着された結果物の上に第１ナイトライド膜を蒸
着して反射防止膜を蒸着した後、パターニングしてビッ
トラインを形成する段階と、前記反射防止膜上にタング
ステンの露出による酸化を防止するために第２ナイトラ
イド膜を蒸着する段階と、前記第２ナイトライド膜上に
酸化膜を蒸着し、熱処理を行ってコンタクトを安定化さ
せる段階と、を含むことを特徴とする。
【００２４】この時、前記チタニウム層Ｔｉとチタニウ
ムナイトライド層ＴｉＮは、大気への露出なしに連続的
に蒸着することがよい。
ムナイトライド層ＴｉＮは、大気への露出なしに連続的
に蒸着することがよい。
【００２５】更には、前記コンタクホールの内部に存在
する自然酸化膜及びその他の不純物を洗浄工程により除
去する段階は、３００:１のＢＯＥ溶液を利用すること
が望ましい。
する自然酸化膜及びその他の不純物を洗浄工程により除
去する段階は、３００:１のＢＯＥ溶液を利用すること
が望ましい。
【００２６】また、前記層間絶縁膜上に蒸着するチタニ
ウムＴｉは、その厚さが４０〜１００Åであることがよ
い。
ウムＴｉは、その厚さが４０〜１００Åであることがよ
い。
【００２７】なおかつ、前記層間絶縁膜上に蒸着するチ
タニウムナイトライド層ＴｉＮは、その厚さが２００〜
４００Åであることが望ましい。
タニウムナイトライド層ＴｉＮは、その厚さが２００〜
４００Åであることが望ましい。
【００２８】更に、前記金属バリアー層の上に蒸着させ
るタングステンは、その厚さが６００〜１５００Åであ
ることが望ましい。更にまた、タングステンの露出によ
る酸化を防止するために蒸着する第２ナイトライド膜
は、その厚さが３００〜５００Åであることがよいそし
て、前記酸化膜の蒸着後熱処理を行う段階は、８００〜
８７０℃の温度で１０〜３０秒間実施することが望まし
い。
るタングステンは、その厚さが６００〜１５００Åであ
ることが望ましい。更にまた、タングステンの露出によ
る酸化を防止するために蒸着する第２ナイトライド膜
は、その厚さが３００〜５００Åであることがよいそし
て、前記酸化膜の蒸着後熱処理を行う段階は、８００〜
８７０℃の温度で１０〜３０秒間実施することが望まし
い。
【発明の実施の形態】以下、添付図面を参照にしながら
本発明の望ましい実施の形態について詳細に説明する。
また、この発明ならびにそれ以外の関連目的と特徴は添
付図面に基づく次の説明と請求範囲中で指摘したその新
規事項を読めば明白である。
本発明の望ましい実施の形態について詳細に説明する。
また、この発明ならびにそれ以外の関連目的と特徴は添
付図面に基づく次の説明と請求範囲中で指摘したその新
規事項を読めば明白である。
【００２９】図８ないし図１２は本発明に係る半導体素
子のビットライン形成方法を順次に示す図面である。
子のビットライン形成方法を順次に示す図面である。
【００３０】まず、図８に示すように、イオンの注入で
半導体基板１０に不純物領域２０を形成し、層間絶縁膜
３０を蒸着した後トレンチエッチングでコンタクホール
を形成する。続いて、コンタクトホールの内部に存在す
る自然酸化膜及びその他の不純物を３００:１のＢＯＥ
溶液を利用した洗浄工程で除去し、チタニウム層Ｔｉと
チタニウムナイトライド層ＴｉＮを大気への露出なしに
連続で蒸着して金属バリアー層４０を形成する。
半導体基板１０に不純物領域２０を形成し、層間絶縁膜
３０を蒸着した後トレンチエッチングでコンタクホール
を形成する。続いて、コンタクトホールの内部に存在す
る自然酸化膜及びその他の不純物を３００:１のＢＯＥ
溶液を利用した洗浄工程で除去し、チタニウム層Ｔｉと
チタニウムナイトライド層ＴｉＮを大気への露出なしに
連続で蒸着して金属バリアー層４０を形成する。
【００３１】この時、チタニウム層Ｔｉは２００〜４０
０℃温度のチャンバーで２〜３０mＴｏｒｒ（１Ｔｏｒ
ｒ≒１．３３３×１０2Ｐａ）の蒸着圧力で４０〜１０
０Åの厚さになるように蒸着する。
０℃温度のチャンバーで２〜３０mＴｏｒｒ（１Ｔｏｒ
ｒ≒１．３３３×１０2Ｐａ）の蒸着圧力で４０〜１０
０Åの厚さになるように蒸着する。
【００３２】また、チタニウムナイトライド層ＴｉＮは
２００〜４００℃温度のチャンバーで１５〜３０mＴｏ
ｒｒ（１Ｔｏｒｒ≒１．３３３×１０2Ｐａ）の蒸着圧
力で２００〜４００Åの厚さになるように蒸着する。
２００〜４００℃温度のチャンバーで１５〜３０mＴｏ
ｒｒ（１Ｔｏｒｒ≒１．３３３×１０2Ｐａ）の蒸着圧
力で２００〜４００Åの厚さになるように蒸着する。
【００３３】続いて、図９に示すようにタングステン５
０を７００〜１２００Åの厚さに蒸着して、図１０に示
すように第１ナイトライド膜６０を蒸着して、反射防止
膜(不図示)を蒸着した後、レジストパターン(不図示)を
利用してフォトリソグラフィ工程を経てビットラインを
形成する。
０を７００〜１２００Åの厚さに蒸着して、図１０に示
すように第１ナイトライド膜６０を蒸着して、反射防止
膜(不図示)を蒸着した後、レジストパターン(不図示)を
利用してフォトリソグラフィ工程を経てビットラインを
形成する。
【００３４】続いて、図１１に示すように露出によるタ
ングステンの酸化を防止するために第２ナイトライド膜
７０を３００〜５００Åの厚さに蒸着した後、図１２に
示すようにビットライン間の絶縁及び後続の平坦化のた
めに、高密度プラズマ方式でＨＤＰ酸化膜８０を蒸着
し、急速熱処理を用いて８００〜８７０℃の温度で１０
〜３０秒間熱処理を行ってコンタクトを安定化させる。
ングステンの酸化を防止するために第２ナイトライド膜
７０を３００〜５００Åの厚さに蒸着した後、図１２に
示すようにビットライン間の絶縁及び後続の平坦化のた
めに、高密度プラズマ方式でＨＤＰ酸化膜８０を蒸着
し、急速熱処理を用いて８００〜８７０℃の温度で１０
〜３０秒間熱処理を行ってコンタクトを安定化させる。
【００３５】図１３は従来技術と本発明に係るビットラ
インコンタクトを比較したグラフである。
インコンタクトを比較したグラフである。
【００３６】ここに示すようにタングステンビットライ
ンのパターニング後、急速熱処理時にコンタクト抵抗が
従来に比べて若干大きくなるが、工程段階の減少による
装備投資の減少及び生産性の増大が期待できる。
ンのパターニング後、急速熱処理時にコンタクト抵抗が
従来に比べて若干大きくなるが、工程段階の減少による
装備投資の減少及び生産性の増大が期待できる。
【００３７】
【発明の効果】本発明によれば、金属バリアー層の蒸着
後、すぐにタングステンを蒸着し、ビットラインのパタ
ーンを形成した後、タングステンの露出による酸化を防
止するためにナイトライド膜を蒸着してビットラインを
保護した後、急速熱処理を施すことによってビットライ
ンのコンタクト抵抗を安定化させ、急速熱処理時に発生
するマイクロクラックによる追加ＴｉＮ蒸着工程を必要
としないので、工程を単純化させて半導体素子の生産性
を向上させることができる利点がある。
後、すぐにタングステンを蒸着し、ビットラインのパタ
ーンを形成した後、タングステンの露出による酸化を防
止するためにナイトライド膜を蒸着してビットラインを
保護した後、急速熱処理を施すことによってビットライ
ンのコンタクト抵抗を安定化させ、急速熱処理時に発生
するマイクロクラックによる追加ＴｉＮ蒸着工程を必要
としないので、工程を単純化させて半導体素子の生産性
を向上させることができる利点がある。
【図１】 従来技術による半導体素子のビットライン形
成方法を順次に示す断面図である。
成方法を順次に示す断面図である。
【図２】 従来技術による半導体素子のビットライン形
成方法を順次に示す断面図である。
成方法を順次に示す断面図である。
【図３】 従来技術による半導体素子のビットライン形
成方法を順次に示す断面図である。
成方法を順次に示す断面図である。
【図４】 従来技術による半導体素子のビットライン形
成方法を順次に示す断面図である。
成方法を順次に示す断面図である。
【図５】 従来技術による半導体素子のビットライン形
成方法を順次に示す断面図である。
成方法を順次に示す断面図である。
【図６】 従来技術による半導体素子のビットライン形
成方法を順次に示す断面図である。
成方法を順次に示す断面図である。
【図７】 従来技術による半導体素子のビットライン形
成方法を順次に示す断面図である。
成方法を順次に示す断面図である。
【図８】 本発明に係る半導体素子のビットライン形成
方法を順次に示す図面である。
方法を順次に示す図面である。
【図９】 本発明に係る半導体素子のビットライン形成
方法を順次に示す図面である。
方法を順次に示す図面である。
【図１０】 本発明に係る半導体素子のビットライン形
成方法を順次に示す図面である。
成方法を順次に示す図面である。
【図１１】 本発明に係る半導体素子のビットライン形
成方法を順次に示す図面である。
成方法を順次に示す図面である。
【図１２】 本発明に係る半導体素子のビットライン形
成方法を順次に示す図面である。
成方法を順次に示す図面である。
【図１３】 従来技術と本発明に係るビットラインコン
タクトを比較したグラフである。
タクトを比較したグラフである。
１０ 半導体基板、２０ 不純物領域、３０ 層間絶縁
膜、４０ 反射防止膜、５０ タングステン、６０ 第
１ナイトライド膜、７０ 第２ナイトライド膜 ８０ ＨＤＰ酸化膜。
膜、４０ 反射防止膜、５０ タングステン、６０ 第
１ナイトライド膜、７０ 第２ナイトライド膜 ８０ ＨＤＰ酸化膜。
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(72)発明者 イン チョル リュー
大韓民国 ソウル カンドン−グ サンギ
ル−ドン 121 ゴヅクジュゴン アパー
トメント 308−207
Ｆターム(参考） 4M104 BB14 CC01 DD22 DD23 DD34
DD78
5F033 HH18 HH19 HH33 JJ01 JJ18
JJ19 JJ33 KK01 MM08 MM11
MM13 NN06 NN07 PP15 QQ02
QQ20 QQ37 QQ73 QQ92 QQ94
QQ98 RR04 SS15 WW02 WW03
WW04 XX09 XX20 XX33
5F083 AD00 GA28 JA19 JA39 JA40
KA05 MA05 MA06 MA20 PR22
PR34
Claims (8)
- 【請求項１】 イオンの注入で半導体基板に不純物領域
を形成し、層間絶縁膜を蒸着した後トレンチエッチング
でコンタクホールを形成する段階と、 前記コンタクホールの内部に存在する自然酸化膜及びそ
の他の不純物を洗浄工程により除去する段階と、 前記層間絶縁膜上にチタニウム層(Ｔｉ)とチタニウムナ
イトライド層(ＴｉＮ)を順次に蒸着して金属バリアー層
を形成する段階と、 前記金属バリア層上にタングステンを蒸着する段階と、 前記タングステンが蒸着された結果物の上に第１ナイト
ライド膜を蒸着して反射防止膜を蒸着した後、パターニ
ングしてビットラインを形成する段階と、前記反射防止
膜上にタングステンの露出による酸化を防止するために
第２ナイトライド膜を蒸着する段階と、 前記第２ナイトライド膜上に酸化膜を蒸着し、熱処理を
行ってコンタクトを安定化させる段階と、 を含むことを特徴とする半導体素子のビットライン形成
方法。 - 【請求項２】 前記チタニウム層とチタニウムナイトラ
イド層は、大気への露出なしに連続的に蒸着することを
特徴とする請求項１に記載の半導体素子のビットライン
形成方法。 - 【請求項３】 前記コンタクホールの内部に存在する自
然酸化膜及びその他の不純物を洗浄工程により除去する
段階は、３００:１のＢＯＥ溶液を利用することを特徴
とする請求項１に記載の半導体素子のビットライン形成
方法。 - 【請求項４】 前記層間絶縁膜上に蒸着するチタニウム
層は、その厚さが４０〜１００Åであることを特徴とす
る請求項１に記載の半導体素子のビットライン形成方
法。 - 【請求項５】 前記層間絶縁膜上に蒸着するチタニウム
ナイトライド層は、その厚さが２００〜４００Åである
ことを特徴とする請求項１に記載の半導体素子のビット
ライン形成方法。 - 【請求項６】 前記金属バリア層上に蒸着するタングス
テンは、その厚さが６００〜１５００Åであることを特
徴とする請求項１に記載の半導体素子のビットライン形
成方法。 - 【請求項７】 タングステンの露出による酸化を防止す
るために蒸着する第２ナイトライド膜は、その厚さが３
００〜５００Åであることを特徴とする請求項１に記載
の半導体素子のビットライン形成方法。 - 【請求項８】 前記酸化膜を蒸着した後、熱処理を行う
段階は、８００〜８７０℃の温度で１０〜３０秒間実施
することを特徴とする請求項１に記載の半導体素子のビ
ットライン形成方法。
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