JP2003060064A - Ｍｏｓｆｅｔ、半導体装置及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ、半導体装置及びその製造方法Info
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 占有面積を最小限に抑えながら、オフ特性を
向上させるとともに、駆動性能の低下を有効に抑えるこ
とができるＭＯＳＦＥＴを提供することを目的とする。 【解決手段】 第１導電型半導体基板上に形成されたゲ
ート電極と、該ゲート電極に隣接し、前記半導体基板表
面に形成されたトレンチ内に埋め込み形成されたトレン
チゲート電極とを有し、それぞれのゲート入力に対して
ＡＮＤ論理を出力するＭＯＳＦＥＴであって、前記ゲー
ト電極直下の不純物濃度が、トレンチゲート電極直下の
不純物濃度よりも高く設定されているＭＯＳＦＥＴ。
向上させるとともに、駆動性能の低下を有効に抑えるこ
とができるＭＯＳＦＥＴを提供することを目的とする。 【解決手段】 第１導電型半導体基板上に形成されたゲ
ート電極と、該ゲート電極に隣接し、前記半導体基板表
面に形成されたトレンチ内に埋め込み形成されたトレン
チゲート電極とを有し、それぞれのゲート入力に対して
ＡＮＤ論理を出力するＭＯＳＦＥＴであって、前記ゲー
ト電極直下の不純物濃度が、トレンチゲート電極直下の
不純物濃度よりも高く設定されているＭＯＳＦＥＴ。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ、半
導体装置及びその製造方法に関し、より詳細には、２つ
のゲート電圧でオン／オフ制御可能であり、ゲート入力
に対してＡＮＤ論理を出力するＭＯＳＦＥＴ，半導体装
置及びその製造方法に関する。
導体装置及びその製造方法に関し、より詳細には、２つ
のゲート電圧でオン／オフ制御可能であり、ゲート入力
に対してＡＮＤ論理を出力するＭＯＳＦＥＴ，半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＭＯＳ
トランジスタやメモリセル等の半導体装置は、高集積化
実現のために、J．R．Brewsの提案によるスケーリング
則に従って微細化されてきた。しかし、微細化が進むに
つれて実際のデバイスではゲート絶縁膜の薄膜化による
絶縁膜のリーク電流や、ソース／ドレイン拡散層の接合
探さ（Ｘｊ）を浅くすることによる拡散抵抗の増加、シ
ョートチャネル効果によるソース／ドレイン間のパンチ
スルー耐圧の低下等が発生し、微細化に対して大きな課
題となっている。
トランジスタやメモリセル等の半導体装置は、高集積化
実現のために、J．R．Brewsの提案によるスケーリング
則に従って微細化されてきた。しかし、微細化が進むに
つれて実際のデバイスではゲート絶縁膜の薄膜化による
絶縁膜のリーク電流や、ソース／ドレイン拡散層の接合
探さ（Ｘｊ）を浅くすることによる拡散抵抗の増加、シ
ョートチャネル効果によるソース／ドレイン間のパンチ
スルー耐圧の低下等が発生し、微細化に対して大きな課
題となっている。
【０００３】そこで、図１５に示すように、半導体基板
２１上に、深さ０．４〜０．６μｍ程度のトレンチ内に
ゲート絶縁膜２２を介してゲート電極２３を配置して実
効チャネル長を長くしながら、平面的なチャネル長を短
くすると共に、少なくともソース領域２４又はドレイン
領域２５下方に、半導体基板１と同じ導電型で基板の不
純物濃度よりも高濃度に設定された高濃度領域２６を形
成することにより、ショートチャネル効果を抑制するこ
とができる半導体装置が提案されている（特開平５−１
０２４８０号公報）。なお、高濃度領域２６はパンチス
ルーストッパー用拡散領域として働き、図１５中の点線
部分で濃度のピーク値を有している。また、チャネル領
域は、高濃度領域２６より深くトレンチを形成すること
により、低濃度の領域に形成されることになる。これに
より、ソース領域２４及びドレイン領域２５からの空乏
層の伸びを抑制してパンチスルー耐圧を向上させること
ができる。
２１上に、深さ０．４〜０．６μｍ程度のトレンチ内に
ゲート絶縁膜２２を介してゲート電極２３を配置して実
効チャネル長を長くしながら、平面的なチャネル長を短
くすると共に、少なくともソース領域２４又はドレイン
領域２５下方に、半導体基板１と同じ導電型で基板の不
純物濃度よりも高濃度に設定された高濃度領域２６を形
成することにより、ショートチャネル効果を抑制するこ
とができる半導体装置が提案されている（特開平５−１
０２４８０号公報）。なお、高濃度領域２６はパンチス
ルーストッパー用拡散領域として働き、図１５中の点線
部分で濃度のピーク値を有している。また、チャネル領
域は、高濃度領域２６より深くトレンチを形成すること
により、低濃度の領域に形成されることになる。これに
より、ソース領域２４及びドレイン領域２５からの空乏
層の伸びを抑制してパンチスルー耐圧を向上させること
ができる。
【０００４】この半導体装置では、パンチスルーストッ
パー用拡散領域を形成するために、図１５の点線で示し
た深さに不純物濃度がピーク値をとるようにボロンイオ
ンを注入すると、拡散係数が大きいため、半導体基板１
の深さ方向に向けてボロンイオンが拡散する。よって、
トレンチをある程度以上に深くしなければ、全チャネル
領域にわたって基板と同じ導電型の不純物の濃度が高く
なり、チャネル領域における不純物による散乱が原因で
ある移動度の低下が生じ、駆動電流が減少するという課
題がある。したがって、駆動電流を大きくするために
は、トレンチを深く形成しなければならないという問題
が生じる。また、このような半導体装置を用いてＡＮＤ
回路を構成する場合には、図１６に示したように、接続
する２つのトランジスタの間に拡散領域２７を配置する
必要があり、占有面積が大きくなるという問題が生じ
る。
パー用拡散領域を形成するために、図１５の点線で示し
た深さに不純物濃度がピーク値をとるようにボロンイオ
ンを注入すると、拡散係数が大きいため、半導体基板１
の深さ方向に向けてボロンイオンが拡散する。よって、
トレンチをある程度以上に深くしなければ、全チャネル
領域にわたって基板と同じ導電型の不純物の濃度が高く
なり、チャネル領域における不純物による散乱が原因で
ある移動度の低下が生じ、駆動電流が減少するという課
題がある。したがって、駆動電流を大きくするために
は、トレンチを深く形成しなければならないという問題
が生じる。また、このような半導体装置を用いてＡＮＤ
回路を構成する場合には、図１６に示したように、接続
する２つのトランジスタの間に拡散領域２７を配置する
必要があり、占有面積が大きくなるという問題が生じ
る。
【０００５】
【課題を解決するための手段】本発明によれば、第１導
電型半導体基板上に形成されたゲート電極と、該ゲート
電極に隣接し、前記半導体基板表面に形成されたトレン
チ内に埋め込み形成されたトレンチゲート電極とを有
し、それぞれのゲート入力に対してＡＮＤ論理を出力す
るＭＯＳＦＥＴであって、前記ゲート電極直下の不純物
濃度が、トレンチゲート電極直下の不純物濃度よりも高
く設定されているＭＯＳＦＥＴが提供される。
電型半導体基板上に形成されたゲート電極と、該ゲート
電極に隣接し、前記半導体基板表面に形成されたトレン
チ内に埋め込み形成されたトレンチゲート電極とを有
し、それぞれのゲート入力に対してＡＮＤ論理を出力す
るＭＯＳＦＥＴであって、前記ゲート電極直下の不純物
濃度が、トレンチゲート電極直下の不純物濃度よりも高
く設定されているＭＯＳＦＥＴが提供される。
【０００６】また、本発明によれば、（a）第１導電型
半導体基板に第１導電型不純物をイオン注入し、（b）
前記半導体基板上にゲート絶縁膜、第１導電膜及び絶縁
膜を順次積層し、（c）該絶縁膜上に所定の形状を有す
るレジストパターンを形成し、（d）該レジストパター
ンをマスクとして前記絶縁膜、第１導電膜及びゲート絶
縁膜をエッチングし、さらに半導体基板にトレンチを形
成し、（e）前記絶縁膜上に所定形状のレジストパター
ンを形成し、（f）該レジストパターンをマスクとし
て、前記絶縁膜及び第１導電膜をパターニングしてゲー
ト電極を形成し、（g）前記トレンチにトレンチゲート
絶縁膜を形成し、（h）前記トレンチを含む半導体基板
上に第２導電膜を堆積し、（i）該第２導電膜をエッチ
バックして、トレンチ内に第２導電膜を埋め込むことに
よりトレンチゲート電極を形成し、（j）前記半導体基
板に前記ゲート電極及びトレンチゲート電極をマスクと
して用いて第２導電型不純物をイオン注入し、（k）前
記半導体基板に活性化アニールを行ってソース／ドレイ
ン領域、高濃度不純物拡散層を形成する半導体装置の製
造方法が提供される。
半導体基板に第１導電型不純物をイオン注入し、（b）
前記半導体基板上にゲート絶縁膜、第１導電膜及び絶縁
膜を順次積層し、（c）該絶縁膜上に所定の形状を有す
るレジストパターンを形成し、（d）該レジストパター
ンをマスクとして前記絶縁膜、第１導電膜及びゲート絶
縁膜をエッチングし、さらに半導体基板にトレンチを形
成し、（e）前記絶縁膜上に所定形状のレジストパター
ンを形成し、（f）該レジストパターンをマスクとし
て、前記絶縁膜及び第１導電膜をパターニングしてゲー
ト電極を形成し、（g）前記トレンチにトレンチゲート
絶縁膜を形成し、（h）前記トレンチを含む半導体基板
上に第２導電膜を堆積し、（i）該第２導電膜をエッチ
バックして、トレンチ内に第２導電膜を埋め込むことに
よりトレンチゲート電極を形成し、（j）前記半導体基
板に前記ゲート電極及びトレンチゲート電極をマスクと
して用いて第２導電型不純物をイオン注入し、（k）前
記半導体基板に活性化アニールを行ってソース／ドレイ
ン領域、高濃度不純物拡散層を形成する半導体装置の製
造方法が提供される。
【０００７】
【発明の実施の形態】本発明のＭＯＳＦＥＴは、主とし
て、第１導電型半導体基板と、この上に形成されたゲー
ト電極と、半導体基板表面に形成されたトレンチ内に埋
め込み形成されたトレンチゲート電極と、ソース／ドレ
イン領域とから構成される。第１導電型半導体基板は、
通常、半導体装置が形成される基板であれば特に限定さ
れるものではなく、元素半導体基板、化合物半導体基
板、いわゆるＳＯＩ基板等のどのような基板でも使用す
ることができる。また、第１導電型とは、ｎ型又はｐ型
を意味し、その不純物濃度は、通常基板として使用され
る程度に設定されていることが好ましい。
て、第１導電型半導体基板と、この上に形成されたゲー
ト電極と、半導体基板表面に形成されたトレンチ内に埋
め込み形成されたトレンチゲート電極と、ソース／ドレ
イン領域とから構成される。第１導電型半導体基板は、
通常、半導体装置が形成される基板であれば特に限定さ
れるものではなく、元素半導体基板、化合物半導体基
板、いわゆるＳＯＩ基板等のどのような基板でも使用す
ることができる。また、第１導電型とは、ｎ型又はｐ型
を意味し、その不純物濃度は、通常基板として使用され
る程度に設定されていることが好ましい。
【０００８】半導体基板上には、通常ゲート絶縁膜を介
して形成されたゲート電極が配置しており、さらにその
ゲート電極に隣接して半導体基板表面に形成されたトレ
ンチ内に、通常トレンチゲート絶縁膜を介して埋め込み
形成されたトレンチゲート電極が配置している。ゲート
絶縁膜及びトレンチゲート絶縁膜は、通常のＭＯＳＦＥ
Ｔにおいてゲート絶縁膜として機能し得る材料、膜厚で
あれば、特に限定されない。また、ゲート電極及びトレ
ンチゲート電極は、通常のＭＯＳＦＥＴにおいてゲート
電極として機能し得る材料、膜厚、形状で形成されてい
るものであれば特に限定されない。例えば、アルミニウ
ム、銅、ニッケル、白金、タンタル、チタン、タングス
テン等の金属又は合金、ポリシリコン、これらの金属と
のシリサイド、ポリサイド等が挙げられる。膜厚は、得
ようとするＭＯＳＦＥＴの特性、印加電圧等により適宜
調整することができ、特にトレンチゲート電極は、半導
体基板表面に形成されるトレンチの深さによって適宜調
整することができる。具体的には、ゲート電極は２０〜
１００ｎｍ程度、トレンチゲート電極は１００〜５００
ｎｍ程度の膜厚が挙げられる。これらのゲート電極及び
トレンチゲート電極は、それぞれのゲート入力に対し
て、ＡＮＤ論理を出力するように配置していることが好
ましく、直接接触せず、例えば、ゲート絶縁膜又はトレ
ンチゲート絶縁膜等の絶縁膜を介して、あるいは両者が
導通しない程度に分離した状態で、電気的に接続される
ように配置していることが好ましい。
して形成されたゲート電極が配置しており、さらにその
ゲート電極に隣接して半導体基板表面に形成されたトレ
ンチ内に、通常トレンチゲート絶縁膜を介して埋め込み
形成されたトレンチゲート電極が配置している。ゲート
絶縁膜及びトレンチゲート絶縁膜は、通常のＭＯＳＦＥ
Ｔにおいてゲート絶縁膜として機能し得る材料、膜厚で
あれば、特に限定されない。また、ゲート電極及びトレ
ンチゲート電極は、通常のＭＯＳＦＥＴにおいてゲート
電極として機能し得る材料、膜厚、形状で形成されてい
るものであれば特に限定されない。例えば、アルミニウ
ム、銅、ニッケル、白金、タンタル、チタン、タングス
テン等の金属又は合金、ポリシリコン、これらの金属と
のシリサイド、ポリサイド等が挙げられる。膜厚は、得
ようとするＭＯＳＦＥＴの特性、印加電圧等により適宜
調整することができ、特にトレンチゲート電極は、半導
体基板表面に形成されるトレンチの深さによって適宜調
整することができる。具体的には、ゲート電極は２０〜
１００ｎｍ程度、トレンチゲート電極は１００〜５００
ｎｍ程度の膜厚が挙げられる。これらのゲート電極及び
トレンチゲート電極は、それぞれのゲート入力に対し
て、ＡＮＤ論理を出力するように配置していることが好
ましく、直接接触せず、例えば、ゲート絶縁膜又はトレ
ンチゲート絶縁膜等の絶縁膜を介して、あるいは両者が
導通しない程度に分離した状態で、電気的に接続される
ように配置していることが好ましい。
【０００９】ゲート電極直下の半導体基板表面の第１導
電型の不純物濃度は、トレンチゲート電極直下の半導体
基板における第１導電型の不純物濃度よりも高く設定さ
れている。この場合、ゲート電極直下の半導体基板表面
にのみ、第１導電型の不純物を導入してもよいし、第１
導電型の半導体基板自体の第１導電型の不純物濃度を、
表面においては高く、表面から深さ方向にいくにつれて
低くなるように設定したものでもよい。また、トレンチ
ゲート電極直下の半導体基板において、第２導電型の不
純物を導入することにより、第１導電型の不純物による
導電型を相殺し、結果的に第１導電型の不純物濃度を低
くしてもよい。ゲート電極直下の不純物濃度は、トレン
チゲート電極直下の不純物濃度よりも高ければ、その程
度は特に限定されないが、例えば、１．５倍、２倍、
２．５倍、３倍程度以上が挙げられ、３．３倍程度以上
が好ましく、３．８倍程度、４倍程度以上がより好まし
い。具体的には、ゲート電極直下の不純物濃度が、２×
１０17／ｃｍ3以上、より好ましくは２．２×１０17／
ｃｍ3以上、２．６×１０17／ｃｍ3以上、２．８×１０
17／ｃｍ3以上がさらに好ましい。また、トレンチゲー
ト電極直下の不純物濃度が１×１０17／ｃｍ3未満、９
×１０17／ｃｍ3未満、８×１０17／ｃｍ3未満であるこ
とが好ましい。なお、トレンチゲート電極直下の半導体
基板に第２導電型の不純物を導入して第１導電型の不純
物濃度を低くする場合には、トレンチゲート電極底部付
近の第１導電型半導体基板に、この領域の第１導電型不
純物濃度の９０％以下の濃度の第２導電型不純物を導入
することが適当である。
電型の不純物濃度は、トレンチゲート電極直下の半導体
基板における第１導電型の不純物濃度よりも高く設定さ
れている。この場合、ゲート電極直下の半導体基板表面
にのみ、第１導電型の不純物を導入してもよいし、第１
導電型の半導体基板自体の第１導電型の不純物濃度を、
表面においては高く、表面から深さ方向にいくにつれて
低くなるように設定したものでもよい。また、トレンチ
ゲート電極直下の半導体基板において、第２導電型の不
純物を導入することにより、第１導電型の不純物による
導電型を相殺し、結果的に第１導電型の不純物濃度を低
くしてもよい。ゲート電極直下の不純物濃度は、トレン
チゲート電極直下の不純物濃度よりも高ければ、その程
度は特に限定されないが、例えば、１．５倍、２倍、
２．５倍、３倍程度以上が挙げられ、３．３倍程度以上
が好ましく、３．８倍程度、４倍程度以上がより好まし
い。具体的には、ゲート電極直下の不純物濃度が、２×
１０17／ｃｍ3以上、より好ましくは２．２×１０17／
ｃｍ3以上、２．６×１０17／ｃｍ3以上、２．８×１０
17／ｃｍ3以上がさらに好ましい。また、トレンチゲー
ト電極直下の不純物濃度が１×１０17／ｃｍ3未満、９
×１０17／ｃｍ3未満、８×１０17／ｃｍ3未満であるこ
とが好ましい。なお、トレンチゲート電極直下の半導体
基板に第２導電型の不純物を導入して第１導電型の不純
物濃度を低くする場合には、トレンチゲート電極底部付
近の第１導電型半導体基板に、この領域の第１導電型不
純物濃度の９０％以下の濃度の第２導電型不純物を導入
することが適当である。
【００１０】本発明のＭＯＳＦＥＴにおいては、ゲート
電極の一端とトレンチゲート電極の他端とに、つまり、
ゲート電極及びトレンチゲート電極の両端部に、ソース
／ドレイン領域が形成されている。ソース／ドレイン領
域は、ゲート電極及びトレンチゲート電極に対して自己
整合的に形成されていることが好ましく、その接合深さ
及び不純物濃度は、通常ソース／ドレイン領域として機
能し得る程度であれば、特に限定されない。
電極の一端とトレンチゲート電極の他端とに、つまり、
ゲート電極及びトレンチゲート電極の両端部に、ソース
／ドレイン領域が形成されている。ソース／ドレイン領
域は、ゲート電極及びトレンチゲート電極に対して自己
整合的に形成されていることが好ましく、その接合深さ
及び不純物濃度は、通常ソース／ドレイン領域として機
能し得る程度であれば、特に限定されない。
【００１１】本発明のＭＯＳＦＥＴは、どのような半導
体装置にも適用することができる。また、本発明の半導
体装置の製造方法では、工程（a）において、第１導電
型半導体基板に第１導電型不純物をイオン注入する。こ
の場合のイオン注入は、半導体基板表面のみの第１導電
型不純物濃度を高めることができる条件を選択して行う
ことが好ましい。ここでの表面とは、基板表面から１０
０ｎｍ程度以下、言い換えると後工程で形成するソース
／ドレイン領域の５０〜１００ｎｍ程度の深さの領域を
意味する。例えば、イオン種にもよるが、１０〜４０ｋ
ｅＶ程度の注入エネルギーが挙げられる。イオン注入
は、適当な膜厚の絶縁膜を介して行うことが好ましく、
例えば、ゲート絶縁膜となり得る材料及び膜厚の絶縁膜
が挙げられる。
体装置にも適用することができる。また、本発明の半導
体装置の製造方法では、工程（a）において、第１導電
型半導体基板に第１導電型不純物をイオン注入する。こ
の場合のイオン注入は、半導体基板表面のみの第１導電
型不純物濃度を高めることができる条件を選択して行う
ことが好ましい。ここでの表面とは、基板表面から１０
０ｎｍ程度以下、言い換えると後工程で形成するソース
／ドレイン領域の５０〜１００ｎｍ程度の深さの領域を
意味する。例えば、イオン種にもよるが、１０〜４０ｋ
ｅＶ程度の注入エネルギーが挙げられる。イオン注入
は、適当な膜厚の絶縁膜を介して行うことが好ましく、
例えば、ゲート絶縁膜となり得る材料及び膜厚の絶縁膜
が挙げられる。
【００１２】工程（b）において、半導体基板上にゲー
ト絶縁膜、第１導電膜及び絶縁膜を順次積層する。ここ
でのゲート絶縁膜は、工程（a）のイオン注入の際に使
用したものをそのまま用いてもよいし、新たに形成して
もよい。絶縁膜としては、第１導電膜や後述する第２導
電膜を加工してゲート電極等を形成する場合にエッチン
グマスクとなり得るような材料及び膜厚、保護膜として
機能し得る材料及び膜厚で形成することが好ましい。具
体的には、シリコン窒化膜、シリコン酸化膜、これらの
積層膜等が挙げられる。工程（c）において、絶縁膜上
に所定の形状を有するレジストパターンを形成する。レ
ジストパターンは、公知の方法、例えば、フォトリソグ
ラフィ及びエッチング工程により形成することができ
る。
ト絶縁膜、第１導電膜及び絶縁膜を順次積層する。ここ
でのゲート絶縁膜は、工程（a）のイオン注入の際に使
用したものをそのまま用いてもよいし、新たに形成して
もよい。絶縁膜としては、第１導電膜や後述する第２導
電膜を加工してゲート電極等を形成する場合にエッチン
グマスクとなり得るような材料及び膜厚、保護膜として
機能し得る材料及び膜厚で形成することが好ましい。具
体的には、シリコン窒化膜、シリコン酸化膜、これらの
積層膜等が挙げられる。工程（c）において、絶縁膜上
に所定の形状を有するレジストパターンを形成する。レ
ジストパターンは、公知の方法、例えば、フォトリソグ
ラフィ及びエッチング工程により形成することができ
る。
【００１３】工程（d）において、レジストパターンを
マスクとして絶縁膜、第１導電膜及び第１ゲート絶縁膜
をエッチングし、さらに半導体基板にトレンチを形成す
る。ここでのエッチングは、これらの材料をエッチング
除去することができる方法及び条件であれば、特に限定
されるものではなく、酸又はアルカリ溶液を用いたウェ
ットエッチング、ＲＩＥ等のドライエッチング等が挙げ
られる。また、トレンチは、後工程における第１導電膜
のゲート電極への加工時におけるエッチング等を考慮し
て、そのエッチング深さを設定することが好ましい。
マスクとして絶縁膜、第１導電膜及び第１ゲート絶縁膜
をエッチングし、さらに半導体基板にトレンチを形成す
る。ここでのエッチングは、これらの材料をエッチング
除去することができる方法及び条件であれば、特に限定
されるものではなく、酸又はアルカリ溶液を用いたウェ
ットエッチング、ＲＩＥ等のドライエッチング等が挙げ
られる。また、トレンチは、後工程における第１導電膜
のゲート電極への加工時におけるエッチング等を考慮し
て、そのエッチング深さを設定することが好ましい。
【００１４】また、半導体基板にトレンチを形成した
後、トレンチ底部に、半導体基板が第１導電型を維持し
得る程度に第２導電型不純物をイオン注入してもよい。
ここでのイオン注入は、後工程における第１導電膜のゲ
ート電極への加工時におけるエッチング等を考慮して、
注入エネルギーやドーズを調整することが好ましい。な
お、イオン注入のドーズは、トレンチ底部付近の第１導
電型半導体基板に、この領域の第１導電型不純物濃度の
９０％程度以下の濃度の第２導電型不純物が含有される
ように設定することが好ましい。
後、トレンチ底部に、半導体基板が第１導電型を維持し
得る程度に第２導電型不純物をイオン注入してもよい。
ここでのイオン注入は、後工程における第１導電膜のゲ
ート電極への加工時におけるエッチング等を考慮して、
注入エネルギーやドーズを調整することが好ましい。な
お、イオン注入のドーズは、トレンチ底部付近の第１導
電型半導体基板に、この領域の第１導電型不純物濃度の
９０％程度以下の濃度の第２導電型不純物が含有される
ように設定することが好ましい。
【００１５】工程（e）において、絶縁膜上に所定形状
のレジストパターンを形成する。ここでのレジストパタ
ーンは、工程（c）と同様に形成することができる。工
程（f）において、レジストパターンをマスクとして、
絶縁膜及び第１導電膜をパターニングしてゲート電極を
形成する。ここでのパターニングは、上記したようなエ
ッチング方法と同様の方法で行うことができる。工程
（g）において、トレンチ内にトレンチゲート絶縁膜を
形成する。ここでのゲート絶縁膜は、上記ゲート絶縁膜
と同様の方法により形成することができるが、この際、
トレンチ内部のみならず、トレンチの上方において露出
したゲート電極の側面にも形成することが好ましい。
のレジストパターンを形成する。ここでのレジストパタ
ーンは、工程（c）と同様に形成することができる。工
程（f）において、レジストパターンをマスクとして、
絶縁膜及び第１導電膜をパターニングしてゲート電極を
形成する。ここでのパターニングは、上記したようなエ
ッチング方法と同様の方法で行うことができる。工程
（g）において、トレンチ内にトレンチゲート絶縁膜を
形成する。ここでのゲート絶縁膜は、上記ゲート絶縁膜
と同様の方法により形成することができるが、この際、
トレンチ内部のみならず、トレンチの上方において露出
したゲート電極の側面にも形成することが好ましい。
【００１６】工程（h）において、トレンチを含む半導
体基板上に第２導電膜を堆積する。ここでの第２導電膜
は、第１導電膜と同様の材料、同様の方法により堆積す
ることができるが、必ずしも、第１導電膜と同じ材料、
膜厚とすることは要しない。ただし、第２導電膜は、ト
レンチをほぼ完全に埋め込むことができる程度以上の膜
厚で形成することが好ましい。工程（i）において、第
２導電膜をエッチバックして、トレンチ内に第２導電膜
を埋め込むことによりトレンチゲート電極を形成する。
ここでのエッチバックは、ウェットエッチング、ドライ
エッチングのいずれの方法でもよいし、部分的にＣＭＰ
法を利用してもよい。第２導電膜は、ほぼ完全にトレン
チを埋め込む程度、つまり、第２導電膜の上面が、半導
体基板のトレンチ形成前の表面とほぼ同じ高さになるよ
う程度にエッチバックすることが好ましい。
体基板上に第２導電膜を堆積する。ここでの第２導電膜
は、第１導電膜と同様の材料、同様の方法により堆積す
ることができるが、必ずしも、第１導電膜と同じ材料、
膜厚とすることは要しない。ただし、第２導電膜は、ト
レンチをほぼ完全に埋め込むことができる程度以上の膜
厚で形成することが好ましい。工程（i）において、第
２導電膜をエッチバックして、トレンチ内に第２導電膜
を埋め込むことによりトレンチゲート電極を形成する。
ここでのエッチバックは、ウェットエッチング、ドライ
エッチングのいずれの方法でもよいし、部分的にＣＭＰ
法を利用してもよい。第２導電膜は、ほぼ完全にトレン
チを埋め込む程度、つまり、第２導電膜の上面が、半導
体基板のトレンチ形成前の表面とほぼ同じ高さになるよ
う程度にエッチバックすることが好ましい。
【００１７】工程（j）において、半導体基板にゲート
電極及びトレンチゲート電極をマスクとして用いて第２
導電型不純物をイオン注入する。この場合のイオン注入
は、ソース／ドレイン領域を形成するためのもので、ソ
ース／ドレイン領域の接合深さや不純物濃度等を考慮し
て、その方法や条件を適宜調整することができる。な
お、イオン注入の場合には、ゲート電極上には、先の工
程で形成した絶縁膜を除去した後に行ってもよいし、除
去しないで行ってもよい。
電極及びトレンチゲート電極をマスクとして用いて第２
導電型不純物をイオン注入する。この場合のイオン注入
は、ソース／ドレイン領域を形成するためのもので、ソ
ース／ドレイン領域の接合深さや不純物濃度等を考慮し
て、その方法や条件を適宜調整することができる。な
お、イオン注入の場合には、ゲート電極上には、先の工
程で形成した絶縁膜を除去した後に行ってもよいし、除
去しないで行ってもよい。
【００１８】工程（k）において、半導体基板に活性化
アニールを行う。この場合の方法や条件は、イオン注入
等で用いたイオン種や得ようとするＭＯＳＦＥＴの性能
等を考慮して、適宜調整することができる。例えば、ラ
ンプアニール、炉アニール、ＲＴＡ等の方法により、大
気雰囲気下、窒素雰囲気下等で、５００〜１０００℃程
度の温度範囲で、５秒〜５０分間程度行うことができ
る。これにより、ゲート電極及びトレンチゲート電極の
両側にはソース／ドレイン領域を形成することができる
とともに、ゲート電極直下の半導体基板表面には、第２
導電型の高濃度不純物拡散層を形成することができる。
また、工程（ｄ）において、トレンチ底部にイオン注入
を行っている場合には、活性化アニールにより、トレン
チ底部近傍に低濃度不純物拡散層を形成することができ
る。
アニールを行う。この場合の方法や条件は、イオン注入
等で用いたイオン種や得ようとするＭＯＳＦＥＴの性能
等を考慮して、適宜調整することができる。例えば、ラ
ンプアニール、炉アニール、ＲＴＡ等の方法により、大
気雰囲気下、窒素雰囲気下等で、５００〜１０００℃程
度の温度範囲で、５秒〜５０分間程度行うことができ
る。これにより、ゲート電極及びトレンチゲート電極の
両側にはソース／ドレイン領域を形成することができる
とともに、ゲート電極直下の半導体基板表面には、第２
導電型の高濃度不純物拡散層を形成することができる。
また、工程（ｄ）において、トレンチ底部にイオン注入
を行っている場合には、活性化アニールにより、トレン
チ底部近傍に低濃度不純物拡散層を形成することができ
る。
【００１９】以下に、本発明の半導体装置の実施の形態
を図１〜図１５に基づいて説明する。まず、図１に示す
ように、不純物濃度が１×１０16〜１×１０17／ｃｍ3
のｐ型のシリコン基板１を熱酸化し、膜厚６〜１０ｎｍ
程度のプレーナゲート酸化膜２を形成し、例えばボロン
やＢＦ2等のイオン３を、１０〜４０ｋｅＶの注入エネ
ルギー、７×１０12〜５×１０13／ｃｍ2のドーズでイ
オン注入する。その後、図２に示すように、膜厚５０ｎ
ｍの第１ポリシリコン層５及び膜厚２５０ｎｍのシリコ
ン窒化膜４を順次積層し、図３に示すように、フォトリ
ソグラフィ工程により、所定の領域に開口を有するレジ
ストパターン６を形成する。
を図１〜図１５に基づいて説明する。まず、図１に示す
ように、不純物濃度が１×１０16〜１×１０17／ｃｍ3
のｐ型のシリコン基板１を熱酸化し、膜厚６〜１０ｎｍ
程度のプレーナゲート酸化膜２を形成し、例えばボロン
やＢＦ2等のイオン３を、１０〜４０ｋｅＶの注入エネ
ルギー、７×１０12〜５×１０13／ｃｍ2のドーズでイ
オン注入する。その後、図２に示すように、膜厚５０ｎ
ｍの第１ポリシリコン層５及び膜厚２５０ｎｍのシリコ
ン窒化膜４を順次積層し、図３に示すように、フォトリ
ソグラフィ工程により、所定の領域に開口を有するレジ
ストパターン６を形成する。
【００２０】次いで、図４に示すように、レジストパタ
ーン６をマスクとして用いて、シリコン窒化膜４、第１
ポリシリコン層５、プレーナゲート酸化膜２をエッチン
グし、さらに、シリコン基板１を深さ１２０〜５００ｎ
ｍ程度エッチングしてトレンチを形成し、レジストパタ
ーン６を剥離する。得られたシリコン基板１のトレンチ
底部に、リンイオン１８を、５〜４０ｋｅＶの注入エネ
ルギー、１×１０12〜２×１０13／ｃｍ2のドーズでイ
オン注入する。
ーン６をマスクとして用いて、シリコン窒化膜４、第１
ポリシリコン層５、プレーナゲート酸化膜２をエッチン
グし、さらに、シリコン基板１を深さ１２０〜５００ｎ
ｍ程度エッチングしてトレンチを形成し、レジストパタ
ーン６を剥離する。得られたシリコン基板１のトレンチ
底部に、リンイオン１８を、５〜４０ｋｅＶの注入エネ
ルギー、１×１０12〜２×１０13／ｃｍ2のドーズでイ
オン注入する。
【００２１】続いて、得られたシリコン基板１上にレジ
ストを塗布し、図５に示したように、フォトリソグラフ
ィ工程により、プレーナゲート電極を形成しようとする
領域を被覆するレジストパターン７を形成し、このレジ
ストパターン７をマスクとして用いて、図６に示すよう
に、シリコン窒化膜４、第１ポリシリコン層５をエッチ
ングする。その後、レジストパターン７を剥離して、プ
レーナゲート電極８を形成する。なお、この工程ではシ
リコン基板１のトレンチ底部も一部エッチングされる
が、このエッチング量をあらかじめ考慮し、トレンチ深
さ、トレンチ底部へのリンイオン１８の注入エネルギー
を設定しておく。次いで、図７に示すように、得られた
シリコン基板１を熱酸化し、膜厚１０〜１６ｎｍのトレ
ンチゲート酸化膜９を形成し、得られたシリコン基板１
上に、図8に示すように、第２ポリシリコン層１０を形
成する。
ストを塗布し、図５に示したように、フォトリソグラフ
ィ工程により、プレーナゲート電極を形成しようとする
領域を被覆するレジストパターン７を形成し、このレジ
ストパターン７をマスクとして用いて、図６に示すよう
に、シリコン窒化膜４、第１ポリシリコン層５をエッチ
ングする。その後、レジストパターン７を剥離して、プ
レーナゲート電極８を形成する。なお、この工程ではシ
リコン基板１のトレンチ底部も一部エッチングされる
が、このエッチング量をあらかじめ考慮し、トレンチ深
さ、トレンチ底部へのリンイオン１８の注入エネルギー
を設定しておく。次いで、図７に示すように、得られた
シリコン基板１を熱酸化し、膜厚１０〜１６ｎｍのトレ
ンチゲート酸化膜９を形成し、得られたシリコン基板１
上に、図8に示すように、第２ポリシリコン層１０を形
成する。
【００２２】図９に示すように、第２ポリシリコン層１
０を、シリコン基板１の表面とほぼ同一の高さまでエッ
チバックすることにより、トレンチ内に第２ポリシリコ
ン層１０を埋め込んで、トレンチゲート電極１１を形成
する。次いで、図１０に示すように、砒素イオン１２
を、５〜４０ｋｅＶの注入エネルギー、１×１０14〜１
×１０16／ｃｍ2のドーズでイオン注入する。その後、
注入領域の結晶回復及び注入不純物の活性化のため、８
００℃程度の温度で、３０分間アニールを行うことによ
り、図１１に示すように、ソース領域１５及びドレイン
領域１６が形成され、プレーナゲート電極８直下にボロ
ンの高濃度領域１３が形成され、トレンチゲート電極１
１の底部付近にボロンの低濃度領域１４が形成される。
０を、シリコン基板１の表面とほぼ同一の高さまでエッ
チバックすることにより、トレンチ内に第２ポリシリコ
ン層１０を埋め込んで、トレンチゲート電極１１を形成
する。次いで、図１０に示すように、砒素イオン１２
を、５〜４０ｋｅＶの注入エネルギー、１×１０14〜１
×１０16／ｃｍ2のドーズでイオン注入する。その後、
注入領域の結晶回復及び注入不純物の活性化のため、８
００℃程度の温度で、３０分間アニールを行うことによ
り、図１１に示すように、ソース領域１５及びドレイン
領域１６が形成され、プレーナゲート電極８直下にボロ
ンの高濃度領域１３が形成され、トレンチゲート電極１
１の底部付近にボロンの低濃度領域１４が形成される。
【００２３】これにより、ｐ型を確保しながら、チャネ
ル領域全体にわたって、基板と同じ導電型の不純物濃度
が高くならず、つまり、プレーナゲート電極直下では、
ｐ型の高不純物濃度を確保することができ、オフ特性を
向上させることができるとともに、トレンチゲート電極
直下では、ｐ型の不純物濃度を低濃度にすることができ
るため、オン電流の低下を抑制することができ、高オン
電流／オフ電流比が得られる半導体装置が得られる。こ
の半導体装置は、図１２に示すように、それぞれのゲー
ト入力に対してＡＮＤ論理を出力するものであり、図１
１に示すように、トレンチゲート電極１１に５Ｖ、プレ
ーナゲート電極５に１．５Ｖ、ドレイン領域１６に１Ｖ
を印加すると、オン電流が流れる。また、トレンチゲー
ト電極１１に５Ｖ、ドレイン領域１６に６Ｖ、プレーナ
ゲート電極５に０Ｖを印加することでオフ電流が流れ
る。
ル領域全体にわたって、基板と同じ導電型の不純物濃度
が高くならず、つまり、プレーナゲート電極直下では、
ｐ型の高不純物濃度を確保することができ、オフ特性を
向上させることができるとともに、トレンチゲート電極
直下では、ｐ型の不純物濃度を低濃度にすることができ
るため、オン電流の低下を抑制することができ、高オン
電流／オフ電流比が得られる半導体装置が得られる。こ
の半導体装置は、図１２に示すように、それぞれのゲー
ト入力に対してＡＮＤ論理を出力するものであり、図１
１に示すように、トレンチゲート電極１１に５Ｖ、プレ
ーナゲート電極５に１．５Ｖ、ドレイン領域１６に１Ｖ
を印加すると、オン電流が流れる。また、トレンチゲー
ト電極１１に５Ｖ、ドレイン領域１６に６Ｖ、プレーナ
ゲート電極５に０Ｖを印加することでオフ電流が流れ
る。
【００２４】図１３に、プレーナゲート電極５直下の高
濃度領域１３（基板表面から０．０５μｍの深さの位
置）におけるボロン濃度と、トレンチゲート電極１１直
下の低濃度領域１４（基板表面から０．２７μｍの深さ
の位置、トレンチ底部表面から０．０５μｍの深さの位
置）におけるボロン濃度との比に対するIon／Ioff比の
依存性を示す。なお、オン／オフ状態での各端子に印加
する電圧は上記と同じである。
濃度領域１３（基板表面から０．０５μｍの深さの位
置）におけるボロン濃度と、トレンチゲート電極１１直
下の低濃度領域１４（基板表面から０．２７μｍの深さ
の位置、トレンチ底部表面から０．０５μｍの深さの位
置）におけるボロン濃度との比に対するIon／Ioff比の
依存性を示す。なお、オン／オフ状態での各端子に印加
する電圧は上記と同じである。
【００２５】図１３から明らかなように、ボロンの濃度
比が３．３以上の範囲では、Ion／Ioff比が１０5以上を
確保することができる。これにより、読み出し電流を大
きく取ることができると共に、オフ時の電流が少なくな
り、誤読み出しを防止することが可能となる。また、図
１４に、プレーナゲート電極５直下の高濃度領域１３
（基板表面から０．０５μｍの深さの位置）におけるボ
ロン濃度と、トレンチゲート電極１１直下の低濃度領域
１４（基板表面から０．２７μｍの深さの位置、トレン
チ底部表面から０．０５μｍの深さの位置）におけるボ
ロン濃度とに対するIon／Ioff比の依存性を示す。な
お、オン／オフ状態での各端子に印加する電圧は上記と
同じである。
比が３．３以上の範囲では、Ion／Ioff比が１０5以上を
確保することができる。これにより、読み出し電流を大
きく取ることができると共に、オフ時の電流が少なくな
り、誤読み出しを防止することが可能となる。また、図
１４に、プレーナゲート電極５直下の高濃度領域１３
（基板表面から０．０５μｍの深さの位置）におけるボ
ロン濃度と、トレンチゲート電極１１直下の低濃度領域
１４（基板表面から０．２７μｍの深さの位置、トレン
チ底部表面から０．０５μｍの深さの位置）におけるボ
ロン濃度とに対するIon／Ioff比の依存性を示す。な
お、オン／オフ状態での各端子に印加する電圧は上記と
同じである。
【００２６】図１４から明らかなように、トレンチゲー
ト電極１１直下のボロン濃度を１×１０17／ｃｍ3程度
未満で、プレーナゲート電極５直下のボロン濃度を２．
２×１０17／ｃｍ3程度以上に設定すれば、Ion／Ioff比
を１０5以上確保することが可能となる。
ト電極１１直下のボロン濃度を１×１０17／ｃｍ3程度
未満で、プレーナゲート電極５直下のボロン濃度を２．
２×１０17／ｃｍ3程度以上に設定すれば、Ion／Ioff比
を１０5以上確保することが可能となる。
【００２７】
【発明の効果】本発明によれば、第１導電型半導体基板
上に形成されたゲート電極と、該ゲート電極に隣接し、
前記半導体基板表面に形成されたトレンチ内に埋め込み
形成されたトレンチゲート電極とを有し、それぞれのゲ
ート入力に対してＡＮＤ論理を出力するＭＯＳＦＥＴで
あって、ゲート電極直下の不純物濃度が、トレンチゲー
ト電極直下の不純物濃度よりも高く設定されているた
め、ゲート電極直下のチャネル領域においてオフ特性を
向上させることができるとともに、トレンチゲート電極
直下のチャネル領域において反転層を形成することが容
易となり、ひいてはＭＯＳＦＥＴの駆動性能の低下を有
効に抑えることができる。
上に形成されたゲート電極と、該ゲート電極に隣接し、
前記半導体基板表面に形成されたトレンチ内に埋め込み
形成されたトレンチゲート電極とを有し、それぞれのゲ
ート入力に対してＡＮＤ論理を出力するＭＯＳＦＥＴで
あって、ゲート電極直下の不純物濃度が、トレンチゲー
ト電極直下の不純物濃度よりも高く設定されているた
め、ゲート電極直下のチャネル領域においてオフ特性を
向上させることができるとともに、トレンチゲート電極
直下のチャネル領域において反転層を形成することが容
易となり、ひいてはＭＯＳＦＥＴの駆動性能の低下を有
効に抑えることができる。
【００２８】また、ゲート電極直下の不純物濃度が、ト
レンチゲート電極直下の不純物濃度の３．３倍以上であ
る場合、ゲート電極直下の不純物濃度が２．２×１０17
／ｃｍ3以上、トレンチゲート電極直下の不純物濃度が
１×１０17／ｃｍ3未満である場合、またレンチゲート
電極底部付近の第１導電型半導体基板に、該領域の第１
導電型不純物濃度の９０％以下の濃度の第２導電型不純
物が含有されてなる場合には、微細化されたＡＮＤ回路
を提供することができるとともに、オン電流／オフ電流
比を１０5以上確保することが可能となる。
レンチゲート電極直下の不純物濃度の３．３倍以上であ
る場合、ゲート電極直下の不純物濃度が２．２×１０17
／ｃｍ3以上、トレンチゲート電極直下の不純物濃度が
１×１０17／ｃｍ3未満である場合、またレンチゲート
電極底部付近の第１導電型半導体基板に、該領域の第１
導電型不純物濃度の９０％以下の濃度の第２導電型不純
物が含有されてなる場合には、微細化されたＡＮＤ回路
を提供することができるとともに、オン電流／オフ電流
比を１０5以上確保することが可能となる。
【図１】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図２】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図３】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図４】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図５】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図６】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図７】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図８】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図９】 本発明の半導体装置の製造方法の一実施形態
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図１０】 本発明の半導体装置の製造方法の一実施形
態を説明するための要部の概略断面工程図である。
態を説明するための要部の概略断面工程図である。
【図１１】 本発明の半導体装置の一実施形態を説明す
るための要部の概略断面図である。
るための要部の概略断面図である。
【図１２】 本発明の半導体装置の等価回路図である。
【図１３】 本発明の半導体装置の基板における不純物
濃度とIon／Ioff比との関係を示す図である。
濃度とIon／Ioff比との関係を示す図である。
【図１４】 本発明の半導体装置の基板における不純物
濃度とIon／Ioff比との関係を示す別の図である。
濃度とIon／Ioff比との関係を示す別の図である。
【図１５】 従来のトレンチ型ＭＯＳトランジスタを示
す要部の概略断面図である。
す要部の概略断面図である。
【図１６】 従来のトレンチ型ＭＯＳトランジスタを用
いた２入力ＡＮＤ型ＭＯＳトランジスタの等価回路を示
す図である。
いた２入力ＡＮＤ型ＭＯＳトランジスタの等価回路を示
す図である。
１ ｐ型シリコン基板（第１導電型半導体基板）
２ プレーナゲート酸化膜（ゲート絶縁膜）
３ イオン（第１導電型不純物）
４ シリコン窒化膜（絶縁膜）
５ 第１ポリシリコン層（第1導電膜）
６、７ レジストパターン
８ プレーナゲート電極（ゲート電極）
９ トレンチゲート酸化膜（トレンチゲート絶縁膜）
１０ 第２ポリシリコン層（第２導電膜）
１１ トレンチゲート電極
１２ 砒素イオン（第２導電型不純物）
１３ ボロンの高濃度領域
１４ ボロンの低濃度領域
１５ ソース領域
１６ ドレイン領域
１８ リンイオン（第２導電型不純物）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB05
BB06 BB14 BB17 BB18 BB21
BB22 BB25 BB27 BB28 BB40
CC05 DD02 DD64 DD65 DD71
DD75 DD78 DD80 EE05 EE14
EE17 FF14 FF27 GG09 GG10
GG14
5F048 AA01 AB03 AC01 BA16 BB01
BB02 BB05 BB08 BB15 BB18
BB19 BC19 BC20 BD04 BE01
5F140 AA21 AB01 AC33 BA01 BB04
BB06 BB13 BC06 BE07 BF01
BF04 BF05 BF06 BF07 BF08
BF43 BF46 BG12 BG36 BG50
BK13 BK21
Claims (7)
- 【請求項１】 第１導電型半導体基板上に形成されたゲ
ート電極と、該ゲート電極に隣接し、前記半導体基板表
面に形成されたトレンチ内に埋め込み形成されたトレン
チゲート電極とを有し、それぞれのゲート入力に対して
ＡＮＤ論理を出力するＭＯＳＦＥＴであって、 前記ゲート電極直下の不純物濃度が、トレンチゲート電
極直下の不純物濃度よりも高く設定されていることを特
徴とするＭＯＳＦＥＴ。 - 【請求項２】 ゲート電極直下の不純物濃度が、トレン
チゲート電極直下の不純物濃度の３．３倍以上である請
求項１に記載のＭＯＳＦＥＴ。 - 【請求項３】 ゲート電極直下の不純物濃度が２．２×
１０17／ｃｍ3以上、トレンチゲート電極直下の不純物
濃度が１×１０17／ｃｍ3未満である請求項１又は２に
記載のＭＯＳＦＥＴ。 - 【請求項４】 トレンチゲート電極底部付近の第１導電
型半導体基板に、該領域の第１導電型不純物濃度の９０
％以下の濃度の第２導電型不純物が含有されてなる請求
項１〜３のいずれか１つに記載のＭＯＳＦＥＴ。 - 【請求項５】 請求項１〜４のいずれか１つのＭＯＳＦ
ＥＴを含んで構成される半導体装置。 - 【請求項６】 （a）第１導電型半導体基板に第１導電
型不純物をイオン注入し、（b）前記半導体基板上にゲ
ート絶縁膜、第１導電膜及び絶縁膜を順次積層し、
（c）該絶縁膜上に所定の形状を有するレジストパター
ンを形成し、（d）該レジストパターンをマスクとして
前記絶縁膜、第１導電膜及びゲート絶縁膜をエッチング
し、さらに半導体基板にトレンチを形成し、（e）前記
絶縁膜上に所定形状のレジストパターンを形成し、
（f）該レジストパターンをマスクとして、前記絶縁膜
及び第１導電膜をパターニングしてゲート電極を形成
し、（g）前記トレンチにトレンチゲート絶縁膜を形成
し、（h）前記トレンチを含む半導体基板上に第２導電
膜を堆積し、（i）該第２導電膜をエッチバックして、
トレンチ内に第２導電膜を埋め込むことによりトレンチ
ゲート電極を形成し、（j）前記半導体基板に前記ゲー
ト電極及びトレンチゲート電極をマスクとして用いて第
２導電型不純物をイオン注入し、（k）前記半導体基板
に活性化アニールを行ってソース／ドレイン領域、高濃
度不純物拡散層を形成することを特徴とする半導体装置
の製造方法。 - 【請求項７】 工程（ｄ）において、トレンチ底部に、
半導体基板が第１導電型を維持し得る程度に第２導電型
不純物をイオン注入することにより、トレンチ底部近傍
に低濃度不純物拡散層を形成する請求項６に記載の半導
体装置の製造方法。
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|---|---|---|---|---|
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US5049515A (en) * | 1990-03-09 | 1991-09-17 | Intel Corporation, Inc. | Method of making a three-dimensional memory cell with integral select transistor |
| US5371023A (en) * | 1991-06-11 | 1994-12-06 | Hitachi, Ltd. | Gate circuit, semiconductor integrated circuit device and method of fabrication thereof, semiconductor memory and microprocessor |
| JP3087370B2 (ja) * | 1991-09-10 | 2000-09-11 | 株式会社日立製作所 | 高速論理回路 |
| JPH05102480A (ja) | 1991-10-08 | 1993-04-23 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5495441A (en) * | 1994-05-18 | 1996-02-27 | United Microelectronics Corporation | Split-gate flash memory cell |
| US5488244A (en) * | 1995-02-27 | 1996-01-30 | Chartered Simiconductor Manufacturing Pte Ltd. | Electrically erasable and programmable read only memory cell |
| US5781031A (en) * | 1995-11-21 | 1998-07-14 | International Business Machines Corporation | Programmable logic array |
| US6545935B1 (en) * | 2000-08-29 | 2003-04-08 | Ibm Corporation | Dual-port DRAM architecture system |
| US6365942B1 (en) * | 2000-12-06 | 2002-04-02 | Fairchild Semiconductor Corporation | MOS-gated power device with doped polysilicon body and process for forming same |
-
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| WO2004114413A1 (ja) * | 2003-06-20 | 2004-12-29 | Fujitsu Limited | 半導体装置及びその製造方法 |
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