JP2003059290A

JP2003059290A - 半導体メモリ装置

Info

Publication number: JP2003059290A
Application number: JP2002145210A
Authority: JP
Inventors: Mitsuhiro Koga; 光弘古賀; Munehiro Yoshida; 宗博吉田; Hiroshi Shinya; 寛新矢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-06-04
Filing date: 2002-05-20
Publication date: 2003-02-28
Anticipated expiration: 2022-05-20
Also published as: JP4050091B2

Abstract

(57)【要約】【課題】好ましいデータ不良の救済態様を有する半導
体メモリ装置を提供する。【解決手段】半導体メモリは、通常のデータ書き込
み，読み出しに用いられるノーマルデータ部及び、ノー
マルデータ部からの読み出しデータの誤り検出を行うた
めの検査用データを記憶するパリティデータ部を備えた
セルアレイと、セルアレイからの読み出しデータ及びセ
ルアレイへの書き込みデータを一時保持するデータバッ
ファと、データ書き込み時に入力された書き込みデータ
からパリティデータ部に記憶すべき検査用データを生成
し、データ読み出し時にノーマルデータ部から読み出さ
れたデータとパリティデータ部から読み出された検査用
データに基づいて読み出されたデータのエラー検知訂正
を行うエラー検知訂正回路とを備える。データバッファ
とセルアレイのノーマルデータ部との間はｎビット並列
データの授受が行われ、データバッファと外部入出力端
子の間はｍビット並列データ（但し、ｍ＜ｎ）の授受が
行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ装
置に係り、特に省電力化に伴うデータ不良の救済を可能
とする半導体メモリ装置に関する。

【０００２】

【従来の技術】半導体メモリの小型化，大容量化，省電
力化に伴い、半導体メモリの中でも特に微細構造を持つ
メモリセルはプロセス的にも、トランジスタ特性におい
ても信頼性確保が難しくなっている。半導体メモリの中
でＳＲＡＭは、メモリセルが複数のトランジスタ（フル
ＣＭＯＳタイプで６個のトランジスタ）で構成されるた
め、小型化，大容量化が困難である。これに対し、ＤＲ
ＡＭのメモリセルは、１個のトランジスタと１個のキャ
パシタで構成されるため、小型化，大容量化に向いてい
る。

【０００３】この様なＳＲＡＭとＤＲＡＭの特徴を考慮
して、例えば小型の携帯電子機器等において、従来ＳＲ
ＡＭを用いた構成されていたメモリシステムの一部をＤ
ＲＡＭセルを用いた疑似ＳＲＡＭ（Ｐｓｅｕｄｏ−ＳＲ
ＡＭ；ＰＳＲＡＭ）に置き換えて小型化を図ることが考
えられている。通常、ＤＲＡＭはロウ，カラムのアドレ
スをマルチプレクスするのに対し、ＳＲＡＭではアドレ
スマルチプレクスを行わない。従ってＳＲＡＭ用のイン
ターフェースをそのまま用いるとすれば、ＰＳＲＡＭ
は、アドレスマルチプレクスせずに使うことになる。ま
た、ＤＲＡＭはデータのリフレッシュ動作を必要とする
から、ＰＳＲＡＭにおいても内部に自動リフレッシュ回
路を内蔵させることが必要になる。

【０００４】

【発明が解決しようとする課題】上述のように、ＰＳＲ
ＡＭはＤＲＡＭセルを用いるために、データ保持電流が
ＳＲＡＭに比べて多くなるが、システムの小型化，大容
量化に向いている。しかし、更に省電力化を進めようと
すると、メモリセルのデータ保持特性が劣化し、自動リ
フレッシュ回路を内蔵するとしても、データ保持特性劣
化により不良データの発生が問題になる。省電力化によ
るデータ保持特性の劣化は、ＰＳＲＡＭに特有のもので
はなく、通常のＤＲＡＭや更にはＥＥＰＲＯＭでも同様
に問題になる。

【０００５】この発明は、好ましいデータ不良の救済態
様を有する半導体メモリ装置を提供することを目的とし
ている。

【０００６】

【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、通常のデータ書き込み，読み出しに用いら
れるノーマルデータ部及び、ノーマルデータ部からの読
み出しデータの誤り検出を行うための検査用データを記
憶するパリティデータ部を備えたセルアレイと、前記セ
ルアレイからの読み出しデータ及びセルアレイへの書き
込みデータを一時保持するデータバッファと、データ書
き込み時に、入力された書き込みデータから前記パリテ
ィデータ部に記憶すべき検査用データを生成し、データ
読み出し時に前記ノーマルデータ部から読み出されたデ
ータと前記パリティデータ部から読み出された検査用デ
ータに基づいて読み出されたデータのエラー検知訂正を
行うエラー検知訂正回路とを備え、前記データバッファ
と前記セルアレイのノーマルデータ部との間はｎビット
並列データの転送が行われ、前記データバッファと外部
入出力端子の間はｍビット並列データ（但し、ｍ＜ｎ）
の転送が行われるものであって、データ書き込みサイク
ルの前半において、書き換えられるべきｍビットデータ
を含むｎビットデータが並列読み出しされて、前記エラ
ー検知訂正回路でそのｎビットデータのエラー検知訂正
が行われ、データ書き込みサイクルの後半において、前
記エラー検知訂正回路で訂正されたｎビット並列データ
のうち書き換えられるべきｍビットデータ部分が外部入
出力端子から供給されたｍビット並列データで置き換え
られて、前記ノーマルデータ部に転送されることを特徴
としている。

【０００７】エラー検知訂正回路は、例えば、ハミング
符号により単一ビットエラー訂正を行うものであって、
パリティデータ部に記憶する検査用データは、読み出し
データのエラー検知訂正に必要最小限のビット数により
構成される。より好ましくは、パリティデータ部に記憶
する検査用データは、読み出しデータのエラー検知訂正
に必要最小限のビット数より１ビット多いビット数で構
成される。

【０００８】また、エラー検知訂正回路は、書き換えら
れるべきｍビットデータ部分にエラーがある場合にはエ
ラー訂正を行わず、書き換えられるべきｍビットデータ
部分以外にエラーがある場合にエラー訂正を行う。また
エラー検知訂正回路は、データ読み出しサイクルにおい
ては、読み出しデータのエラー訂正があってもノーマル
データ部の対応するセルデータの訂正を行わない。更
に、セルアレイが所定周期でデータがリフレッシュされ
るＤＲＡＭセルアレイである場合には、エラー検知訂正
回路は、ＤＲＡＭセルアレイのリフレッシュ動作時は、
動作停止するものとする。

【０００９】この発明に係る半導体メモリ装置はまた、
通常のデータ書き込み，読み出しに用いられるノーマル
データ部及び、ノーマルデータ部からの読み出しデータ
の誤り検出を行うための検査用データを記憶するパリテ
ィデータ部を備えたセルアレイと、前記セルアレイから
の読み出しデータ及びセルアレイへの書き込みデータを
一時保持するデータバッファと、データ書き込み時に入
力された書き込みデータから前記パリティデータ部に記
憶すべき検査用データを生成し、データ読み出し時に前
記ノーマルデータ部から読み出されたデータと前記パリ
ティデータ部から読み出された検査用データに基づいて
読み出されたデータのエラー検知訂正を行うための、読
み出されたデータと検査用データに基づいてシンドロー
ム信号を生成するシンドローム生成回路及び生成された
シンドローム信号をデコードしてエラービットの訂正を
行うシンドロームデコード／エラー訂正回路を有するエ
ラー検知訂正回路と、前記データバッファでの出力デー
タ変化を検出してタイミング信号を生成するタイミング
信号生成回路と、前記タイミング信号生成回路で生成さ
れたタイミング信号により制御されて前記シンドローム
信号を前記シンドロームデコード／エラー訂正回路に転
送する訂正タイミング調整回路とを備えたことを特徴と
する。

【００１０】この場合も、データバッファとセルアレイ
のノーマルデータ部との間はｎビット並列データの授受
が行われ、データバッファと外部入出力端子の間はｍビ
ット並列データ（但し、ｍ＜ｎ）の授受が行われるもの
であり、データ書き込みサイクルの前半において、書き
換えられるべきｍビットデータを含むｎビットデータが
並列読み出しされて、エラー検知訂正回路でそのｎビッ
トデータのエラー検知訂正が行われ、データ書き込みサ
イクルの後半において、エラー検知訂正回路で訂正され
たｎビット並列データのうち書き換えられるべきｍビッ
トデータ部分が外部入出力端子から供給されたｍビット
並列データで置き換えられて、ノーマルデータ部に転送
されるものとする。

【００１１】エラー検知訂正回路は、外部から前記タイ
ミング信号生成回路の活性、非活性状態を制御すること
により、活性、非活性状態の切り換えが可能に構成され
ていることが好ましい。更に、訂正タイミング調整回路
の出力をエラー訂正の有無を外部に知らせるモニター信
号として出力するモニター端子を備えることが好まし
い。

【００１２】この発明に係る半導体メモリ装置は更に、
通常のデータ書き込み，読み出しに用いられるノーマル
データ部及び、ノーマルデータ部からの読み出しデータ
の誤り検出を行うための検査用データを記憶するパリテ
ィデータ部を備えたセルアレイと、前記セルアレイから
の読み出しデータ及びセルアレイへの書き込みデータを
一時保持するデータバッファと、データ書き込み時に入
力された書き込みデータから前記パリティデータ部に記
憶すべき検査用データを生成し、データ読み出し時に前
記ノーマルデータ部から読み出されたデータと前記パリ
ティデータ部から読み出された検査用データに基づいて
読み出されたデータのエラー検知訂正を行うエラー検知
訂正回路とを備え、前記エラー検知訂正回路は、前記読
み出されたデータと検査用データに基づいてシンドロー
ム信号を生成するシンドローム生成回路及び、生成され
たシンドローム信号をデコードしてエラービットの訂正
を行う、シンドロームデコード回路を内蔵したシンドロ
ームデコード／エラー訂正回路を有し、前記シンドロー
ムデコード回路は、シンドローム信号の“１”データの
組み合わせを検出するための第１のＮＡＮＤゲートと、
“０”データの組み合わせを検出するためのＮＯＲゲー
トと、前記第１のＮＡＮＤゲートの出力の反転信号と前
記ＮＯＲゲート出力の一致検出を行う第２のＮＡＮＤゲ
ートとを備えたことを特徴とする。

【００１３】この発明に係る半導体メモリ装置は更に、
通常のデータ書き込み，読み出しに用いられるノーマル
データ部及び、ノーマルデータ部からの読み出しデータ
の誤り検出を行うための検査用データを記憶するパリテ
ィデータ部を備えたセルアレイと、前記セルアレイから
の読み出しデータ及びセルアレイへの書き込みデータを
一時保持するデータバッファと、データ書き込み時に入
力された書き込みデータから前記パリティデータ部に記
憶すべき検査用データを生成し、データ読み出し時に前
記ノーマルデータ部から読み出されたデータと前記パリ
ティデータ部から読み出された検査用データに基づいて
読み出されたデータのエラー検知訂正を行うエラー検知
訂正回路とを備え、前記エラー検知訂正回路は、前記読
み出されたデータと検査用データに基づいてシンドロー
ム信号を生成するシンドローム生成回路及び、生成され
たシンドローム信号をデコードしてエラービットの訂正
を行う、シンドロームデコード回路を内蔵したシンドロ
ームデコード／エラー訂正回路を有し、前記シンドロー
ムデコード回路は、シンドローム信号の“１”データの
組み合わせを検出するためのＮＡＮＤゲートを配列した
ＮＡＮＤゲートアレイにより構成されていることを特徴
とする。

【００１４】この発明に係る半導体メモリ装置は更に、
通常のデータ書き込み，読み出しに用いられるノーマル
データ部及び、ノーマルデータ部からの読み出しデータ
の誤り検出を行うための検査用データを記憶するパリテ
ィデータ部を備えたセルアレイと、前記セルアレイから
の読み出しデータ及びセルアレイへの書き込みデータを
一時保持するデータバッファと、データ書き込み時に入
力された書き込みデータから前記パリティデータ部に記
憶すべき検査用データを生成し、データ読み出し時に前
記ノーマルデータ部から読み出されたデータと前記パリ
ティデータ部から読み出された検査用データに基づいて
読み出されたデータのエラー検知訂正を行うエラー検知
訂正回路とを備え、前記エラー検知訂正回路は、ハミン
グ符号により単一ビットエラー訂正を行うものであっ
て、前記パリティデータ部に記憶する検査用データは、
１ビットエラー訂正に必要最小限のビット数より１だけ
多いビット数により構成されていることを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態による半導体メモリの基本構成を示す。この半導体メ
モリはＤＲＡＭセルを用いて構成されたＰＳＲＡＭであ
る。この実施の形態では、セルアレイ１のデータ不良を
救済するために、セルアレイ１とＩ／Ｏバッファ６の間
に、読み出しデータのエラーチェックを行い、エラー訂
正を行うためのエラー検知訂正（error checking and c
orrecting：ＥＣＣ)回路７を介在させている。ＥＣＣ回
路７は、ハミングコード（Hamming-Code）を利用した単
一ビットエラー検出訂正を行うものである。

【００１６】ＤＲＡＭセルアレイ１は、通常のデータ記
憶を行うためのノーマルデータ部１ａと、ＥＣＣのため
の検査用データ、具体的にはシンドロームの奇偶判定の
ためのパリティデータを記憶するためのパリティデータ
部１ｂとにより構成される。ロウデコーダ／ワード線ド
ライバ２により選択駆動されるワード線ＷＬは、ノーマ
ルデータ部１ａからパリティデータ部１ｂにまで連続す
るように配設され、ワード線ＷＬとビット線ＢＬの交差
部にはＤＲＡＭセルＭＣが設けられている。

【００１７】セルアレイ１のビット線ＢＬにはセンスア
ンプ３が接続されている。ビット線ＢＬは、カラムゲー
ト４により選択されて、データ線ＤＱとの間でデータ転
送が行われる。データ線ＤＱにはＤＱバッファ５が設け
られ、このＤＱバッファ５とＩ／Ｏバッファ６の間にＥ
ＣＣ回路７が配置されている。

【００１８】ＥＣＣ回路７は、ＤＱバッファ５とＩ／Ｏ
バッファ６の間で読み出し／書き込みデータを中継する
リード／ライトドライバ７１を有する。ＥＣＣ回路７は
また、Ｉ／Ｏ端子から供給される書き込みデータＷＤに
基づいて、パリティデータ部１ｂに書き込むための検査
データを生成する検査ビット生成回路７３を有する。単
一ビットエラー訂正（Ｓｉｎｇｌｅ−Ｅｒｒｏｒ−Ｃｏ
ｒｒｅｃｔｉｏｎ）の場合であれば、検査ビット生成回
路７３では、データビットＮビットから、符号長Ｎ＋Ｍ
の訂正可能な符号語（ハミング符号）を生成するよう
に、Ｍビットの検査データを生成する。具体的に、ハミ
ング符号語をベクトルＶとし、Ｍ桁の２進数行列である
検査行列Ｈとして、ＨＶ^T＝０を満たすように、検査用
データを生成することになる。

【００１９】ＥＣＣ回路７はまた、パリティデータ部１
ｂから読み出された検査用データＰＲＷＤと、ノーマル
データ部１ａから読み出されたデータＲＤとに基づいて
シンドローム信号を生成するシンドローム生成回路７５
を有する。情報ビット生成回路７４は、排他的論理和ゲ
ートアレイにより構成されて、読み出しデータＲＤと予
め定められた検査行列データとに基づいて、シンドロー
ム生成に用いられるＭビットの情報ビットを生成して、
これがシンドローム生成回路７５に送られる。シンドロ
ーム生成回路７５は、排他的論理和ゲートアレイにより
構成されており、情報ビット生成回路７４で生成される
Ｍビットの情報ビットとＭビットの検査用データＰＲＷ
Ｄを入力して、Ｍビットのシンドローム信号を生成す
る。

【００２０】リード／ライトドライバ７１内には、シン
ドロームデコード／エラー訂正回路７２が設けられてい
る。このシンドロームデコード／エラー訂正回路７２に
おいて、シンドローム生成回路７５で生成されたシンド
ローム信号をデコードしてエラー検知を行い、エラービ
ットの訂正を行うことになる。シンドロームデコード回
路は、シンドローム信号Ｓ（＝ＨＶ^T）が“０”でない
検査行列の中のエラービットに対応する列を検出するた
めの、ＮＡＮＤ／ＮＯＲゲートアレイ或いは、ＮＡＮＤ
ゲートアレイにより構成される。

【００２１】図１では、読み出しデータＲＤと書き込み
データＷＤが異なるデータ線を転送されるかのように示
されているが、実際にはこれらは同じデータバス上を異
なるタイミングで転送される。リード／ライトドライバ
７１とＩ／Ｏバッファ６の間のＩ／Ｏデータについても
同様である。以下の実施の形態においてもまた、同様で
ある。

【００２２】以上のように構成された半導体メモリの動
作を説明する。データ読み出し時、ＥＣＣ回路７は、ノ
ーマルデータ部１ａから読み出されたデータＲＤと、パ
リティデータ部１ｂから読み出された検査用データＰＲ
ＷＤとをシンドローム生成回路７５で比較して、シンド
ローム信号を生成する。シンドローム信号は、デコード
することにより、ハミングコードの検査行列のエラーの
ない番地では、“０”となり、エラーが発生した番地で
は“１”を出力する。リード／ライトドライバ７１で
は、シンドロームデコード／訂正回路７２がシンドロー
ム信号をデコードしてエラー検出を行い、エラーが検出
された番地のビットデータを反転して、訂正されたデー
タを外部に出力する。

【００２３】データ書き込み時は、外部からの書き込み
データＷＤから、ＥＣＣ回路７内で検査用データを生成
する。そして、ノーマルデータ部１ａには書き込みデー
タＷＤを、パリティデータ部１ｂには生成された検査用
データを同時に書き込む。

【００２４】この様に、ＥＣＣ回路を内蔵することによ
り、省電力化によってメモリセルアレイ１のデータ保持
特性が多少劣化したとしても、検査用データに基づいて
訂正された正しいデータを読み出すことが可能になる。
図では示していないが、欠陥セルを置換する冗長回路方
式と併用することによって、種々のセル不良を含む場合
に高い救済効率が得られる。冗長回路方式は、パッケー
ジング後のセル不良には対応できないが、ＥＣＣ回路は
これにも対応可能である。

【００２５】なお、以下の各実施の形態でも同様である
が、データ読み出し時、セルデータに誤りがあっても外
部的に正しいデータを出力するのがＥＣＣ回路であるか
ら、読み出し時にはそのエラーに対応するセルデータの
訂正は行わない。また、ＥＣＣ回路７は、ハミングコー
ドを利用した１ビットエラー訂正の場合、パリティデー
タ部１ｂの検査用データのエラービットをも検出するこ
とができる。しかし、パリティデータ部１ｂにエラービ
ットがあるということは、ノーマルデータ部１ａのデー
タは正しいということを意味する。従って、パリティデ
ータ部１ｂのデータ訂正は必要がない。

【００２６】図２は、図１におけるＥＣＣ回路７のより
具体的な構成例である。ここでは、データバッファ５と
セルアレイ１の間では、ｎビット並列データの転送が行
われ、データバッファ５とＩ／Ｏ端子の間では、ｍビッ
ト並列データの転送が行われる場合を扱う。但し、ｍ，
ｎは正の整数（好ましくは、２のべき乗数）であって、
ｍ＜ｎである。具体的に図２では、ｍ＝１６，ｎ＝６４
の例を示している。

【００２７】メモリセルアレイ１のノーマルデータ部１
ａの並列読み出し／書き込みのデータが、ｎ＝６４ビッ
トデータである。また、ＥＣＣ回路７は、ハミングコー
ドを用いた１ビットエラー訂正を行うものとする。一般
に、ｎビットのデータビットに対して、１ビットエラー
訂正に必要な検査ビット数ｋは、２^k≧ｎ＋ｋ＋１で表
される。ｎ＝６４ビットデータの１ビットエラー検出訂
正に最小限必要な検査用ビット数ｋは、ｋ＝７である。
従って、パリティデータ部１ｂは、６４ビット並列デー
タの領域と同時にアクセスされて、７ビットの検査用デ
ータが読み出し／書き込みされる。

【００２８】ＥＣＣ回路７は、データ読み出し時はノー
マルデータ部１ａの６４ｂｉｔデータを読み出し、同時
にパリティデータ部１ｂから７ｂｉｔの検査用データを
読み出す。これらのデータに基づいてシンドローム生成
回路７５でシンドローム演算が行われて、７ｂｉｔのシ
ンドローム信号が生成される。シンドローム信号は、リ
ード／ライトドライバ７１に転送されデコードされる。
これにより、１ｂｉｔのエラーが検知訂正される。

【００２９】Ｉ／Ｏ端子は、ｍ＝１６個である。即ち、
ＥＣＣ回路７は、データバッファ５を介してセルアレイ
１との間で６４ビット並列データの授受を行うが、ＥＣ
Ｃ回路７とＩ／Ｏバッファ６（従ってＩ／Ｏ端子）との
間は、１６ビット並列データの授受となる。これは、ペ
ージモードを想定したもので、ＥＣＣ回路７に読み出さ
れた６４ビットデータを、１６ビットずつシリアルに外
部に読み出すことができる。

【００３０】この実施の形態において、データ書き込み
サイクルは、前半部と後半部に分かれる。即ちデータ書
き込みは、外部端子から１６ビット単位で行われるが、
書き込みサイクルの前半において、ノーマルデータ部１
ａの書き換えられるべき１６ビットデータを含む６４ビ
ットデータがまず並列読み出しされる。ＥＣＣ回路７で
は、この読み出しデータについてエラー検出訂正を行
う。そして、書き込みサイクル後半において、ＥＣＣ回
路７内でエラー訂正された６４ビットデータのうちの１
６ビット分が、リード／ライトドライバ７１内で外部か
ら供給された１６ビットの書き込みデータで置き換えら
れる。こうして一部オーバーライトされた６４ビットデ
ータは、ノーマルデータ部１ａに転送され書き込まれ
る。同時に、一部オーバーライトされた６４ビットの書
き込みデータに基づいて、検査用データが生成され、こ
れがパリティデータ部１ｂに書き込まれる。

【００３１】この様に、６４ビット並列の読み出しデー
タのうち、１６ビット分を外部データでオーバーライト
する場合、オーバーライトされる部分については、エラ
ー訂正を行う必要はない。従って、６４ビットデータの
エラービット位置が検出された場合、それが書き込みデ
ータの番地内にあるか否かを判定し、エラービット位置
が書き込みデータの番地内であれば、エラー訂正を行わ
ない。通常書き込みアドレスは、書き込みサイクルの間
チップ内部に保持されているから、この様なアドレス判
定ができる。そして、エラービットが外部から供給され
る１６ビットデータと同じ番地でない場合にのみ、その
エラービット部分を訂正回路７２で訂正し、残りの部分
を外部データにより書き換えた後、６４ビット分をノー
マルデータ部に並列書き込みする。

【００３２】ＥＣＣ回路７は、読み出しデータに誤りが
あったとしてもそのエラー検知訂正を行って外部には正
しいデータとして出力するのが機能である。また、新し
いデータが書き込まれる場合には、ＥＣＣ回路７におい
て、その書き込みデータに基づいて検査用データが生成
され、パリティデータ部１ｂが書き換えられる。従っ
て、もしノーマルセル部１ａとリード／ライトドライバ
７１の間のデータ授受及び、リード／ライトドライバ７
１と外部端子とのデータ授受が同じビット数で行われる
とすれば、書き込みサイクルではエラー検知訂正を行う
必要はない。ノーマルデータ部１ａの書き込むべき番地
に保持されているデータに誤りがあっても、書き込みデ
ータによりその誤りあるデータ部分がオーバーライトさ
れて正しいデータに書き換えられ、またパリティデータ
部１ｂの検査用データも更新されるからである。

【００３３】しかし、メモリチップがページモード等を
搭載し、外部端子とのデータ授受が１６ビット単位で行
われるが、チップ内部では６４ビット分が並列アクセス
される場合は、問題である。この様なモードでは、書き
換えられる１６ビット分以外の（６４−１６）ビット分
は、通常はチップ内部で読み出されたまま再書き込みさ
れる。これでは、誤ったビットデータがそのまま再書き
込みされるからである。そこで、上述のように、書き込
みサイクルの前半で読み出しデータのエラー検知訂正を
行うことにより、誤ったデータがそのまま再書き込みさ
れる事態を防止することができる。ＥＣＣ回路７が１ビ
ットエラー訂正である場合は、この様なデータ書き込み
を行うことにより、ＥＣＣ回路機能を信頼性の高いもの
とすることができる。

【００３４】図３は、図１のＥＣＣ回路７の別の構成例
である。メモリセルアレイ１は、ノーマルデータ部１ａ
が６４ｂｉｔであり、パリティデータ部１ｂが図２の場
合に比べて１ビット多い８ｂｉｔとしている。ＥＣＣ回
路７は、ハミングコードを用いた単一ビットエラー訂正
の場合である。

【００３５】ＥＣＣ回路７は、データ読み出し時はノー
マルデータ部１ａの６４ｂｉｔデータを読み出し、同時
にパリティデータ部１ｂから８ｂｉｔの検査用データを
読み出す。これらのデータに基づいてシンドローム生成
回路７５でシンドローム演算が行われて、８ｂｉｔのシ
ンドローム信号が生成される。シンドローム信号は、リ
ード／ライトドライバ７１に転送されデコードされる。
これにより、１ｂｉｔのエラーが検知訂正される。

【００３６】データ書き込みサイクルは、この実施の形
態でも、図２の実施の形態と同様に、前半部と後半部に
分かれる。即ちデータ書き込みは、１６ビット単位で行
われるが、書き込みサイクルの前半において、その書き
込みアドレスを含むノーマルデータ部１ａの６４ビット
データを、ＤＱバッファ５を介してＥＣＣ回路７まで読
み出してエラー検出訂正を行う。そして、後半部におい
て、１ビット訂正された６４ビットデータのうちの１６
ビット分を、リード／ライトドライバ７１内で外部から
供給された１６ビットデータで置き換えて、ノーマルデ
ータ部１ａとパリティデータ部１ｂへの書き込みを行
う。

【００３７】これにより、図２の実施の形態と同様の効
果が得られる。またこの実施の形態によると、検査用デ
ータを８ビットとすることにより、シンドローム信号を
デコードして検査行列の訂正番地を検出するシンドロー
ムデコード回路の構成のバリエーションが増える。具体
的に図２の場合と比較して説明する。図２の実施の形態
におけるように、検査用データが７ビットの場合、ハミ
ング符号の検査行列を構成する７ビットの各列に、３ビ
ットが“１”、４ビットが“０”の組み合わせを用いる
とする。このときその組み合わせは最大３５通りであ
る。また４ビットが“１”、３ビットが“０”の組み合
わせも最大３５通りである。従って、検査ビットが７ビ
ットでは、６４ビットのデータビットが全て一次独立と
なる検査行列ができない。

【００３８】これに対して、図３の実施の形態のよう
に、検査用データを８ビットとすれば、４ビットが
“１”、４ビットが“０”の組み合わせが最大７０通り
ある。このため、６４ビット全て一次独立である検査行
列ができる。またこの場合、シンドロームデコード回路
は、４ビットの“１”または“０”のデータパターンを
検出するゲートアレイで構成できる。従ってパターンレ
イアウト上も有利になる。

【００３９】図２の実施の形態のように７ビット検査用
データを用いる場合、ハミングコードの検査行列と符号
は、０以外の７桁の２進数で与えられる。このときシン
ドローム信号は、検査行列の１ビット誤りの番地を求め
るものであるが、シンドロームデコード回路の好ましい
構成は、図７に示すように、ＮＯＲ／ＮＡＮＤ構成にな
る。これは、２ビット以上のエラーが発生した場合、７
ビット全てが“１”というシンドロームが生成されるこ
とがあり、このとき、シンドロームの“１”又は“０”
のみを検知してデコードする回路では、複数の正しいデ
ータを書き換える事態が生じてしまうためである。

【００４０】即ち、シンドロームデコーダは、７桁のシ
ンドローム信号の“１”のビットが全て“１”であるこ
とを検出するための３入力ＮＡＮＤゲートＧ１と、
“０”のビットが全て“０”であることを検出するため
の４入力ＮＯＲゲートＧ２を併設して構成される。ＮＡ
ＮＤゲートＧ１の出力をインバータゲートＧ３で反転
し、これとＮＯＲゲートＧ２の出力が共に“１”である
ことを検出するためのＮＡＮＤゲートＧ４が配置され
る。これは具体的に、シンドロームが、３ビットの
“１”と４ビットの“０”の組み合わせで構成されたデ
ータビットに対するものである。前述のように検査ビッ
トが７ビットの場合、６４ビット全てを一次独立の検査
行列とすることができず、６４ビット分のデコーダを構
成するには、その組み合わせにより、ＮＡＮＤゲートＧ
１とＮＯＲゲートＧ２の入力数を変更する必要がある。
これにより、読み出しデータに誤りがない場合デコード
出力は全て“０”となり、誤りがある場合検査行列の対
応番地の出力が“１”になる。

【００４１】図３の実施の形態のように８ビットの検査
用データを用いる場合も、図８に示すように、図７とほ
ぼ同様にＮＯＲ／ＮＡＮＤ構成のシンドロームデコード
回路を用いることも可能である。一方、検査用データが
８ビット、従ってシンドローム信号が８ビットのときに
は、そのうち、４ビットのみの入力によりシンドローム
デコード回路を構成することができる。即ち、図９に示
すように、４ビットの“１”データの一致検出を行う４
入力ＮＡＮＤゲートのみを用いて、デコード回路を構成
することができる。これは、検査用データが８ビットの
場合、４ビットの“１”と４ビットの“０”の組み合わ
せでデータビット数６４ビット分のシンドロームを生成
でき、４ビットの“１”の一致検出のみで、エラー番地
の検出ができるためである。

【００４２】図４は、図３のＥＣＣ回路７を変形した実
施の形態である。ＥＣＣ回路７の基本構成及び動作は、
図３と同様であるが、異なる点は、リード／ライトドラ
イバ７１内のシンドロームデコード／訂正回路７２に対
してエラー訂正のタイミングを設定するタイミング信号
ＴＣを用いることである。タイミング信号生成回路８
は、ノーマルデータ部１ａからのデータ読み出しに同期
して、内部的にタイミング信号ＴＣを生成する。

【００４３】図５は、タイミング信号生成回路８の構成
例を、ＤＱバッファ５との関係で示している。セルアレ
イ１につながるデータ線ＤＱ，／ＤＱには、書き込みデ
ータＷＤを相補信号に変換して供給するライト回路５１
が設けられ、また読み出しデータを増幅する、カレント
ミラー増幅器等によるバッファアンプ５２が設けられ
る。このバッファアンプ５２の出力により駆動されるＮ
ＭＯＳトランジスタＱＮ１のドレインに、読み出しデー
タ線ＲＤが接続される。

【００４４】ＤＱバッファ５からの読み出しデータは通
常相補信号ではないが、図５の構成では、カレントミラ
ー型差動アンプであるバッファアンプ５２を、差動出力
型としている。そしてバッファアンプ５２により駆動さ
れる出力段のＮＭＯＳトランジスタＱＮ１と相補的に駆
動されるＮＭＯＳトランジスタＱＮ２が付加され、その
ドレインにデータ線／ＲＤが接続されている。そして、
これらの相補データ線ＲＤ，／ＲＤの出力を入力とする
排他的論理和ゲート（ＥＸＯＲゲート）８１が設けられ
る。このＥＸＯＲゲート８１の出力は、制御信号ＣＮＴ
と共にＮＡＮＤゲート８２に入力される。これにより、
ＮＡＮＤゲート８２からは、制御信号ＣＮＴが“Ｈ”で
あり且つ、データが読み出されたときのみ“Ｌ”となる
訂正タイミング信号ＴＣを得ることができる。

【００４５】タイミング信号ＴＣによるシンドロームデ
コード／訂正回路７２の制御は例えば、次のようにすれ
ばよい。図６Ａに示すように、シンドロームデコード／
訂正回路７２は、シンドロームデコード回路７２ａとエ
ラー訂正回路７２ｂを有する。このシンドロームデコー
ド回路７２ａの前に、シンドローム生成回路７５の出力
であるシンドローム信号のデコード回路７２ａへの転送
を、タイミング信号ＴＣで制御する訂正タイミング調整
回路（転送スイッチ回路）７２ｃを設ける。或いは図６
Ｂに示すように、デコード回路７２ａとエラー訂正回路
７２ｂの間に、デコード信号の転送をタイミング信号Ｔ
Ｃでオンにする訂正タイミング調整回路７２ｃを設け
る。

【００４６】この様にタイミング信号ＴＣを用いて、デ
ータ読み出しがなされた場合のみ、シンドロームデコー
ド／訂正回路７２を活性化するという制御を行えば、ノ
イズ等によりシンドロームデコード／訂正回路７２が誤
動作するといった事態を防止することができる。

【００４７】図１０は、図３のＥＣＣ回路７を基本とし
て、シンドロームデコード／訂正回路７２でエラー検知
訂正があった場合に、そのことを外部モニター端子に訂
正モニター信号ＭＴとして出力するようにしたものであ
る。これにより、ＥＣＣ回路７の動作を確認することが
できる。訂正モニター信号ＭＴは、訂正の有無のみを知
らせるには１ビットでよい。複数ビットの訂正モニター
信号ＭＴを出力して、訂正位置を確認できるようにする
ことも有効である。

【００４８】具体的にこのようなエラー訂正モニター信
号ＭＴは、図６Ａ或いは図６Ｂにそれぞれ対応して、図
１１Ａ或いは図１１Ｂに示すように、訂正タイミング調
整回路７２ｃの出力をモニター信号ＭＴとすればよい。

【００４９】なお、以上の各実施の形態において、ＥＣ
Ｃ回路７はオン，オフできるようにすることが、ＥＣＣ
回路の機能チェックのために好ましい。これは、図５に
示したように、タイミング信号生成回路８の出力段ＮＡ
ＮＤゲート８２の制御信号ＣＮＴを外部からオンオフで
きるようにすることで可能である。例えば、ＥＣＣ回路
７をオンとして、先の実施の形態で説明した書き込み動
作によりテストデータの書き込みを行う。ついで、ＥＣ
Ｃ回路７をオフにして、先に書き込まれたテストデータ
を、あるビットのみが異なるデータにより書き換える。
これは、パリティデータ部が更新されていないから、強
制的にエラー状態を作ったことになる。そして、再度Ｅ
ＣＣ回路７をオンにしてテストデータ読み出しを行う。
これにより、ＥＣＣ回路７が正常に動作するか否かを確
認することが可能である。

【００５０】またＤＲＡＭセルアレイは、ある周期でリ
フレッシュ動作が必要である。このためＤＲＡＭチップ
には、例えば自動的にリフレッシュ動作を行うリフレッ
シュ回路を内蔵するが、リフレッシュ動作の間は、ＤＱ
バッファ５にはデータは読み出されない。従って、図４
の実施の形態において、リフレッシュサイクル時は訂正
タイミング信号生成回路８は動作せず、ＥＣＣ回路７の
動作は停止する。これにより、無駄な消費電力を低減す
ることができる。

【００５１】

【発明の効果】以上述べたようにこの発明にる半導体メ
モリは、ＥＣＣ回路の内蔵により、特に省電力化に伴う
データ不良を救済することが可能になる。

【図面の簡単な説明】

【図１】この発明の実施の形態による半導体メモリの構
成を示す図である。

【図２】他の実施の形態による半導体メモリにおけるＥ
ＣＣ回路の構成を示す図である。

【図３】他の実施の形態による半導体メモリにおけるＥ
ＣＣ回路の構成を示す図である。

【図４】他の実施の形態による半導体メモリにおけるＥ
ＣＣ回路の構成を示す図である。

【図５】同実施の形態の訂正タイミング信号生成回路部
の構成を示す図である。

【図６Ａ】同実施の形態のエラー検知訂正回路部の構成
を示す図である。

【図６Ｂ】同実施の形態のエラー検知訂正回路部の他の
構成を示す図である。

【図７】シンドローム信号デコード回路の構成を示す図
である。

【図８】シンドローム信号デコード回路の他の構成を示
す図である。

【図９】シンドローム信号デコード回路の他の構成を示
す図である。

【図１０】他の実施の形態による半導体メモリのＥＣＣ
回路の構成を示す図である。

【図１１Ａ】同実施の形態の訂正モニター信号生成部の
構成を示す図である。

【図１１Ｂ】同実施の形態の訂正モニター信号生成部の
他の構成を示す図である。

【符号の説明】

１…メモリセルアレイ、１ａ…ノーマルデータ部、１ｂ
…パリティデータ部、２…ロウデコーダ／ワード線ドラ
イバ、３…センスアンプ、４…カラムゲート、５…ＤＱ
バッファ、６…Ｉ／Ｏバッファ、７…ＥＣＣ回路、８…
訂正タイミング調整用信号発生回路、７１…リード／ラ
イトドライバ、７２…シンドロームデコード／エラー訂
正回路、７２ａ…デコード回路、７２ｂ…エラー訂正回
路、７２ｃ…訂正タイミング調整回路、７３…検査用デ
ータ生成回路、７４…情報用データ生成回路、７５…シ
ンドローム信号生成回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田宗博神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者新矢寛神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B018 GA02 HA15 HA17 KA21 NA02 QA03 QA15 5L106 AA01 BB02 BB12 FF05 GG05 5M024 AA40 BB30 BB35 EE05 KK22 MM09 PP01 PP02 PP03

Claims

【特許請求の範囲】

【請求項１】通常のデータ書き込み，読み出しに用い
られるノーマルデータ部及び、ノーマルデータ部からの
読み出しデータの誤り検出を行うための検査用データを
記憶するパリティデータ部を備えたセルアレイと、前記セルアレイからの読み出しデータ及びセルアレイへ
の書き込みデータを一時保持するデータバッファと、データ書き込み時に、入力された書き込みデータから前
記パリティデータ部に記憶すべき検査用データを生成
し、データ読み出し時に前記ノーマルデータ部から読み
出されたデータと前記パリティデータ部から読み出され
た検査用データに基づいて読み出されたデータのエラー
検知訂正を行うエラー検知訂正回路とを備え、前記データバッファと前記セルアレイのノーマルデータ
部との間はｎビット並列データの転送が行われ、前記デ
ータバッファと外部入出力端子の間はｍビット並列デー
タの転送が行われるものであって（ｍ，ｎは整数であっ
て、ｍ＜ｎ）、データ書き込みサイクルの前半において、書き換えられ
るべきｍビットデータを含むｎビットデータが並列読み
出しされて、前記エラー検知訂正回路でそのｎビットデ
ータのエラー検知訂正が行われ、データ書き込みサイクルの後半において、前記エラー検
知訂正回路で訂正されたｎビット並列データのうち書き
換えられるべきｍビットデータ部分が外部入出力端子か
ら供給されたｍビット並列データで置き換えられて、前
記ノーマルデータ部に転送されることを特徴とする半導
体メモリ装置。
【請求項２】前記エラー検知訂正回路は、ハミング符
号により単一ビットエラー訂正を行うものであって、前
記パリティデータ部に記憶する検査用データは、読み出
しデータのエラー検知訂正に必要最小限のビット数によ
り構成されていることを特徴とする請求項１記載の半導
体メモリ装置。
【請求項３】前記エラー検知訂正回路は、ハミング符
号により単一ビットエラー訂正を行うものであって、前
記パリティデータ部に記憶する検査用データは、読み出
しデータのエラー検知訂正に必要最小限のビット数より
１ビット多いビット数で構成されていることを特徴とす
る請求項１記載の半導体メモリ装置。
【請求項４】前記エラー検知訂正回路は、前記書き換
えられるべきｍビットデータ部分にエラーがある場合に
はエラー訂正を行わず、前記書き換えられるべきｍビッ
トデータ部分以外にエラーがある場合にエラー訂正を行
うことを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】前記エラー検知訂正回路は、データ読み
出しサイクルにおいては、読み出しデータのエラー訂正
があっても前記ノーマルデータ部の対応するセルデータ
の訂正を行わないことを特徴とする請求項１記載の半導
体メモリ装置。
【請求項６】前記セルアレイは、所定周期でデータが
リフレッシュされるＤＲＡＭセルアレイであって、前記エラー検知訂正回路は、前記ＤＲＡＭセルアレイの
リフレッシュ動作時、動作停止することを特徴とする請
求項１記載の半導体メモリ装置。
【請求項７】通常のデータ書き込み，読み出しに用い
られるノーマルデータ部及び、ノーマルデータ部からの
読み出しデータの誤り検出を行うための検査用データを
記憶するパリティデータ部を備えたセルアレイと、前記セルアレイからの読み出しデータ及びセルアレイへ
の書き込みデータを一時保持するデータバッファと、データ書き込み時に入力された書き込みデータから前記
パリティデータ部に記憶すべき検査用データを生成し、
データ読み出し時に前記ノーマルデータ部から読み出さ
れたデータと前記パリティデータ部から読み出された検
査用データに基づいて読み出されたデータのエラー検知
訂正を行うための、前記読み出されたデータと検査用デ
ータに基づいてシンドローム信号を生成するシンドロー
ム生成回路及び生成されたシンドローム信号をデコード
してエラービットの訂正を行うシンドロームデコード／
エラー訂正回路を有するエラー検知訂正回路と、前記データバッファでの出力データ変化を検出してタイ
ミング信号を生成するタイミング信号生成回路と、前記タイミング信号生成回路で生成されたタイミング信
号により制御されて前記シンドローム信号を前記シンド
ロームデコード／エラー訂正回路に転送する訂正タイミ
ング調整回路と、を有することを特徴とする半導体メモ
リ装置。
【請求項８】前記エラー検知訂正回路は、ハミング符
号により単一ビットエラー訂正を行うものであって、前
記パリティデータ部に記憶する検査用データは、読み出
しデータのエラー検知訂正に必要最小限のビット数によ
り構成されていることを特徴とする請求項７記載の半導
体メモリ装置。
【請求項９】前記エラー検知訂正回路は、ハミング符
号により単一ビットエラー訂正を行うものであって、前
記パリティデータ部に記憶する検査用データは、読み出
しデータのエラー検知訂正に必要最小限のビット数より
１ビット多いビット数で構成されていることを特徴とす
る請求項７記載の半導体メモリ装置。
【請求項１０】前記データバッファと前記セルアレイ
のノーマルデータ部との間はｎビット並列データの授受
が行われ、前記データバッファと外部入出力端子の間は
ｍビット並列データ（但し、ｍ＜ｎ）の授受が行われる
ものであり、データ書き込みサイクルの前半において、
書き換えられるべきｍビットデータを含むｎビットデー
タが並列読み出しされて、前記エラー検知訂正回路でそ
のｎビットデータのエラー検知訂正が行われ、データ書き込みサイクルの後半において、前記エラー検
知訂正回路で訂正されたｎビット並列データのうち書き
換えられるべきｍビットデータ部分が外部入出力端子か
ら供給されたｍビット並列データで置き換えられて、前
記ノーマルデータ部に転送されることを特徴とする請求
項７記載の半導体メモリ装置。
【請求項１１】前記エラー検知訂正回路は、前記書き
換えられるべきｍビットデータ部分にエラーがある場合
にはエラー訂正を行わず、前記書き換えられるべきｍビ
ットデータ部分以外にエラーがある場合にエラー訂正を
行うことを特徴とする請求項１０記載の半導体メモリ装
置。
【請求項１２】前記エラー検知訂正回路は、データ読
み出しサイクルにおいては、読み出しデータのエラー訂
正があっても前記ノーマルデータ部の対応するセルデー
タの訂正を行わないことを特徴とする請求項７記載の半
導体メモリ装置。
【請求項１３】前記セルアレイは、所定周期でデータ
がリフレッシュされるＤＲＡＭセルアレイであって、前
記エラー検知訂正回路は、前記ＤＲＡＭセルアレイのリ
フレッシュ動作時、動作停止することを特徴とする請求
項７記載の半導体メモリ装置。
【請求項１４】前記エラー検知訂正回路は、外部から
前記タイミング信号生成回路の活性、非活性状態を制御
することにより、活性、非活性状態の切り換えが可能に
構成されていることを特徴とする請求項７記載の半導体
メモリ装置。
【請求項１５】前記訂正タイミング調整回路の出力を
エラー訂正の有無を外部に知らせるモニター信号として
出力するモニター端子を有することを特徴とする請求項
７記載の半導体メモリ装置。
【請求項１６】通常のデータ書き込み，読み出しに用
いられるノーマルデータ部及び、ノーマルデータ部から
の読み出しデータの誤り検出を行うための検査用データ
を記憶するパリティデータ部を備えたセルアレイと、前
記セルアレイからの読み出しデータ及びセルアレイへの
書き込みデータを一時保持するデータバッファと、データ書き込み時に入力された書き込みデータから前記
パリティデータ部に記憶すべき検査用データを生成し、
データ読み出し時に前記ノーマルデータ部から読み出さ
れたデータと前記パリティデータ部から読み出された検
査用データに基づいて読み出されたデータのエラー検知
訂正を行うエラー検知訂正回路とを備え、前記エラー
検知訂正回路は、前記読み出されたデータと検査用デー
タに基づいてシンドローム信号を生成するシンドローム
生成回路及び、生成されたシンドローム信号をデコード
してエラービットの訂正を行う、シンドロームデコード
回路を内蔵したシンドロームデコード／エラー訂正回路
を有し、前記シンドロームデコード回路は、シンドローム信号の
“１”データの組み合わせを検出するための第１のＮＡ
ＮＤゲートと、“０”データの組み合わせを検出するた
めのＮＯＲゲートと、前記第１のＮＡＮＤゲートの出力
の反転信号と前記ＮＯＲゲート出力の一致検出を行う第
２のＮＡＮＤゲートとを備えたことを特徴とする半導体
メモリ装置。
【請求項１７】前記エラー検知訂正回路は、ハミング
符号により単一ビットエラー訂正を行うものであって、
前記パリティデータ部に記憶する検査用データは、読み
出しデータのエラー検知訂正に必要最小限のビット数に
より構成されていることを特徴とする請求項１６記載の
半導体メモリ装置。
【請求項１８】前記エラー検知訂正回路は、ハミング
符号により単一ビットエラー訂正を行うものであって、
前記パリティデータ部に記憶する検査用データは、読み
出しデータのエラー検知訂正に必要最小限のビット数よ
り１ビット多いビット数で構成されていることを特徴と
する請求項１６記載の半導体メモリ装置。
【請求項１９】前記データバッファと前記セルアレイ
のノーマルデータ部との間はｎビット並列データの授受
が行われ、前記データバッファと外部入出力端子の間は
ｍビット並列データ（但し、ｍ＜ｎ）の授受が行われる
ものであり、データ書き込みサイクルの前半において、書き換えられ
るべきｍビットデータを含むｎビットデータが並列読み
出しされて、前記エラー検知訂正回路でそのｎビットデ
ータのエラー検知訂正が行われ、データ書き込みサイクルの後半において、前記エラー検
知訂正回路で訂正されたｎビット並列データのうち書き
換えられるべきｍビットデータ部分が外部入出力端子か
ら供給されたｍビット並列データで置き換えられて、前
記ノーマルデータ部に転送されることを特徴とする請求
項１６記載の半導体メモリ装置。
【請求項２０】前記エラー検知訂正回路は、前記書き
換えられるべきｍビットデータ部分にエラーがある場合
にはエラー訂正を行わず、前記書き換えられるべきｍビ
ットデータ部分以外にエラーがある場合にエラー訂正を
行うことを特徴とする請求項１９記載の半導体メモリ装
置。
【請求項２１】前記エラー検知訂正回路は、データ読
み出しサイクルにおいては、読み出しデータのエラー訂
正があっても前記ノーマルデータ部の対応するセルデー
タの訂正を行わないことを特徴とする請求項１６記載の
半導体メモリ装置。
【請求項２２】前記セルアレイは、所定周期でデータ
がリフレッシュされるＤＲＡＭセルアレイであって、前記エラー検知訂正回路は、前記ＤＲＡＭセルアレイの
リフレッシュ動作時、動作停止することを特徴とする請
求項１６記載の半導体メモリ装置。
【請求項２３】通常のデータ書き込み，読み出しに用
いられるノーマルデータ部及び、ノーマルデータ部から
の読み出しデータの誤り検出を行うための検査用データ
を記憶するパリティデータ部を備えたセルアレイと、前記セルアレイからの読み出しデータ及びセルアレイへ
の書き込みデータを一時保持するデータバッファと、データ書き込み時に入力された書き込みデータから前記
パリティデータ部に記憶すべき検査用データを生成し、
データ読み出し時に前記ノーマルデータ部から読み出さ
れたデータと前記パリティデータ部から読み出された検
査用データに基づいて読み出されたデータのエラー検知
訂正を行うエラー検知訂正回路とを備え、前記エラー検知訂正回路は、前記読み出されたデータと
検査用データに基づいてシンドローム信号を生成するシ
ンドローム生成回路及び、生成されたシンドローム信号
をデコードしてエラービットの訂正を行う、シンドロー
ムデコード回路を内蔵したシンドロームデコード／エラ
ー訂正回路を有し、前記シンドロームデコード回路は、シンドローム信号の
“１”データの組み合わせを検出するためのＮＡＮＤゲ
ートを配列したＮＡＮＤゲートアレイにより構成されて
いることを特徴とする半導体メモリ装置。
【請求項２４】前記エラー検知訂正回路は、ハミング
符号により単一ビットエラー訂正を行うものであって、
前記パリティデータ部に記憶する検査用データは、読み
出しデータのエラー検知訂正に必要最小限のビット数に
より構成されていることを特徴とする請求項２３記載の
半導体メモリ装置。
【請求項２５】前記エラー検知訂正回路は、ハミング
符号により単一ビットエラー訂正を行うものであって、
前記パリティデータ部に記憶する検査用データは、読み
出しデータのエラー検知訂正に必要最小限のビット数よ
り１ビット多いビット数で構成されていることを特徴と
する請求項２３記載の半導体メモリ装置。
【請求項２６】前記データバッファと前記セルアレイ
のノーマルデータ部との間はｎビット並列データの授受
が行われ、前記データバッファと外部入出力端子の間は
ｍビット並列データ（但し、ｍ＜ｎ）の授受が行われる
ものであり、データ書き込みサイクルの前半において、
書き換えられるべきｍビットデータを含むｎビットデー
タが並列読み出しされて、前記エラー検知訂正回路でそ
のｎビットデータのエラー検知訂正が行われ、データ書き込みサイクルの後半において、前記エラー検
知訂正回路で訂正されたｎビット並列データのうち書き
換えられるべきｍビットデータ部分が外部入出力端子か
ら供給されたｍビット並列データで置き換えられて、前
記ノーマルデータ部に転送されることを特徴とする請求
項２３記載の半導体メモリ装置。
【請求項２７】前記エラー検知訂正回路は、前記書き
換えられるべきｍビットデータ部分にエラーがある場合
にはエラー訂正を行わず、前記書き換えられるべきｍビ
ットデータ部分以外にエラーがある場合にエラー訂正を
行うことを特徴とする請求項２６記載の半導体メモリ装
置。
【請求項２８】前記エラー検知訂正回路は、データ読
み出しサイクルにおいては、読み出しデータのエラー訂
正があっても前記ノーマルデータ部の対応するセルデー
タの訂正を行わないことを特徴とする請求項２３記載の
半導体メモリ装置。
【請求項２９】前記セルアレイは、所定周期でデータ
がリフレッシュされるＤＲＡＭセルアレイであって、前記エラー検知訂正回路は、前記ＤＲＡＭセルアレイの
リフレッシュ動作時、動作停止することを特徴とする請
求項２３記載の半導体メモリ装置。
【請求項３０】通常のデータ書き込み，読み出しに用
いられるノーマルデータ部及び、ノーマルデータ部から
の読み出しデータの誤り検出を行うための検査用データ
を記憶するパリティデータ部を備えたセルアレイと、前記セルアレイからの読み出しデータ及びセルアレイへ
の書き込みデータを一時保持するデータバッファと、データ書き込み時に入力された書き込みデータから前記
パリティデータ部に記憶すべき検査用データを生成し、
データ読み出し時に前記ノーマルデータ部から読み出さ
れたデータと前記パリティデータ部から読み出された検
査用データに基づいて読み出されたデータのエラー検知
訂正を行うエラー検知訂正回路とを備え、前記エラー検知訂正回路は、ハミング符号により単一ビ
ットエラー訂正を行うものであって、前記パリティデー
タ部に記憶する検査用データは、１ビットエラー訂正に
必要最小限のビット数より１だけ多いビット数により構
成されていることを特徴とする半導体メモリ装置。
【請求項３１】前記データバッファと前記セルアレイ
のノーマルデータ部との間はｎビット並列データの授受
が行われ、前記データバッファと外部入出力端子の間は
ｍビット並列データ（但し、ｍ＜ｎ）の授受が行われる
ものであり、データ書き込みサイクルの前半において、
書き換えられるべきｍビットデータを含むｎビットデー
タが並列読み出しされて、前記エラー検知訂正回路でそ
のｎビットデータのエラー検知訂正が行われ、データ書き込みサイクルの後半において、前記エラー検
知訂正回路で訂正されたｎビット並列データのうち書き
換えられるべきｍビットデータ部分が外部入出力端子か
ら供給されたｍビット並列データで置き換えられて、前
記ノーマルデータ部に転送されることを特徴とする請求
項３０記載の半導体メモリ装置。
【請求項３２】前記エラー検知訂正回路は、前記書き
換えられるべきｍビットデータ部分にエラーがある場合
にはエラー訂正を行わず、前記書き換えられるべきｍビ
ットデータ部分以外にエラーがある場合にエラー訂正を
行うことを特徴とする請求項３１記載の半導体メモリ装
置。
【請求項３３】前記エラー検知訂正回路は、データ読
み出しサイクルにおいては、読み出しデータのエラー訂
正があっても前記ノーマルデータ部の対応するセルデー
タの訂正を行わないことを特徴とする請求項３０記載の
半導体メモリ装置。
【請求項３４】前記セルアレイは、所定周期でデータ
がリフレッシュされるＤＲＡＭセルアレイであって、前記エラー検知訂正回路は、前記ＤＲＡＭセルアレイの
リフレッシュ動作時、動作停止することを特徴とする請
求項３０記載の半導体メモリ装置。