JP2003058132A

JP2003058132A - マトリクス型画像表示装置

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Publication number: JP2003058132A
Application number: JP2002109758A
Authority: JP
Inventors: Yasushi Kubota; 靖久保田; Ichiro Shiraki; 一郎白木; Tamotsu Sakai; 保酒井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-07-22
Filing date: 2002-04-11
Publication date: 2003-02-28
Anticipated expiration: 2017-07-07
Also published as: JP3792597B2

Abstract

(57)【要約】【課題】制御回路や画像信号処理回路などの外部回路
からの入力信号レベルと、実際の各画素の駆動信号レベ
ルとの差を吸収可能とし、インタフェイス回路などの追
加構成を不要として、低コスト化および低消費電力化を
図るマトリクス型画像表示装置を提供する。【解決手段】論理回路ＬＯＧ_jから出力される０Ｖ／
５Ｖのサンプリングパルスを、接続された２段のレベル
シフタＬＳ１_j，ＬＳ２_jによって、高電位側を１０Ｖ
に、低電位側を−８Ｖにそれぞれシフトする。このと
き、データ信号線駆動回路ＳＤの一方の駆動電圧（５
Ｖ）を固定して、該データ信号線駆動回路ＳＤの他方の
駆動電圧（０Ｖ）および走査信号線駆動回路ＧＤの駆動
電圧をシフトさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に画素がマ
トリクス状に配列されるマトリクス型画像表示装置に関
し、特に各画素を表示駆動するための駆動回路部分の改
良に関する。

【０００２】

【従来の技術】従来から、液晶素子、ＥＬ（エレクトロ
ルミネッセンス）素子およびＬＥＤ（発光ダイオード）
素子等を、マトリクス状に配列して形成される画像表示
装置が用いられている。このようなマトリクス型の画像
表示装置として、液晶表示装置を例として以下に説明す
る。図１１は、一般的な液晶表示装置１の概略的構成を
示す正面図である。この液晶表示装置１は、大略的に、
多数の画素ＰＩＸが形成される画素アレイＡＲＹと、上
記画素ＰＩＸを表示駆動するための走査信号線駆動回路
ｇｄおよびデータ信号線駆動回路ｓｄと、これらの信号
線駆動回路ｇｄ，ｓｄを駆動制御するための制御回路２
とを含んで構成されている。

【０００３】上記画素アレイＡＲＹ上には、相互に直交
する多数の走査信号線ＧＬ_j （ｊ＝１，２，…，ｎ）お
よびデータ信号線ＳＬ_i （ｉ＝１，２，…，ｍ）が形成
されており、隣接する２本の走査信号線ＧＬ_j ，ＧＬ
_j+1 とデータ信号線ＳＬ_i ，ＳＬ_i+1 とで包囲された領
域に上記画素ＰＩＸが形成されることになり、こうして
該画素ＰＩＸは、マトリクス状に配列されている。

【０００４】上記データ信号線駆動回路ｓｄは、上記制
御回路２からのクロック信号ＣＫＳ等のタイミング信号
に同期して、入力された画像信号ＤＡＴをサンプリング
し、かつ必要に応じて増幅して上記各データ信号線ＳＬ
_i に出力する。また、走査信号線駆動回路ｇｄは、上記
制御回路２からのクロック信号ＣＫＧ，ＧＰＳ等のタイ
ミング信号に同期して、走査信号線ＧＬ_j を順次選択
し、画素ＰＩＸ内に設けられている後述するスイッチン
グ素子の開閉を制御する。こうして、データ信号線ＳＬ
_i に出力された画像信号（データ）ＤＡＴが各画素ＰＩ
Ｘに書込まれ、次の走査タイミングまでその画像データ
ＤＡＴが保持されて、表示出力が行われる。

【０００５】上記データ信号線駆動回路ｓｄには、画像
データＤＡＴを各データ信号線ＳＬ _i に出力してゆくに
あたって、走査信号線ＧＬ_j によって選択されたライン
の画素に順次的に画像データＤＡＴを出力してゆく点順
次駆動方式と、上記ラインの画素に一斉に画像データＤ
ＡＴを出力する線順次駆動方式とが知られており、一例
として、回路構成の簡単な点順次駆動方式のデータ信号
線駆動回路について、図１２を参照して説明する。

【０００６】図１２は、典型的な従来技術のデータ信号
線駆動回路ｓｄの電気的構成を示すブロック図である。
上記各データ信号線ＳＬ_i には、アナログスイッチａｓ
ｗ_iが介在されており、このアナログスイッチａｓｗ_i
が導通すると、上記画像データＤＡＴがサンプリングさ
れて各データ信号線ＳＬ_i に出力される。これらのアナ
ログスイッチａｓｗ_i を制御するために、該各アナログ
スイッチａｓｗ_i に個別的に対応する走査回路ｓｒｓ_i
（ｉ＝上記１，２，…，ｍ）と、バッファｂｕｆｓ_i と
が設けられている。

【０００７】上記走査回路ｓｒｓ_i は、相互に縦続接続
されており、各走査回路ｓｒｓ_i には共通にクロック信
号ＣＫＳが入力されている。また、始端の走査回路ｓｒ
ｓ₁には、水平同期信号などに基づいて作成されたスタ
ートパルスＳＰＳが与えられる。したがって、各走査回
路ｓｒｓ_i からは、上記始端側の走査回路ｓｒｓ₁から
順次的にサンプリングパルスが出力されてゆき、このサ
ンプリングパルスは、バッファｂｕｆｓ_iにおいて保持
・増幅されるとともに、必要に応じて反転されて、上記
各アナログスイッチａｓｗ_iに与えられる。

【０００８】また、走査信号線駆動回路ｇｄは、たとえ
ば図１３で示すように、上記走査回路ｓｒｓ_iと同様の
走査回路ｓｒｇ_k（ｋ＝１，２，…，ｎ＋１）と、各走
査信号線ＧＬ_jにそれぞれ対応している２種類の論理積
回路ａｎｄ１_j，ａｎｄ２_jおよびバッファｂｕｆｇ_j と
を備えて構成されている。各走査回路ｓｒｇ_kは、上記
走査回路ｓｒｓ_iと同様に相互に縦続接続されており、
垂直同期信号などに基づいて作成されたスタートパルス
ＳＰＧが始端の走査回路ｓｒｇ₁に入力され、このスタ
ートパルスＳＰＧが水平同期信号などに基づいて作成さ
れるクロック信号ＣＫＧに応答して、順次、後段側の走
査回路ｓｒｇ₂，ｓｒｇ₃，…へ出力されてゆく。

【０００９】相互に隣接する各走査回路ｓｒｇ_j，ｓｒ
ｇ_j+1からの出力は、論理積回路ａｎｄ１_jにおいて演算
された後、さらに論理積回路ａｎｄ２_jにおいてクロッ
ク信号ＧＰＳと演算されてバッファｂｕｆｇ_jにそれぞ
れ入力される。上記各走査回路ｓｒｇ_kは、上記クロッ
ク信号ＣＫＧに応答して上記スタートパルスＳＰＧを半
周期ずつ遅れて出力する。すなわち走査回路ｓｒｇ_jか
ら出力されるパルスは、クロック信号ＣＫＧの立上りタ
イミングで立上り、次の立上りタイミングまでの１周期
に亘って保持され、これに対して次段の走査回路ｓｒｇ
_j+1は、上記クロック信号ＣＫＧの立下りタイミングか
ら１周期間に亘ってパルスを出力する。すなわち、隣接
する走査回路ｓｒｇ_j，ｓｒｇ_j+1間で半周期だけずれた
パルスが論理積回路ａｎｄ１_jに入力されることにな
り、該論理積回路ａｎｄ１_jからはクロック信号ＣＫＧ
の半周期の長さのパルスが、論理積回路ａｎｄ２_jへ出
力される。

【００１０】上記クロック信号ＧＰＳは、たとえば上記
クロック信号ＣＫＧの２倍の速さとされており、したが
って論理積回路ａｎｄ２_jから出力されるパルスは、上
記クロック信号ＣＫＧの１／２の周期よりも短くなり、
隣接する論理積回路ａｎｄ２ _j，ａｎｄ２_j+1間で、この
パルスが相互に重複する期間を生じることはない。上記
論理積回路ａｎｄ２_jからの出力は、バッファｂｕｆｇ_j
において、増幅されるとともに、必要に応じて反転され
て、上記各走査信号線ＧＬ_j へそれぞれ出力される。

【００１１】ここで、各信号線駆動回路ｇｄ，ｓｄの駆
動電圧について考える。データ信号線駆動回路ｓｄにお
いては、走査回路ｓｒｓ_iを所望とする周波数、たとえ
ば走査信号線駆動回路ｇｄの並列化や同時サンプリング
を行わない場合で、ＶＧＡ（ＶｉｄｅｏＧｒａｐｈｉ
ｃａｌＡｒｒａｙ）表示の場合には、約２５．２ＭＨ
ｚで駆動可能であること、およびアナログスイッチａｓ
ｗ_iで正負両極性の画像データＤＡＴをデータ信号線Ｓ
Ｌ_iに出力可能であることなどの要求から決定され、一
般には走査回路ｓｒｓ_iからの要求よりもアナログスイ
ッチａｓｗ_iからの要求で決定される。たとえば、液晶
駆動電圧が±５Ｖ、対向電極の電圧が０Ｖであるとき、
データ信号線ＳＬ_iでの画像信号のレベルは−５〜＋５
Ｖとなり、該データ信号線駆動回路ｓｄの駆動電圧も−
５〜＋５Ｖ程度となる。

【００１２】これに対して、走査信号線駆動回路ｇｄに
おいては、上記画素ＰＩＸ内のスイッチング素子が、正
極性の画像データを画素容量に書込むことができるよう
に正極性側の駆動電圧が決定され、また負極性の画像デ
ータを１フレーム期間保持することができるように負極
性側の駆動電圧が決定される。たとえば、これらの条件
を満足させるためには、スイッチング素子の閾値電圧が
＋３Ｖであるとき、走査信号線駆動回路ｇｄの駆動信号
レベルは、正極性側で、上記＋３Ｖに、上記画像信号の
レベル＋５Ｖと、マージン＋２Ｖとを加算した１０Ｖ程
度となり、負極性側では、上記＋３Ｖに、上記画像デー
タＤＡＴのレベルである−５Ｖと、マージン−６Ｖとを
加算した−８Ｖ程度となる。ここで、駆動信号レベルと
は、各信号線駆動回路ｇｄ・ｓｄにおける出力信号のレ
ベルのことであり、これら信号線駆動回路ｇｄ・ｓｄの
駆動電圧と同一となりうる。

【００１３】なお、上述した各駆動電圧および駆動信号
レベルは一例であり、駆動方法、駆動回路の構成、トラ
ンジスタの特性および液晶の種類などによって、その最
適値は変動する。

【００１４】

【発明が解決しようとする課題】以上のように、液晶表
示装置では、上述のように液晶を表示駆動するために、
正負それぞれ５Ｖ前後の電圧を印加する必要があるこ
と、およびデータ信号線駆動回路ｓｄのアナログスイッ
チａｓｗ_i は正負両極性の画像データＤＡＴを取扱うた
めにＣＭＯＳ構成であるのに対して、走査信号線駆動回
路ｇｄが制御する画素ＰＩＸ内のスイッチング素子はＮ
ＭＯＳなどの片チャネル構成であることに起因して、一
般に、データ信号線駆動回路ｓｄおよび走査信号線駆動
回路ｇｄの駆動電圧は、一般的な集積回路で用いられて
いる電圧、たとえば３．３Ｖまたは５Ｖよりも大きく、
かつ相互に異なる電圧レベルであることが多い。

【００１５】このため、各信号線駆動回路ｓｄ，ｇｄに
入力されるべき上記クロック信号ＣＫＳ；ＣＫＧ，ＧＰ
ＳおよびスタートパルスＳＰＳ，ＳＰＧ等の振幅を大き
くし、かつ所望とするレベルとする必要がある。したが
って、これらの信号線駆動回路ｓｄ，ｇｄを制御するた
めの上記制御回路２や画像信号処理回路等の外部回路の
出力を所望電圧レベルに変換するインタフェイス回路等
が必要となり、コストの増大や消費電力の増加を招くと
いう問題がある。

【００１６】このような不具合を解決するための他の従
来技術は、特開平６−９５０７３号公報に示されてい
る。この従来技術では、データ信号線駆動回路および走
査信号線駆動回路への入力振幅を５Ｖ（０Ｖ−５Ｖ）に
揃え、それぞれの駆動回路の内部に設けたレベルシフト
回路によって、所望とする出力振幅レベルである１５Ｖ
（０Ｖ−１５Ｖ）まで昇圧している。これによって、入
力信号の振幅が小さくなり、上記外部インタフェイス回
路の負荷を小さくしている。

【００１７】しかしながらこの従来技術は、入力信号の
一方の電圧レベル、この例では高電位側のみをレベルシ
フトさせて、データ信号線駆動回路と走査信号線駆動回
路との両方の入力信号レベルを同一の駆動信号レベルに
昇圧するものである。したがって、データ信号線駆動回
路と走査信号線駆動回路との駆動信号レベルの最適値が
前述のように相互に異なるような場合には、適用するこ
とができないという問題がある。

【００１８】本発明の目的は、データ信号線駆動回路お
よび走査信号線駆動回路の駆動信号レベルをそれぞれ最
適化した場合にも、各データ信号線駆動回路および走査
信号線駆動回路での入力信号レベルを同一に、かつ低く
して、構成を簡略化することができるとともに、低消費
電力化を図ることができるマトリクス型画像表示装置を
提供することである。

【００１９】

【課題を解決するための手段】本発明のマトリクス型画
像表示装置は、上記の課題を解決するために、画像を表
示するための画素がマトリクス状に配列された基板と、
上記各画素に選択的に画像データを供給するための走査
信号線駆動回路およびデータ信号線駆動回路とを含んで
構成されるマトリクス型画像表示装置において、上記走
査信号線駆動回路またはデータ信号線駆動回路の少なく
とも一方は、走査信号線またはデータ信号線への出力段
に、相互に直列に接続された２段のレベルシフト回路を
備え、上記２段のレベルシフト回路は、上記走査信号線
駆動回路またはデータ信号線駆動回路の高電位側および
低電位側の両方の電圧レベルをシフトするレベルシフト
回路を有することを特徴とする。

【００２０】上記の構成によれば、各信号線駆動回路
に、制御回路や画像信号処理回路などの外部回路からの
低電圧、たとえば５Ｖの振幅を有する入力信号をそのま
ま入力しても、該信号線駆動回路は、出力段に備える２
段のレベルシフト回路によって、出力信号の電圧レベル
を低電位側および高電位側ともに最適なレベルにシフト
することができる。

【００２１】したがって、上記外部回路の負担を軽くし
て、構成の簡略化および低消費電力化を図ることができ
るとともに、駆動回路構成や表示媒体などに適応した最
適な駆動信号レベルを得ることができ、表示品位を向上
することができる。

【００２２】本発明のマトリクス型画像表示装置は、上
記の課題を解決するために、画像を表示するための画素
がマトリクス状に配列された基板と、上記各画素に選択
的に画像データを供給するための走査信号線駆動回路お
よびデータ信号線駆動回路とを含んで構成されるマトリ
クス型画像表示装置において、上記走査信号線駆動回路
は、相互に直列に接続された２段のレベルシフト回路を
備えて上記走査信号線駆動回路の高電位側および低電位
側の両方の電圧レベルをシフトし、上記データ信号線駆
動回路は、上記データ信号線駆動回路の高電位側または
低電位側の一方の電圧レベルを固定することを特徴とす
る。

【００２３】上記の構成によれば、各信号線駆動回路
に、制御回路や画像信号処理回路などの外部回路からの
低電圧、たとえば５Ｖの振幅を有する入力信号をそのま
ま入力しても、該信号線駆動回路は、出力段に備える２
段のレベルシフト回路によって、出力信号の電圧レベル
を低電位側および高電位側ともに最適なレベルにシフト
することができる。

【００２４】したがって、上記外部回路の負担を軽くし
て、構成の簡略化および低消費電力化を図ることができ
るとともに、駆動回路構成や表示媒体などに適応した最
適な駆動信号レベルを得ることができ、表示品位を向上
することができる。

【００２５】さらに、通常、画像データをデータ信号線
に出力するデータ信号線駆動回路はＣＭＯＳ構成となっ
ているのに対して、各画素に設けられ、画像データの書
込みを行うスイッチング素子はＮＭＯＳ構成であり、走
査信号線駆動回路の駆動信号レベルは、データ信号線駆
動回路の駆動信号レベルよりも大きな電圧振幅が要求さ
れる。すなわち、走査信号線駆動回路の高電位側の電圧
レベルをデータ信号線駆動回路の高電位側の電圧レベル
よりも高くし、かつ走査信号線駆動回路の低電位側の電
圧レベルをデータ信号線駆動回路の低電位側の電圧レベ
ルよりも低くすることが要求される。

【００２６】この場合、データ信号線駆動回路における
シフトさせない他方の電圧レベルを基準とする方が、走
査信号線駆動回路のいずれか一方の電圧レベルを基準と
するよりも、レベルシフト回路における最大シフト量を
小さくすることができ、回路への負担を小さくすること
ができる。

【００２７】本発明のマトリクス型画像表示装置は、上
記の課題を解決するために、画像を表示するための画素
がマトリクス状に配列された基板と、上記各画素に選択
的に画像データを供給するための走査信号線駆動回路お
よびデータ信号線駆動回路とを含んで構成されるマトリ
クス型画像表示装置において、上記走査信号線駆動回路
は、走査信号線への出力段に２段のレベルシフト回路を
備えて上記走査信号線駆動回路の高電位側および低電位
側の両方の電圧レベルをシフトし、上記データ信号線駆
動回路は、上記データ信号線駆動回路の高電位側または
低電位側の一方の電圧レベルを固定することを特徴とす
る。

【００２８】上記の構成によれば、各信号線駆動回路
に、制御回路や画像信号処理回路などの外部回路からの
低電圧、たとえば５Ｖの振幅を有する入力信号をそのま
ま入力しても、該信号線駆動回路は、出力段に備える２
段のレベルシフト回路によって、出力信号の電圧レベル
を低電位側および高電位側ともに最適なレベルにシフト
することができる。

【００２９】したがって、上記外部回路の負担を軽くし
て、構成の簡略化および低消費電力化を図ることができ
るとともに、駆動回路構成や表示媒体などに適応した最
適な駆動信号レベルを得ることができ、表示品位を向上
することができる。

【００３０】さらに、通常、画像データをデータ信号線
に出力するデータ信号線駆動回路はＣＭＯＳ構成となっ
ているのに対して、各画素に設けられ、画像データの書
込みを行うスイッチング素子はＮＭＯＳ構成であり、走
査信号線駆動回路の駆動信号レベルは、データ信号線駆
動回路の駆動信号レベルよりも大きな電圧振幅が要求さ
れる。すなわち、走査信号線駆動回路の高電位側の電圧
レベルをデータ信号線駆動回路の高電位側の電圧レベル
よりも高くし、かつ走査信号線駆動回路の低電位側の電
圧レベルをデータ信号線駆動回路の低電位側の電圧レベ
ルよりも低くすることが要求される。

【００３１】この場合、データ信号線駆動回路における
シフトさせない他方の電圧レベルを基準とする方が、走
査信号線駆動回路のいずれか一方の電圧レベルを基準と
するよりも、レベルシフト回路における最大シフト量を
小さくすることができ、回路への負担を小さくすること
ができる。

【００３２】また、上記走査信号線駆動回路とデータ信
号線駆動回路との駆動信号レベルは相互に異なり、かつ
上記走査信号線駆動回路とデータ信号線駆動回路との入
力信号レベルは相互に等しいことがより好ましい。

【００３３】各画素に形成されるスイッチング素子を開
閉駆動する走査信号線駆動回路と、上記スイッチング素
子に画像データを入力するデータ信号線駆動回路との駆
動信号レベルは、それぞれ最適化されて相互に異なって
おり、これに対して、これらのデータ信号線駆動回路お
よび走査信号線駆動回路への入力信号、たとえばクロッ
ク信号やスタートパルスなどは、相互にそのレベルが揃
えられている。

【００３４】したがって、上記外部回路の出力電圧なら
びに走査信号線およびデータ信号線の駆動信号レベルを
最適化しても、上記外部回路の出力側に、それらの出力
電圧とデータ信号線駆動回路および走査信号線駆動回路
の入力電圧とを整合させるためのレベル変換回路などを
付加する必要がなくなり、上記外部回路の負担を軽減す
ることができる。

【００３５】また、上記画素は、スイッチング素子と、
液晶容量および補助容量からなる画素容量とを含んで構
成され、走査信号によって該画素が選択されると、上記
スイッチング素子は画像データを取り込んで液晶容量お
よび補助容量の一方の電極に与え、これによって、上記
液晶容量の一方の電極と他方の電極である対向電極との
間に介在される表示媒体に電圧が印加されて該表示媒体
が駆動されて画像表示が実現され、上記補助容量の他方
の電極は隣接する走査信号線に接続され、上記対向電極
は、その電圧レベルが予め定める周期で交流駆動され、
上記走査信号線駆動回路は、上記２段のレベルシフト回
路を備え、いずれかのレベルシフト回路の電圧シフト量
が上記周期毎に変化することがより好ましい。

【００３６】これにより、画素容量を構成する補助容量
の他方の電極を隣接する走査信号線に接続するようにし
た、いわゆるＣＳオンゲート構造の画素構成とし、液晶
などの表示媒体の交流駆動の周期で、走査信号線駆動回
路の駆動電圧のいずれか一方の電圧レベルを変動させ
る。

【００３７】したがって、上記ＣＳオンゲート構造で
は、走査信号線のオフ電圧レベルを、液晶容量などの対
向電極である共通電極の交流駆動と同期して、同振幅で
変動させる必要があるのに対して、上記オフレベルであ
る上記一方の電圧レベルを変動させることによって、走
査信号線のレベルを所望とする波形として駆動すること
ができる。

【００３８】さらにまた、上記レベルシフト回路を備え
る信号線駆動回路において、その出力段に設けられる該
レベルシフト回路を構成するトランジスタは、その前段
側の回路を構成するトランジスタと素子構造が相互に異
なり、高耐圧であることがより好ましい。

【００３９】これにより、レベルシフト回路を構成する
トランジスタと、その前段側の回路を構成するトランジ
スタとで、素子に要求される耐圧に対応して素子構造を
変化する。たとえば、オフセット構造を採用する。ま
た、チャネル長を変化させて対応するときには、高い耐
圧が要求されるレベルシフト回路のトランジスタでは、
チャネル長を長くすることがより好ましい。この場合、
このトランジスタのチャネル長は、その前段側の回路を
構成するトランジスタのチャネル長の１．５〜３倍の長
さであることがより好ましい。

【００４０】また、ゲート絶縁膜の膜厚で対応するとき
には、レベルシフト回路のトランジスタの膜厚を厚くす
ることがより好ましい。この場合、このトランジスタの
ゲート絶縁膜の膜厚は、その前段側の回路を構成するト
ランジスタのゲート絶縁膜の膜厚の１．２５倍から２．
５倍であることがより好ましい。

【００４１】また、高い耐圧が要求されるレベルシフト
回路を構成するトランジスタを、チャネル領域とソース
領域およびドレイン領域との間に不純物濃度の低い領域
を有する、いわゆるＬＤＤ構造としてもよい。

【００４２】

【発明の実施の形態】本発明の実施の一形態について、
図１〜図７に基づいて説明すれば以下のとおりである。

【００４３】図１は本発明の実施の一形態の走査信号線
駆動回路ＧＤの電気的構成を示すブロック図であり、図
２はその走査信号線駆動回路ＧＤの動作を説明するため
の波形図であり、図３は本発明の実施の一形態のデータ
信号線駆動回路ＳＤの電気的構成を示すブロック図であ
る。これらの信号線駆動回路ＧＤ，ＳＤは、前述の一般
的な液晶表示装置１における従来技術の信号線駆動回路
ｇｄ，ｓｄにそれぞれ代えて、使用することができる。

【００４４】走査信号線駆動回路ＧＤは、上記各走査信
号線ＧＬ_jに個別的に対応する走査回路ＳＲＧ_j（上記ｊ
＝１，２，…，ｎ）、論理回路ＬＯＧ_j、レベルシフタ
ＬＳ１_j、レベルシフタＬＳ２_jおよびバッファＢＵＦ_j
を備えて構成されている。

【００４５】走査回路ＳＲＧ_jは、シフトレジスタなど
で実現され、相互に縦続接続されている。これらの走査
回路ＳＲＧ_jには、共通に、上記制御回路２から、水平
同期信号などに基づいて作成され、図２（ａ）で示すよ
うなクロック信号ＣＫＧが入力されている。また、始端
の走査回路ＳＲＧ₁には、上記制御回路２から、垂直同
期信号などに基づいて作成され、図２（ｂ）で示すよう
なスタートパルスＳＰＧが入力されており、残余の走査
回路ＳＲＧ₂〜ＳＲＧ_nには、それぞれ前段側の走査回路
ＳＲＧ₁〜ＳＲＧ_n-1からの出力が与えられる。したがっ
て、上記スタートパルスＳＰＧは、上記クロック信号Ｃ
ＫＧに応答して、順次、後段側の走査回路へと伝送され
てゆく。

【００４６】上記各走査回路ＳＲＧ_jからの出力はま
た、対応する論理回路ＬＯＧ_jにそれぞれ入力されてい
る。これらの論理回路ＬＯＧ_jにはまた、図２（ｃ）で
示すような、たとえば上記クロック信号ＣＫＧの２倍の
周波数のクロック信号ＧＰＳが、上記制御回路２から入
力されている。論理回路ＬＯＧ_jは、図２（ｄ）で示す
ように、走査回路ＳＲＧ_jからの出力およびクロック信
号ＧＰＳが共にハイレベルである期間のみ、ハイレベル
の出力を導出する。したがって、この論理回路ＬＯＧ_j
からの出力は、ほぼ上記クロック信号ＣＫＧの１／４の
周期だけハイレベルとなり、隣接する論理回路ＬＯＧ
_j-1，ＬＯＧ_j+1との間で、ハイレベルとなる期間が相互
に重複することはない。

【００４７】上記走査回路ＳＲＧ_jおよび論理回路ＬＯ
Ｇ_jは、上記制御回路２や、図示しない画像信号処理回
路と同様に、駆動電圧が５Ｖとなっており、したがって
論理回路ＬＯＧ_jからの出力電圧レベルは０Ｖ／５Ｖと
なる。この論理回路ＬＯＧ_jからの出力は、第１のレベ
ルシフタＬＳ１_jにおいて、図２（ｅ）で示すように、
その電圧レベルが０Ｖ／１０Ｖに変換され、さらに第２
のレベルシフタＬＳ２_jにおいて、図２（ｆ）で示すよ
うに、−８Ｖ／１０Ｖに変換される。レベルシフタＬＳ
２_jからの出力は、バッファＢＵＦ_jにおいて増幅される
とともに、必要に応じて反転されて、上記各走査信号線
ＧＬ_jへ出力される。走査信号線ＧＬ_jの電圧レベルは、
図２（ｇ）で示すようになる。

【００４８】また、データ信号線駆動回路ＳＤは、各デ
ータ信号線ＳＬ_i毎に個別的に設けられる走査回路ＳＲ
Ｓ_i（上記ｉ＝１，２，…，ｍ）、論理回路ＬＯＳ_i、レ
ベルシフタＬＳ３_iおよびサンプリング回路ＳＭＰ_iを備
えて構成されている。走査回路ＳＲＳ_iは、上記走査回
路ＳＲＧ_jと同様に相互に縦続接続されており、これら
の走査回路ＳＲＳ_i には、共通に、上記制御回路２から
クロック信号ＣＫＳが入力され、かつ始端の走査回路Ｓ
ＲＳ₁には、水平同期信号などに基づいて作成されたス
タートパルスＳＰＳが入力され、残余の走査回路ＳＲＳ
₂〜ＳＲＳ_mには、前段側の走査回路ＳＲＳ₁〜ＳＲＳ_m-1
からの出力がそれぞれ入力されている。

【００４９】各走査回路ＳＲＳ_iからの出力は、ラッチ
回路などで実現される論理回路ＬＯＳ_iを介して、レベ
ルシフタＬＳ３_iに入力される。レベルシフタＬＳ３
_iは、上記論理回路ＬＯＳ_iからの０Ｖ／５Ｖの信号の低
電位側をレベルシフトして、−５Ｖ／５Ｖに変換して、
サンプリング回路ＳＭＰ_iへ出力する。これによって、
制御回路２からの画像データＤＡＴがサンプリングされ
て、各データ信号線ＳＬ _iにそれぞれ出力される。

【００５０】図４は、上記レベルシフタＬＳ１_j，ＬＳ
２_jの具体的構成を示す電気回路図である。論理回路Ｌ
ＯＧ_jの出力段は、トランジスタＱ０１，Ｑ０２から成
るＣＭＯＳインバータで構成されており、この出力段か
らは、２本のラインＬ０１，Ｌ０２のそれぞれに、相互
に逆相の０Ｖ／５Ｖの信号が出力される。

【００５１】上記ラインＬ０１，Ｌ０２から入力される
０Ｖ／５Ｖの入力信号は、レベルシフタＬＳ１_jのトラ
ンジスタＱ１１，Ｑ１２のゲートにそれぞれ入力され
る。トランジスタＱ１１，Ｑ１２は、ＮＭＯＳから成
り、ソースは低電位である０Ｖの電源ラインＰＬ１に共
通に接続されている。トランジスタＱ１１のドレイン
は、トランジスタＱ１３のドレインおよびトランジスタ
Ｑ１４のゲートに接続されている。また、トランジスタ
Ｑ１２のドレインは、トランジスタＱ１４のドレインお
よびトランジスタＱ１３のゲートに接続されている。ト
ランジスタＱ１３，Ｑ１４は、ＰＭＯＳから成り、ソー
スは共通に高電位である１０Ｖの電源ラインＰＬ２に接
続されている。上記トランジスタＱ１１，Ｑ１２のドレ
インからはまた、それぞれラインＬ１１，Ｌ１２に出力
が導出される。

【００５２】したがって、上記ラインＬ０１が５Ｖであ
り、ラインＬ０２が０Ｖであるときには、トランジスタ
Ｑ１１，Ｑ１４が導通し、トランジスタＱ１２，Ｑ１３
が遮断して、ラインＬ１１が０Ｖとなり、ラインＬ１２
が１０Ｖとなる。これに対して、ラインＬ０１が０Ｖで
あり、ラインＬ０２が５Ｖであるときには、トランジス
タＱ１１，Ｑ１４が遮断し、トランジスタＱ１２，Ｑ１
３が導通して、ラインＬ１１が１０Ｖとなり、ラインＬ
１２が０Ｖとなる。こうして、論理回路ＬＯＧ _j からの
入力信号レベル０Ｖ／５Ｖの高電位側の電圧レベルが、
このレベルシフタＬＳ１_jによって１０Ｖにシフトされ
る。

【００５３】上記ラインＬ１１，Ｌ１２は、それぞれレ
ベルシフタＬＳ２_jのトランジスタＱ２１，Ｑ２２のゲ
ートに接続されている。トランジスタＱ２１，Ｑ２２
は、ＰＭＯＳから成り、ソースは共通に上記１０Ｖの電
源ラインＰＬ２に接続されている。トランジスタＱ２１
のドレインは、トランジスタＱ２３のドレインおよびト
ランジスタＱ２４のゲートに接続されており、トランジ
スタＱ２２のドレインは、トランジスタＱ２４のドレイ
ンおよびトランジスタＱ２３のゲートに接続されてい
る。トランジスタＱ２３，Ｑ２４は、ＮＭＯＳから成
り、ソースは共通に低電位である−８Ｖの電源ラインＰ
Ｌ３に接続されている。トランジスタＱ２１，Ｑ２３の
ドレインには、バッファＢＵＦ_j への出力ラインＬ２が
接続されている。

【００５４】したがって、ラインＬ１１が１０Ｖであ
り、ラインＬ１２が０Ｖであるときには、トランジスタ
Ｑ２２，Ｑ２３が導通し、トランジスタＱ２１，Ｑ２４
が遮断して、出力ラインＬ２は−８Ｖとなる。これに対
して、ラインＬ１１が０Ｖであり、ラインＬ１２が１０
Ｖであるときには、トランジスタＱ２１，Ｑ２４が導通
し、トランジスタＱ２２，Ｑ２３が遮断して、出力ライ
ンＬ２は１０Ｖとなる。

【００５５】こうして、レベルシフタＬＳ２_j によっ
て、低電位側の電圧レベルも０Ｖから−８Ｖにシフトさ
れて出力される。

【００５６】上記データ信号線駆動回路ＳＤにおけるレ
ベルシフタＬＳ３_i は、論理回路ＬＯＳ_i からの入力信
号レベル０Ｖ／５Ｖの低電位側の電圧レベルを−５Ｖに
シフトしており、したがってこの走査信号線駆動回路Ｇ
ＤにおけるレベルシフタＬＳ２_jと同様に構成されてい
る。

【００５７】上述のように構成される信号線駆動回路Ｇ
Ｄ，ＳＤを構成するトランジスタの素子構造は、たとえ
ば図５で示される。図５は、上記信号線駆動回路ＧＤ，
ＳＤを構成するトランジスタの素子構造を模式的に示す
断面図である。この図５において、参照符ＴＧ，ＴＳ，
ＴＤは、それぞれゲート電極、ソース領域、ドレイン領
域であり、参照符ＣＮＬはチャネル領域であり、参照符
ＲＡＹはゲート絶縁膜を表す。

【００５８】図５（ａ）は、走査回路ＳＲＧ_j，ＳＲＳ_i
および論理回路ＬＯＧ_j，ＬＯＳ_iなどを構成するトラン
ジスタであり、シングルドレイン構造と称される最も単
純な構造を有するトランジスタである。このトランジス
タでは、ゲート電極ＴＧをマスクとしたイオンドープ
で、自己整合的にソース領域ＴＳおよびドレイン領域Ｔ
Ｄが形成される。

【００５９】これに対して、レベルシフタＬＳ１_j，Ｌ
Ｓ２_j；ＬＳ３_iならびにバッファＢＵＦ_jおよびサンプ
リング回路ＳＭＰ_iで使用されるトランジスタは、高耐
圧のトランジスタである。このトランジスタは、図５
（ｂ）〜図５（ｆ）で示されるような構造とされる。

【００６０】図５（ｂ）に示すトランジスタは、参照符
ＣＮＬａで示すように、図５（ａ）に示すトランジスタ
よりチャネル長が長く形成されている。

【００６１】一般に、チャネル長が長くなると、ソース
／ドレイン間の電界が緩和されて、素子耐圧（ソース／
ドレイン間耐圧，長時間の動作においてトランジスタが
劣化しない印加電圧）が向上することが知られている。
また、チャネル長が長くなるほど、トランジスタの性能
（駆動能力）は低下する。チャネル長の長すぎるトラン
ジスタを使用すると、結果的に信号線駆動回路ＧＤ・Ｓ
Ｄの特性、あるいは表示装置全体の特性を損なうことに
なる。従って、信号線駆動回路ＧＤ・ＳＤの特性、ある
いは表示装置全体の特性を十分に引き出せるように、こ
の図５（ｂ）に示したトランジスタのチャネル長におけ
る上限が決められる。

【００６２】この図５（ｂ）に示すトランジスタの活性
層は、非晶質シリコン薄膜を多結晶化して製造すること
ができる。この非晶質シリコン薄膜の多結晶化には複数
の方法があるが、大別して、熱処理により多結晶化する
方法、レーザー照射により多結晶化する方法、およびこ
れら２つの方法を組み合わせる方法がある。さらに、こ
れらの方法と、金属触媒を用いて結晶化を促進する方法
とを組み合わせる方法もある。上記の方法による活性層
の形成においては、熱処理の温度や時間、レーザーの出
力等の条件により、形成されるトランジスタのチャネル
長と素子耐圧との相関関係は異なる。

【００６３】例えば、ある方法・条件下における非晶質
シリコン薄膜の多結晶化によって製造された、チャネル
長３μｍで５〜７Ｖの素子耐圧を得ることのできる多結
晶シリコン薄膜トランジスタにおいて、１０Ｖ以上の素
子耐圧を確保するためには、チャネル長は４．５μｍ以
上必要であり、１５Ｖ以上の素子耐圧を確保するために
は、チャネル長は６μｍ以上必要である。また、このト
ランジスタにおける、信号線駆動回路ＧＤ・ＳＤの特
性、あるいは表示装置全体の特性を損なわない程度のチ
ャネル長の長さは、好ましくは１０μｍ以下、さらに好
ましくは８μｍ以下である。

【００６４】また、上記の非晶質シリコン薄膜の多結晶
化の方法・条件を変えて製造された、チャネル長２μｍ
で素子耐圧５〜７Ｖを得ることのできるトランジスタで
は、１０Ｖ以上の素子耐圧を確保するためには、チャネ
ル長は３μｍ以上必要であり、１５Ｖ以上の素子耐圧を
確保するためには、チャネル長は４．５μｍ以上必要で
ある。また、このトランジスタにおけるチャネル長の上
限は、好ましくは８μｍであり、さらに好ましくは６μ
ｍである。

【００６５】また、上記の非晶質シリコン薄膜の多結晶
化の方法・条件をさらに変えて製造された、チャネル長
４μｍで素子耐圧５〜７Ｖを得るトランジスタでは、１
０Ｖ以上の素子耐圧を確保するためには、チャネル長は
６μｍ以上必要であり、１５Ｖ以上の素子耐圧を確保す
るためには、チャネル長は８μｍ以上必要である。ま
た、このトランジスタにおけるチャネル長の上限は、好
ましくは１２μｍであり、さらに好ましくは１０μｍで
ある。

【００６６】例えば、図１における走査信号線駆動回路
ＧＤの構成において、走査回路ＳＲＧ_j及び論理回路Ｌ
ＯＧ_jに用いるトランジスタとして、チャネル長が３μ
ｍの、図５（ａ）に示したトランジスタを用い、駆動電
圧５Ｖで駆動させると共に、レベルシフタＬＳ１_j・Ｌ
Ｓ２_jおよびバッファＢＵＦ_jに用いるトランジスタとし
て、チャネル長が７μｍの図５（ｂ）に示したトランジ
スタを用いて、電圧１０Ｖないし１８Ｖで駆動させる。
このような構成により、高速で、かつ、信頼性の高い走
査信号線駆動回路ＧＤを実現することが可能となる。

【００６７】上記のように、チャネル長と素子耐圧の向
上との相関関係は、上記したトランジスタ（特に活性
層）の製造方法や、トランジスタの構造（大きさ等）に
よって異なるが、信号線駆動回路ＧＤ・ＳＤに用いる場
合には、図５（ｂ）に示したトランジスタにおけるチャ
ネル長が、図５（ａ）に示したトランジスタのチャネル
長の１．５倍から３倍であれば、トランジスタの活性層
を形成するための非晶質シリコン薄膜の多結晶化の方法
・条件や、トランジスタの構造（大きさ等）によらず、
好ましい素子耐圧を得ることができる。信号線駆動回路
ＧＤ・ＳＤにおけるレベルシフタＬＳ１_j，ＬＳ２_jおよ
びＬＳ３_iに用いるトランジスタと、その前段側の回路
に用いるトランジスタとのチャネル長の比がこの範囲で
あれば、信号線駆動回路ＧＤ・ＳＤは最も効率良く動作
する。

【００６８】また図５（ｃ）で示すトランジスタは、参
照符ＲＡＹａで示すように、図５（ａ）に示したトラン
ジスタよりゲート絶縁膜の膜厚が厚く形成されている。

【００６９】一般に、ゲート絶縁膜の膜厚が厚くなる
と、この厚さに比例して素子耐圧が向上する。ただし、
成膜方法によっては、欠陥などのために、ある膜厚以下
では急速に耐圧が低下することも知られている。また、
ゲート絶縁膜が厚くなるほど、トランジスタの性能（駆
動能力）は低下する。ゲート絶縁膜が厚すぎるトランジ
スタを使用すると、結果的に、信号線駆動回路ＧＤ・Ｓ
Ｄの特性、あるいは表示装置全体の特性を損なうことに
なる。従って、信号線駆動回路ＧＤ・ＳＤの特性、ある
いは表示装置全体の特性を十分に引き出せるように、こ
の図５（ｃ）に示したトランジスタのゲート絶縁膜の膜
厚における上限が決められる。

【００７０】この図５（ｃ）に示すようなトランジスタ
のゲート絶縁膜は、ＣＶＤ法（ＣｈｅｍｉｃａｌＶａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ法）という方法で作成す
ることができる。このＣＶＤ法には、熱ＣＶＤ法やプラ
ズマＣＶＤ法等の方法があり、また、用いるガス種や反
応温度等の条件により、作成されるゲート絶縁膜の膜質
が異なる。従って、それぞれの条件によって、形成され
るトランジスタのゲート絶縁膜の膜厚と素子耐圧との相
関関係は異なる。

【００７１】例えば、ある方法・条件下におけるＣＶＤ
法によってゲート絶縁膜が作成された、ゲート絶縁膜の
膜厚が８０ｎｍで１０Ｖ前後の素子耐圧が得られる多結
晶シリコン薄膜トランジスタにおいて、１５Ｖ以上の素
子耐圧を得るためには、ゲート絶縁膜の膜厚は１００ｎ
ｍ以上必要であり、２０Ｖ以上の素子耐圧を確保するた
めには、１２０ｎｍ以上のゲート絶縁膜の膜厚が必要で
ある。また、このトランジスタにおける、信号線駆動回
路ＧＤ・ＳＤの特性、あるいは表示装置全体の特性を損
なわない程度のゲート絶縁膜の膜厚は、好ましくは２０
０ｎｍ以下、さらに好ましくは１５０ｎｍ以下である。

【００７２】また、上記のＣＶＤ法の方法・条件を変え
て、ゲート絶縁膜の膜厚が９０ｎｍで１０Ｖ前後の素子
耐圧が得られる多結晶シリコン薄膜トランジスタにおい
て、１５Ｖ以上の素子耐圧を得るためには、ゲート絶縁
膜の膜厚は１１０ｎｍ以上必要であり、２０Ｖ以上の素
子耐圧を確保するためには、１３０ｎｍ以上のゲート絶
縁膜の膜厚が必要である。また、このトランジスタにお
けるゲート絶縁膜の膜厚の上限は、好ましくは２２０ｎ
ｍ、さらに好ましくは１８０ｎｍである。

【００７３】また、上記のＣＶＤ法の方法・条件をさら
に変えて、ゲート絶縁膜の膜厚が１００ｎｍで１０Ｖ前
後の素子耐圧が得られる多結晶シリコン薄膜トランジス
タにおいて、１５Ｖ以上の素子耐圧を得るためには、ゲ
ート絶縁膜の膜厚は１２５ｎｍ以上必要であり、２０Ｖ
以上の素子耐圧を確保するためには、１５０ｎｍ以上の
ゲート絶縁膜の膜厚が必要である。また、このトランジ
スタにおけるゲート絶縁膜の膜厚の上限は、好ましくは
２５０ｎｍ、さらに好ましくは２２０ｎｍである。

【００７４】例えば、図１における走査信号線駆動回路
ＧＤの構成において、走査回路ＳＲＧ_j及び論理回路Ｌ
ＯＧ_jに用いるトランジスタとして、ゲート絶縁膜の膜
厚が８０ｎｍの図５（ａ）に示したトランジスタを用
い、駆動電圧５Ｖで駆動させると共に、レベルシフタＬ
Ｓ１_j・ＬＳ２_jおよびバッファＢＵＦ_jに用いるトラン
ジスタとして、ゲート絶縁膜の膜厚が１２０ｎｍの図５
（ｃ）に示したトランジスタを用いて、電圧１０Ｖない
し１８Ｖで駆動させる。このような構成により、高速
で、かつ、信頼性の高い走査信号線駆動回路ＧＤを実現
することが可能となる。

【００７５】上記のように、膜厚の程度と素子耐圧の向
上との相関関係は、ゲート絶縁膜の成膜方法、熱処理条
件およびトランジスタの構造（大きさ等）等によって異
なるが、信号線駆動回路ＧＤ・ＳＤに用いる場合には、
図５（ｃ）に示したトランジスタにおけるゲート絶縁膜
が、図５（ａ）に示したトランジスタのゲート絶縁膜の
膜厚の１．２５倍から２．５倍であれば、ゲート絶縁膜
を形成するためのＣＶＤ法の条件やトランジスタの構造
（大きさ等）によらず、好ましい素子耐圧を得ることが
できる。信号線駆動回路ＧＤ・ＳＤにおけるレベルシフ
タＬＳ１_j，ＬＳ２_jおよびＬＳ３_iに用いるトランジス
タと、その前段側の回路に用いるトランジスタとのゲー
ト絶縁膜の膜厚の比がこの範囲であれば、信号線駆動回
路ＧＤ・ＳＤは最も効率良く動作する。

【００７６】一方、図５（ｄ）で示すトランジスタは、
ＬＤＤ構造と称されるトランジスタである。このトラン
スジスタには、チャネル領域ＣＮＬと、ソース領域ＴＳ
およびドレイン領域ＴＤとの間に、参照符ＬＤＤで示す
不純物濃度の低い領域、すなわち、面積あたりの不純物
ドーピング量が比較的低い領域、（ＬＤＤ領域，Ｌｉｇ
ｈｔｌｙＤｏｐｅｄＤｒａｉｎ領域）が形成されて
いる。

【００７７】トランジスタの特性に影響を与えるのは、
実際には、体積あたりの不純物濃度であるが、ここで
は、製造プロセスの条件として、面積あたりの不純物ド
ーピング量をＬＤＤ領域の特徴としている。トランジス
タの通常の製造プロセスでは、注入された不純物のほと
んどが活性層に入るように設定されているので、面積あ
たりの不純物ドーピング量を活性層の膜厚で除した値が
体積あたりの不純物濃度となる。ソース領域ＴＳおよび
ドレイン領域ＴＤにおける面積あたりの不純物ドーピン
グ量は、１×１０¹⁵〜５×１０¹⁵／ｃｍ²であるのに対
し、この領域ＬＤＤにおける面積あたりの不純物ドーピ
ング量は、好ましくは１×１０¹²〜１×１０¹⁴／ｃｍ²
であり、さらに好ましくは５×１０¹²〜５×１０¹³／ｃ
ｍ²である。

【００７８】前述のように、ソース／ドレイン間の電界
を緩和することにより、素子耐圧を向上できることが知
られている。この電界の緩和を実現する方法の１つとし
て、ＬＤＤ構造（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａ
ｉｎ構造）がある。これは、トランジスタの接合領域
（ソース／ドレイン間のｐｎ接合領域）を、面積あたり
の不純物ドーピング量の低いＬＤＤ領域とし、この領域
における空乏層幅を拡げることによって、上記の電界を
緩和する構造である。

【００７９】図５（ｄ）に示したトランジスタの接合領
域は、セルフアライン注入によって作成することができ
る。このトランジスタにおける接合領域の面積あたりの
不純物ドーピング量とソース／ドレイン間の電界の緩和
との相関関係は、トランジスタの作成方法（特に接合領
域）によって異なるが、上記のセルフアライン注入によ
って作成された接合領域を有するトランジスタの場合、
チャネル長５μｍのＬＤＤ構造でないトランジスタで
は、素子耐圧は５〜７Ｖ前後である。これに対し、２×
１０¹³／ｃｍ²程度、すなわち、面積あたりの不純物ド
ーピング量が５×１０¹²〜５×１０¹³／ｃｍ²であるＬ
ＤＤ領域をもつトランジスタでは、チャネル長５μｍ
で、１５Ｖ以上の素子耐圧を確保することができる。

【００８０】このトランジスタにおけるＬＤＤ領域の面
積あたりの不純物ドーピング量は、この領域の抵抗がチ
ャネルのオン抵抗と同程度となるように決定される。こ
の領域の面積あたりの不純物ドーピング量が１×１０¹⁴
／ｃｍ²より大きいと、この領域の抵抗値が小さくなり
過ぎて、印加電圧のほとんどがトランジスタのチャネル
領域にかかる。従って、ソース／ドレイン間の電界を緩
和できなくなる。また、この領域の面積あたりの不純物
ドーピング量が１×１０¹²／ｃｍ²以下であると、トラ
ンジスタの信頼性は向上するが、この領域の抵抗値が大
きくなり過ぎて、トランジスタの駆動能力を大きく低下
させることになる。従って、図５（ｄ）に示したトラン
ジスタにおける領域ＬＤＤの面積あたりの不純物ドーピ
ング量は、信号線駆動回路ＧＤ・ＳＤに用いる場合に
は、好ましくは１×１０¹²〜１×１０¹⁴／ｃｍ²であ
り、さらに好ましくは５×１０¹²〜５×１０¹³／ｃｍ²
である。

【００８１】上記のセルフアライン注入によるトランジ
スタのＬＤＤ領域の形成においては、活性層の膜質、ゲ
ート絶縁膜と活性層との界面状態、ＬＤＤ領域の幅、注
入不純物の種類、注入エネルギーおよび注入不純物の活
性化条件等により、ＬＤＤ領域の面積あたりの不純物ド
ーピング量と素子耐圧との相関関係は異なるが、面積あ
たりの不純物ドーピング量が上記の範囲であれば、好ま
しい素子耐圧が得られる。

【００８２】例えば、図１における走査信号線駆動回路
ＧＤの構成において、走査回路ＳＲＧ_j及び論理回路Ｌ
ＯＧ_jに用いるトランジスタとして、シングルドレイン
構造（ＬＤＤ領域を有さない構造）の図５（ａ）に示し
たトランジスタを用い、駆動電圧５Ｖで駆動させると共
に、レベルシフタＬＳ１_j・ＬＳ２_jおよびバッファＢＵ
Ｆ_jに用いるトランジスタとして、面積あたりの不純物
ドーピング量が２×１０¹ ³／ｃｍ²のＬＤＤ領域を有す
る図５（ｄ）に示したトランジスタを用いて、電圧１０
Ｖないし１８Ｖで駆動させる。このような構成により、
高速で、かつ、信頼性の高い走査信号線駆動回路ＧＤを
実現することが可能となる。

【００８３】また、図５（ｅ）で示すトランジスタは、
オフセット構造と称されるトランジスタであり、上記チ
ャネル領域ＣＮＬとソース領域ＴＳおよびドレイン領域
ＴＤとの間に、参照符ＯＦＦで示す不純物がドーピング
されていない領域（オフセット領域）を有している。さ
らにまた、図５（ｆ）で示すトランジスタは、マルチゲ
ート構造と称されるトランジスタであり、参照符ＣＮＬ
１，ＣＮＬ２で示すように複数のチャネルが直列に接続
されて構成されている。

【００８４】このような図５（ｄ）〜図５（ｆ）で示す
ような構造のトランジスタは、いずれも同一チャネル
長、かつ同一ゲート膜厚では、上記図５（ａ）の構造を
有するトランジスタよりもソース−ドレイン間の耐圧を
大きくすることができる。したがって、このような構造
に形成することによってもまた、トランジスタの耐圧を
高くすることができる。また、上記図５（ｂ）およびこ
れら図５（ｄ）〜図５（ｆ）で示す構造は、特に、図５
（ａ）で示す構造と同一工程で形成することができるの
で、非常に有効である。さらに、これら図５（ｄ）〜図
５（ｆ）で示す構造のトランジスタに、図５（ｂ）また
は図５（ｃ）で示す構造の少なくともいずれか一方を適
用することによって、さらに耐圧を高めることができ
る。こうして、信号線駆動回路ＧＤ，ＳＤ内の各トラン
ジスタには、所望とする耐圧を得ることができ、信頼性
を向上することができる。

【００８５】なお、上記走査回路ＳＲＧ_j，ＳＲＳ_iは、
たとえば図６で示すような構成で実現されている。各走
査回路ＳＲＧ_j，ＳＲＳ_iは、ＣＭＯＳ構造の２つのクロ
ックトインバータＩＮＶ１，ＩＮＶ２と、インバータＩ
ＮＶ３とを備えて構成されている。インバータＩＮＶ１
の入力端には、上記スタートパルスＳＰＧ，ＳＰＳまた
は前段の走査回路の出力が入力される。この図６におい
て、参照符ＣＫで示すクロック入力端子には、上記クロ
ック信号ＣＫＧ，ＣＫＳが入力され、参照符／ＣＫで示
すクロック入力端子には、上記クロック信号ＣＫＧ，Ｃ
ＫＳを反転して得られたクロック信号が入力される。

【００８６】インバータＩＮＶ１の出力は、インバータ
ＩＮＶ３で反転されて、論理回路ＬＯＧ_j，ＬＯＳ_iへ出
力されるとともに、次段の走査回路へ出力される。ま
た、この出力は、インバータＩＮＶ２によって上記イン
バータＩＮＶ３の入力側に帰還されている。こうして、
各走査回路ＳＲＧ_j，ＳＲＳ_iは、クロック信号ＣＫＧ，
ＣＫＳに応答して、順次的に上記スタートパルスＳＰ
Ｇ，ＳＰＳを、該クロック信号ＣＫＧ，ＣＫＳの１周期
の期間だけ保持してゆくことができる。

【００８７】また、上述のように構成される信号線駆動
回路ＧＤ，ＳＤによって駆動される画素ＰＩＸは、たと
えば図７で示すように構成されている。図７は、各画素
ＰＩＸにおける電気的構成を模式的に示す電気回路図で
ある。各画素ＰＩＸは、大略的に、上記スイッチング素
子であり、走査信号線ＧＬ_jがハイレベルとなったとき
に選択されて上記データ信号線ＳＬ_iの信号レベルを取
込む電界効果トランジスタＳＷと、この電界効果トラン
ジスタＳＷで取込まれた信号レベルが一方の電極に印加
される画素容量とを備えて構成されている。上記画素容
量は、液晶容量ＣＬと、必要によって付加される補助容
量ＣＳとによって構成されている。

【００８８】上記走査信号線ＧＬ_j がハイレベルとなる
と、電界効果トランジスタＳＷのドレイン−ソース間が
導通して、データ信号線ＳＬ_iと液晶容量ＣＬおよび補
助容量ＣＳの一方の電極とが接続される。液晶容量ＣＬ
の他方の電極は、全画素に共通の対向電極ＶＰに接続さ
れている。また、補助容量ＣＳの他方の電極は、この図
７で示す、いわゆるＣＳオンコモン構造の場合には、上
記液晶容量ＣＬと同様に、対向電極ＶＰに接続される。
こうして、上記データ信号線ＳＬ_iから取込まれ、液晶
容量ＣＬに印加される電圧によって、液晶の透過率また
は反射率が変調され、画像表示を行うことができる。

【００８９】この図７で示すＣＳオンコモン構造は、走
査信号線ＧＬ_jの容量を小さくでき、走査信号線駆動回
路ＧＤの負担が軽くなり、比較的大面積の画素アレイに
好適に実施される。

【００９０】以上のように、本発明に従う走査信号線駆
動回路ＧＤおよびデータ信号線駆動回路ＳＤは、クロッ
ク信号ＣＫＧ，ＣＫＳ等を発生する制御回路２や画像信
号処理回路などの外部回路からの入力信号レベルが、該
信号線駆動回路ＧＤ，ＳＤの正常に動作する範囲であれ
ば、如何なる電圧レベルであっても、各画素ＰＩＸへ
は、それらの電界効果トランジスタＳＷの素子構造およ
び画像信号レベルに対応した最適な駆動信号レベルとな
るように、レベルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iで
変換して与える。したがって、上記外部回路にさらにイ
ンタフェイス回路等を付加する必要がなくなり、構成の
簡略化および低消費電力化を図ることができるととも
に、画素ＰＩＸを最適な駆動信号レベルで駆動して、高
い表示品位を得ることができる。

【００９１】また、レベルシフタＬＳ１_j，ＬＳ２_j；Ｌ
Ｓ３_iならびにその後段のバッファＢＵＦ_jおよびサンプ
リング回路ＳＭＰ_iと、該レベルシフタＬＳ１_j，ＬＳ２
_j；ＬＳ３_iよりも前段の走査回路ＳＲＧ_j，ＳＲＳ_iおよ
び論理回路ＬＯＧ_j，ＬＯＳ _iとの素子構造を相互に異な
るように構成するので、使用する電圧に対応した耐圧を
得ることができ、高い信頼性を得ることができる。

【００９２】さらにまた、一般に、データ信号線駆動回
路ＳＤの出力段（図３の例ではサンプリング回路ＳＭＰ
_i）はＣＭＯＳ構成であるのに対して、画素ＰＩＸの電
界効果トランジスタＳＷは片チャネル（図７の例ではＮ
チャネル）構成である。したがって、高電位レベルの出
力時に要求される高電位側電圧は、データ信号線駆動回
路ＳＤよりも走査信号線駆動回路ＧＤの方が高くなる。
また、電界効果トランジスタＳＷの方が上記出力段より
も画像データＤＡＴを保持すべき期間が長い（電界効果
トランジスタＳＷは１フィールド、データ信号線駆動回
路ＳＤの出力段は１水平走査周期）ために、低電圧レベ
ルの保持時に要求される低電位側電圧は、データ信号線
駆動回路ＳＤよりも走査信号線駆動回路ＧＤの方が低く
なる。

【００９３】したがって、本発明のようにデータ信号線
駆動回路ＳＤの一方の駆動電圧（図３の例では５Ｖ）を
固定して、該データ信号線駆動回路ＳＤの他方の駆動電
圧（０Ｖ）および走査信号線駆動回路ＧＤの駆動電圧を
シフトさせる方が、走査信号線駆動回路ＧＤの一方の駆
動電圧を固定して他の３つの駆動電圧をシフトさせるよ
りも、レベルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iにおけ
る最大シフト量を小さくすることができる。

【００９４】たとえば、図１および図４で示す走査信号
線駆動回路ＧＤの場合には、レベルシフタＬＳ２_jにお
けるシフト量は−８Ｖであるのに対して、該走査信号線
駆動回路ＧＤの一方の駆動電圧、たとえば高電位側の５
Ｖを固定した場合には、上記レベルシフタＬＳ２_jのシ
フト量は、−１３Ｖとする必要がある。このようにレベ
ルシフタＬＳ１_j，ＬＳ２_j；ＬＳ３_iでのシフト量が大
きくなると、動作が不安定になったり、信号遅延が増大
する恐れがあるのに対して、本発明の走査信号線駆動回
路ＧＤ，ＳＤのように、データ信号線駆動回路ＳＤの一
方の電位を固定することによって、そのような不具合も
解消することができる。

【００９５】本発明の実施の他の形態について、図８〜
図１０に基づいて説明すれば以下のとおりである。

【００９６】図８は、本発明の実施の他の形態の液晶表
示装置１１の概略的構成を示す正面図である。この液晶
表示装置１１では、上記信号線駆動回路ＧＤ，ＳＤは、
画素アレイＡＲＹとともに共通の基板１２上に一体で形
成されている。上記図１１で示す液晶表示装置１では、
上記画素ＰＩＸの電界効果トランジスタＳＷは非晶質シ
リコンから成り、信号線駆動回路ＧＤ，ＳＤは、画素ア
レイＡＲＹに外付けの集積回路で構成されている。

【００９７】これに対して、近年の大画面化に伴う上記
電界効果トランジスタＳＷの駆動力向上や、該信号線駆
動回路ＧＤ，ＳＤの実装コストの低減、さらには実装に
対する信頼性等の要求から、石英基板上に多結晶シリコ
ン薄膜を用いて、モノリシックに上記画素アレイＡＲＹ
と信号線駆動回路ＧＤ，ＳＤとを形成する技術が報告さ
れている。さらに、より大画面化および低コスト化を目
指して、ガラス基板を用い、そのガラスの歪点である約
６００℃以下のプロセス温度で、電界効果トランジスタ
ＳＷを多結晶シリコン薄膜で形成することも試みられて
いる。したがって、この液晶表示装置１１は、このよう
にガラスから成る基板１２上に画素アレイＡＲＹと信号
線駆動回路ＧＤ，ＳＤとを一体で形成し、この基板１２
に上記制御回路２および電源電圧発生回路１３を接続し
ている。

【００９８】上記電源電圧発生回路１３は、上記データ
信号線駆動回路ＳＤへは、端子ＶＳＨからハイレベルの
電圧５Ｖを出力し、端子ＶＳＬからローレベルの電圧−
５Ｖを出力する。基板１２には、端子ＣＯＭからの０Ｖ
の共通電圧が与えられるとともに、端子ＶＰから、上記
対向電極ＶＰの電圧０Ｖ／５Ｖが与えられる。

【００９９】これに対して、走査信号線駆動回路ＧＤへ
は、端子ＶＧＨからハイレベルの電圧１０Ｖを出力し、
また端子ＶＧＬからはローレベルの電圧、上記−８Ｖま
たは−３Ｖを出力する。これは、対向電極ＶＰの電圧レ
ベルを上記０Ｖ／５Ｖと変化させて交流駆動を行うこと
に対応するためであり、走査信号線ＧＬ_jの高電位側の
電圧レベルは１０Ｖのままであるけれども、低電位側の
電圧レベルを、上記対向電極ＶＰの電圧レベルが０Ｖで
あるときには−８Ｖとし、対向電極ＶＰの電圧レベルが
５Ｖのときには−３Ｖとするためである。もちろん、こ
の他に、走査回路ＳＲＧ_j，ＳＲＳ_iおよび論理回路ＬＯ
Ｇ_j，ＬＯＳ_iなどを駆動するための電源（０Ｖ／５Ｖ）
が、信号線駆動回路ＧＤ，ＳＤに供給される。

【０１００】この液晶表示装置１１における画素ＰＩＸ
の構成は、たとえば図９で示されている。各画素ＰＩＸ
は、大略的に、電界効果トランジスタＳＷと、液晶容量
ＣＬおよび補助容量ＣＳから成る画素容量とから構成さ
れている。電界効果トランジスタＳＷのゲートは上記走
査信号線ＧＬ_jに接続され、ドレインはデータ信号線Ｓ
Ｌ_iに接続され、ソースは上記液晶容量ＣＬおよび補助
容量ＣＳの一方の電極に接続されている。液晶容量ＣＬ
の他方の電極である対向電極ＶＰには、上記電源電圧発
生回路１３から、駆動電圧５Ｖ／０Ｖが印加される。ま
た、補助容量ＣＳの他方の電極は、隣接する走査信号線
ＧＬ_j-1に接続されている。

【０１０１】このように構成される、いわゆるＣＳオン
ゲート構造の画素ＰＩＸでは、対向電極ＶＰの交流駆動
に併せて、補助容量ＣＳの他方の電極である走査信号線
ＧＬ _jも、同周期、かつ同振幅で交流駆動する必要があ
る。このため、走査信号線駆動回路ＧＤのオフレベルに
相当する電圧、この図９の例では電界効果トランジスタ
ＳＷがＮＭＯＳ構成であるので、低電位側の駆動電圧
を、上記周期で変動させる必要がある。

【０１０２】たとえば、交流周期が２フィールド期間で
あるときには、奇数フィールドは偶数フィールドよりも
低電位側の駆動信号レベルが低くされ、また交流周期が
２水平走査期間の場合には、奇数ラインは偶数ラインよ
りも低電位側の駆動信号レベルが低くされる。このよう
に、低電位側の駆動信号レベルを変化させるためには、
上述のように電源電圧発生回路１３からレベルシフタＬ
Ｓ２_jに入力される電源電圧を変化させることによっ
て、該レベルシフタＬＳ２_jでのシフト量を変化するよ
うにしてもよい。

【０１０３】このように対向電極ＶＰを交流駆動するこ
とによって、データ信号線ＳＬ_i に出力すべき画像デー
タＤＡＴの振幅を小さくし、データ信号線駆動回路ＳＤ
の消費電力を低減することもできる。

【０１０４】図１０は、上述のような液晶表示装置１１
の動作を説明するための波形図である。この液晶表示装
置１１の電源電圧発生回路１３は、たとえば奇数フィー
ルドと偶数フィールドとで、端子ＶＧＬから電源ライン
ＰＬ３への出力電圧を、前述のように−８Ｖと−３Ｖと
に切換えを行う。したがって、−８Ｖとする奇数フィー
ルドでは前述の図２と同様の動作となり、これに対して
−３Ｖとする偶数フィールドでは、この図１０で示すよ
うになる。図１０（ａ）〜図１０（ｇ）は、それぞれ前
述の図２（ａ）〜図２（ｇ）に対応している。偶数フィ
ールドでは、対向電極の電圧ＶＰが５Ｖとなるのに対応
して、レベルシフタＬＳ２_jからの出力電圧の低電位側
は−３Ｖとなり、これによって走査信号線ＧＬ_jの駆動
電圧は、−３Ｖ／１０Ｖとなる。

【０１０５】このようにして、図９で示すように補助容
量ＣＳの他方の端子を隣接する走査信号線ＧＬ_j-1に接
続することによって共通電極の引回しを少なくし、開口
率を高くすることができるＣＳオンゲート構造の画素Ｐ
ＩＸを交流駆動するにあたって、電界効果トランジスタ
ＳＷのオフ時のレベルを適応させることができ、高い品
位の表示を行うことができる。

【０１０６】なお、本発明は、液晶表示装置１，１１に
限らず、走査信号線ＧＬ_jとデータ信号線ＳＬ_iとで区分
されたマトリクス配列された領域に画素ＰＩＸが形成さ
れ、かつその画素ＰＩＸ内にスイッチング素子を備えて
構成されるマトリクス型の表示装置に好適に実施するこ
とができる。また、上述の駆動電圧および駆動信号レベ
ルは、一例であり、素子構造および画像データＤＡＴの
振幅レベルに対応して、適切な値に選ばれることは言う
までもない。

【０１０７】また、上記実施の形態１および２では、走
査信号線駆動回路ＧＤが第１および第２のレベルシフタ
である、レベルシフタＬＳ１_j・ＬＳ２_jを備え、データ
信号線駆動回路ＳＤが第３のレベルシフタであるＬＳ３
_iを備えている構成となっているが、これに限るもので
はない。本発明は、データ信号線駆動回路ＳＤが、レベ
ルシフタＬＳ１・ＬＳ２を備え、走査信号線駆動回路Ｇ
ＤがレベルシフタＬＳ３を備える構成でもよい。すなわ
ち、データ信号線駆動回路ＳＤが、ＬＳ３_iに代えてレ
ベルシフタＬＳ１_i・ＬＳ２_iを備え、走査信号線駆動回
路ＧＤが、ＬＳ１_j・ＬＳ２_jに代えてＬＳ３_jを備えて
いる構成でもよい。また、データ信号線駆動回路ＳＤ
が、ＬＳ３_iに代えてレベルシフタＬＳ１_i・ＬＳ２_iを
備え、これら信号線駆動回路ＧＤ・ＳＤのそれぞれがレ
ベルシフタＬＳ１・ＬＳ２を備えている構成でもよい。
ただし、これらのように、データ信号線駆動回路ＳＤが
レベルシフタＬＳ１_i・ＬＳ２_iを備える構成とする場合
には、データ信号線駆動回路ＳＤと走査信号線駆動回路
ＧＤとの駆動信号レベルの違いを考慮しなければならな
い。すなわち、データ信号線を駆動するための最適な駆
動信号レベルが得られるように、レベルシフタＬＳ１_i
・ＬＳ２_iによる信号レベルのシフトの量を調整するこ
とが必要である。同様に、走査信号線駆動回路ＧＤがレ
ベルシフタＬＳ３ _jを備える構成とする場合にも、走査
信号線を駆動するための最適な駆動信号レベルが得られ
るように、レベルシフタＬＳ３_jによる信号レベルのシ
フトの量を調整することが必要である。

【０１０８】また、本発明のマトリクス型画像表示装置
は、走査信号線駆動回路ＧＤは、上記２段のレベルシフ
タＬＳ１_j・ＬＳ２_jを備えて入力信号レベルの高電位側
および低電位側の両方の電圧レベルをシフトし、データ
信号線駆動回路ＳＤは、入力信号レベルの高電位側また
は低電位側のいずれか一方の電圧レベルをシフトするレ
ベルシフタＬＳ３_iを有する構成でもよい。この構成に
おいても、上記した液晶表示装置１，１１に好適に応用
することができる。

【０１０９】また、本発明のマトリクス型画像表示装置
は、画素ＰＩＸは、走査信号によって選択されると、ス
イッチング素子ＳＷが画像データを取り込んで画素容量
の一方の電極に与え、この画素容量を構成する補助容量
ＣＳの他方の電極は隣接する走査信号線ＧＬ_jに接続さ
れ、この画素容量の一方の電極と他方の対向電極との間
に電圧を印加することによって表示媒体を駆動して画像
表示を行い、上記対向電極は、その電圧レベルが予め定
める周期で交流駆動され、走査信号線駆動回路ＧＤは、
２段のレベルシフタＬＳ１_j・ＬＳ２_jを備え、いずれか
のレベルシフタの電圧シフト量が上記周期毎に変化する
構成としてもよい。

【０１１０】また、本発明のマトリクス型画像表示装置
は、画像を表示するための画素がマトリクス状に配列さ
れた基板と、上記各画素に選択的に画像データを供給す
るための走査信号線駆動回路およびデータ信号線駆動回
路とを含んで構成されるマトリクス型画像表示装置にお
いて、上記走査信号線駆動回路は、走査信号線の出力段
に相互に直列に接続された２段のレベルシフト回路を備
えて上記走査信号線駆動回路の高電位側および低電位側
の両方の電圧レベルをシフトし、上記データ信号線駆動
回路は、上記データ信号線駆動回路の高電位側または低
電位側のいずれか一方の電圧レベルを固定するレベルシ
フト回路を有する構成であってもよい。

【０１１１】また、本発明のマトリクス型画像表示装置
は、画像を表示するための画素がマトリクス状に配列さ
れた基板と、上記各画素に選択的に画像データを供給す
るための走査信号線駆動回路およびデータ信号線駆動回
路とを含んで構成されるマトリクス型画像表示装置にお
いて、上記走査信号線駆動回路は、走査信号線への出力
段に相互に直列に接続された２段のレベルシフト回路を
備えて上記走査信号線駆動回路の高電位側および低電位
側の両方の電圧レベルをシフトし、上記データ信号線駆
動回路は、上記データ信号線駆動回路の高電位側または
低電位側の一方の電圧レベルを固定する構成であっても
よい。

【０１１２】これら何れの構成によっても、上述した本
発明により得られる効果と同様の効果を得ることができ
る。

【０１１３】

【発明の効果】本発明のマトリクス型画像表示装置は、
以上のように、走査信号線駆動回路またはデータ信号線
駆動回路の少なくとも一方は、その出力段に、相互に直
列に接続された２段のレベルシフト回路を備え、上記２
段のレベルシフト回路は、上記走査信号線駆動回路また
は上記データ信号線駆動回路の高電位側および低電位側
の両方の電圧レベルをシフトしており、制御回路や画像
信号処理回路などの外部回路からの低電圧をそのまま入
力しても、上記レベルシフト回路によって、出力信号の
電圧レベルを低電位側および高電位側ともに最適なレベ
ルにシフトする。

【０１１４】それゆえ、上記外部回路の負担を軽くし
て、構成の簡略化および低消費電力化を図ることができ
るとともに、駆動回路構成や表示媒体などに適応した最
適な駆動電圧を得ることができ、表示品位を向上するこ
とができるという効果を奏する。

【０１１５】本発明のマトリクス型画像表示装置は、以
上のように、走査信号線駆動回路は、相互に直列に接続
された２段のレベルシフト回路を備えて上記走査信号線
駆動回路の高電位側および低電位側の両方の電圧レベル
をシフトし、上記データ信号線駆動回路は、上記データ
信号線駆動回路の高電位側または低電位側の一方の電圧
レベルを固定する。

【０１１６】それゆえ、上記外部回路の負担を軽くし
て、構成の簡略化および低消費電力化を図ることができ
るとともに、駆動回路構成や表示媒体などに適応した最
適な駆動電圧を得ることができ、表示品位を向上するこ
とができる。

【０１１７】さらに、データ信号線駆動回路におけるシ
フトさせない他方の入力信号レベルを基準として、走査
信号線駆動回路のいずれか一方の入力信号レベルを基準
とするよりも、レベルシフト回路における最大シフト量
を小さくすることができ、回路への負担を小さくするこ
とができるという効果を奏する。

【０１１８】本発明のマトリクス型画像表示装置は、以
上のように、走査信号線駆動回路は、走査信号線への出
力段に２段のレベルシフト回路を備えて上記走査信号線
駆動回路の高電位側および低電位側の両方の電圧レベル
をシフトし、上記データ信号線駆動回路は、上記データ
信号線駆動回路の高電位側または低電位側の一方の電圧
レベルを固定する。

【０１１９】それゆえ、上記外部回路の負担を軽くし
て、構成の簡略化および低消費電力化を図ることができ
るとともに、駆動回路構成や表示媒体などに適応した最
適な駆動電圧を得ることができ、表示品位を向上するこ
とができる。

【０１２０】さらに、データ信号線駆動回路におけるシ
フトさせない他方の入力信号レベルを基準として、走査
信号線駆動回路のいずれか一方の入力信号レベルを基準
とするよりも、レベルシフト回路における最大シフト量
を小さくすることができ、回路への負担を小さくするこ
とができるという効果を奏する。

【０１２１】また、上記走査信号線駆動回路とデータ信
号線駆動回路との駆動信号レベルはそれぞれ最適化され
て相互に異なり、これに対して、クロック信号やスター
トパルスなどのこれらのデータ信号線駆動回路および走
査信号線駆動回路への入力信号は相互にそのレベルが揃
えられていることがより好ましい。

【０１２２】それゆえ、上記外部回路の出力電圧ならび
に走査信号線駆動回路およびデータ信号線駆動回路の駆
動信号レベルを最適化しても、上記外部回路の出力側
に、それらの出力電圧とデータ信号線駆動回路および走
査信号線駆動回路の入力電圧とを整合させるためのレベ
ル変換回路などを付加する必要がなくなり、上記外部回
路の負担を軽減することができるという効果を奏する。

【０１２３】また、画素容量を構成する補助容量の他方
の電極を隣接する走査信号線に接続するようにした、い
わゆるＣＳオンゲート構造の画素構成とし、表示媒体の
交流駆動の周期で、走査信号線駆動回路の駆動電圧のい
ずれか一方の電圧レベルを変動させることがより好まし
い。

【０１２４】それゆえ、上記ＣＳオンゲート構造では、
走査信号線のオフ電圧レベルを対向電極の交流駆動と同
期して、同振幅で変動させる必要があるのに対して、上
記オフレベルである上記一方の電圧レベルを変動させる
ことによって、走査信号線のレベルを所望とする波形と
して駆動することができるという効果を奏する。

【０１２５】さらにまた、上記レベルシフト回路を備え
る信号線駆動回路において、その出力段に設けられる該
レベルシフト回路を構成するトランジスタは、その前段
側の回路を構成するトランジスタと素子構造を変えるこ
とによって、耐圧が高くなっている構成であることがよ
り好ましい。

【０１２６】それゆえ、この素子構造の相違は、例えば
レベルシフト回路のトランジスタをオフセット構造とす
ることで実現できるという効果を奏する。もしくは、チ
ャネル長を長くすることによっても、このトランジスタ
の耐圧を高くすることができる。この場合、このトラン
ジスタのチャネル長は、その前段側の回路を構成するト
ランジスタのチャネル長の１．５〜３倍の長さであるこ
とが好ましい。

【０１２７】また、レベルシフト回路のトランジスタに
おけるゲート絶縁膜の膜厚を厚くすることによって、こ
のトランジスタの耐圧を高くすることができる。この場
合、このトランジスタのゲート絶縁膜の膜厚は、その前
段側の回路を構成するトランジスタのゲート絶縁膜の膜
厚の１．２５倍から２．５倍であることが好ましい。

【０１２８】また、レベルシフト回路を構成するトラン
ジスタを、チャネル領域とソース領域およびドレイン領
域との間に不純物濃度の低い領域を有する、いわゆるＬ
ＤＤ構造としても、このトランジスタの耐圧を高くする
ことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態の走査信号線駆動回路の
電気的構成を示すブロック図である。

【図２】図１で示す走査信号線駆動回路の動作を説明す
るための波形図である。

【図３】本発明の実施の一形態のデータ信号線駆動回路
の電気的構成を示すブロック図である。

【図４】図１で示す走査信号線駆動回路におけるレベル
シフタの具体的構成を示す電気回路図である。

【図５】図４で示すようなレベルシフタを実現するため
の素子構造を、模式化して示す断面図である。

【図６】図１で示す走査信号線駆動回路および図３で示
すデータ信号線駆動回路における走査回路の一構成例を
示す電気回路図である。

【図７】本発明の実施の一形態の液晶表示装置における
画素の電気的構成を模式的に示す電気回路図である。

【図８】本発明の実施の他の形態の液晶表示装置の概略
的構成を示す正面図である。

【図９】図８で示す液晶表示装置における画素の電気的
構成を模式的に示す電気回路図である。

【図１０】図８で示す液晶表示装置における走査信号線
駆動回路の動作を説明するための波形図である。

【図１１】一般的な液晶表示装置の概略的構成を示す正
面図である。

【図１２】典型的な従来技術の液晶表示装置におけるデ
ータ信号線駆動回路の電気的構成を示すブロック図であ
る。

【図１３】典型的な従来技術の液晶表示装置における走
査信号線駆動回路の電気的構成を示すブロック図であ
る。

【符号の説明】

１液晶表示装置（マトリクス型画像表示装置）２制御回路１１液晶表示装置（マトリクス型画像表示装置）１２基板１３電源電圧発生回路ＡＲＹ画素アレイＢＵＦ_j バッファＣＬ液晶容量ＣＳ補助容量ＧＤ走査信号線駆動回路ＧＬ_j 走査信号線ＬＳ１_j レベルシフタ（レベルシフト回路）ＬＳ２_j レベルシフタ（レベルシフト回路）ＬＳ３_i レベルシフタ（レベルシフト回路）ＳＤデータ信号線駆動回路ＳＬ_i データ信号線ＳＭＰ_i サンプリング回路ＳＲＧ_j 走査回路ＳＲＳ_i 走査回路ＳＷ電界効果トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２１Ｇ０９Ｇ 3/20 ６２１Ｂ５Ｇ４３５６２１Ｌ６２１Ｍ６８０６８０ＧＨ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｂ (72)発明者酒井保大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 2H092 JA24 JA31 JA35 JB68 NA26 NA27 PA06 2H093 NA16 NC02 NC34 NC35 ND39 ND49 ND54 5C006 AC22 AC28 AC29 AF42 BB16 BC02 BC03 BC06 BC13 BC20 BF03 BF04 BF11 BF42 BF49 FA42 FA46 FA47 5C080 AA10 BB05 CC03 DD22 DD26 FF03 FF11 JJ02 JJ04 JJ06 5F110 AA09 BB02 CC02 GG02 GG13 GG28 HJ04 HM15 NN72 PP03 PP34 QQ11 5G435 AA01 AA16 BB04 BB05 BB12 CC09 EE37 HH13 HH14 KK09 LL06 LL07 LL08

Claims

【特許請求の範囲】

【請求項１】画像を表示するための画素がマトリクス状
に配列された基板と、上記各画素に選択的に画像データ
を供給するための走査信号線駆動回路およびデータ信号
線駆動回路とを含んで構成されるマトリクス型画像表示
装置において、上記走査信号線駆動回路またはデータ信号線駆動回路の
少なくとも一方は、走査信号線またはデータ信号線への
出力段に、相互に直列に接続された２段のレベルシフト
回路を備え、上記２段のレベルシフト回路は、上記走査信号線駆動回
路またはデータ信号線駆動回路の高電位側および低電位
側の両方の電圧レベルをシフトするレベルシフト回路を
有することを特徴とするマトリクス型画像表示装置。
【請求項２】画像を表示するための画素がマトリクス状
に配列された基板と、上記各画素に選択的に画像データ
を供給するための走査信号線駆動回路およびデータ信号
線駆動回路とを含んで構成されるマトリクス型画像表示
装置において、上記走査信号線駆動回路は、相互に直列に接続された２
段のレベルシフト回路を備えて上記走査信号線駆動回路
の高電位側および低電位側の両方の電圧レベルをシフト
し、上記データ信号線駆動回路は、上記データ信号線駆
動回路の高電位側または低電位側の一方の電圧レベルを
固定することを特徴とするマトリクス型画像表示装置。
【請求項３】画像を表示するための画素がマトリクス状
に配列された基板と、上記各画素に選択的に画像データ
を供給するための走査信号線駆動回路およびデータ信号
線駆動回路とを含んで構成されるマトリクス型画像表示
装置において、上記走査信号線駆動回路は、走査信号線への出力段に２
段のレベルシフト回路を備えて上記走査信号線駆動回路
の高電位側および低電位側の両方の電圧レベルをシフト
し、上記データ信号線駆動回路は、上記データ信号線駆
動回路の高電位側または低電位側の一方の電圧レベルを
固定することを特徴とするマトリクス型画像表示装置。
【請求項４】上記走査信号線駆動回路とデータ信号線駆
動回路との駆動信号レベルは相互に異なり、かつ上記走
査信号線駆動回路とデータ信号線駆動回路との入力信号
レベルは相互に等しいことを特徴とする請求項１〜３の
何れか１項に記載のマトリクス型画像表示装置。
【請求項５】上記画素は、スイッチング素子と、液晶容
量および補助容量からなる画素容量とを含んで構成さ
れ、走査信号によって該画素が選択されると、上記スイ
ッチング素子は画像データを取り込んで液晶容量および
補助容量の一方の電極に与え、これによって、上記液晶
容量の一方の電極と他方の電極である対向電極との間に
介在される表示媒体に電圧が印加されて該表示媒体が駆
動されて画像表示が実現され、上記補助容量の他方の電
極は隣接する走査信号線に接続され、上記対向電極は、その電圧レベルが予め定める周期で交
流駆動され、上記走査信号線駆動回路は、上記２段のレベルシフト回
路を備え、いずれかのレベルシフト回路の電圧シフト量
が上記周期毎に変化する請求項１〜３の何れか１項に記
載のマトリクス型画像表示装置。
【請求項６】上記レベルシフト回路を備える信号線駆動
回路において、その出力段に設けられる該レベルシフト
回路を構成するトランジスタは、その前段側の回路を構
成するトランジスタと素子構造が相互に異なり、高耐圧
であることを特徴とする請求項１〜５の何れか１項に記
載のマトリクス型画像表示装置。
【請求項７】上記素子構造の相違は、チャネル長の違い
であることを特徴とする請求項６に記載のマトリクス型
画像表示装置。
【請求項８】該レベルシフト回路を構成するトランジス
タのチャネル長は、その前段側の回路を構成するトラン
ジスタのチャネル長の１．５〜３倍の長さであることを
特徴とする請求項７に記載のマトリクス型画像表示装
置。
【請求項９】上記素子構造の相違は、ゲート絶縁膜の膜
厚の違いであることを特徴とする請求項６に記載のマト
リクス型画像表示装置。
【請求項１０】該レベルシフト回路を構成するトランジ
スタのゲート絶縁膜の膜厚は、その前段側の回路を構成
するトランジスタのゲート絶縁膜の膜厚の１．２５〜
２．５倍の厚さであることを特徴とする請求項９に記載
のマトリクス型画像表示装置。
【請求項１１】該レベルシフト回路を構成するトランジ
スタは、チャネル領域とソース領域およびドレイン領域
との間に、不純物濃度の低い領域を有する構造であるこ
とを特徴とする請求項６に記載のマトリクス型画像表示
装置。