JP2002329871A

JP2002329871A - 縦型短チャネル絶縁ゲート静電誘導トランジスタ及びその製造方法

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Publication number: JP2002329871A
Application number: JP2001133136A
Authority: JP
Inventors: Toru Kurabayashi; 徹倉林; Toru Oizumi; 透大泉; Kyozo Kanemoto; 恭三金本; Junichi Nishizawa; 潤一西澤
Original assignee: Mitsubishi Electric Corp; Semiconductor Research Foundation; Telecommunications Advancement Organization
Current assignee: Mitsubishi Electric Corp; National Institute of Information and Communications Technology; Semiconductor Research Foundation
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2002-11-15

Abstract

(57)【要約】【課題】１０００Åから１００Åに到る短いチャネル
長を有する、動作特性が均一な超高速の縦型短チャネル
絶縁ゲート静電誘導トランジスタ及びその製造方法を提
供する。【解決手段】基板１の主表面２上にエピタキシャル単
結晶層からなるドレイン層３と、このドレイン層上に１
０００Å以下の厚さのエピタキシャル単結晶層からなる
チャネル層４と、このチャネル層上にエピタキシャル単
結晶層からなるソース層５とを有し、上記ドレイン層、
チャネル層及びソース層の側壁上に絶縁ゲート６，７を
有する。分子層エピタキシャル法を用いてチャネル層４
を成長し、活性酸素を用いた低温ＣＶＤでゲート酸化膜
を形成し、異方性エッチングにより絶縁ゲートを形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速な動作速度を有
する縦型短チャネル絶縁ゲート静電誘導トランジスタ及
びその製造方法に関する。

【０００２】

【従来の技術】従来から、駆動能力が高く、高速な動作
速度が要求される高周波増幅器や集積回路に絶縁ゲート
静電誘導トランジスタが用いられてきた。絶縁ゲート静
電誘導トランジスタは、本発明者らの一人である西澤潤
一により提案されたものであり、例えば特公昭５８−５
６２７０号および特公平３−７９２号公報等に掲載され
ている。絶縁ゲート静電誘導トランジスタと絶縁ゲート
トランジスタ（例えばＭＯＳトランジスタ）とは、ソー
ス、チャネル及びドレインを有し、ゲート電圧で電流を
制御するという点では同等であるが、動作原理が異な
る。すなわち、絶縁ゲート静電誘導トランジスタは、ゲ
ート電圧によって電位障壁を形成し、ソースからドレイ
ンに走行するキャリアー数を制御するものであるが、絶
縁ゲートトランジスタはゲート電圧によってゲート絶縁
膜界面の半導体表面キャリアー密度を変化させ、ソース
からドレインに走行するキャリアー数を制御するもので
ある。

【０００３】絶縁ゲート静電誘導トランジスタはドレイ
ン電界の効果がソースまで及ぶように設計されており、
半導体・絶縁膜界面のみならず基板中をも電流が流れる
ために、不飽和型電流電圧特性を有し、電流駆動能力が
大きく、かつ高速である等の優れた特徴を有している。
しかしながら、データ処理速度の向上要求は際限が無
く、絶縁ゲート静電誘導トランジスタにおいてもさらな
る高速化が求められている。絶縁ゲート静電誘導トラン
ジスタ及び絶縁ゲートトランジスタを高速化するには、
チャネル長を短くすることが有効であり、現在、絶縁ゲ
ートトランジスタにおいては、１０００Å以下のチャネ
ル長を有する短チャネル絶縁ゲートトランジスタの実用
化が進みつつあり、また、数１００Å台のチャネル長を
有する絶縁ゲートトランジスタの開発も盛んである。

【０００４】しかしながら、短チャネル絶縁ゲートトラ
ンジスタは、チャネルを短くするに従って、ソースの空
乏層とドレインの空乏層が接近又は接続してしまい、ゲ
ート電圧によって電流を制御できなくなるという動作原
理上の制約がある。また、フォトリソグラフィを使用し
て短チャネルを形成する絶縁ゲートトランジスタの製造
方法では、フォトリソグラフィに使用する光波長によっ
て製造できるチャネル長が決まるので、１０００Å以下
のチャネル長を実現するために必然的により短波長の光
源、すなわちＸ線を必要とする。Ｘ線は集光したり、光
路を曲げたりすることが難しく、従ってＸ線露光装置は
大がかりで高コストであり、また、作業者の放射線被曝
に対する安全対策が必要不可欠なものとなっている。

【０００５】このように、絶縁ゲートトランジスタの短
チャネル化は、行き詰まり状況にある。また、全く新規
な動作原理に基づく電子デバイス、例えば単電子トラン
ジスタと言ったデバイスも提案されているが、研究の域
を出ない。このような中で、絶縁ゲート静電誘導トラン
ジスタは、ゲート電圧によって電位障壁を形成し、ソー
スからドレインに走行するキャリアー数を制御するとい
う動作原理により、ソースの空乏層とドレインの空乏層
が接続してしまい電流を制御できないと言った現象が生
じず、短チャネル化に対して何ら制約を生じない。ま
た、本発明者の一人である西澤潤一らの発明による分子
層エピタキシャル成長法（例えばＵＳＰ５，２９４，２
８６を参照）を用いれば、チャネル長を一分子層単位の
精度で制御して成長でき、従ってＸ線露光装置を必要と
せずに所望の短チャンネル長を実現できる。このよう
に、絶縁ゲート静電誘導トランジスタは、次世代の超高
速電子デバイスとして、一躍脚光を浴びている。

【０００６】ところで、従来の絶縁ゲート静電誘導トラ
ンジスタは、図５に示す構造を有する。図５は、従来の
絶縁ゲート静電誘導トランジスタの製造方法及びその構
造を示す図であり、製造工程は次の通りである。まず、
図５（ａ）に示すように、半導体基板５１上にチャネル
となるエピタキシャル成長層５２を成長し、異方性エッ
チングにより突起部５２を形成する。図５（ｂ）に示す
ように、フィールド酸化膜５３でマスクして素子形成領
域にゲート酸化膜５４を形成する。つづいて、図５
（ｃ）に示すように、ゲート電極となる多結晶半導体５
５を堆積し、異方性エッチングにより、突起部５２の側
壁にゲート電極５５を形成し、ゲート電極５５をマスク
としてイオン注入し、ドレイン５６、ソース５７を形成
する。そして、図５（ｄ）に示すように、パッシベーシ
ョン膜５８を堆積し、パッシベーション膜５８に電極用
窓開けを行い、ドレイン電極５６’、ソース電５７’を
形成し、最後に不純物活性化熱処理を行う。

【０００７】上記構成の絶縁ゲート静電誘導トランジス
タにおいては、イオン注入した不純物の活性化のための
高温工程、及びゲート酸化膜形成のための高温工程が必
要不可欠であり、これらの高温工程によって不純物が再
分布し、特に、ドレイン５６の不純物がチャネル５２中
に拡散して、チャネル長が短くなる。チャネルが不純物
の拡散長と同程度の短チャネル長になると、この不純物
拡散によってチャネル長がばらついてしまい、従って、
動作特性がトランジスタ毎に変動するといった課題があ
る。

【０００８】また、突起部５２の高さはチャネルの長さ
に影響するが、異方性エッチングの精度が１０００Å以
下のチャネル長には対応し得ず、このため、精度良く、
また再現性良く一定チャネル長の絶縁ゲート静電誘導ト
ランジスタを製造することができないといった課題があ
る。

【０００９】

【発明が解決しようとする課題】上記課題に鑑み本発明
は、１０００Åから１００Åに到る短いチャネル長を有
する、動作特性が均一な超高速の縦型短チャネル絶縁ゲ
ート静電誘導トランジスタを提供し、また、その製造方
法を提供することを目的としている。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の縦型短チャネル絶縁ゲート静電誘導トラン
ジスタは、基板の主表面上にエピタキシャル単結晶層か
らなるドレイン層と、このドレイン層上に１０００Å以
下の厚さのエピタキシャル単結晶層からなるチャネル層
と、このチャネル上にエピタキシャル単結晶層からなる
ソース層とを有し、上記ドレイン層、チャネル層及びソ
ース層の側壁上に絶縁ゲートを有することを特徴とす
る。

【００１１】この構成によれば、チャネル層が厚みの精
度の高いエピタキシャル単結晶層から構成されているか
ら、チャネル長の精度が高く、従って動作特性が、トラ
ンジスタ間でばらつくことがなくなり、均一になる。ま
た、チャネル層が１０００Å以下の厚みであるから、ソ
ースとドレイン間のキャリアー走行時間が短く、従って
超高速の動作速度を有する。

【００１２】また、基板はＳｉ単結晶であり、主表面は
（１００）方位面であり、チャネル層はｐ型Ｓｉエピタ
キシャル単結晶であり、ソース層及びドレイン層はｎ型
Ｓｉエピタキシャル単結晶であり、絶縁ゲートはＳｉＯ
₂とＳｉ多結晶からなることを特徴とする。また、基板
はＳｉ単結晶であり、主表面は（１００）方位面であ
り、チャネル層はｎ型Ｓｉエピタキシャル単結晶であ
り、ソース層及びドレイン層はｐ型Ｓｉエピタキシャル
単結晶であり、絶縁ゲートはＳｉＯ₂とＳｉ多結晶から
なることを特徴とする。この構成によれば、最も広く普
及しているＳｉ半導体技術で縦型短チャネル絶縁ゲート
静電誘導トランジスタを製造することができる。

【００１３】上記課題を解決するために、本発明の製造
方法は、特定の面方位を有する半導体基板の主表面上に
ドレイン層をエピタキシャル成長し、このドレイン層上
にチャネル層を分子層毎にエピタキシャル成長し、この
チャネル層上にソース層をエピタキシャル成長し、この
ソース層上にパッシベーション膜を堆積し、このパッシ
ベーション膜を窓開けして上記主表面に垂直に、かつ、
上記半導体基板に至る深さのＵ字型溝を形成し、このＵ
字型溝にゲート酸化膜層を堆積し、このゲート酸化膜層
上にゲート電極層を堆積し、このゲート酸化膜層とゲー
ト電極層を上記Ｕ字型溝の側壁に残してゲート酸化膜と
ゲート電極とからなる絶縁ゲートを形成することを特徴
とする。

【００１４】この構成によれば、Ｘ線フォトリソグラフ
ィを使用せずに１０００Å以下のゲート長を有する縦型
絶縁ゲート静電誘導トランジスタを精度よく製造するこ
とができる。

【００１５】また、チャネル層を分子層毎にエピタキシ
ャル成長する工程は、真空容器に配置した半導体基板表
面を半導体元素の化合物ガス及びドーパント元素の化合
物ガスに交互に所定の時間晒し所定の時間排気し、一分
子層ごとに成長を制御してエピタキシャル成長すること
を特徴とする。この構成によれば、半導体元素の化合物
ガス及びドーパント元素の化合物ガスに交互に所定の時
間晒し所定の時間排気する工程からなるサイクル数を制
御して一分子層精度で形成できるから、１０００Åから
１００Åに至る長さのチャンネルを容易にかつ精度よく
形成することができる。また、単結晶膜が成長するので
不純物活性化等の高温熱処理を必要としない。

【００１６】また、Ｕ字型溝を形成する工程は、主表面
に垂直な方向にエッチング速度が大きい異方性プラズマ
エッチングであることを特徴とする。この構成によれ
ば、垂直に溝を形成することができ、絶縁ゲートをチャ
ネル層に垂直に配置できる。

【００１７】また、ゲート酸化膜層を堆積する工程は、
半導体元素の化合物ガスと活性酸素ガスを、半導体基板
表面上で反応させて堆積する低温ＣＶＤであることを特
徴とする。この構成によれば、チャネル層、ソース層及
びドレイン層の不純物が再分布しないので設計仕様通り
のチャネル長を形成することができる。

【００１８】また、ゲート電極層を堆積する工程は、半
導体元素の化合物ガスを半導体基板表面上で分解して半
導体多結晶を堆積する低温ＣＶＤ法を使用し、Ｕ字型溝
の側壁にも堆積することを特徴とする。この構成によれ
ば、Ｕ字型溝の側壁にも十分な厚みのゲート電極層を堆
積することができる。

【００１９】また、ゲート酸化膜層とゲート電極層をＵ
字型溝の側壁に残す工程は、主表面に垂直な方向にエッ
チング速度が大きい異方性プラズマエッチング法を使用
し、ゲート電極層の厚みの違いを利用してＵ字型溝側壁
に残すことを特徴とする。この構成によれば、Ｕ字型溝
の側壁部に堆積したゲート電極の主表面に垂直な方向の
厚みが厚いから、エッチング時間を制御することにより
側壁部のみにゲート電極及びゲート酸化膜を残すことが
できる。

【００２０】また、半導体元素の化合物ガスは、Ｓｉ₂
Ｈ₆（ジシラン）であることを特徴とする。また、ドー
パント元素の化合物ガスは、ｎ型ドーパントの場合にＰ
Ｈ₃（フォスフィン）、ｐ型ドーパントの場合にＢ₂Ｈ
₆（ジボラン）であることを特徴とする。この構成によ
れば、ｐ型、ｎ型及びｉ型のチャネルを形成することが
できる。

【００２１】

【発明の実施の形態】以下、図１から図４に基づき、本
発明の縦型短チャネル絶縁ゲート静電誘導トランジスタ
及びその製造方法の実施の形態を詳細に説明する。な
お、実質的に同一の部材には同一の符号を付して説明す
る。図１は、本発明の縦型短チャネル絶縁ゲート静電誘
導トランジスタの構成を示す図であり、本発明の縦型短
チャネル絶縁ゲート静電誘導トランジスタの断面図であ
る。図１において、本発明の縦型短チャネル絶縁ゲート
静電誘導トランジスタは、半導体基板１と、半導体基板
１の主表面２上にエピタキシャル単結晶層であるドレイ
ン層３と、ドレイン層３上に１０００Å以下の特定の厚
みを有するエピタキシャル単結晶層であるチャネル層４
と、チャネル層４上にエピタキシャル単結晶層であるソ
ース層５を有し、ドレイン層３とチャネル層４とソース
層５の側壁にはゲート酸化膜６及びゲート電極７を有
し、ドレイン層３の一端に及びソース層５の直上にそれ
ぞれドレイン電極３’、ソース電極５’を有し、これら
の電極を絶縁して保持する絶縁保護膜８を有している。

【００２２】また、例えば、半導体基板１はＳｉ単結晶
であり、主表面２は（１００）面、またはこの面と等価
な面であり、チャネル層４はｐ型Ｓｉエピタキシャル単
結晶層であり、ドレイン層３とソース層５はｎ型Ｓｉエ
ピタキシャル単結晶層であり、ゲート酸化膜６及びゲー
ト電極７はそれぞれＳｉＯ₂及びＳｉ多結晶である。ま
た、チャネル層４はｎ型Ｓｉエピタキシャル単結晶層で
あり、ドレイン層３とソース層５はｐ型Ｓｉエピタキシ
ャル単結晶層であってもよい。

【００２３】上記構成による本発明の縦型短チャネル絶
縁ゲート静電誘導トランジスタは、チャネル長が極めて
短いので、チャネル層４を走行するキャリアの走行時間
を極めて短くすることができる。また、チャネル長がエ
ピタキシャル単結晶層の厚みで決まるのでチャネル長の
精度が極めて高い。

【００２４】次に、本発明の縦型短チャネル絶縁ゲート
静電誘導トランジスタの製造方法を実施例１を用いて説
明する。図２は、本発明の縦型短チャネル絶縁ゲート静
電誘導トランジスタの製造方法を示す図である。図２
（ａ）に示すように、Ｓｉ（１００）面方位のＳｉ基板
１の主表面２上にドレイン層３をエピタキシャル成長す
る。ドレイン層３はＳｉ基板１に不純物熱拡散、もしく
はイオン注入により不純物を導入して形成しても良い。
次に、ドレイン層３上にチャネル層４をエピタキシャル
成長する。１０００Åから１００Åのチャネル長を正確
に実現するため、チャネル層４のエピタキシャル成長は
分子層エピタキシャル成長法を用いる。

【００２５】分子層エピタキシャル成長は、ドレイン層
３を形成したＳｉ基板１を真空容器内に配置し、例え
ば、ｎ型不純物濃度ｎ＝３×１０¹⁹ｃｍ^-3のチャネル層
４を形成する場合には、結晶成長温度５１０℃で、真空
容器内にＳｉ₂Ｈ₆ガスを導入することによって上記基
板を圧力４×１０^-2ＰａのＳｉ₂Ｈ₆雰囲気に３０秒間
晒し、Ｓｉ₂Ｈ₆を２秒間排気し、真空容器内にＰＨ₃
ガスを導入することによって圧力５×１０^-6ＰａのＰＨ
₃雰囲気に１０秒間晒し、ＰＨ₃を２秒間排気する。上
記工程を１サイクルとしてサイクルを繰り返すことによ
って、所望の膜厚を有するｎ型不純物濃度ｎ＝３×１０
¹⁹ｃｍ^-3のＳｉ単結晶からなるチャネル層４を成長す
る。

【００２６】また、上記の１サイクルによる成長膜厚
は、シリコン（００１）面または等価な面で１．１５Å
であり、この膜厚は１原子層の８５％の厚みに相当す
る。１サイクルごとに１．１５Å厚のシリコン単結晶層
を成長することができる。すなわち、１００Åのチャン
ネル長を形成する場合には、上記サイクルを約８５回繰
り返す。

【００２７】また、例えば、ｐ型不純物濃度ｐ＝１×１
０²⁰ｃｍ^-3のチャネル層４を形成する場合には、結晶成
長温度５１０℃で、真空容器内にＳｉ₂Ｈ₆ガスを導入
することによって上記基板を圧力４×１０^-2ＰａのＳｉ
₂Ｈ₆雰囲気に３０秒間晒し、Ｓｉ₂Ｈ₆を２秒間排気
し、真空容器内にＢ₂Ｈ₆ガスを導入することによって
圧力５×１０^-5ＰａのＢ₂Ｈ₆雰囲気に１０秒間晒し、
Ｂ₂Ｈ₆を２秒間排気する。上記工程を１サイクルとし
てサイクルを繰り返すことによって所望の膜厚を有する
ｐ型不純物濃度ｐ＝１×１０²⁰ｃｍ^-3のＳｉ単結晶から
なるチャネル層４を成長する。

【００２８】また、ノンドープの単結晶Ｓｉを成長する
には、真空容器内にＳｉ₂Ｈ₆ガスを導入することによ
って上記基板を圧力４×１０^-2ＰａのＳｉ₂Ｈ₆雰囲気
に３０秒間晒し、Ｓｉ₂Ｈ₆を２秒間排気する。上記工
程を１サイクルとしてサイクルを繰り返すことによって
所望の膜厚を有するノンドープの単結晶Ｓｉ層を成長す
る。

【００２９】次に、ソース層５をエピタキシャル成長す
る。もちろん、ドレイン層３及びソース層５のエピタキ
シャル成長は、分子層エピタキシャル成長でも、通常の
エピタキシャル成長でも良い。ソース層５、ドレイン層
３の不純物濃度は１０¹⁸〜１０²¹ｃｍ^-3程度である。も
ちろん導電型はｐ型でもｎ型でもよく、５をドレイン、
3 をソースとしてもよい。

【００３０】チャネル層４は、不純物濃度が１０¹⁶〜１
０²¹ｃｍ^-3程度であり、その導電型は、ソース５及びド
レイン３の導電型と反対の導電型である。また、チャネ
ル層４はノンドープｉ層でｐ層を挟むｉ−ｐ−ｉ等の多
層構造になってもよい。チャネルがｉ−ｐ⁺−ｉの多層
構造であり、それぞれの膜厚が４０Å、２０Å、４０Å
であり、チャネル全長が１００Åである縦型短チャネル
絶縁ゲート静電誘導トランジスタも試作し、良好な特性
を確認している。

【００３１】図２（ｂ）に示すように、パッシベーショ
ン膜８を堆積し、パッシベーション膜８を部分的に除去
し、素子形成領域に窓開けを行い、異方性プラズマエッ
チング等により、Ｓｉ基板１の主表面２に垂直な方向に
エッチングし、パッシベーション膜８とソース層５とチ
ャネル層４とドレイン層３とからなる主表面２に垂直な
側壁９を有するＵ字型溝１０を形成する。なお、図にお
いては、Ｕ字型溝１０の半分だけを図示している。異方
性プラズマエッチングには、例えばＰＣｌ₃（三塩化リ
ン）を用いたプラズマエッチングを使用する。Ｕ字型溝
１０の深さは、ドレイン層３に達していれば良く、ドレ
イン層３の内部に達していても良い。

【００３２】次に、Ｕ字型溝１０を形成した基板上にゲ
ート酸化膜層６を堆積する。ゲート酸化膜形成時の温度
を下げるため、ゲート酸化膜層６の形成は、Ｓｉ₂Ｈ₆
と活性酸素のプラズマ低温ＣＶＤ法を用い、２０から１
００Åの厚さにＳｉＯ₂を堆積する。堆積条件の一例
は、基板温度４７０℃、Ｓｉ₂Ｈ₆圧力が７×１０^-2Ｐ
ａ、活性酸素圧力が約１０^-1Ｐａ、及び高周波パワーは
２００Ｗである。

【００３３】図２（ｃ）に示すように、ゲート酸化膜層
６を堆積した基板上にゲート電極となるＳｉ多結晶層７
を堆積する。Ｓｉ多結晶層７の堆積は、Ｓｉ₂Ｈ₆を用
いた低温プラズマＣＶＤ法を用い、５００〜５０００Å
程度堆積する。

【００３４】次に、異方性プラズマエッチングを用い
て、堆積したＳｉ多結晶層７及び酸化膜層６をエッチン
グし、ゲート酸化膜６及びゲート電極７を形成する。異
方性プラズマエッチングは、圧力３〜３０ＰａのＰＣｌ
₃プラズマエッチングによって行う。この異方性プラズ
マエッチングは、Ｓｉ基板１の主表面２に垂直方向にエ
ッチング速度が大きい。Ｓｉ多結晶層７の側壁９部分に
おける主表面２に垂直方向の膜厚は、パッシベーション
膜８の膜厚分だけ堆積膜厚より厚いので、主表面２に垂
直方向にエッチング速度の大きい異方性エッチングをエ
ッチング時間を制御して行うと、側壁９にのみゲート酸
化膜層６と多結晶シリコン層７を残すことができ、ゲー
ト酸化膜６とゲート電極７からなる絶縁ゲートを形成す
ることができる。

【００３５】次に、図２（ｄ）に示すように、絶縁ゲー
トを形成した基板上にパッシベーション膜８’を堆積
し、コンタクトホールを開けてソース電極５’およびド
レイン電極３’を形成して、完了する。

【００３６】この製造方法によれば、最も広く普及して
いるＳｉ半導体技術で縦型短チャネル絶縁ゲート静電誘
導トランジスタを製造することができる。また、Ｘ線フ
ォトリソグラフィを使用せずに１０００Å以下のゲート
長を有する縦型短チャネル絶縁ゲート静電誘導トランジ
スタを精度よく製造できる。また、垂直な側壁を有する
Ｕ字型溝を形成するので、チャネル層に垂直に絶縁ゲー
トを形成することができる。また、分子層エピタキシャ
ル成長法で形成するので、１０００Åから１００Åに至
る長さのチャンネルを容易にかつ精度よく形成すること
ができる。

【００３７】また、ゲート酸化膜層を堆積する低温ＣＶ
Ｄ工程は、低温であるので、チャネル、ソース及びドレ
インの不純物が再分布せず、設計仕様通りのチャネル長
を形成できる。さらに、ゲート電極層を堆積する工程が
低温ＣＶＤ法であるので、不純物が再分布することがな
く、チャネル長が変化しない。また、ゲート電極のエッ
チングが、自己整合的な異方性エッチングであるので、
側壁部にゲート電極及びゲート酸化膜を残すことができ
る。

【００３８】次に、第２の実施例を説明する。図３は、
本発明の製造方法を用いて形成した、低消費電力縦型短
チャネル絶縁ゲート静電誘導トランジスタの製造方法と
その構成を示す図である。実施例１とは、図３（ｂ）に
示すように、ゲート酸化膜層６の堆積の直前にサイドウ
ォールチャネル層３１を堆積することのみが異なる。サ
イドウォールチャネル層３１は、分子層エピタキシャル
成長法を用いて、不純物濃度１０¹²〜１０ ¹⁶ｃｍ^-3のノ
ンドープシリコンエピタキシャル単結晶層を２０〜１０
０Å成長させた。低消費電力縦型短チャネル絶縁ゲート
静電誘導トランジスタは、サイドウォールチャネル３１
とバルク側のチャネル層４の不純物濃度の適切な調整と
により、動作速度を低下させずに、短チャネル化に伴う
オフ時のリーク電流を小さくすることができ、スタンバ
イパワーを減らすことができる。

【００３９】次に、第３の実施例を説明する。図４は、
ＳＯＩ基板上に本発明の製造方法を用いて形成した、縦
型短チャネル絶縁ゲート静電誘導トランジスタの製造方
法と構成を示す図である。ＳＯＩ（Ｓｉｌｉｃｏｎｏ
ｎＩｎｓｕｌａｔｏｒ）は、Ｓｉ基板４１上にＳｉＯ
₂層４２を介してＳｉ単結晶層４３を有する基板であ
る。実施例１とは、図４（ａ）に示すように、ＳＯＩ基
板のＳｉ単結晶層４３をドレイン層に用いることのみが
異なる。ＳＯＩ基板上に形成した縦型短チャネル絶縁ゲ
ート静電誘導トランジスタは、基板とデバイス層との電
気的分離が良いので、ゲートの寄生容量が減少し、さら
に動作速度が向上する。また、デバイスの絶縁耐圧の向
上や耐放射線特性の向上といった効果もあり、高い環境
信頼性が要求される集積回路等に使用することができ
る。

【００４０】

【発明の効果】以上の説明から理解されるように、本発
明の縦型短チャネル絶縁ゲート静電誘導トランジスタ及
びその製造方法によれば、動作特性が均一な超高速の縦
型短チャネル絶縁ゲート静電誘導トランジスタを実現す
ることができる。した眼手、本発明によれば、次世代の
超高速電子デバイスとして、超高速増幅回路、集積回路
等に使用すれば、極めて有用である。

【図面の簡単な説明】

【図１】本発明の縦型短チャネル絶縁ゲート静電誘導ト
ランジスタの構成を示す図である。

【図２】本発明の縦型短チャネル絶縁ゲート静電誘導ト
ランジスタの製造方法を示す図である。

【図３】本発明の製造方法を用いて形成した低消費電力
縦型短チャネル絶縁ゲート静電誘導トランジスタの製造
方法とその構成を示す図である。

【図４】ＳＯＩ基板上に本発明の製造方法を用いて形成
した縦型短チャネル絶縁ゲート静電誘導トランジスタの
製造方法とその構成を示す図である。

【図５】従来の絶縁ゲート静電誘導トランジスタの製造
方法及び構造を示す図である。

【符号の説明】

１半導体基板２主表面３ドレイン層３’ ドレイン電極４チャネル層５ソース層５’ ソース電極６ゲート酸化膜７ゲート電極８パッシベーション膜８’ パッシベーション膜９側壁３１サイドウオールチャネル４１ＳＯＩ基板のＳｉ基板４２ＳＯＩ基板のＳｉＯ₂ ４３ＳＯＩ基板のＳｉ単結晶層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２６Ａ // Ｈ０１Ｌ 21/205 ６５８Ｅ (72)発明者倉林徹東京都港区芝二丁目31番19号通信・放送機構内 (72)発明者大泉透東京都港区芝二丁目31番19号通信・放送機構内 (72)発明者金本恭三東京都港区芝二丁目31番19号通信・放送機構内 (72)発明者西澤潤一東京都港区芝二丁目31番19号通信・放送機構内Ｆターム(参考） 5F045 AA00 AA15 AB02 AB03 AB32 AC01 AC19 AD08 AD09 AE13 AF03 BB16 CA00 DA51 HA13 5F102 FB01 GB04 GC09 GD10 GJ03 GJ10 GR01 HC01 HC07 HC16 5F110 AA01 CC09 DD05 DD13 EE09 EE22 EE45 FF02 FF30 GG02 GG12 GG25 GG32 GG34 GG42 HJ04 HJ11 HJ13 HJ15 HK09 HK13 HK32 NN02 QQ04

Claims

【特許請求の範囲】

【請求項１】基板の主表面上にエピタキシャル単結晶
層からなるドレイン層と、このドレイン層上に１０００
Å以下の厚さのエピタキシャル単結晶層からなるチャネ
ル層と、このチャネル層上にエピタキシャル単結晶層か
らなるソース層と、を有し、上記ドレイン層、チャネル
層及びソース層の側壁上に絶縁ゲートを有することを特
徴とする、縦型短チャネル絶縁ゲート静電誘導トランジ
スタ。
【請求項２】前記基板はＳｉ単結晶であり、主表面は
（１００）面または該（１００）面に等価な面であり、
チャネル層はｐ型Ｓｉエピタキシャル単結晶層であり、
ソース層及びドレイン層はｎ型Ｓｉエピタキシャル単結
晶層であり、絶縁ゲートはＳｉＯ₂とＳｉ多結晶からな
ることを特徴とする、請求項１に記載の縦型短チャネル
絶縁ゲート静電誘導トランジスタ。
【請求項３】前記基板はＳｉ単結晶であり、主表面は
（１００）面または該（１００）面に等価な面であり、
チャネル層はｎ型Ｓｉエピタキシャル単結晶層であり、
ソース層及びドレイン層はｐ型Ｓｉエピタキシャル単結
晶層であり、絶縁ゲートはＳｉＯ₂とＳｉ多結晶からな
ることを特徴とする、請求項１に記載の縦型短チャネル
絶縁ゲート静電誘導トランジスタ。
【請求項４】特定の面方位を有する半導体基板の主表
面上にドレイン層をエピタキシャル成長し、このドレイ
ン層上にチャネル層を分子層毎にエピタキシャル成長
し、このチャネル層上にソース層をエピタキシャル成長
し、このソース層上にパッシベーション膜を堆積し、こ
のパッシベーション膜を窓開けして上記主表面に垂直
に、かつ、上記半導体基板に至る深さのＵ字型溝を形成
し、このＵ字型溝にゲート酸化膜層を堆積し、このゲー
ト酸化膜層上にゲート電極層を堆積し、このゲート酸化
膜層とゲート電極層を上記Ｕ字型溝の側壁に残してゲー
ト酸化膜とゲート電極とからなる絶縁ゲートを形成する
ことを特徴とする、縦型短チャネル絶縁ゲート静電誘導
トランジスタの製造方法。
【請求項５】前記チャネル層の分子層毎にエピタキシ
ャル成長する工程は、真空容器に配置した前記半導体基
板表面を半導体元素の化合物ガス及びドーパント元素の
化合物ガスに交互に所定の時間晒し所定の時間排気し、
一分子層ごとに成長を制御してエピタキシャル成長する
ことを特徴とする、請求項４に記載の縦型短チャネル絶
縁ゲート静電誘導トランジスタの製造方法。
【請求項６】前記Ｕ字型溝を形成する工程は、前記主
表面に垂直な方向にエッチング速度が大きい異方性プラ
ズマエッチングであることを特徴とする、請求項４に記
載の縦型短チャネル絶縁ゲート静電誘導トランジスタの
製造方法。
【請求項７】前記ゲート酸化膜層を堆積する工程は、
半導体元素の化合物ガスと活性酸素のガスを、前記半導
体基板表面上で反応させて堆積する低温ＣＶＤであるこ
とを特徴とする、請求項４に記載の縦型短チャネル絶縁
ゲート静電誘導トランジスタの製造方法。
【請求項８】前記ゲート電極層を堆積する工程は、半
導体元素の化合物ガスを前記半導体基板表面上で分解し
て半導体多結晶を堆積する低温ＣＶＤ法を使用し、前記
Ｕ字型溝の側壁にも堆積することを特徴とする、請求項
４に記載の縦型短チャネル絶縁ゲート静電誘導トランジ
スタの製造方法。
【請求項９】前記ゲート酸化膜層とゲート電極層をＵ
字型溝の側壁に残す工程は、前記主表面に垂直な方向に
エッチング速度が大きい異方性プラズマエッチング法を
使用し、上記ゲート電極層の厚みの違いによりＵ字型溝
側壁に残すことを特徴とする、請求項４に記載の縦型短
チャネル絶縁ゲート静電誘導トランジスタの製造方法。
【請求項１０】前記半導体元素の化合物ガスは、Ｓｉ
₂Ｈ₆（ジシラン）であることを特徴とする、請求項
５，７，８のいずれかに記載の縦型短チャネル絶縁ゲー
ト静電誘導トランジスタの製造方法。
【請求項１１】前記ドーパント元素の化合物ガスは、
ｎ型ドーパントの場合にＰＨ₃（フォスフィン）、ｐ型
ドーパントの場合にＢ₂Ｈ₆（ジボラン）であることを
特徴とする、請求項５に記載の縦型短チャネル絶縁ゲー
ト静電誘導トランジスタの製造方法。