JP2002319848A - Semiconductor switch circuit and semiconductor device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体スイッチ回
路、特に超短波帯から準マイクロ波帯での高周波信号の
断続又は切り換えを行うための半導体スイッチ回路およ
び半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor switch circuit, and more particularly to a semiconductor switch circuit and a semiconductor device for switching a high-frequency signal from an ultrashort wave band to a quasi-microwave band.
【0002】[0002]
【従来の技術】携帯電話などの移動体通信における送受
信の切り換えには、スイッチ回路として半導体スイッチ
素子を用いた半導体スイッチ回路が従来から一般的に用
いられている。半導体スイッチ素子に電界効果トランジ
スタを用いて構成した半導体スイッチ回路の一つとし
て、入力端子1つ、出力端子2つを持つSPDT(Sing
lePole Dual Through)スイッチと呼ばれる半導体スイ
ッチ回路がある。2. Description of the Related Art A semiconductor switch circuit using a semiconductor switch element as a switch circuit has been generally used for switching between transmission and reception in mobile communication such as a portable telephone. As one of the semiconductor switch circuits configured using a field effect transistor as the semiconductor switch element, an SPDT (Sing) having one input terminal and two output terminals is provided.
There is a semiconductor switch circuit called a “lePole Dual Through” switch.
【0003】図5に、このような半導体スイッチ回路の
一例を示す。図5に示すように、この半導体スイッチ回
路は、第1端子31に第1インダクタンス素子34の一
端が接続されるとともに、第1インダクタンス素子34
の他端に第1半導体スイッチ素子35の一端が接続さ
れ、第2端子32に第2インダクタンス素子36の一端
が接続されるとともに、第2インダクタンス素子36の
他端に第2半導体スイッチ素子37の一端が接続されて
いる。さらに、第1インダクタンス素子34の他端と第
1半導体スイッチ素子35の一端の接続点に第3半導体
スイッチ素子38の一端が接続されるとともに、第3半
導体スイッチ素子38の他端に第3インダクタンス素子
39の一端が接続され、さらに第3インダクタンス素子
39の他端に第1キャパシタ素子40の一端が接続さ
れ、さらに第1キャパシタ素子40の他端がグランドに
接続されている。さらに、第2インダクタンス素子36
の他端と第2半導体スイッチ素子37の一端の接続点に
第4半導体スイッチ素子41の一端が接続されるととも
に、第4半導体スイッチ素子41の他端に第4インダク
タンス素子42の一端が接続され、さらに第4インダク
タンス素子42の他端に第2キャパシタ素子43の一端
が接続され、さらに第2キャパシタ素子43の他端がグ
ランドに接続されている。さらに、第1半導体スイッチ
素子35の他端と第2半導体スイッチ素子37の他端ど
うしが接続され、この接続点に第5インダクタンス素子
44の一端が接続され、第5インダクタンス素子44の
他端には第3端子33が接続されている。また、第1端
子31は送信回路と接続され、第2端子32は受信回路
と接続され、第3端子33はアンテナと接続されてい
る。FIG. 5 shows an example of such a semiconductor switch circuit. As shown in FIG. 5, in the semiconductor switch circuit, one end of the first inductance element 34 is connected to the first terminal 31 and the first inductance element 34
The other end of the first semiconductor switch element 35 is connected to one end of the first semiconductor switch element 35, the second terminal 32 is connected to one end of a second inductance element 36, and the other end of the second inductance element 36 is connected to the second semiconductor switch element 37. One end is connected. Further, one end of a third semiconductor switch element 38 is connected to a connection point between the other end of the first inductance element 34 and one end of the first semiconductor switch element 35, and a third inductance is connected to the other end of the third semiconductor switch element 38. One end of the element 39 is connected, one end of the first capacitor element 40 is connected to the other end of the third inductance element 39, and the other end of the first capacitor element 40 is connected to the ground. Further, the second inductance element 36
One end of the fourth semiconductor switch element 41 is connected to a connection point between the other end of the second semiconductor switch element 37 and one end of the second semiconductor switch element 37, and one end of a fourth inductance element 42 is connected to the other end of the fourth semiconductor switch element 41. Further, one end of a second capacitor element 43 is connected to the other end of the fourth inductance element 42, and the other end of the second capacitor element 43 is connected to the ground. Further, the other end of the first semiconductor switch element 35 and the other end of the second semiconductor switch element 37 are connected to each other, one end of a fifth inductance element 44 is connected to this connection point, and the other end of the fifth inductance element 44 is connected to the other end. Is connected to the third terminal 33. Further, the first terminal 31 is connected to a transmitting circuit, the second terminal 32 is connected to a receiving circuit, and the third terminal 33 is connected to an antenna.
【0004】ここで、第1半導体スイッチ素子35と第
4半導体スイッチ素子41とが導通状態で、かつ第2半
導体スイッチ素子37と第3半導体スイッチ素子38と
を非導通状態にすることによって、第1端子31と第3
端子33の間を導通状態にし、かつ第2端子32と第3
端子33の間を非導通状態にすることことができるの
で、第1端子31に入力された送信信号が第3端子33
から出力される。また、第1半導体スイッチ素子35と
第4半導体スイッチ素子41とが非導通状態で、かつ第
2半導体スイッチ素子37と第3半導体スイッチ素子3
8とを導通状態にすることによって、第1端子31と第
3端子33の間を非導通状態にし、かつ第2端子32と
第3端子33の間を導通状態にすることができるので、
第3端子33に入力された受信信号が第2端子32から
出力される。Here, the first semiconductor switch element 35 and the fourth semiconductor switch element 41 are in a conductive state, and the second semiconductor switch element 37 and the third semiconductor switch element 38 are in a non-conductive state. 1 terminal 31 and 3rd
A conductive state is established between the terminals 33, and the second terminal 32 and the third terminal
Since the connection between the terminals 33 can be made non-conductive, the transmission signal input to the first terminal 31
Output from Further, the first semiconductor switch element 35 and the fourth semiconductor switch element 41 are in a non-conductive state, and the second semiconductor switch element 37 and the third semiconductor switch element 3 are not connected.
By making 8 a conductive state, the first terminal 31 and the third terminal 33 can be made non-conductive, and the second terminal 32 and the third terminal 33 can be made conductive.
The received signal input to the third terminal 33 is output from the second terminal 32.
【0005】また、第1端子31と第2端子32のアイ
ソレーションを向上させるために、第1端子31と第3
端子33の間を導通状態にし、かつ第2端子32と第3
端子33の間を非導通状態にした場合に、第1端子31
に入力される送信信号の周波数帯において第4インダク
タンス素子42と第4キャパシタ素子43の直列共振回
路のインピーダンスがほぼ0になるように設定されてい
る。同様に、第1端子31と第3端子33の間を非導通
状態にし、かつ第2端子32と第3端子33の間を導通
状態にした場合に、第3端子31に入力される受信信号
の周波数帯において第3インダクタンス素子39と第3
キャパシタ素子40の直列共振回路のインピーダンスが
ほぼ0になるように設定されている。In order to improve the isolation between the first terminal 31 and the second terminal 32, the first terminal 31 and the third terminal
A conductive state is established between the terminals 33, and the second terminal 32 and the third terminal
When the connection between the terminals 33 is made non-conductive, the first terminal 31
Is set such that the impedance of the series resonance circuit of the fourth inductance element 42 and the fourth capacitor element 43 becomes substantially zero in the frequency band of the transmission signal input to the transmission line. Similarly, when the connection between the first terminal 31 and the third terminal 33 is made non-conductive and the connection between the second terminal 32 and the third terminal 33 is made conductive, the reception signal input to the third terminal 31 The third inductance element 39 and the third
The impedance of the series resonance circuit of the capacitor element 40 is set to be substantially zero.
【0006】また、スイッチ回路の半導体スイッチ素子
に電界効果トランジスタを用いた場合に、半導体スイッ
チ回路の挿入損失を低減するために、第1端子31、第
2端子32、第3端子33から見た使用周波数でのイン
ピーダンスを50Ωにする必要があった。When a field effect transistor is used as a semiconductor switch element of a switch circuit, the first terminal 31, the second terminal 32, and the third terminal 33 are used to reduce the insertion loss of the semiconductor switch circuit. It was necessary to set the impedance at the working frequency to 50Ω.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、第1端
子31、第2端子32、第3端子33から見た使用周波
数でのインピーダンスを50Ωに合わせるためには、使
用する電界効果トランジスタのゲート幅を大きくする必
要があり、半導体スイッチ素子が大きくなるという問題
があった。また、半導体スイッチ素子の小型化のために
電界効果トランジスタのゲート幅を小さくすると、第1
端子31、第2端子32、第3端子33から見た使用周
波数でのインピーダンスが50Ωからずれるため、半導
体スイッチ回路の挿入損失が劣化してしまという問題が
あった。However, in order to match the impedance at the working frequency viewed from the first terminal 31, the second terminal 32 and the third terminal 33 to 50Ω, the gate width of the field effect transistor used must be reduced. It is necessary to increase the size, and there is a problem that the semiconductor switch element becomes large. Further, when the gate width of the field effect transistor is reduced in order to reduce the size of the semiconductor switch element,
Since the impedance at the operating frequency viewed from the terminal 31, the second terminal 32, and the third terminal 33 deviates from 50Ω, there is a problem that the insertion loss of the semiconductor switch circuit deteriorates.
【0008】本発明の半導体スイッチ回路および半導体
装置は、上述の問題を鑑みてなされたものであり、これ
らの問題を解決し、挿入損失の劣化を防ぎ、かつ半導体
スイッチ素子を小型化することができる半導体スイッチ
回路および半導体装置を提供することを目的としてい
る。The semiconductor switch circuit and the semiconductor device of the present invention have been made in view of the above-mentioned problems, and it is possible to solve these problems, prevent deterioration of insertion loss, and reduce the size of the semiconductor switch element. It is an object of the present invention to provide a semiconductor switch circuit and a semiconductor device that can be used.
【0009】[0009]
【課題を解決するための手段】上記目的を達成するため
本発明のスイッチ回路は、複数の半導体スイッチ素子
と、複数のインダクタンス素子と、複数のキャパシタ素
子とを備えてなり、第1端子と第3端子の間を導通状態
または非導通状態に切り換える機能と、第2端子と第3
端子の間を導通状態または非導通状態に切り換える機能
を有する半導体スイッチ回路において、第1端子に第1
インダクタンス素子の一端が接続されるとともに、第1
インダクタンス素子の他端に第1半導体スイッチ素子の
一端が接続され、第2端子に第2インダクタンス素子の
一端が接続されるとともに、第2インダクタンス素子の
他端に第2半導体スイッチ素子の一端が接続され、第1
インダクタンス素子の他端と第1半導体スイッチ素子の
一端の接続点に第3半導体スイッチ素子の一端が接続さ
れるとともに、第3半導体スイッチ素子の他端に第3イ
ンダクタンス素子の一端が接続され、さらに第3インダ
クタンス素子の他端に第1キャパシタ素子の一端が接続
され、さらに第1キャパシタ素子の他端がグランドに接
続され、第2インダクタンス素子の他端と第2半導体ス
イッチ素子の一端の接続点に第4半導体スイッチ素子の
一端が接続されるとともに、第4半導体スイッチ素子の
他端に第4インダクタンス素子の一端が接続され、さら
に第4インダクタンス素子の他端に第2キャパシタ素子
の一端が接続され、さらに第2キャパシタ素子の他端が
グランドに接続され、さらに、第1半導体スイッチ素子
の他端と第2半導体スイッチ素子の他端どうしが接続さ
れ、この接続点に第5インダクタンス素子の一端および
第3キャパシタ素子の一端が接続され、第5インダクタ
ンス素子の他端には第3端子が接続され、第3キャパシ
タ素子の他端がグランドに接続されていることを特徴と
する。To achieve the above object, a switch circuit according to the present invention comprises a plurality of semiconductor switch elements, a plurality of inductance elements, and a plurality of capacitor elements, and has a first terminal and a first terminal. A function of switching between a conductive state and a non-conductive state between the three terminals;
In a semiconductor switch circuit having a function of switching between a conductive state and a non-conductive state between terminals, a first terminal is connected to a first terminal.
One end of the inductance element is connected and the first
One end of the first semiconductor switch element is connected to the other end of the inductance element, one end of the second inductance element is connected to the second terminal, and one end of the second semiconductor switch element is connected to the other end of the second inductance element. And the first
One end of a third semiconductor switch element is connected to a connection point between the other end of the inductance element and one end of the first semiconductor switch element, and one end of a third inductance element is connected to the other end of the third semiconductor switch element. One end of the first capacitor element is connected to the other end of the third inductance element, the other end of the first capacitor element is connected to the ground, and a connection point between the other end of the second inductance element and one end of the second semiconductor switch element. Is connected to one end of a fourth semiconductor switch element, one end of a fourth inductance element is connected to the other end of the fourth semiconductor switch element, and one end of a second capacitor element is connected to the other end of the fourth inductance element. The other end of the second capacitor element is connected to the ground, and the other end of the first semiconductor switch element is connected to the second semiconductor. The other ends of the switch elements are connected to each other, one end of the fifth inductance element and one end of the third capacitor element are connected to this connection point, and the third terminal is connected to the other end of the fifth inductance element. The other end of the element is connected to the ground.
【0010】これにより、本発明の半導体スイッチ回路
および半導体装置は、第1端子、第2端子、第3端子か
ら見た使用周波数でのインピーダンスを50Ωに合わせ
るために、インピーダンスマッチング用の第3キャパシ
タ素子を付加することで、半導体スイッチ素子に用いる
電界効果トランジスタのゲート幅を小さくすることがで
きる。これにより、半導体スイッチ素子の小型化を図
り、挿入損失の劣化を防ぐことができる。Accordingly, the semiconductor switch circuit and the semiconductor device of the present invention provide a third capacitor for impedance matching in order to match the impedance at the operating frequency viewed from the first terminal, the second terminal and the third terminal to 50Ω. By adding the element, the gate width of the field effect transistor used for the semiconductor switching element can be reduced. This makes it possible to reduce the size of the semiconductor switch element and prevent deterioration of the insertion loss.
【0011】[0011]
【発明の実施の形態】[第1実施例、図1]以下、本発
明の実施例である半導体スイッチ回路を、図1に基づい
て説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment, FIG. 1 A semiconductor switch circuit according to an embodiment of the present invention will be described below with reference to FIG.
【0012】図1に示すように、第1端子1に第1イン
ダクタンス素子4の一端が接続されるとともに、第1イ
ンダクタンス素子4の他端に第1半導体スイッチ素子5
の一端が接続され、第2端子2に第2インダクタンス素
子6の一端が接続されるとともに、第2インダクタンス
素子6の他端に第2半導体スイッチ素子7の一端が接続
されている。さらに、第1インダクタンス素子4の他端
と第1半導体スイッチ素子5の一端の接続点に第3半導
体スイッチ素子8の一端が接続されるとともに、第3半
導体スイッチ素子8の他端に第3インダクタンス素子9
の一端が接続され、さらに第3インダクタンス素子9の
他端に第1キャパシタ素子10の一端が接続され、さら
に第1キャパシタ素子10の他端がグランドに接続され
ている。さらに、第2インダクタンス素子6の他端と第
2半導体スイッチ素子7の一端の接続点に第4半導体ス
イッチ素子11の一端が接続されるとともに、第4半導
体スイッチ素子11の他端に第4インダクタンス素子1
2の一端が接続され、さらに第4インダクタンス素子1
2の他端に第2キャパシタ素子13の一端が接続され、
さらに第2キャパシタ素子12の他端がグランドに接続
されている。さらに、第1半導体スイッチ素子5の他端
と第2半導体スイッチ素子7の他端どうしが接続され、
この接続点に第5インダクタンス素子14の一端および
第3キャパシタ素子15の一端が接続され、第5インダ
クタンス素子14の他端には第3端子3が接続され、第
3キャパシタ素子15の他端がグランドに接続されてい
る。また、各インダクタンス素子は、ボンディングワイ
ヤのインダクタンス成分およびパッケージのリードフレ
ームなどの寄生インダクタンス成分から構成されてい
る。また、第1端子1は送信回路と接続され、第2端子
2は受信回路と接続され、第3端子3はアンテナと接続
されている。また、第3キャパシタ素子15はインピー
ダンスマッチング用の素子の役目を有している。As shown in FIG. 1, one end of a first inductance element 4 is connected to a first terminal 1 and a first semiconductor switch element 5 is connected to the other end of the first inductance element 4.
, One end of a second inductance element 6 is connected to the second terminal 2, and one end of a second semiconductor switch element 7 is connected to the other end of the second inductance element 6. Further, one end of the third semiconductor switch element 8 is connected to a connection point between the other end of the first inductance element 4 and one end of the first semiconductor switch element 5, and a third inductance is connected to the other end of the third semiconductor switch element 8. Element 9
, One end of the first capacitor element 10 is connected to the other end of the third inductance element 9, and the other end of the first capacitor element 10 is connected to the ground. Further, one end of the fourth semiconductor switch element 11 is connected to a connection point between the other end of the second inductance element 6 and one end of the second semiconductor switch element 7, and a fourth inductance is connected to the other end of the fourth semiconductor switch element 11. Element 1
2 is connected to one end of the second inductance element 1.
2 is connected to one end of a second capacitor element 13,
Further, the other end of the second capacitor element 12 is connected to the ground. Further, the other end of the first semiconductor switch element 5 and the other end of the second semiconductor switch element 7 are connected,
One end of the fifth inductance element 14 and one end of the third capacitor element 15 are connected to this connection point, the third terminal 3 is connected to the other end of the fifth inductance element 14, and the other end of the third capacitor element 15 is Connected to ground. Each inductance element is composed of an inductance component of a bonding wire and a parasitic inductance component such as a lead frame of a package. Further, the first terminal 1 is connected to a transmitting circuit, the second terminal 2 is connected to a receiving circuit, and the third terminal 3 is connected to an antenna. Further, the third capacitor element 15 has a role of an element for impedance matching.
【0013】ここで、送信信号が第1端子1に入力され
第3端子3から出力される送信状態のとき、第1半導体
スイッチ素子5と第4半導体スイッチ素子11は導通状
態であり、第2半導体スイッチ素子7と第3半導体スイ
ッチ素子8は非導通状態である。また、受信信号が第3
端子3に入力され第2端子3から出力される受信状態の
とき、第1半導体スイッチ素子5と第4半導体スイッチ
素子11は非導通状態であり、第2半導体スイッチ素子
7と第3半導体スイッチ素子8は導通状態である。この
とき、半導体スイッチ素子に電界効果トランジスタを用
いると導通状態の半導体スイッチ素子は微小な抵抗成分
のみになり、非導通状態の半導体スイッチ素子は電界効
果トランジスタの容量成分のみになる。Here, when a transmission signal is input to the first terminal 1 and is output from the third terminal 3, the first semiconductor switch element 5 and the fourth semiconductor switch element 11 are conductive and the second semiconductor switch element 11 is in the conductive state. The semiconductor switch element 7 and the third semiconductor switch element 8 are non-conductive. If the received signal is the third
In a reception state in which the signal is input to the terminal 3 and output from the second terminal 3, the first semiconductor switch element 5 and the fourth semiconductor switch element 11 are non-conductive, and the second semiconductor switch element 7 and the third semiconductor switch element 8 is a conduction state. At this time, when a field effect transistor is used as the semiconductor switch element, the semiconductor switch element in the conductive state has only a minute resistance component, and the semiconductor switch element in the non-conductive state has only the capacitance component of the field effect transistor.
【0014】また、第1端子1と第2端子2のアイソレ
ーションを向上させるために、第1端子1と第3端子3
の間を導通状態にし、第2端子2と第3端子3の間を非
導通状態にした場合に、第1端子1に入力される送信信
号の周波数帯において第4インダクタンス素子12と第
4キャパシタ素子13の直列共振回路のインピーダンス
がほぼ0になるように設定されている。同様に、第1端
子1と第3端子3の間を非導通状態にし、第2端子2と
第3端子3の間を導通状態にした場合に、第3端子3に
入力される受信信号の周波数帯において第3インダクタ
ンス素子9と第3キャパシタ素子10の直列共振回路の
インピーダンスがほぼ0になるように設定されている。
また、携帯電話等の移動体通信機においては送信周波数
と受信周波数が同一または非常に近いため、半導体スイ
ッチ回路のそれぞれの直列共振回路のインピーダンス
は、送信周波数と受信周波数のどちらの帯域においても
インピーダンスがほぼ0の状態になっている。このた
め、送信および受信の状態では、直列共振回路を構成し
ている第3インダクタンス素子9、第1キャパシタ素子
10、および第4インダクタンス素子12、第2キャパ
シタ素子13を省いたものを、半導体スイッチ回路の等
価回路として示すことができる。In order to improve the isolation between the first terminal 1 and the second terminal 2, the first terminal 1 and the third terminal 3
Between the second terminal 2 and the third terminal 3 in a non-conductive state, the fourth inductance element 12 and the fourth capacitor in the frequency band of the transmission signal input to the first terminal 1. The impedance of the series resonance circuit of the element 13 is set to be substantially zero. Similarly, when the connection between the first terminal 1 and the third terminal 3 is made non-conductive and the connection between the second terminal 2 and the third terminal 3 is made conductive, the reception signal input to the third terminal 3 is changed. In the frequency band, the impedance of the series resonance circuit of the third inductance element 9 and the third capacitor element 10 is set to be substantially zero.
In mobile communication devices such as mobile phones, the transmission frequency and the reception frequency are the same or very close. Therefore, the impedance of each series resonance circuit of the semiconductor switch circuit is the same in both the transmission frequency and the reception frequency bands. Is almost zero. For this reason, in the transmission and reception states, the semiconductor switch excluding the third inductance element 9, the first capacitor element 10, the fourth inductance element 12, and the second capacitor element 13 forming the series resonance circuit is replaced with a semiconductor switch. It can be shown as an equivalent circuit of the circuit.
【0015】次に、図1に示す半導体スイッチ回路にお
いて、各半導体スイッチ素子に電界効果トランジスタを
用いた場合における、送信状態の等価回路を図2に示
す。図2に示す抵抗23は図1に示す第1半導体スイッ
チ素子5の導通状態の電界効果トランジスタ抵抗成分で
あり、図2に示す抵抗24は図1に示す第4半導体スイ
ッチ素子11の導通状態の電界効果トランジスタ抵抗成
分である。また、図2に示す容量21は図1に示す第3
半導体スイッチ素子8の非導通状態の電界効果トランジ
スタ容量成分であり、図2に示す容量22は図1に示す
第2半導体スイッチ素子7の非導通状態の電界効果トラ
ンジスタ容量成分である。また、図1に示す半導体スイ
ッチ回路の直列共振回路部分を構成している第3インダ
クタンス素子9、第1キャパシタ素子10、および第4
インダクタンス素子12、第2キャパシタ素子13は、
直列共振回路のインピーダンスがほぼ0になるため、図
2においては、これらの素子を省いた等価回路で示して
いる。さらに、導通状態の電界効果トランジスタ抵抗成
分である抵抗23と抵抗24は、非常に小さい抵抗値な
ので、抵抗を短絡状態として扱うことができるため、図
2に示した等価回路は、更に簡単な図3に示す等価回路
で表わすことができる。Next, FIG. 2 shows an equivalent circuit in a transmission state when a field effect transistor is used for each semiconductor switch element in the semiconductor switch circuit shown in FIG. The resistor 23 shown in FIG. 2 is a field-effect transistor resistance component of the first semiconductor switch element 5 shown in FIG. 1 in a conductive state, and the resistor 24 shown in FIG. 2 is a conductive component of the fourth semiconductor switch element 11 shown in FIG. This is a resistance component of a field effect transistor. Further, the capacitor 21 shown in FIG.
The capacitor 22 shown in FIG. 2 is the non-conductive field effect transistor capacitance component of the second semiconductor switch element 7 shown in FIG. 1. Further, the third inductance element 9, the first capacitor element 10, and the fourth inductance element 9 constituting the series resonance circuit portion of the semiconductor switch circuit shown in FIG.
The inductance element 12 and the second capacitor element 13
Since the impedance of the series resonance circuit becomes almost 0, FIG. 2 shows an equivalent circuit without these elements. Further, since the resistance 23 and the resistance 24, which are the resistance components of the field effect transistor in the conductive state, have very small resistance values, the resistance can be treated as a short-circuit state. Therefore, the equivalent circuit shown in FIG. 3 can be represented by an equivalent circuit.
【0016】次に、図3に示す等価回路において、送信
周波数5.8GHz、第1インダクタンス素子4と第5
インダクタンス素子14のインダクタンス成分がそれぞ
れ1nHのとき、第1端子1および第3端子3から見た
それぞれの入力インピーダンスを50Ωに維持するため
には、図3おける容量21(図1に示す第3半導体スイ
ッチ素子8の非導通状態の電界効果トランジスタ容量成
分)と容量22(図1に示す第3半導体スイッチ素子8
の非導通状態の電界効果トランジスタ容量成分)と第3
キャパシタ15との合成容量を0.52pFにする必要
がある。ここで、電界効果トランジスタの非導通状態の
ときの容量成分Cは、C=A×Wg+Bという関係式で
表わすことができる(Wgは電界効果トランジスタのゲ
ート幅、A,Bは電界効果トランジスタの材料などに起
因して変わる任意の定数)。例えば、本実施例の半導体
スイッチ回路をGaAs基板上に形成した半導体装置の
場合にはA=0.218、B=0.006とすることが
できる。このA,Bの値のときに、合成容量0.52p
Fをすべて電界効果トランジスタの非導通状態の合成容
量で確保した場合には、2つの電界効果トランジスタの
合成のゲート幅Wgは、2.33mmになる。Next, in the equivalent circuit shown in FIG. 3, the transmission frequency is 5.8 GHz, the first inductance element 4 and the fifth
When the inductance components of the inductance element 14 are each 1 nH, in order to maintain the respective input impedances as viewed from the first terminal 1 and the third terminal 3 at 50Ω, the capacitance 21 shown in FIG. 3 (the third semiconductor shown in FIG. The non-conductive field effect transistor capacitance component of the switch element 8 and the capacitor 22 (the third semiconductor switch element 8 shown in FIG. 1)
Non-conductive field effect transistor capacitance component) and the third
The combined capacitance with the capacitor 15 needs to be 0.52 pF. Here, the capacitance component C when the field effect transistor is in a non-conducting state can be expressed by a relational expression of C = A × Wg + B (Wg is the gate width of the field effect transistor, and A and B are the materials of the field effect transistor. Any constant that changes due to such as). For example, in the case of a semiconductor device in which the semiconductor switch circuit of this embodiment is formed on a GaAs substrate, A = 0.218 and B = 0.006. At the values of A and B, the combined capacitance is 0.52p
When F is all secured by the combined capacitance of the field effect transistors in the non-conductive state, the combined gate width Wg of the two field effect transistors is 2.33 mm.
【0017】次に、インピーダンスマッチングの第3キ
ャパシタ素子15が、例えば、0.2pFの容量を持っ
ているとすると、非導通状態の電界効果トランジスタの
容量成分である容量21と容量22の合成容量は0.3
2pF必要である。この合成容量を0.32pFにする
ためには、2つの電界効果トランジスタの合成のゲート
幅Wgが1.41mmになる。これにより、電界効果ト
ランジスタのゲート幅を2.33mmから1.41mm
に小さくできることがわかる。また、受信状態の時にも
送信状態の等価回路と同様な等価回路として示すことが
できるため、同じように第1半導体スイッチ素子5と第
4半導体スイッチ素子11に用いる電界効果トランジス
タのゲート幅も小さくできることがわかる。このように
電界効果トランジスタのゲート幅を小さくできるため、
この半導体スイッチ回路で構成される半導体装置を小型
にすることができる。また、インピーダンスが50Ωに
マッチングしているため、低損失の半導体装置とするこ
とができる。Next, assuming that the impedance-matching third capacitor element 15 has a capacitance of, for example, 0.2 pF, the combined capacitance of the capacitance 21 and the capacitance 22, which are the capacitance components of the non-conductive field effect transistor. Is 0.3
2 pF is required. In order to make this combined capacitance 0.32 pF, the combined gate width Wg of the two field-effect transistors becomes 1.41 mm. Thereby, the gate width of the field effect transistor is increased from 2.33 mm to 1.41 mm.
It can be seen that it can be made smaller. Also, in the reception state, it can be shown as an equivalent circuit similar to the equivalent circuit in the transmission state, and similarly, the gate width of the field effect transistors used for the first semiconductor switch element 5 and the fourth semiconductor switch element 11 is also small. We can see that we can do it. Since the gate width of the field effect transistor can be reduced in this way,
The size of the semiconductor device constituted by the semiconductor switch circuit can be reduced. Further, since the impedance is matched to 50Ω, a low-loss semiconductor device can be obtained.
【0018】なお、図1に示した半導体スイッチ回路の
半導体スイッチ素子に用いた各電界効果トランジスタの
ゲート幅は、通過する信号の最大電流値より大きな飽和
電流値を持つゲート幅を選択している。The gate width of each field-effect transistor used in the semiconductor switch element of the semiconductor switch circuit shown in FIG. 1 is selected to have a saturation current value larger than the maximum current value of a passing signal. .
【0019】また、本実施例においては、半導体スイッ
チ素子を電界効果トランジスタにするとともに第3キャ
パシタ素子15を付加して各端子から見た入力インピー
ダンスをマッチングされることを述べたが、本実施例の
半導体スイッチ回路の半導体スイッチ素子は、半導体ス
イッチ素子が非導通状態において容量成分を有するもの
であれば良く、電界効果トランジスタ以外の半導体スイ
ッチ素子を用いても良い。また、本実施例の半導体スイ
ッチ素子に用いた電界効果トランジスタの耐圧を向上さ
せるために、電界効果トランジスタを2段直列接続に構
成したものを半導体スイッチ素子に用いても良い。Further, in the present embodiment, the semiconductor switching element is a field effect transistor and the third capacitor element 15 is added to match the input impedance viewed from each terminal. The semiconductor switch element of the semiconductor switch circuit described above only needs to have a capacitance component when the semiconductor switch element is off, and a semiconductor switch element other than a field effect transistor may be used. Further, in order to improve the withstand voltage of the field effect transistor used in the semiconductor switch element of the present embodiment, a semiconductor switch element in which two-stage field effect transistors are connected in series may be used.
【0020】[第2実施例、図2]以下、本発明の第2
実施例である半導体スイッチ回路を、図4に基づいて説
明する。[Second embodiment, FIG. 2] Hereinafter, a second embodiment of the present invention will be described.
A semiconductor switch circuit according to an embodiment will be described with reference to FIG.
【0021】図4に示すように、第2実施例は第1実施
例とほとんど同じで、異なる点は、第3キャパシタ15
の他端が第3半導体スイッチ8の他端と第3インダクタ
ンス素子9の一端の接続点、および第4半導体スイッチ
11の他端と第4インダクタンス素子12の一端の接続
点に接続されている点である。As shown in FIG. 4, the second embodiment is almost the same as the first embodiment.
Is connected to a connection point between the other end of the third semiconductor switch 8 and one end of the third inductance element 9 and a connection point between the other end of the fourth semiconductor switch 11 and one end of the fourth inductance element 12. It is.
【0022】ここで、第1端子1と第3端子3の間を導
通状態にし、第2端子2と第3端子3の間を非導通状態
にした場合に、第1端子1に入力される送信信号の周波
数帯において第4インダクタンス素子12と第4キャパ
シタ素子13の直列共振回路のインピーダンスがほぼ0
になるように設定されている。同様に、第1端子1と第
3端子3の間を非導通状態にし、第2端子2と第3端子
3の間を導通状態にした場合に、第3端子3に入力され
る受信信号の周波数帯において第3インダクタンス素子
9と第3キャパシタ素子10の直列共振回路のインピー
ダンスがほぼ0になるように設定されている。このた
め、第3キャパシタ15の他端は、第1実施例と同じよ
うにグランドに接続された状態と同じようになるため、
第1実施例と同じ効果をえることができる。Here, when the connection between the first terminal 1 and the third terminal 3 is made conductive and the connection between the second terminal 2 and the third terminal 3 is made non-conductive, the signal is input to the first terminal 1. In the frequency band of the transmission signal, the impedance of the series resonance circuit of the fourth inductance element 12 and the fourth capacitor element 13 is almost zero.
It is set to be. Similarly, when the connection between the first terminal 1 and the third terminal 3 is made non-conductive and the connection between the second terminal 2 and the third terminal 3 is made conductive, the reception signal input to the third terminal 3 is changed. In the frequency band, the impedance of the series resonance circuit of the third inductance element 9 and the third capacitor element 10 is set to be substantially zero. Therefore, the other end of the third capacitor 15 is in the same state as that connected to the ground as in the first embodiment.
The same effects as in the first embodiment can be obtained.
【0023】また、この半導体スイッチ回路を用いて半
導体装置を作製した場合に、第3キャパシタ15の他端
の配線が容易になり、半導体装置の小型化を行なうこと
ができる。Further, when a semiconductor device is manufactured using this semiconductor switch circuit, the wiring at the other end of the third capacitor 15 becomes easy, and the semiconductor device can be downsized.
【0024】また、送信の周波数と受信の周波数が同一
であるPHSなどの通信システムにおいては、第3イン
ダクタンス素子9と第1キャパシタ素子10とで構成さ
れる共振回路の周波数と、第4インダクタンス素子12
と第2キャパシタ素子13とで構成される共振回路の周
波数とが同一の周波数になるため、どちらか一方の共振
回路を構成するだけでスイッチ回路の特性を得ることが
できる。このため、図4に示す半導体スイッチ回路か
ら、共振回路を構成する第3インダクタンス素子9およ
び第1キャパシタ素子10、または共振回路を構成する
前記第4インダクタンス素子12および第2キャパシタ
素子13のどちらか一方の共振回路を構成するインダク
タンス素子およびキャパシタンス素子を取り除いた半導
体スイッチ回路を構成することができ、このようなイン
ダクタンス素子とキャパシタ素子とをそれそれ1個ずつ
省いた半導体スイッチ回路を用いて半導体装置を作製し
た場合に、さらに半導体装置の小型化を行なうことがで
きる。In a communication system such as a PHS in which the transmission frequency and the reception frequency are the same, the frequency of the resonance circuit composed of the third inductance element 9 and the first capacitor element 10 and the fourth inductance element 12
Since the frequency of the resonance circuit composed of the second capacitor element 13 and the second capacitor element 13 is the same, the characteristics of the switch circuit can be obtained only by configuring one of the resonance circuits. Therefore, from the semiconductor switch circuit shown in FIG. 4, either the third inductance element 9 and the first capacitor element 10 constituting the resonance circuit, or the fourth inductance element 12 and the second capacitor element 13 constituting the resonance circuit A semiconductor switch circuit can be formed by removing one of the inductance element and the capacitance element that constitutes one of the resonance circuits, and a semiconductor device using the semiconductor switch circuit in which such an inductance element and a capacitor element are omitted one by one. In this case, the size of the semiconductor device can be further reduced.
【0025】[0025]
【発明の効果】以上のように、本発明の半導体スイッチ
回路は、半導体スイッチ回路の第1端子、第2端子、第
3端子から見た使用周波数でのインピーダンスを50Ω
に合わせるために、インピーダンスマッチング用の第3
キャパシタ素子を付加している。これにより、半導体素
子に用いる電界効果トランジスタのゲート幅を小さくす
ることができるので、半導体装置の小型化ができるとと
もに、低損失の良好なスイッチ特性を得ることができ
る。As described above, in the semiconductor switch circuit of the present invention, the impedance at the working frequency viewed from the first terminal, the second terminal, and the third terminal of the semiconductor switch circuit is 50Ω.
In order to match with the third,
A capacitor element is added. Thus, the gate width of the field effect transistor used for the semiconductor element can be reduced, so that the semiconductor device can be reduced in size and good switch characteristics with low loss can be obtained.
【図1】第1実施例の半導体スイッチ回路を示す回路
図。FIG. 1 is a circuit diagram showing a semiconductor switch circuit according to a first embodiment.
【図2】送信状態の本発明の半導体スイッチ回路を示す
等価回路図。FIG. 2 is an equivalent circuit diagram showing the semiconductor switch circuit of the present invention in a transmission state.
【図3】図2に示す等価回路を更に簡略した等価回路
図。FIG. 3 is an equivalent circuit diagram further simplifying the equivalent circuit shown in FIG. 2;
【図4】第2実施例の半導体スイッチ回路を示す回路
図。FIG. 4 is a circuit diagram showing a semiconductor switch circuit according to a second embodiment.
【図5】従来の半導体スイッチ回路を示す回路図。FIG. 5 is a circuit diagram showing a conventional semiconductor switch circuit.
1,2,3,31,32,33 ---- 端
子 5,7,8,11,35,37,38,41 ---- 半
導体スイッチ素子 4,6,9,12,14,34,36,39, 42,44 ---- イ
ンダクタンス素子 10,13,15,40,43 ---- キ
ャパシタ素子1, 2, 3, 31, 32, 33 ---- Terminals 5, 7, 8, 11, 35, 37, 38, 41 ---- Semiconductor switch elements 4, 6, 9, 12, 14, 34, 36, 39, 42, 44 ---- Inductance element 10, 13, 15, 40, 43 ---- Capacitor element
Claims (6)
ダクタンス素子と、複数のキャパシタ素子とを備えてな
り、第1端子と第3端子の間を導通状態または非導通状
態に切り換える機能と、第2端子と第3端子の間を導通
状態または非導通状態に切り換える機能を有する半導体
スイッチ回路において、 第1端子に第1インダクタンス素子の一端が接続される
とともに、第1インダクタンス素子の他端に第1半導体
スイッチ素子の一端が接続され、 第2端子に第2インダクタンス素子の一端が接続される
とともに、第2インダクタンス素子の他端に第2半導体
スイッチ素子の一端が接続され、 第1インダクタンス素子の他端と第1半導体スイッチ素
子の一端の接続点に第3半導体スイッチ素子の一端が接
続されるとともに、第3半導体スイッチ素子の他端に第
3インダクタンス素子の一端が接続され、さらに第3イ
ンダクタンス素子の他端に第1キャパシタ素子の一端が
接続され、さらに第1キャパシタ素子の他端がグランド
に接続され、 第2インダクタンス素子の他端と第2半導体スイッチ素
子の一端の接続点に第4半導体スイッチ素子の一端が接
続されるとともに、第4半導体スイッチ素子の他端に第
4インダクタンス素子の一端が接続され、さらに第4イ
ンダクタンス素子の他端に第2キャパシタ素子の一端が
接続され、さらに第2キャパシタ素子の他端がグランド
に接続され、 さらに、第1半導体スイッチ素子の他端と第2半導体ス
イッチ素子の他端どうしが接続され、この接続点に第5
インダクタンス素子の一端および第3キャパシタ素子の
一端が接続され、第5インダクタンス素子の他端には第
3端子が接続され、第3キャパシタ素子の他端がグラン
ドに接続されていることを特徴とする半導体スイッチ回
路。A function of switching between a first terminal and a third terminal in a conducting state or a non-conducting state, comprising a plurality of semiconductor switch elements, a plurality of inductance elements, and a plurality of capacitor elements; In a semiconductor switch circuit having a function of switching between a conductive state and a non-conductive state between a second terminal and a third terminal, one end of a first inductance element is connected to a first terminal, and a second end is connected to the other end of the first inductance element. One end of the first semiconductor switch element is connected, one end of the second inductance element is connected to the second terminal, and one end of the second semiconductor switch element is connected to the other end of the second inductance element. One end of the third semiconductor switch element is connected to a connection point between the other end and one end of the first semiconductor switch element. The other end of the third inductance element is connected to one end of the third inductance element, the other end of the third inductance element is connected to one end of the first capacitor element, and the other end of the first capacitor element is connected to the ground. One end of the fourth semiconductor switch element is connected to a connection point between the other end of the second inductance element and one end of the second semiconductor switch element, and one end of the fourth inductance element is connected to the other end of the fourth semiconductor switch element; Further, one end of a second capacitor element is connected to the other end of the fourth inductance element, the other end of the second capacitor element is connected to the ground, and the other end of the first semiconductor switch element and the other end of the second semiconductor switch element are connected. The other ends are connected, and a fifth point
One end of the inductance element and one end of the third capacitor element are connected, the third terminal is connected to the other end of the fifth inductance element, and the other end of the third capacitor element is connected to the ground. Semiconductor switch circuit.
ダクタンス素子と、複数のキャパシタ素子とを備えてな
り、第1端子と第3端子の間を導通状態または非導通状
態に切り換える機能と、第2端子と第3端子の間を導通
状態または非導通状態に切り換える機能を有する半導体
スイッチ回路において、 第1端子に第1インダクタンス素子の一端が接続される
とともに、第1インダクタンス素子の他端に第1半導体
スイッチ素子の一端が接続され、 第2端子に第2インダクタンス素子の一端が接続される
とともに、第2インダクタンス素子の他端に第2半導体
スイッチ素子の一端が接続され、 第1インダクタンス素子の他端と第1半導体スイッチ素
子の一端の接続点に第3半導体スイッチ素子の一端が接
続されるとともに、第3半導体スイッチ素子の他端に第
3インダクタンス素子の一端が接続され、さらに第3イ
ンダクタンス素子の他端に第1キャパシタ素子の一端が
接続され、さらに第1キャパシタ素子の他端がグランド
に接続され、 第2インダクタンス素子の他端と第2半導体スイッチ素
子の一端の接続点に第4半導体スイッチ素子の一端が接
続されるとともに、第4半導体スイッチ素子の他端に第
4インダクタンス素子の一端が接続され、さらに第4イ
ンダクタンス素子の他端に第2キャパシタ素子の一端が
接続され、さらに第2キャパシタ素子の他端がグランド
に接続され、 さらに、第1半導体スイッチ素子の他端と第2半導体ス
イッチ素子の他端どうしが接続され、この接続点に第5
インダクタンス素子の一端および第3キャパシタ素子の
一端が接続され、第5インダクタンス素子の他端には第
3端子が接続され、第3キャパシタ素子の他端が第3半
導体スイッチの他端と第3インダクタンス素子の一端の
接続点、および第4半導体スイッチの他端と第4インダ
クタンス素子の一端の接続点に接続されていることを特
徴とする半導体スイッチ回路。2. A semiconductor device comprising: a plurality of semiconductor switch elements; a plurality of inductance elements; and a plurality of capacitor elements, wherein a function of switching between a first terminal and a third terminal to a conductive state or a non-conductive state is provided. In a semiconductor switch circuit having a function of switching between a conductive state and a non-conductive state between a second terminal and a third terminal, one end of a first inductance element is connected to a first terminal, and a second end is connected to the other end of the first inductance element. One end of the first semiconductor switch element is connected, one end of the second inductance element is connected to the second terminal, and one end of the second semiconductor switch element is connected to the other end of the second inductance element. One end of the third semiconductor switch element is connected to a connection point between the other end and one end of the first semiconductor switch element. The other end of the third inductance element is connected to one end of the third inductance element, the other end of the third inductance element is connected to one end of the first capacitor element, and the other end of the first capacitor element is connected to the ground. One end of the fourth semiconductor switch element is connected to a connection point between the other end of the second inductance element and one end of the second semiconductor switch element, and one end of the fourth inductance element is connected to the other end of the fourth semiconductor switch element; Further, one end of a second capacitor element is connected to the other end of the fourth inductance element, the other end of the second capacitor element is connected to the ground, and the other end of the first semiconductor switch element and the other end of the second semiconductor switch element are connected. The other ends are connected, and a fifth point
One end of the inductance element is connected to one end of the third capacitor element, the other end of the fifth inductance element is connected to the third terminal, and the other end of the third capacitor element is connected to the other end of the third semiconductor switch. A semiconductor switch circuit, which is connected to a connection point at one end of an element and to a connection point between the other end of the fourth semiconductor switch and one end of a fourth inductance element.
ャパシタ素子、または前記第4インダクタンス素子およ
び第2キャパシタ素子のどちらか一方のインダクタンス
素子およびキャパシタンス素子を取り除いたことを特徴
とする請求項2に記載の半導体スイッチ回路。3. The device according to claim 2, wherein one of the third inductance element and the first capacitor element or the one of the fourth inductance element and the second capacitor element is removed. Semiconductor switch circuit.
ランジスタであることを特徴とする請求項1ないし請求
項3に記載の半導体スイッチ回路。4. The semiconductor switch circuit according to claim 1, wherein said semiconductor switch element is a field effect transistor.
ランジスタの2段直列接続であることを特徴とする請求
項1ないし請求項4に記載の半導体スイッチ回路。5. The semiconductor switch circuit according to claim 1, wherein said semiconductor switch element is a two-stage series connection of a field effect transistor.
素子がワイヤボンディングと端子のインダクタンス成分
で形成されていることを特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein the inductance element of the semiconductor switch circuit is formed by wire bonding and an inductance component of a terminal.
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