JP2002318701A - 装置アービトレーション・レベルを使用し、１つの端末ブリッジにつき複数のｉｏａを可能にする、ｌｐａｒ環境におけるｄｍａウィンドウ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 論理分割システム内の１つのＯＳにより使用
されるＩ／Ｏが、システム内の別のＯＳに属するデータ
を破壊またはフェッチすることを防止する。 【解決手段】 ハイパバイザが、入出力アダプタの各々
にＩ／ＯバスＤＭＡアドレス範囲を割当て、直接メモリ
・アクセス（ＤＭＡ）操作の間に、１論理区画内の入出
力アダプタと、他の論理区画に割当てられたメモリ・ロ
ケーションとの間のデータの伝送を防止する。Ｉ／Ｏア
ダプタ（ＩＯＡ）が端末ブリッジを介してＰＣＩホスト
・ブリッジに接続される。単一の端末ブリッジが複数の
ＩＯＡをサポートしてもよく、あらゆる端末ブリッジが
範囲レジスタの複数のセットを有し、各々のセットがそ
れぞれのＩＯＡに関連付けられる。ＰＣＩバスを使用す
る入出力アダプタの１つを選択するアービタが提供され
る。端末ブリッジがアービタからＩＯＡへのグラント信
号を調査し、使用される範囲レジスタのセットを決定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に、コンピュー
タ・アーキテクチャの分野に関し、特に、論理分割デー
タ処理システム内の複数のオペレーティング・システム
・イメージの間で、資源を管理する方法及びシステムに
関する。

【０００２】

【関連出願】本願は、２０００年６月８日付けの米国特
許出願第５８９６６５号の一部継続出願である。

【０００３】

【従来の技術】データ処理システム（プラットフォー
ム）内における論理分割（ＬＰＡＲ）機能は、単一のオ
ペレーティング・システム（ＯＳ）の複数のコピー、ま
たは複数の異種のオペレーティング・システムが、単一
のデータ処理システム・プラットフォーム上で同時に実
行されることを可能にする。オペレーティング・システ
ム・イメージが実行される区画には、プラットフォーム
の資源の非オーバラップ・サブセットが割当てられる。
これらのプラットフォームの割当て可能な資源には、１
つ以上のアーキテクチャ的に別個のプロセッサが含ま
れ、これらは独自の割込み管理領域、システム・メモリ
の領域、及びＩ／Ｏアダプタ・バス・スロットを有す
る。区画の資源はプラットフォームのファームウェアに
より、ＯＳイメージに表される。

【０００４】それぞれの別個のＯＳ、またはプラットフ
ォーム内で実行されるＯＳのイメージは、論理区画上の
ソフトウェア・エラーが、他の区画の適正動作に影響し
ないようにお互いから保護される。これは各ＯＳイメー
ジにより直接管理されるべき、プラットフォーム資源の
互いに素なセット（disjoint set）を割当て、様々なイ
メージが、それらにまだ割当てられていない資源を制御
できないように保証する機構を提供することにより達成
される。更に、ＯＳの割当て資源の制御に関するソフト
ウェア・エラーは、他のイメージの資源に影響しないよ
うにされる。従って、ＯＳの各イメージ（または各異な
るＯＳ）は、プラットフォーム内の割当て可能な資源の
別個のセットを直接制御する。

【０００５】

【発明が解決しようとする課題】標準のコンピュータ・
システムに関する１つの問題は、入出力（Ｉ／Ｏ）サブ
システムが、単一のＩ／Ｏバスを共用する幾つかのＩ／
Ｏアダプタ（ＩＯＡ）により設計されることである。Ｏ
Ｓイメージは、それらのＩＯＡを直接制御するコマンド
を発行するデバイス・ドライバを含む。これらのコマン
ドの１つは、直接メモリ・アクセス（ＤＭＡ）アドレ
ス、及びプログラムされるＩ／Ｏ操作の長さを含む。ア
ドレスまたは長さパラメータのエラーは、別のイメージ
に割当てられたメモリにデータを送信したり、そうした
メモリからデータをフェッチしたりする。こうしたエラ
ーの結果は、データ処理システム内の別のＯＳイメージ
のデータを破壊したり盗難につながる。これらの発生
は、論理分割データ処理システムの要件に違反する。従
って、論理分割システム内の１つのＯＳイメージにより
使用されるＩ／Ｏが、システム内の別のＯＳイメージに
属するデータを破壊またはフェッチすることを防止する
方法、システム及び装置が必要とされる。

【０００６】前述の問題は、システム内の大きい数のＩ
／Ｏアダプタの存在により悪化し得、どのＩ／Ｏアダプ
タがどのＬＰＡＲ区画に属するか、或いはアダプタが異
なる区画内に存在する場合、どのアドレス範囲が各Ｉ／
Ｏアダプタにとって正当であるかを判断することをより
困難にする。従って、非常に数多くのＩ／Ｏアダプタの
使用を受け入れ、多額の費用の追加を伴わずに、既存の
ハードウェアを用いて、この機能を提供する方法、シス
テム及び装置を考案することが所望される。

【０００７】

【課題を解決するための手段】前記の目的は、論理分割
データ処理システムにおいて、あるオペレーティング・
システム（ＯＳ）により使用される入出力（Ｉ／Ｏ）ア
ダプタが、別のＯＳイメージに割当てられたメモリ・ロ
ケーションからデータをフェッチまたは破壊することを
防止する方法、システム及び装置において達成される。
１実施例では、データ処理システムは複数の論理区画、
複数のオペレーティング・システム（ＯＳ）、複数のメ
モリ・ロケーション、複数のＩ／Ｏアダプタ（ＩＯ
Ａ）、及びハイパバイザを含む。オペレーティング・シ
ステム・イメージの各々は、論理区画の異なる１つに割
当てられる。メモリ・ロケーションの各々、及び入出力
アダプタの各々が論理区画の１つに割当てられる。ハイ
パバイザは、入出力アダプタの各々にＩ／ＯバスＤＭＡ
アドレス範囲を割当てることにより、直接メモリ・アク
セス（ＤＭＡ）操作の間に、１論理区画内の入出力アダ
プタと、他の論理区画に割当てられたメモリ・ロケーシ
ョンとの間のデータの伝送を防止する。ＯＳイメージか
ら、そのメモリの一部をＤＭＡ操作のためにマップする
要求が受信されると、ハイパバイザは、メモリ・アドレ
ス範囲及びＩ／Ｏアダプタが要求ＯＳイメージに割当て
られており、Ｉ／ＯバスＤＭＡ範囲がＩ／Ｏアダプタに
割当てられた範囲内にあることをチェックする。これら
のチェックが合格すると、ハイパバイザは要求されたマ
ッピングを実行するが、それ以外では要求が拒否され
る。

【０００８】本発明は更に、複数のＩＯＡをサポートす
る端末ブリッジの使用を考慮する。この実施例では、あ
らゆる端末ブリッジが範囲レジスタの複数のセットを有
し、各々のセットがそれぞれのＩＯＡに関連付けられ、
それに接続される。更にアービタが提供され、ＰＣＩバ
スを使用する入出力アダプタの１つを選択する。端末ブ
リッジがアービタからＩＯＡへのグラント（grant）信
号を調査し、使用される範囲レジスタのセットを決定す
る。

【０００９】本発明の前記の及び追加の目的、特徴及び
利点が、以下で述べる詳細な説明から明らかとなろう。

【００１０】

【発明の実施の形態】図１を参照すると、本発明が実施
される分散データ処理システムが示される。分散データ
処理システム１００は、本発明が実施されるコンピュー
タのネットワークである。分散データ処理システム１０
０はネットワーク１０２を含み、これは分散データ処理
システム１００内で接続される様々な装置及びコンピュ
ータの間の、通信リンクを提供するために使用される媒
体である。ネットワーク１０２はワイヤまたは光ファイ
バ・ケーブルなどの永久接続、或いは電話接続により形
成される一時接続を含む。

【００１１】図示の例では、サーバ１０４がハードウェ
ア・システム・コンソール１５０に接続される。サーバ
１０４はまた記憶ユニット１０６と共に、ネットワーク
１０２にも接続される。更に、クライアント１０８、１
１０及び１１２がネットワーク１０２に接続される。こ
れらのクライアント１０８、１１０及び１１２は、例え
ばパーソナル・コンピュータまたはネットワーク・コン
ピュータである。本願の目的上、ネットワーク・コンピ
ュータは、ネットワークに接続される任意のコンピュー
タであり、ネットワークに接続される別のコンピュータ
からプログラムまたは他のアプリケーションを受信す
る。図示の例では、サーバ１０４は論理分割プラットフ
ォームであり、ブート・ファイル、オペレーティング・
システム・イメージ、及びアプリケーションなどのデー
タをクライアント１０８乃至１１２に提供する。ハード
ウェア・システム・コンソール１５０はラップトップ・
コンピュータであり、サーバ１０４上で実行される各オ
ペレーティング・システム・イメージからメッセージを
オペレータに表示するために、及びオペレータから受信
される入力情報をサーバ１０４に送信するために使用さ
れる。クライアント１０８、１１０及び１１２は、サー
バ１０４のクライアントである。分散データ処理システ
ム１００は、図示されない追加のサーバ、クライアン
ト、及び他の装置を含み得る。分散データ処理システム
１００はまた、プリンタ１１４、１１６及び１１８を含
む。クライアント１１０などのクライアントは、プリン
タ１１４に直接印刷する。クライアント１０８及びクラ
イアント１１２は、直接接続されたプリンタを有さない
ので、これらのクライアントは、サーバ１０４に接続さ
れるプリンタ１１６に印刷したり、或いはネットワーク
・プリンタであり、コンピュータへの接続を要求せずに
文書印刷を可能にするプリンタ１１８に印刷する。更に
また、クライアント１１０はプリンタ・タイプ及び文書
要求に応じて、プリンタ１１６またはプリンタ１１８に
印刷することもできる。

【００１２】図示の例では、分散データ処理システム１
００はインターネットであり、ネットワーク１０２は、
ＴＣＰ／ＩＰプロトコルを用いて互いに通信する、ネッ
トワーク及びゲートウェイの世界的収集を表す。インタ
ーネットの中心部は、高速データ通信回線の中枢であ
り、これは数千の商業用、行政用、教育用、及びその他
のコンピュータ・システムから成る、主要ノードまたは
ホスト・コンピュータ間でデータやメッセージを経路指
定する。もちろん、分散データ処理システム１００は、
イントラネットやローカル・エリア・ネットワークなど
の、多数の異なるタイプのネットワークとしても実現さ
れる。

【００１３】図１は、本発明の１例に過ぎず、そのプロ
セスのアーキテクチャ的な制限を意味するものではな
い。

【００１４】図２を参照すると、本発明に従うデータ処
理システムのブロック図が示される。データ処理システ
ム２００は、図１に示されるハードウェア・システム・
コンソール１５０などの、ハードウェア・システム・コ
ンソールの１例である。データ処理システム２００は、
周辺コンポーネント相互接続（ＰＣＩ）ローカル・バス
・アーキテクチャを採用する。図示の例はＰＣＩバスを
使用するが、マイクロ・チャネルやＩＳＡなどの他のバ
ス・アーキテクチャも使用可能である。プロセッサ２０
２及びメイン・メモリ２０４は、ＰＣＩブリッジ２０８
を介して、ＰＣＩローカル・バス２０６に接続される。
ＰＣＩブリッジ２０８は、プロセッサ２０２のための統
合メモリ制御装置及びキャッシュ・メモリを含む。ＰＣ
Ｉローカル・バス２０６への追加の接続が、直接コンポ
ーネント相互接続または増設ボードを通じて行われる。
図示の例では、ローカル・エリア・ネットワーク（ＬＡ
Ｎ）アダプタ２１０、ＳＣＳＩホスト・バス・アダプタ
２１２、及び拡張バス・インタフェース２１４が、直接
コンポーネント接続により、ＰＣＩローカル・バス２０
６に接続される。それに対してオーディオ・アダプタ２
１６、グラフィックス・アダプタ２１８、及びオーディ
オ／ビデオ・アダプタ（Ａ／Ｖ）２１９が、拡張スロッ
トに挿入される増設ボードにより、ＰＣＩローカル・バ
ス２０６に接続される。拡張バス・インタフェース２１
４は、キーボード、マウス・アダプタ２２０及びモデム
２２２との接続を提供する。図示の例では、ＳＣＳＩホ
スト・バス・アダプタ２１２がハード・ディスク・ドラ
イブ２２６、テープ・ドライブ２２８、ＣＤ−ＲＯＭド
ライブ２３０、及びデジタル・ビデオ・ディスク読出し
専用メモリ・ドライブ（ＤＶＤ−ＲＯＭ）２３２との接
続を提供する。典型的なＰＣＩローカル・バス・インプ
リメンテーションは、３つ乃至４つのＰＣＩ拡張スロッ
トまたは増設コネクタをサポートする。

【００１５】オペレーティング・システムはプロセッサ
２０２上で実行され、図２に示されるデータ処理システ
ム２００内の様々なコンポーネントの制御を調整及び提
供するために使用される。オペレーティング・システム
は、例えばＩＢＭから提供されるＯＳ／２などの、市販
のオペレーティング・システムでよい。"ＯＳ／２"はＩ
ＢＭの商標である。Ｊａｖａ（Ｒ）などのオブジェクト
指向プログラミング・システムが、オペレーティング・
システムと共に実行され、Ｊａｖａ（Ｒ）プログラムか
ら、またはデータ処理システム２００上で実行されるア
プリケーションから、オペレーティング・システムへの
呼び出しを提供する。オペレーティング・システムのた
めの命令、オブジェクト指向オペレーティング・システ
ム、及びアプリケーションまたはプログラムが、ハード
・ディスク・ドライブ２２６などの記憶装置上に配置さ
れ、メイン・メモリ２０４内にロードされて、プロセッ
サ２０２により実行される。

【００１６】当業者であれば、図２のハードウェアがイ
ンプリメンテーションに応じて変化し得ることが理解で
きよう。例えば、光ディスク・ドライブなどの他の周辺
装置が、図２に示されるハードウェアに加えて、または
その代わりに使用されてもよい。図示の例は、本発明に
関するアーキテクチャ的な制限を意味するものではな
い。例えば、本発明のプロセスはマルチプロセッサ・デ
ータ処理システムにも適用され得る。

【００１７】図３を参照すると、本発明に従い、図１の
サーバ１０４などの、論理分割サーバとして実現される
データ処理システムのブロック図が示される。データ処
理システム３００は対称マルチプロセッサ（ＳＭＰ）シ
ステムであり、システム・バス３０６に接続される複数
のプロセッサ３０１、３０２、３０３及び３０４を含
む。例えば、データ処理システム３００は、ＩＢＭの製
品であるIBM RS/6000である。或いは、単一プロセッサ
・システムが使用されてもよい。システム・バス３０６
にはメモリ制御装置／キャッシュ３０８が接続され、こ
れは複数のローカル・メモリ３６０乃至３６３へのイン
タフェースを提供する。Ｉ／Ｏバス・ブリッジ３１０が
システム・バス３０６に接続され、Ｉ／Ｏバス３１２と
のインタフェースを提供する。メモリ制御装置／キャッ
シュ３０８及びＩ／Ｏバス・ブリッジ３１０は、図示の
ように統合される。

【００１８】データ処理システム３００は、論理分割デ
ータ処理システムである。従って、データ処理システム
３００は、同時に実行される複数の異種のオペレーティ
ング・システム（単一オペレーティング・システムの複
数のインスタンス）を有する。これらの複数のオペレー
ティング・システムの各々内では、任意の数のソフトウ
ェア・プログラムが実行される。データ処理システム３
００は論理的に区画化され、異なるＩ／Ｏアダプタ３２
０乃至３２１、３２８乃至３２９、３３６乃至３３７、
及び３４６乃至３４７が、異なる論理区画に割当てられ
る。

【００１９】従って、例えば、データ処理システム３０
０が３つの論理区画Ｐ１、Ｐ２、Ｐ３に分割されると仮
定する。Ｉ／Ｏアダプタ３２０乃至３２１、３２８乃至
３２９、３３６乃至３３７の各々、プロセッサ３０１乃
至３０４の各々、及びローカル・メモリ３６０乃至３６
３の各々が、３つの区画の１つに割当てられる。例え
ば、プロセッサ３０１、メモリ３６０、及びＩ／Ｏアダ
プタ３２０、３２８及び３２９が論理区画Ｐ１に割当て
られ、プロセッサ３０２乃至３０３、メモリ３６１、及
びＩ／Ｏアダプタ３２１及び３３７が、論理区画Ｐ２に
割当てられ、プロセッサ３０４、メモリ３６２乃至３６
３、及びＩ／Ｏアダプタ３３６及び３４６乃至３４７
が、論理区画Ｐ３に割当てられる。

【００２０】データ処理システム３００内で実行される
各オペレーティング・システムは、異なる論理区画に割
当てられる。従って、データ処理システム３００内で実
行される各オペレーティング・システムは、その論理区
画内に存在するＩ／Ｏユニットだけをアクセスする。例
えば、拡張対話式エグゼクティブ（ＡＩＸ）オペレーテ
ィング・システムの１インスタンスが、区画Ｐ１内で実
行され、ＡＩＸオペレーティング・システムの第２のイ
ンスタンス（イメージ）が、区画Ｐ２内で実行され、ウ
ィンドウズ（Ｒ）２０００オペレーティング・システム
が、区画Ｐ３内で実行される。ウィンドウズ（Ｒ）２０
００は、マイクロソフト社の製品及び商標である。

【００２１】Ｉ／Ｏバス３１２に接続される周辺コンポ
ーネント相互接続（ＰＣＩ）ホスト・ブリッジ３１４
は、ＰＣＩローカル・バス３１５とのインタフェースを
提供する。多数の端末ブリッジ３１６乃至３１７が、Ｐ
ＣＩバス３１５に接続される。典型的なＰＣＩバス・イ
ンプリメンテーションは、拡張スロットまたは増設コネ
クタを提供するための４個乃至１０個の端末ブリッジを
サポートする。端末ブリッジ３１６乃至３１７の各々
は、ＰＣＩバス３１８乃至３１９を介して、ＰＣＩＩ／
Ｏアダプタ３２０乃至３２１に接続される。各Ｉ／Ｏア
ダプタ３２０乃至３２１は、データ処理システム３００
と入出力装置との間のインタフェースを提供する。こう
した入出力装置には、例えばサーバ３００のクライアン
トである、他のネットワーク・コンピュータなどが含ま
れる。１実施例では、単一のＩ／Ｏアダプタ３２０乃至
３２１だけが、各端末ブリッジ３１６乃至３１７に接続
される。端末ブリッジ３１６乃至３１７の各々は、ＰＣ
Ｉホスト・ブリッジ３１４への、及びデータ処理システ
ム３００のより高いレベルへの、エラーの伝搬を防止す
るように構成される。これにより、端末ブリッジ３１６
乃至３１７により受信されるエラーは、異なる区画内に
存在する他のＩ／Ｏアダプタ３２８乃至３２９、３３６
乃至３３７、及び３４６乃至３４７の共用バス３１５及
び３１２から分離される。従って、ある区画内のＩ／Ｏ
装置内で発生するエラーは、別の区画のオペレーティン
グ・システムによっては認識されない。これにより、１
区画内のオペレーティング・システムの保全性が、別の
論理区画内で発生するエラーにより影響を受けない。こ
うしたエラーの分離がないと、ある区画のＩ／Ｏ装置内
で発生するエラーが、別の区画のオペレーティング・シ
ステムまたはアプリケーション・プログラムの動作を停
止させたり、正しい動作を阻害したりする。

【００２２】追加のＰＣＩホスト・ブリッジ３２２、３
３０及び３４０が、追加のＰＣＩバス３２３、３３１及
び３４１のためのインタフェースを提供する。追加のＰ
ＣＩバス３２３、３３１及び３４１の各々は、複数の端
末ブリッジ３２４乃至３２５、３３２乃至３３３、及び
３４２乃至３４３に接続され、これらはそれぞれＰＣＩ
バス３２６乃至３２７、３３４乃至３３５、及び３４４
乃至３４５により、ＰＣＩ Ｉ／Ｏアダプタ３２８乃至
３２９、３３６乃至３３７、及び３４６乃至３４７に接
続される。従って、追加のＩ／Ｏ装置である例えばモデ
ムやネットワーク・アダプタなどがＰＣＩ Ｉ／Ｏアダ
プタ３２８乃至３２９、３３６乃至３３７、及び３４６
乃至３４７を介してサポートされる。このように、サー
バ３００は複数のネットワーク・コンピュータとの接続
を可能にする。更に、図示のように、メモリ・マップド
・グラフィックス・アダプタ３４８及びハード・ディス
ク３５０が、直接的にまたは間接的にＩ／Ｏバス３１２
に接続される。ハード・ディスク３５０は追加のハード
・ディスクの必要無しに、様々な区画の間で論理的に区
画化される。しかしながら、追加のハード・ディスクは
必要に応じて使用される。

【００２３】当業者であれば、図３に示されるハードウ
ェアが変化し得ることが理解できよう。例えば、光ディ
スク・ドライブなどの他の周辺装置が、図示のハードウ
ェアに加えて、またはその代わりに使用されてもよい。
従って、図示の例は、本発明に関するアーキテクチャ的
な制限を意味するものではない。

【００２４】図４を参照すると、本発明が実施される論
理分割プラットフォームのブロック図が示される。論理
分割プラットフォーム４００内のハードウェアは、例え
ば図３のサーバ３００として実現される。論理分割プラ
ットフォーム４００は分割ハードウェア４３０と、ハイ
パバイザ４１０と、オペレーティング・システム４０２
乃至４０８とを含む。オペレーティング・システム４０
２乃至４０８は、単一のオペレーティング・システムの
複数のコピーか、またはプラットフォーム４００上で同
時に実行される複数の異種のオペレーティング・システ
ムである。

【００２５】分割ハードウェア４３０は複数のプロセッ
サ４３２乃至４３８と、複数のシステム・メモリ・ユニ
ット４４０乃至４４６と、複数の入出力（Ｉ／Ｏ）アダ
プタ４４８乃至４６２と、記憶ユニット４７０とを含
む。プロセッサ４３２乃至４３８、メモリ・ユニット４
４０乃至４４６、及びＩ／Ｏアダプタ４４８乃至４６２
の各々は、論理分割プラットフォーム４００内の複数の
区画の１つに割当てられ、これらの区画の各々はオペレ
ーティング・システム４０２乃至４０８の１つに対応す
る。

【００２６】ハイパバイザ４１０はファームウェアとし
て実現され、論理分割プラットフォーム４００の区画化
を生成し、実施する。ファームウェアは、電力を必要と
せずにその内容を保持するメモリ・チップ内に記憶され
る"ハード・ソフトウェア"である。こうしたメモリに
は、読出し専用メモリ（ＲＯＭ）、プログラマブルＲＯ
Ｍ（ＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰ
ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥ
ＰＲＯＭ）、及び不揮発性ランダム・アクセス・メモリ
（不揮発性ＲＡＭ）が含まれる。

【００２７】ハイパバイザ４１０は、図３のＩ／Ｏバス
３１２などの共用Ｉ／Ｏバス上において、図３のＩＯＡ
３２８などのＩＯＡごとに、図４のＯＳイメージ４０２
などの、その関連ＯＳイメージに割当てられるメモリ資
源に対して、安全な直接メモリ・アクセス（ＤＭＡ）ウ
ィンドウを提供する。安全なＤＭＡウィンドウは、ＩＯ
Ａから、そのＩＯＡと同じ区画に割当てられるメモリへ
のアクセスを提供する一方、ＩＯＡが異なる区画に割当
てられたメモリへのアクセスを獲得することを防止す
る。

【００２８】１実施例では、RS/6000プラットフォーム
・アーキテクチャにおいて実現されるように、ハイパバ
イザが２つの既存のハードウェア機構を利用する。これ
らのハードウェア機構は、変換制御エントリ（ＴＣＥ）
機構及びＤＭＡ範囲レジスタ機構と呼ばれる。１実施例
では、ＴＣＥ機構は、図３のＰＣＩホスト・ブリッジ３
１４、３２２、３３０及び３４０などのＰＣＩホスト・
ブリッジ内で実現され、ＤＭＡ範囲レジスタ機構は、端
末ブリッジ３１６乃至３１７、３２４乃至３２５、３３
２乃至３３３、及び３４２乃至３４３などの、端末ブリ
ッジ内で実現される。

【００２９】ＴＣＥ機構（図示せず）は、Ｉ／Ｏの機構
であり、今日のほとんどのプロセッサにより提供される
仮想メモリ・アドレス変換機構と類似である。すなわ
ち、ＴＣＥ機構はＩ／Ｏバス上の連続アドレス空間をメ
モリ内の異なる、ことによると非連続のアドレス空間に
変換する機構を提供する。ＴＣＥ機構はこれをプロセッ
サの変換機構と同様に行い、すなわち、メモリのアドレ
ス空間及びＩ／Ｏバスのアドレス空間をページと呼ばれ
る小さなチャンクに分割する。ＩＢＭのPowerPCプロセ
ッサにもとづくプラットフォームでは、このサイズは一
般に、１ページ当たり４Ｋバイトである。各ページには
変換及び制御エントリが関連付けられる。この変換及び
制御エントリは、このＩ／Ｏ変換機構ではＴＣＥと呼ば
れ、ときに対応するプロセッサ仮想変換機構のページ・
テーブル・エントリと呼ばれる。これらの変換エントリ
は、プロセッサ及びＩ／Ｏのための異なるテーブル内に
存在する。

【００３０】Ｉ／Ｏ操作がバス上で開始すると、ＴＣＥ
機構はＴＣＥテーブル内のそのページのエントリをアク
セスし、そのエントリ内のデータを、メモリをアクセス
するためのアドレスの最上位ビットとして使用する。ち
なみに最下位ビットは、バス上のＩ／Ｏアドレスから取
得される。バスから使用されるビットの数は、ページの
サイズに依存し、ページ内のバイト・レベルをアドレス
指定するために必要なビット数である（例えば４Ｋバイ
トのページ・サイズの例では、バスから取得されるビッ
トの数は１２であり、これは４Ｋバイトのページ内のバ
イト・レベルをアドレス指定するために必要なビット数
に相当する）。従って、ＴＣＥはメモリ内のどのページ
がアドレス指定されるかを決定するためのビットを提供
し、Ｉ／Ｏバスから取得されるアドレス・ビットがペー
ジ内のアドレスを決定する。

【００３１】ＩＯＡがＩ／Ｏバス上に設定することを許
可されるバス・アドレス範囲は、範囲レジスタ機構によ
り制限される。範囲レジスタ機構は、ＩＯＡがアクセス
しようとしている場所と比較されるアドレスを保持する
多数のレジスタを含む。ＩＯＡが、ファームウェアによ
り範囲レジスタ内にプログラムされたアドレスの範囲外
をアクセスしようとしている場合、ブリッジはＩＯＡに
応答せず、それによりＩＯＡが自身がアクセスを許可さ
れないアドレスをアクセスすることを効果的に防止す
る。この実施例では、これらの２つのハードウェア機構
が、ハイパバイザにより制御される。

【００３２】プラットフォーム４００が初期化されると
き、ＩＯＡ４４８乃至４６２のそれぞれの排他的使用の
ために、ハイパバイザ４１０により、Ｉ／ＯバスＤＭＡ
アドレスの互いに素な範囲（disjoint range）が、ＩＯ
Ａ４４８乃至４６２の各々に割当てられる。次に、ハイ
パバイザ４１０は、この排他的使用を実施するために、
端末ブリッジ範囲レジスタ（図示せず）機構を構成す
る。ハイパバイザ４１０は次に、この割当てをＯＳイメ
ージ４２０乃至４０８の該当所有者に伝達する。ハイパ
バイザはまた、ＴＣＥテーブルの特定のＩＯＡ関連セク
ション内の全てのエントリを初期化し、そのＩＯＡを割
当てられたＯＳイメージにより所有される、１イメージ
当たりの予約ページを指し示すようにする。これによ
り、ＩＯＡによるメモリの無許可のアクセスが、他のＯ
Ｓイメージ４０２乃至４０８の１つに影響するエラーを
発生しないようになる。

【００３３】ＯＳイメージ４０２乃至４０８の該当所有
者が、ＤＭＡ操作のためにそのメモリの一部をマップす
ることを要求するとき、そのＯＳイメージはハイパバイ
ザ４１０に、ＩＯＡ、メモリ・アドレス範囲、及びマッ
プされる関連Ｉ／ＯバスＤＭＡアドレス範囲を示すパラ
メータを含む呼び出しを送る。ハイパバイザ４１０は、
ＩＯＡ及びメモリ・アドレス範囲がＯＳイメージ４０２
乃至４０８の該当所有者に割当てられていることをチェ
ックする。ハイパバイザ４１０はまた、Ｉ／ＯバスＤＭ
Ａ範囲が、そのＩＯＡに割当てられた範囲内にあること
をチェックする。これらのチェックが合格すると、ハイ
パバイザ４１０は要求されたＴＣＥマッピングを実行す
る。これらのチェックが合格しない場合には、ハイパバ
イザは要求を拒否する。

【００３４】ハイパバイザ４１０はまた、複数の論理区
画内で実行されるＯＳイメージ４０２乃至４０８の各々
に、コンソール及びオペレータ・パネルの仮想コピーを
提供する。コンソールとのインタフェースは、非同期テ
レタイプ・ポート・デバイス・ドライバから、従来技術
同様、ポート・デバイス・ドライバをエミュレートする
ハイパバイザ・ファームウェア呼び出しのセットに変更
される。ハイパバイザ４１０は、様々なＯＳイメージか
らのデータを、ハードウェア・システム・コンソールと
して知られるコンピュータ４８０に転送されるメッセー
ジ・ストリーム上にカプセル化する。

【００３５】ハードウェア・システム・コンソール４８
０は、図４に示されるように、論理分割プラットフォー
ム４００に直接接続されるか、論理分割プラットフォー
ム４００に、例えば図１のネットワーク１０２などのネ
ットワークを通じて接続される。ハードウェア・システ
ム・コンソール４８０はメッセージ・ストリームをデコ
ードし、様々なＯＳイメージ４０２乃至４０８からの情
報を、別々のウィンドウに表示する。詳細には、１つの
ＯＳイメージにつき、少なくとも１つのウィンドウが用
意される。同様に、オペレータからのキーボード入力情
報が、ハードウェア・システム・コンソールによりパッ
ケージ化され、論理分割プラットフォーム４００に送信
され、そこでデコードされて、適切なＯＳイメージにハ
イパバイザ４１０によりエミュレートされたポート・デ
バイス・ドライバを介して送達される。尚、ポート・デ
バイス・ドライバは、ハードウェア・システム・コンソ
ール４８０上のアクティブ・ウィンドウに関連付けられ
る。

【００３６】当業者であればわかるように、図４に示さ
れるハードウェア及びソフトウェアは変化し得る。例え
ば、図４に示されるよりも多くのまたは少ない数のプロ
セッサ、或いはより多くのまたはより少ないオペレーテ
ィング・システム・イメージが使用されてもよい。従っ
て、図示の例は、本発明に関するアーキテクチャ的な制
限を意味するものではない。

【００３７】図５乃至図７を参照すると、本発明に従う
典型的な割当てテーブル、Ｉ／ＯバスＤＭＡアドレス範
囲テーブル、及び変換制御エントリ・テーブルが示され
る。図５では、Ｉ／ＯバスＤＭＡアドレス範囲テーブル
５００の例が示される。この例では、第１の入出力アダ
プタＩＯＡ１が、Ｉ／ＯバスＤＭＡアドレス１乃至４の
Ｉ／ＯバスＤＭＡアドレス範囲を割当てられ、第２の入
出力アダプタＩＯＡ２が、Ｉ／ＯバスＤＭＡアドレス５
乃至８のＩ／ＯバスＤＭＡアドレス範囲を割当てられ、
第３の入出力アダプタＩＯＡ３が、Ｉ／ＯバスＤＭＡア
ドレス９乃至１２のＩ／ＯバスＤＭＡアドレス範囲を割
当てられる。図６の割当てテーブル５２０では、第１の
オペレーティング・システム・イメージＯＳ１が、ＩＯ
Ａ１、ＩＯＡ３、及びメモリ・ロケーション１乃至２０
を割当てられている。第２のオペレーティング・システ
ム・イメージＯＳ２は、ＩＯＡ２及びメモリ・ロケーシ
ョン２１乃至４０を割当てられている。

【００３８】図７に示される変換制御エントリ（ＴＣ
Ｅ）テーブル５５０において、メモリ・ロケーション５
乃至８はＩ／ＯバスＤＭＡアドレス１乃至４にマップさ
れ、メモリ・ロケーション１１乃至１３はＩ／ＯバスＤ
ＭＡアドレス９乃至１１にマップされ、メモリ・ロケー
ション２５乃至２６はＩ／ＯバスＤＭＡアドレス５乃至
６にマップされる。例えば、第１のオペレーティング・
システムＯＳ１が、メモリ・ロケーション２１乃至２４
が、第１の入出力アダプタＩＯＡ１に対応して、Ｉ／Ｏ
バスＤＭＡアドレス１乃至４にマップされることを要求
するか、メモリ・ロケーション１乃至５が、第２の入出
力アダプタＩＯＡ２に対応して、Ｉ／ＯバスＤＭＡアド
レス５乃至８にマップされることを要求する場合、図４
のハイパバイザ４１０などのハイパバイザがいずれの要
求も拒否する。第１のケースでは、Ｉ／ＯバスＤＭＡア
ドレスは、第１の入出力アダプタＩＯＡ１に割当てられ
る範囲内にあり、第１の入出力アダプタＩＯＡ１は第１
のオペレーティング・システムＯＳ１に割当てられる
が、メモリ・ロケーションは第２のオペレーティング・
システムＯＳ２に割当てられるので、要求は拒否され
る。第２のケースでは、第２の入出力アダプタＩＯＡ２
は第１のオペレーティング・システムＯＳ１に割当てら
れない。従って、第１のオペレーティング・システム
は、第２のオペレーティング・システムＯＳ２に属する
データを変更または影響することを阻止される。

【００３９】しかしながら、例えば第１のオペレーティ
ング・システムが、メモリ・ロケーション１８を、第３
の入出力アダプタＩＯＡ３に対応して、Ｉ／ＯバスＤＭ
Ａアドレス１２にマップすることを要求する場合、ハイ
パバイザはこうした要求を実行し、ＴＣＥテーブル５５
０を変更し得る。なぜなら、こうした要求は、第２のオ
ペレーティング・システムＯＳ２に割当てられたメモリ
空間、または入出力アダプタに干渉しないからである。

【００４０】図８を参照すると、本発明に従い、直接メ
モリ・アクセス（ＤＭＡ）の間に、あるＯＳイメージが
別のＯＳイメージに割当てられたメモリから、データを
送信またはフェッチすることを防止する典型的なプロセ
スを示すフローチャートが示される。図５のプラットフ
ォーム５００などの論理分割プラットフォームが初期化
されるとき、ハイパバイザはＩ／ＯバスＤＭＡアドレス
の互いに素な範囲を、各ＩＯＡにその排他的使用のため
に割当てる（ステップ６０２）。RS/6000プラットフォ
ーム内で実現される実施例では、ハイパバイザがこの排
他的使用を実現するように、端末ブリッジのＤＭＡ範囲
レジスタ機構を構成する。ハイパバイザは次にこの割当
てを、所有ＯＳイメージに伝達する（ステップ６０
４）。ハイパバイザはまた、転換制御エントリ（ＴＣ
Ｅ）機構テーブルのＩＯＡ関連セクション内の全てのエ
ントリを初期化し、そのＩＯＡを割当てられたＯＳイメ
ージにより所有される、１イメージ当たりの予約ページ
を指し示すようにする。これにより、無許可のアクセス
が、別のＯＳイメージに影響するエラーを発生しないよ
うになる（ステップ６０６）。

【００４１】ハイパバイザは次に、あるＯＳイメージか
ら、そのそれぞれのＯＳイメージに属するメモリの一部
をＤＭＡ操作に割当てる要求が受信されるか否かを判断
する（ステップ６０８）。ＯＳイメージはハイパバイザ
への呼び出しにより、要求を発する。こうした呼び出し
には、ＩＯＡ、メモリ・アドレス範囲、及びマップされ
る関連Ｉ／ＯバスＤＭＡアドレス範囲を示すパラメータ
が含まれる。こうした要求が受信されない場合には、ハ
イパバイザは要求を待機し続ける。こうした要求が受信
されると、ハイパバイザはその要求内のＩＯＡ及びメモ
リ・アドレス範囲が、要求側ＯＳイメージに割当てられ
ているか否かを判断する（ステップ６１０）。ＯＳイメ
ージから受信される要求内のＩＯＡ及びメモリ・アドレ
ス範囲が、要求側ＯＳイメージに割当てられていない場
合、その要求は拒否され（ステップ６１６）、プロセス
はステップ６０８に継続する。

【００４２】ＩＯＡメモリ及びアドレス範囲が要求側Ｏ
Ｓイメージに割当てられると、ハイパバイザは、Ｉ／Ｏ
バスＤＭＡ範囲が、そのＩＯＡに割当てられる範囲内に
あるか否かを判断する（ステップ６１２）。Ｉ／Ｏバス
ＤＭＡ範囲がそのＩＯＡに割当てられる範囲内にない場
合、要求は拒否され（ステップ６１６）、プロセスはス
テップ６０８に継続する。Ｉ／ＯバスＤＭＡ範囲がその
ＩＯＡに割当てられる範囲内にある場合には、要求され
たＴＣＥマッピングが実行され、プロセスがステップ６
０８に継続する。

【００４３】前述の実施例では、各ＩＯＡに対して１つ
の端末ブリッジが提供され、所与のＩＯＡがＤＭＡ操作
を実行するために、バスの制御を獲得するとき、端末ブ
リッジは要求されるアドレスを、端末ブリッジ内の範囲
レジスタ機構内のレジスタのセットと比較する。このア
プローチは、ＩＯＡと端末ブリッジとの間に、１対１の
対応関係がある場合には十分であるが、ユーザがシステ
ム・コストを削減するために、複数のＩＯＡを同一の端
末ブリッジの下に配置したい場合には、問題がある。

【００４４】複数のＩＯＡを１つの端末ブリッジの下に
配置すると、どのＩＯＡがどのＬＰＡＲ区画に属するか
がわからなくなり、更にそれらが異なるＬＰＡＲ区画内
に存在する場合、各ＩＯＡにとって正当なアドレス範囲
を決定する方法がわからないといった問題がある。本発
明はこの制限を回避し、複数のＩＯＡの間で端末ブリッ
ジを共用することにより、廉価なコストのＬＰＡＲシス
テムを実現する。

【００４５】図９に示されるように、更に本発明の別の
実施例では、１つのＩＯＡにつき、範囲レジスタのセッ
トを設け、ＩＯＡへのアービトレーション・グラント・
ラインを用いて、トランザクション時にバスの制御を有
するＩＯＡを決定することによりこの問題を解決する。
この実施例では、複数のＩＯＡ７００が単一の端末ブリ
ッジ７０２に接続され、これがＰＣＩバス７０６を介し
て、ＰＣＩホスト・ブリッジ７０４に接続される。図９
では１つの端末ブリッジだけが示されるが、図３の構成
のように、２つ以上の端末ブリッジ７０２がＰＣＩホス
ト・ブリッジ７０４に接続されてもよい。ＰＣＩホスト
・ブリッジ７０４は、メインＩ／Ｏバスに接続される。

【００４６】端末ブリッジ７０２の制御論理は、ＰＣＩ
バス７１６へのアクセスを制御するアービタ７１４を含
む。ＩＯＡ７００からのバス要求信号７１０がアービタ
７１４に供給され、アービタ７１４がバスを使用する権
利を有するＩＯＡを決定し、グラント（grant）信号７
１８を介して、そのＩＯＡに信号を送る。これらのグラ
ント信号７１８を調査することにより、端末ブリッジ７
０２は、その特定のＩＯＡに割当てられる範囲レジスタ
７１２の適切なセットを使用できる。ＩＯＡがアービタ
からグラント信号を受信し、ＩＯＡが使用しようとして
いるアドレスが、選択された範囲レジスタにより示され
る範囲外にある場合、端末ブリッジはＩＯＡに操作を打
ち切るように指示し、ＩＯＡがアクセスを許可されない
メモリをアクセスすることを防止する。

【００４７】アービタが端末ブリッジの外部にあっても
よく、この場合、ＩＯＡへのグラント・ラインが端末ブ
リッジに入力信号として持ち込まれなければならない。
また、端末ブリッジがホスト・ブリッジの一部として実
現されてもよい。

【００４８】本発明は特定の実施例に関連して述べられ
てきたが、前述の説明は限定的なものとして捉えられる
べきではない。当業者であれば、前述の説明から、ここ
で開示された実施例の様々な変更、並びに本発明の代替
実施例が明らかとなろう。従って、こうした変更につい
ても、本発明の趣旨及び範囲から逸れることなく、本発
明に含まれるものとみなされる。また、本発明は完全機
能型のデータ処理システムの状況において述べられてき
たが、当業者であれば、本発明のプロセスが命令を保持
するコンピュータ可読媒体の形態、及び様々な形態で配
布され得ること、また本発明が、配布を実施するために
使用される特定タイプの信号担持媒体に関わらず当ては
まることが理解できよう。コンピュータ可読媒体の例に
は、フロッピー（Ｒ）ディスク、ハード・ディスク・ド
ライブ、ＲＡＭ及びＣＤ−ＲＯＭなどの記録型媒体、及
びデジタル及びアナログ通信リンクなどの伝送型媒体が
含まれる。

【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５０】（１）複数の論理区画と、各々が前記複数
の論理区画の１つに割当てられる複数のオペレーティン
グ・システムと、各々が前記複数の論理区画の１つに割
当てられる複数のメモリ・ロケーションと、データ伝送
バスと、前記伝送バスに接続される少なくとも１つの端
末ブリッジと、各々が前記複数の論理区画の異なる１つ
に関連付けられ、前記端末ブリッジに接続される複数の
入出力アダプタと、前記複数の論理区画の内の第１の論
理区画に関連付けられる前記入出力アダプタの所与の１
つと、前記第１の論理区画に割当てられない前記メモリ
・ロケーションとの間のデータの伝送を阻止する手段と
を含む、論理分割データ処理システム。 （２）前記データ伝送バスがＰＣＩバスであり、前記Ｐ
ＣＩバスに接続されるＰＣＩホスト・ブリッジと、前記
ＰＣＩホスト・ブリッジに接続される入出力バスとを含
む、前記（１）記載の論理分割データ処理システム。 （３）前記端末ブリッジが範囲レジスタの複数のセット
を有し、各範囲レジスタ・セットがそれぞれの前記入出
力アダプタに関連付けられる、前記（１）記載の論理分
割データ処理システム。 （４）前記データ伝送バスを使用する前記入出力アダプ
タの１つを選択するアービタを含み、前記伝送阻止手段
が前記アービタからのグラント信号にもとづき、前記範
囲レジスタ・セットの１つを割当てる、前記（３）記載
の論理分割データ処理システム。 （５）前記範囲レジスタ・セットが、前記入出力アダプ
タにより前記データ伝送バス上に出力される直接メモリ
・アクセス・アドレスを含む、前記（３）記載の論理分
割データ処理システム。 （６）前記範囲レジスタ・セットがプログラマブルであ
る、前記（３）記載の論理分割データ処理システム。 （７）論理分割データ処理システム内のオペレーティン
グ・システム・イメージが、前記データ処理システム内
の別のオペレーティング・システムに割当てられたメモ
リ・ロケーションからデータをフェッチまたは破壊する
ことを防止する方法であって、各々が前記データ処理シ
ステムの複数の論理区画の異なる１つに関連付けられ、
単一の端末ブリッジに接続される複数の入出力アダプタ
の所与の１つをアクセスする要求を、前記オペレーティ
ング・システム・イメージから受信するステップと、前
記オペレーティング・システム・イメージにマップされ
るメモリを用いて、前記所与の入出力アダプタをアクセ
スするステップとを含む、方法。 （８）前記アクセスするステップが、入出力バスを用い
て、ＰＣＩホスト・ブリッジに要求を伝送するステップ
と、ＰＣＩバスを用いて、前記要求を前記ＰＣＩホスト
・ブリッジから前記端末ブリッジに伝送するステップと
を含む、前記（７）記載の方法。 （９）前記端末ブリッジの範囲レジスタの複数のセット
の各々が、それぞれの前記入出力アダプタに関連付けら
れ、前記アクセスするステップが、前記複数の範囲レジ
スタ・セットの１つを使用する、前記（７）記載の方
法。 （１０）前記アクセスするステップが、前記入出力アダ
プタの１つを選択するアービタを用いて、前記アービタ
からのグラント信号にもとづき、前記範囲レジスタ・セ
ットの１つを割当てる、前記（９）記載の方法。 （１１）前記範囲レジスタ・セットの各々を、前記入出
力アダプタによるアクセスを制限する直接メモリ・アク
セス・アドレスに関連付けるステップを含む、前記
（９）記載の方法。 （１２）前記範囲レジスタのセットをプログラマブルに
ロードするステップを含む、前記（９）記載の方法。 （１３）データ処理システム内で使用され、論理分割デ
ータ処理システム内のオペレーティング・システム・イ
メージが、前記データ処理システム内の別のオペレーテ
ィング・システムに割当てられたメモリ・ロケーション
からデータをフェッチまたは破壊することを防止するコ
ンピュータ・プログラム製品であって、記憶媒体と、各
々が前記データ処理システムの複数の論理区画の異なる
１つに関連付けられ、単一の端末ブリッジに接続される
複数の入出力アダプタの所与の１つをアクセスする要求
を、前記オペレーティング・システム・イメージから受
信し、前記オペレーティング・システム・イメージにマ
ップされるメモリを用いて、前記所与の入出力アダプタ
をアクセスする、前記記録媒体上に記憶されるプログラ
ム命令とを含む、コンピュータ・プログラム製品。 （１４）前記要求が入出力アダプタ識別と、マップされ
るメモリ・アドレス範囲と、直接メモリ・アクセス範囲
とを含み、前記プログラム命令が、前記入出力アダプタ
の識別、前記メモリ・アドレス範囲、及び前記直接メモ
リ・アクセス範囲が、前記オペレーティング・システム
・イメージに割当てられることを判断する、前記（１
３）記載のコンピュータ・プログラム製品。 （１５）前記端末ブリッジの範囲レジスタの複数のセッ
トの各々が、それぞれの前記入出力アダプタに関連付け
られ、前記プログラム命令が、前記複数の範囲レジスタ
・セットの１つを用いて、前記入出力アダプタをアクセ
スする、前記（１３）記載のコンピュータ・プログラム
製品。 （１６）前記プログラム命令が、前記範囲レジスタ・セ
ットをロードする、前記（１５）記載のコンピュータ・
プログラム製品。

【図面の簡単な説明】

【図１】本発明が実施される分散データ処理システムを
示す図である。

【図２】本発明に従うデータ処理システムのブロック図
である。

【図３】本発明に従い、論理分割サーバとして実現され
るデータ処理システムのブロック図である。

【図４】本発明が実施される論理分割プラットフォーム
のブロック図である。

【図５】本発明に従うＩ／ＯバスＤＭＡアドレス範囲テ
ーブルを示す図である。

【図６】本発明に従う割当てテーブルを示す図である。

【図７】本発明に従うＴＣＥテーブルを示す図である。

【図８】本発明に従い、直接メモリ・アクセス（ＤＭ
Ａ）の間に、あるＯＳイメージが別のＯＳイメージに割
当てられたメモリから、データを送信またはフェッチす
ることを防止する典型的なプロセスを示すフローチャー
トである。

【図９】複数の入出力アダプタが、複数の範囲レジスタ
・セットを有する単一の端末ブリッジによりサポートさ
れる、本発明の別の実施例を示すブロック図である。

【符号の説明】

１００、２００ 分散データ処理システム １０２ ネットワーク １０４ サーバ １０８、１１０、１１２ クライアント １０６ 記憶ユニット １１４、１１６、１１８ プリンタ １５０、４８０ ハードウェア・システム・コンソール ２０２、３０１、３０２、３０３、３０４、４３２、４
３４、４３６、４３８プロセッサ ２０４ メイン・メモリ ２０６、３１５、３１８、３１９ ＰＣＩローカル・バ
ス ２０８ ＰＣＩブリッジ ２１０ ローカル・エリア・ネットワーク（ＬＡＮ）ア
ダプタ ２１２ ＳＣＳＩホスト・バス・アダプタ ２１４ 拡張バス・インタフェース ２１６ オーディオ・アダプタ ２１８ グラフィックス・アダプタ ２１９ オーディオ／ビデオ・アダプタ（Ａ／Ｖ） ２２０ マウス・アダプタ ２２２ モデム ２２６ ハード・ディスク・ドライブ ２２８ テープ・ドライブ ２３０ ＣＤ−ＲＯＭドライブ ２３２ デジタル・ビデオ・ディスク読出し専用メモリ
・ドライブ（ＤＶＤ−ＲＯＭ） ３０６ システム・バス ３０８ メモリ制御装置／キャッシュ ３１０ Ｉ／Ｏバス・ブリッジ ３１４、３２２、３３０、３４０、７０４ 周辺コンポ
ーネント相互接続（ＰＣＩ）ホスト・ブリッジ ３１６、３１７、３２４、３２５、３３２、３３３、３
４２、３４３、７０２端末ブリッジ ３２０、３２１、３２８、３２９、３３６、３３７、３
４６、３４７、４４８、４５０、４５２、４５４、４５
６、４５８、４６０、４６２ Ｉ／Ｏアダプタ ３２３、３３１、３４１、７０６ ＰＣＩバス ３４８ メモリ・マップド・グラフィックス・アダプタ ３５０ ハード・ディスク ３６０、３６１、３６２、３６３ ローカル・メモリ ４００ 論理分割プラットフォーム ４０２、４０４、４０６、４０８ オペレーティング・
システム ４１０ ハイパバイザ ４３０ 分割ハードウェア ４４０、４４２、４４４、４４６ システム・メモリ・
ユニット ４７０ 記憶ユニット ５００ Ｉ／ＯバスＤＭＡアドレス範囲テーブル ５５０ 変換制御エントリ（ＴＣＥ）テーブル ７１０ バス要求信号 ７１２ 範囲レジスタ ７１４ アービタ ７１８ グラント（grant）信号

フロントページの続き (72)発明者 リチャード・ルイス・アーンド アメリカ合衆国78746、テキサス州オース ティン、バーン・シャロウ・ドライブ 1607 (72)発明者 ダニー・マービン・ニール アメリカ合衆国78681、テキサス州オース ティン、ハイタワー・ドライブ 4604 (72)発明者 スティーブン・マーク・サーバー アメリカ合衆国78717、テキサス州オース ティン、エフライン・ロード 8308 Ｆターム(参考） 5B017 AA02 BA01 BB06 CA01 5B045 BB12 BB29 BB30 DD02 5B061 AA00 FF01 FF07 GG02 GG06 5B098 AA03 AA10 GD03 GD15 GD21 HH00 HH07

Claims (16)

【特許請求の範囲】
1. 【請求項１】複数の論理区画と、 各々が前記複数の論理区画の１つに割当てられる複数の
   オペレーティング・システムと、 各々が前記複数の論理区画の１つに割当てられる複数の
   メモリ・ロケーションと、 データ伝送バスと、 前記伝送バスに接続される少なくとも１つの端末ブリッ
   ジと、 各々が前記複数の論理区画の異なる１つに関連付けら
   れ、前記端末ブリッジに接続される複数の入出力アダプ
   タと、 前記複数の論理区画の内の第１の論理区画に関連付けら
   れる前記入出力アダプタの所与の１つと、前記第１の論
   理区画に割当てられない前記メモリ・ロケーションとの
   間のデータの伝送を阻止する手段とを含む、論理分割デ
   ータ処理システム。
2. 【請求項２】前記データ伝送バスがＰＣＩバスであり、 前記ＰＣＩバスに接続されるＰＣＩホスト・ブリッジ
   と、 前記ＰＣＩホスト・ブリッジに接続される入出力バスと
   を含む、請求項１記載の論理分割データ処理システム。
3. 【請求項３】前記端末ブリッジが範囲レジスタの複数の
   セットを有し、各範囲レジスタ・セットがそれぞれの前
   記入出力アダプタに関連付けられる、請求項１記載の論
   理分割データ処理システム。
4. 【請求項４】前記データ伝送バスを使用する前記入出力
   アダプタの１つを選択するアービタを含み、前記伝送阻
   止手段が前記アービタからのグラント信号にもとづき、
   前記範囲レジスタ・セットの１つを割当てる、請求項３
   記載の論理分割データ処理システム。
5. 【請求項５】前記範囲レジスタ・セットが、前記入出力
   アダプタにより前記データ伝送バス上に出力される直接
   メモリ・アクセス・アドレスを含む、請求項３記載の論
   理分割データ処理システム。
6. 【請求項６】前記範囲レジスタ・セットがプログラマブ
   ルである、請求項３記載の論理分割データ処理システ
   ム。
7. 【請求項７】論理分割データ処理システム内のオペレー
   ティング・システム・イメージが、前記データ処理シス
   テム内の別のオペレーティング・システムに割当てられ
   たメモリ・ロケーションからデータをフェッチまたは破
   壊することを防止する方法であって、 各々が前記データ処理システムの複数の論理区画の異な
   る１つに関連付けられ、単一の端末ブリッジに接続され
   る複数の入出力アダプタの所与の１つをアクセスする要
   求を、前記オペレーティング・システム・イメージから
   受信するステップと、 前記オペレーティング・システム・イメージにマップさ
   れるメモリを用いて、前記所与の入出力アダプタをアク
   セスするステップとを含む、方法。
8. 【請求項８】前記アクセスするステップが、 入出力バスを用いて、ＰＣＩホスト・ブリッジに要求を
   伝送するステップと、 ＰＣＩバスを用いて、前記要求を前記ＰＣＩホスト・ブ
   リッジから前記端末ブリッジに伝送するステップとを含
   む、請求項７記載の方法。
9. 【請求項９】前記端末ブリッジの範囲レジスタの複数の
   セットの各々が、それぞれの前記入出力アダプタに関連
   付けられ、前記アクセスするステップが、前記複数の範
   囲レジスタ・セットの１つを使用する、請求項７記載の
   方法。
10. 【請求項１０】前記アクセスするステップが、前記入出
    力アダプタの１つを選択するアービタを用いて、前記ア
    ービタからのグラント信号にもとづき、前記範囲レジス
    タ・セットの１つを割当てる、請求項９記載の方法。
11. 【請求項１１】前記範囲レジスタ・セットの各々を、前
    記入出力アダプタによるアクセスを制限する直接メモリ
    ・アクセス・アドレスに関連付けるステップを含む、請
    求項９記載の方法。
12. 【請求項１２】前記範囲レジスタのセットをプログラマ
    ブルにロードするステップを含む、請求項９記載の方
    法。
13. 【請求項１３】データ処理システム内で使用され、論理
    分割データ処理システム内のオペレーティング・システ
    ム・イメージが、前記データ処理システム内の別のオペ
    レーティング・システムに割当てられたメモリ・ロケー
    ションからデータをフェッチまたは破壊することを防止
    するコンピュータ・プログラム製品であって、 記憶媒体と、 各々が前記データ処理システムの複数の論理区画の異な
    る１つに関連付けられ、単一の端末ブリッジに接続され
    る複数の入出力アダプタの所与の１つをアクセスする要
    求を、前記オペレーティング・システム・イメージから
    受信し、前記オペレーティング・システム・イメージに
    マップされるメモリを用いて、前記所与の入出力アダプ
    タをアクセスする、前記記録媒体上に記憶されるプログ
    ラム命令とを含む、コンピュータ・プログラム製品。
14. 【請求項１４】前記要求が入出力アダプタ識別と、マッ
    プされるメモリ・アドレス範囲と、直接メモリ・アクセ
    ス範囲とを含み、前記プログラム命令が、前記入出力ア
    ダプタの識別、前記メモリ・アドレス範囲、及び前記直
    接メモリ・アクセス範囲が、前記オペレーティング・シ
    ステム・イメージに割当てられることを判断する、請求
    項１３記載のコンピュータ・プログラム製品。
15. 【請求項１５】前記端末ブリッジの範囲レジスタの複数
    のセットの各々が、それぞれの前記入出力アダプタに関
    連付けられ、前記プログラム命令が、前記複数の範囲レ
    ジスタ・セットの１つを用いて、前記入出力アダプタを
    アクセスする、請求項１３記載のコンピュータ・プログ
    ラム製品。
16. 【請求項１６】前記プログラム命令が、前記範囲レジス
    タ・セットをロードする、請求項１５記載のコンピュー
    タ・プログラム製品。