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JP2002313940A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JP2002313940A
JP2002313940A JP2001111466A JP2001111466A JP2002313940A JP 2002313940 A JP2002313940 A JP 2002313940A JP 2001111466 A JP2001111466 A JP 2001111466A JP 2001111466 A JP2001111466 A JP 2001111466A JP 2002313940 A JP2002313940 A JP 2002313940A
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
film
type
semiconductor device
silicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001111466A
Other languages
English (en)
Inventor
Takashi Hasegawa
尚 長谷川
Jun Osanai
潤 小山内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2001111466A priority Critical patent/JP2002313940A/ja
Priority to US10/177,833 priority patent/US6613625B1/en
Publication of JP2002313940A publication Critical patent/JP2002313940A/ja
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/817—Combinations of field-effect devices and resistors only

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 低コストで短工期でありかつ低電圧動作が可
能で低消費電力および高駆動能力を有し、かつ高機能、
高精度なパワーマネージメント半導体装置やアナログ半
導体装置の実現を可能とする構造の製造方法を提供。 【解決手段】 ＣＭＯＳと抵抗体とを含むパワーマネー
ジメント半導体装置やアナログ半導体装置において、Ｃ
ＭＯＳのゲート電極の導電型をＮＭＯＳ、ＰＭＯＳとも
にＰ型多結晶シリコンと高融点金属シリサイドの積層構
造であるＰ型ポリサイド構造の製造方法であり、さらに
分圧回路やCR回路に用いられる抵抗体をゲート電極とは
異なる別層の多結晶シリコンで形成することでより高精
度の抵抗体を有することができる半導体装置の製造方法
であるため、従来のＮ＋多結晶シリコンゲート単極のＣ
ＭＯＳやチャネルとゲート電極の極性が同じ同極ゲート
ＣＭＯＳに比べ、コスト、工期、素子の性能の面で有利
であり、またより高機能、高精度なパワーマネージメン
ト半導体装置やアナログ半導体装置の実現を可能とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は抵抗回路を有する相
補型ＭＯＳ半導体装置において低電圧動作、低消費電力
および高駆動能力が要求される半導体装置、特に電圧検
出器(Voltage Detector、以後VDと表記)や定電圧レギ
ュレータ(Voltage Regulator、以後VRと表記)やスイッ
チングレギュレータ(Switching Regulator、以後SWRと
表記など)などのパワーマネージメント半導体装置やオ
ペアンプ、コンパレータなどのアナログ半導体装置の製
造方法に関する。
【０００２】
【従来の技術】従来多結晶シリコンなどの抵抗体を使用
した抵抗回路を有する相補型ＭＯＳ半導体装置は数多く
使用されている。図３は従来の抵抗回路を備えた半導体
装置の構造の一実施例を示したものである。Ｐ型半導体
基板に形成されたゲート電極がＮ＋型の多結晶シリコン
からなるＮチャネル型ＭＯＳトランジスタ（以後ＮＭＯ
Ｓと表記）と、Ｎウェル領域に形成されたゲート電極が
やはりＮ＋型の多結晶シリコンからなるＰチャネル型Ｍ
ＯＳトランジスタ（以後ＰＭＯＳと表記）とからなる相
補型ＭＯＳ構造（Complementary ＭＯＳ、以後ＣＭＯ
Ｓ表記）と、フィールド絶縁膜上に形成されている電圧
を分圧するための分圧回路もしくは時定数を設定するCR
回路などに用いられる抵抗体とから構成されている。
【０００３】
【発明が解決しようとする課題】この抵抗回路を有する
相補型ＭＯＳ（ＣＭＯＳ）半導体装置において、ゲート
電極の極性はその製造の容易さ、安定性より、Ｎ＋型多
結晶シリコンがよく用いられている。この場合ゲート電
極と半導体基板（ウェル）の仕事関数の関係よりＮＭＯ
Ｓトランジスタは表面チャネル型となるが、ＰＭＯＳト
ランジスタの場合、やはりゲート電極と半導体基板の仕
事関数の関係によりしきい値電圧は約-１Ｖとなる。そ
のためしきい値電圧を低下させるために不純物注入を行
うと、表面より少し基板内部にチャネル形成する埋め込
みチャネルとなってしまう。埋め込みチャネルは基板内
部をキャリアが通過するため移動度が大きいという利点
があるが、しきい値電圧を下げるとサブスレッショルド
特性は極めて劣化し、リーク電流が増加する。そのため
ＮＭＯＳトランジスタに比べＰＭＯＳトランジスタは低
電圧化、短チャネル化が困難である。
【０００４】またＮＭＯＳトランジスタ、ＰＭＯＳトラ
ンジスタともに低電圧化が可能となる構造として、ゲー
ト電極の極性をトランジスタの極性と等しくする同極ゲ
ート構造というものがある。この構造はＮＭＯＳトラン
ジスタのゲート電極にはＮ＋型多結晶シリコン、ＰＭＯ
ＳトランジスタにはＰ＋型多結晶シリコンを用いるため
どちらも表面チャネル型となりリーク電流を抑えること
ができ低電圧化が可能となる。しかしながらゲート電極
の極性を別々にすることによる製造工程数が増加し製造
コストや製造工期の増大を招き、さらに最も基本的な回
路要素であるインバータ回路においては通常は、面積効
率の向上のためにＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート電極はメタルを介しての結線を避け平
面的にＮＭＯＳトランジスタからＰＭＯＳトランジスタ
まで連続な1個の多結晶シリコンないしは多結晶シリコ
ンと高融点金属シリサイドとの積層からなるポリサイド
構造によりレイアウトされるが、図４に示すような多結
晶シリコン単層から形成される場合にはその多結晶シリ
コン中のＰＮ接合のインピーダンスが高く実用的でない
こと、図５に示すようなポリサイド構造の場合にはＮ型
とＰ型の不純物は工程における熱処理中に高融点金属シ
リサイド中を高速でお互いに逆導電型のゲート電極へ拡
散し、その結果として仕事関数が変化してしきい値電圧
が安定しないなどの、コスト面や特性面において問題を
有している。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。
【０００６】（１）半導体基板上に熱酸化による素子分
離絶縁膜を形成する工程と、熱酸化によるゲート絶縁膜
を形成する工程と、ゲート絶縁膜上に５００Å〜２５０
０Åの第１の多結晶シリコン膜を堆積する工程と、第１
の多結晶シリコン膜に不純物濃度が１×１０18atoms/cm
3以上となるように不純物をドーピングを行い第１の多
結晶シリコン膜の導電型をＰ型する工程と、第１のＰ型
多結晶シリコン上に５００Å〜２５００Åからなる高融
点金属シリサイドを堆積する工程と、高融点金属シリサ
イド上に５００Å〜３０００Åからなる絶縁膜を堆積す
る工程と、第１のＰ型多結晶シリコンと高融点金属シリ
サイドと絶縁膜をエッチングによりゲート電極を形成す
る工程と、素子分離絶縁膜上に５００Å〜２５００Åか
らなる第２の多結晶シリコン膜を堆積する工程と、第２
の多結晶シリコン膜の全域ないしは第２の多結晶シリコ
ン膜の第１の領域に第１の導電型の不純物を１×１０14
〜９×１０ 18atoms/cm3ドーピングする工程と、第２の
多結晶シリコン膜の第２の領域に第２の導電型の不純物
を１×１０14〜９×１０18atoms/cm3ドーピングする工
程と、第２の多結晶シリコン膜をエッチングし第２の多
結晶シリコン膜の抵抗体を形成する工程と、第２の多結
晶シリコン膜の第１の領域の一部ないし全域に１×１０
19atoms/cm3以上の第１の導電型の不純物をドーピング
する工程と、第２の多結晶シリコン膜の第２の領域の一
部ないし全域に１×１０19atoms/cm3以上の第２の導電
型の不純物をドーピングする工程と、半導体基板上に中
間絶縁膜を形成する工程と、半導体基板上の中間絶縁膜
にコンタクト孔を形成する工程と、コンタクト孔に金属
配線を設けることからなる半導体装置の製造方法とし
た。
【０００７】（２）第１の多結晶シリコン膜への不純物
導入法がボロンのイオン注入であることを特徴とする半
導体装置の製造方法とした。
【０００８】（３）第１の多結晶シリコン膜への不純物
導入法が、ＢＦ2のイオン注入であることを特徴とする
半導体装置の製造方法とした。
【０００９】（４）第１の多結晶シリコン膜への不純物
導入法が、第１の多結晶シリコン膜の堆積時に不純物を
同時に混入しながら堆積するＤｏｐｅｄ−ＣＶＤ法であ
ることを特徴とする半導体装置の製造方法とした。
【００１０】（５）高融点金属シリサイド上に堆積した
絶縁膜が酸化膜で構成されていることを特徴とする半導
体装置の製造方法とした。
【００１１】（６）高融点金属シリサイド上に堆積した
絶縁膜が窒化膜で構成されていることを特徴とする半導
体装置の製造方法とした。
【００１２】（７）高融点金属シリサイド上に堆積した
絶縁膜が酸化膜及び窒化膜及び酸化膜の積層構成されて
いることを特徴とする半導体装置の製造方法とした。
【００１３】（８）第２の多結晶シリコン膜の第１の領
域の一部及び全域への１×１０19atoms/cm3以上の第１
の導電型の不純物ドーピングが第１の導電型のＭＯＳト
ランジスタの拡散領域ドーピングと同時であり、第２の
多結晶シリコン膜の第２の領域の一部及び全域への１×
１０19atoms/cm3以上の第２の導電型の不純物ドーピン
グが第２の導電型のＭＯＳトランジスタの拡散領域ドー
ピングと同時であることを特徴とする半導体装置の製造
方法とした。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。
【００１５】図１は本発明の抵抗回路を有するＣＭＯＳ
半導体装置の一実施例を示す断面図である。
【００１６】本実施例では、Ｐ型シリコン半導体基板１
０１中に基板とは逆導電型のＮ型ウェル拡散層領域１０
２が形成されている。さらにシリコン半導体基板１０１
中には基板とは逆導電型の不純物拡散層によるＮ型ＭＯ
Ｓトランジスタ１１４、Ｎ型ウェル拡散層領域１０２に
はウェルと逆導電型の不純物拡散層によるＰ型ＭＯＳト
ランジスタ１１５が形成されている。そしてゲート絶縁
膜１０５、ゲート電極となるＰ＋型多結晶シリコン１０
７と高融点金属シリサイド１１２の積層ポリサイド構造
で、おのおののトランジスタが構成されている。そして
ゲート電極のマスク材として酸化膜絶縁膜１１３をゲー
ト電極の上に堆積させている。ここでゲート電極のマス
ク材として窒化膜を用いても構わない。また、ここでは
Ｐ型シリコン半導体基板を用いたが、Ｎ型シリコン基板
上にＰ型ウェル拡散層を形成し、そこにＣＭＯＳ半導体
装置を構成しても構わない。
【００１７】また本実施例において、フィールド絶縁膜
１０６上に第１導電型であるＮ型の第２の多結晶シリコ
ン抵抗体１１６と、第２導電型であるＰ型の第２の多結
晶シリコン抵抗体１１７が形成されているが、ＣＭＯＳ
のゲート電極の一部である多結晶シリコン１０７と多結
晶シリコン抵抗体１１６、１１７は別工程で形成され、
膜厚も異なっており、多結晶シリコン抵抗体の方がゲー
ト電極より薄く形成されている。たとえばゲート電極膜
厚は２０００Åから６０００Å程度の膜厚であるのに対
し、抵抗体の膜厚は５００Åから２５００Åで形成され
る。これは多結晶シリコン抵抗体においては膜厚は薄い
方がシート抵抗値を高く設定でき,また温度特性も良く
なるため、より精度を向上させることができる。
【００１８】Ｎ型多結晶シリコン抵抗体１１６には高抵
抗領域１１０と抵抗体両端に配線材と十分なコンタクト
を取ることの出来る高濃度不純物領域１０８を有してい
る。そして高抵抗領域１１０の不純物濃度をイオン注入
で制御し、所望の抵抗値を有する抵抗体を形成する。同
様にＰ型多結晶シリコン抵抗体１１７にも高抵抗領域１
１１と高濃度不純物領域１０９を有し、高抵抗領域の不
純物濃度により抵抗値を設定する。
【００１９】例えば、シート抵抗値はその抵抗の用途に
もよるが通常の分圧回路においては数ｋΩ／□から数十
ｋΩ／□の範囲で使われる。この時の不純物はＰ−抵抗
体１１７においてはボロンないしBF2を用い１×１０14
〜９×１０18atoms／cm3程度の濃度であり、 Ｎ−抵抗
体１１６においてはリンないし砒素を用い１×１０14〜
９×１０18atoms／cm3程度の濃度である。
【００２０】また図１にはＮ−抵抗体１１６およびＰ−
抵抗体１１７の両方を示しているが、それらの抵抗体の
特徴と製品に要求される特性とを考慮し工程数やコスト
削減の目的でＮ−抵抗体１１６もしくはＰ−抵抗体１１
７のどちらかしか搭載しない場合もある。
【００２１】このようにゲート電極をＰ＋型とすること
でＰＭＯＳトランジスタは表面チャネルとなり、しきい
値電圧を低く設定しても埋め込みチャネル時に比べリー
ク電流を抑えることが可能となる。一方ＮＭＯＳトラン
ジスタの場合は、ゲート電極をＰ＋型にすると埋め込み
チャネルとなるがしきい値電圧の低下のための不純物注
入にはボロンより拡散係数の小さい砒素を使うことにな
る。そのためＮ＋型ゲート電極のＰＭＯＳトランジスタ
に比べ表面チャネルに近い状態になり、また砒素はシリ
コンと酸化膜の界面付近に凝縮する性質があるので、さ
らに表面チャネルに近づく。よってＮ型ＭＯＳトランジ
スタもしきい値電圧を下げてもリーク電流を抑えること
ができ、低電圧動作が可能となる。また同極ゲート構造
に対し、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジ
スタともにゲートをＰ＋型にすることで製造工程が簡単
となり、コストを下げることが可能となる。
【００２２】以上の説明により本発明によるＰ＋多結晶
シリコン単極をゲート電極としたＣＭＯＳは、従来のＮ
＋多結晶シリコン単極をゲート電極としたＣＭＯＳに比
べ、低電圧動作および低消費電力に対し有効な技術とな
る。
【００２３】図１に示す半導体装置の製造工程の一実施
例を図２をもとに説明する。Ｐ型シリコン半導体基板１
０１に例えばリンをイオン注入し、１０００〜１１７５
℃で３〜２０時間アニールを行いリンを拡散させ、不純
物濃度が１×１０16atoms/cm3程度となるようなＮ型ウ
ェル拡散層１０２を形成する。その後ＬＯＣＯＳ法によ
りフィールド絶縁膜１０６を形成、熱酸化によるゲート
絶縁膜１０５を膜厚が１００〜３００Åほど形成し、所
望のしきい値電圧を得るためイオン注入したのち、減圧
ＣＶＤ法で第１の多結晶シリコン膜を膜厚５００Åから
２５００Åほど堆積させる。そしてこの第1の多結晶シ
リコン中の不純物濃度が１×１０1 8atoms/cm3以上とな
るようにボロンもしくはBF2をイオン注入し、Ｐ＋型多
結晶シリコン膜１０７を形成する（図２（a））。ここ
ではイオン注入によりＰ＋型多結晶シリコン膜を形成し
たが、多結晶シリコンを堆積する際にたとえばボロンな
どの不純物を同時に混入ししながら堆積させるDoped−C
VD法でＰ＋型多結晶シリコン膜を形成してもかまわな
い。その後スパッタ法等で高融点金属シリサイドである
タングステンシリサイド１１２をＰ＋型多結晶シリコン
膜上に堆積させる。尚、ここでは高融点金属シリサイド
にタングステンシリサイドを用いたが、モリブデンシリ
サイドやチタンシリサイド、またはプラチナシリサイド
を用いることも可能である。そしてＰ＋型ゲート電極に
Ｎ型不純物導入を回避のためのマスク材として減圧ＣＶ
Ｄ法により酸化膜絶縁膜１１３を５００Åから３０００
Å堆積させ（図２（ｂ））、フォトレジストでパターニ
ングを施しＰ＋型ゲート電極を形成する。ここでマスク
材としては窒化膜を使用しても構わない。そして熱酸化
もしくは減圧ＣＶＤ法等を用いてゲート電極部および半
導体基板表面に酸化膜を１００Å〜５００Å形成する
（図２（ｃ）。また、ここで、Ｐ＋型ゲート電極上の絶
縁膜１１３は高品質なキャパシター形成を目的として、
例えば３００Åの酸化膜、５００Åの膜厚のＣＶＤ法に
よる窒化膜、１０Å程度の膜厚の熱酸化膜からなる積層
構造である絶縁膜を用いても構わない。
【００２４】次に図２（ｄ）に示すように、ＣＶＤ法も
しくはスパッタ法により例えば１０００Åの膜厚の第２
の多結晶シリコン１１８を堆積させる。そして低濃度の
Ｐ型抵抗体を形成するために、第２の多結晶シリコン１
１８全面にＰ型不純物であるＢＦ2をドーズ量を例えば
１×１０14atoms/cm2でイオン注入する。尚、 ＢＦ2の
代わりにボロンを用いても構わない。その後図２（ｅ）
に示すように低濃度のＮ型抵抗体領域をフォトレジスト
１１９でパターニングし選択的にリンを、例えばドーズ
量３×１０14atoms/cm2イオン注入する。このときＮ型
抵抗体を安定して形成するためにリンのドーズ量はＢＦ
2ドーズ量に対して２倍以上にする必要がある。尚、リ
ンの代わりに砒素を用いても構わない。このように後に
Ｎ型となる多結晶シリコン抵抗体領域に予めＰ型抵抗体
のシート抵抗値を設定するボロンを導入し、後にＮ型不
純物であるリンもしくは砒素でＮ型抵抗体領域を打ち返
すことで、効率よくシート抵抗値を上げることが可能と
なる。尚、Ｐ型抵抗体領域およびＮ型抵抗体領域にフォ
トレジストなどのマスクをそれぞれ用いてイオン注入を
打ち分ける方法をとっても構わない。
【００２５】その後フォトレジスト１１９を除去後、フ
ォトレジストでパターニングしＲＩＥ異方性ドライエッ
チングをすることで、図２（ｆ）のように第１導電型の
Ｎ型多結晶シリコン抵抗体１１６と、第２導電型のＰ型
多結晶シリコン抵抗体１１７を形成する。
【００２６】次に図２（ｇ）に示す様に、フォトレジス
ト１１９をパターニングしＮ型不純物である砒素をイオ
ン注入法によりドーズ量５×１０15atoms/cm2でドープ
することで、 第１導電型であるＮ型の第２多結晶シリ
コン抵抗体１１６にアルミニウム配線と十分なコンタク
トをとるための高濃度不純物領域１０８と、ＮＭＯＳト
ランジスタのソースおよびドレインとなるＮ型高濃度不
純物領域１０３を同時に形成する。また図２（ｅ）にお
ける第２多結晶シリコン抵抗体のＮ型不純物導入を省略
して、代わりに図２（ｇ）においてのＮ型高濃度不純物
をＮ型抵抗体全域へドーピングし、比較的低抵抗のＮ型
抵抗体を形成することも可能である。
【００２７】フォトレジスト除去後、図２（ｈ）に示す
様に、フォトレジスト１１９をパターニングしＰ型不純
物であるＢＦ2をイオン注入法によりドーズ量５×１０
15atoms/cm2でドープすることで、 第２導電型である
Ｐ型の第２多結晶シリコン抵抗体１１７にアルミニウム
配線と十分なコンタクトをとるための高濃度不純物領域
１０９と、ＰＭＯＳトランジスタのソースおよびドレイ
ンとなるＰ型高濃度不純物領域１０４を同時に形成す
る。また図２（ｈ）において、Ｐ型高濃度不純物をＰ型
抵抗体全域へドーピングし、比較的低抵抗のＰ型抵抗体
を形成することも可能である。
【００２８】その後は図示しないが従来の半導体プロセ
スと同様に、中間絶縁膜の形成、コンタクトホール形
成、アルミニウム配線パターンの形成、保護膜の形成と
そのパターニングを経て相補型ＭＯＳ半導体装置が形成
される。
【００２９】以上本発明の実施の形態をP型半導体基板
を用いた実施例により説明してきたが、基板の極性を逆
にしてN型の半導体基板を用いたＮ基板Ｐウェル型のＰ
＋単極ゲートＣＭＯＳによっても以上に説明してきた内
容と原理に同じく低電圧動作、低消費電力、低コストで
ある半導体装置の提供は可能である。
【００３０】
【発明の効果】上述したように、本発明はＣＭＯＳと抵
抗体とを含むパワーマネージメント半導体装置やアナロ
グ半導体装置において、ＣＭＯＳのゲート電極の導電型
をＮＭＯＳ、ＰＭＯＳともにＰ型多結晶シリコンと高融
点金属シリサイドの積層構造であるＰ型ポリサイド構造
の製造方法であり、さらに分圧回路やCR回路に用いられ
る抵抗体をゲート電極とは異なる別層の多結晶シリコン
で形成することでより高精度の抵抗体を有することがで
きる半導体装置の製造方法であるため、従来のＮ＋多結
晶シリコンゲート単極のＣＭＯＳやチャネルとゲート電
極の極性が同じ同極ゲートＣＭＯＳに比べ、コスト、工
期、素子の性能の面で有利であり、またより高機能、高
精度なパワーマネージメント半導体装置やアナログ半導
体装置の実現を可能とする。
【図面の簡単な説明】
【図１】本発明のCMOS半導体装置の一実施例を示す模式
的断面図。
【図２】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
【図３】従来のCMOS半導体装置の一実施例を示す模式的
断面図。
【図４】従来のCMOS半導体装置の一実施例を示す模式的
断面図。
【図５】従来のCMOS半導体装置の一実施例を示す模式的
断面図。
【符号の説明】
１０１、２０１ Ｐ型半導体基板 １０２、２０２ Ｎウェル １０３、２０３ Ｎ＋ １０４、２０４ Ｐ＋ １０５、２０５ ゲート絶縁膜 １０６、２０６ フィールド絶縁膜 １０７、２０７ Ｐ＋多結晶シリコン １０８、２０８ Ｎ＋多結晶シリコン １０９ ２０９ Ｐ＋多結晶シリコン １１０、２１０ Ｎ−多結晶シリコン １１１、２１１ Ｐ−多結晶シリコン １１２、２１２ 高融点金属シリサイド １１３ 絶縁膜 １１４、２１４ ＮＭＯＳ １１５、２１５ ＰＭＯＳ １１６、２１６ Ｎ−抵抗体 １１７、２１７ Ｐ−抵抗体 １１８ 多結晶シリコン １１９ フォトレジスト ２２１ N＋多結晶シリコン ２２２ P＋多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 27/092 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB40 CC05 DD37 DD43 DD55 DD65 DD66 EE05 EE14 EE17 FF14 GG09 GG10 GG14 GG19 HH16 HH20 5F038 AR09 AR10 AR15 AV06 BB04 BB05 DF01 EZ13 EZ20 5F048 AA09 AB10 AC03 AC10 BA01 BB07 BB08 BB18 BD04 BG12

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に熱酸化による素子分離絶
    縁膜を形成する工程と、熱酸化によるゲート絶縁膜を形
    成する工程と、前記ゲート絶縁膜上に５００Å〜２５０
    ０Åの第１の多結晶シリコン膜を堆積する工程と、前記
    第１の多結晶シリコン膜に不純物濃度が１×１０18atom
    s/cm3以上となるように不純物をドーピングを行い前記
    第１の多結晶シリコン膜の導電型をＰ型する工程と、前
    記第１のＰ型多結晶シリコン上に５００Å〜２５００Å
    からなる高融点金属シリサイドを堆積する工程と、前記
    高融点金属シリサイド上に５００Å〜３０００Åからな
    る絶縁膜を堆積する工程と、前記第１のＰ型多結晶シリ
    コンと前記高融点金属シリサイドと前記絶縁膜をエッチ
    ングしゲート電極を形成する工程と、前記素子分離絶縁
    膜上に５００Å〜２５００Åからなる第２の多結晶シリ
    コン膜を堆積する工程と、前記第２の多結晶シリコン膜
    の全域ないしは前記第２の多結晶シリコン膜の第１の領
    域に第１の導電型の不純物を１×１０14〜９×１０18at
    oms/cm3ドーピングする工程と、前記第２の多結晶シリ
    コン膜の第２の領域に第２の導電型の不純物を１×１０
    14〜９×１０18atoms/cm3ドーピングする工程と、前記
    第２の多結晶シリコン膜をエッチングし第２の多結晶シ
    リコン膜の抵抗体を形成する工程と、前記第２の多結晶
    シリコン膜の第１の領域の一部ないし全域に１×１０ 19
    atoms/cm3以上の第１の導電型の不純物をドーピングす
    る工程と、前記第２の多結晶シリコン膜の第２の領域の
    一部ないし全域に１×１０19atoms/cm3以上の第２の導
    電型の不純物をドーピングする工程と、前記半導体基板
    上に中間絶縁膜を形成する工程と、前記半導体基板上の
    前記中間絶縁膜にコンタクト孔を形成する工程と、前記
    コンタクト孔に金属配線を設けることからなる半導体装
    置の製造方法。
  2. 【請求項２】 前記第１の多結晶シリコン膜への不純物
    導入法がボロンのイオン注入であることを特徴とする請
    求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記第１の多結晶シリコン膜への不純物
    導入法がＢＦ2のイオン注入であることを特徴とする請
    求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記第１の多結晶シリコン膜への不純物
    導入法が、前記第１の多結晶シリコン膜の堆積時に不純
    物を同時に混入しながら堆積するＤｏｐｅｄ−ＣＶＤ法
    であることを特徴とする請求項１記載の半導体装置の製
    造方法。
  5. 【請求項５】 前記高融点金属シリサイド上に堆積した
    前記絶縁膜が酸化膜で構成されていることを特徴とする
    請求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記高融点金属シリサイド上に堆積した
    前記絶縁膜が窒化膜で構成されていることを特徴とする
    請求項１記載の半導体装置の製造方法。
  7. 【請求項７】 前記高融点金属シリサイド上に堆積した
    前記絶縁膜が酸化膜及び窒化膜及び酸化膜の積層構成さ
    れていることを特徴とする請求項１記載の半導体装置の
    製造方法。
  8. 【請求項８】 前記第２の多結晶シリコン膜の第１の領
    域の一部及び全域への１×１０19atoms/cm3以上の第１
    の導電型の不純物ドーピングが第１の導電型のＭＯＳト
    ランジスタの拡散領域ドーピングと同時であり、前記第
    ２の多結晶シリコン膜の第２の領域の一部及び全域への
    １×１０19atoms/cm3以上の第２の導電型の不純物ドー
    ピングが第２の導電型のＭＯＳトランジスタの拡散領域
    ドーピングと同時であることを特徴とする請求項１記載
    の半導体装置の製造方法。
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