JP2002312180A - 動的命令変換機能を有するプロセッサシステム、該プロセッサシステムを備えたコンピュータにて実行されるバイナリートランスレーションプログラム及びそのプロセッサシステムを実装した半導体デバイス - Google Patents

Abstract

(57)【要約】 【課題】 異種プロセッサ用命令列実行時の命令変換及
び最適化処理オーバヘッドを削減し，同時に，変換後命
令列高速処理，プロセッサ高速周波数動作及び低消費電
力化を実現する。 【解決手段】 元命令列解釈実行処理流１０４，命令変
換・最適化処理流１０５と元命令列先読み処理流１０３
を独立させ，チップマルチプロセッサ形式や，１個の命
令実行制御部で同時に複数の処理流を実行する形式でプ
ロセッサを構成して上記複数処理流を並列処理する。さ
らに，命令変換・最適化処理流１０５は，複数処理流を
生成する形で変換後命令列を構成し，元命令列解釈実行
処理流１０４は，各命令解釈実行時に命令変換・最適化
処理流１０５に生成された当該命令に対応する変換後命
令列が存在する場合にこれを実行する。 【効果】 上記課題を解決し，さらに元命令列読込み処
理オーバヘッドを削減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，動的命令変換機能
を有するプロセッサシステムに係わり，詳しくは異なる
ハードウェアプラットフォーム向けの命令バイナリコー
ドプログラムを動的に自身の命令バイナリコードに変換
しながらプログラム実行を行う動的命令変換機能を有す
るプロセッサシステム、該プロセッサシステムを備えた
コンピュータにて実行されるバイナリートランスレーシ
ョンプログラム及びそのプロセッサシステムを実装した
半導体デバイスに関する。

【０００２】

【従来の技術】計算機システムを製造するメーカーは、
当該計算機システムの性能向上を目的として同システム
のＣＰＵ（中央処理装置）に従来と異なるアーキテクチ
ャのマイクロプロセッサを適用する場合がある。

【０００３】この場合に問題となるのが，従来の計算機
システムとのソフトウェア互換性である。

【０００４】基本的に，このようなアーキテクチャ変更
を行った計算機システムでは，従来システムで使用して
いたソフトウェアが利用不能になる。

【０００５】この問題を解決する手段として，当該ソフ
トウェアに対するソースコードを新規システム上でコン
パイラによって再コンパイルし，当該新規システム用の
命令バイナリコードを生成するという方法などが紹介さ
れている。

【０００６】しかし、当該新規システム使用者の手元に
そのようなソースコードが無い場合には上記方法等が利
用できないケースも多い。

【０００７】上記したようなケースでも対応可能な手法
として，ソフトウェア手段によって従来計算機システム
において使用されていたマイクロプロセッサ向けの命令
を解釈実行（ｉｎｔｅｒｐｒｅｔ）する、または、当該
マイクロプロセッサ向けの命令を当該新規システムのマ
イクロプロセッサ向けの命令に変換（ｔｒａｎｓｌａｔ
ｅ）して同変換後命令を直接実行するという方法があ
る。

【０００８】特に従来計算機システムで使用していたソ
フトウェアプログラムの新規システムでの処理中に動的
に後者の命令変換，変換後実行を適用する方法は動的命
令変換方法（ｄｙｎａｍｉｃ ｂｉｎａｒｙ ｔｒａｎ
ｓｌａｔｉｏｎ）と呼ばれ，これを実現する機能は動的
命令変換機能と呼ばれる。

【０００９】これらのソフトウェア手段については、Ｉ
ＥＥＥ学会誌ＩＥＥＥ Ｃｏｍｐｕｔｅｒ ２０００年
３月号の４０頁から４５頁に収録されている“Ｗｅｌｃ
ｏｍｅ ｔｏ ｔｈｅ Ｏｐｐｏｒｔｕｎｉｔｉｅｓ
ｏｆ Ｂｉｎａｒｙ Ｔｒａｎｓｌａｔｉｏｎ”という
記事にて概略的に紹介されており、また、同学会誌４７
頁から５２頁に収録されている“ＰＡ−ＲＩＳＣ ｔｏ
ＩＡ−６４： Ｔｒａｎｓｐａｒｅｎｔ Ｅｘｅｃｕ
ｔｉｏｎ， Ｎｏ Ｒｅｃｏｍｐｉｌａｔｉｏｎ”とい
う記事は同技術の一事例を紹介している。

【００１０】上記動的命令変換手法は，上述の計算機シ
ステムのマイクロプロセッサが変更されたようなケース
への対応としてだけでなく、あるハードウェアプラット
フォームの計算機システムを利用しているユーザが、異
なるハードウェアプラットフォーム上でのみ動作するソ
フトウェアを使用したい場合にも適用される技術であ
る。

【００１１】また、近年になって、動的命令変換機能を
積極的にアーキテクチャに取り込んだ新規マイクロプロ
セッサの提案が相次ぎ，注目されている。

【００１２】具体的な事例としては、ＩＥＥＥ学会誌Ｉ
ＥＥＥ Ｃｏｍｐｕｔｅｒ ２０００年３月号の５４頁
から５９頁に収録の“Ｄｙｎａｍｉｃ ａｎｄ Ｔｒａ
ｎｓｐａｒｅｎｔ Ｂｉｎａｒｙ Ｔｒａｎｓｌａｔｉ
ｏｎ”で開示されているＩＢＭ社のＢＯＡ（Ｂｉｎａｒ
ｙ−ｔｒａｎｓｌａｔｉｏｎ ＯｐｔｉｍｉｚｅｄＡｒ
ｃｈｉｔｅｃｔｕｒｅ）や、Ｃａｈｎｅｒｓ ＭＩＣＲ
ＯＰＲＯＣＥＳＳＯＲ ＲＥＰＯＲＴ Ｖｏｌｕｍｅ
１４，Ａｒｃｈｉｖｅ ２の１頁および９頁から１８頁
に収録の“ＴＲＡＮＳＭＥＴＡ ＢＲＥＡＫＳ Ｘ８６
ＬＯＷ―ＰＯＷＥＲ ＢＡＲＲＩＥＲ −ＶＬＩＷ
Ｃｈｉｐｓ Ｕｓｅ Ｈａｒｄｗａｒｅ−Ａｓｓｉｓｔ
ｅｄ ｘ８６ Ｅｍｕｌａｔｉｏｎ”で開示されている
Ｔｒａｎｓｍｅｔａ社のＣｒｕｓｏｅなどが挙げられ
る。

【００１３】図２に上記従来技術の動的命令変換機能を
含んだ、異種ハードウェアプラットフォーム向け命令バ
イナリコードプログラム（以降、元命令列と略称する場
合がある）実行機構の構成を示す。

【００１４】図２において、２０１は異種ハードウェア
プラットフォーム向け命令の解釈実行部，２０２は本実
行機構の処理全体を制御する実行制御部、２０３は異種
ハードウェアプラットフォーム向け命令列から本実行機
構を有するハードウェアプラットフォームの命令列（以
降、変換後命令列と略称する場合がある）を動的に生成
する動的命令変換部、２０４はオペレーティングシステ
ム（ＯＳ）が関係する処理部分等のプログラム中の特殊
処理部を本実行機構を有するハードウェアプラットフォ
ームの機能を用いてエミュレーションする特殊処理エミ
ュレーション部、そして、２０５は本実行機構を有する
プラットフォームＯＳ及びハードウェアである。

【００１５】本実行機構による異種ハードウェアプラッ
トフォーム向け命令バイナリコードプログラム処理がプ
ラットフォームＯＳ及びハードウェア２０５上で起動さ
れると、実行制御部２０２が処理を開始する。実行制御
部２０２は，プログラム処理中に適時、解釈実行部２０
１、動的命令変換部２０３、及び特殊処理エミュレーシ
ョン部２０４に処理を依頼する。特殊処理エミュレーシ
ョン部２０４は、プラットフォームＯＳ及びハードウェ
ア２０５の機能を直接使用して依頼された処理を遂行す
る。

【００１６】次に図２に係わるより詳細な処理フローに
関して、図３を用いて説明する。

【００１７】図２の実行機構が処理を開始すると、実行
制御部２０２が動作を始め、処理３０１のとおり、元命
令列アドレスに基づき、元命令列中の命令が参照され、
当該命令に対する実行回数計測カウンタがインクリメン
トされる。実行回数計測カウンタは、元命令列管理表な
どのソフトウェアデータ構造体中に含まれる。

【００１８】次に、処理３０２において、当該元命令列
管理表が参照され、当該命令に対応する変換後命令列の
有無がチェックされる。変換後命令列が存在する場合，
変換後命令列領域３０８上の該当する変換後命令列ブロ
ック３０６を元命令列管理表を参照して特定し、これを
直接実行した後処理３０１に戻る。処理３０２におい
て、変換後命令列が存在しない場合、当該命令の実行回
数が検査される。同実行回数があらかじめ定められた閾
値を超える場合、処理３０５が起動され、閾値以下の場
合、処理３０４が起動される。処理３０４開始にあたっ
て、実行制御部２０２は、解釈実行部２０１を呼び出
す。解釈実行部２０１は、元命令列を順次参照し、各命
令を解釈し、それぞれの動作に相当する処理をあらかじ
め用意されたソフトウェア処理手順にしたがって実現す
る。

【００１９】先述したとおり、当該命令がオペレーティ
ングシステム（ＯＳ）が関係する処理部分等のプログラ
ム中の特殊処理部に該当する場合には、解釈実行部２０
１は、実行制御部２０２にその旨を報告する。実行制御
部２０２は、特殊処理エミュレーション部２０４を起動
し、特殊処理エミュレーション部２０４は、プラットフ
ォームＯＳ及びハードウェア２０５の機能を用いて、当
該処理を実施する。特殊処理が完了すると、制御は，特
殊処理エミュレーション部２０４から実行制御部２０２
を介して、解釈実行部２０１に戻る。解釈実行部２０１
は、元命令列に分岐命令が出てくるまで上記処理を繰り
返した後、制御を実行制御部２０２の処理３０１に戻
す。

【００２０】一方、処理３０５開始にあたって、実行制
御部２０２は、動的命令変換部２０３を呼び出す。動的
命令変換部２０３は、分岐命令で区切られる一連の元命
令列（ブロック）中の各命令を本実行機構を有するハー
ドウェアプラットフォームの命令列に置換え、生成した
変換後命令列を必要に応じて最適化した後、同変換後命
令列を変換後命令列ブロック３０６として変換後命令列
領域３０８上に保存する。

【００２１】その後、動的命令変換部２０３は、制御を
実行制御部２０２に戻し、実行制御部２０２は、当該新
規に生成された変換後命令列ブロック３０６を直接実行
した後処理３０１に戻る。実行制御部２０２は、以上の
処理をプログラム終了まで繰り返す。なお，以上で説明
した処理の分担は一例であり、異なる処理分担の例もあ
り得る。

【００２２】上記処理フローは、１つの処理流で実現さ
れている。このため、動的命令変換部２０３における命
令変換及び最適化処理は元命令列実行処理にとってオー
バヘッドとなり、元命令列処理性能を低下させる。

【００２３】また、上記ＩＢＭ社のＢＯＡやＴｒａｎｓ
ｍｅｔａ社のＣｒｕｓｏｅは、基本アーキテクチャにＶ
ＬＩＷ（Ｖｅｒｙ ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ
Ｗｏｒｄ）方式を採用して、変換後命令列の命令レベ
ル並列処理による高速処理、プロセッサ自体の高速周波
数での動作、低消費電力化を実現することを狙っている
が、上記の動的命令変換部２０３における命令変換及び
最適化処理のオーバヘッドの削減は必ずしも十分でな
く、更なる削減が望まれる。また、ＬＳＩテクノロジの
将来動向を考慮すると、プロセッサの高速周波数動作や
低消費電力化という目的に対しても、ＶＬＩＷ方式が最
良の方式であるとは必ずしも言えない。

【００２４】

【発明が解決しようとする課題】以下３点が本発明によ
って解決しようとする課題である。 （1）上記動的命令変換部２０３における命令変換及び
最適化処理のオーバヘッドを削減する。 （2）異種プロセッサ用プログラムの先読み処理を他の
解釈実行処理、命令変換・最適化処理と並列に行い、プ
ログラム処理の性能を向上する。 （3）変換後命令列の高速処理、プロセッサの高速周波
数動作及びプロセッサ低消費電力化をＶＬＩＷ方式より
も効果的に実現する。

【００２５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の動的命令変換機能を有するプロセッサシス
テムは、異種ハードウェアプラットフォーム向けの命令
バイナリコードプログラムを動的に自身の命令バイナリ
コードに変換しながらプログラム実行を行う際、当該異
種ハードウェアプラットフォーム向けの命令バイナリコ
ードプログラムから１命令づつ読み出し、該１命令づつ
をソフトウェアを介して解釈実行する処理流と、前記１
命令づつ必要に応じて自身の命令バイナリコードに変換
し、前記１命令づつ蓄積し、蓄積された命令バイナリコ
ード列を必要に応じて最適化する処理流を独立させてこ
れらを並列に処理することを特徴とする。

【００２６】さらに、上記命令バイナリコード列の最適
化において、繰り返し処理や手続き呼出し処理などを並
列に実行出来るように複数処理流を生成するように新た
な命令バイナリコード列を構成し、上記解釈実行する処
理流及び上記最適化する処理流とは別に、前記異なるハ
ードウェアプラットフォーム向けの命令バイナリコード
プログラムをキャッシュメモリに先読みする処理流を独
立させ、上記解釈実行する処理流及び上記最適化する処
理流と並列に処理することを特徴とする。

【００２７】また、上記最適化する処理流が所定の単位
の命令バイナリコード列最適化を完了する毎に、前記最
適化した命令バイナリコード列をその最適化完了時点で
上記解釈実行する処理流が実行している命令コードと入
れ替え、前記解釈実行する処理流は異なるハードウェア
プラットフォーム向けの命令バイナリコードプログラム
の各命令解釈実行時に前記１命令に対応する最適化変換
後命令バイナリコード列が存在する場合、前記最適化変
換後命令バイナリコード列を実行する機構を有し、さら
には、上記複数処理流を効率良く並列処理するために、
１個のＬＳＩチップに複数のマイクロプロセッサを実装
するチップマルチプロセッサ形式、または、１個の命令
実行制御部で同時に複数の処理流を実行する形式で構成
される。

【００２８】さらに、本発明は少なくとも１つの処理流
から成る動的命令変換機能を有するプロセッサシステム
を備え、前記少なくとも１つの処理流は異種ハードウエ
アにて実行されるバイナリーコードプログラムを構成す
る複数の命令を順次先読みし、共有メモリに格納する処
理流１と、前記共有メモリに格納された前記複数の命令
を並列して同時に解釈実行する処理流２と、前記解釈実
行された前記複数の命令の変換を行う処理流３から構成
されることを特徴とする動的命令変換機能を有するプロ
セッサシステムを提供することである。

【００２９】さらに、本発明は少なくとも１つのマイク
ロプロセッサ、バス、共有メモリなどを備えた半導体デ
バイスにおいて、前記少なくとも１つのマイクロプロセ
ッサは、少なくとも１つの処理流を実行するように構成
され、前記少なくとも１つの処理流は異種ハードウエア
にて実行されるバイナリーコードプログラムを構成する
複数の命令を順次先読みし、前記共有メモリに格納する
処理流１と、前記共有メモリに格納された前記複数の命
令を並列して同時に解釈実行する処理流２と、前記解釈
実行された前記複数の命令の変換を行う処理流３から構
成され、前記少なくとも１つのマイクロプロセッサは、
並列して前記複数の命令を処理しうるように構成される
ことを特徴とする半導体デバイスを提供することにあ
る。

【００３０】しかも、本発明はコンピュータに複数の命
令の読み出しを行う手順と、該読み出した該複数の命令
の内、変換されていない命令に対し変換処理を行う手順
と、該変換処理された該命令を実行する手順を並列に実
行させるためのバイナリトランスレーションプログラム
を提供することにある。

【００３１】

【発明の実施の形態】本発明の実施の形態を図を用いな
がら説明する。

【００３２】図４に本発明に係わる動的命令変換機能を
含んだ異種ハードウェアプラットフォーム向け命令バイ
ナリコードプログラム実行機構の構成を示す。

【００３３】本実行機構は、実行制御部４０１，元命令
列解釈実行部４０２，命令変換・最適化処理部４０３，
元命令列先読み処理部４０４の各処理部と，主記憶４０
８上のデータ構造体である元命令列４０７，複数の変換
後命令列４１０を含む変換後命令列領域４０９，命令対
応表４１１等で構成される。

【００３４】命令対応表４１１は例えば図５のような形
で構成される。

【００３５】命令対応表４１１中の各エントリー５０６
は、元命令列中の各命令に対応して用意され、例えば当
該命令の元命令列中での先頭からの相対アドレスを用い
て一意に識別される。

【００３６】各エントリー５０６は、変換後命令列有無
ビットフィールド５０１，命令実行回数フィールド５０
２，その他プロファイル情報フィールド５０３，対応変
換後命令列先頭アドレスフィールド５０４，実行中ビッ
トフィールド５０５などで構成される。

【００３７】変換後命令列有無ビットフィールド５０１
は、当該エントリー５０６に対応する元命令に対する変
換後命令列４１０が存在するか否かを表示する。当該変
換後命令列有無ビットフィールド５０１が、当該エント
リー５０６に対応した元命令に対する変換後命令列４１
０が存在することを示す内容となっている（例えば
「１」を表示）場合、対応変換後命令列先頭アドレスフ
ィールド５０４の値は，当該変換後命令列４１０の主記
憶４０８における先頭アドレスである。

【００３８】逆に、当該変換後命令列有無ビットフィー
ルド５０１が、当該エントリー５０６に対応した元命令
に対する変換後命令列４１０が存在しないことを示す内
容となっている（例えば「０」を表示）場合、対応変換
後命令列先頭アドレスフィールド５０４の値は無効であ
る。

【００３９】また、命令実行回数フィールド５０２は、
当該エントリー５０６に対応する元命令の実行回数を表
示する。当該命令実行回数フィールド５０２の値が所定
の閾値を越えている場合、当該エントリー５０６に対応
した元命令が命令変換・最適化処理部４０３での命令変
換及び最適化の対象となる。

【００４０】さらに、その他プロファイル情報フィール
ド５０３は、当該エントリー５０６に対応した元命令の
実行時に発生した事象をプロファイルとして記録してお
くフィールドである。

【００４１】例えば当該元命令が条件分岐命令であった
場合，分岐条件成立／不成立といった情報が当該その他
プロファイル情報フィールド５０３に記録される。ま
た、命令変換・最適化処理部４０３での命令変換及び最
適化に有益なプロファイル情報なども当該その他プロフ
ァイル情報フィールド５０３に記録される。実行中ビッ
トフィールド５０５は、当該エントリー５０６に対応す
る元命令に対する変換後命令列４１０が存在する場合、
又は元命令列解釈実行部４０２が当該変換後命令列４１
０を実行中である場合にその旨を示す値（例えば
「１」）を表示する。

【００４２】これ以外の場合、実行中ビットフィールド
５０５は、無効値（例えば「０」）を表示している。各
フィールドの初期値については、変換後命令列有無ビッ
トフィールド５０１，実行中ビットフィールド５０５が
無効値（例えば「０」）であり，命令実行回数フィール
ド５０２の値は「０」、その他プロファイル情報フィー
ルド５０３も無効値である。

【００４３】次に、図４に戻って各構成要素の概略動作
を説明する。

【００４４】異種ハードウェアプラットフォーム向け命
令バイナリコードプログラム実行が開始されると、まず
実行制御部４０１が元命令列解釈実行部４０２，命令変
換・最適化処理部４０３，元命令列先読み処理部４０４
のそれぞれに対応する３つの独立した処理流を生成す
る。

【００４５】元命令列先読み処理部４０４に対応する処
理流は、実行する元命令列４０７の先読み処理を行う。

【００４６】先読みされた元命令列は、元命令列のコピ
ー４０５という形でキャッシュメモリ４０６上に存在す
ることになる。元命令列解釈実行部４０２及び命令変換
・最適化処理部４０３が元命令列４０７をアクセスする
際には既にキャッシュメモリ４０６上に存在する当該元
命令列のコピー４０５をアクセスできる。

【００４７】元命令列先読み処理部４０４の先読みした
元命令が分岐命令であった場合、元命令列先読み処理部
４０４は一旦分岐双方向の命令列を一定数先読みしてお
き，実際に当該分岐命令が元命令列解釈実行部４０２に
て処理されるのを待ち、その処理終了後当該分岐命令に
対応する命令対応表４１１中のその他プロファイル情報
フィールド５０３の値を参照して正しい分岐方向を特定
し，以降その方向で元命令列先読みを継続する。

【００４８】元命令列解釈実行部４０２に対応する処理
流は、元命令列中の各命令の解釈実行または当該命令に
対応する変換後命令列４１０が存在する場合には当該変
換後命令列４１０の直接実行を行う。当該命令を解釈実
行するかあるいは当該命令に対応する変換後命令列４１
０を直接実行するかは、命令対応表４１１の変換後命令
列有無ビットフィールド５０１の値を確認して判断す
る。

【００４９】当該命令に対応する変換後命令列有無ビッ
トフィールド５０１の値が対応する元命令に対する変換
後命令列４１０が存在しないことを示す内容となってい
る（例えば「０」を表示）場合、元命令列解釈実行部４
０２は当該命令の解釈実行を行う。

【００５０】逆に，当該変換後命令列有無ビットフィー
ルド５０１の値が対応する元命令に対する変換後命令列
４１０が存在することを示す内容となっている（例えば
「１」を表示）場合、元命令列解釈実行部４０２は当該
命令に対応する対応変換後命令列先頭アドレスフィール
ド５０４の値から対応する変換後命令列４１０を特定
し，当該変換後命令列４１０を直接実行する。

【００５１】この際、元命令列解釈実行部４０２は、当
該変換後命令列４１０の直接実行に先だって当該命令に
対応する実行中ビットフィールド５０５の値を有効（例
えば「１」）にし、さらに、当該変換後命令列４１０の
直接実行終了時に当該実行中ビットフィールド５０５の
値を無効（例えば「０」）にする。

【００５２】また、元命令列解釈実行部４０２は、各元
命令に対応する解釈実行または変換後命令列直接実行を
実施する毎に当該元命令の実行回数を当該命令に対応す
る命令実行回数フィールド５０２に書き込み、さらに実
行プロファイル情報を当該命令に対応するその他プロフ
ァイル情報フィールド５０３に書き込む。

【００５３】命令変換・最適化処理部４０３に対応する
処理流は、元命令列の当該プロセッサシステム自身の命
令列への変換及び当該変換後命令列の最適化を行う。

【００５４】命令変換・最適化処理部４０３は、命令対
応表４１１中の各元命令に対応する命令実行回数フィー
ルド５０２を参照し、この値が所定の閾値を越えている
場合に、当該元命令を当該プロセッサシステム自身の命
令列に変換して変換後命令列４１０を主記憶４０８上の
変換後命令列領域４０９に作成し、さらに、前後の元命
令に対応する変換後命令列４１０が存在する場合、これ
らと合わせて最適化を行い，新たな最適化変換後命令列
４１０を作成する。

【００５５】最適化に際しては、前後の元命令含めて対
応する命令対応表４１１中のその他プロファイル情報フ
ィールド５０３の値を参照し、最適化のためのヒント情
報として使用する。

【００５６】変換後命令列４１０を作成した命令変換・
最適化処理部４０３は、対応する元命令に対する命令対
応表４１１中の変換後命令列有無ビットフィールド５０
１の値を検査し、これが無効（例えば「０」）を示して
いる場合には、当該変換後命令列有無ビットフィールド
５０１の値を有効（例えば「１」）を示す値に書き換
え、対応する対応変換後命令列先頭アドレスフィールド
５０４に生成した変換後命令列４１０の主記憶４０８上
での先頭アドレスを書き込む。

【００５７】逆に、当該変換後命令列有無ビットフィー
ルド５０１の値が有効（例えば「１」）を示す値であっ
た場合には、さらに対応する実行中ビットフィールド５
０５を検査し、これが無効（例えば「０」）を示してい
る場合には、対応する対応変換後命令列先頭アドレスフ
ィールド５０４に生成した変換後命令列４１０の主記憶
４０８上での先頭アドレスを書き込み、元々当該対応変
換後命令列先頭アドレスフィールド５０４で示されてい
た変換後命令列４１０のメモリ領域を解放する。

【００５８】この時、当該実行中ビットフィールド５０
５の値が有効（例えば「１」）を示す値であった場合に
は，当該実行中ビットフィールド５０５の値が無効（例
えば「０」）を示す値になるのを待ってから対応する対
応変換後命令列先頭アドレスフィールド５０４に生成し
た変換後命令列４１０の主記憶４０８上での先頭アドレ
スを書き込み，元々当該対応変換後命令列先頭アドレス
フィールド５０４で示されていた変換後命令列４１０の
メモリ領域を解放する。

【００５９】続いて、図１を用いて本発明に係わる動的
命令変換機能を含んだ異種ハードウェアプラットフォー
ム向け命令バイナリコードプログラム実行機構の処理フ
ローを詳細に説明する。

【００６０】処理１０１で動的命令変換部による異種ハ
ードウェアプラットフォーム向け命令バイナリコードプ
ログラム実行が始まる。続いて処理１０２で処理流が３
つに分割される。

【００６１】ここで生成された元命令列先読み処理流１
０３，元命令列解釈実行処理流１０４，命令変換・最適
化処理流１０５の３処理流は並列に動作する。

【００６２】以降、個々の処理流の処理フローについて
説明する。まず、元命令列先読み処理流１０３の処理フ
ローを説明する。処理１０６で元命令列先読み処理が開
始される。

【００６３】次に処理１０７で元命令列の実行順に元命
令が先読みされる。処理１０８では先読みした元命令の
種類を解釈する。この元命令が分岐命令であるかどうか
が処理１０９で判定され、分岐命令であれば処理１１０
に、そうでなければ処理１１３に移る。処理１１０で
は、当該分岐命令の分岐双方向に元命令列の実行順に元
命令を先読みする。

【００６４】次に処理１１１では、当該分岐命令に対応
する命令対応表４１１中のその他プロファイル情報フィ
ールド５０３を参照して正しい分岐方向を得る。処理１
１２では、正しい分岐方向パスでの先読みをした元命令
の種類を解釈する。以降処理１０９に戻って処理が繰り
返される。

【００６５】一方、処理１１３では、次に先読みをすべ
き領域が元命令列プログラムの領域外であるかどうかを
判定する。領域外であれば、処理１１５に移り、元命令
列先読み処理を終了する。領域外でなければ、処理１１
４に移る。処理１１４では、元命令列解釈実行処理流１
０４が終了しているかどうかが判定される。処理が終了
していれば処理１１５に移り、元命令列先読み処理を終
了する。一方、終了していなければ処理１０７に移り以
降処理を繰り返す。

【００６６】次に、元命令列解釈実行処理流１０４の処
理フローを説明する。処理１１６で元命令列解釈実行処
理が始まる。

【００６７】処理１１７では、元命令列の実行順で次の
（一番はじめの時は先頭の）元命令に対応する命令対応
表４１１中の変換後命令列有無ビットフィールド５０１
を参照し、当該元命令に対する変換後命令列４１０が存
在するか否かを判定する。変換後命令列４１０が存在す
れば、処理１２３に移り、存在しなければ処理１１９に
移る。処理１１９では当該元命令を解釈実行し、処理１
２２に移る。処理１２３では、当該変換後命令列４１０
の実行に先だって当該元命令に対応する命令対応表４１
１中の実行中ビットフィールド５０５に当該変換後命令
列４１０の実行中を示す値（例えば「１」）を書き込
む。

【００６８】次に処理１１８で当該変換後命令列４１０
の直接実行が開始される。当該直接実行処理中、処理１
２０でマルチスレッド処理が開始された場合、処理１２
１で当該マルチスレッド処理が実施される。当該変換後
命令列４１０が最後まで実行されると、処理１３９で当
該直接実行処理が終了したことが判定され、処理１２４
に移る。処理１２４では、当該元命令に対応する命令対
応表４１１中の実行中ビットフィールド５０５に当該変
換後命令列４１０を実行中で無いことを示す値（例えば
「０」）を書き込む。

【００６９】次に、処理１２２では、当該元命令に対応
する命令対応表４１１中の命令実行回数フィールド５０
２，その他プロファイル情報フィールド５０３に実行結
果を反映する。続く処理１２５では、次の元命令が存在
するかどうかを判定し、存在しなければ処理１２６に移
り、元命令列解釈実行処理を終了する。次の元命令が存
在する場合には，処理１１７に戻り，以降処理を繰り返
す。

【００７０】続いて、命令変換・最適化処理流１０５の
処理フローを説明する。処理１２７で命令変換・最適化
処理が開始される。

【００７１】処理１２８では、命令対応表４１１中の命
令実行回数フィールド５０２，その他プロファイル情報
フィールド５０３を順次参照する。処理１２９では、当
該命令実行回数フィールド５０２の値が所定の閾値を越
えているかどうかが判定され，閾値を越えている場合に
は、処理１３０に移り、閾値を越えていない場合には処
理１２８に戻る。

【００７２】処理１３０では、当該命令実行回数フィー
ルド５０２の値が所定の閾値を越えている命令対応表４
１１中のエントリー５０６に対応する元命令の命令変換
を実施し、変換後命令列４１０を主記憶４０８における
変換後命令列領域に生成する。

【００７３】なお、当該変換後命令列４１０生成時に
は、当該元命令に対応する命令対応表４１１中のその他
プロファイル情報フィールド５０３の値を変換後命令列
最適化のための情報として使用する。

【００７４】続いて、処理１３１で、当該元命令の前後
の元命令に対応する変換後命令列４１０が存在した場
合，それらの変換後命令列４１０を合わせて再度最適化
処理を実施する。

【００７５】最適化処理において、処理１３２でマルチ
スレッド処理化した方がプログラムの処理効率が上がる
と判定された場合，処理１３３でマルチスレッド処理化
を実施する。

【００７６】続いて、処理１３４で当該元命令に対応す
る命令対応表４１１中の変換後命令列有無ビットフィー
ルド５０１に変換後命令列４１０が存在することを示す
値（例えば「１」）を書き込み、さらに，同エントリー
５０６の対応変換後命令列先頭アドレスフィールド５０
４に当該変換後命令列４１０の主記憶４０８における先
頭アドレスを書き込む。

【００７７】処理１３５では、当該元命令に対応する命
令対応表４１１中の実行中ビットフィールド５０５を参
照し、対応する旧変換後命令列が実行中であるかどうか
を判定する。

【００７８】実行中であれば実行終了するまで待つ。実
行中でなければ、処理１３６にて当該旧変換後命令列４
１０のメモリ領域を解放し，廃棄する。

【００７９】次に処理１３７では、元命令列解釈実行処
理が終了しているかどうかを判定し、終了していれば処
理１３８に移って命令変換・最適化処理を終了する。元
命令列解釈実行処理が終了していなければ、処理１２８
に戻って以降処理を繰り返す。

【００８０】以上が本発明に係わる動的命令変換機能を
含んだ異種ハードウェアプラットフォーム向け命令バイ
ナリコードプログラム実行機構の処理フローである。

【００８１】ここで、前述される最適化処理とは、変換
後命令の並べ替え及び変換後命令数の削減等により命令
コードをコンパイラ等のソフトウエアを通して実行コー
ド化した時の実行スピード向上を目指した処理に相当す
る。

【００８２】さらに、マルチスレッド処理とは、従来は
プログラムの各命令を順次実行するのに対し、各命令を
各々のマイクロプロセッサにて並列に同時実行すること
による処理能率向上を目指した処理に相当する。

【００８３】次に、図７，図８を用いて、元命令列先読
み処理流１０３，元命令列解釈実行処理流１０４，およ
び命令変換・最適化処理流１０５の相関関係を共有デー
タ構造へのアクセスに着目して説明する。

【００８４】図７は、キャッシュメモリ４０６上に生成
される元命令列のコピー４０５へのアクセスに関する各
処理流の相関関係を示す。元命令列のコピー４０５は、
元命令列先読み処理流１０３の処理１０７及び処理１１
０における元命令先読みによってキャッシュメモリ４０
６上に生成される。この元命令列のコピー４０５は，元
命令列解釈実行処理流１０４の処理１１９，および命令
変換・最適化処理流１０５の処理１３０における元命令
読み出し時にアクセスされる。

【００８５】図８は、主記憶４０８上に生成される命令
対応表４１１のエントリー５０６の変換後命令列有無ビ
ットフィールド５０１，命令実行回数フィールド５０
２，その他プロファイル情報フィールド５０３，対応変
換後命令列先頭アドレスフィールド５０４，実行中ビッ
トフィールド５０５の各フィールドと、主記憶４０８内
の変換後命令列領域４０９上に生成される変換後命令列
４１０へのアクセスに関する各処理流の相関関係を示
す。

【００８６】まず第１に変換後命令列有無ビットフィー
ルド５０１は、命令変換・最適化処理流１０５の処理１
３４によって値が更新され、元命令列解釈実行処理流１
０４の処理１１７で参照される。

【００８７】次に命令実行回数フィールド５０２は、元
命令列解釈実行処理流１０４の処理１２２によって値が
更新され、命令変換・最適化処理流１０５の処理１２８
から処理１２９までの処理群８０２で参照される。その
他プロファイル情報フィールド５０３は、元命令列解釈
実行処理流１０４の処理１２２によって値が更新され、
元命令列先読み処理流１０３の処理１１１及び命令変換
・最適化処理流１０５の処理１３０から処理１３３まで
の処理群８０１によって参照される。

【００８８】対応変換後命令列先頭アドレスフィールド
５０４は，命令変換・最適化処理流１０５の処理１３４
によって値が更新され、元命令列解釈実行処理流１０４
の処理１１８から処理１３９までの処理群８０３で参照
される。

【００８９】さらに、実行中ビットフィールド５０５
は、元命令列解釈実行処理流１０４の処理１２３及び処
理１２４によって値が更新され、命令変換・最適化処理
流１０５の処理１３５で参照される。

【００９０】最後に変換後命令列４１０は、命令変換・
最適化処理流１０５の処理１３０から処理１３３までの
処理群８０１によって生成され、元命令列解釈実行処理
流１０４の処理１１８から処理１３９までの処理群８０
３で参照される。

【００９１】ここで元命令列解釈実行処理流１０４によ
る実行処理中の変換後命令列と命令変換・最適化処理流
１０５による変換後命令列の最適化後の新規変換後命令
列との間で変換後命令列の入れ替え処理を行う際、排他
制御（すなわち、主記憶に内在する共有メモリを処理流
１０４及び処理流１０５などが利用する場合、一方の処
理流が使用している時、他方の処理流は共有メモリの使
用から排除される）が実施される。

【００９２】ここまででは、本発明に係わる動的命令変
換機能を含んだ異種ハードウェアプラットフォーム向け
命令バイナリコードプログラム実行機構の処理方式につ
いて説明した。

【００９３】引き続き以降では、以上のような処理を実
行可能なハードウェアプラットフォームについて記述す
る。

【００９４】まず図６は、チップマルチプロセッサ６０
５の構成例を示す。

【００９５】本ハードウェアプラットフォームの具体例
については、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｅｉｇｈ
ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎ
ｃｅｏｎ Ａｒｃｈｉｔｅｃｔｕｒａｌ Ｓｕｐｐｏｒ
ｔ ｆｏｒ Ｐｒｏｇｒａｍｍｉｎｇ Ｌａｎｇｕａｇ
ｅｓ ａｎｄ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍｓ
（ＡＳＰＬＯＳ ＶＩＩＩ）の５８ページから６９ペー
ジに掲載されている“Ｄａｔａ Ｓｐｅｃｕｌａｔｉｏ
ｎ Ｓｕｐｐｏｒｔ ｆｏｒ ａ ＣｈｉｐＭｕｌｔｉ
ｐｒｏｃｅｓｓｏｒ”というタイトルの論文に開示され
ている。

【００９６】チップマルチプロセッサ６０５中には、複
数のマイクロプロセッサ６０１と、これらのマイクロプ
ロセッサ６０１を互いに接続する相互結合網６０２，当
該相互結合網６０２に接続され、該複数マイクロプロセ
ッサ６０１で共有される共有キャッシュ６０３、およ
び、主記憶インタフェース６０４などが含まれる。

【００９７】本発明の処理方式の下で発生する複数処理
流はそれぞれスレッドと呼ばれ、当該チップマルチプロ
セッサ６０５中の該複数マイクロプロセッサ６０１に各
々のスレッドが個別に割り当てることで、コンパイラ等
のソフトウエアを介して上記複数処理流の並列処理が実
現される。

【００９８】次に、図９は、同時複数スレッド実行プロ
セッサ９０９の構成例を示す。

【００９９】本ハードウェアプラットフォームの具体例
については、ＩＥＥＥ Ｍｉｃｒｏ誌１９９７年９−１
０月号１２ページから１９ページに掲載されている“Ｓ
ｉｍｕｌｔａｎｅｏｕｓ Ｍｕｌｔｉｔｈｒｅａｄｉｎ
ｇ： Ａ Ｐｌａｔｆｏｒｍｆｏｒ Ｎｅｘｔ−Ｇｅｎ
ｅｒａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒｓ”というタイト
ルの論文に開示されている。

【０１００】同時複数スレッド実行プロセッサ９０９
は、命令キャッシュ９０１，複数の命令フェッチ部９０
２（命令フェッチ部９０２−１から命令フェッチ部９０
２−ｎ），命令選択合成部９０３，命令デコード部９０
４，命令実行部９０５，複数のレジスタセット９０６
（レジスタセット９０６−１からレジスタセット９０６
−ｎ），主記憶インタフェース９０７，データキャッシ
ュ９０８などからなる。

【０１０１】このうち、命令キャッシュ９０１，命令デ
コード部９０４，命令実行部９０５，主記憶インタフェ
ース９０７，データキャッシュ９０８は通常のマイクロ
プロセッサのものと基本的に同じである。

【０１０２】特徴的なのは、複数の命令フェッチ部９０
２（命令フェッチ部９０２−１から命令フェッチ部９０
２−ｎ），命令選択合成部９０３，及び複数のレジスタ
セット９０６（レジスタセット９０６−１からレジスタ
セット９０６−ｎ）の各部である。複数の命令フェッチ
部９０２（命令フェッチ部９０２−１から命令フェッチ
部９０２−ｎ），及び複数のレジスタセット９０６（レ
ジスタセット９０６−１からレジスタセット９０６−
ｎ）は，それぞれ本発明の同時複数スレッド実行プロセ
ッサ９０９で同時に処理するスレッド毎に１つずつ割り
当てられる。

【０１０３】命令選択合成部９０３は、各時点での各ス
レッドの処理状況に応じて命令を取り出す命令フェッチ
部９０２を制限し、制限した当該命令フェッチ部９０２
が持つ実行可能命令候補の中から同時実行可能な組合せ
で複数命令を選択し，命令デコード部９０４に引き渡
す。

【０１０４】本発明の処理方式の下で発生する複数処理
流をそれぞれスレッドとして，当該同時複数スレッド実
行プロセッサ９０９中の該命令フェッチ部９０２（命令
フェッチ部９０２−１から命令フェッチ部９０２−
ｎ），及び該レジスタセット９０６（レジスタセット９
０６−１からレジスタセット９０６−ｎ）の組に個別に
割り当てることで、上記複数処理流の並列処理が実現さ
れる。

【０１０５】以上が、本発明に係わる実施の形態であ
る．

【０１０６】

【発明の効果】本発明によって、異種プロセッサ用プロ
グラムを動的に自身の命令列に変換しながらプログラム
実行を行う際、命令変換及び最適化処理のオーバヘッド
が削減できる。

【０１０７】さらには、異種プロセッサ用プログラムの
先読み処理を他の解釈実行処理及び命令変換・最適化処
理と並列に行うことで同プログラム処理の性能を向上で
きる。

【０１０８】また、特に、チップマルチプロセッサ方式
との組み合わせによって、変換後命令列の高速処理，プ
ロセッサの高速周波数動作，及び低消費電力化を実現で
きる。

【図面の簡単な説明】

【図１】本発明に係わる動的命令変換機能を含んだ異種
ハードウェアプラットフォーム向け命令バイナリコード
プログラム実行機構の処理フローを示す図。

【図２】従来技術での動的命令変換機能を含んだ異種ハ
ードウェアプラットフォーム向け命令バイナリコードプ
ログラム実行機構の構成を示す図。

【図３】従来技術での動的命令変換機能を含んだ異種ハ
ードウェアプラットフォーム向け命令バイナリコードプ
ログラム実行機構の処理フローを示す図。

【図４】本発明に係わる動的命令変換機能を含んだ異種
ハードウェアプラットフォーム向け命令バイナリコード
プログラム実行機構の構成を示す図。

【図５】本発明に係わる動的命令変換機能を含んだ異種
ハードウェアプラットフォーム向け命令バイナリコード
プログラム実行機構が使用する命令対応表の構成を示す
図。

【図６】従来技術のチップマルチプロセッサの構成例を
示す図。

【図７】本発明に係わるキャッシュメモリ上元命令列の
コピーを介した各処理流間の相互関係を示す図。

【図８】本発明に係わる主記憶上命令対応表及び変換後
命令列領域を介した各処理流間の相互関係を示す図。

【図９】従来技術の同時複数スレッド実行プロセッサの
構成例を示す図。

【符号の説明】

１０３…元命令列先読み処理流，１０４…元命令列解釈
実行処理流，１０５…命令変換・最適化処理流，２０１
…解釈実行部，２０２…実行制御部，２０３…動的命令
変換部，２０４…特殊処理エミュレーション部，２０５
…プラットフォームＯＳ及びハードウェア，３０６…変
換後命令列ブロック，３０８…変換後命令列領域，４０
１…実行制御部，４０２…元命令列解釈実行部，４０３
…命令変換・最適化処理部，４０４…元命令列先読み処
理部，４０５…元命令列のコピー，４０６…キャッシュ
メモリ，４０７…元命令列，４０８…主記憶，４０９…
変換後命令列領域，４１０…変換後命令列，４１１…命
令対応表，５０１…変換後命令列有無ビットフィール
ド，５０２…命令実行回数フィールド，５０３…その他
プロファイル情報フィールド，５０４…対応変換後命令
列先頭アドレスフィールド，５０５…実行中ビットフィ
ールド，５０６…命令対応表エントリ，６０１…マイク
ロプロセッサ，６０２…相互結合網，６０３…共有キャ
ッシュ，６０４…主記憶インタフェース，６０５…チッ
プマルチプロセッサ，９０１…命令キャッシュ，９０２
−１〜９０２−ｎ…命令フェッチ部１〜命令フェッチ部
Ｎ，９０３…命令選択合成部，９０４…命令デコード
部，９０５…命令実行部，９０６−１〜９０６−ｎ…レ
ジスタセット１〜レジスタセットＮ，９０７…主記憶イ
ンタフェース，９０８…データキャッシュ，９０９…同
時複数スレッド実行プロセッサ。

フロントページの続き (72)発明者 三木 良雄 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B033 AA11 AA12 BA03 5B081 AA07 CC32 DD01 (54)【発明の名称】 動的命令変換機能を有するプロセッサシステム、該プロセッサシステムを備えたコンピュータに て実行されるバイナリートランスレーションプログラム及びそのプロセッサシステムを実装した 半導体デバイス

Claims (13)

【特許請求の範囲】
1. 【請求項１】異なるハードウェアプラットフォーム向け
   の命令バイナリコードプログラムを動的に自身の命令バ
   イナリコードに変換しながらプログラム実行を行う動的
   命令変換機能を有するプロセッサシステムにおいて，前
   記異なるハードウェアプラットフォーム向けの命令バイ
   ナリコードプログラムから１命令づつ読み出し，該１命
   令づつをソフトウェアを介して解釈実行する処理流と，
   前記１命令づつ必要に応じて自身の命令バイナリコード
   に変換し，前記１命令づつ蓄積し，該蓄積された命令バ
   イナリコード列を必要に応じて最適化する処理流を独立
   させ，並列に処理することを特徴とする動的命令変換機
   能を有するプロセッサシステム。
2. 【請求項２】上記命令バイナリコード列の最適化におい
   て，繰り返し処理や手続き呼出し処理などを並列に実行
   出来るように複数処理流を生成するように新たな命令バ
   イナリコード列を構成することを特徴とする請求項１の
   動的命令変換機能を有するプロセッサシステム。
3. 【請求項３】上記解釈実行する処理流及び上記最適化す
   る処理流とは別に，前記異なるハードウェアプラットフ
   ォーム向けの命令バイナリコードプログラムをキャッシ
   ュメモリに先読みする処理流を独立させ，上記解釈実行
   する処理流及び上記最適化する処理流と並列に処理する
   ことを特徴とする請求項１及び２の動的命令変換機能を
   有するプロセッサシステム。
4. 【請求項４】上記最適化する処理流が，所定の単位の命
   令バイナリコード列最適化を完了する毎に，前記最適化
   した命令バイナリコード列をその最適化完了時点で上記
   解釈実行する処理流が実行している命令コードと入れ替
   え，前記解釈実行する処理流は，異なるハードウェアプ
   ラットフォーム向けの命令バイナリコードプログラムの
   各命令解釈実行時に前記１命令に対応する最適化変換後
   命令バイナリコード列が存在する場合，前記最適化変換
   後命令バイナリコード列を実行することを特徴とする請
   求項１〜３の動的命令変換機能を有するプロセッサシス
   テム。
5. 【請求項５】１個のＬＳＩチップに複数のマイクロプロ
   セッサが実装されるチップマルチプロセッサとして構成
   され，上記複数処理流をそれぞれ異なるマイクロプロセ
   ッサで並列して同時に処理させることを特徴とする請求
   項１〜４の動的命令変換機能を有するプロセッサシステ
   ム。
6. 【請求項６】１個の命令実行制御部で同時に複数の処理
   流を実行するように構成され，上記複数処理流を並列に
   実行することを特徴とする請求項１〜４の動的命令変換
   機能を有するプロセッサシステム。
7. 【請求項７】上記解釈実行する処理流による実行処理中
   の変換後命令列と、上記最適化する処理流による前記変
   換後命令列の最適化後の新規変換後命令列の間で変換後
   命令列の入れ替え処理を行う際、排他制御を実施するこ
   とを特徴とする請求項１〜３の動的命令変換機能を有す
   るプロセッサシステム。
8. 【請求項８】少なくとも１つの処理流から成る動的命令
   変換機能を有するプロセッサシステムを備え、 前記少なくとも１つの処理流は異種ハードウエアにて実
   行されるバイナリーコードプログラムを構成する複数の
   命令を順次先読みし、共有メモリに格納する処理流１
   と、前記共有メモリに格納された前記複数の命令を並列
   して同時に解釈実行する処理流２と、前記解釈実行され
   た前記複数の命令の変換を行う処理流３から構成される
   ことを特徴とする動的命令変換機能を有するプロセッサ
   システム。
9. 【請求項９】請求項８に記載のプロセッサシステムにお
   いて、前記処理流２は、前記複数の命令の内、既に変換
   されている命令に対し、前記変換を実行することなく前
   記解釈実行を行うことを特徴とする動的命令変換機能を
   有するプロセッサシステム。
10. 【請求項１０】請求項８に記載のプロセッサシステムに
    おいて、前記処理流３は、前記複数の命令の内、変換さ
    れていない命令に対し該命令を変換し、該変換された該
    命令の並べ替え又は該変換された該命令数の削減を行う
    ことを特徴とする動的命令変換機能を有するプロセッサ
    システム。
11. 【請求項１１】請求項８に記載のプロセッサシステムに
    おいて、前記処理流１、前記処理流２及び前記処理流３
    は互いに独立して並列に処理するように構成されること
    を特徴とする動的命令変換機能を有するプロセッサシス
    テム。
12. 【請求項１２】少なくとも１つのマイクロプロセッサ、
    バス、共有メモリなどを備えた半導体デバイスにおい
    て、 前記少なくとも１つのマイクロプロセッサは、少なくと
    も１つの処理流を実行するように構成され、 前記少なくとも１つの処理流は異種ハードウエアにて実
    行されるバイナリーコードプログラムを構成する複数の
    命令を順次先読みし、前記共有メモリに格納する処理流
    １と、前記共有メモリに格納された前記複数の命令を並
    列して同時に解釈実行する処理流２と、前記解釈実行さ
    れた前記複数の命令の変換を行う処理流３から構成さ
    れ、 前記少なくとも１つのマイクロプロセッサは、並列して
    前記複数の命令を処理しうるように構成されることを特
    徴とする半導体デバイス。
13. 【請求項１３】コンピュータに複数の命令の読み出しを
    行う手順と、該読み出した該複数の命令の内、変換され
    ていない命令に対し変換処理を行う手順と、該変換処理
    された該命令を実行する手順を並列に実行させるための
    バイナリトランスレーションプログラム。