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JP2002373988A - 半導体装置およびその製法 - Google Patents

半導体装置およびその製法

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JP2002373988A
JP2002373988A JP2001180316A JP2001180316A JP2002373988A JP 2002373988 A JP2002373988 A JP 2002373988A JP 2001180316 A JP2001180316 A JP 2001180316A JP 2001180316 A JP2001180316 A JP 2001180316A JP 2002373988 A JP2002373988 A JP 2002373988A
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layer
semiconductor device
region
diffusion region
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昌 高石
Kouichi Kitaguro
弘一 北黒
Hirotaka Takada
裕貴 高田
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Rohm Co Ltd
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Abstract

(57)【要約】 【課題】 トレンチ構造のトランジスタセルがマトリク
ス状に多数個形成され、そのゲート電極に金属膜からな
るゲート配線がコンタクトされる半導体装置でも、ゲー
ト耐圧を充分に高くすることができる構造の半導体装置
を提供する。 【解決手段】 半導体層１に凹溝１１が形成され、その
凹溝１１内にゲート酸化膜４が形成され、その凹溝１１
内にポリシリコンなどからなるゲート電極５が設けられ
るトレンチ構造のトランジスタセルがマトリクス状に配
列されたセル領域１０を有している。そして、金属膜か
らなるゲート配線９とコンタクトするため、ゲート電極
５と連続してゲートパッド部５ａが設けられるが、その
ゲートパッド部５ａが凹溝１１と同時に設けられる凹部
１２内に形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体層の表面か
ら形成される凹溝内にゲート電極を形成する、いわゆる
トレンチ構造のトランジスタセルがマトリクス状に配列
される絶縁ゲート型のパワー用ＭＯＳＦＥＴを有する半
導体装置に関する。さらに詳しくは、ゲート配線とコン
タクトされるゲートパッドをゲート電極が形成される凹
溝と同様に半導体層表面から掘り下げられた凹部内に形
成することにより、ゲートの絶縁破壊耐圧を向上させた
ＭＯＳＦＥＴを有する半導体装置に関する。
【０００２】
【従来の技術】従来のトレンチ構造のハイパワー用ゲー
ト駆動型ＭＯＳトランジスタは、大電流化のため、トラ
ンジスタセルを多数個マトリクス状に並列に形成する構
造が採られている。たとえば図８（ａ）に一部の断面説
明図が示されるように、ｎ+形の半導体基板２１ａ上
に、ドレイン領域とするｎ形の半導体層（エピタキシャ
ル成長層）２１がエピタキシャル成長され、その半導体
層２１に凹溝が格子状に形成され、その内表面にゲート
酸化膜２４が形成されると共に、ゲート電極２５とする
ポリシリコンが埋め込まれている。そして、その周囲の
半導体層２１にｐ形のチャネル拡散領域２２が形成さ
れ、そのゲート電極２５側周囲にｎ+形ソース領域２３
が形成されることにより、ゲート酸化膜２４に接して縦
方向にチャネル領域２２ａが形成されている。さらに表
面に形成されたＳｉＯ2などからなる絶縁膜２６にコン
タクト孔を形成し、露出するソース領域２３およびチャ
ネル拡散領域２２とオーミックコンタクトするようにソ
ース配線２７が形成され、半導体基板２１ａの裏面にド
レイン電極２８が形成されている。
【０００３】前述のゲート電極２５は、ポリシリコンな
どからなり、完全に低抵抗には形成されないため、図８
（ｂ）に半導体チップのゲート配線２９の例を示す平面
説明図が示されるように、トランジスタセル領域３０の
周囲、またはセル領域３０内に部分的に、Ａｌなどから
なる金属膜によるゲート配線を接続してワイヤボンディ
ング部２９ａから遠くのセルにも抵抗が増大しないよう
に形成されている。このポリシリコン膜とＡｌなどから
なる金属膜とをコンタクトさせるため、図８（ｃ）にゲ
ート配線２９部分の一部の斜視説明図が示されるよう
に、ゲート電極２５と連続的に半導体層表面に図示しな
いゲート酸化膜を介してゲートパッド２５ａが形成さ
れ、そのゲートパッド２５ａに絶縁膜３１（図の左側に
も絶縁膜が形成されるが、図では省略されている）を介
してゲート配線２９が形成されている。なお、図８
（ｂ）に示されるように、セル領域３０内にゲートフィ
ンガ２９ｂと呼ばれるゲート配線が所々に設けられる場
合もあるが、その場合も同様の構造になっている。
【０００４】なお、このトランジスタセルにおけるゲー
ト電極で囲まれるセルの平面的構造は、正方形や５角
形、６角形などの任意の形状に形成される。また、これ
らのトランジスタでは、モータのような誘導性負荷に接
続されることが多く、その場合、動作をオフにすると
き、逆方向の起電力が印加されることがあり、トランジ
スタが破壊するのを防止するため、前述のように、ソー
ス電極２７をチャネル拡散領域２２とも接続させること
により、ソース・ドレイン間に逆方向の保護用ダイオー
ドを形成する方法が採られている。
【０００５】
【発明が解決しようとする課題】前述のように、トレン
チ構造のＭＯＳＦＥＴでは、ゲート配線２９と接続され
るゲートパッド２５ａは、半導体層の表面にゲート酸化
膜を介して形成されているため、凹溝内に形成されるゲ
ート電極２５より高い位置になり、ゲート電極２５と連
続して形成されるゲートバッド２５ａは、図８（ｃ）の
Ａで示されるような凹溝の角部を経由している。角部
は、一般的に酸化膜が形成されにくいため薄くなり、ゲ
ートパッドと半導体層とがショートしたり、ゲート耐圧
が低下するという問題がある。そのため、その角部にも
ゲート酸化膜が充分に形成されるように、丸め処理と呼
ばれる処理、すなわち角部を丸くする処理が行われてい
るが、それでも耐圧を充分に向上させることができな
い。この角部を丸くする処理は、たとえばＲＩＥなどの
エッチングをした後に表面の荒れた半導体層を除去する
ため犠牲酸化をしてその酸化膜を除去する工程が行われ
るが、その犠牲酸化を１１００℃程度（通常は９００℃
程度）の高い温度で行って厚い酸化膜を形成し除去する
ことにより行われる。
【０００６】また、この種の半導体装置では、とくにサ
ージなどに対しても充分に保護されることが重要であ
る。
【０００７】さらに、ゲートフィンガなどを設けなくて
も、周囲のトランジスタセルに低抵抗で信号伝達をでき
ると共に、できるだけセルの数を多く形成することがで
き、オン抵抗を小さくして大電流化することが望まれて
いる。
【０００８】さらに、この種のトランジスタセルが多数
個マトリクス状に配列される半導体装置では、そのセル
領域外周のトランジスタセルに電界が集中しやすく破壊
しやすいとい問題がある。
【０００９】本発明は、このような問題を解決するため
になされたもので、トレンチ構造のトランジスタセルが
マトリクス状に多数個形成され、そのゲート電極に金属
膜からなるゲート配線がコンタクトされる半導体装置で
も、ゲート耐圧を充分に高くすることができる構造の半
導体装置を提供することを目的とする。
【００１０】本発明の他の目的は、トレンチ構造で耐圧
を向上させながら、サージなどに対しても、破壊し難い
構造の半導体装置を提供することにある。
【００１１】本発明のさらに他の目的は、ゲート配線を
できるだけ少なくしながら、各セルに均一に信号を伝達
し得る構造の半導体装置を提供することにある。
【００１２】本発明のさらに他の目的は、トレンチ構造
で耐圧を向上させながら、できるだけセルの数を増や
し、大電流化が可能なハイパワー用ＭＯＳＦＥＴを有す
る半導体装置を提供することにある。
【００１３】本発明のさらに他の目的は、ゲートパッド
が凹部内に形成されても、セル領域のｐｎ接合の空乏層
をチップ外周部まで延ばして、その耐圧を向上させ得る
構造の半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明による半導体装置
は、半導体層に形成される凹溝内にゲート酸化膜を介し
てゲート電極が設けられるトレンチ構造のトランジスタ
セルがマトリクス状に配列されたセル領域を有する半導
体装置であって、金属膜からなるゲート配線とコンタク
トするため、前記ゲート電極と連続して形成されるゲー
トパッド部が、前記凹溝と同時に設けられる凹部内に形
成されている。
【００１５】この構造にすることにより、ゲートパッド
部が凹部内の低い位置に形成される（いわゆるシンクパ
ッド）ため、凹溝内に形成されるゲート電極と、ゲート
配線とコンタクトされるゲートパッドとが段差なく連続
して形成され、半導体層表面に薄いゲート酸化膜を介し
て形成されるゲートパッドでも、角部がなく、安定した
膜厚でゲート酸化膜が形成されており、充分に高いゲー
ト耐圧を得ることができる。その結果、トレンチ構造の
絶縁ゲート型ＭＯＳＦＥＴでも、充分にゲート耐圧の高
い半導体装置が得られる。
【００１６】前記トレンチ構造のトランジスタセルのそ
れぞれが、前記ゲート電極周囲の前記半導体層表面側
に、該半導体層と異なる導電形のチャネル拡散領域およ
び該半導体層と同じ導電形のソース領域が順次縦方向に
設けられ、該ソース領域の表面に金属膜からなるソース
配線が直接設けられ、該ソース配線の金属が前記ソース
領域およびチャネル拡散領域にスパイクすることにより
オーミックコンタクトが得られる合金層が形成される構
造のトランジスタであれば、ソース電極コンタクト部の
面積を非常に小さくすることができ、単位面積当りのト
ランジスタセルの数を非常に増やすことができ、トレン
チ構造でゲート耐圧が高く、オン抵抗が小さく、大電流
のパワー用ＭＯＳＦＥＴが得られる。
【００１７】前記セル領域より外周側の絶縁膜上にリン
グ状のｐ形層とｎ形層とが平面的に交互に設けられるこ
とにより双方向の保護ダイオードが形成され、かつ、前
記ｐ形層またはｎ形層の最内周および最外周の層にリン
グ状にコンタクトする金属膜がそれぞれ設けられ、該リ
ング状にコンタクトする金属膜のそれぞれが金属膜から
なるソース配線およびゲート配線のいずれかと連続的に
形成されることにより、小さな直列抵抗で保護ダイオー
ドをソース・ドレイン間に挿入することができ、サージ
などが印加されても、保護ダイオードを介して逃がすこ
とができ、安定したトレンチ構造のＭＯＳＦＥＴにな
る。
【００１８】前記保護ダイオードの最外周の層とコンタ
クトしてゲート配線が設けられ、該ゲート配線が部分的
に前記保護ダイオードを跨いで前記セル領域周囲の前記
ゲートパッドと接続されるようにゲート接続部が形成さ
れ、該ゲート接続部と前記ソース配線の前記最内周の層
とコンタクトするソース接続部とが、平面的に交互に形
成されることにより、セル領域周囲にゲート配線を形成
しなくても、チップ外周の保護ダイオードに接続するゲ
ート配線によりセル全体のゲート電極に信号伝達を行う
ことができる。
【００１９】前記セル領域の最外周に前記半導体層と異
なる導電形の拡散領域が形成され、前記保護ダイオード
の最内周の層にコンタクトされる前記ソース配線が、該
拡散領域にもコンタクトされることにより、空乏層がそ
の拡散領域の外側まで延び、破損しやすいセル領域最外
周のセルを保護することができる。
【００２０】前記セル領域の内部または外周に設けられ
るゲートパッドが、断続的に分断され、該ゲートパッド
が設けられない部分には前記凹部が形成されないで、前
記半導体層表面に該半導体層と異なる導電形からなる拡
散領域が形成され、該拡散領域により、前記トランジス
タセルの各々に形成されるチャネル拡散領域と半導体層
との間に形成される空乏層が半導体チップの外周側に延
ばされていることにより、ゲートパッド形成のために凹
部が形成され、チャネル拡散領域と同じ導電形からなる
浅い拡散領域がつぶされても、たとえばトランジスタセ
ルのチャネル拡散領域やソース領域の横側は、ゲート電
極を介してウェル領域が半導体チップの端部側まで形成
されるため、チャネル拡散領域と半導体層との間に形成
される空乏層を半導体チップの端部側まで延ばすことが
でき、耐圧を向上させることができる。一方、ゲートパ
ッドはゲート電極が直線状に延びる部分に形成されるこ
とにより、ゲート電極と連続して凹部内に形成されてお
り、その上にコンタクトされるゲート配線と接続され、
ゲート電極への信号伝達には何ら支障を来さない。
【００２１】前記セル領域の内部または外周に設けられ
るゲートパッドの下側に、前記トランジスタセルのチャ
ネル拡散領域より深く、該チャネル拡散領域と同じ導電
形からなる拡散領域が形成されることにより、ゲートパ
ッドが凹部内に形成されても、その凹部の下にウェル領
域が形成され、空乏層を半導体チップの端部側まで延ば
すことができる。
【００２２】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置について説明をする。本発明による半導
体装置は、図１にその一実施形態であるＭＯＳＦＥＴの
一部の断面説明図が示されるように、半導体層１に凹溝
１１が形成され、その凹溝１１内にゲート酸化膜４が形
成され、その凹溝１１内にポリシリコンなどからなるゲ
ート電極５が設けられるトレンチ構造のトランジスタセ
ルがマトリクス状に配列されたセル領域１０を有してい
る。そして、金属膜からなるゲート配線９とコンタクト
するため、ゲート電極５と連続してゲートパッド５ａが
設けられているが、そのゲートパッド５ａが凹溝１１と
同時に設けられる凹部１２内に形成されている。
【００２３】半導体層１は、たとえばシリコンからなり
不純物濃度の大きいｎ+形半導体基板１ａに１０μｍ程
度の厚さにエピタキシャル成長されたシリコンからなる
ｎ形半導体層で、その表面にボロンなどからなるｐ形不
純物が拡散され、さらにリンなどからなるｎ形不純物を
拡散することにより、ｐ形のチャネル拡散領域２が１μ
ｍ程度の厚さで形成され、その表面にマスクを形成して
ｎ形不純物を拡散することにより、ｎ+形のソース領域
３が０.５μｍ程度の厚さに分離して形成されている。
このチャネル拡散領域２およびソース領域３の形成は、
後述する凹溝１１およびゲート電極５を形成した後に拡
散により形成することもできる。
【００２４】そして、図１（ｂ）にソース電極を設ける
前の斜視説明図が示されるように、ピッチＡが０.７〜
５μｍ程度の間隔で格子状に０.３５〜１.０μｍ幅
（Ｅ）程度で、１.５μｍ程度の深さに凹溝１１が形成
され、その凹溝１１内にゲート酸化膜４を介してポリシ
リコンなどからなるゲート電極５が形成されている。
【００２５】ゲート電極５は、たとえばポリシリコンが
全面に堆積された後にエッチバックすることにより凹溝
１１内以外の部分のポリシリコン膜が除去されることに
より、凹溝１１内のみに形成されている。本発明では、
このゲート電極５を形成するための凹溝１１と同時にＡ
ｌなどからなるゲート配線９と接続するためのゲートパ
ッド５ａを形成する部分にも凹部１２を形成しておき、
ポリシリコン膜も残存させて凹部１２内にゲートパッド
５ａが形成されている。
【００２６】ゲートパッド５ａは、たとえば図１（ｃ）
にチップの平面説明図が示されるように、セル領域１０
（セル領域１０の表面は殆どソース配線７で覆われる）
の周囲、および必要に応じてセル領域１０内にゲートフ
ィンガとして形成され、ワイヤボンディング部９ａと連
続して形成されるＡｌなどからなるゲート配線９とコン
タクトできるように、およそ２０μｍ幅程度に形成され
る。これは、ゲート電極５とするポリシリコン膜だけで
は、その抵抗成分が大きく、ワイヤボンディング部９ａ
から離れたトランジスタセルでは、信号の伝達が充分に
行えなくなるため、金属膜からなるゲート配線により遠
いセルにも直接接続するためである。
【００２７】図１に示される例では、そのゲートパッド
５ａよりさらに外周側に後述する保護ダイオードがリン
グ状に形成され、ゲート配線９はその保護ダイオードの
最外層と接続するようにチップの端部側にリング状に形
成され、ゲートパッド５ａとはゲート配線９を部分的に
内周側に食い込ませた接続部９ｂによりコンタクトさせ
る構造になっている。すなわち、保護ダイオードの最内
周層にはソース配線が接続されるため、ソース配線の接
続部７ｂと交互に噛み合うように形成されている。この
接続部９ｂと７ｂの噛み合いは、チップの全周に亘って
形成されているが、図１（ｃ）では、一部のみを示し、
後は一点鎖線で省略してある。
【００２８】従来は、このゲートパッド５ａは半導体層
表面にゲート酸化膜４と同時に形成される酸化膜４ａを
介して形成されていたが、前述のように、ゲートパッド
５ａに隣接する凹溝１１内のゲート電極５とゲートパッ
ド５ａとの接続部が凹溝１１の角部を通り、薄いゲート
酸化膜４が角部ではさらに薄くなるため、その耐圧がも
たないという問題が生じていた。しかし、本発明では、
ゲートパッド５ａが凹溝１１と同じ深さに形成された凹
部１２内に形成されている。その結果、ゲート電極５と
ゲートパッド５ａとの接続部は凹溝内を通って接続し、
ゲート溝１１の角部を経由する必要がないため、ゲート
耐圧を充分に向上させることができる。なお、このゲー
トパッド５ａの形成法については後述する。図１（ｃ）
において、７ａはソース配線のワイヤボンディング部
で、Ａ-Ａ線断面が図１（ａ）に、III-III線断面が図４
にそれぞれ示されている。
【００２９】図１に示される例では、このゲート電極５
およびゲートパッド部５ａが形成された表面には、ＣＶ
Ｄ法などによりＳｉＯ2などの絶縁膜６が設けられ、パ
ターニングをしてコンタクト孔が形成され、その表面に
ソース配線７とするためのＡｌなどからなる金属膜を３
μｍ程度の厚さ成膜されている。コンタクト孔は、前述
のソース領域２の分離部に形成され、その間に露出する
チャネル拡散領域２とソース領域３の両方にオーミック
コンタクトするように形成されている。
【００３０】つぎに、このＭＯＳＦＥＴの製造方法につ
いて、図２を参照しながら説明をする。まず図２（ａ）
に示されるように、ｎ+形半導体基板１ａ上にｎ形半導
体層１を１０μｍ程度エピタキシャル成長する。そし
て、その表面にＣＶＤ法などにより図示しないＳｉＯ2
膜を０.５μｍ程度成膜し、パターニングすることによ
り、ゲート電極の形成場所を格子状に、さらにゲートパ
ッド５ａの形成場所をそれぞれ露出させる。そして、Ｒ
ＩＥなどのドライエッチングにより１.５μｍ程度の深
さの凹溝１１および凹部１２を形成する。その後、水蒸
気の雰囲気下で、９００〜１０００℃程度、３０分程度
の熱処理を行うことにより、凹溝１１内表面にゲート酸
化膜４、凹部１２表面に酸化膜４ａを同時に形成する。
【００３１】その後、図２（ｂ）に示されるように、全
面にポリシリコンを堆積して凹溝１１内および凹部１２
内にポリシリコンを埋め込む。完全に凹溝１１内に埋め
込むため、凹溝１１深さの２倍程度の厚さに堆積され、
ポリシリコン膜１３が形成される。その後、凹部１２内
の表面のみに、レジストなどからなるマスク１４を形成
し、半導体層１表面のポリシリコン膜１３を半分ほどの
厚さだけ、ＲＩＥ法によりエッチバックを行う。その
後、マスク１４を除去し、さらにエッチバックを続ける
ことにより、半導体層１表面のポリシリコン膜１３は完
全にエッチングされてゲート酸化膜４が露出し、エッチ
ングが止まる。その結果、図２（ｃ）に示されるよう
に、凹溝１１内および凹部１２内のみにポリシリコン膜
が残存し、ゲート電極５およびゲートパッド５ａが凹溝
１１および凹部１２内に形成される。この場合、等方性
のエッチャントを使用すると、さらに形状の平坦化を図
ることができる。
【００３２】その後、図２（ｃ）に示されるように、ボ
ロンなどのｐ形不純物を拡散しｐ形のチャネル拡散領域
２を形成し、ついで、図示しないマスクを形成して、リ
ンなどのｎ形不純物を拡散してｎ+形のソース領域３を
形成する。このチャネル拡散領域２の深さは、表面から
０.５〜１μｍ程度になるように、また、ソース領域３
は０.３〜０.５μｍ程度になるようにそれぞれの拡散が
なされる。なお、セル領域の最外周には、ｎ形不純物を
拡散しないで、ｐ形の拡散領域２ａのみとする。そし
て、表面にＳｉＯ2などからなる絶縁膜６をＣＶＤ法な
どにより全面に設け、ソース領域３およびゲートパッド
５ａが露出するようにコンタクト孔を開け、たとえばス
パッタリング法によりＡｌを３μｍ程度の厚さに全面に
堆積し、ソース配線７を形成する。その後、半導体基板
１ａの裏面に、Ｔｉなどの金属をスパッタリングなどに
より１μｍ程度成膜して、ドレイン電極８を形成するこ
とにより、図１（ａ）に示されるトレンチ構造のＭＯＳ
ＦＥＴが得られる。
【００３３】なお、図２に示される例では、凹溝１１お
よび凹部１２を形成してゲート酸化膜４およびゲート電
極５などを形成してから、チャネル拡散領域２およびソ
ース領域３用の拡散をしたが、半導体層１をエピタキシ
ャル成長した後に、全面にチャネル拡散領域２およびソ
ース領域３を形成してから、凹溝１１などを形成して、
ゲート電極５などを形成してもよい。また、半導体基板
１ａおよび成長する半導体層としてシリコンを用いた
が、ＳｉＣを用いることにより、より一層直列抵抗を下
げることができ、オン抵抗を下げることができ、大電流
化に適している。
【００３４】図１および図２に示される例では、チャネ
ル拡散領域２の表面側にソース領域３を分離して形成
し、ソース配線７をチャネル拡散領域２とソース領域３
の両方にオーミックコンタクトするように形成したが、
たとえば図３に図１（ａ）と同様の断面説明図が示され
るように、ソース領域３を分離して形成しないで、チャ
ネル拡散領域２の表面全面に形成し、その表面からソー
ス配線７の金属をスパイクさせることにより、合金層７
ａを形成し、ソース領域３とチャネル拡散領域２の両方
にオーミックコンタクトをとるようにすることもでき
る。このような構造にすればセルのピッチが小さくな
り、セル数を増やすことができて、大電流化が可能とな
るため好ましい。
【００３５】この合金層７ａは、前述のソース配線７と
するＡｌなどの金属膜を形成した後に、たとえばＮ2の
雰囲気下で、４００℃程度、３０分程度の熱処理を行う
ことにより、ソース配線７とソース領域３との界面にお
けるＳｉがＡｌに拡散することにより、ＡｌとＳｉとの
合金化が半導体層の内部に進んでスパイクし、図３に示
されるように先端が尖った形状で形成される。この合金
層７ａは、熱処理の温度および時間により、その内部へ
のスパイク深さが変るため、チャネル拡散領域２内に入
り込んでオーミックコンタクトが得られると共に、チャ
ネル拡散領域２を突き抜けて半導体層１に達しないよう
に熱処理の条件を制御する必要がある。
【００３６】すなわち、本発明者らは、絶縁ゲート型半
導体装置のオン抵抗を小さくして、小さなチップサイズ
で大きな電流を得ることができる半導体装置を得るため
鋭意検討を重ねた結果、半導体層表面に設けられる金属
膜がスパイクにより半導体層中に入り込む量は、成膜す
る金属膜の厚さおよび熱処理などの条件を制御すること
により、コントロールすることができ、その制御により
図３に示されるように、ソース領域３およびチャネル拡
散領域２のみにオーミックコンタクトをさせることがで
き、しかもチャネル拡散領域２を突き抜けないようにす
ることができることを見出し、セルサイズを極限まで小
さくし得ることを見出した。
【００３７】この合金層の深さ、すなわち、いわゆるス
パイクの深さは、熱処理の温度を高く、または熱処理の
時間を長くすることにより深くなり、非常に精度よく制
御できた。たとえばＳｉに対してＡｌ膜を設ける場合、
３００℃程度から合金化は始まるが、４００℃程度で行
うのが最も効率的で、しかも精度よくスパイクの深さを
制御することができた。たとえば４００℃程度で３０分
程度の熱処理を行うことにより、０.６〜０.８μｍ程度
の深さだけスパイクし、前述の０.５μｍ程度のソース
領域３と、１μｍ程度のチャネル拡散領域２の拡散深さ
であれば、この条件で合金化処理を行うことにより、両
層にオーミックコンタクトを採りながら、チャネル拡散
領域２を突き抜ける虞れは全然生じない。その結果、前
述のように、チャネル拡散領域２とソース領域３とが縦
方向に重なる部分を形成しておくことにより、その表面
からＡｌなどの金属をスパイクさせれば、両層と直接オ
ーミックコンタクトをさせることができた。
【００３８】図１および図３に示されるように本発明で
は、ゲートパッド５ａ部が凹部１２内に形成されている
ことに特徴がある。すなわち、ゲート電極５およびゲー
トパッド５ａが凹溝１１と凹部１２内で連続しているた
め、その途中に凹溝１１から半導体層表面に立ち上がる
ような段差が形成されず、凹溝上面の角部を経由しない
で形成されている。その結果、ゲート酸化膜のような薄
い酸化膜を介してゲートパッド５ａが形成されていて
も、酸化膜が形成され難い凹溝の角部を通らないため、
確実に酸化膜が形成されており、充分にゲート耐圧を得
ることができる。
【００３９】図１および図３に示される例では、セル領
域１０およびゲートパッド５ａ部の部分のみが示されて
いるが、サージなどに対する保護のため、ゲート・ソー
ス間に双方向のツェナーダイオードのような保護ダイオ
ードが挿入されることが好ましい。この保護ダイオード
部分が図４に示されている。
【００４０】保護ダイオード１５は、セル領域１０（図
１（ｃ）参照）上には設けられないが、セル領域１０
（ソース配線９が形成された領域）の外周側に形成され
る。図４に示される例では、各トランジスタセル部での
空乏層をできるだけセル領域から離れた部分で終端させ
るように、半導体チップの外周部の全周にフィールド部
が設けられており、そのフィールド部のＳｉＯ2などか
らなる絶縁膜（フィールド酸化膜）６上に、たとえばポ
リシリコン膜によりリング状に形成されている。図４
は、図１（ｃ）のIII-III断面図に相当する。このポリ
シリコン膜は、図４に示される例では、ゲート電極５や
ゲートパッド５ａを形成し、絶縁膜６を設けた後に、改
めてポリシリコン膜を成膜して形成しているが、ゲート
電極５やゲートパッド５ａを形成するのと同時に成膜さ
れてもよい。このポリシリコン膜がパターニングされる
と共に、不純物を導入してｎ形層１５ａとｐ形層１５ｂ
とが交互に配列され、ｐｎ接合部が横方向に複数組直列
に形成されている。
【００４１】前述のポリシリコン膜は、たとえば０.５
μｍ程度の厚さに成膜され、たとえば４μｍ程度の幅で
ｎ形層１５ａと、ｐ形層１５ｂが交互にリング状に形成
されることにより構成されている。このｎ形層１５ａお
よびｐ形層１５ｂの不純物濃度は、たとえばそれぞれ５
×１０20ｃｍ-3、７×１０17ｃｍ-3程度に形成され、こ
の不純物濃度とｐｎ接合の数により、所望のブレークダ
ウン電圧が得られるように設定される。ｎ形層１５ａ
と、ｐ形層１５ｂとにより保護ダイオード１５を形成す
る方法は、たとえばポリシリコン膜にｐ形ドーパントが
全面にドーピングされた後に、パターニングによりリン
グ状にｎ形ドーパントが、前述の不純物濃度になるよう
にドーピングされることにより、ｎ形層１５ａとｐ形層
１５ｂとが平面的に交互に繰り返されるようにドーピン
グされて、双方向のツェナーダイオードが形成される。
【００４２】この保護ダイオード１５のブレークダウン
電圧は、前述のように、その不純物濃度を調整すること
により、ある程度は調整することができ、通常は１個の
ダイオードで５〜１０Ｖ程度になるようにその不純物濃
度が設定されている。そして、たとえば３〜４個程度の
ｐｎ接合部を形成して２０〜３０Ｖ程度でブレークダウ
ンするような保護ダイオード１５が形成される。
【００４３】図４に示される例では、この保護ダイオー
ド１５の最外周のｎ形層１５ｄには、ゲート配線９がコ
ンタクトされ、その最内周の層１５ｃには、ソース配線
７がコンタクトされている。そのため、前述の図１でも
少し触れたようように、ゲート配線９は、ゲートパッド
５ａより外周側にあり、ゲート配線９とゲートパッド５
ａとをコンタクトするため、図５に保護ダイオード１５
とゲート配線９およびソース配線７との接続構造を説明
する一部の平面説明図が示されるように、ソース配線７
の保護ダイオード１５との接続部７ｂと、ゲート配線９
のゲートパッド５ａとの接続部９ｂとが交互に保護ダイ
オード１５側に食い込んで形成され、クシ歯が噛み合う
ように形成されている。その結果、ゲート配線９が、保
護ダイオード１５の最外周の層とコンタクトを取りなが
ら、ゲートパッドともコンタクトされている。なお、図
５において、III-III線断面が図４の断面図である。
【００４４】このように、保護ダイオード１５の両端部
を直接金属膜からなるゲート配線およびソース配線とコ
ンタクトさせることにより、非常に直列抵抗を小さくし
ながら内蔵することができるため、サージなどが入って
も直ちに開放することができ、保護ダイオードとして充
分に機能させることができる。すなわち、半導体層の高
濃度領域などを介して保護ダイオードを接続すると、高
濃度領域といえどもその抵抗成分があるため、サージに
よる電流を流すのに時間がかかり、その間にトランジス
タセルが破壊する場合が多いが、金属膜からなる配線に
より直接接続されることにより、低抵抗で保護ダイオー
ドが挿入されるため、サージを直ちに開放させることが
できる。
【００４５】図１および図４に示され、前述したよう
に、セル領域１０の一番外周側（チップ外周部にリング
状に設けられるゲートパッド５ａ側）には、トランジス
タセルを形成しない（ｎ形不純物を拡散しない）で、ボ
ディ領域と同じｐ形の拡散領域２ａのみを形成してお
き、その拡散領域２ａにもソース配線７をコンタクトさ
せておくことにより、空乏層の曲率をかせぐことがで
き、電界集中を避けることができるため、より一層耐圧
が向上する。すなわち、トランジスタセルの半導体層と
の間に形成される空乏層がこのｐ形ウェルより外側に延
び、半導体チップの端部側まで延ばすことができるた
め、耐圧を大きくすることができる。
【００４６】図６は、前述のようにゲートパッド５ａが
凹部１２内に形成されることによるセル領域からの空乏
層の広がりが阻止されるのを防止するための構造例であ
る。すなわち、前述のｐ形チャネル拡散領域２やｐ形拡
散領域２ａが凹溝１１や凹部１２より浅く形成されてい
るため、凹部１２がセル領域の外周に（ゲートフィンが
がある場合にはその該当部分も）連続して設けられると
空乏層がその凹部１２で終了してしまい、チップの外周
端まで延ばすことができず、耐圧が低下する。そこで、
図６（ａ）に斜視図で、（ｂ）にゲート電極５およびゲ
ートパッド５ａの部分を斜線で示した平面説明図で、
（ｃ）に（ｂ）のＣ-Ｃ線断面がそれぞれ示されるよう
に、ゲートパッド５ａをセル領域１０の外周に連続して
形成しないで、ゲート電極５との接続部にはゲートパッ
ド５ａを形成しながら、ｐ形拡散領域（ウェル）２ａの
隣接部には凹部が形成されないで、ｐ形拡散領域（ウェ
ル）２ａがそのままチップ端部側に延びるように形成さ
れている。
【００４７】このように形成されることにより、ゲート
パッド５ａを凹部１２内に形成し、ｐ形拡散領域２ａが
浅くても、ｐｎ接合の空乏層は、セル領域１０からゲー
トパッド５ａの部分も連続して延び、チップ端部側のフ
ィールド部分まで空乏層を延ばすことができ、耐圧を充
分に向上させることができる。なお、ゲートパッドがこ
のように分断されていても、その上にゲート配線９がコ
ンタクトされ、ゲート配線９がチップの周囲に連続して
形成されるため、何ら問題は生じない。
【００４８】図７は、ゲートパッド５ａが凹部１２内に
形成されることによるセル領域１０からの空乏層の広が
りが阻止されるのを防止するための他の構造例を示す図
である。すなわち、この例は、ゲートパッド５ａをセル
領域１０の外周部に（ゲートフィンががある場合はセル
領域内部の該当領域も）連続して形成し、そのゲートパ
ッド５ａを形成するための凹部１２の部分のみに、さら
にｐ形拡散を行い拡散領域（ｐ形ウェル）を深く形成し
たものである。この深い拡散領域２ｂを形成するには、
たとえば前述の凹溝と共にゲートパッドを形成する凹部
１２をエッチングにより形成した後に、凹部１２以外の
ところをレジストなどのマスクで覆い、イオン注入によ
りｐ形不純物を導入して拡散することにより、凹部１２
の下側のみに深いｐ形拡散領域２ｂを形成することがで
きる。なお、図７において、図１と同じ部分には同じ符
号を付してその説明を省略する。
【００４９】このようにすることにより、ｐｎ接合によ
る空乏層１６はセル領域からゲートパッド部の下を潜っ
てチップ端部のフィールド部分まで延ばすことができ
る。しかも、このような構造にすれば、セル領域周囲の
ゲートパッドを途切れることなく連続して形成すること
ができるので、そのゲートパッドに前述の保護ダイオー
ドを形成することもできる。
【００５０】前述の各例は、縦型ＭＯＳＦＥＴの例であ
ったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトラ
ンジスタが作り込まれる絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）など、トレンチ構造のパワーデバイ
ス全てに適用することができる。
【００５１】
【発明の効果】本発明によれば、トレンチ構造のＭＯＳ
ＦＥＴにおいて、ゲートパッドもゲート電極のトレンチ
と同様の凹部内に形成されているため、ゲート電極とゲ
ートパッドとの接続部が凹溝および凹部内で連続し、凹
溝から半導体基板表面に這い上がる段差が形成されな
い。そのため、ゲート電極とゲートパッドとの接続部が
凹溝角部のゲート酸化膜上を通ることがなく、ゲートの
耐圧を非常に向上させることができる。その結果、トレ
ンチ構造のＭＯＳＦＥＴに致命的なゲート耐圧の弱点を
克服することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の一実施形態であるト
レンチ構造の縦型ＭＯＳＦＥＴを示す断面、斜視、およ
び平面の説明図である。
【図２】図１に示されるＭＯＳＦＥＴの製造工程を示す
断面説明図である。
【図３】図１に示されるＭＯＳＦＥＴのセル部の他の構
成例を示す断面説明図である。
【図４】図１に示されるＭＯＳＦＥＴのチップ周縁部に
設けられる保護ダイオードを示す断面説明図である。
【図５】図４の保護ダイオードとソース配線およびゲー
ト配線との接続部を示す平面説明図である。
【図６】本発明によるゲートパッド構造の他の実施形態
を示す断面説明図である。
【図７】ゲートパッドを凹部内に形成しながら、セル領
域の空乏層をチップ端部まで延ばす例の断面説明図であ
る。
【図８】従来のトレンチ構造によるＭＯＳＦＥＴの構造
を示す説明図である。
【符号の説明】
１ 半導体層 ２ チャネル拡散領域 ３ ソース領域 ４ ゲート酸化膜 ５ ゲート電極 ５ａ ゲートパッド ７ ソース配線 ７ａ 合金層 ９ ゲート配線 １１ 凹溝 １２ 凹部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｆ 29/41 29/44 Ｃ (72)発明者 高田 裕貴 京都市右京区西院溝崎町21番地 ローム株 式会社内 Ｆターム(参考） 4M104 AA01 AA03 BB01 BB02 CC01 DD78 FF01 FF28 GG09 GG18

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体層に形成される凹溝内にゲート酸
    化膜を介してゲート電極が設けられるトレンチ構造のト
    ランジスタセルがマトリクス状に配列されたセル領域を
    有する半導体装置であって、金属膜からなるゲート配線
    とコンタクトするため、前記ゲート電極と連続して形成
    されるゲートパッド部が、前記凹溝と同時に設けられる
    凹部内に形成されてなる半導体装置。
  2. 【請求項２】 前記トレンチ構造のトランジスタセルの
    それぞれが、前記ゲート電極周囲の前記半導体層表面側
    に、該半導体層と異なる導電形のチャネル拡散領域およ
    び該半導体層と同じ導電形のソース領域が順次縦方向に
    設けられ、該ソース領域の表面に金属膜からなるソース
    配線が直接設けられ、該ソース配線の金属が前記ソース
    領域およびチャネル拡散領域にスパイクすることにより
    オーミックコンタクトが得られる合金層が形成される構
    造である請求項１記載の半導体装置。
  3. 【請求項３】 前記セル領域より外周側の絶縁膜上にリ
    ング状のｐ形層とｎ形層とが平面的に交互に設けられる
    ことにより双方向の保護ダイオードが形成され、かつ、
    前記ｐ形層またはｎ形層の最内周および最外周の層にリ
    ング状にコンタクトする金属膜がそれぞれ設けられ、該
    リング状にコンタクトする金属膜のそれぞれが金属膜か
    らなるソース配線およびゲート配線のいずれかと連続的
    に形成されてなる請求項１または２記載の半導体装置。
  4. 【請求項４】 前記保護ダイオードの最外周の層とコン
    タクトしてゲート配線が設けられ、該ゲート配線が部分
    的に前記保護ダイオードを跨いで前記セル領域周囲の前
    記ゲートパッドと接続されるようにゲート接続部が形成
    され、該ゲート接続部と前記ソース配線の前記最内周の
    層とコンタクトするソース接続部とが、平面的に交互に
    形成されてなる請求項３記載の半導体装置。
  5. 【請求項５】 前記セル領域の最外周に前記半導体層と
    異なる導電形の拡散領域が形成され、前記保護ダイオー
    ドの最内周の層にコンタクトされる前記ソース配線が、
    該拡散領域にもコンタクトされてなる請求項３または４
    記載の半導体装置。
  6. 【請求項６】 前記セル領域の内部または外周に設けら
    れるゲートパッドが、断続的に分断され、該ゲートパッ
    ドが設けられない部分には前記凹部が形成されないで、
    前記半導体層表面に該半導体層と異なる導電形からなる
    拡散領域が形成され、該拡散領域により、前記トランジ
    スタセルの各々に形成されるチャネル拡散領域と半導体
    層との間に形成される空乏層が半導体チップの外周側に
    延ばされてなる請求項１記載の半導体装置。
  7. 【請求項７】 前記セル領域の内部または外周に設けら
    れるゲートパッドの下側に、前記トランジスタセルのチ
    ャネル拡散領域より深く、該チャネル拡散領域と同じ導
    電形からなる拡散領域が形成されてなる請求項１記載の
    半導体装置。
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