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JP2002368121A - 電力用半導体装置 - Google Patents

電力用半導体装置

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JP2002368121A
JP2002368121A JP2001167561A JP2001167561A JP2002368121A JP 2002368121 A JP2002368121 A JP 2002368121A JP 2001167561 A JP2001167561 A JP 2001167561A JP 2001167561 A JP2001167561 A JP 2001167561A JP 2002368121 A JP2002368121 A JP 2002368121A
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low
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semiconductor device
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光造 坂本
Eiji Yanokura
栄二 矢ノ倉
Masaki Shiraishi
正樹 白石
Takayuki Iwasaki
貴之 岩崎
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】横形パワーＭＯＳＦＥＴのチップ面積当たりの
オン抵抗を低減する。 【解決手段】本発明の横形パワーＭＯＳＦＥＴは、外部
ソース電極と接続してある低抵抗ｐ型半導体基板上のｐ
型半導体領域の中の半導体表面から前記ｐ型半導体領域
までを貫通する低抵抗打抜き導電領域を設け、この低抵
抗打抜き導電領域で挟まれる半導体領域にドレイン電極
と電気的に接続される２個以上のｎ型ドレイン領域を形
成し、アクティブ領域上の外部ドレイン領域を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高周波対応の電力用
半導体装置に関し、特に高周波対応のパワーＭＯＳＦＥ
Ｔの低オン抵抗化並びにこれを用いた電源回路システム
に関する。
【０００２】
【従来の技術】従来、パソコンやＶＲＭ等のＤＣ／ＤＣ
電源回路には低オン抵抗性に優れている縦形パワーＭＯ
ＳＦＥＴが主に使用されていたが、電源回路の高周波化
に伴い、電源効率向上のために従来から求められていた
パワーＭＯＳＦＥＴの低オン抵抗性のみならず、帰還容
量の低減も求められるようになってきた。例えば、Buck
型電源回路の場合には上側パワーＭＯＳＦＥＴのスイッ
チング損失を低減するため、帰還容量を低減する事が高
効率化に必要である。
【０００３】帰還容量を低減できる構造としては横形パ
ワーＭＯＳＦＥＴがあるが、チップ面積当たりのオン抵
抗低減が難しいという問題がある。特に基板をソース電
極とする横形パワーＭＯＳＦＥＴの場合には半導体裏面
と半導体表面を低抵抗に接続する低抵抗打抜き拡散層の
面積が大きいため、さらにチップ面積当たりのオン抵抗
低減が難しい。
【０００４】横形パワーＭＯＳＦＥＴにおいてチップ面
積当たりのオン抵抗を低減する方法としては前述の低抵
抗打抜き拡散層を低抵抗ソース基板と半導体表面間の電
流経路として働くｐ型打抜き拡散層部をソース層から分
離し、所要の抵抗値に相当する面積に成形し、金属配線
によって接続する方法が特開平６−２３２３９６号公報
に開示されている。
【０００５】
【発明が解決しようとする課題】前記特開平６−２３２
３９６号公報ではチップ面積当たりのオン抵抗低減のた
めｐ型打抜き拡散層部を低減することに着目はしている
ものの、ソース層からｐ型打抜き拡散層部を取り除いた
場合の具体的な電極配線構造を含む平面構造と断面構造
に関する好適な具体的な提案はなされてなかった。この
ため、必ずしもオン抵抗低減は図れないという問題があ
った。また、ドレイン耐圧仕様が３０Ｖ程度以下の従来
パワートランジスタの寄生抵抗低減方法や実装方法は十
分検討されてなかった。
【０００６】さらにパワーＭＯＳＦＥＴの寄生ダイオー
ド動作を防止して電源回路等の効率を向上するために接
続するショットキーダイオードの有効な接続方法に関し
ては十分検討されてなかった。
【０００７】本発明の目的は、上記の問題を考慮してな
されたものであり、電力用半導体装置の帰還容量とオン
抵抗に関するものであり、本半導体装置が使用される回
路の効率を向上する方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の概
要を列挙すると以下の通りである。 （１）横型パワーＭＯＳＦＥＴの低抵抗の打抜き拡散層
３の間に２個以上のドレイン領域を設けるマルチドレイ
ン型素子にした。 （２）マルチドレイン横型パワーＭＯＳＦＥＴを実現す
るため第１電極層１２ａの平面レイアウトを新規にし
た。 （３）アクティブ領域上にドレインパッドを設けた横型
パワーＭＯＳＦＥＴである。 （４）低抵抗な打抜き導電領域は低抵抗ｐ型半導体領域
または平面サイズが小さいシリコン溝を形成し、細長い
多結晶シリコン層または金属層を埋め込む。 （５）主要アクティブ領域上を覆うようにリードを外部
端子領域とをバンプ電極または導電性接着剤を通じて電
気的に接続する。特にパワートランジスタとショットキ
ダイオードとを並列接続する手段としては隣接配置して
接続する。 （６）トランジスタの接続はバンプを介して縦積みにす
る。 （７）パワートランジスタと同一チップ上にプリドライ
バ用トランジスタを設ける。 （８）パワートランジスタのチップの入力と制御用ＩＣ
の出力端子を外部ゲート端子または外部入力端子にてバ
ンプを利用しリード線で接続する。 （９）低抵抗半導体基板の厚さ方向の抵抗が下がるよう
に前記低抵抗半導体基板の少なくとも一部に金属または
金属化合物を埋め込む。 （１０）耐圧１００Ｖ以下のパワートランジスタで低抵
抗な半導体基板の厚さを６０μｍ以下にする。
【０００９】本発明の半導体装置によれば、パワートラ
ンジスタ等の電力用半導体装置を低損失，低容量化で
き、さらに寄生インピーダンスによる悪影響を低減でき
る。また、本発明のパワートランジスタを使用して電源
回路の効率を向上できる。
【００１０】
【発明の実施の形態】以下、本発明に係る電源装置につ
いて添付図面を参照しながら以下詳細に説明する。
【００１１】＜実施例１＞図１は本実施例の電力用半導
体装置の断面図、図２は平面図、図３は平面図２のａ−
ａ断面図とｂ−ｂ断面図である。図１から図３に示すよ
うに、裏面電極１７と接続してある低抵抗基板であるｐ
型半導体基板１上に、ｐ型半導体基板１より高い抵抗の
ｐ型エピタキシャル層２ａを有し、ｐ型エピタキシャル
層２の中には半導体表面からｐ型半導体基板１まで貫通
する低抵抗打抜き拡散層３を有し、低抵抗打抜き拡散層
３で挟まれるｐ型エピタキシャル層２ａには低抵抗打抜
き拡散層３と隣接して形成されるｎ型ソース領域８ａと
低抵抗打抜き拡散層３と離れて形成されたｎ型ソース領
域８ｃとを設けてある。また符号８ｂはｎ型ドレイン領
域である。
【００１２】図２や図３（ｂ）に示すように、低抵抗打
抜き拡散層３と離れて形成されるｎ型ソース領域８ｃは
タングステンプラグ１１と第１電極層１２ａを介して低
抵抗打抜き拡散層３と接続されている。ｎ型ドレイン領
域８ｂはタングステンプラグ１１と第１電極層１２ｂを
介して第２電極層１４ａと接続してあり、保護膜１５で
被覆してない第２電極層１４ａ部、すなわち１６ａが外
部ドレイン電極として働く電極パッドである。ここで、
電極パッド１６ｃはトランジスタ動作するゲート電極６
ａが配置されているアクティブ領域上に絶縁層１０を介
して形成されている。
【００１３】従来技術の横型パワートランジスタではｎ
型ドレイン領域８ｂ上の第１電極層１２ｂとゲート電極
６ａをアクティブ領域の外まで延ばして配線し、アクテ
ィブ領域の外にドレイン電極パッドとゲート電極パッド
を設けていた。このため、ドレイン電極である第１電極
層１２ａが細長く伸びるためにドレイン抵抗が増加し、
さらにドレインパッド領域のスペースによりアクティブ
領域が小さくなった。これに対し、本実施例ではドレイ
ン抵抗の低減が図れる。
【００１４】ところで、横型トランジスタ構造はドレイ
ン・ゲート間の容量が小さいが、通常低抵抗打抜き拡散
層３を拡散工程で形成するため縦方向のみならず横方向
の拡散も進むため単位面積あたりのオン抵抗が低減しに
くい問題があった。
【００１５】本実施例では上述の低抵抗打抜き拡散層３
と離れて形成されるｎ型ソース領域８ｃからのソース電
極である第１電極層１２ａへの新しい配線方法により、
従来技術では低抵抗打抜き拡散層３の間にはｎ型ドレイ
ン領域８ｂが１個しか配置されなかったのに対し、２個
配置することが可能となった。また、従来技術では低抵
抗打抜き拡散層３の間にソース領域は２個配置される
が、本実施例では３個配置（低抵抗打抜き拡散層３と隣
接して設けないソース拡散領域は１個が増加）できる。
このため、単位面積あたりのＭＯＳＦＥＴのゲート幅が
長くなりオン抵抗が低減できる。なお、本実施例では低
抵抗打抜き拡散層３の間にソース領域は３個、ドレイン
領域は２個形成する場合を示したが、同様にソース領域
は５個、ドレイン領域は３個とすることや、さらに多数
のソース領域とドレイン領域を配置することも可能であ
る。
【００１６】本実施例では低抵抗打抜き拡散層３の間に
設けるソース領域は３個（低抵抗打抜き拡散層３を隣接
して設けないソース拡散領域は１個）の場合を示してあ
るが、低抵抗打抜き拡散層３を隣接して設けないｎ型ソ
ース領域８ｃの数が多くなるとチャネル抵抗は増加する
ものの、低抵抗打抜き拡散層３やｎ型ドレイン領域８ｂ
(図２の奥行き方向に電流が流れる)の抵抗性分やソース
の第１電極層１２ａの抵抗成分が増加する。このためド
レイン耐圧が３０Ｖ〜４０Ｖ程度以下の場合には、通常
は低抵抗打抜き拡散層３を隣接して設けないｎ型ソース
領域８ｃは１個から３個の範囲に単位面積当たりのオン
抵抗の最低値が存在する。
【００１７】ｎ型ドレイン領域８ｂとソース電極とｐ型
領域４ａはｐウエル領域で、しきい値電圧を制御するた
めにｎ型ソース領域８ａ，８ｃとゲート電極層５の下に
形成してある。また１１ａ〜１１ｄはタングステンプラ
グ、第１層電極層１２，絶縁層１３を介して第２電極層
１４が形成してある。
【００１８】本実施例では高いドレイン・ソース間耐圧
を確保するためにｎ型ドレイン領域８ｂと隣接して低濃
度ｎ型半導体領域７を設けてある。
【００１９】なお、本実施例の半導体装置はパワーＭＯ
ＳＦＥＴ遮断するためのｎチャネルＭＯＳＦＥＴ（ゲー
ト電極６ｂ，ソース拡散層８ｄ，ドレイン拡散層８ａ，
低濃度ドレイン拡散層７ｂ）、さらにはｎウエル拡散層
１８と低濃度ｐ型拡散領域をプロセス追加することによ
り、パワーＭＯＳＦＥＴをオンさせるためのｐチャンネ
ルＭＯＳＦＥＴ（ゲート電極６ｃ，ソース拡散層９ｄ，
ドレイン拡散層９ｃ，低濃度ドレイン拡散層１９）やゲ
ート電極６ｄを使ったキャパシタを同一チップに形成す
ることができるという特徴がある。また、キャパシタを
電極パッド16ｂの下に配置することにより占有面積の増
加を防げられる。
【００２０】符号１４ｂは１４ａ，１４ｃと同時に形成
される第２電極層でパワートランジスタからのノイズを
低減するためにパワートランジスタと制御用ＭＯＳＦＥ
Ｔとの間に配置してある。
【００２１】本実施例ではｐ型エピタキシャル層２ａの
場合の横型パワーＭＯＳＦＥＴを例にとり説明したが相
当する半導体層ががｎ型エピタキシャル層の場合の横型
パワーＭＯＳＦＥＴに適用しても同様である。
【００２２】＜実施例２＞図４は本実施例の電力用半導
体装置の回路図である。実施例１の電力用半導体装置は
上アーム用パワーＭＯＳＦＥＴチップ４０１または下ア
ーム用パワーＭＯＳＦＥＴチップ４０２または両方に使
用できる。本実施例の回路は非絶縁型ＤＣ／ＤＣ電源回
路であるＢｕｃｋ型電源回路であって、４８Ｖ〜５Ｖ程
度の入力電圧Ｖｉｎの電圧を下げて５Ｖ〜０.５Ｖ の出
力電圧Ｖｏｕｔを得る回路である。符号３１１はマイク
ロプロセッサ等の負荷、３０９はインダクタンス、310
はキャパシタである。パワーＭＯＳＦＥＴ４０１，４０
２は、パワーMOSFET100,２００を内蔵し、本実施例では
ｎチャネルＭＯＳＦＥＴ１０３，２０３とゲート保護用
の多結晶シリコンダイオード１０７，２０９も内蔵した
場合を示す。
【００２３】外部ドレイン端子は５０１，５０５、外部
ソース端子は５０２，５０６、外部ゲート端子は外部端
子の５０９，５１０であって、パワーＭＯＳＦＥＴ１０
０，２００を遮断するための外部入力端子５０３，５０
７を設けてある。
【００２４】符号４０３は制御ＩＣであり、３０３，３
１４はパワーＭＯＳＦＥＴ１００をオンさせるためのス
イッチ、３１３はパワーＭＯＳＦＥＴ１００をオフさせ
るためのスイッチである。また、３１５，３１７はパワ
ーＭＯＳＦＥＴ２００をオンさせるためのスイッチ、３
１６はパワーＭＯＳＦＥＴ２００をオフさせるためのス
イッチ、３０７はパワーＭＯＳＦＥＴのゲート電圧をＶ
ｉｎ以上に制御するための昇圧回路、３０２，３０１は
ブートストラップ回路用のダイオードとキャパシタであ
る。ここで、上アーム用パワーＭＯＳＦＥＴ１００をオ
ンするためにＶｉｎより高い電源を使用できる場合には
３０２，３０１，３０７は省くことができる。５０９，
５１４，５１５，５１６，５１７は制御用ＩＣ４０３の
外部端子である。
【００２５】上アーム用パワーＭＯＳＦＥＴチップ４０
１に実施例１の横型パワーMOSFETを使用した場合には帰
還容量が小さくオン抵抗も低いため電源の効率が向上で
きる。また下アーム用パワーＭＯＳＦＥＴチップ４０２
に実施例１の横型パワーＭＯＳＦＥＴを使用した場合に
は帰還容量が小さいため、ドレイン電圧が急激に増加し
た場合、すなわちパワーＭＯＳＦＥＴ２００がオフのと
きにパワーMOSFET１００がオンしたとき、ドレイン・ゲ
ート間容量により結合している内部ゲート端子の電圧が
上昇し、パワーＭＯＳＦＥＴを外部回路により遮断しよ
うとしてもオンしてしまうというセルフターンオン誤動
作を防止し、損失を低減できる。なお、制御用ｎチャネ
ルＭＯＳＦＥＴ１０３，２０３が内蔵されていなくとも
高効率化に有効である。
【００２６】さらにｎチャネルＭＯＳＦＥＴ１０３，２
０３をパワーＭＯＳＦＥＴ１００，２００と同一チップ
上に内蔵した場合には寄生ゲートインピーダンスを低減
できるためゲートの駆動周波数が増加しても正確にパワ
ーＭＯＳＦＥＴ１００，200をオフ制御できる。このた
め出力電圧Ｖｏｕｔの安定化と負荷に流れる出力電流の
安定化が図れ、電源の効率が向上する。
【００２７】＜実施例３＞図５は本実施例の電力用半導
体装置の回路図である。実施例１の電力用半導体装置を
本実施例の上アーム用パワーＭＯＳＦＥＴチップ４０１
または下アーム用パワーＭＯＳＦＥＴチップ４０２の一
方または両方に使用する。
【００２８】本実施例と実施例２との違いはｐチャネル
ＭＯＳＦＥＴ１０２,１０４,２０２，２０４をパワーＭ
ＯＳＦＥＴチップに内蔵している点である。このように
したので、パワーＭＯＳＦＥＴチップの外部端子数が低
減でき、また制御用ＩＣ403の構成が簡単になる。ゲー
ト保護ダイオード１０６，２０６も追加してある。さら
にキャパシタ１０８，２０８も実施例１に示した構造で
内蔵している。このキャパシタは制御用ＭＯＳＦＥＴの
電源電圧を安定化するために設けてある。キャパシタ１
０８，２０８の容量はパワーＭＯＳＦＥＴのゲート容量
以上の容量であることが望ましい。このため、キャパシ
タ１０８，２０８とパワーＭＯＳＦＥＴのゲート酸化膜
が同じ厚さの場合にはパワーＭＯＳＦＥＴのゲート酸化
膜面積よりキャパシタのゲート酸化膜面積を大きくする
ことが望ましい。符号５０９，５１０，５１１，５１２
は制御用ＩＣの外部端子である。符号３０３，３０５の
スイッチはパワーＭＯＳＦＥＴ４０１，４０２チップの
外部入力端子５０３，５０７を上昇させるために使用
し、符号３０４，３０６のスイッチはパワーＭＯＳＦＥ
Ｔ４０１，４０２チップの外部入力端子５０３，５０７
を下降させるために使用する。本実施例ではパワーＭＯ
ＳＦＥＴ１００，２００の内部ゲート電圧とパワーＭＯ
ＳＦＥＴチップ４０１，４０２の外部ゲート端子の位相
とを同じにするために２段のＣＭＯＳ回路をパワーＭＯ
ＳＦＥＴチップに内蔵する回路になっている。これは通
常のパワーＭＯＳＦＥＴを駆動する制御用ＩＣの信号を
使用するためである。通常のパワーＭＯＳＦＥＴと互換
性がなくても構わない場合にはＣＭＯＳインバータは１
段でもよい。
【００２９】本実施例ではｐチャネルＭＯＳＦＥＴも同
一チップ上に形成してあるため、低インピーダンスでパ
ワーＭＯＳＦＥＴをオン駆動でき、ゲートの駆動周波数
が増加してもさらに正確にパワーＭＯＳＦＥＴをオン制
御できる。
【００３０】＜実施例４＞図６，図７は本実施例の電力
用半導体装置の模式図である。本実施例は、図４に示し
た回路を例として寄生抵抗が少なくなるようにパワーＭ
ＯＳＦＥＴを実装する方法である。図６が平面図、図７
は図６に示したａ−ａ′，ｂ−ｂ′，ｃ−ｃ′部の断面
図である。
【００３１】本実施例ではパワーＭＯＳＦＥＴチップ４
０１，４０２の外部ドレイン端子５０１，５０５と外部
ソース端子５０２，５０６の両方の電極が従来技術のボ
ンディングワイヤを使用せずにはんだ等の導電性接着剤
やバンプ９００等の導電性電極を介してのグランドとな
る導電性電極８００である金属基板と面接触している。
ここで導電性電極８００，８０１，８０２は厚さ０.２m
m 以上で断面の最大の長さは１mm以上である。また、パ
ワー半導体素子の全ての主電流外部端子である外部ドレ
イン端子５０１，５０５，外部ソース端子５０２，５０
６等はアクティブ領域、すなわちトランジスタ動作また
は整流動作する領域の面積の少なくとも６割以上を覆う
ように形成してある。
【００３２】このため、パワーＭＯＳＦＥＴやショット
キーダイオードの抵抗が低減でき、寄生インダクタンス
による悪影響を低減できる。特にパワーＭＯＳＦＥＴ２
００と並列に接続するショットキーダイオード３０８と
半導体チップとを隣接して配置し、共通の導電性電極８
００，８０２を用いてはんだ等の導電性接着剤や導電性
電極９００であるバンプ等を介して低インピーダンスに
接続してある。従来技術では、ボンディングワイヤを使
用するためにパワーＭＯＳＦＥＴ２００やショットキー
ダイオード３０８と直列に、無視できない大きさのイン
ダクタンスがはいる。このため、パワーＭＯＳＦＥＴ２
００とショットキーダイオード３０８との間の電流切り
替わりに時間がかかり電源回路の損失が低減できない問
題があったが、本実施例では損失を低減できる。なお、
本実施例ではパッケージ内に多数の素子を配置した場合
を説明しているが、パワーＭＯＳＦＥＴ２００とショッ
トキーダイオード３０８だけを同一パッケージに封入す
る場合や、同一チップ上にパワーＭＯＳＦＥＴ２００と
ショットキーダイオード３０８とを形成し、パワーＭＯ
ＳＦＥＴ２００とショットキーダイオード３０８の配線
にボンディングワイヤを使用せずにはんだ等の導電性接
着剤やバンプ等の導電性電極を介して接続してもよい。
【００３３】本実施例ではさらに制御ＩＣとパワートラ
ンジスタチップの入力端子との配線にも導電性電極８０
８，８１０を用いてはんだ等の導電性接着剤や導電性電
極９００であるバンプ等を介して低インピーダンスに接
続してある。符号８０５，８０６，８０７，８０９は制
御用ＩＣからのリード線（導電性電極）で制御用ＩＣの
外部端子５１６，５１７，５１８，５１９と各々バンプ
で接続してある。この場合には制御ＩＣからの信号が低
インピーダンスでパワーＭＯＳＦＥＴチップのゲートに
伝わるためパワーＭＯＳＦＥＴチップ内に制御回路を内
蔵しない場合でも誤動作や制御の遅延が少なくなる。
【００３４】本実施例では、同一パッケージ内に異なっ
た動作をするパワーＭＯＳＦＥＴ１００とパワーＭＯＳ
ＦＥＴ２００とを結線する方法であったが、本実施例に
示したバンプまたは導電性接着剤を用いて半導体チップ
を縦積みに接続し、リード線等の低抵抗板を利用して配
線する方法は、２個以上の半導体チップの外部端子をパ
ッケージ内で並列接続することにも利用できる。すなわ
ち、パワーMOSFETチップの各々の外部ドレイン端子，外
部ソース端子，外部ゲート端子をパッケージ内で並列接
続することにも利用できる。あるいは、ダイオードの外
部アノード端子と外部カソード端子をパッケージ内で並
列接続することにも利用できる。この場合、半導体素子
のオン抵抗をチップ性能としては向上する事なく、ユー
ザから見たオン抵抗を低減できるという効果がある。ま
た、縦積みするトランジスタチップのシリコンチップ厚
さを薄くする事により（例えば１００μｍ以下）パッケ
ージの厚さ増加も抑える事ができる。
【００３５】＜実施例５＞図８は本実施例の電力用半導
体装置の回路図である。本実施例では実施例１の低抵抗
打抜き拡散層３の代わりにシリコンチップに異方性エッ
チングにより幅が狭く深い溝を形成し、その中に不純物
をドープした多結晶シリコンを埋め込み形成した低抵抗
打抜き領域３ａに変えた。この場合、寸法Ｘが同じでも
寸法Ｙを狭くできるため単位面積あたりのオン抵抗をさ
らに低減できる。また、さらにオン抵抗を低減するため
に、半導体チップの厚さが６０μｍ以下となるようにｐ
型半導体基板１の厚さＺを薄くすることが望ましい。こ
れはパワーＭＯＳＦＥＴのオン抵抗が３ｍΩ以下の場合
やドレイン・ソース間の耐圧仕様が３０Ｖ以下使用の場
合に有効である。なぜならば、低抵抗基板はシリコンで
２〜３ｍΩcm程度が現在限界であるため、この抵抗性分
を従来技術のパワー素子に適用されている200μｍ程度
の厚いシリコンを６０μｍ以下にしないとオン抵抗成分
のバランスが悪いためである。さらにＳｉＣ等の基板抵
抗が下がりにくい基板を用いた場合は、シリコンに比べ
ＳｉＣ基板の抵抗率が５倍程度の大きさであるため、Ｓ
ｉＣ基板を６０μｍ以下にして効果がある仕様はドレイ
ン耐圧仕様が３００Ｖ以下の場合である。また、ドレイ
ン耐圧仕様を３０Ｖ以下にするためにはＳｉＣ基板を実
効的に１２μｍ以下にする必要がある。
【００３６】＜実施例６＞図９は本実施例の電力用半導
体装置の回路図である。本実施例は実施例１の低抵抗打
抜き拡散層３の代わりにシリコンチップに異方性エッチ
ングにより幅が狭く深い溝を形成し、その中にタングス
テン等の金属または金属化合物からなるプラグ３ｂを埋
め込み、実効的なウエハ厚さを薄くする。本実施例の場
合にも実施例５と同様に寸法Ｘが同じでも寸法Ｙを狭く
できるため単位面積あたりのオン抵抗をさらに低減で
き、低抵抗打抜き領域３ａの低効率が下がるため、さら
に低抵抗化が可能になる。
【００３７】またｐ型半導体基板１の抵抗を下げる方法
として本実施例ではシリコンの溝を形成しその中に銅や
アルミニウム等の金属または金属化合物２０を埋め込ん
である。本実施例ではシリコン厚さ低減が十分でない分
を金属または金属化合物２０を用いて低抵抗化を図る。
本実施例の場合には、実効的な半導体基板１の厚さＵ
(金属または金属化合物２０が入り込まない部分の半導
体基板の厚さ)を２０μｍ以下にすることも可能であ
り、特にＳｉＣ等の基板抵抗が下がりにくいパワートラ
ンジスタの基板抵抗成分を低減する場合に有効である。
【００３８】図９では細かいエッチング溝に金属または
金属化合物２０を埋め込む場合であるが、シリコンチッ
プが割れにくいようにシリコンチップの一部だけ、例え
ばアクティブ領域直下をエッチングし、実装時にはんだ
等の導電性接着剤または金属または金属化合物で埋めて
も同様である。
【００３９】以上、本発明を実施形態に基づき具体的に
説明したが本発明は前記実施形態に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことはいうまでもない。例えば、パッケージングの構造
としてフラットパッケージ構造の場合で説明したがこれ
に限定されることなく種々変更可能であり、例えばＢＧ
Ａ(Ball Grid Array）パッケージ構造でも良い。また、
トランジスタはパワーＭＯＳＦＥＴに限定されるもので
はなく、接合型電界効果トランジスタやSITやＭＥＳＦ
ＥＴであってもよい。また、以上の説明は主としてＤＣ
／ＤＣ電源に適用した場合を説明したが、それに限定さ
れることなく、他の回路の電源回路にも適用できる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
低容量で低オン抵抗でさらに寄生インダクタンスが低い
パワーＭＯＳＦＥＴが実現できるため、素子の低コスト
化とこれを用いた電源装置の効率向上に効果がある。
【図面の簡単な説明】
【図１】実施例１の電力用半導体装置の断面図である。
【図２】実施例１の電力用半導体装置の平面図である。
【図３】実施例１の電力用半導体装置の断面図である。
【図４】実施例２の電力用半導体装置の回路図である。
【図５】実施例３の電力用半導体装置の回路図である。
【図６】実施例４の電力用半導体装置の平面図である。
【図７】実施例４の電力用半導体装置の断面図である。
【図８】実施例５の電力用半導体装置の断面図である。
【図９】実施例６の電力用半導体装置の断面図である。
【符号の説明】
１…ｐ型半導体基板、２，２ａ…ｐ型エピタキシャル
層、３…低抵抗打抜き拡散層、３ａ…低抵抗打抜き領
域、３ｂ…プラグ、４ａ…ｐ型領域、５…ゲート電極
層、６ａ，６ｂ，６ｃ，６ｄ…ゲート電極、７…低濃度
ｎ型半導体領域、７ｂ，１９…低濃度ドレイン拡散層、
８ａ，８ｃ…ｎ型ソース領域、８ｂ…ｎ型ドレイン領
域、８ｄ，９ｄ…ソース拡散層、９ｃ…ドレイン拡散
層、１０，１３…絶縁層、１１，１１ａ，１１ｂ，１１
ｃ，１１ｄ…タングステンプラグ、１２，１２ａ，１２
ｂ…第１電極層、１４，１４ａ，１４ｂ，１４ｃ…第２
電極層、１５…保護膜、１６ａ，１６ｂ，１６ｃ…電極
パッド、１７…裏面電極、１８…ｎウエル拡散層、２０
…金属または金属化合物、１００，２００…パワーMOSF
ET、１０２，１０４，２０２，２０４…ｐチャネルＭＯ
ＳＦＥＴ、１０３，２０３…ｎチャネルＭＯＳＦＥＴ、
１０６，２０６…ダイオード、１０７，２０９…多結晶
シリコンダイオード、１０８，２０８，３０１，３０
２，３１０…キャパシタ、３０３，３０４，３０５，３
０６，３１３，３１４，３１５，３１６…スイッチ、３
０７…昇圧回路、３０８…ショットキーダイオード、３
０９…インダクタンス、３１１…負荷、４０１，４０２
…パワーＭＯＳＦＥＴチップ、５０１，５０５…外部ド
レイン端子、５０２，５０６…外部ソース端子、５０
３，５０７…外部入力端子、５０９，５１０，５１１，
５１２，５１３，５１４，５１５，５１６，５１７，５
１８，５１９…制御用ＩＣの外部端子、８００，８０
１，８０２，８０３，８０８，８１０，９００…導電性
電極、８０５,８０６,８０７，８０９…リード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ａ 27/088 29/41 29/78 (72)発明者 白石 正樹 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 岩崎 貴之 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 4M104 AA01 AA03 BB01 BB02 BB04 BB18 BB40 CC01 FF02 FF26 GG18 HH16 5F033 GG01 HH04 HH08 HH11 HH19 LL04 MM30 XX08 5F038 AV04 AV06 BE07 EZ02 EZ07 EZ14 EZ15 EZ20 5F048 AA08 AB08 AB10 AC03 AC10 BA02 BA12 BA14 BC06 BC12 BF07 5F140 AA30 AB01 AB06 AB09 AC21 BA01 BA02 BF53 BH03 BH30 BH43 BJ25 BJ27 BJ29 CA06

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】半導体チップの第１面にパワートランジス
    タのドレイン用低抵抗半導体領域とソース用低抵抗半導
    体領域とゲート電極を設け、前記半導体チップの第２面
    である低抵抗基板領域にソース用の外部端子を接続し、 前記ソース用低抵抗半導体領域と前記低抵抗基板領域と
    の間に低抵抗打抜き導電領域を設けて低抵抗なオーミッ
    ク接続を形成し、 前記ソース用低抵抗半導体領域のうち前記低抵抗打抜き
    導電領域近傍に配置された第１のソース用低抵抗半導体
    領域の間には前記低抵抗ドレイン領域を複数個設け、さ
    らに前記低抵抗ドレイン領域の間には前記低抵抗打抜き
    導電領域から離れて配置された第２のソース用低抵抗半
    導体領域を設けたことを特徴とする電力用半導体装置。
  2. 【請求項２】半導体チップの第１面にパワートランジス
    タのドレイン用低抵抗半導体領域とソース用低抵抗半導
    体領域とゲート電極を設け、前記半導体チップの第２面
    である低抵抗基板領域にはソース用外部端子を接続し、 前記ソース用低抵抗半導体領域と前記低抵抗基板領域と
    の間を低抵抗なオーミック接続を形成するために前記半
    導体チップの第１面と第２面との間には低抵抗打抜き導
    電領域を設け、 前記ソース用低抵抗半導体領域と前記低抵抗打抜き導電
    領域をオーミック接続するためには前記ドレイン用低抵
    抗半導体領域上の絶縁層で隔てられた領域に設けた導電
    性配線を経由させることを特徴とする電力用半導体装
    置。
  3. 【請求項３】半導体チップの第１面にパワートランジス
    タのドレイン用低抵抗半導体領域とソース用低抵抗半導
    体領域とゲート電極を設け、前記半導体チップの第２面
    である低抵抗基板領域にはソース用外部端子を接続し、 前記ソース用低抵抗半導体領域と前記低抵抗基板領域と
    の間を低抵抗なオーミック接続を形成するために前記半
    導体チップの第１面と第２面との間には低抵抗打抜き導
    電領域を設け、 前記ゲート電極が形成されてあるトランジスタアクティ
    ブ領域上で絶縁層を隔てた領域にドレイン外部端子を形
    成したことを特徴とする電力用半導体装置。
  4. 【請求項４】前記低抵抗打抜き導電領域は前記低抵抗基
    板領域と同伝導型の半導体領域であることを特徴とする
    請求項１から請求項３のいずれかの電力用半導体装置。
  5. 【請求項５】前記低抵抗打抜き導電領域の一部は金属ま
    たは金属化合物であることを特徴とする請求項１から請
    求項３のいずれかの電力用半導体装置。
  6. 【請求項６】前記低抵抗打抜き導電領域の一部はタング
    ステンまたはタングステン化合物であることを特徴とす
    る請求項５記載の電力用半導体装置。
  7. 【請求項７】前記低抵抗打抜き導電領域の一部は低抵抗
    多結晶シリコン層であることを特徴とする請求項１から
    請求項３のいずれかの電力用半導体装置。
  8. 【請求項８】低抵抗打抜き導電領域の長さを低抵抗打抜
    き導電領域の最小幅で割った値が１.５ 以上の細長構造
    であることを特徴とする請求項１から請求項７のいずれ
    かの電力用半導体装置。
  9. 【請求項９】前記ドレイン用の外部端子とパッケージの
    リードは前記パワートランジスタのアクティブ領域上の
    半分以上の領域を覆い、前記ドレイン用外部端子領域と
    バンプ電極を通じて電気的に接続したことを特徴とする
    請求項１から請求項７のいずれかの電力用半導体装置。
  10. 【請求項１０】パワートランジスタのドレイン用の外部
    端子とソース用の外部端子と並列にショットキダイオー
    ドのカソード用の外部端子とアノード用の外部端子を並
    列接続する手段として導電性電極板を使用し、前記導電
    性電極板と前記外部電極と接続したことを特徴とする電
    力用半導体装置。
  11. 【請求項１１】前記ドレイン用外部端子または前記ソー
    ス用外部端子のいずれかが第２のトランジスタのドレイ
    ン用外部端子か前記第２トランジスタのソース用外部端
    子とをバンプを介して縦積みしたことを特徴とする請求
    項１から請求項１０のいずれかの電力用半導体装置。
  12. 【請求項１２】前記パワートランジスタと同一チップ上
    に、前記パワートランジスタをオンするための外部ゲー
    ト端子と、前記パワートランジスタをオフするために使
    用するプリドライバ用トランジスタと、該プリドライバ
    用トランジスタを制御するための外部入力端子を同一チ
    ップ上に設けたことを特徴とする請求項１から請求項１
    １のいずれかの電力用半導体装置。
  13. 【請求項１３】前記パワートランジスタと同一チップ上
    に、前記パワートランジスタを制御するプリドライバ用
    トランジスタと該プリドライバ用トランジスタを制御す
    る外部入力端子を同一チップ上に設けたことを特徴とす
    る請求項１から請求項１１のいずれかの電力用半導体装
    置。
  14. 【請求項１４】同一パッケージ内に制御用ＩＣと前記パ
    ワートランジスタを内蔵し、前記制御用ＩＣの出力端子
    と前記パワートランジスタの外部ゲート端子または外部
    入力端子まではリード線で接続し前記パワートランジス
    タを駆動することを特徴とする請求項１から請求項１３
    のいずれかの電力用半導体装置。
  15. 【請求項１５】低抵抗半導体基板の厚さ方向の抵抗が下
    がるように前記低抵抗半導体基板の少なくとも一部に金
    属または金属化合物を埋め込んだことを特徴とする請求
    項１から請求項１１のいずれかの電力用半導体装置。
  16. 【請求項１６】低抵抗基板の厚さ方向の抵抗が下がるよ
    うに低抵抗基板の少なくとも一部をエッチングし実装工
    程で金属を埋め込んだことを特徴とする請求項１から請
    求項１１のいずれかの電力用半導体装置。
  17. 【請求項１７】前記パワートランジスタはパワーＭＯＳ
    ＦＥＴであることを特徴とする請求項１から請求項１６
    のいずれかの電力用半導体装置。
  18. 【請求項１８】前記パワートランジスタは接合型電界効
    果トランジスタであることを特徴とする請求項１から請
    求項１７のいずれかの電力用半導体装置。
  19. 【請求項１９】シリコン低抵抗半導体基板を用いドレイ
    ンと、ソースとゲートとを備えた半導体素子であって、
    ドレイン・ソース間耐圧が３０Ｖ以下で前記低抵抗半導
    体基板の厚さが６０μｍ以下である事を特徴とする電力
    用半導体装置。
  20. 【請求項２０】前記低抵抗半導体基板はＳｉＣであるこ
    とを特徴とする請求項１から請求項１８のいずれかの電
    力用半導体装置。
  21. 【請求項２１】請求項１から請求項１９までのいずれか
    の電力用半導体装置をＤＣ／ＤＣ電源用トランジスタと
    して使用したことを特徴する電源回路。
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