JP2002368079A

JP2002368079A - 半導体装置の製造方法

Info

Publication number: JP2002368079A
Application number: JP2001176976A
Authority: JP
Inventors: Kenji Sakai; 健志坂井; Yoshinori Kondou; 由憲近藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-12
Filing date: 2001-06-12
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】ＣＭＰ処理によるウエハの主面内の平坦性を
向上させる。【解決手段】半導体基板１Ｓの主面に分離溝４を形成
した後、その主面上に、分離溝４の深さをＤ、その分離
溝４により囲まれる活性領域の最小幅をＷとした場合
に、Ｄ＋Ｗ／２またはそれ以上となるような厚さを持つ
絶縁膜６を高密度プラズマ化学気相成長法により堆積す
る。続いて、その絶縁膜６上に、絶縁膜６の突起部６ａ
が露出され、それ以外が覆われるようなフォトレジスト
パターンＰＲ２を形成した後、これをマスクとして、そ
こから露出される絶縁膜６の上部をエッチング除去す
る。その後、フォトレジストパターンＰＲ２を除去した
後、絶縁膜６が分離溝４内に残されるように絶縁膜６を
ＣＭＰ処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、溝の埋込み技術に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】本発明者らは、半導体基板に形成された
複数の素子間を電気的に分離するための、いわゆる素子
分離溝の埋込み技術について検討した。その概要は、例
えば次のとおりである。まず、半導体基板の主面に溝を
掘った後、例えばＴＥＯＳ（Tetraethoxysilane）とオ
ゾン（Ｏ₃）との混合ガスを用いた熱化学気相成長法（T
hermal Chemical Vapor Deposition）によって半導体基
板の主面上に、上記溝を埋め込むように絶縁膜を堆積す
る。その後、その絶縁膜が上記溝内にのみ残されるよう
に、上記絶縁膜をＣＭＰ（Chemical Mechanical Polish
ing）法等によって研磨する。これにより、溝型の素子
分離部を形成する。

【０００３】

【発明が解決しようとする課題】ところで、本発明者ら
は、上記溝の埋込みに際して、狭い溝を上記熱ＣＶＤ法
と同程度に埋め込むことが可能な高密度プラズマ化学気
相成長法（High DensityPlasma CVD）を用いた場合につ
いて実験を行い検討した。その結果、以下の課題がある
ことを初めて見出した。

【０００４】すなわち、埋込み絶縁膜を高密度プラズマ
化学気相成長法によって形成した場合は、その絶縁膜の
断面形状や膜の付き方が上記化学気相成長法で形成され
た絶縁膜と異なる。このため、半導体ウエハ主面内での
絶縁膜厚の均一性を確保することができず、ＣＭＰによ
る絶縁膜の研磨により、半導体ウエハの主面を削り込ん
でしまう等の不具合が生じるので、溝を埋め込む絶縁膜
の半導体ウエハ主面内での平坦性を図ることが困難であ
る。また、半導体ウエハの主面内の絶縁膜厚のバラツキ
を抑えるために、ダミーパターンの配置や活性領域の反
転パターンの配置の最適化が必要である。さらに、半導
体装置の分野では、半導体ウエハの大径化や素子の高集
積化が益々進められているが、上記のような問題は、特
に半導体ウエハの大径化や分離部の微細化に伴って顕著
となる。

【０００５】本発明の目的は、ＣＭＰ処理による半導体
基板の主面内の平坦性を向上させることのできる技術を
提供することにある。

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００８】すなわち、本発明は、半導体基板の主面に
溝を形成した後、その溝を高密度プラズマ化学気相成長
法により堆積した絶縁膜で埋め込む際に、その絶縁膜の
堆積時の厚さに応じて、研磨処理前の前記絶縁膜の平坦
性を向上させる処理を行うものである。

【０００９】また、本発明は、半導体基板の主面に溝を
形成した後、その主面上に、前記溝の深さをＤ、前記溝
により囲まれる活性領域の最小幅をＷとした場合に、Ｄ
＋Ｗ／２またはそれ以上となるような厚さを持つ絶縁膜
を高密度プラズマ化学気相成長法により堆積する工程、
前記絶縁膜上に、前記絶縁膜の上面に形成された相対的
に大きな突起部が露出され、それ以外が覆われるような
マスキングパターンを形成する工程、前記マスキングパ
ターンをマスクとして、そこから露出される絶縁膜の上
部をエッチング除去する工程、前記マスキングパターン
を除去した後、前記絶縁膜が前記溝内に残されるように
前記絶縁膜を研磨する工程を有するものである。

【００１０】また、本発明は、半導体基板の主面に溝を
形成する工程、前記溝の深さをＤ、前記溝により囲まれ
る活性領域の最小幅をＷとした場合に、Ｄ＋Ｗ／２より
も薄い厚さを持つ絶縁膜を高密度プラズマ化学気相成長
法により前記半導体基板の主面上に堆積する工程、前記
絶縁膜上に犠牲膜を堆積した後、前記犠牲膜および絶縁
膜をエッチバックする工程、この工程後の絶縁膜が前記
溝内に残されるように前記絶縁膜を研磨することによ
り、前記半導体基板の主面に溝型の分離部を形成する工
程を有するものである。

【００１１】

【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。

【００１２】１．ウエハとは、集積回路の製造に用いる
シリコン単結晶基板（半導体ウエハとも呼ばれ、一般に
ほぼ平面円形状）、サファイア基板、ガラス基板、その
他の絶縁、反絶縁または半導体基板等並びにそれらの複
合的基板等のような基板を言う。

【００１３】２．高密度プラズマ化学気相成長法（ＨＤ
Ｐ−ＣＶＤ：High Density Plasma-Chemical Vapor Dep
osition）とは、埋込み絶縁膜の形成方法の一つであ
り、一般に、１０¹²〜１０¹³／ｃｍ³程度のイオン密度
のプラズマを用いたＣＶＤ法である。イオン密度が高い
ため、基板側にバイアスＲＦ（高周波）電圧を印加する
ことにより、基板表面に活性種が衝突してスパッタエッ
チングする効果が加わり、スパッタエッチングを行いな
がら膜を形成することが可能となる。これにより、狭い
溝内への膜の埋込みが可能となる。また、スパッタエッ
チングレートと成膜レートとの比率を変更することによ
り、埋込み性能等を制御できる。

【００１４】３．化学機械研磨（ＣＭＰ：Chemical Mec
hanical Polishing）とは、一般に被研磨面を相対的に
軟らかい布様のシート材料などからなる研磨パッドに接
触させた状態で、スラリを供給しながら面方向に相対移
動させて研磨を行うことをいい、本願においてはその
他、被研磨面を硬質の砥石面に対して相対移動させるこ
とによって研磨を行うＣＭＬ(Chemical Mechanical Lap
ping)、その他の固定砥粒を使用するもの、及び砥粒を
使用しない砥粒フリーＣＭＰ等も含むものとする。

【００１５】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。

【００１６】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。

【００１７】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。

【００１８】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。

【００１９】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。

【００２０】また、本実施の形態で用いる図面において
は、平面図であっても図面を見易くするためにハッチン
グを付す場合もある。

【００２１】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。

【００２２】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。

【００２３】（実施の形態１）本実施の形態の半導体装
置の製造方法を図１〜図１０によって説明する。

【００２４】図１は、その半導体装置の製造工程中にお
けるウエハ１の要部断面図を示している。ウエハ１は、
例えば直径３００ｍｍ程度の平面円形状の薄板からな
る。ウエハ１を構成する半導体基板（以下、単に基板と
いう）１Ｓは、例えば単結晶シリコンからなり、その主
面（デバイス形成面）上には、例えば厚さ１０ｎｍ程度
の酸化シリコン（ＳｉＯ_x）等からなる絶縁膜２が熱酸
化法等によって形成されている。また、その絶縁膜２上
には、例えば厚さ２００ｎｍ程度の窒化シリコン（Ｓｉ
_xＮ_y）等からなる絶縁膜（第１絶縁膜）３が低圧ＣＶＤ
法等によって形成されている。

【００２５】まず、このような基板１の絶縁膜３上に、
図２に示すように、例えばフォトレジストパターンＰＲ
１をフォトリソグラフィ技術によって形成する。フォト
レジストパターンＰＲ１は、活性領域（デバイス形成領
域）を覆い、それ以外の領域（分離領域）が露出される
ようにパターニングされている。

【００２６】続いて、このフォトレジストパターンＰＲ
１をエッチングマスクとして、そこから露出する絶縁膜
２，３を除去した後、フォトレジストパターンＰＲ１を
除去する。その後、残された絶縁膜２，３をエッチング
マスクとして、そこから露出する基板１をエッチング除
去することにより、図３に示すように、基板１の主面部
に分離溝（溝）４を形成する。この段階の分離溝４の深
さ（基板１の主面から分離溝４の底面までの距離）は、
例えば２００〜３５０ｎｍ程度である。ここでは、相対
的に幅の広い分離溝４、幅の狭い分離溝４および相対的
に離れて配置されている分離溝４および相対的に密集し
て配置されている分離溝４の一群を例示している。互い
に隣接する分離溝４の中で最も離間している距離、すな
わち、活性領域の中で最も広いものの幅ＷＬは、例えば
１００μｍ程度である。

【００２７】次いで、基板１に対して熱酸化処理を施す
ことにより、図４に示すように、分離溝４の内面（側面
および底面）に、例えば厚さ３０ｎｍ程度の酸化シリコ
ンからなる絶縁膜５を形成する。この際、図４（ｂ）に
示すように、この段階の分離溝４の深さ、すなわち、絶
縁膜３の上面から分離溝４の底面の絶縁膜５の上面まで
の距離を段差Ｄ、デバイス領域（活性領域）の最小幅
を、最小デバイス領域幅Ｗとする。

【００２８】続いて、図５および図６に示すように、基
板１の主面上に、例えばモノシランガスと酸素（Ｏ₂）
ガスとアルゴン（Ａｒ）ガスとの混合ガスを用いたＨＤ
Ｐ−ＣＶＤ法等によって酸化シリコン膜からなる絶縁膜
（第２絶縁膜）６を堆積する。ＨＤＰ−ＣＶＤ法を採用
することにより、分離溝４内への絶縁膜６の埋め込み性
を向上させることができる。反応ガスとして、例えばＴ
ＥＯＳ（Tetraethoxysilane）ガスと酸素（Ｏ₂）ガスと
アルゴンガスとの混合ガスやジシランガスと酸素
（Ｏ₂）とアルゴンガスとの混合ガスを用いても良い。
また、上記アルゴンガスに代えてヘリウム（Ｈｅ）ガス
を混合しても良い。

【００２９】本実施の形態においては、この絶縁膜６の
膜厚が、段差Ｄ＋（最小デバイス領域幅Ｗ／２）以上と
なるようにされている（図６参照）。仮に、これよりも
薄く絶縁膜６を堆積すると、その上面に断面三角形上の
突起ができるが、これが後述のＣＭＰ処理に際して欠け
て絶縁膜６の上面を削り絶縁膜６の上面に小さな凹みを
形成する（いわゆるマイクロスクラッチ）の原因とな
る。マイクロスクラッチは、ＣＭＰ処理後のエッチング
や洗浄処理によって増長されて、素子間ショートやゲー
ト間ショートの問題を引き起こす。これを防止するため
である。

【００３０】また、絶縁膜６において、相対的に幅広の
活性領域上に堆積されている絶縁膜６部分は、その上面
が、他の領域の絶縁膜６部分の上面よりも相対的に高く
突出されている（突起部）。この突起部において最も高
く突出する突起部６ａの膜厚（絶縁膜３の上面から絶縁
膜６の上面までの距離）Ｄ２は、特に、限定されるわけ
ではないが、例えば９００〜１２００ｎｍ程度である。
また、突起部６ａにおける側面の傾斜角度（絶縁膜６の
上面と突起部６ａの側面とのなす角度）θは、例えば４
５°程度である。

【００３１】その後、図７に示すように、絶縁膜６上
に、例えばフォトレジストパターン（マスキングパター
ン）ＰＲ２をフォトリソグラフィ技術によって形成す
る。フォトレジストパターンＰＲ２は、その絶縁膜６の
突起部６ａがある一定以上露出され、それ以外が被覆さ
れるように形成されている。このようなフォトレジスト
パターンＰＲ２は、活性領域の幅が所定値よりも大きい
ところは、フォトレジスト膜が除去されるようにするこ
とで形成すれば良い。

【００３２】また、ここでは、フォトレジストパターン
ＰＲ２の端部（開口端部）が、突起部６ａの傾斜側面の
途中で終端せず、突起部６ａの側面にかからない絶縁膜
６の上面の略平坦部分で終端するようにされている。こ
れは、次の理由からである。すなわち、この後に行う絶
縁膜６のエッチング処理に際して、その突起部６ａの傾
斜側面にフォトレジストパターンＰＲ２がかかっている
と、そのフォトレジストパターンＰＲ２がかかっている
部分の絶縁膜６が残される一方、フォトレジストパター
ンＰＲ２がかかっていない突起部６ａ部分がエッチング
除去される結果、そのフォトレジストパターンＰＲ２が
かかっている突起部６ａの傾斜側面部分に断面角形状の
エッチング残りが生じてしまう。このようなエッチング
残りは、この後に行うＣＭＰ（Chemical Mechanical Po
lish）処理に際して、欠けて上記マイクロスクラッチの
原因となる。上記のようにフォトレジストパターンＰＲ
２の終端設定をしたのは、このようなエッチング残りに
起因する不具合を防止するためである。

【００３３】次いで、図８に示すように、フォトレジス
トパターンＰＲ２をエッチングマスクとして、そこから
露出する絶縁膜６の上部をエッチング除去する。これに
より、突起部６ａの上面の高さが、絶縁膜６において突
起部６ａ以外の上面の高さとほぼ同じになるようにす
る。このエッチング処理に際しては、絶縁膜３と絶縁膜
６とのエッチングレート比を大きくする。これは、例え
ば次の理由からである。フォトレジストパターンＰＲ２
から露出する絶縁膜６部分において突起部６ａの裾野の
部分は上記フォトレジストパターンＰＲ２の終端設定の
理由からほぼ平坦部分となっており、絶縁膜６の膜厚が
突起部６ａの膜厚に比べて相対的に薄い。このため、そ
の突起部６ａの裾野部分においては、図８の破線で示す
ように他の露出部分よりも深くエッチング除去され、基
板１の上部をもエッチング除去してしまう恐れがある。
これに対して、絶縁膜３と絶縁膜６とのエッチングレー
ト比を大きくしておくことにより、仮に、突起部６ａの
裾野部分でエッチングが大きく進んでしまったとして
も、そのエッチングを絶縁膜３で停止させることができ
るので、基板１の上部をエッチング除去してしまう不具
合を防止できるからである。

【００３４】続いて、ウエハ１上の絶縁膜６の上部を、
図９に示すように、例えば異方性のドライエッチングに
よって全面的にエッチバックする。この処理を施すこと
により、この後のＣＭＰ処理における研磨量を減らすこ
とができるので、ウエハ主面内における絶縁膜６の研磨
量のバラツキを低減することができる。なお、この処理
は施さなくても良い場合もある。

【００３５】その後、このウエハ１の主面に対してＣＭ
Ｐ処理を施し、絶縁膜３の上面が露出するまで絶縁膜６
を研磨することにより、図１０に示すように、ウエハ１
の主面を平坦にする。このＣＭＰ処理に際しては、酸化
シリコン膜と窒化シリコン膜との間の研磨選択比が大き
くなるような条件とする。すなわち、酸化シリコン膜の
方が、窒化シリコン膜よりも研磨され易い条件とする。
これにより、窒化シリコン膜からなる絶縁膜３をストッ
パとした状態で、絶縁膜６をほぼ選択的に研磨すること
が可能となる。このようにして、分離溝４内に絶縁膜６
を埋め込みフィールド絶縁部７を形成する。この場合の
フィールド絶縁部７は、ＳＧＩ（Shallow Groove Isola
tion）等と呼ばれる溝型の分離部である。

【００３６】その後、絶縁膜３を選択的にエッチング除
去し、活性領域に、例えばＭＩＳ、バイポーラトランジ
スまたはダイオード等のような所定の素子を通常の方法
で形成する。例えばＭＩＳであれば、基板１の活性領域
上にゲート絶縁膜を熱酸化法等によって形成した後、基
板１の主面上にゲート電極形成用の導体膜を堆積し、こ
れをフォトリソグラフィ技術およびドライエッチング技
術によってパターニングしてゲート電極を形成する。続
いて、基板１に対して所定の不純物（リン（Ｐ）、ヒ素
（Ａｓ）またはホウ素（Ｂ））をイオン注入法等によっ
て導入することでＭＩＳのソースおよびドレイン用の半
導体領域を基板１に形成する。

【００３７】次に、上記ＣＭＰ処理で用いたＣＭＰ装置
の一例を図１１に示す。ＣＭＰ装置８の研磨処理部は、
上部が開口された筐体８ａを有しており、この筐体８ａ
に回転可能な状態で取り付けられた回転軸８ｂの上端部
には、モータ８ｃによって回転駆動される研磨盤（プラ
テン）８ｄが取り付けられている。この研磨盤８ｄの表
面には、多数の気孔を有する合成樹脂を均一に貼り付け
て形成した研磨パッド８ｅが取り付けられている。

【００３８】また、この研磨処理部は、基板１を保持す
るためのウエハキャリア８ｆを備えている。ウエハキャ
リア８ｆを取り付けた駆動軸８ｇは、ウエハキャリア８
ｆと一体となってモータ（図示せず）により回転駆動さ
れ、かつ研磨盤８ｄの上方で上下動されるようになって
いる。

【００３９】基板１は、ウエハキャリア８ｆに設けられ
た真空吸着機構（図示せず）により、その主面すなわち
被研磨面を下向きとしてウエハキャリア８ｆに保持され
る。ウエハキャリア８ｆの下端部には、基板１が収容さ
れる凹部８ｆ１が形成されており、この凹部８ｆ１内に
基板１を収容すると、その被研磨面がウエハキャリア８
ｆの下端面とほぼ同一か僅かに突出した状態となる。

【００４０】研磨盤８ｄの上方には、研磨パッド８ｅの
表面と基板１の被研磨面との間に研磨スラリＳを供給す
るためのスラリ供給管８ｈが設けられており、その下端
から供給される研磨スラリＳによって基板１の被研磨面
が化学的および機械的に研磨される。研磨スラリＳは、
例えばフェームドシリカやコロイダルシリカ等のような
酸化シリコン（ＳｉＯ₂）系または酸化セリウム（Ｃｅ
Ｏ）系の砥粒を含む強アルカリ性の液体を用いている。
後者の方を用いた場合は、前者に比べて研磨速度を向上
でき、また、酸化セリウムは酸化シリコン膜と化学反応
を起こす性質を有するため酸化シリコン膜と窒化シリコ
ン膜との選択比を充分にとれ、研磨後の酸化シリコン膜
の上面において充分な平坦性を得ることができる。アル
カリ性にするためには、アンモニア（ＮＨ₄ＯＨ）や有
機アミン等を用いる方法と、水酸化カリウム（ＫＯＨ）
を用いる方法とがある。後者の方を用いた場合は、砥粒
の分散性に優れている。すなわち、凝集が起こり難く、
マイクロスクラッチが生じ難いスラリーを得ることがで
きる。

【００４１】また、この研磨処理部は、研磨パッド８ｅ
の表面を整形（ドレッシング）するための工具であるド
レッサ８ｉを備えている。このドレッサ８ｉは、研磨盤
８ｄの上方で上下動する駆動軸８ｊの下端部に取り付け
られ、モータ（図示せず）により回転駆動されるように
なっている。

【００４２】このように、本実施の形態によれば、以下
の効果を得ることが可能となる。 (1).分離溝４をＨＤＰ−ＣＶＤ法による絶縁膜６によっ
て埋め込むことにより、分離溝４内への絶縁膜６の埋め
込み性を向上させることが可能となる。 (2).絶縁膜６をＨＤＰ−ＣＶＤ法で堆積する際に、その
厚さを（Ｄ＋Ｗ／２）以上と設定することにより、ＣＭ
Ｐ処理に際してマイクロスクラッチを抑制または防止で
きるので、マイクロスクラッチに起因する素子間ショー
トやゲート間ショートを抑制または防止できる。これに
より、半導体装置の歩留まりを向上させることが可能と
なる。 (3).絶縁膜６をＨＤＰ−ＣＶＤ法で堆積した後、その上
面の中で最も突出する突起部６ａのみをエッチングし
て、その高さを周囲の絶縁膜６の高さに揃えることによ
り、ＣＭＰ処理前の絶縁膜６の膜厚均一性を向上させる
ことが可能となる。 (4).上記(3)により、ＣＭＰ処理後におけるウエハ１の
主面内の平坦性を向上させることが可能となる。 (5).上記(3)により、ＣＭＰ処理に際してウエハ１の主
面（活性領域）を削り込んでしまう等の不具合を抑制ま
たは防止することが可能となる。このため、活性領域に
形成される素子の電気的特性を向上させることが可能と
なる。 (6).ＣＭＰ処理に先立ってウエハ１の主面内の絶縁膜６
の厚さのバラツキを抑えるためのダミーパターンを配置
する必要が無くなるので、半導体装置の製造工程の簡略
化が可能となる。 (7).上記(2),(6)により、半導体装置のコストを低減す
ることが可能となる。

【００４３】（実施の形態２）本実施の形態２の半導体
装置の製造方法を図１２〜図１６により説明する。

【００４４】まず、前記実施の形態１で用いた図１〜図
４の工程を経た後、本実施の形態２においては、図１２
および図１３に示すように、基板１の主面上に、前記実
施の形態１と同様のＨＤＰ−ＣＶＤ法によって酸化シリ
コン膜からなる絶縁膜６を堆積する。ただし、本実施の
形態２においては、この絶縁膜６の膜厚（分離溝５の底
部からその上方の絶縁膜６の平坦上面までの厚さ）が、
段差Ｄ＋（最小デバイス領域幅Ｗ／２）以下となるよう
にされている（図１３参照）。この場合、絶縁膜６の上
面には、断面三角形状または断面台形状の突起部６ｂが
形成されている。本実施の形態２では、この突起部６ｂ
が、ウエハ１の主面内に分散されて残されるようにされ
ている。これは、この後の工程でこの絶縁膜６の上面上
にＳＯＧ（Spin On Glass）膜等のような絶縁膜を堆積
するが、その際に、その突起部６ｂが残されていない箇
所があるとすると、その残されていない箇所に堆積され
た絶縁膜と、突起部６ｂが残されている箇所に堆積され
た絶縁膜とで厚さが変わってしまうので、それを防止す
るためである。

【００４５】続いて、その絶縁膜６上に、図１４に示す
ように、例えばＳＯＧ膜またはフォトレジスト膜等のよ
うな犠牲膜９を回転塗布法等によって堆積する。上記の
ように絶縁膜６の上面に突起部６ｂが分散されているた
めに、犠牲膜９は、その上面がほぼ平坦になるように堆
積されている。その後、犠牲膜９および絶縁膜６を、犠
牲膜９と絶縁膜６とのエッチング選択比が無い条件で異
方性のドライエッチング法によってエッチバックする。
これにより、図１５に示すように、絶縁膜６の上面を平
坦にする。この段階では、絶縁膜３上に絶縁膜６が残さ
れている。

【００４６】その後、基板１の主面上に残された絶縁膜
６を、前記実施の形態１と同様にＣＭＰ法によって研磨
することにより、図１６に示すように、ウエハ１の主面
を平坦にし、分離溝４内に絶縁膜６を埋め込みフィール
ド絶縁部７を形成する。これ以降は、前記実施の形態１
と同じなので説明を省略する。

【００４７】このように、本実施の形態２によれば、前
記実施の形態１で得られた（1)の効果の他に、以下の効
果を得ることが可能となる。 (1).厚さが（Ｄ＋Ｗ／２）以下となるように絶縁膜６を
ＨＤＰ−ＣＶＤ法で堆積した後、その上に犠牲膜９を堆
積し、さらに絶縁膜６，９に対して全面エッチバック処
理を施すことにより、ＣＭＰ処理前の絶縁膜６の膜厚均
一性を向上させることが可能となる。 (2).上記(1)により、ＣＭＰ処理後におけるウエハ１の
主面内の平坦性を向上させることが可能となる。 (3).上記(1)により、ＣＭＰ処理に際してウエハ１の主
面（活性領域）を削り込んでしまう等の不具合を抑制ま
たは防止することが可能となる。このため、活性領域に
形成される素子の電気的特性を向上させることが可能と
なる。 (4).ＣＭＰ処理に先立ってウエハ１の主面内の絶縁膜６
の厚さのバラツキを抑えるためのダミーパターンの配置
や活性領域の反転パターンの配置（前記実施の形態１の
図７〜図９の工程）を無くすことができるので、半導体
装置の製造工程の簡略化が可能となる。 (5).上記(1)により、突起部６ｂをエッチバックにより
除去してしまうことにより、ＣＭＰ処理に際してマイク
ロスクラッチの発生を抑制または防止することができの
で、マイクロスクラッチに起因する素子間ショートやゲ
ート間ショートを抑制または防止できる。これにより、
半導体装置の歩留まりを向上させることが可能となる。 (6).上記(4),(5)により、半導体装置のコストを低減す
ることが可能となる。

【００４８】（実施の形態３）本実施の形態３において
は、例えばＤＲＡＭ（Dynamic Random Access Memory）
に本発明の技術思想を適用した場合について説明する。

【００４９】図１７は、本実施の形態３のＤＲＡＭにお
けるメモリセルアレイの要部平面図を示している。この
メモリセルアレイには、図１７の左右方向に延びる短い
帯状の複数の活性領域Ｌが図１７の上下方向（方向Ｙ）
および左右方向（方向Ｘ）に沿って規則的に並んで配置
されている。上記最小デバイス領域幅Ｗは、この活性領
域Ｌの最小幅である。この場合は、最小デバイス領域幅
が、ほぼメモリセル選択用のＭＩＳＱｓのゲート幅に相
当する。活性領域Ｌの周囲は、前記した溝型の分離用の
フィールド絶縁部７で取り囲まれている。このフィール
ド絶縁部７は、前記実施の形態１または実施の形態２の
方法で形成されている。

【００５０】また、図１８は、図１７のメモリセルアレ
イにワード線１０、データ線１１等を配置して示したメ
モリセルアレイの要部平面図を示している。また、図１
９は、図１８のＡ−Ａ線に相当する部分の断面図を示し
ている。

【００５１】基板１において、溝型の分離用のフィール
ド絶縁部７に囲まれた活性領域Ｌには、メモリセル選択
用のＭＩＳＱｓが設けられている。このＭＩＳＱｓは、
例えばｎＭＩＳからなり、ソースおよびドレイン用の一
対の半導体領域１２と、ゲート絶縁膜１３と、ゲート電
極１４とを有している。半導体領域１２には、例えばリ
ン（Ｐ）またはヒ素（Ａｓ）が含有されている。ゲート
絶縁膜１３は、例えば酸化シリコン膜からなる。ゲート
電極１４は、ワード線１０の一部を構成しており、例え
ば低抵抗ポリシリコン膜上に窒化タングステン等のよう
なバリアメタルを介してタングステン等のようなメタル
膜が設けられてなる、いわゆるポリメタルゲート構造と
されている。ゲート電極構造は、ポリメタルゲート構造
に限定されるものではなく、例えば低抵抗ポリシリコン
膜上にタングステンシリサイド（ＷＳｉ_x）やコバルト
シリサイド（ＣｏＳｉ_x）を設けてなる、いわゆるポリ
サイドゲート構造としても良いし、低抵抗ポリシリコン
膜の単体膜で構成しても良い。ポリメタルゲート構造と
した場合には、ワード線１０の抵抗を低減できる。この
ため、信号の伝送速度を向上でき、また、１つのワード
線１０に接続できるメモリセルの個数を増加できる。こ
のＭＩＳＱｓの一方の半導体領域１２には、プラグ１５
Ａを通じてデータ線１１が電気的に接続されている。ま
た、このＭＩＳＱｓの他方の半導体領域１２には、プラ
グ１５Ｂ，１５Ｃを通じてキャパシタ１６が電気的に接
続されている。キャパシタ１６は、情報記憶を行う電荷
を蓄積するための素子であり、下部電極１６Ａと上部電
極１６Ｂとの間に容量絶縁膜１６Ｃを介して構成されて
いる。

【００５２】このような本実施の形態３によれば、前記
実施の形態１，２で説明した理由から以下の効果を得る
ことができる。

【００５３】まず、メモリセル選択用のＭＩＳＱｓの電
気的特性を向上させることができる。例えばキャパシタ
１６の電荷のリークを抑制できるので、リフレッシュ特
性を向上させることができる。また、ＭＩＳＱｓのしき
い値電圧の設定精度を向上させることができるので、Ｄ
ＲＡＭの動作信頼性を向上させることができる。

【００５４】また、フィールド絶縁部７における埋め込
み性を向上させることができるので、これを挟んで隣接
するメモリセル間のショート不良を抑制または防止でき
る。このため、隣接するメモリセル間の間隔を狭めるこ
とができるので、１チップ内に可能なメモリ容量の増大
を推進させることができる。

【００５５】（実施の形態４）本実施の形態４において
は、例えばフラッシュメモリ（ＥＥＰＲＯＭ；Electric
Erasable Programmable Read Only Memory）に本発明
の技術思想を適用した場合について説明する。

【００５６】図２０は、本実施の形態４のＡＮＤ型のフ
ラッシュメモリ（ＥＥＰＲＯＭ）におけるメモリセルア
レイの要部平面図を示している。このメモリセルアレイ
には、図２０の上下方向に延びる帯状の複数の活性領域
Ｌが図１７の左右方向に沿ってフィールド分離部７を隔
てて並んで配置されている。上記最小デバイス領域幅Ｗ
は、この活性領域Ｌの最小幅である。このフィールド絶
縁部７は、前記実施の形態１または実施の形態２の方法
で形成されている。

【００５７】また、図２１は、図２０のメモリセルアレ
イにワード線１７、データ線１８およびソース線１９等
を配置して示したメモリセルアレイの要部平面図を示し
ている。また、図２２は、図２１のＣ−Ｃ線に相当する
部分の断面図を示している。フラッシュメモリ（ＥＥＰ
ＲＯＭ）のメモリセルは、１ＭＩＳ構造で構成されてお
り、ソースおよびドレイン用の半導体領域２０ｓ，２０
ｄと、トンネル絶縁膜２１と、フローティングゲート電
極２２と、ゲート間絶縁膜２３と、コントロールゲート
電極２４とを有している。ソースおよびドレイン用の半
導体領域２０ｓ，２０ｄには、例えばリンまたはヒ素が
含有されている。ソース用の半導体領域２０ｓは、ソー
ス線１９の一部を構成している。また、ドレイン用の半
導体領域２０ｄは、データ線１８の一部を構成してい
る。すなわち、ソース線１９およびデータ線１８は基板
１に形成された半導体領域で形成されている。トンネル
絶縁膜２１は、例えば酸化シリコン膜からなる。フロー
ティングゲート電極２２は、例えば低抵抗ポリシリコン
からなる。ゲート間絶縁膜２３は、例えば酸化シリコン
膜からなる。コントロールゲート電極２４は、例えば低
抵抗ポリシリコン上にタングステンシリサイド等のよう
なシリサイド層が設けられてなる。このコントロールゲ
ート電極２４は、ワード線１７の一部で構成されてい
る。

【００５８】このような本実施の形態４によれば、前記
実施の形態１，２で説明した理由から以下の効果を得る
ことができる。

【００５９】まず、メモリセルの書込み、消去およびデ
ータ読み出し動作の安定性を向上させることができる。
また、フィールド絶縁部７における埋め込み性を向上さ
せることができるので、これを挟んで隣接するメモリセ
ル間のショート不良を抑制または防止できる。このた
め、フラッシュメモリ（ＥＥＰＲＯＭ）においても、隣
接するメモリセル間の間隔を狭めることができ、１チッ
プ内に形成可能なメモリ容量の増大を推進させることが
できる。

【００６０】（実施の形態５）本実施の形態５において
は、例えばＳＲＡＭ（Static Random Access Memory）
に本発明の技術思想を適用した場合について説明する。

【００６１】図２３は、本実施の形態５のＳＲＡＭにお
けるメモリセルアレイの要部平面図を示している。ま
た、図２４は、図２３のＥ−Ｅ線に相当する部分の断面
図を示している。このメモリセルアレイには、平面Ｌ字
状および逆Ｌ字状の活性領域Ｌ１と、図２３の左右方向
に延びる短い矩形状の活性領域Ｌ２とが配置されてい
る。最小デバイス領域幅Ｗは、ワード線２５が交差する
活性領域Ｌ１の最小幅である。各活性領域Ｌ１，Ｌ２の
周囲は、フィールド絶縁部７によって取り囲まれてい
る。このフィールド絶縁部７は、前記実施の形態１また
は実施の形態２の方法で形成されている。配線２６Ａ，
２６Ｂは、活性領域Ｌ１，Ｌ２に交差するように配置さ
れている。

【００６２】図２３において破線で囲んだ領域は、１個
のメモリセルＭＣを示している。メモリセルＭＣは、２
個のドライバ用のＭＩＳＱｄ１，Ｑｄ２と、２個の転送
用のＭＩＳＱｔ１，Ｑｔ２と、２個の負荷用のＭＩＳＱ
Ｌ１，ＱＬ２とを有している。各ＭＩＳＱｄ１，Ｑｄ
２，Ｑｔ１，Ｑｔ２，ＱＬ１，ＱＬ２は、例えばｎＭＩ
Ｓで構成されている。各ＭＩＳＱｄ１，Ｑｄ２，Ｑｔ
１，Ｑｔ２，ＱＬ１，ＱＬ２の基本構造はほぼ同じであ
る。ここでは、図２４に示すように、ドライバ用のＭＩ
ＳＱｄ１，Ｑｄ２を例示してその基本構造を説明する。

【００６３】ドライバ用のＭＩＳＱｄ１，Ｑｄ２は、ソ
ースおよびドレイン用の半導体領域２７と、ゲート絶縁
膜２８と、ゲート電極２９とを有している。半導体領域
２７には、例えばリンまたはヒ素が含有されている。ゲ
ート絶縁膜２８は、例えば酸化シリコン膜または酸窒化
シリコン膜からなる。酸窒化シリコン膜は、ゲート絶縁
膜２８と基板１との界面に窒素が析出される構造を有し
ており、これを用いることでホットキャリア耐性を向上
させることが可能となっている。ゲート電極２９は、例
えば低抵抗ポリシリコン膜上にタングステンシリサイド
またはコバルトシリサイドが形成されてなり、上記配線
２６Ａ，２６Ｂの一部で形成されている。転送用のＭＩ
ＳＱｔ１，Ｑｔ２のゲート電極はワード線２５の一部
（活性領域Ｌ１と重なる部分）で構成されている。ま
た、負荷用のＭＩＳＱＬ１，ＱＬ２のゲート電極は、配
線２６Ａ，２６Ｂの一部（活性領域Ｌ２と重なる部分）
で構成されている。

【００６４】このような本実施の形態５によれば、前記
実施の形態１，２で説明した理由から以下の効果を得る
ことができる。

【００６５】まず、ＳＲＡＭの動作信頼性を向上させる
ことができる。また、フィールド絶縁部７における埋め
込み性を向上させることができるので、これを挟んで隣
接するメモリセル間のショート不良を抑制または防止で
きる。このため、ＳＲＡＭにおいても、隣接するメモリ
セル間の間隔を狭めることができ、１チップ内に形成可
能なメモリ容量の増大を推進させることができる。

【００６６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることは言うまでもない。

【００６７】例えば半導体基板上の隣接配線間に形成さ
れた溝を絶縁膜で埋め込む際の方法として採用すること
ができる。

【００６８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
回路を有する半導体装置の製造方法に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ばマイクロプロセッサ等のような論理回路を有する半導
体装置や上記メモリ回路と論理回路とを同一基板に形成
してなる混載型の半導体装置の製造方法にも適用でき
る。

【００６９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７０】すなわち、半導体基板の主面に溝を形成し
た後、その溝を高密度プラズマ化学気相成長法により堆
積した絶縁膜で埋め込む際に、その絶縁膜の堆積時の厚
さに応じて、研磨処理前の前記絶縁膜の平坦性を向上さ
せる処理を行うことにより、その研磨処理による半導体
基板の主面内の平坦性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。

【図２】図１に続く半導体装置の製造工程中における要
部断面図である。

【図３】図２に続く半導体装置の製造工程中における要
部断面図である。

【図４】（ａ）は図３に続く半導体装置の製造工程中に
おける要部断面図、（ｂ）は（ａ）の要部拡大断面図で
ある。

【図５】図４に続く半導体装置の製造工程中における要
部断面図である。

【図６】図５の要部拡大断面図である。

【図７】図５及び図６に続く半導体装置の製造工程中に
おける要部断面図である。

【図８】図７に続く半導体装置の製造工程中における要
部断面図である。

【図９】図８に続く半導体装置の製造工程中における要
部断面図である。

【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。

【図１１】本発明の一実施の形態である半導体装置の製
造方法で用いたＣＭＰ装置の一例の説明図である。

【図１２】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図１３】図１２と同工程時における半導体装置の要部
拡大断面図である。

【図１４】図１２および図１３に続く半導体装置の製造
工程中における要部断面図である。

【図１５】図１４に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１６】図１５に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１７】本発明の他の実施の形態である半導体装置の
要部平面図である。

【図１８】図１７に他の部材を配置して示した半導体装
置の要部平面図である。

【図１９】図１８のＡ−Ａ線に相当する部分の断面図で
ある。

【図２０】本発明の他の実施の形態である半導体の要部
平面図である。

【図２１】図２０に他の部材を配置して示した半導体装
置の要部平面図である。

【図２２】図２１のＣ−Ｃ線に相当する部分の断面図で
ある。

【図２３】本発明の他の実施の形態である半導体の要部
平面図である。

【図２４】図２３のＥ−Ｅ線に相当する部分の断面図で
ある。

【符号の説明】

１ウエハ１Ｓ半導体基板２絶縁膜３絶縁膜（第１絶縁膜）４分離溝５絶縁膜６絶縁膜（第２絶縁膜）６ａ突起部６ｂ突起部７フィールド絶縁部（溝型の分離部）８ＣＭＰ装置８ａ筐体８ｂ回転軸８ｃモータ８ｄ研磨盤８ｅ研磨パッド８ｆウエハキャリア８ｆ１凹部８ｇ駆動軸８ｈスラリ供給管８ｉドレッサ８ｊ駆動軸９犠牲膜１０ワード線１１データ線１２半導体領域１３ゲート絶縁膜１４ゲート電極１５Ａ〜１５Ｃプラグ１６キャパシタ１６Ａ下部電極１６Ｂ上部電極１６Ｃ容量絶縁膜１７ワード線１８データ線１９ソース線２０ｓ，２０ｄ半導体領域２１トンネル絶縁膜２２フローティングゲート電極２３ゲート間絶縁膜２４コントロールゲート電極２５ワード線２６Ａ，２６Ｂ配線２７半導体領域２８ゲート絶縁膜２９ゲート電極ＰＲ１フォトレジストパターンＰＲ２フォトレジストパターン（マスキングパター
ン）Ｌ活性領域Ｌ１，Ｌ２活性領域Ｑｓメモリセル選択用のＭＩＳ・ＦＥＴＱｄ１，Ｑｄ２ドライバ用のＭＩＳ・ＦＥＴＱｔ１，Ｑｔ２転送用のＭＩＳ・ＦＥＴＱＬ１，ＱＬ２負荷用のＭＩＳ・ＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３７１ 27/11 27/115 29/788 29/792 Ｆターム(参考） 5F032 AA37 AA44 AA45 BA02 CA14 CA17 DA02 DA04 DA10 DA22 DA25 DA28 DA33 DA53 5F083 AD10 AD42 AD48 BS27 EP02 EP05 EP22 EP79 ER22 GA02 GA09 GA27 GA30 JA03 JA05 JA32 JA38 JA39 JA40 JA53 KA13 MA06 MA17 MA20 NA01 PR12 PR21 PR40 ZA12 5F101 BA07 BA12 BB02 BD34 BD35 BE07 BF09 BH02 BH30

Claims

【特許請求の範囲】

【請求項１】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板の主面に溝を形成する工程、（ｂ）前
記溝の深さをＤ、前記溝により囲まれる活性領域の最小
幅をＷとした場合に、Ｄ＋Ｗ／２またはそれ以上となる
ような厚さを持つ絶縁膜を高密度プラズマ化学気相成長
法により前記半導体基板の主面上に堆積する工程、
（ｃ）前記絶縁膜上に、前記絶縁膜の上面に形成された
相対的に大きな突起部が露出され、それ以外が覆われる
ようなマスキングパターンを形成する工程、（ｄ）前記
マスキングパターンをマスクとして、そこから露出され
る絶縁膜の上部をエッチング除去する工程、（ｅ）前記
マスキングパターンを除去する工程、（ｆ）前記（ｅ）
工程後の前記絶縁膜が前記溝内に残されるように前記絶
縁膜を研磨することにより、前記半導体基板の主面に溝
型の分離部を形成する工程。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記マスキングパターンの開口端部が、前記突
起部の傾斜部で終端せず、その裾野の前記絶縁膜上面の
略平坦部で終端するように、前記マスキングパターンを
形成することを特徴とする半導体装置の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、前記（ｅ）工程後、前記（ｆ）工程前
に、前記絶縁膜の上面全面をエッチバックする工程を有
することを特徴とする半導体装置の製造方法。
【請求項４】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板の主面に第１絶縁膜をパターニングす
る工程、（ｂ）前記第１絶縁膜のパターンをマスクとし
て、そこから露出される半導体基板をエッチング除去す
ることにより、前記半導体基板の主面に溝を形成する工
程、（ｃ）前記溝の深さをＤ、前記溝により囲まれる活
性領域の最小幅をＷとした場合に、Ｄ＋Ｗ／２またはそ
れ以上となるような厚さを持つ第２絶縁膜を高密度プラ
ズマ化学気相成長法により前記半導体基板の主面上に堆
積する工程、（ｄ）前記第２絶縁膜上に、前記第２絶縁
膜の上面に形成された相対的に大きな突起部が露出さ
れ、それ以外が覆われるようなマスキングパターンを形
成する工程、（ｅ）前記マスキングパターンをマスクと
して、そこから露出される第２絶縁膜の上部をエッチン
グ除去する工程、（ｆ）前記マスキングパターンを除去
する工程、（ｇ）前記（ｆ）工程後の前記第２絶縁膜が
前記溝内に残されるように前記第２絶縁膜を研磨するこ
とにより、前記半導体基板の主面に溝型の分離部を形成
する工程。
【請求項５】請求項４記載の半導体装置の製造方法に
おいて、前記マスキングパターンの開口端部が、前記突
起部の傾斜部で終端せず、その裾野の前記絶縁膜の略平
坦部で終端するように、前記マスキングパターンを形成
することを特徴とする半導体装置の製造方法。
【請求項６】請求項４または５記載の半導体装置の製
造方法において、前記（ｅ）工程に際して、前記第２絶
縁膜と前記第１絶縁膜とのエッチング選択比を大きくし
た条件でエッチング処理を施すことを特徴とする半導体
装置の製造方法。
【請求項７】請求項４、５または６記載の半導体装置
の製造方法において、前記（ｆ）工程後、前記（ｇ）工
程前に、前記絶縁膜の上面全面をエッチバックする工程
を有することを特徴とする半導体装置の製造方法。
【請求項８】請求項４〜７のいずれか１項に記載の半
導体装置の製造方法において、前記（ｇ）工程に際し
て、前記第２絶縁膜と、前記第１絶縁膜との研磨選択比
が大きくなるような条件で研磨処理を施すことを特徴と
する半導体装置の製造方法。
【請求項９】請求項４〜８のいずれか１項に記載の半
導体装置の製造方法において、前記第１絶縁膜が窒化シ
リコン膜からなり、前記第２絶縁膜が酸化シリコン膜か
らなることを特徴とする半導体装置の製造方法。
【請求項１０】請求項４〜９のいずれか１項に記載の
半導体装置の製造方法において、前記（ｇ）工程後、前
記溝型の分離部に囲まれる半導体基板の活性領域にゲー
ト絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート
電極を形成する工程、前記半導体基板にソースおよびド
レイン用の半導体領域を形成する工程を有することを特
徴とする半導体装置の製造方法。
【請求項１１】以下の工程を有することを特徴とする
半導体装置の製造方法；（ａ）半導体基板の主面に溝を形成する工程、（ｂ）前
記溝の深さをＤ、前記溝により囲まれる活性領域の最小
幅をＷとした場合に、Ｄ＋Ｗ／２よりも薄い厚さを持つ
絶縁膜を高密度プラズマ化学気相成長法により前記半導
体基板の主面上に堆積する工程、（ｃ）前記絶縁膜上に
犠牲膜を堆積する工程、（ｄ）前記犠牲膜および絶縁膜
をエッチバックする工程、（ｅ）前記（ｄ）工程後の前
記絶縁膜が前記溝内に残されるように前記絶縁膜を研磨
することにより、前記半導体基板の主面に溝型の分離部
を形成する工程。
【請求項１２】請求項１１記載の半導体装置の製造方
法において、前記（ｂ）工程の絶縁膜の形成処理に際し
て、前記絶縁膜の上面に突起部が分散されて配置される
ようにすることを特徴とする半導体装置の製造方法。
【請求項１３】以下の工程を有することを特徴とする
半導体装置の製造方法；（ａ）半導体基板の主面に第１絶縁膜をパターニングす
る工程、（ｂ）前記第１絶縁膜のパターンをマスクとし
て、そこから露出される半導体基板をエッチング除去す
ることにより、前記半導体基板の主面に溝を形成する工
程、（ｃ）前記溝の深さをＤ、前記溝により囲まれる活
性領域の最小幅をＷとした場合に、Ｄ＋Ｗ／２よりも薄
い厚さを持つ第２絶縁膜を高密度プラズマ化学気相成長
法により前記半導体基板の主面上に堆積する工程、
（ｄ）前記第２絶縁膜上に犠牲膜を堆積する工程、
（ｅ）前記犠牲膜および第２絶縁膜をエッチバックする
工程、（ｆ）前記（ｅ）工程後の前記第２絶縁膜が前記
溝内に残されるように前記第２絶縁膜を研磨することに
より、前記半導体基板の主面に溝型の分離部を形成する
工程。
【請求項１４】請求項１３記載の半導体装置の製造方
法において、前記（ｃ）工程の絶縁膜の形成処理に際し
て、前記絶縁膜の上面に突起部が分散されて配置される
ようにすることを特徴とする半導体装置の製造方法。
【請求項１５】請求項１３または１４記載の半導体装
置の製造方法において、前記（ｆ）工程に際して、前記
第２絶縁膜と、前記第１絶縁膜との研磨選択比が大きく
なるような条件で研磨処理を施すことを特徴とする半導
体装置の製造方法。
【請求項１６】請求項１３、１４または１５記載の半
導体装置の製造方法において、前記第１絶縁膜が窒化シ
リコン膜からなり、前記第２絶縁膜が酸化シリコン膜か
らなることを特徴とする半導体装置の製造方法。
【請求項１７】請求項１３〜１６のいずれか１項に記
載の半導体装置の製造方法において、前記（ｆ）工程
後、前記溝型の分離部に囲まれる半導体基板の活性領域
にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に
ゲート電極を形成する工程、前記半導体基板にソースお
よびドレイン用の半導体領域を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。
【請求項１８】以下の工程を有することを特徴とする
半導体装置の製造方法；（ａ）半導体基板の主面に溝を形成する工程、（ｂ）前
記半導体基板の主面上に高密度プラズマ化学気相成長法
により絶縁膜を堆積する工程、（ｃ）前記絶縁膜上に、
前記絶縁膜の上面に形成された相対的に大きな突起部が
露出され、それ以外が覆われるようなマスキングパター
ンを形成する工程、（ｄ）前記マスキングパターンをマ
スクとして、そこから露出される絶縁膜の上部をエッチ
ング除去する工程、（ｅ）前記マスキングパターンを除
去する工程、（ｆ）前記（ｅ）工程後の前記絶縁膜が前
記溝内に残されるように前記絶縁膜を研磨することによ
り、前記半導体基板の主面に溝型の分離部を形成する工
程。