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JP2002351430A - 表示装置 - Google Patents

表示装置

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Publication number
JP2002351430A
JP2002351430A JP2001161998A JP2001161998A JP2002351430A JP 2002351430 A JP2002351430 A JP 2002351430A JP 2001161998 A JP2001161998 A JP 2001161998A JP 2001161998 A JP2001161998 A JP 2001161998A JP 2002351430 A JP2002351430 A JP 2002351430A
Authority
JP
Japan
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signal
voltage
pixel
refresh
data
Prior art date
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Withdrawn
Application number
JP2001161998A
Other languages
English (en)
Inventor
Yoichi Hida
洋一 飛田
Nobuyuki Hirano
信行 平野
Masashi Agari
将史 上里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to TW091106936A priority patent/TW571267B/zh
Priority to US10/119,722 priority patent/US7006067B2/en
Priority to CNB021188785A priority patent/CN1178191C/zh
Priority to KR10-2002-0023638A priority patent/KR100516238B1/ko
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Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【課題】 画素データの保持のための消費電力を低減す
る。 【解決手段】 表示画素マトリクス（１）内に配置され
る画素（ＰＸ）の列に対応して配置されるデータ線（Ｄ
Ｌ，ＤＲ）に対し相補信号線（ＣＬ，ＣＲ）を配置す
る。リフレッシュモード時において、この画素のデータ
を相補信号線ＣＬおよびＣＲに読出し、センスアンプ
（ＳＡ）により差動増幅し、この差動増幅したデータ
を、元の画素に書込む。内部でリフレッシュを行ない、
外部からのメモリに準備されたリフレッシュ用データを
再書込する必要がなく、消費電流が低減される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、画像を表示する
ための表示装置に関し、特に、画素に対応して配置され
る画素素子を容量の保持電圧により駆動する表示装置に
関する。
【０００２】
【従来の技術】従来、表示装置の１つとして、液晶表示
装置（ＬＣＤ：Liquid Crystal Display）が知られてい
る。ＬＣＤにおいては、非晶質シリコン（ａ−Ｓｉ）半
導体薄膜または多結晶シリコン（ｐ−Ｓｉ）半導体薄膜
を素材（活性層）として用い、この活性層にチャネル
部、およびソース部／ドレイン部が形成される薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いた薄
膜トランジスタ駆動方式液晶表示装置（ＴＦＴ−ＬＣ
Ｄ）が知られている。特に、表示画素に対し映像信号の
スイッチとなるＴＦＴを設けたアクティブマトリクス型
液晶パネルは、このＴＦＴのスイッチ動作により表示画
素素子の駆動電圧が保持されるため、コントラストおよ
び応答速度性等の画質に優れており、静止画像および動
画像を表示するための携帯型パーソナルコンピュータお
よびディスクトップパーソナルコンピュータのモニタま
たは投射型モニタなどに広く利用されている。
【０００３】図４４は、従来のカラー液晶表示装置の構
成を概略的に示す図である。図４４において、従来のカ
ラー液晶表示装置は、赤（Ｒ）、緑（Ｇ）および青
（Ｂ）の３色画素を含む単位表示画素１００１が行列状
に配列される液晶表示部１００２と、この液晶表示部１
００２の走査線１０１０を順次選択する垂直走査回路１
００３と、液晶表示部１００２の各列に映像信号を伝達
する水平走査回路１００６を含む。
【０００４】液晶表示部１００２においては、走査線が
１０１０が液晶表示部１００２の各単位表示画素行に対
応して配置され、１本の走査線を選択する事により１行
の単位表示画素１００１が同時に選択される。
【０００５】この液晶表示部１００２においては、ま
た、単位表示画素１００１の各列に対応してデータ線１
０１１が配列される。このデータ線１０１１は、Ｒ、Ｇ
およびＢの３色画素それぞれに対して配置される。
【０００６】垂直走査回路１００３は、液晶表示部１０
０２の走査線１０１０を順次選択するための信号を生成
するシフトレジスタ回路１００４と、シフトレジスタ回
路１００４の出力信号をバッファ処理して、走査線１０
１０を選択状態へ駆動するバッファ回路１００５を含
む。シフトレジスタ回路１００４へは、図示しない表示
制御回路から垂直同期信号および水平同期信号が与えら
れ、この水平同期信号に従って走査線１０１０を垂直方
向に順次走査する。垂直同期信号が与えられると再び先
頭の走査線に戻って順次走査線を駆動する。垂直走査回
路１００３が走査線１０１０を駆動するシーケンスとし
ては、１行おきの走査線を順次選択状態へ駆動するイン
ターレース方式および走査線１０１０を順次選択状態へ
駆動するノンインターレース方式がある。
【０００７】水平走査回路１００６は、水平同期信号を
分周して、この液晶表示部１００２のデータ線を順次選
択する信号をシフト動作により生成するシフトレジスタ
回路１００７と、シフトレジスタ回路１００７の出力信
号をバッファ処理するバッファ回路１００８と、バッフ
ァ回路１００８からの選択信号に従って導通し、映像処
理部から共通画像データ線１０１３を介して与えられる
映像信号（データ信号）を対応のデータ線１０１１に伝
達するスイッチ回路１００９を含む。この共通画像デー
タ線１０１３へは、Ｒ、ＧおよびＢの画素それぞれに対
するデータ信号が並列に与えられる。
【０００８】スイッチ回路１００９も、Ｒ、ＧおよびＢ
３色画素それぞれに対して配置されるスイッチング素子
ＳＷを含み、バッファ回路１００８の出力する選択信号
に従って対応の列のＲ、ＧおよびＢ３色画素それぞれに
対して設けられる信号線１０１１に対し並列にデータ信
号を伝達する。これにより、単位表示画素１００１にお
いて、Ｒ、ＧおよびＢの３色画素に対するデータが同時
に書込まれ、そこに含まれる液晶が、この書込まれたデ
ータに従って駆動される。
【０００９】この単位表示画素１００１においては、液
晶を駆動するための電圧を保持するためのキャパシタが
設けられており、このキャパシタが共通電極線１０１２
に結合される。この共通電極線１０１２は、液晶表示部
１００２に含まれる単位表示画素１００１に共通に配設
される。
【００１０】図４５は、図４４に示す単位表示画素１０
０１の１色の単位色画素に対応する画素素子の構成を概
略的に示す図である。図４５において単位表示画素１０
０１に含まれる単位色画素素子は、液晶素子１１０２
と、走査線１０１０の信号に応答して導通し、液晶素子
１１０２をデータ線１０１１に結合するサンプリングＴ
ＦＴ１００１と、サンプリングＴＦＴ１００１を介して
電圧保持ノード１１０６に与えられた電圧を保持するた
めの電圧保持容量素子１１０３とを含む。この電圧保持
容量素子１１０３は、共通電極線１０１２と電圧保持ノ
ード１１０６の間に接続される。
【００１１】液晶素子１１０２は、電圧保持ノード１１
０６と対向電極１１０５の間に接続され、この対向電極
１１０５と電圧保持ノード１１０６の間の電圧に応じ
て、その透過度が変化し、応じて、この液晶素子１１０
２に対して設けられるカラーフィルタの色の輝度を調整
する。この液晶素子１１０２に対しては、寄生容量１１
０４が存在する。次に、この図４５に示す単位色画素素
子の動作について簡単に説明する。
【００１２】走査線１０１０上の信号により、サンプリ
ングＴＦＴ１１０１がオン状態となると、信号線１０１
１に図４４に示す共通画像データ線１０１３を介して与
えられるデータ信号が、このサンプリングＴＦＴ１１０
１を介して電圧保持ノード１１０６に伝達される。この
電圧保持ノード１１０６に伝達された電圧に従って電圧
保持容量素子１１０３および寄生容量１１０４に電荷が
蓄積される。
【００１３】いわゆる点順次駆動の場合には、この走査
線１０１０に接続される１行の単位画素１００１が、図
４４に示す水平走査回路１００６の出力信号に従って順
次選択され、各選択単位画素素子に、データ信号が書込
まれる。１つの走査線１０１０における単位画素に対す
るデータ信号の書込が完了すると、図４４に示す垂直走
査回路１００３により、次の行の走査線１０１０が選択
状態へ駆動され、次の行の単位画素に対するデータ信号
の書込が行なわれる。
【００１４】非選択状態の走査線１０１０の電圧は接地
電圧または負電圧レベルであり、非選択状態の走査線１
０１０に接続されるサンプリングＴＦＴ１１０１は、オ
フ状態を維持する。したがって、この電圧保持ノード１
１０６に書込まれた電圧は、電圧保持容量素子１１０３
および寄生容量１１０４により、垂直走査回路１００３
により次に走査されるまで保持される。
【００１５】垂直走査回路１００３が、この液晶表示部
１００２におけるすべての行（１フレームと称す）を走
査した後、再び、この走査線１０１０に正の電圧が印加
され、サンプリングＴＦＴ１１０１が導通状態となり、
液晶素子１１０２および電圧保持容量素子１１０３に、
対応のデータ信号線１０１１からサンプリングＴＦＴ１
１０１を介して電圧が書込まれる。したがって、各単位
表示画素は、１フレームごとに、順次保持電圧の書込が
行なわれる。
【００１６】液晶素子１１０２は、直流電圧が印加され
ると特性が劣化するため、液晶素子１１０２に対して
は、交流駆動が行なわれる。すなわち、単位色画素に対
する書込および電圧保持は、対向電極１１０５の電圧に
対し正および負の極性の電圧を各フレームごとに交互に
データ信号線１０１１に対し書込むことにより行なわれ
る。
【００１７】通常、このフレーム周波数は、６０ヘルツ
であり、したがって、正および負の極性が反転された電
圧が電圧保持ノード１１０６に印加されるため、液晶駆
動周波数は、フレーム周波数の１／２倍の周波数とな
り、通常３０ヘルツとなる。
【００１８】この電圧保持ノード１１０６に書込まれて
保持された電圧と対向電極１１０５の電圧との電圧差を
時間平均することにより、液晶素子１１０２に実効的に
印加される電圧Ｖｒｍｓが決定される。この実効電圧Ｖ
ｒｍｓに従って液晶素子１１０２の配向状態が決定さ
れ、その液晶素子の光透過率が制御されて表示の状態が
決定される。
【００１９】３０ヘルツの液晶駆動周波数の場合、フリ
ッカと呼ばれるちらつきが表示画面上に現れることにな
り、表示画像品質が低下する。このようなフリッカを抑
制するために、上下左右に隣り合う画素ごとに液晶駆動
電圧の極性を交互に反転させることにより、フリッカを
抑制する方式が従来取られている。
【００２０】この液晶表示装置においては、１つの単位
画素素子にデータ信号が書込まれ、次に再び書込が行な
われるまでの期間、すなわち１フレーム周期の間、液晶
表示素子１１０２と保持容量素子１１０３により、書込
まれた電圧を保持することが要求される。液晶表示素子
１１０２の有限の抵抗率およびサンプリングＴＦＴ１１
０１におけるリーク電流等により、この電圧保持ノード
１１０６の電圧が低下する。
【００２１】図４６に示すように、通常の６０ヘルツ
（Ｈｚ）のフレーム周期で動作させた場合、１つの単位
画素素子は、フレーム周期ＰＦ（＝１／６０秒）に保持
電圧の書換が行なわれるため、その画素ノード（電圧保
持ノード）の電圧の低下がわずかであり、画素の液晶素
子の反射率（輝度）の変化は小さく、フリッカおよびコ
ントラスト低下という表示品質の低下は十分に抑制され
る。ここで、図４６において横軸に時間を示し、縦軸に
単位色画素の反射率（輝度）を示す。
【００２２】液晶表示装置においては、走査線とデータ
信号線との交差部の容量、および配線（走査線およびデ
ータ信号線）と対向基板上全面に形成された対向電極と
の間の液晶の容量を、サンプリングＴＦＴ１１０１の選
択時間ごとに充放電を行なうために大部分の電流が消費
される。垂直走査回路１００３は、フレーム周波数・走
査線数の周波数で動作し、また水平走査回路１００６
は、フレーム周波数・走査線数・データ信号線数の周波
数で動作する。したがって、これらの配線間容量および
配線と対向電極との間の容量の充放電がこれらの垂直走
査回路１００３および水平走査回路１００６の動作周波
数で充放電され、消費電力が大きくなる。この消費電力
を低減するためには、これらの垂直走査回路１００３お
よび水平走査回路１００６の動作周波数を低減するまた
はこれらの走査回路１００３および１００６を間欠的に
動作させることが有効な手段と考えられる。
【００２３】今、図４７に示すように、１つの単位色画
素に対し周期Ｐｆｒで書込を行なうように水平および垂
直走査回路１００３および１００６の動作周波数を低下
させた場合、画素ノード（電圧保持ノード）１１０６の
電圧低下が極めて大きくなり、反射率（輝度）も大きく
変化する。ここで、図４７においても、横軸に時間を示
し、縦軸に、反射率を示す。この反射率は、画素ノード
の蓄積電圧に比例している。このような低速（低周波
数）の書換による表示を行なった場合、画素ノード１１
０６の電圧が大きく変化し、反射率（輝度）が大きく変
化し、この電圧低下が、表示画面上でのフリッカとして
観測され、表示画像品質が劣化する。また、この液晶素
子に印加される平均電圧が低下し、良好なコントラスト
を得ることができなくなりまた低速書換えによる表示応
答速度も低下するなど表示品質が低下するという問題が
生じる。
【００２４】上述のような動作周波数の低減による表示
品質の劣化の問題を低減するための手法の１つが、特開
平９−２５８１６８号公報に提案されている。
【００２５】図４８は、従来の液晶表示装置の１画素の
構成を概略的に示す図である。図４８において、表示画
素は、走査線１０１０上の信号Ｇｍに従って選択的に導
通し、導通時データ信号線１０１１上のデータ信号Ｄｉ
を内部ノード１１３３に伝達するサンプリングＴＦＴ１
１３１と、内部ノード１１３３と共通電極線１１２１の
間に接続される電圧保持容量素子１１３２と、内部ノー
ド１１３３の電圧に応答して選択的に導通し、導通時共
通電極線１１２１と透明電極１１３５とを電気的に接続
する画素駆動ＴＦＴ１１３４と、対向電極駆動回路１１
２２からの駆動電圧Ｖｃｎｔを受ける対向電極１１３６
を含む。
【００２６】この図４８に示す表示画素が、行および列
方向にマトリクス状に配列される。共通電極線１１２１
は、この表示部に含まれる表示画素すべてに共通に結合
され、共通電極駆動回路１１２０からの共通電極電圧Ｖ
ｃｏｍを受ける。
【００２７】対向電極１１３６は、表示画素パネル部に
形成される表示画素に共通に、対向基板上全面に形成さ
れる。透明電極１１３５および対向基板の外部の両側に
偏光板が配置され、また、それらの一方にバックライト
が配置される。この図４８に示す表示画素は、１色の表
示画素であり、Ｒ、ＧおよびＢの３色それぞれに対応し
てこの図４８に示す表示画素が配置される。
【００２８】次に、図４８に示す表示画素の動作順序
を、図４９に示す信号波形図を参照して説明する。走査
線選択回路により選択された走査線に、サンプリングＴ
ＦＴ１１３１のしきい値電圧以上の電圧が走査線１０１
０上に伝達されると、この走査線１０１０が選択され、
この走査線１０１０に接続される１行の画素が同時に選
択される。点順次方式においては、データ書込回路から
順次データ信号線１０１１上にデータ信号Ｄｉが伝達さ
れ、また線順次方式の場合、この走査線１０１０に接続
される表示画素に同時に、対応のデータ信号Ｄｉが伝達
される。
【００２９】データ信号線１０１１上のデータ信号Ｄｉ
が、サンプリングＴＦＴ１１３１を介して電圧保持容量
素子１１３２を充電すると、内部ノード１１３３の電圧
Ｖｍｅｍが、書込まれたデータ信号Ｄｉに応じて変化す
る。図４９においては、サンプリング時においてまず論
理Ｈレベルの書込データ電圧が伝達された場合を示す。
内部ノード１１３３の電圧レベルが論理Ｈレベルとなる
と、対応の画素駆動ＴＦＴ１１３４が導通状態となり、
透明電極１１３５が共通電極線１１２１に結合され、こ
の透明電極１１３５の電圧Ｖｄｐが、共通電極線１１２
１上の電圧Ｖｃｏｍに等しくなる。
【００３０】一方、対向電極駆動回路１１２２から対向
電極線１１３６へ与えられる対向電極電圧Ｖｃｎｔは、
各サンプリング周期ごとに、その極性が変化する（隣接
行において、信号電圧の極性を反転させ、フリッカの発
生を抑制する）。この対向電極電圧Ｖｃｎｔに従って、
透明電極１１３５と対向電極１１３６の間の電圧Ｖｌｃ
ｄが変化し、液晶の配向状態が変化し、オン状態とな
る。
【００３１】一方、サンプリング電圧Ｖｍｅｍが論理Ｌ
レベルのときには、画素駆動ＴＦＴ１１３４が非導通状
態であり、表示電極となる透明電極１１３５と共通電極
線１１２１とが切離され、この対向電極１１３６上の電
圧（液晶駆動電圧Ｖｃｎｔ）は、液晶に印加されないた
め（液晶の電極間電圧は、論理Ｌレベルであり、液晶は
非導通状態を維持する）。
【００３２】したがって、この図４８に示す表示画素の
構成においては、表示状態を制御するための信号電圧と
して、電圧保持容量素子に印加されるデータ信号Ｄｉが
利用される。この電圧保持容量素子１１３２に一旦蓄積
された電荷は、対応の走査線１０１０が次に選択される
までの期間（１フレーム期間）において、このサンプリ
ングＴＦＴ１１３１およびサンプリングキャパシタ（電
圧保持容量素子）１１３２のリーク電流により徐々に減
少する。しかしながら、内部ノード１１３３の電圧が画
素駆動ＴＦＴ１１３４のしきい値電圧を超えて低下する
までは、画素駆動ＴＦＴ１１３４は導通状態を維持する
ため、透明電極１１３５と共通電極１１２１とは電気的
に結合され、その表示状態は変化しない。
【００３３】この図４８に示す構成に従えば、表示内容
を書換える場合にのみ、走査線１０１０およびデータ信
号線１０１１を駆動することが要求される。画素素子の
表示状態を変更しない場合には、共通電極線１１２１お
よび対向電極１１３６の間にのみ、液晶駆動電圧（Ｖｃ
ｎｔ）を印加することにより、その表示状態を維持し、
走査線およびデータ信号線を駆動する必要性をなくし、
消費電力を低減することを図る。
【００３４】
【発明が解決しようとする課題】この図４８に示す表示
画素の構成においては、データ信号（サンプリング電
圧）Ｖｍｅｍは、画素駆動ＴＦＴ１１３４、電圧保持容
量素子１１３２における絶縁リーク電流、およびサンプ
リングＴＦＴ１１３１のオフリーク電流により徐々に低
下する。この内部ノード１１３３の電圧レベルが低下し
画素駆動ＴＦＴ１１３４がオフ状態となると表示状態が
変化するため、その表示を変更しない場合には、周期的
にサンプリング電圧の書換（リフレッシュ）を行なう必
要がある。
【００３５】図５０は、従来の表示システムの構成の一
例を示す図である。図５０において、この表示システム
は、画像の表示を制御するプロセッサ（ＣＰＵ）１２０
０と、このプロセッサ１２００の制御の下に、図示しな
い画像信号処理部からの画像データを格納しかつ順次格
納した画像データを出力する外部メモリ１２０２と、こ
の外部メモリ１２０２からの画像データに従って画像表
示を行なう表示装置１２０４を含む。
【００３６】表示装置１２０４は、図４８に示す表示画
素で構成される表示パネルを有する。外部メモリ１２０
２は、たとえばスタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）またはビデオメモリで構成され、この
表示装置１２０４に対する画像データを格納する。表示
装置１２０４の表示状態が変化しない場合には、この外
部メモリ１２０２にリフレッシュ用の画像データが格納
されている。したがって、この表示装置１２０４におい
て、各表示画素のサンプリング電圧（保持電圧）Ｖｍｅ
ｍをリフレッシュする場合には、外部メモリ１２０２に
格納されている画像データを読出して表示装置１２０４
へ与える必要がある。この外部メモリ１２０２がＳＲＡ
Ｍで構成される場合、そのコストは比較的高く、また、
リフレッシュ時において、外部メモリ１２０２と表示装
置１２０４の間で画素データ信号が転送されるため、外
部メモリ１２０２と表示装置１２０４の間の配線および
外部メモリ１２０２内で電力が消費され、リフレッシュ
のための消費電力が大きいという問題が生じる。
【００３７】それゆえ、この発明の目的は、表示品質を
劣化させることなく、消費電力を十分に低減することの
できる表示システムを構築することのできる表示装置を
提供することである。
【００３８】この発明の他の目的は、表示システムのコ
ストおよびサイズを低減することのできる表示装置を提
供することである。
【００３９】この発明のさらに他の目的は、長期にわた
って安定に表示画像を維持する事のできる低消費電流の
表示装置を提供する事である。
【００４０】
【課題を解決するための手段】この発明に係る表示装置
は、行および列に配列される複数の画素素子と、各行に
対応して配置され、各々が対応の行の画素素子に対する
選択信号を伝達する複数の走査線と、画素素子の列に対
応して配置され、各々が対応の列の画素素子に対するデ
ータ信号を伝達する複数のデータ線と、各画素素子に対
応して配置され、各々が対応の走査線の信号に応答して
対応のデータ線のデータ信号を対応の画素素子に伝達す
る複数の選択トランジスタと、各選択トランジスタに対
応して配置され、対応の画素素子に印加される電圧を保
持するための保持容量素子と、リフレッシュ指示に応答
して、保持容量素子の保持電圧を読出し、該読出した保
持電圧信号に従って該保持容量素子の保持電圧をリフレ
ッシュするためのリフレッシュ手段を備える。
【００４１】好ましくは、リフレッシュ手段は、リフレ
ッシュ指示に応答して、データ線を各列に対応して配置
される相補信号線対に結合するためのデータ線制御回路
と、このリフレッシュ指示に応答して、選択的に活性化
され、活性化時各相補信号線対を所定電圧レベルに設定
する電圧設定手段と、リフレッシュ指示に応答して選択
的に活性化され、活性化時対応の相補信号線対の電圧を
差動増幅する差動増幅手段と、リフレッシュ指示に応答
して、走査線を所定の順序で選択状態に駆動してデータ
線に対応の保持容量素子を結合する行選択手段を備え
る。
【００４２】これに代えて、好ましくは、リフレッシュ
手段は、所定の周期でリフレッシュ要求をリフレッシュ
指示に応答して生成するリフレッシュ要求手段と、リフ
レッシュ指示に応答してデータ線を選択的に、各列に対
応して配置される相補信号を生成する相補信号線対に結
合するデータ線制御回路と、各相補信号線対に対応して
配置され、活性化時対応の相補信号線対を所定電位レベ
ルに設定する電圧初期設定回路と、活性化時、各相補信
号線対の電位を差動増幅する差動増幅回路と、リフレッ
シュ要求信号に応答して、複数の走査線を所定の順序で
選択して保持容量素子を対応のデータ線に結合する行選
択手段と、リフレッシュ要求信号に応答して、電圧初期
設定手段および差動増幅手段を選択的に活性化するリフ
レッシュ制御回路を備える。
【００４３】好ましくは、各列に対応して、相補データ
信号が伝達される第１および第２のデータ線の対が配置
され、各前記走査線と前記第１および第２のデータ線の
一方との交差部に対応して前記画素素子が配置される。
このデータ線対に対応して相補信号線対が配置される。
【００４４】これに代えて、好ましくは、走査線が、各
行に対応して２本配列され、各行の画素素子は、隣接列
の画素素子が異なる走査線に結合され、隣接列のデータ
線が対をなすように配列される。データ線制御回路は、
対をなすデータ線を前記相補信号線対に結合し、行選択
手段は、リフレッシュ指示の活性化時、選択行において
１本の走査線を選択して、各データ線対において１つの
データ線に保持容量素子を結合し、かつこの行選択手段
は、リフレッシュ指示の非活性化時においては、選択行
において２本の走査線を同時に選択する。
【００４５】好ましくは、各行において、対をなすデー
タ線において画素素子が結合されるデータ線と異なるデ
ータ線に対し、対応の保持容量素子と相補なデータに対
応する電圧を保持する基準容量素子が接続される。
【００４６】好ましくは、各画素素子は、対応の保持容
量素子の保持電圧に従って選択的に導通し、導通時共通
電極を対応の画素電極に結合する駆動トランジスタと、
この画素電極と対向電極との間に配置される液晶素子と
を備える。
【００４７】また、好ましくは、リフレッシュ手段は、
さらに相補信号線対の差動増幅手段により増幅されたデ
ータ信号を反転して対応の電圧保持容量素子に書き込む
反転書込手段と、画素素子の主電極に印加される電圧の
極性を反転する極性反転手段とを備える。
【００４８】好ましくは、このリフレッシュ手段は、画
素素子のすべてについて１回の保持電圧のリフレッシュ
が完了すると、各画素素子の主電極の電圧極性を反転す
る。
【００４９】好ましくは、画素素子は、対応の保持容量
素子の保持電圧を一方電極に受ける液晶素子を含む。
【００５０】また、これに代えて、好ましくは、画素素
子は、保持容量素子の保持電圧に従って電流が供給され
て発光する素子を含む。
【００５１】好ましくは、複数のデータ線は隣接データ
線が対をなすように配置される。この構成において、リ
フレッシュ手段は、好ましくは、リフレッシュ指示の活
性化時においては対をなすデータ線の一方のデータ線に
保持容量素子を結合し、該一方のデータ線に結合された
保持容量素子の保持電圧をリフレッシュし、かつ通常動
作モード時において、対をなすデータ線の両データ線に
保持容量素子を結合してこれらの保持容量素子にデータ
線に伝達されたデータを書込む。
【００５２】好ましくは、テストモード時、対をなすデ
ータ線の電圧信号を外部へ伝達するためのテスト出力回
路がさらに設けられる。
【００５３】好ましくは、このテストモード時、対をな
すデータ線に保持容量素子から読み出された電圧信号を
差動増幅してラッチする差動増幅回路がさらに設けられ
る。テスト出力回路は、各対をなすデータ線の増幅電圧
信号を外部に出力する。
【００５４】表示装置内部において電圧保持容量素子
（サンプリング容量）が保持する電圧を読出し、該読出
した電圧に従って電圧保持容量素子の保持する電圧を復
元（再生）しており、表示装置内部において正確に保持
電圧をリフレッシュすることができ、外部にリフレッシ
ュ用のメモリを設ける必要がなく、消費電力およびシス
テムサイズを低減することができる。
【００５５】また、通常のＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）において用いられるリフレ
ッシュ制御回路と同様の構成を利用することにより、複
雑な回路構成を新規に配置する必要がなく、信頼性の高
いリフレッシュ回路を実現することができる。
【００５６】また、表示素子としては、液晶素子、エレ
クトロルミネッセンス素子、および液晶駆動回路付画素
素子のいずれが用いられても、正確に保持電圧のリフレ
ッシュを実行することができる。
【００５７】
【発明の実施の形態】［実施の形態１］
【００５８】図１は、この発明の実施の形態１に従う表
示装置の全体の構成を概略的に示す図である。図１にお
いて、表示装置は、行列状に配列される複数の画素素子
を含む表示画素マトリクス１と、この表示画素マトリク
ス１の行を順次選択する垂直走査回路２と、水平クロッ
ク信号ＨＣＫに従って、表示画素マトリクス１の列を順
次選択する信号を生成する水平走査回路３と、画像デー
タＤを伝達する画像データバス（共通画像データ線）７
の各信号線を水平走査回路３の出力信号に従って表示画
素マトリクス１の列に順次接続する接続制御回路４と、
活性化時表示画素マトリクス１の各表示画素の保持電圧
をリフレッシュするリフレッシュ回路６と、リフレッシ
ュ指示信号ＳＥＬＦに従ってリフレッシュ回路６、接続
制御回路４および垂直走査回路２の動作を制御するリフ
レッシュ制御回路５を含む。
【００５９】水平走査回路３は、水平走査開始指示信号
ＳＴＨに応答して、水平クロック信号ＨＣＫに従ってシ
フト動作を行なう水平シフトレジスタ１１と、この水平
シフトレジスタ１１の各出力信号を受け、多重選択禁止
信号ＩＮＨＨに従って、選択列が非選択状態となった後
に次の選択列を選択状態へ駆動するバッファ回路１２を
含む。
【００６０】水平シフトレジスタ１１は、水平シフトク
ロック信号ＨＣＫに従ってシフト動作を行なっている。
したがって、隣接出力ノードが同時に論理Ｈレベルの選
択状態となる期間が存在する。バッファ回路１２は、シ
フト動作時において選択列が変更される場合に隣接出力
ノードが同時に論理Ｈレベルとなるのを禁止し、表示画
素マトリクス１における列の多重選択を禁止する。水平
走査開始指示信号ＳＴＨは、水平走査期間ごとに発生さ
れ、この水平走査開始指示信号ＳＴＨを水平走査シフト
レジスタ１１内をシフトする事により列選択信号が生成
され、各選択行において、先頭列からの走査が行われ
る。
【００６１】接続制御回路４は、通常動作時において
は、画像データバス（共通画像データ線）７上の画像デ
ータＤを、バッファ回路１２の列選択信号に従って順次
選択して表示画素マトリクス１の対応の選択列上に伝達
する。一方、リフレッシュモード時においては、この接
続制御回路４は、非導通状態となり、画像データバス７
と表示画素マトリクス１とを切離す。
【００６２】リフレッシュ制御回路５は、リフレッシュ
指示信号ＳＥＬＦの活性化時リフレッシュ回路６を活性
化し、表示画素マトリクス１の各表示画素素子の保持電
圧のリフレッシュを実行する。このリフレッシュ制御回
路５は、リフレッシュモード時においては、垂直走査回
路２に対するシフト動作に必要な各種クロック信号を生
成する。これらのリフレッシュ時における垂直走査回路
２の垂直走査を行なうための信号は、リフレッシュ時に
おいても外部から与えられても良い。
【００６３】シフトクロック切換回路８は、活性状態の
リフレッシュ指示信号ＳＥＬＦに従って、外部からのシ
フトクロック信号に代えてリフレッシュ制御回路５から
のシフトクロック信号を垂直走査回路２へ与える。
【００６４】この図１に示す表示装置においては、リフ
レッシュ回路６により、表示画素マトリクス１における
画素素子の保持電圧がリフレッシュされるため、外部に
設けられたメモリの記憶するリフレッシュ用のデータを
新たにリフレッシュのために読み出して表示画素マトリ
クス１へ書込む必要がなく、消費電力が低減される（単
に内部動作が行なわれるだけであるため）。また、表示
装置内部において保持電圧をリフレッシュする事ができ
るため、表示画像の変更がない場合において、内部にお
いて長期にわたって保持電圧を保持でき、表示画像の品
質低下が生じるのを防止する事ができる。
【００６５】図２は、図１に示す表示画素マトリクス１
およびリフレッシュ回路６の構成をより具体的に示す図
である。図２において、表示画素マトリクス１において
は、行列状に画素ＰＸが配列される。図２においては、
２行２列に配列される画素ＰＸ１１，ＰＸ１２，ＰＸ２
１およびＰＸ２２を代表的に示す。列方向に整列する画
素ＰＸ（画素ＰＸ１１…を代表的に示す）に対して、相
補データ信号線ＤＬおよびＤＲが配置される。すなわ
ち、画素ＰＸ１１およびＰＸ２１に対しては、データ信
号線ＤＬ１およびＤＲ１が配置され、画素ＰＸ１２およ
びＰＸ２２に対しては、データ信号線ＤＬ２およびＤＲ
２が配置される。
【００６６】これらの画素ＰＸは、各行ごとに、対応の
相補データ線対のデータ線に交互に接続される。すなわ
ち、奇数行に配列される画素ＰＸ１１およびＰＸ１２
は、データ信号線ＤＬ１およびＤＬ２にそれぞれ結合さ
れ、偶数行に配列される画素ＰＸ２１およびＰＸ２２
は、データ信号線ＤＲ１およびＤＲ２にそれぞれ接続さ
れる。これらの画素ＰＸに対し共通に共通電極線１５を
介して共通電極電圧Ｖｃｏｍが与えられる。
【００６７】画素ＰＸは、同一構成を有するため、図２
においては、画素ＰＸ１１に対してのみ、その構成要素
に参照番号を付す。図２において、画素ＰＸ（ＰＸ１
１）は、走査線上の走査信号Ｖ１に従って導通し、対応
のデータ信号線ＤＬ１を内部ノードに結合するサンプリ
ングＴＦＴ２５と、このサンプリングＴＦＴ２５を介し
て与えられた電圧信号を保持するための電圧保持容量素
子２６と、電圧保持容量素子２６により保持された電圧
により内部に含まれた液晶素子を駆動する液晶駆動部２
７を含む。
【００６８】電圧保持容量素子２６の主電極には、共通
電極線を介して共通電極電圧Ｖｃｏｍが与えられる。
【００６９】奇数行に配列される画素ＰＸ１１、ＰＸ１
２においては、サンプリングＴＦＴ２５が、データ信号
線ＤＬ（ＤＬ１，ＤＬ２）に与えられたデータ信号を取
込み内部ノードに伝達する。一方、偶数行に配列された
画素ＰＸ２１，ＰＸ２２においては、サンプリングＴＦ
Ｔ２５が、データ信号線ＤＲ（ＤＲ１，ＤＲ２）に伝達
されたデータ信号を内部ノードに伝達する。
【００７０】画素の各列に対応して相補データ線対を配
置することにより、各画素ＰＸに格納された書込電圧
（保持電圧）を読み出して差動増幅して元の保持電圧を
復元し、各画素ＰＸの保持電圧をリフレッシュする。
【００７１】接続制御回路４は、相補データ信号線対Ｄ
ＬおよびＤＲに対応して設けられる切換回路ＳＧ（ＳＧ
１，ＳＧ２）を含む。切換回路ＳＧ１およびＳＧ２へ
は、それぞれ、図１に示すバッファ回路１２からの列選
択信号（水平走査信号）Ｈ１およびＨ２がそれぞれ与え
られる。これらの切換回路ＳＧ１およびＳＧ２は、選択
走査線に応じて活性化される左イネーブル信号ＬＥと右
イネーブル信号ＲＥとに従って共通画像データ線７と相
補データ信号線ＤＬおよびＤＲの接続を切換える。な
お、画像データバス７においては、３色それぞれに対し
て画像データが転送されるが、図２においては、１色の
画像データに対する構成を示しているため、画像データ
バス７を以下、共通画像データ線７と称す。
【００７２】これらの切換回路ＳＧ１およびＳＧ２は、
同一構成を有するため、図２においては、切換回路ＳＧ
１に対して、その構成要素に対し参照番号を付す。
【００７３】切換回路ＳＧ１は、通常動作モード指示信
号ＮＯＲＭと左イネーブル信号ＬＥと列選択信号Ｈ１と
を受けるＡＮＤ回路２１と、ＡＮＤ回路２１の出力信号
が論理Ｈレベルのとき導通し、導通時共通画像データ線
７を内部データ信号線ＤＬ１に接続する転送ゲート２２
と、通常動作モード指示信号ＮＯＲＭと右イネーブル信
号ＲＥと水平走査信号Ｈ１とを受けるＡＮＤ回路２３
と、ＡＮＤ回路２３の出力信号が論理Ｈレベルのとき導
通し、導通時共通画像データ線７を内部データ信号線Ｄ
Ｒ１に接続する転送ゲート２４を含む。
【００７４】通常動作モード指示信号ＮＯＲＭは、これ
らの画素ＰＸに画素データを書込む通常動作モード時に
活性化され、リフレッシュを行なうリフレッシュモード
時においては、ローレベルに設定される。左イネーブル
信号ＬＥは、奇数行の画素が選択されるときに活性化さ
れ（ハイレベルに設定され）、右イネーブル信号ＲＥは
偶数行の画素が選択されるときにハイレベルに設定され
る。これらの右イネーブル信号ＲＥおよび左イネーブル
信号ＬＥは、したがって走査線上の行選択信号（垂直走
査信号）Ｖ１，Ｖ２に従って活性化される。すなわち、
左イネーブル信号ＬＥは、偶数行の走査線上に伝達され
る行選択信号Ｖ１（ＶＯ）が活性状態のときに活性化さ
れ、右イネーブル信号ＲＥは、奇数行の行選択信号Ｖ２
（ＶＥ）が活性化されるときに活性化される。
【００７５】これにより、各画素列に対応して相補内部
データ信号線対を配置した場合においても、正確に、垂
直走査信号（行選択信号）Ｖおよび水平走査信号（列選
択信号）Ｈに従って各画素に通常動作モード時において
画素データを書込むことができる。
【００７６】リフレッシュ回路６は、相補データ信号線
ＤＬおよびＤＲに対応して設けられる相補信号線ＣＬお
よびＣＲと、リフレッシュ指示信号ＳＥＬＦの活性化時
導通し、相補データ信号線ＤＬおよびＤＲを相補信号線
ＣＬおよびＣＲに接続する分離ゲートＩＧ（ＩＧ１，Ｉ
Ｇ２）と、相補信号線ＣＬおよびＣＲの対それぞれに対
応して設けられ、活性化時対応の相補信号線ＣＬおよび
ＣＲの信号を差動増幅しかつラッチするセンスアンプＳ
Ａと、相補信号線ＣＬおよびＣＲに対応して設けられ、
活性化時対応の相補信号線ＣＬおよびＣＲを所定のプリ
チャージ電圧ＶＭにプリチャージしかつイコライズする
プリチャージ／イコライズ回路ＰＥＱを含む。
【００７７】分離ゲートＩＧ（ＩＧ１，ＩＧ２）は、リ
フレッシュ指示信号ＳＥＬＦの活性化時導通し、データ
信号線ＤＬおよびＤＲを相補信号線ＣＬおよびＣＲにそ
れぞれ接続する転送ゲート２８および２９を含む。この
リフレッシュ指示信号ＳＥＬＦは通常動作モード指示信
号ＮＯＲＭと相補な信号であり、通常動作時において
は、このリフレッシュ指示信号ＳＥＬＦは論理論理Ｌレ
ベルの非活性状態にあり、分離ゲートＩＧ（ＩＧ１，Ｉ
Ｇ２）は、非導通状態にあり、相補信号線ＣＬおよびＣ
Ｒは対応の相補データ信号線ＤＬおよびＤＲから分離さ
れる。
【００７８】センスアンプＳＡは、ゲートおよびドレイ
ンが交差結合されかつそれらの共通ソースにセンスアン
プ駆動信号φＰを受けるＰチャネルＴＦＴ（薄膜トラン
ジスタ）３０および３１と、そのゲートおよびドレイン
が交差結合されかつ共通ソースにセンスアンプ駆動信号
φＮを受けるＮチャネルＴＦＴ３２および３３を含む。
ＴＦＴ３０および３２がインバータ回路を構成し、ＴＦ
Ｔ３１および３３が別のインバータ回路を構成し、この
センスアンプＳＡは、活性化時、相補信号線ＣＬおよび
ＣＲの電位を差動増幅してラッチする。
【００７９】プリチャージ／イコライズ回路ＰＥＱは、
プリチャージ／イコライズ信号φＰＥの活性化時導通
し、相補信号線ＣＬおよびＣＲを電気的に短絡するＮチ
ャネルＭＯＳトランジスタ３４と、プリチャージ／イコ
ライズ指示信号φＰＥの活性化時導通し、相補信号線Ｃ
ＬおよびＣＲへそれぞれプリチャージ電圧ＶＭを伝達す
るＮチャネルＴＦＴ３５および３６を含む。このプリチ
ャージ電圧ＶＭは、画素ＰＸに書込まれる論理Ｈ（ハ
イ）レベル電圧および論理Ｌ（ロー）レベル電圧の中間
の電圧レベルに設定される。
【００８０】内部データ信号線ＤＬおよびＤＲにおいて
は、ほぼ同数の画素が接続される。通常、走査線は５１
２本などの偶数本であり、これらの内部データ信号線Ｄ
ＬおよびＤＲに、同数の画素ＰＸを接続することがで
き、応じて、これらの内部データ信号線ＤＬおよびＤＲ
の寄生容量の大きさを同じとすることができる。
【００８１】図３は、図２に示す画素ＰＸに含まれる液
晶駆動部２７の構成を概略的に示す図である。図３にお
いて、液晶駆動部２７は、内部画素ノード２７ｃの電圧
レベルに応答して選択的に導通し、導通時共通電極線１
５を透明電極(画素電極)２７ｂに電気的に接続する画素
駆動トランジスタ（ＴＦＴ）２７ａを含む。
【００８２】この透明電極２７ｂに対向して対向電極４
０が設けられ、この対向電極４０には、液晶駆動電圧Ｖ
ｃｎｔが与えられる。この対向電極４０は、表示画素マ
トリクス１の対向基板全面にわたって各画素に対向して
配置される。図３においては、１つの画素の透明電極２
７ｂに対向して配置される対向電極４０の部分を破線で
示す。内部画素ノード２７ｃが電圧保持容量素子２６の
電圧保持電極に接続される。
【００８３】図４は、液晶駆動部２７の断面構造の１例
を概略的に示す図である。この図４に示す液晶駆動部の
構成は、透過型液晶の構造を示す。しかしながら、他の
反射型液晶構造が用いられてもよい。図４において、液
晶駆動部２７は、ガラス基板４３上に形成される透明電
極（ＩＴＯ）２７ｂと、この透明電極２７ｂと同様ガラ
ス基板４３上に形成される画素駆動ＴＦＴ２７ａと、透
明電極２７ｂ上に形成される液晶４４と、液晶４４上に
各画素に共通に基板全面にわたって形成される対向電極
４０と、対向電極４０上に形成されるカラーフィルタ４
２を含む。この対向電極４０においては、隣接画素を分
離するためのブラックマトリクスを形成する金属層４１
が形成される。カラーフィルタ４２においては、Ｒ、Ｇ
およびＢの各カラーフィルタが配置される。
【００８４】液晶上部および下部に偏光板が配置される
が、図４においては、図面を簡略化するために示してい
ない。また、透過型液晶構造の場合、さらに、図示しな
いバックライトガラス基板下部にが設けられる。
【００８５】対向電極４０に画素駆動電圧Ｖｃｎｔが与
えられ、透明電極２７ｂに対しては、画素駆動ＴＦＴ２
７ａを介して共通電極電圧Ｖｃｏｍが与えられる。
【００８６】したがって、この内部ノード２７ｃにおい
ては論理論理Ｈレベルおよび論理論理Ｌレベルの２値の
画素データ信号が保持される。図２に示すセンスアンプ
ＳＡを用いて、この２値レベルの画素データ（保持電
圧）を復元し、その復元したした電圧を元の画素に再書
込する。ここで、以下の説明においては、「リフレッシ
ュ」は、画素ＰＸの保持電圧を読み出してもとの電圧レ
ベルを復元し、この復元した電圧を元の画素ＰＸに再書
込みする動作を示す。
【００８７】図５は、図１に示すシフトクロック切換回
路８の構成の一例を示す図である。図５において、シフ
トクロック切換回路８は、通常動作モード指示信号ＮＯ
ＲＭとリフレッシュ指示信号ＳＥＬＦに従って通常垂直
走査信号φＶＮとリフレッシュ垂直走査信号φＶＳの一
方を選択して垂直走査クロック信号ＶＣＫを生成する選
択回路８ａと、通常動作モード指示信号ＮＯＲＭとリフ
レッシュ指示信号ＳＥＬＦに従って通常垂直走査開始信
号ＳＴＶＮとリフレッシュ垂直走査開始信号ＳＴＶＳの
一方を選択して垂直走査開始信号ＳＴＶを生成する選択
回路８ｂと、通常動作モード指示信号ＮＯＲＭとリフレ
ッシュ指示信号ＳＥＬＦに従って通常禁止信号ＩＮＨＶ
Ｎおよびリフレッシュ禁止信号ＩＮＨＶＳの一方を選択
して禁止信号ＩＮＨＶを生成する選択回路８ｃを含む。
【００８８】選択回路８ａは、通常動作モード指示信号
ＮＯＲＭと通常垂直走査信号φＶＮを受けるＡＮＤ回路
８ａａと、リフレッシュ指示信号ＳＥＬＦとリフレッシ
ュ垂直走査信号φＶＳを受けるＡＮＤ回路８ａｂと、Ａ
ＮＤ回路８ａａおよび８ａｂの出力信号を受けて垂直走
査信号ＶＣＫを生成するＯＲ回路８ａｃを含む。
【００８９】選択回路８ｂは通常動作モード指示信号Ｎ
ＯＲＭと通常垂直走査開始信号ＳＴＶＮを受けるＡＮＤ
回路８ｂａと、リフレッシュ指示信号ＳＥＬＦとリフレ
ッシュ垂直走査開始信号ＳＴＶＳを受けるＡＮＤ回路８
ｂｂと、ＡＮＤ回路８ｂａおよび８ｂｂの出力信号を受
けて垂直走査開始信号ＳＴＶを生成するＯＲ回路８ｂｃ
を含む。
【００９０】選択回路８ｃは、通常動作モード指示信号
ＮＯＲＭと通常禁止信号ＩＮＨＶＮを受けるＡＮＤ回路
８ｃａと、リフレッシュ指示信号ＳＥＬＦとリフレッシ
ュ禁止信号ＩＮＨＶＳを受けるＡＮＤ回路８ｃｂと、Ａ
ＮＤ回路８ｃａおよび８ｃｂの出力信号を受けて禁止信
号ＩＮＨＶを生成するＯＲ回路８ｃｃを含む。
【００９１】この図５に示すシフトクロック切換回路８
の構成において、通常動作モード時においては、通常動
作モード指示信号ＮＯＲＭが論理論理Ｈレベル、リフレ
ッシュ指示信号ＳＥＬＦが論理論理Ｌレベルである。し
たがって、外部から与えられる通常垂直走査信号φＶ
Ｎ、通常垂直走査開始信号ＳＴＶＮおよび通常禁止信号
ＩＮＨＶＮに従って垂直走査信号ＶＣＫ、垂直走査開始
信号ＳＴＶおよび禁止信号ＩＮＨＶが生成される。
【００９２】一方、リフレッシュモード時においては、
通常動作モード指示信号ＮＯＲＭが論理論理Ｌレベル、
リフレッシュ指示信号ＳＥＬＦが論理論理Ｈレベルであ
り、リフレッシュ垂直走査信号φＶＳ、リフレッシュ垂
直走査開始信号ＳＴＶＳおよびリフレッシュ禁止信号Ｉ
ＮＨＶＳに従って垂直走査信号ＶＣＫ、垂直走査開始信
号ＳＴＶおよび禁止信号ＩＮＨＶが生成される。
【００９３】この図５に示す構成において、リフレッシ
ュ制御回路５により、リフレッシュモード時、リフレッ
シュ垂直走査信号φＶＳ、リフレッシュ垂直走査開始信
号ＳＴＶＳ、および垂直リフレッシュ禁止信号ＩＮＨＶ
Ｓが生成される。この構成については後に詳細に説明す
る。
【００９４】図６は、図１に示す垂直走査回路２の構成
を概略的に示す図である。図６において、垂直走査回路
２は、垂直走査開始信号ＳＴＶに従って、その選択出力
が初期化され、垂直走査信号ＶＣＫに従ってシフト動作
を行ない、その出力を順次選択状態へ駆動する垂直シフ
トレジスタ５０と、垂直シフトレジスタ５０の各出力に
対応して設けられるバッファを含み、禁止信号ＩＮＨＶ
に従って、垂直走査信号（行選択信号）Ｖ１，Ｖ２，…
Ｖｍを順次選択状態へ駆動するバッファ回路５１を含
む。
【００９５】このバッファ回路５１は、禁止信号ＩＮＨ
Ｖに従って、垂直走査信号が同時に選択状態に駆動され
るのを禁止する。すなわちこの禁止信号ＩＮＨＶが論理
論理Ｈレベルの活性状態のときには、垂直シフトレジス
タ５０の出力信号にかかわらず、その垂直走査信号（行
選択信号）をすべて非選択状態とし、この禁止信号ＩＮ
ＨＶが論理論理Ｌレベルとなると垂直シフトレジスタ５
０の出力信号に従って垂直走査信号（行選択信号）を選
択状態へ駆動する。次に、この図１から図６に示す表示
装置の動作について説明する。
【００９６】まず、図７を参照して、通常動作モード時
の画像データの書込について説明する。通常動作モード
時においては、通常動作モード指示信号ＮＯＲＭが論理
Ｈレベルであり、一方、リフレッシュ指示信号ＳＥＬＦ
が論理Ｌレベルである。この状態においては、図５に示
すシフトクロック切換回路８においては、外部からの垂
直走査信号φＶＮ、垂直走査開始信号ＳＴＶＮ、および
通常禁止信号ＩＮＨＶＮに従って、垂直走査信号ＶＣ
Ｋ、垂直走査開始信号ＳＴＶおよび禁止信号ＩＮＨＶを
生成する。この垂直走査開始信号ＳＴＶおよびＳＴＶＮ
に従って、図６に示す垂直シフトレジスタ５０において
垂直走査開始信号ＳＴＶが取込まれ、次の垂直走査信号
ＶＣＫに従ってシフト動作により先頭行の選択信号が選
択状態へ駆動される。したがって、この垂直走査開始信
号ＳＴＶが立上がって次のサイクルにおいて垂直走査信
号Ｖ１が選択状態へ駆動され、以降、垂直走査信号ＶＣ
Ｋに従って垂直シフトレジスタ５０がシフト動作を行な
い、垂直走査信号Ｖ１…Ｖｍが順次選択状態へ駆動され
る。ここで、図７においては、ノンインターレース方式
で、走査線が順次選択されるシーケンスを一例として示
す。しかしながら、インターレース方式で垂直走査線が
走査されても良い。
【００９７】垂直走査信号Ｖ１が選択状態へ駆動された
ときには、左イネーブル信号ＬＥが同様活性状態へ駆動
され、図２に示す切換回路ＳＧ１およびＳＧ２におい
て、ＡＮＤ回路２１の出力信号が水平走査信号Ｈ１、Ｈ
２…に従って順次論理Ｈレベルへ駆動され、転送ゲート
２２がオン状態となり、共通画像データ線７が、水平走
査信号Ｈ１、Ｈ２に従って順次、左側の内部データ信号
線ＤＬ１、ＤＬ２、…に順次接続される。画素ＰＸ１
１，ＰＸ１２…において、サンプリングＴＦＴ２５が順
次オン状態となり、この共通画像データ線７を伝達され
る転送ゲート２２が順次オン状態となり、画像データ線
７上を伝達される画像データＤに従って、画素ＰＸ１
１、ＰＸ２１…に対し、水平走査信号（列選択信号）Ｈ
１、Ｈ２に従って順次書込まれる。
【００９８】左イネーブル信号ＬＥおよび右イネーブル
信号ＲＥは、選択（垂直）走査線に従って論理Ｈレベル
に駆動される。したがって、偶数行の走査線選択信号
（行選択信号）Ｖ２が論理Ｈレベルとなると右イネーブ
ル信号ＲＥが論理Ｈレベルとなり、水平走査信号Ｈ１、
Ｈ２に従って、切換回路ＳＴ１、ＳＴ２…において、Ａ
ＮＤ回路２３の出力信号に従って転送ゲート２４が導通
し、共通画像データ線７上を介して伝達される画像デー
タＤが、右側の内部データ信号線ＤＲ１、ＤＲ２…に伝
達される。この状態において、画素ＰＸ２１，ＰＸ２２
…において、サンプリングＴＦＴ２５に従って、画像デ
ータが取込まれ、電圧保持容量素子２６により、取込ま
れた電圧が保持される。
【００９９】この通常動作モード時において、リフレッ
シュ指示信号ＳＥＬＦは論理Ｌレベルであり、図２に示
す分離ゲートＩＧ１、ＩＧ２…は、すべて非導通状態に
ある。リフレッシュ動作は行なわれないため、このリフ
レッシュ回路６は、非活性状態にある。このとき、図２
に示すプリチャージ／イコライズ回路ＰＥＱが活性状態
にあり、相補信号線ＣＬおよびＣＲを、それぞれ中間電
圧Ｖ論理Ｌレベルに保持する構成が用いられてもよい。
しかしながら、このプリチャージ／イコライズ回路ＰＥ
Ｑも非導通状態とすることにより、中間電圧ＶＭを消費
する回路部分がなく、消費電流を低減することができ
る。信号線ＣＬおよびＣＲは、フローティング状態とな
るものの、分離ゲートＩＧ１、ＩＧ２がすべて非導通状
態にあるため、表示画素マトリクス１における画素ＰＸ
に対する画素データ信号の書込に対し何ら悪影響を及ぼ
さない。これに代えて、通常動作モード時においては、
相補信号線ＣＬおよびＣＲが接地電圧レベルに保持され
てもよい。
【０１００】図８は、図６に示す垂直走査回路２におけ
る垂直シフトレジスタ５０の出力信号ＳＲとバッファ回
路５１の出力信号（垂直走査信号）Ｖ１…Ｖｍの関係を
示す図である。図８に示すように、垂直シフトレジスタ
５０は、垂直走査クロック信号ＶＣＫに従ってシフト動
作を行なう。したがって、垂直シフトレジスタ５０の出
力信号ＳＲ１、ＳＲ２は、垂直走査クロック信号ＶＣＫ
の１クロックサイクル期間論理Ｈレベルとなる。
【０１０１】禁止信号ＩＮＨＶは垂直走査クロック信号
ＶＣＫの立上がりに応答して所定期間論理Ｈレベルとな
り、この間、バッファ回路５１の出力信号をすべて論理
Ｌレベルに保持する。したがって、この禁止信号ＩＮＨ
Ｖが論理Ｈレベルの期間、垂直走査信号Ｖ１、Ｖ２…は
すべて論理Ｌレベルである。禁止信号ＩＮＨＶが論理Ｌ
レベルに立下がると、バッファ回路５１は、垂直シフト
レジスタ５０の出力信号に従って垂直走査信号Ｖ１、Ｖ
２…を論理Ｈレベルに駆動する。したがって、この垂直
走査信号ＶＣＫが立上がり、垂直シフトレジスタ５０が
シフト動作を行なったときに、その垂直シフトレジスタ
５０の出力信号ＳＲ１およびＳＲ２がともに論理Ｈレベ
ルとなる期間が存在しても、この間、禁止信号ＩＮＨＶ
が論理Ｈレベルであり、バッファ回路５１からの垂直走
査信号Ｖ１、…Ｖｍにおいて多重選択が生じることはな
く、確実に、選択行（走査線）の画素に対し画像データ
を書込むことができる。
【０１０２】なお、この図２に示す構成においては、水
平走査信号Ｈ１、Ｈ２…に従って点順次方式で、選択行
に接続される画素に対し順次画像データが書込まれてい
る。しかしながら、この点順次方式ではなく、選択行の
画素に対し同時に画素データ信号が書込まれるデータ書
込方式が用いられる場合、水平走査信号Ｈ１、Ｈ２…に
代えて、書込タイミング信号が与えられ、接続制御回路
４において、切換回路ＳＧ（ＳＧ１、ＳＧ２…）はすべ
て同時に導通状態となる。この場合においても、右イネ
ーブル信号ＲＥおよび左イネーブル信号ＬＥは、選択垂
直走査線が偶数行であるか奇数行であるかに応じて活性
化される。
【０１０３】次に、図９を参照してリフレッシュモード
時の動作について説明する。このリフレッシュモード時
においては、表示画像の書換えは行なわれない。単に、
表示画素マトリクス１において各画素ＰＸの保持電圧の
復元、すなわちリフレッシュが実行される。このリフレ
ッシュモード時においては、リフレッシュ指示信号ＳＥ
ＬＦは、論理Ｈレベルに設定され、通常動作モード指示
信号ＮＯＲＭは論理Ｌレベルに設定される。したがっ
て、図１に示す接続制御回路４において、切換回路ＳＧ
１、ＳＧ２はすべて非導通状態となり、画像データ線７
と表示画素マトリクス１とは切り離される。一方、リフ
レッシュ指示信号ＳＥＬＦに従って、図２に示す分離ゲ
ートＩＧ（ＩＧ１，ＩＧ２…）が導通状態となり、相補
信号線ＣＬおよびＣＲが、対応の内部データ信号線ＤＬ
およびＤＲ（ＤＬ１，ＤＲ１…）に接続される。シフト
クロック切換回路８は、図６に示すように、内部で発生
されるリフレッシュ走査信号φＶＳ、リフレッシュ走査
開始信号ＳＴＶＳおよびリフレッシュ禁止信号ＩＮＨＶ
Ｓに従って垂直走査信号ＶＣＫ、垂直走査開始信号ＳＴ
Ｖおよび禁止信号ＩＮＨＶを生成する。
【０１０４】このリフレッシュモード時において、禁止
信号ＩＮＨＶに従ってまずプリチャージ指示信号φＰＥ
をワンショットパルスの形で論理Ｈレベルに駆動する。
応じて、図２に示すプリチャージ／イコライズ回路ＰＥ
ＱにおいてＴＦＴ３４−３６が導通し、対応の信号線Ｃ
ＬおよびＣＲを中間電圧ＶＭレベルにプリチャージしか
つイコライズする。この禁止信号ＩＮＨＶに従ってま
た、センスアンプ駆動信号φＰおよびφＮもそれぞれ、
論理Ｌレベルおよび論理Ｈレベルへ駆動され、センスア
ンプＳＡが非活性化される。これにより、相補信号線Ｃ
ＬおよびＣＲを介して内部データ信号線ＤＬおよびＤＲ
が、中間電圧ＶＭレベルにプリチャージされかつイコラ
イズされる。
【０１０５】次いで、このプリチャージ動作が完了する
と、垂直走査回路２からの垂直走査信号Ｖ（Ｖ１）が選
択状態へ駆動され、この垂直走査信号Ｖ１に従って、１
行の画素ＰＸ（ＰＸ１１，ＰＸ１２…）のサンプリング
ＴＦＴ２５が導通し、電圧保持容量素子２６に保持され
た電圧が、対応のデータ信号線ＤＬに伝達される。応じ
て、信号線ＣＬの電圧レベルが、プリチャージ電圧ＶＭ
レベルから対応の電圧保持素子に蓄積されていた保持電
圧レベルに応じて変化する。ここで、図９においては、
電圧保持容量素子２６に記憶される電圧レベルが論理Ｈ
レベルおよび論理Ｌレベルの場合があり、それぞれを併
せて示す。
【０１０６】電圧保持容量素子２６に論理Ｈレベルの画
素データ信号が書込まれている場合には、信号線ＣＬの
電圧レベルがプリチャージ電圧ＶＭより高くなり、一
方、電圧保持容量素子２６に、論理Ｌレベルの画素デー
タ信号が書込まれている場合には、信号線ＣＬの電圧レ
ベルは、プリチャージ電圧ＶＭレベルから低下する。一
方、信号線ＣＲに対しては、画素は接続されていないた
め、この信号線ＣＲは、プリチャージ電圧ＶＭレベルを
維持する。信号線ＣＬおよびＣＲの電圧差が十分に拡大
されると、センスアンプ駆動信号φＮおよびφＰがそれ
ぞれ論理Ｌレベルおよび論理Ｈレベルに駆動され、セン
スアンプＳＡが活性化され、信号線ＣＬおよびＣＲの電
位差を差動増幅しかつラッチする。
【０１０７】相補信号線ＣＬおよびＣＲの電圧は、対応
の内部データ信号線ＤＬおよびＤＲ（ＤＬ１，ＤＲ１、
ＤＬ２，ＤＲ２…）に伝達され、再び、サンプリングＴ
ＦＴを介して電圧保持容量素子２６に伝達される。した
がって、仮に論理Ｈレベルの画素データ信号が書込まれ
その電圧レベルが低下した場合においても、センスアン
プＳＡ２のセンス動作により、再び元の論理Ｈレベルの
データの電圧レベルが再生されて再書込される。このリ
フレッシュ動作時において１行の画素に対し同時に記憶
画素データ信号の再書込が実行されるため、水平走査信
号Ｈ１、Ｈ２…を順次駆動する必要はない。シフトクロ
ック（垂直走査クロック）信号ＶＣＫは所定の、適当な
リフレッシュ周期で生成される。
【０１０８】次に、再び、垂直走査クロック信号ＶＣＫ
が論理Ｈレベルとなると、禁止信号ＩＮＨＶが再び論理
Ｈレベルに立上がり、再びセンスアンプ駆動信号φＮお
よびφＰが非活性状態へ駆動されかつ所定期間プリチャ
ージ動作が実行され、信号線ＣＬおよびＣＲが中間電圧
ＶＭレベルにプリチャージされかつイコライズされる。
分離ゲートＩＧ（ＩＧ１，ＩＧ２…）が導通状態にある
ため、内部データ信号線ＤＬ（ＤＬ１，ＤＬ２）および
ＤＲ（ＤＲ１，ＤＲ２）も、中間電圧ＶＭレベルにプリ
チャージされる。
【０１０９】次いで、禁止信号ＩＮＨＶが非活性状態と
なり、またプリチャージ指示信号φＰＥも非活性状態と
なると、バッファ回路からの垂直走査信号に従って、次
の行選択信号Ｖ２が論理Ｈレベルとなり、この垂直走査
信号Ｖ２に従って選択される行に対応して配置される画
素ＰＸ（ＰＸ２１，ＰＸ２２…）の保持電圧のリフレッ
シュが実行される。この場合には、画素ＰＸ２１，ＰＸ
２２のサンプリングＴＦＴ２５は、内部データ信号線Ｄ
Ｒ（ＤＲ１，ＤＲ２…）に接続されており、内部データ
信号線ＤＲおよび信号線ＣＲに、対応の画素の保持電圧
が伝達される。このときには、信号線ＣＬおよびデータ
信号線ＤＬは、プリチャージ電圧ＶＭレベルに保持され
ており、センスアンプＳＡを活性化することにより、画
素ＰＳ２１、ＰＳ２２…には、元の書込まれた画素デー
タが再生されて再書込される。
【０１１０】したがって、相補信号ＣＬおよびＣＲを内
部データ信号線ＤＬおよびＤＲに結合し、センスアンプ
ＳＡにより、差動増幅を行なう。相補信号線ＣＬおよび
ＣＲの一方にのみ、表示画素の保持電圧が伝達されるた
め、センスアンプＳＡの差動増幅動作により正確に元の
書込電圧レベルを復元して再書込を行なうことができ
る。
【０１１１】なお、リフレッシュ動作時においては、右
イネーブル信号ＲＥおよび左イネーブル信号ＬＥは、何
ら列選択は行なう必要がないため、論理Ｌレベルに保持
されていてもよい。
【０１１２】図１０は、図１に示すリフレッシュ制御回
路５の垂直走査に関連する部分の構成を概略的に示す図
である。図１０において、リフレッシュ制御回路５は、
リフレッシュ指示信号ＳＥＬＦの活性化時発振動作を行
なう発振回路５５と、発振回路５５の出力信号φＶＳ０
をバッファ処理してリフレッシュ垂直走査信号φＶＳを
生成するバッファ５６と、発振回路５５の出力信号φＶ
Ｓ０の立上がりに応答してワンショットのパルス信号を
発生してリフレッシュ禁止信号ＩＮＨＶＳを生成するワ
ンショットパルス発生回路５７と、発振回路５５の出力
信号φＶＳ０の例えば立上がりをカウントするカウンタ
５８と、カウンタ５８のカウントアップ信号に応答して
ワンショットのパルス信号を発生するワンショットパル
ス発生回路５９と、リフレッシュ指示信号ＳＥＬＦの立
上がりに応答してワンショットのパルス信号を発生する
ワンショットパルス発生回路６０と、ワンショットパル
ス発生回路５９および６０の出力パルス信号を受けて垂
直走査開始信号ＳＴＶＳを生成するＯＲ回路６１と、リ
フレッシュ指示信号ＳＥＬＦを反転して通常動作モード
指示信号ＮＯＲＭを生成するインバータ６２を含む。
【０１１３】発振回路５５は、リフレッシュ指示信号Ｓ
ＥＬＦの活性化時発振動作を行なうリングオシレータ５
５ａと、リングオシレータ５５ａの出力信号を反転しか
つバッファ処理して出力信号φＶＳ０を生成するインバ
ータ５５ｂを含む。リングオシレータ５５ａは、リフレ
ッシュ指示信号ＳＥＬＦを第１の入力に受けるＮＡＮＤ
回路ＮＧと、偶数段の縦続接続されるインバータＩＶを
含む。これらの偶数段のインバータの最終段のインバー
タの出力信号がＮＡＮＤ回路ＮＧの第２の入力に印加さ
れる。
【０１１４】図１１は、図１２に示すリフレッシュ制御
回路の動作を示すタイミングチャート図である。以下、
図１１を参照して、図１０に示すリフレッシュ制御回路
５の動作について簡単に説明する。
【０１１５】リフレッシュ指示信号ＳＥＬＦが論理Ｌレ
ベルのときには、発振回路５５は非活性状態にあり、そ
の出力信号φＶＳ０は、論理Ｌレベルに固定される。し
たがって、このリフレッシュ制御回路５においては、出
力信号φＶＳ、ＩＮＨＶＳ、およびＳＴＶＳはすべて論
理Ｌレベルを維持する。
【０１１６】また、インバータ６２により、通常動作モ
ード指示信号ＮＯＲＭが論理Ｈレベルであり、表示画素
マトリクスの画素に対する画素データ信号の書込が実行
される。
【０１１７】画像データの保持のみを行なう場合、リフ
レッシュ指示信号ＳＥＬＦが論理Ｈレベルに駆動され
る。リフレッシュ指示信号ＳＥＬＦが論理Ｈレベルとな
ると、リングオシレータ５５ａにおいてＮＡＮＤ回路Ｎ
Ｇがインバータとして動作し、リングオシレータ５５ａ
が発振動作を開始し、応じて発振回路５５からの出力信
号φＶＳ０が、リングオシレータ５５ａの有する所定の
周期で変化する。このリフレッシュ指示信号ＳＥＬＦの
立上がりに応答して、ワンショットパルス発生回路６０
がワンショットのパルス信号φ１を生成し、応じてリフ
レッシュ垂直走査開始指示信号ＳＴＶＳが所定期間論理
Ｈレベルとなる。この垂直走査開始指示信号ＳＴＶＳが
論理Ｈレベルとなり、次いでバッファ５６からのリフレ
ッシュ垂直走査クロック信号φＶＳが論理Ｈレベルとな
ると、この垂直走査開始信号ＳＴＶＳが、垂直シフトレ
ジスタ５０（図６参照）にセットされる。この状態にお
いては、単に垂直シフトレジスタ５０に対し、初期設定
が行なわれただけであり、垂直シフトレジスタ５０の出
力信号はすべて論理Ｌレベルである。
【０１１８】バッファ５６からのリフレッシュ垂直走査
クロック信号φＶＳが論理Ｈレベルに再び立上がると、
図６に示す垂直走査レジスタ５０がシフト動作を実行
し、その初段の出力を論理Ｈレベルに立上げる。一方、
ワンショットパルス発生回路５７は、この発振回路５５
の出力信号φＶＳ０の立上がりに応答して所定期間論理
Ｈレベルとなるリフレッシュ禁止信号ＩＮＨＶＳを生成
している。このリフレッシュ禁止信号ＩＮＨＶＳが論理
Ｌレベルとなると、垂直走査回路からの垂直走査信号
（行選択信号）Ｖ１が論理Ｈレベルに駆動される。
【０１１９】カウンタ５８はカウント動作を行なってお
り、この垂直走査線の数、ｍ本の垂直走査線に対するｍ
個の信号φＶＳ０の立上がりをカウントするとカウント
アップ信号を出力する。このカウンタ１５８のカウント
アップ信号に応答してワンショットパルス発生回路５９
がワンショットのパルス信号φ２を生成し、応じて再び
垂直走査開始信号ＳＴＶＳが論理Ｈレベルに立上げられ
る。次に発振回路５５の出力信号φＶＳ０が論理Ｈレベ
ルに立上がると、このリフレッシュ垂直走査開始信号Ｓ
ＴＶＳが、垂直走査レジスタにセットされる。この状態
において、垂直走査レジスタにおいては、１フレームの
最終の走査線に対する垂直走査信号Ｖｍが論理Ｈレベル
に駆動される。
【０１２０】次いで、再び発振回路５５の出力信号φＶ
Ｓ０が論理Ｈレベルとなると、この取込んだリフレッシ
ュ垂直走査開始信号に従って再び最初の走査線に対する
垂直走査信号Ｖ１が論理Ｈレベルに立上がる。
【０１２１】したがって、カウンタ５８において、発振
回路５５の出力信号φＶＳ０をｍカウントするごとにワ
ンショットのパルス信号φ２を生成することにより、表
示画素マトリクスにおいて、すべての垂直走査線が走査
された後に、垂直走査開始信号ＳＴＶＳを発生すること
ができる。
【０１２２】したがって、図１０に示す構成を利用する
ことにより、リフレッシュ指示信号ＳＥＬＦに従って、
垂直走査に関連する信号を内部で生成することができ
る。
【０１２３】なお、水平走査は、このリフレッシュ時に
は必要ではなく、リフレッシュ制御回路５においては水
平走査に関連する信号は生成されない。この状態におい
ては、単に外部からの水平走査に関連する信号ＨＣＫお
よびＳＴＨおよびＩＮＨＨがすべて論理Ｌレベルに固定
され、水平走査回路の動作は停止され、消費電力が低減
される。
【０１２４】図１２は、リフレッシュ制御回路５の、リ
フレッシュ回路を制御する部分の構成を概略的に示す図
である。図１２において、リフレッシュ制御回路５は、
発振回路５５（図１０）の出力信号φＶＳＯの立上がり
に応答して一定の時間幅を有するワンショットのパルス
信号の形でプリチャージ指示信号φＰＥを生成するワン
ショットパルス発生回路６５と、発振信号φＶＳ０の立
上がりに応答してセットされてその出力Ｑにセンスアン
プ駆動信号φＮを生成するエッジトリガ型セット／リセ
ットフリップフロップ６６と、センスアンプ駆動信号φ
Ｎを所定時間遅延してその出力信号をエッジトリガ型セ
ット／リセットフリップフロップ６６のリセット入力Ｒ
へ与える遅延回路６７と、発振信号φＶＳ０の立上がり
に応答してリセットされその出力Ｑからセンスアンプ駆
動信号φＰを出力するエッジトリガ型セット／リセット
フリップフロップ６８と、センスアンプ駆動信号φＰを
所定時間遅延しかつセンスアンプ駆動信号φＰを反転し
て出力する反転遅延回路６９を含む。反転遅延回路６９
の出力信号はエッジトリガ型セット／リセットフリップ
フロップ６８のセット入力Ｓへ与えられる。
【０１２５】図１３は、図１２に示すリフレッシュ制御
回路の動作を示すタイミング図である。以下、簡単に図
１２に示すリフレッシュ制御回路の動作を図１３に示す
タイミング図を参照して説明する。
【０１２６】発振信号φＶＳ０が論理Ｈレベルに立上が
ると、ワンショットパルス発生回路６５が、ワンショッ
トのパルス信号を発生し、応じてプリチャージ／イコラ
イズ指示信号φＰＥが所定時間論理Ｈレベルとなる。こ
のプリチャージ／イコライズ指示信号φＰＥの時間幅
は、リフレッシュ禁止信号ＩＮＨＶＳの時間幅よりも短
くされる。すなわち、相補信号線および内部データ信号
線のプリチャージ／イコライズ動作完了後、垂直走査信
号（行選択信号）Ｖｉを選択状態へ駆動する。
【０１２７】一方、発振信号φＶＳ０の立上がりに応答
してセット／リセットフリップフロップ６６がセットさ
れ、その出力Ｑからのセンスアンプ駆動信号φＮが論理
Ｈレベルとなる。また、エッジトリガ型セット／リセッ
トフリップフロップ６８がリセットされ、その出力Ｑか
らのセンスアンプ駆動信号φＰが論理Ｌレベルとなる。
これにより、図２に示すセンスアンプＳＡがともに非活
性状態とされる。
【０１２８】このセンスアンプ駆動信号φＮおよびφＰ
は、通常、垂直走査信号（行選択信号）Ｖｉが活性状態
へ駆動されてから所定期間非活性状態を維持する。セン
スアンプ駆動信号φＮおよびφＰの非活性期間は、遅延
回路６７および６９によりそれぞれ決定される。遅延回
路６７の有する遅延時間が経過すると、エッジトリガ型
セット／リセットフリップフロップ６６がリセットさ
れ、その出力Ｑからのセンスアンプ駆動信号φＮが論理
Ｌレベルとなり、センスアンプＳＡに含まれるＮチャネ
ルＴＦＴが活性化され、相補信号線（内部データ線）の
低電位の信号線が接地電圧レベルに放電される。
【０１２９】また、反転遅延回路６９の有する遅延時間
が経過すると、セット／リセットフリップフロップ６８
が、この反転遅延回路６９の出力信号の立上がりに応答
してセットされ、出力Ｑからのセンスアンプ駆動信号φ
Ｐが論理Ｈレベルへ駆動される。これにより、図２に示
すセンスアンプＳＡのＰチャネルＴＦＴで構成されるＰ
センスアンプが活性化され、相補信号線の高電位の信号
線が論理Ｈレベル（たとえば電源電圧レベル）へ駆動さ
れる。
【０１３０】この動作が、発振信号φＶＳ０の立上がり
に応答して繰返し実行される。
【０１３１】［変更例］
【０１３２】図１４は、この発明の実施の形態１の変更
例の構成を概略的に示す図である。図１４において、表
示装置７０は、水平走査回路３および垂直走査回路２を
含む。この垂直走査回路２に対しては、外部のコントロ
ーラまたはプロセッサから、垂直走査クロック信号ＶＣ
Ｋ、垂直走査開始信号ＳＴＶおよび禁止信号ＩＮＨＶ
が、通常動作モードおよびリフレッシュモードにかかわ
らず与えられる。水平走査回路３に対しても、同様、外
部のコントローラまたはプロセッサから、水平走査クロ
ック信号ＨＣＫ、水平走査開始信号ＳＴＨＨおよび禁止
信号ＩＮＨＨが与えられる。
【０１３３】水平走査回路３は、リフレッシュモード時
においては、水平走査線を選択する必要がないため、そ
の内部に含まれる水平シフトレジスタのシフト動作を停
止させる。このため、水平走査回路３に対しては、水平
走査クロック信号ＨＣＫと通常動作モード指示信号ＮＯ
ＲＭを受けるＡＮＤ回路７１が設けられる。このＡＮＤ
回路７１の出力信号が、水平シフトレジスタに対するシ
フトクロックとして与えられる。
【０１３４】外部のロジックまたはプロセッサにおいて
は通常動作モードおよびリフレッシュモードいずれにお
いても、垂直走査クロック信号ＶＣＫを生成した場合、
１行の画素の最終画素にまで走査した後に、次の垂直走
査クロック信号ＶＣＫが生成されるように、通常、カウ
ンタを用いて、垂直走査および水平走査クロック信号が
相互に関係付けられる。したがって、リフレッシュモー
ドにおいても、外部のコントローラまたはプロセッサを
用いて、垂直走査信号ＶＣＫを生成する場合、同様、水
平走査に関連する信号ＨＣＫ、ＳＴ１およびＩＮＨＨも
同様に生成される。このＡＮＤ回路７１を用いて水平走
査回路３において水平シフトレジスタのシフト動作を停
止させることにより、リフレッシュ時の消費電流を低減
する。
【０１３５】垂直走査回路２に対し外部からの垂直走査
信号ＶＣＫ、垂直走査開始信号ＳＡＶおよび垂直禁止信
号ＩＮＨＶが与えられるため、図１に示すシフトクロッ
ク切換回路８を設ける必要がなく、回路占有面積を低減
することができる。また、リフレッシュ制御回路におい
ても、リフレッシュ用の垂直走査のための制御信号を発
生する必要がなく、図１０に示す回路構成は不要とな
る。外部からのリフレッシュ指示信号ＳＥＬＦに従って
通常動作モード指示信号ＮＯＲＭを生成する事が要求さ
れるだけである。
【０１３６】［変更例２］
【０１３７】図１５は、この発明の実施の形態１におけ
る変更例２に従う接続制御回路を制御する部分の構成の
一例を示す図である。図１５において、接続制御部は、
外部からのノーマル垂直走査開始信号ＳＴＶＮと左イネ
ーブル信号ＬＥとを受けるＯＲ回路８０と、外部からの
補の通常垂直走査クロック信号／φＶＮに従って選択的
に導通し、導通時ＯＲ回路８０の出力信号を通過させる
転送ゲート８１と、転送ゲート８１を介して与えられる
信号を反転するインバータ８２と、インバータ８２の出
力信号を反転してインバータ８２の入力へ伝達するイン
バータ８３と、インバータ８２の出力信号を反転するイ
ンバータ８４と、外部からの通常垂直走査クロック信号
φＶＮに従って導通し、導通時インバータ８４の出力信
号を通過させて右イネーブル信号ＲＥを生成する転送ゲ
ート８５と、転送ゲート８５から与えられた信号を反転
して左イネーブル信号ＬＥを生成するインバータ８６を
含む。次に、この図１５に示す接続制御部の動作を図１
６に示すタイミング図を参照して説明する。
【０１３８】今、走査線Ｖｍ−１が、奇数走査線であ
り、対応の画素素子が左側内部データ信号線ＤＬに接続
され、右イネーブル信号ＲＥが論理Ｌレベル、左イネー
ブル信号ＬＥが論理Ｈレベルの状態を考える。通常垂直
走査クロック信号φＶＮが論理Ｌレベルのときには、転
送ゲート８５が非導通状態、転送ゲート８１が導通状態
となる。この状態において、通常走査開始信号ＳＴＶＮ
が論理Ｈレベルに立上がると、転送ゲート８１を介して
ＯＲ回路８０の出力する論理Ｈレベルの信号が伝達され
てインバータ８２および８３によりラッチされる。
【０１３９】次いで、通常垂直走査クロック信号φＶＮ
が論理Ｈレベルに立上がると、転送ゲート８５が導通
し、インバータ８４からの論理Ｈレベル信号が、右イネ
ーブル信号ＲＥとして出力され、一方、インバータ８６
により、左イネーブル信号ＬＥが論理Ｌレベルとなる。
したがって、最終走査線Ｖｍが偶数走査線であり、右イ
ネーブル信号ＲＥが活性化され、右側内部データ信号線
ＤＲに接続される画素素子に対し画像データが書込まれ
る。
【０１４０】通常垂直走査クロック信号φＶＮが論理Ｌ
レベルとなると、転送ゲート８１が導通し、ＯＲ回路８
０からの論理Ｌレベルの信号をインバータ８２へ与え
る。この状態において、転送ゲート８５は非導通状態に
なり、その出力信号ＲＥおよびＬＥの状態は変化しな
い。
【０１４１】続いて、再び通常垂直走査クロック信号φ
ＶＮが論理Ｈレベルとなると、転送ゲート８５が導通
し、インバータ８４からの論理Ｌレベルの信号が、右イ
ネーブル信号ＲＥとして出力され、またインバータ８６
により、左イネーブル信号ＬＥが論理Ｈレベルへ駆動さ
れる。この状態において、補の垂直走査信号／φＶＮは
論理Ｌレベルであり、転送ゲート８１は非導通状態を維
持する。したがって、最初の垂直走査線Ｖ１が選択され
るときには、左イネーブル信号ＬＥが論理Ｈレベル、右
イネーブル信号ＲＥが論理Ｌレベルとなり、選択行に応
じて、内部データ信号線を、選択画素に結合することが
できる。
【０１４２】なお、この図１５に示す構成において、外
部からリフレッシュモード時においても、垂直走査クロ
ック信号が与えられる場合には、先の図１４に示す構成
と同様、通常動作モード指示信号ＮＯＲＭと外部からの
垂直走査クロック信号ＶＣＫを受けるＡＮＤ回路の出力
信号を転送ゲート８５へ与え、一方、転送ゲート８１
は、通常動作モード指示信号ＮＯＲＭと補の垂直走査ク
ロック信号／ＶＣＫを受けるＡＮＤ回路の出力信号を与
える。
【０１４３】なお、これらの右イネーブル信号ＲＥおよ
び左イネーブル信号ＬＥも、外部のプロセッサまたはコ
ントローラから通常動作モード時与えられるように構成
されてもよい。この場合には図１５に示す回路は不要と
なる。
【０１４４】なお、図２に示す配置においては、各画素
列に対応して内部データ信号線対を配置し、各行ごとに
交互にこれらの内部データ信号線対の異なるデータ信号
線に表示画素素子に接続している。しかしながら、図１
７に示すように対をなすデータ信号線ＤＬおよびＤＲ
に、ほぼ同数の画素が接続される構成であればよく、た
とえば、画素群ＰＧＡとして上半分の画素がデータ信号
線ＤＬに接続され、画素群ＰＧＢとして下半分の画素が
内部データ線ＤＲに接続されてもよい。したがって、こ
の１行おきに、画素が交互に異なるデータ信号線に接続
される構成に限定されず、図１７に示すように、データ
信号線対の各データ信号線に同数個の画素が接続される
構成であればよく、２行ごとに画素が異なる内部データ
信号線に接続される構成であっても良い。
【０１４５】以上のように、この発明の実施の形態１に
従えば、各画素列に対応して相補信号線対を設け、各画
素のデータを信号線対の一方に読出してセンスアンプに
より差動増幅して増幅したデータを元の画素に再書込す
るように構成しており、外部から全画素データ信号を再
書込する必要がなく、システム規模および消費電流をと
もに低減することができる。
【０１４６】なお、リフレッシュ時の対向電極の画素駆
動電圧Ｖｃｎｔについては、表示画像を変更する必要は
ないため、その電圧極性を特に変化させる必要はない。
【０１４７】［実施の形態２］
【０１４８】図１８は、この発明の実施の形態２に従う
表示装置の要部の構成を概略的に示す図である。図１８
においては、１列の画素に対応する部分の構成を代表的
に示す。画素列に対応して相補内部データ信号線ＤＬｉ
およびＤＲｉが配置される。これらの相補内部データ信
号線ＤＬｉおよびＤＲｉに対しては、各行ごとに交互に
画素ＰＸ１ｉおよびＰＸ２ｉが交互に接続される。しか
しながら、この内部データ信号線ＤＬｉおよびＤＲｉに
は、同数個の画素が接続される構成であればよく、各行
ごとに交互に、画素がデータ信号線ＤＬｉおよびＤＲｉ
に接続される必要はない。
【０１４９】共通画像データバスは、相補画像データＤ
および/Ｄを転送するために相補画像データ線９７およ
び９８を備える。
【０１５０】接続制御回路４において、切換回路ＳＧ１
には、通常動作モード指示信号ＮＯＲＭと水平走査信号
Ｈｉを受けるＡＮＤ回路９０が設けられる。このＡＮＤ
回路９０の出力信号に従って、転送ゲート２２および２
４が導通し、内部データ信号線ＤＬｉおよびＤＲｉを、
相補画像データ線９７および９８にそれぞれ結合する。
この内部データ信号線ＤＬｉおよびＤＲｉと相補画像デ
ータ線９７および９８との接続は、他の画素列において
も同様であり、一意的に定められる。
【０１５１】相補画像データ線９７および９８に相補画
素データ信号Ｄおよび／Ｄを生成するために、右イネー
ブル信号ＲＥと画素データ信号ＰＤを受けるＥＸＯＲ回
路９５と、ＥＸＯＲ回路９５の出力信号を反転するイン
バータ９６が設けられる。ＥＸＯＲ回路９５が画像デー
タ線９７を駆動し、インバータ９６が、画像データ線９
８を駆動する。
【０１５２】表示画素マトリクス１においては、各画素
ＰＸに対応して基準セルＲＸが配置される。これらの基
準セルＲＸは、対応の画素が接続する内部データ線と対
をなす内部データ線に接続される。図１８においては、
同一行において画素ＰＸ１ｉに隣接して、基準セルＲＸ
１ｉが配置され、画素ＰＸ２ｉに対して基準セルＲＸ２
ｉが配置される。これらの基準セルＲＸ（ＲＸ１ｉ，Ｒ
Ｘ２ｉ）は、対応の画素ＰＸ（ＰＸ１ｉ，ＰＸ２ｉ）の
保持電圧（書込画素データ信号）と相補な電圧信号を格
納する。
【０１５３】基準セルＲＸ（ＲＸ１ｉ，ＲＸ２ｉ）は、
対応の垂直走査信号（行選択信号）Ｖ（Ｖ１，Ｖ２）に
応答して導通する基準トランジスタ１００と、この基準
トランジスタ（ＴＦＴ）１００を介して与えられた電圧
を保持する基準容量素子１０１を含む。この基準容量素
子１０１の他方電極ノードは、共通電極に結合され、共
通電極電圧Ｖｃｏｍを受ける。
【０１５４】各画素と対をなすように基準セルＲＸを配
置し、内部データ信号線ＤＬｉおよびＤＲｉに、画素Ｐ
Ｘと基準セルＲＸのデータを読み出す。これらの画素Ｐ
Ｘおよび基準セルＲＸには相補画素データ信号が格納さ
れるため、リフレッシュ時において、画素ＰＸの保持電
圧だけを読み出す場合に較べて、内部データ信号線ＤＬ
ｉおよびＤＲｉに現われる信号電圧差を大きくすること
ができ、リフレッシュ周期を長くすることができる。
【０１５５】図１８に示す構成において、他の構成は、
図２に示す構成と同じであり、対応する部分には同一参
照番号を付し、その詳細説明は省略する。
【０１５６】通常動作モード時においては、通常動作モ
ード指示信号ＮＯＲＭが論理Ｈレベルであり、切換回路
ＳＧ１が、水平走査信号（列選択信号）Ｈｉに応答して
導通し、内部データ信号線ＤＬｉおよびＤＲｉを共通画
像データ線９７および９７にそれぞれ結合する。
【０１５７】今、垂直走査信号（行選択信号）Ｖ１が選
択状態へ駆動された場合を考える。この場合、右イネー
ブル信号ＲＥは論理Ｌレベルであり、ＥＸＯＲ回路９５
は、バッファ回路として動作し、外部からの画素データ
信号ＰＤに従って内部画素データ信号Ｄを生成する。イ
ンバータ９６が、この内部画素データ信号Ｄを反転し
て、補の画素データ信号／Ｄを生成する。今、垂直走査
信号Ｖ１が選択状態とされているため、切換回路ＳＧ１
を介して画素ＰＸ１ｉに対しデータ信号Ｄが与えられ、
一方、基準セルＲＸ１ｉに対し、補のデータ信号／Ｄが
与えられ、これらの容量素子２６および１０１には、相
補な電圧信号が伝達されて格納される。
【０１５８】一方、垂直走査信号Ｖ２が選択状態へ駆動
された場合には、右イネーブル信号ＲＥが論理Ｈレベル
となり、ＥＸＯＲ回路９５が、インバータとして動作す
る。したがって、この場合には、共通画素データ信号線
９７へは、画素データ信号ＰＤに対し補の画素データ信
号／Ｄが与えられ、共通画像データ線９８には、元の画
素データ信号ＰＤに対応する内部画素データ信号Ｄが与
えられる。
【０１５９】この状態において、水平走査信号Ｈｉが選
択状態へ駆動されると、内部データ信号線ＤＬｉおよび
ＤＲｉに対し画素データ信号／ＤおよびＤが伝達され
る。画素ＰＸ２ｉにおいて、サンプリングＴＦＴ２５を
介して、その内部の電圧保持容量素子２６に、元の画像
データＰＤに対応する画素データ信号が書込まれ、基準
セルＲＸ２ｉには、補の画素データ信号／Ｄが伝達され
て格納される。
【０１６０】したがって、選択行の位置に応じて、元画
素データ信号ＰＤの論理を変更することにより、画素Ｐ
Ｘ（ＰＸ１ｉ，ＰＸ２ｉ）に対して常に、元画素データ
信号ＰＤに対応する画素データ信号Ｄを書込むことがで
き、各画素を画素データ信号に応じた状態に設定するこ
とができる。
【０１６１】リフレッシュモード時においては、通常動
作モード指示信号ＮＯＲＭが論理Ｌレベルであり、ＡＮ
Ｄ回路９０の出力信号は論理Ｌレベルとなり、切換回路
ＳＧ１が非導通状態となり、内部データ信号線ＤＬｉお
よびＤＲｉは、共通画像データ線９７および９８から分
離される。この状態において、実施の形態１と同様にし
て、リフレッシュ回路６により、リフレッシュが実行さ
れる。
【０１６２】画素ＰＸおよび基準セルＲＸの容量２６お
よび１０１は同じ容量値を有しており、書込データは、
論理Ｈレベルおよび論理Ｌレベルの２値データである。
したがって、このリフレッシュ時において、中間電圧Ｖ
Ｍレベルにプリチャージされた信号線ＣＬおよびＣＲに
対し、同じ大きさの読出電圧ΔＶが伝達される。単にこ
の読出電圧ΔＶの符号が異なる。したがって、図１９に
示すように、信号線ＣＬおよびＣＲの電圧差は２・ΔＶ
となり、画素のみを内部データ信号線を介して相補信号
線ＣＬまたはＣＲに接続する構成に比べて、読出電圧を
等価的に大きくすることができ、センスアンプＳＡのセ
ンスマージンを大きくすることができる。
【０１６３】これは、逆にいえば、リフレッシュ間隔を
長くしても、信号線ＣＬおよびＣＲの電圧差がΔＶとな
るまで安定にセンス動作が行なうことができることを意
味する。画素ＰＸの保持電圧レベルが低下しても、相補
信号線ＣＬおよびＲの電圧差は、センスマージン以上で
あれば、センスアンプＳＡが安定にセンス動作を行なう
ことのできる。したがって、画素の論理Ｈレベルの保持
電圧が、液晶駆動部２７の画素駆動ＴＦＴのしきい値電
圧以上である間に、リフレッシュを行なうことにより、
フリッカなどを生じさせることなく確実に、保持電圧を
復元することができる。したがって、リフレッシュ間隔
を十分長くすることができ、単位時間あたりのリフレッ
シュ回数を低減することができ、リフレッシュに要する
消費電流を大幅に低減することができる。
【０１６４】なお、この図１８に示す構成においても、
選択行の画素が順次、水平走査信号に従って選択され
て、選択画素に対し画素データ信号が書込まれる点順次
方式が示されている。しかしながら、選択行において一
括して、同時に、１行の画素に対し画素データ信号が書
込まれる構成であっても、同様の効果を得ることができ
る。
【０１６５】［変更例］
【０１６６】図２０は、この発明の実施の形態２の変更
例を示す図である。この図２０においては、内部画素デ
ータ信号ＰＤおよび／ＰＤを共通画像データ線９７およ
び９８に伝達する信号切換部の構成を示す。図２０にお
いて、切換部は、左イネーブル信号ＬＥの活性化時導通
し、画素データ信号ＰＤおよび／ＰＤを共通画像データ
線９７および９８にそれぞれ伝達する転送ゲート１１０
および１１１と、右イネーブル信号ＲＥの活性化時導通
し、導通時、画素データ信号ＰＤおよび／ＰＤを共通画
像データ線９８および９７へそれぞれ伝達する転送ゲー
ト１１２および１１３を含む。
【０１６７】この図２０に示す構成においては、右イネ
ーブル信号ＲＥが活性状態とされたときには、画素デー
タ信号ＰＤが画像データ線９８に伝達され、補の画素デ
ータ信号／ＰＤが、画像データ線９７に伝達される。し
たがって、偶数行が選択された場合には、この画像デー
タ線９８が、右側のデータ信号線ＤＲに接続されるた
め、各画素に、画素データ信号ＰＤを伝達することがで
きる。
【０１６８】一方、奇数行が選択されて、左イネーブル
信号ＬＥが活性状態のときには、画素データ信号ＰＤお
よび／ＰＤは画像データ線９７および９８にそれぞれ伝
達される。この左イネーブル信号ＬＥの活性化時には、
画像データ線９７が、左側データ信号線ＤＬに結合され
て、対応の画素に画素データ信号が伝達される。
【０１６９】したがって、このような選択行の位置に応
じて経路切換を行なう構成を利用しても、正確に、各画
素に対し画素データ信号ＰＤを書込み、かつ基準セルＲ
Ｘに対し、補の画素データ／ＰＤを書込むことができ
る。
【０１７０】以上のように、この発明の実施の形態２に
従えば、データ信号線対に対し、各画素に対し、補の画
素データ信号を格納する基準セルを対をなすように配置
し、かつ各データ信号線対に相補画素データ信号が伝達
されるように構成しており、リフレッシュ時の信号線に
読出される電圧差を十分大きくすることができ、応じて
リフレッシュ間隔を長くすることができる。
【０１７１】［実施の形態３］
【０１７２】図２１は、この発明の実施の形態３に従う
表示装置の要部の構成を概略的に示す図である。図２１
においては、１列の画素ＰＸに対する構成を代表的に示
す。この図２１に示す構成においては、分離ゲートＩＧ
に対し、テストイネーブル信号ＴＥとリフレッシュ指示
信号ＳＥＬＦを受けるＯＲ回路１１５の出力信号が与え
られる。すなわち、この分離ゲートＩＧは、リフレッシ
ュモード時およびテストモード時に導通状態となり、内
部データ信号線ＤＬおよびＤＲを相補信号線ＣＬおよび
ＣＲにそれぞれ接続する。この信号線ＣＬおよびＣＲに
対しては、センスアンプＳＡおよびプリチャージ／イコ
ライズ回路ＰＥＱが設けられる。
【０１７３】この実施の形態３において、信号線ＣＬお
よびＣＲに対しさらに、水平走査信号Ｈｉとテストイネ
ーブル信号ＴＥとに従って選択的に活性化され、活性化
時これらの相補信号線ＣＬおよびＣＲのデータを読出し
て共通データバス１２２に伝達するリードゲート１２０
が設けられる。このリードゲート１２０から共通データ
バス１２２を介して伝達される信号は、出力回路１２４
を介して外部へ出力される。
【０１７４】すなわち、センスアンプＳＡにより増幅さ
れた相補信号線ＣＬおよびＣＲの信号に従って、リード
ゲート１２０を駆動して、共通バス１２２に各画素のデ
ータを内部読出する。出力回路１２４により、この共通
バス１２２上のデータをバッファ処理してたとえばＣＭ
ＯＳレベルの信号に変換して外部画素データＤｏｕｔと
して出力する。したがって、画素ＰＸにおける保持電圧
が小さい場合においても、外部へは、出力回路１２４を
介してたとえばＣＭＯＳレベルの信号Ｄｏｕｔを出力す
ることができる。これにより、表示画素の動作の良／不
良を、通常のＬＳＩテスタなどを用いて簡単に判定する
ことができる。
【０１７５】図２２は、リードゲートの具体的構成の一
例を示す図である。リードゲート１２０は、相補信号線
ＣＬおよびＣＲの対それぞれに対応して設けられ、水平
走査信号（列選択信号）Ｈに従って活性化される（テス
トモード時）。図２２においては、相補信号線ＣＬｉお
よびＣＲｉに対して設けられるリードゲート１２０ｉの
構成要素を具体的に示す。各画素列に対して、このリー
ドゲート１２０ｉと同様の構成のリードゲートが配置さ
れる。図２２においては、他の列に対する構成として、
信号線ＣＬｊおよびＣＲｊに対して配置されるリードゲ
ート１２０ｊを代表的に示す。
【０１７６】図２２において、リードゲート１２０ｉ
は、それぞれのゲートが信号線ＣＬｉおよびＣＲｉに接
続されるＮチャネルＴＦＴ１３０および１３１と、テス
トイネーブル信号ＴＥと水平走査信号Ｈｉを受けるＡＮ
Ｄ回路１３４と、ＡＮＤ回路１３４の出力信号が論理Ｈ
レベルのとき導通し、ＴＦＴ１３０および１３１をそれ
ぞれ内部共通データ線１２２ａおよび１２２ｂにそれぞ
れ結合するＮチャネルＴＦＴ１３２および１３３を含
む。
【０１７７】共通データ線１２２ａおよび１２２ｂに
は、プリチャージ回路１２５が設けられる。このプリチ
ャージ回路１２５は、禁止信号ＩＮＨＨが論理Ｈレベル
のときに活性化され、共通データ線１２２ａおよび１２
２ｂを、電源電圧ＶＣＣレベルにそれぞれプリチャージ
する。
【０１７８】リードゲート１２０ｉにおいては、ＴＦＴ
１３０および１３１が差動ゲートを構成しており、信号
線ＣＬｉおよびＣＲｉの電圧レベルに応じて、共通デー
タ線１２２ａおよび１２２ｂの一方を、論理Ｌレベル
（接地電圧レベル）に駆動する。信号線ＣＬｉおよびＣ
Ｒｉには、センスアンプＳＡにより、振幅が電源電圧レ
ベルの相補信号が生成されており、十分に共通データ線
１２２ａおよび１２２ｂの電圧レベルを変化させること
ができる。プリチャージ回路１２５により電源電圧ＶＣ
Ｃレベルにプリチャージされた共通データ線１２２ａお
よび１２２ｂの一方を論理Ｌレベルに駆動することによ
り、内部画素データの読出を行ない、出力回路１２４に
より、読み出した画素信号をバッファ処理して、たとえ
ばＣＭＯＳレベルの信号を出力する。
【０１７９】液晶素子の動作の良否を、液晶の表示状態
を肉眼で目視することにより判定した場合、人間により
良否の判定が行なわれるため、その判定精度のばらつき
が大きくかつ判定に長時間を要する。一方、画素ＰＸに
蓄積された微小電圧を直接読出す場合、低容量のデータ
読出回路を外部に設けて微小電圧を読出す必要があり、
テストコストが増大する。大きな容量の回路により画素
の保持電圧を読み出した場合、電荷の移動により微小電
圧がさらに小さくなり、正確に保持電圧を読み出すこと
ができない。
【０１８０】この図２２に示すように、相補データ信号
線のデータをリードゲート１２０を介して共通データバ
ス１２２に読出して、出力回路１２４により増幅して外
部へ出力することにより、通常の論理レベルの出力信号
Ｄｏｕｔを外部へ出力することができ、通常のＬＳＩテ
スタなどを用いて簡単に表示画素の良否の判定を行なう
ことができる。
【０１８１】図２３は、テスト制御部の構成を概略的に
示す図である。図２３においてテスト制御部は、テスト
イネーブル信号ＴＥと外部からの通常垂直走査クロック
信号φＶＮを受けるＡＮＤ回路１４０と、リフレッシュ
制御部で内部発生される発振信号φＶＳＯとＡＮＤ回路
１４０の出力信号とを受けるＯＲ回路１４１と、ＯＲ回
路１４１の出力信号に従ってリフレッシュ制御信号φＰ
Ｅ、φＰおよびφＮを生成するセンス系リフレッシュ制
御回路１４２を含む。このセンス系リフレッシュ制御回
路１４２は、図１２に示す構成に対応し、プリチャージ
／イコライズ指示信号φＰＥ、およびセンスアンプ駆動
信号φＰおよびφＮを生成する。
【０１８２】テスト動作時において、外部からの垂直走
査クロック信号および水平走査クロック信号に従って画
素の選択が行なわれる。内部で、リフレッシュ制御回路
を用いて画素選択を行なった場合、選択画素の位置を特
定することができないため、この選択画素の位置を特定
するため、外部のテスタなどを用いて、垂直走査クロッ
ク信号φＶＮおよび水平走査クロック信号φＨＮが使用
されて画素の選択が行なわれる。
【０１８３】センス系リフレッシュ制御回路１４２は、
ＯＲ回路１４１の出力信号を、図１２に示す発振信号φ
ＶＳ０に代えて利用して、所定のタイミングで、プリチ
ャージ／イコライズ信号φＰＥ、センスアンプ駆動信号
φＰ、およびセンスアンプ駆動信号φＮを生成する。
【０１８４】センスアンプ駆動信号φＰおよびφＮが活
性状態となった後に、外部のテスタなどにより、水平走
査クロック信号に従って、水平走査信号が順次活性化さ
れて画素データの読出が行なわれる。
【０１８５】図２４は、このテスト動作時の画素データ
読出時の動作を示すタイミングチャート図である。以
下、図２４を参照して、図２１および図２２に示す回路
の動作について簡単に説明する。
【０１８６】テストモード時においては、図２１に示す
分離ゲートＩＧが導通し、内部データ信号線ＤＬおよび
ＤＲが相補信号線ＣＬおよびＣＲに結合される。外部か
らの垂直走査クロック信号φＶＮに従って、図２３に示
すＡＮＤ回路１４０の出力信号が変化し、応じて、セン
ス系リフレッシュ制御回路１４２がそれぞれ所定のタイ
ミングでプリチャージ／イコライズ指示信号φＰＥ、セ
ンスアンプ駆動信号φＮおよびφＰを非活性／活性化す
る。センスアンプ駆動信号φＰおよびφＮに従って、図
２１および図２２に示すセンスアンプＳＡがセンス動作
を行ない、信号線ＣＬおよびＣＲの信号電圧をラッチす
る。次いで、水平走査クロック信号が与えられ、水平走
査信号Ｈ（Ｈｉ，Ｈｊ）に従って、列（水平走査線）の
選択動作が行なわれる。水平走査信号Ｈが非選択状態へ
駆動されると、禁止信号ＩＮＨＨに従ってプリチャージ
回路１２５が共通データバス１２２を電源電圧レベルに
プリチャージする。
【０１８７】センスアンプＳＡによりラッチされた１行
の画素データが、水平走査信号Ｈ（Ｈｉ，Ｈｊ）に従っ
て順次共通データ線上にリードゲート１２０（１２０
ｉ，１２０ｊ）を介して読出される。次いで、共通デー
タバス１２２上の内部読出データが、出力回路１２４を
介して外部へ出力される。なお、このテスト動作時にお
いては、共通画像データ線に結合される接続制御回路は
非導通状態に保持される。水平走査信号Ｈｉ，Ｈｊは、
図１等において示す水平走査回路３から出力される。
【０１８８】また、プリチャージ回路１２５に代えて、
電源電圧ＶＣＣレベルに共通データ線１２２ａおよび１
２２ｂをそれぞれプルアップするプルアップ回路が用い
られてもよい。
【０１８９】［変更例］
【０１９０】図２５は、この発明の実施の形態３の変更
例１の構成を概略的に示す図である。この図２５におい
て、内部データ信号線ＤＬおよびＤＲに対し、相補デー
タを伝達するための内部画像データ線９７および９８が
設けられる。切換回路ＳＧｉおよびＳＧｊは、図１８に
示す切換回路と同じ構成を有する。この内部画像データ
線９７および９８に対し、水平走査クロック信号／ＨＣ
Ｋとテストイネーブル信号ＴＥの論理積に応答して活性
化されて、この内部画像データ線９７および９８の電圧
を差動増幅するメインアンプ１５０と、メインアンプ１
５０の内部読出データをバッファ処理して外部へ出力す
る出力回路１５２が設けられる。他の構成は、図１８に
示す構成と、分離ゲートＩＧｉおよびＩＧｊが、テスト
イネーブル信号ＴＥに応答して導通状態となる点を除い
て同じである。
【０１９１】この図２５に示す構成においては、切換回
路ＳＧｉおよびＳＧｊを、テストモード時に水平走査信
号ＨｉおよびＨｊに応答して導通状態とし共通画像デー
タ線９７および９８に対し、センスアンプＳＡにより増
幅されたデータを読出す。メインアンプ１５０は、水平
走査クロック信号／ＨＣＫが論理Ｌレベルのときにテス
トモード時活性化されて、この内部画像データ線９７お
よび９８に読出されるデータを増幅して、その増幅した
内部読出データを出力回路１５２へ与える。
【０１９２】センスアンプＳＡは比較的大きな駆動力を
有しており、内部画像データ線９７および９８において
比較的大きな電圧差を生成することができる。この内部
画像データ線９７および９８に生じた電圧差を、メイン
アンプ１５０で増幅することにより、別にリードゲート
を設けることなく、各画素ＰＸの保持電圧を外部へ読出
すことができる。
【０１９３】この図２５に示す構成において、テストモ
ード時においてリフレッシュ回路を動作させるための構
成としては、図２３に示す構成を利用することができ
る。通常動作モード指示信号ＮＯＲＭが、テストイネー
ブル信号ＴＥの活性化時論理Ｈレベルの活性状態に設定
されれば、行および列（垂直走査線および水平走査線）
の選択を行なうことができる。
【０１９４】［変更例２］
【０１９５】図２６は、この発明の実施の形態３の変更
例２の構成を概略的に示す図である。この図２６におい
ては、切換回路ＳＧｉおよびＳＧｊは、図２に示す構成
と同様の構成を有する。テストモード時には、ノーマル
モード指示信号ＮＯＲＭが論理Ｈレベルの活性状態に保
持され、データ信号線ＤＬおよびＤＲの一方が内部画像
データ線７に右イネーブル信号ＲＥおよび左イネーブル
信号ＬＥに従って結合される。センスアンプＳＡが活性
状態のとき、これらの内部データ信号線ＤＬおよびＤＲ
は、それぞれ電源電圧または接地電圧レベルに駆動され
ている。したがって、テストモード時、この切換回路Ｓ
ＧｉおよびＳＧｊを利用して、水平走査信号Ｈｉおよび
Ｈｊにより対応のセンスアンプＳＡを、内部画像データ
線７に結合することにより、内部データ線７に比較的大
きな電圧変化を生じさせることができる。
【０１９６】メインアンプ１５４が、基準電圧Ｖｒｅｆ
と内部画像データ線７上の信号とを比較して該比較結果
に従って内部データを生成して、出力回路１５２へ与え
る。内部画像データ線７が、テストモード時、電源電圧
ＶＣＣレベルにプリチャージされる場合、基準電圧Ｖｒ
ｅｆとしては、電源電圧ＶＣＣよりも少し低い電圧レベ
ルの電圧が用いられる。この内部画像データ線７に、論
理Ｈレベルおよび論理Ｌレベルのセンスアンプのラッチ
データが伝達された場合、内部画像データ線７は、基準
電圧Ｖｒｅｆを高い電圧レベルまたは基準電圧Ｖｒｅｆ
よりも低い電圧レベルとなる。
【０１９７】基準電圧Ｖｒｅｆについては、センスアン
プＳＡが共通画像データ線７に結合された時この共通画
像データ線７に生じる電圧変化量に応じてその電圧レベ
ルが決定されれば良く、共通画像データ線７の論理Ｈレ
ベルおよび論理Ｌレベルの間の電圧であれば良い。
【０１９８】この図２６に示す構成において、他の構成
は、図２に示す構成と同じである。テストモード時にお
いてもリフレッシュ回路によりリフレッシュが実行され
る。
【０１９９】以上のように、この発明の実施の形態３に
従えば、相補データ信号線のセンスアンプによりラッチ
された信号を利用して、内部読出データを生成し、この
内部読出データに従って出力回路を駆動して外部へ読出
すように構成しており、画素ＰＸの微小保持電圧を増幅
して外部へ伝達することができ、正確に、通常のＬＳＩ
テスタを利用して、各画素の保持電圧を識別することが
できる。
【０２００】［実施の形態４］
【０２０１】図２７は、この発明の実施の形態４に従う
表示装置の要部の構成を概略的に示す図である。図２７
においては、２行４列に配列される画素を代表的に示
す。画素列それぞれに対応して内部データ信号線Ｄ１、
Ｄ２、Ｄ３、Ｄ４…が配置される。これらのデータ信号
線Ｄ１−Ｄ４それぞれに対応して、選択ゲートＴＱ１−
ＴＱ４が設けられる。これらの選択ゲートＴＱ１−Ｔ１
４それぞれに対応して、通常動作モード指示信号ＮＯＲ
Ｍと対応の水平走査選択信号Ｈ１−Ｈ４をそれぞれ受け
るＡＮＤ回路ＧＱ１−ＧＱ４が設けられる。選択ゲート
ＴＱ１−ＱＴ４は、対応のＡＮＤ回路ＧＱ−ＧＱ４の出
力信号が論理Ｈレベルのとき導通し、導通時対応の内部
データ信号線Ｄ１−Ｄ４を共通画像データ線７に結合す
る。
【０２０２】内部データ信号線Ｄ１およびＤ２に対応し
て分離ゲートＩＤ１が設けられ、内部データ信号線Ｄ３
およびＤ４に対応して分離ゲートＩＤ２が設けられる。
これらの内部データ信号線Ｄ１およびＤ２が、分離ゲー
トＩＤ１を介して相補信号線Ｃ１およびＣ２に結合さ
れ、内部データ信号線Ｄ３およびＤ４が、分離ゲートＩ
Ｇ２を介して相補信号線Ｃ３およびＣ４に結合される。
これらの相補信号線Ｃ１およびＣ２に対応してセンスア
ンプＳＡ１が設けられ、相補信号線Ｃ３およびＣ４に対
応してセンスアンプＳＡ２が設けられる。
【０２０３】第１行に整列して配置される画素ＰＸ１１
−ＰＸ１４に対応して、奇数垂直走査線指示信号ＶＯと
垂直走査信号Ｖ１を受けるＡＮＤ回路ＧＡＯ１と偶数垂
直走査線指示信号ＶＥと垂直走査信号Ｖ１を受けるＡＮ
Ｄ回路ＧＡＥ１が設けられる。ＡＮＤ回路ＧＡＯ１か
ら、垂直走査信号Ｖ１Ｏが出力され、ＡＮＤ回路ＧＡＥ
１から垂直走査信号Ｖ１Ｅが出力される。
【０２０４】奇数列の画素ＰＸ１１、ＰＸ１３に対して
は、垂直走査信号Ｖ１Ｏが与えられ、偶数列の画素ＰＸ
１２，ＰＸ１４に対し、垂直走査信号Ｖ１Ｅが与えられ
る。
【０２０５】第２行に整列して配置される画素ＰＸ２１
−ＰＸ２４に対して、垂直走査信号Ｖ２と奇数垂直走査
指示信号ＶＯとを受けるＡＮＤ回路ＧＡＯ２と、奇数垂
直走査指示信号ＶＥと垂直走査信号Ｖ２を受けるＡＮＤ
回路ＧＡＥ２が設けられる。ＡＮＤ回路ＧＡＯ２から、
垂直走査信号Ｖ２Ｏが出力され、ＡＮＤ回路ＧＡＥ２か
ら垂直走査信号Ｖ２Ｅが出力される。奇数列の画素ＰＸ
２１、ＰＸ２３に対して、垂直走査信号Ｖ２Ｏが与えら
れ、偶数列の画素ＰＸ２２、ＰＸ２４に対し、垂直走査
信号Ｖ２Ｅが与えられる。
【０２０６】これらの画素ＰＸ１１−ＰＸ１４およびＰ
Ｘ２１−ＰＸ２４においては、それぞれ、内部に配置さ
れたサンプリングＴＦＴが対応の垂直走査信号を受け
る。
【０２０７】通常動作モード時においては、通常動作モ
ード指示信号ＮＯＲＭが論理Ｈレベルであり、ＡＮＤ回
路ＧＱ１−ＧＱ４がイネーブルされ、水平走査信号Ｈ１
−Ｈ４に従って、論理Ｈレベルの信号を順次出力する
（点順次走査方式の場合）。選択ゲートＴＱ１−ＴＱ４
は、対応のＡＮＤ回路ＧＱ１−ＧＱ４の出力信号が論理
Ｈレベルとなると導通し、対応のデータ信号線Ｄ１−Ｄ
４を、内部共通画像データ線７に結合する。分離ゲート
ＩＧは、非導通状態を維持する。
【０２０８】一方、垂直走査指示信号ＶＯおよびＶＥ
は、通常動作モード時にはともに論理Ｈレベルに設定さ
れる。したがって、垂直走査信号Ｖ１が論理Ｈレベルに
立上げられると、垂直走査信号Ｖ１ＯおよびＶ１Ｅがと
もに論理Ｈレベルとなり、第１行に整列して配置される
画素ＰＸ１１−ＰＸ１４におけるサンプリングＴＦＴが
すべて導通し、水平走査信号Ｈ１−Ｈ４に従って、各画
素に対する画素データ信号の書込が行なわれる。
【０２０９】一方、リフレッシュモード時においては、
通常動作モード指示信号ＮＯＲＭは論理Ｌレベルであ
り、ＡＮＤ回路ＧＱ１−ＧＱ４の出力信号は論理Ｌレベ
ルであり、選択ゲートＴＱ１−ＴＱ４は非導通状態を維
持する。一方、分離ゲートＩＧ１、ＩＧ２が導通し、内
部データ信号線Ｄ１およびＤ２が相補信号線Ｃ１および
Ｃ２に結合され、内部データ信号線Ｄ３およびＤ４が、
相補信号線Ｃ３およびＣ４に結合される。
【０２１０】リフレッシュモード時においては、垂直走
査指示信号ＶＯおよびＶＥが、択一的に論理Ｈレベルに
駆動される。したがって、たとえば、垂直走査信号Ｖ１
が論理Ｈレベルに駆動されたとき、垂直走査指示信号Ｖ
Ｏが論理Ｈレベルであれば、垂直走査信号Ｖ１Ｏが論理
Ｈレベルとなる。一方、偶数垂直走査指示信号ＶＥが、
論理Ｌレベルに保持され、垂直走査信号Ｖ１Ｅは論理Ｌ
レベルである。したがって、この状態においては、奇数
列の画素ＰＸ１１およびＰＸ１３のサンプリングＴＦＴ
が導通し内部の電圧保持容量素子が、内部データ信号線
Ｄ１およびＤ３に結合され、一方、画素ＰＸ１２および
ＰＸ１４のサンプリングＴＦＴは非導通状態にある。し
たがって、この状態においては、相補信号線Ｃ１および
Ｃ３に画素データ信号が伝達されセンスアンプＳＡ１お
よびＳＡ２によりセンス動作が行なわれ、その増幅され
た画素データ信号が対応の画素ＰＸ１１およびＰＸ１３
に再書込される。
【０２１１】一方、偶数走査指示信号ＶＥが論理Ｈレベ
ルとなると、奇数走査指示信号ＶＯは論理Ｌレベルとな
り、垂直走査信号Ｖ１Ｅが論理Ｌレベル、垂直走査信号
Ｖ１Ｏが論理Ｌレベルとなる。この状態においては、内
部データ信号線Ｄ２およびＤ４に画素ＰＸ１２およびＰ
Ｘ１４の記憶電圧信号が伝達され、一方、内部データ信
号線Ｄ１およびＤ３は、画素ＰＸ１１およびＰＸ１３か
らの内部保持電圧が伝達されず、プリチャージ電圧レベ
ルを維持する。センスアンプＳＡ１およびＳＡ２を活性
化することにより、画素ＰＸ１２およびＰＸ１４の保持
電圧を復元して、再び元の画素ＰＸ１２およびＰＸ１４
へ再書込することができる。
【０２１２】したがって、この図２７に示す構成の場
合、画素列に対応して１つの内部データ信号線が配列さ
れるだけであり、各画素列に対応して、内部データ信号
線対を配置する必要はなく、配線レイアウト面積を低減
することができ、表示画素マトリクスの占有面積を低減
することができる。
【０２１３】図２８は、垂直走査指示信号ＶＯおよびＶ
Ｅを発生する部分の構成の一例を示す図である。図２８
において、垂直走査指示信号発生部は、リフレッシュ垂
直走査開始信号ＳＴＶＳを、図１０に示す発振回路から
の発振信号φＶＳＯを１クロックサイクル期間遅延する
１クロック遅延回路１６０と、１クロック遅延回路１６
０の出力信号に従ってその出力の状態を変化させるＴフ
リップフロップ１６２と、Ｔフリップフロップ１６２の
出力Ｑからの信号と通常動作モード指示信号ＮＯＲＭを
受けて、奇数垂直走査指示信号ＶＯを出力するＯＲ回路
１６４と、Ｔフリップフロップ１６２の出力／Ｑからの
信号と通常動作モード指示信号ＮＯＲＭとを受けて偶数
垂直走査指示信号ＶＥを生成するＯＲ回路１６５を含
む。
【０２１４】Ｔフリップフロップ１６２は、リセット信
号ＲＳＴの立上がりに応答して初期化される。このリセ
ット信号ＲＳＴは、電源投入時およびシステムリセット
時に発生されるリセット信号およびリフレッシュ指示信
号ＳＥＬＦの立上がりに応答してワンショットパルスの
形で発生されるリセット信号である。
【０２１５】図２９は、図２８に示す回路の動作を示す
タイミング図である。以下、図２９を参照して、図２８
に示す回路の動作について簡単に説明する。
【０２１６】リフレッシュ指示信号ＳＥＬＦが論理Ｈレ
ベルに立上がると、図１０に示すリフレッシュ制御回路
に従って、リフレッシュ垂直走査開始信号ＳＴＶＳが論
理Ｈレベルに立上がり、垂直走査レジスタのセットが行
なわれる。リセット信号ＲＳＴが論理Ｈレベルに立上が
り、Ｔフリップフロップ１６２がリセットされ、その出
力Ｑが論理Ｌレベル、出力／Ｑが論理Ｈレベルに設定さ
れる。
【０２１７】次いで、１クロック遅延回路１６０の遅延
出力信号ＤＳが、この垂直走査開始信号ＳＴＶＳより１
クロックサイクル遅れて論理Ｈレベルとなると、Ｔフリ
ップフロップ１６２の出力状態が変化し、出力Ｑが論理
Ｈレベル、出力／Ｑが論理Ｌレベルとなる。通常動作モ
ード指示信号ＮＯＲＭは、リフレッシュモード時論理Ｌ
レベルであり、したがって、奇数垂直走査指示信号ＶＯ
が論理Ｈレベルとなり、偶数垂直走査指示信号ＶＥが論
理Ｌレベルとなる。垂直走査信号Ｖ１が論理Ｈレベルに
立上がると、奇数垂直走査指示信号ＶＯに従って、垂直
走査信号Ｖ１Ｏが論理Ｈレベルとなる。
【０２１８】次いで内部でカウント動作が行なわれ、そ
れぞれの垂直走査線の走査が完了するまで、この信号Ｖ
Ｏが論理Ｈレベルを維持し、一方、信号ＶＥが論理Ｌレ
ベルを維持する。最終の走査線Ｖｍの走査が完了する
と、再び、垂直走査開始信号ＳＴＶＳに従って１クロッ
ク遅延回路１６０の出力遅延信号ＤＳが論理Ｈレベルと
なり、Ｔフリップフロップ１６２の状態が変化し、奇数
垂直走査指示信号ＶＯが論理Ｌレベル、偶数垂直走査指
示信号ＶＥが論理Ｈレベルとなる。したがって、今度
は、垂直走査信号Ｖ１に従って、図２７に示す垂直走査
信号Ｖ１Ｅが論理Ｈレベルとなる。
【０２１９】したがって、各クロックサイクルにおい
て、１行に整列される画素のうち半数の画素に対するリ
フレッシュが実行され、１フレームの垂直走査線の走査
完了後、次のフレーム期間において残りの半分の画素に
ついてリフレッシュが実行される。リフレッシュ間隔が
１行全体の画素を同時にリフレッシュする構成に較べて
短くなるものの、同時に動作するセンスアンプの数は半
減されるため（２列の画素に対し１つのセンスアン
プ）、リフレッシュ時のピーク電流を低減でき、消費電
流を低減することができる。
【０２２０】［変更例］
【０２２１】図３０は、この発明の実施の形態４のリフ
レッシュ制御回路の変更例を概略的に示す図である。図
３０において、リフレッシュ制御回路は、発振信号φＶ
Ｓ０を反転するインバータ１７０と、発振信号φＶＳ０
の立上がりに応答してワンショットのパルス信号を発生
するワンショットパルス発生回路１７１と、インバータ
１７０の出力信号の立上がりに応答してワンショットの
パルス信号を発生するワンショットパルス発生回路１７
２と、ワンショットパルス発生回路１７１および１７２
の出力信号を受けてリフレッシュ禁止信号ＩＮＨＶＳを
生成するＯＲ回路１７３と、ＯＲ回路１７３の出力信号
の立上がりに応答してセットされてプリチャージ／イコ
ライズ信号φＰＥをその出力Ｑから出力するセット／リ
セットフリップフロップ１７４と、プリチャージ／イコ
ライズ指示信号φＰＥを所定時間遅延してセット／リセ
ットフリップフロップ１７４をリセットする遅延回路１
７５と、リフレッシュ禁止信号ＩＮＨＶＳの立上がりに
応答してセットされかつセンスアンプ駆動信号φＮをそ
の出力Ｑから生成するセット／リセットフリップフロッ
プ１７６と、センスアンプ駆動信号φＮを所定時間遅延
して出力してセット／リセットフリップフロップ１７６
をリセットする遅延回路１７７と、リフレッシュ禁止信
号ＩＮＨＶＳの立上がりに応答してリセットされ、かつ
その出力Ｑからセンスアンプ駆動信号φＰを出力するセ
ット／リセットフリップフロップ１７８と、センスアン
プ駆動信号φＰを所定時間遅延しかつ反転して出力して
セット／リセットフリップフロップ１７８セットする反
転遅延回路１７９を含む。セット／リセットフリップフ
ロップ１７８は、反転遅延回路１７９の出力信号の立上
がりに応答してセットされる。
【０２２２】この図３０に示すリフレッシュ制御回路の
構成においては、発振信号φＶＳ０の立上がりおよび立
下がりに応答してリフレッシュ禁止信号ＩＮＨＶＳが所
定期間活性化される。応じて、プリチャージ／イコライ
ズ指示信号φＰＥが所定期間活性化され、またセンスア
ンプ駆動信号φＮおよびφＰが所定期間非活性化され
る。したがって、発振信号φＶＳ０の１サイクル期間内
において、センス動作が２回行なわれる。
【０２２３】図３１は、奇数および偶数垂直走査指示信
号ＶＯおよびＶＥを発生する部分の構成を示す図であ
る。図３１において、垂直走査指示信号発生部は、発振
信号φＶＳ０を受けるインバータ１８０と、発振信号φ
ＶＳ０と通常動作モード指示信号ＮＯＲＭを受けて偶数
走査指示信号ＶＥを出力するＯＲ回路１８１と、インバ
ータ１８０の出力信号と通常動作モード指示信号ＮＯＲ
Ｍを受けて偶数走査指示信号ＶＥを生成するＯＲ回路１
８２を含む。リフレッシュモード時においては、発振信
号φＶＳ０が論理Ｈレベルの期間、奇数走査指示信号Ｖ
Ｏが論理Ｈレベルとなり、一方、発振信号φＶＳ０が論
理Ｌレベルの期間、偶数走査指示信号ＶＥが論理Ｈレベ
ルとなる。
【０２２４】次に、図３０および図３１に示す回路の動
作を図３２に示すタイミング図を参照して説明する。
【０２２５】発振信号φＶＳ０が論理Ｈレベルに立上が
ると、ワンショットパルス発生回路１７１がワンショッ
トのパルス信号を発生し、応じてＯＲ回路１７３からの
リフレッシュ禁止信号ＩＮＨＶＳが論理Ｈレベルとな
る。このリフレッシュ禁止信号ＩＮＨＶＳの立上がりに
応答してセット／リセットフリップフロップ１７４がセ
ットされてプリチャージ／イコライズ指示信号φＰＥが
所定期間論理Ｈレベルとなる。また、セット／リセット
フリップフロップ１７６がセットされて、センスアンプ
駆動信号φＮが非活性化され、またセット／リセットフ
リップフロップ１７８がリセットされ、センスアンプ駆
動信号φＰが論理Ｌレベルに非活性化される。このリフ
レッシュ禁止信号ＩＮＶＨＳの立上がりに応答して選択
行の垂直走査信号Ｖｉが一旦非選択状態へ駆動される。
【０２２６】リフレッシュ禁止信号ＩＮＨＶＳが論理Ｌ
レベルとなると、垂直走査回路の出力する垂直走査信号
Ｖｉが論理Ｈレベルとなる。一方、既に、この発振信号
φＶＳ０に従って、奇数走査指示信号ＶＯが論理Ｈレベ
ル、偶数走査指示信号ＶＥが論理Ｌレベルであり、垂直
走査信号Ｖｉの立上がりに応答して、奇数垂直走査信号
ＶｉＯが論理Ｈレベルとなる。次いで、センスアンプ駆
動信号φＰが論理Ｈレベル、センスアンプ駆動信号φＮ
が論理Ｌレベルとなり、センスアンプが活性化され、奇
数列の画素の保持電圧のリフレッシュが実行される。
【０２２７】発振信号φＶＳ０が論理Ｌレベルに立下が
ると、再びリフレッシュ禁止信号ＩＮＨＶＳが論理Ｈレ
ベルとなり、センスアンプ駆動信号φＮおよびφＰがそ
れぞれ非活性化され、また、プリチャージ／イコライズ
信号φＰＥが活性化される。これにより、奇数列の画素
のデータが読出されていた内部データ信号線がプリチャ
ージ状態に復帰する。発振信号φＶＳ０の立下がりに応
答して、奇数走査指示信号ＶＯが論理Ｌレベル、偶数走
査線指示信号ＶＥが論理Ｈレベルとなる。
【０２２８】この時、垂直走査期間は、発振信号φＶＳ
０の周期に等しく、シフト動作は垂直走査回路において
行なわれていないため、再び、垂直走査信号Ｖｉがリフ
レッシュ禁止信号ＩＮＨＶＳの立下がりに応答して論理
Ｈレベルとなり、応じて、偶数垂直走査信号ＶｉＥが論
理Ｈレベルに立上がる。したがって、この垂直走査信号
Ｖｉが伝達される垂直走査線に接続される偶数列の画素
のデータが対応の内部データ信号線に読出され、続いて
センスアンプ駆動信号φＰおよびφＮが活性化されて偶
数列の画素の保持電圧の復元および再書込が行なわれ
る。
【０２２９】したがって、この図３０および図３１に示
す構成の場合、発振信号φＶＳ０の１サイクル内で、１
行の画素のリフレッシュが実行される。この構成の場
合、単に垂直シフトレジスタを発振信号φＶＳ０に従っ
て駆動するだけであり、図１０に示すバッファ５６から
シフトクロック信号φＶＳが垂直シフトレジスタへ与え
られ、また、垂直走査開始信号ＳＴＶＳは、図１０に示
すＯＲ回路６１から出力される。
【０２３０】なお、この図２８および図３０に示す構成
において、リフレッシュ制御回路内部でこのリフレッシ
ュ制御信号を発生する構成に代えて、外部から、垂直シ
フトクロック信号および禁止信号が与えられてもよい。
この場合、発振信号φＶＳ０に代えて外部からのクロッ
ク信号ＶＳＮが与えられ、また外部からの禁止信号ＩＮ
ＨＶがこの垂直シフトクロック信号ＶＳＮの立上がりお
よび立下がりに応答して活性化される。ここで、リフレ
ッシュ時においてシフトクロック信号が外部から与えら
れる場合においても、リフレッシュ時においては、リフ
レッシュ禁止信号ＩＮＨＶＳを、図３０に示す構成を利
用して内部で発生するようにしてもよい。
【０２３１】［変更例］
【０２３２】図３３は、この発明の実施の形態４の変更
例を示す図である。図３３においては、表示画素マトリ
クスにおいて画素ＰＸ１１−ＰＸ１４に対応して、基準
セルＲＸ１１、ＲＸ１２、ＲＸ１３、およびＲＸ１４が
配置される。これらの基準セルＲＸ１１−ＲＸ１４は、
図１８に示す構成と同様、画素ＰＸ１１−ＰＸ１４に含
まれる電圧保持容量素子と同一容量値を有する基準容量
素子を含む。
【０２３３】内部データ信号線Ｄ１−Ｄ４それぞれに対
応して、導通時対応のデータ信号線Ｄ１−Ｄ４を補の共
通画像データ線７ｂに接続する選択ゲートＳＱ１−ＳＱ
４が設けられる。選択ゲートＴＱ１−ＴＱ４は、導通時
データ信号線ＤＬ１−ＤＬ４を、共通画像データ線７ａ
に結合する。
【０２３４】選択ゲートＳＱ１はＡＮＤ回路ＧＱ２の出
力信号の活性化時導通し、選択ゲートＳＱ２はＡＮＤ回
路ＧＱ１の出力信号が論理Ｈレベルのとき導通する。選
択ゲートＳＱ３は、ＡＮＤ回路ＧＱ４の出力信号が論理
Ｈレベルのとき導通し、選択ゲートＳＱ４は、ＡＮＤ回
路ＧＱ３の出力信号が論理Ｈレベルのとき導通する。す
なわち、隣接するデータ信号線において、一方の選択ゲ
ートＴＱが導通した場合、対をなす選択ゲートＳＱが導
通し、画素ＰＸに画素データＤを伝達し、一方、基準セ
ルＲＸに対し、補の画素データ信号／Ｄを伝達する。
【０２３５】基準セルＲＸ１１およびＲＸ１３は、内部
のサンプリングＴＦＴがＡＮＤ回路ＧＡＥ１からの偶数
走査信号Ｖ１Ｅに応答して導通し、それぞれの対応のデ
ータ信号線Ｄ１およびＤ３上の補の画素データ信号をそ
れぞれの基準容量素子に格納する。一方、基準セルＲＸ
１２およびＲＸ１４は、内部のサンプリングＴＦＴがＡ
ＮＤ回路ＧＡＯ１からの奇数走査信号Ｖ１Ｏに従って導
通し、内部データ信号線Ｄ２およびＤ４の補の画素デー
タ信号を対応の基準容量素子に格納する。図３３に示す
他の構成は、図１８に示す構成と同じであり、対応する
部分には同一参照番号を付し、その詳細説明は省略す
る。
【０２３６】この図３３に示す構成においては、通常動
作モード時においても、奇数および偶数垂直走査線を示
す信号ＶＯおよびＶＥが活性化される。したがって、各
行において、半分の画素が同時に選択されて、選択画素
に対するデータの書込が行なわれる。
【０２３７】たとえば、奇数垂直走査信号Ｖ１Ｏが選択
状態で、水平走査信号Ｈ１が論理Ｈレベルの状態を考え
る。この状態においては、ゲート回路ＧＱ１の出力信号
が論理Ｈレベルとなり、選択ゲートＴＱ１およびＳＱ２
が導通する。画素ＰＸ１１および基準セルＲＸ１２のサ
ンプリングＴＦＴが導通状態にあるため、この水平走査
信号Ｈ１に従って、画素ＰＸ１１および基準セルＲＸ１
２に対し、それぞれ、画素データ信号Ｄおよび／Ｄが格
納される。画素ＰＸ１２は、偶数垂直走査信号Ｖ１Ｅが
論理Ｌレベルであるため、内部のサンプリングＴＦＴが
非導通状態であり、画素ＰＸ１２に対するデータの書込
は行なわれない。順次、奇数水平走査線を選択状態へ駆
動し、奇数列の画素ＰＸ１１、ＰＸ１３へ画素データ信
号を書込み、対応の基準セルＲＸ１２およびＲＸ１４に
対し、補の画素データ信号／Ｄを書込む。
【０２３８】次いで、この１行の奇数列の画素に対する
画素データの書込が完了すると、偶数垂直走査指示信号
ＶＥが論理Ｈレベルとなり、応じて、偶数垂直走査信号
Ｖ１Ｅが論理Ｈレベルとなる。この状態においては画素
ＰＸ１２およびＰＸ１４が選択され、また基準セルＲＸ
１１およびＲＸ１３が選択される。偶数列に対する水平
走査信号Ｈ２、Ｈ４が順次選択状態へ駆動され、画素Ｐ
Ｘ１２およびＰＸ１４に対し画素データ信号Ｄが書込ま
れるとき、対応の基準セルＲＸ１１およびＲＸ１３に対
し補の画素データ信号／Ｄが格納される。
【０２３９】これにより、１行の画素および基準セルに
対し、内部信号線を増加させることなく、相補画素デー
タ信号を格納することができる。
【０２４０】リフレッシュ時においては、選択ゲートＳ
Ｑ１−ＳＱ４およびＴＱ１−ＴＱ４はすべて非導通状態
にある（通常動作モード指示信号ＮＯＲＭは論理Ｌレベ
ル）。この状態において、先の図１８に示す構成と同様
に、奇数垂直走査信号Ｖ１Ｏおよび偶数垂直走査信号Ｖ
１Ｅが選択的に活性化され、応じて対をなすデータ線の
画素および基準セルから相補データ信号が読出されてセ
ンス動作および再書込が行なわれ、リフレッシュが完了
する。この場合においても、信号線を増加させる相補デ
ータ信号を用いてリフレッシュを実行することができ
る。
【０２４１】図３４は、垂直走査指示信号ＶＯおよびＶ
Ｅを発生する部分の構成の一例を示す図である。奇数お
よび偶数垂直走査指示信号ＶＯおよびＶＥは通常動作モ
ード時およびリフレッシュモード時において発生され
る。したがって、この図３４に示す構成においては、垂
直走査クロック信号ＶＣＫに従って奇数走査指示信号Ｖ
Ｏが生成され、一方、垂直走査クロック信号ＶＣＫを受
けるインバータ１８０により偶数垂直走査指示信号ＶＥ
が生成される。
【０２４２】したがって、通常動作モード時において
は、この垂直走査クロック信号ＶＣＫの１サイクル内に
おいて、１行の画素に対するデータの書込が実行され
る。リフレッシュ時においては、先の図３０に示す構成
と同様にして、垂直クロック信号ＶＣＫの立上がりおよ
び立下りに応答して、リフレッシュ禁止信号ＩＮＶＨＳ
が生成される。リフレッシュ制御回路の構成は、先の図
３０に示す構成を利用することができる。
【０２４３】図３５は、奇数列および偶数列の書込順序
を変更する部分の構成を概略的に示す図である。図３５
においては、外部からラスタスキャン順序で印加される
画素データ信号ＰＤはデータ再配置回路１８５により、
偶数列の画素および奇数列の画素のグループに並べ替え
られる。すなわち、この画素再配置回路１８５におい
て、１行の画素データＰＤを格納した後、まず奇数列の
画素データ信号Ｄを出力し、次いで、偶数列の画素デー
タＤを出力する。このデータ再配置回路１８５は、たと
えば、１行分の画素データを格納するシフトレジスタに
より実現される。
【０２４４】図３６は、この変更例における水平走査回
路３の構成の一例を示す図である。図３６において、水
平走査回路３は、水平走査クロック信号ＨＣＫと水平走
査開始指示信号ＳＴＨとに従ってシフト動作を行なう奇
数水平シフトレジスタ１９０と、この奇数水平シフトレ
ジスタ１９０の出力信号を受け、次いで、水平クロック
信号ＨＣＫに従って順次シフト動作を行なう偶数水平シ
フトレジスタ１９２と、これらの奇数水平シフトレジス
タ１９０および偶数水平シフトレジスタ１９２の出力信
号と禁止信号ＩＮＨＨとを受けて水平走査信号Ｈ１…Ｈ
ｆｎを出力するバッファ１９４を含む。ここで、水平走
査信号Ｈｆｎは、水平走査における最終列に対する水平
走査信号を示す。このバッファ１９４は、奇数水平シフ
トレジスタ１９０の出力信号を受けて奇数列に対する水
平走査信号Ｈ１、Ｈ３、…を出力するバッファ回路と、
偶数水平シフトレジスタ１９２の出力信号を受けて偶数
列に対する水平走査信号Ｈ２、Ｈ４、…を出力するバッ
ファ回路を含む。
【０２４５】したがって、この図３６に示す構成を利用
することにより、図３５に示すデータ再配置回路１８５
を利用して、奇数列に対する画素データの書込完了後、
偶数列の画素に対するデータの書込を行なうことができ
る。
【０２４６】なお、この点順次走査方式に代えて、デー
タが一括して、１行の画素に同時に書込まれる場合にお
いては、選択された１行の偶数列および奇数列の画素に
対する書込を交互に垂直走査指示信号ＶＯおよびＶＥに
従って実行することにより、容易に対応することができ
る。
【０２４７】以上のように、この発明の実施の形態４に
従えば、隣接列の内部データ信号線を対をなすように相
補信号線対に結合して画素データのリフレッシュを行な
っており、配線占有面積を低減でき、応じて表示画素マ
トリクスの占有面積を低減することができる。またセン
スアンプが２列の画素に対し１つ配置されるだけであ
り、センスアンプの占有面積を低減することができ、ま
た、センス動作時の消費電流を低減することができる。
【０２４８】［実施の形態５］
【０２４９】図３７は、この発明の実施の形態５に従う
画素の構成の一例を示す図である。図３７においては、
画素ＰＸは、走査線２０５上の信号に応答して導通し、
導通時、内部データ信号線２０６上のデータ信号Ｄを取
込むＮチャネルＭＯＳトランジスタ（ＴＦＴ）２００
と、ＭＯＳトランジスタ（ＴＦＴ）２００を介して与え
られた電圧を保持する電圧保持容量素子２０１と、電圧
保持容量素子２０１の充電電圧に従って導通し、電源線
２０４上の電圧Ｖｄｄを伝達するＮチャネルＭＯＳトラ
ンジスタ２０２と、このＭＯＳトランジスタ２０２を介
して与えられる電流に従って発光する有機エレクトロル
ミネッセンス素子（ＥＬ）２０３を含む。
【０２５０】この電源電圧Ｖｄｄは、たとえば１０Ｖで
あり、電圧保持容量素子２０１の電極ノードは接地電圧
または電源電圧Ｖｄｄレベルに保持される。図３７にお
いては、電圧保持容量素子２０１の主電極が接地ノード
に接続される場合を示す。
【０２５１】この図３７に示す画素ＰＸは、有機ＥＬ素
子を利用しており、電圧保持容量素子２０１の充電電圧
に従って、有機ＥＬ素子２０３に対する供給電流が形成
され、その供給電流に従って有機ＥＬ素子２０３の発光
／非発光が決定される。したがって、電圧保持容量素子
２０１を用いて充電電圧により有機ＥＬ素子２０３を駆
動する構成に対しても、先の実施の形態１から４に示す
構成を利用することができる。
【０２５２】なお、この図３７に示す構成において、有
機ＥＬ素子駆動用のＭＯＳトランジスタ２０２と有機Ｅ
Ｌ素子２０３とは、その位置が交替されてもよい。
【０２５３】以上のように、この発明の実施の形態５に
従えば画素ＰＸを、有機ＥＬ素子で構成しており、高効
率の表示装置を実現することができる。また、リフレッ
シュ動作を行なうことにより、電圧保持容量素子２０１
の充電電圧を長期にわたって安定に保持することがで
き、この充電電圧保持のための消費電力を低減すること
ができる。
【０２５４】［実施の形態６］
【０２５５】図３８は、この発明の実施の形態６の構成
を概略的に示す図である。図３８に。図３８において、
画素ＰＸは、走査線２０５上の垂直走査信号Ｖに応答し
て導通し、データ信号線２０６上の画素データ信号Ｄを
サンプリングするサンプリングＴＦＴ２１０と、サンプ
リングＴＦＴ２１１を介して与えられた電圧信号を保持
する電圧保持容量素子２１１と、この電圧保持容量素子
２１１の一方電極ノード（電圧保持ノード）２１５の電
圧と対向電極２１４の間の電圧差に応じて駆動される液
晶素子２１２を含む。電圧保持容量素子２１５の他方電
極ノードは、共通電極ノード２１３に結合される。
【０２５６】この図３８に示すように、表示画素素子と
して液晶素子２１２を用いる場合においても、電圧保持
容量素子２１１の保持する電圧に応じて液晶素子２１２
を駆動することができる。この液晶素子２１２は、対向
電極２１４と電圧保持容量素子２１１の電圧保持ノード
（画素電極）との電圧差に応じて画素駆動電圧が印加さ
れ、この画素駆動電圧に応じて液晶の配向状態が決定さ
れる。
【０２５７】表示画像が変化せず表示画像の保持が行な
われる場合においては、液晶素子を交流駆動することは
特に要求されず、保持電圧のリフレッシュのみが要求さ
れる場合においては、先の実施の形態１から４の構成を
利用して保持電圧のリフレッシュを実行することができ
る。しかしながら、外部メモリを用いて保持画像データ
の再書込みをする場合においては、通常動作モード時と
同様に、液晶素子は交流駆動される。したがって、この
内部で液晶素子を駆動する保持電圧をリフレッシュする
場合においてもこの外部メモリを利用する場合と同様の
画像品質を維持する場合においては、液晶素子を交流駆
動することが要求される。以下、サンプリングされた保
持電圧に従って液晶素子を直接駆動する場合の構成およ
び動作について説明する。
【０２５８】図３９は、この発明の実施の形態６に従う
表示装置の要部の構成を概略的に示す図である。図３９
においては、１列に配置される画素ＰＸに関連する分の
構成を示す。画素ＰＸ１１およびＰＸ２１は、同一構成
を有するため、図３９においては、画素ＰＸ１１の構成
要素に対し参照番号を付す。画素ＰＸ１１は、図３８に
示す構成と同様、サンプリングＴＦＴ２１０と、電圧保
持容量素子２１１と、液晶素子２１２とを含む。
【０２５９】電圧保持容量素子２１１の主電極に対して
は共通電極線を介してキャパシタ共通電圧Ｖｃａｐが印
加される。液晶素子２１２は、電圧保持容量素子２１１
の電圧保持ノードの電圧を画素電極に受け、対向電極線
上の電圧Ｖｃｎｔを画素駆動電圧として受ける。
【０２６０】画素列に対応して相補内部データ線ＤＬお
よびＤＲが配置され、これらの相補内部データ信号線Ｄ
ＬおよびＤＲは、切換回路ＳＧｉを介して共通画像デー
タ線７に結合される。切換回路ＳＧｉは、実施の形態１
と同様、水平走査信号Ｈｉと通常動作モード指示信号Ｎ
ＯＲＭと左イネーブル信号ＬＥとを受けるＡＮＤ回路２
１と、水平走査信号Ｈｉと通常動作モード指示信号ＮＯ
ＲＭと右イネーブル信号ＲＥとを受けるＡＮＤ回路２３
と、ＡＮＤ回路２１の出力信号に応答して導通し、導通
時内部データ信号線ＤＬを共通画像データ線７に結合す
る転送ゲート２２と、ＡＮＤ回路２３の出力信号に応答
して導通し、導通時内部データ信号線ＤＲを共通画像デ
ータ線７に結合する転送ゲート２４とを含む。
【０２６１】画素ＰＸは、１行おきに内部データ線ＤＬ
およびＤＲに交互に接続される。しかしながら、この画
素ＰＸの配置については、実施の形態１の場合と同様、
内部データ線ＤＲおよびＤＬに同数個の画素が接続され
ていればよい。
【０２６２】リフレッシュ回路において、相補信号線Ｃ
ＬおよびＣＲが、閉込指示信号ＴＲＡＰに応答して選択
的に導通する転送ゲートＴＲ１およびＴＲ２を介してセ
ンスアンプＳＡに結合される。さらに、リストア指示信
号φＩＮＶに応答して選択的に導通し、センスアンプＳ
Ａのセンス／ラッチ信号を反転して相補信号線ＣＬおよ
びＣＲに伝達する転送ゲートＴＲ３およびＴＲ４が配置
される。
【０２６３】相補信号線ＣＬおよびＣＲに対しては、さ
らに実施の形態１等と同様、リフレッシュ指示信号ＳＥ
ＬＦに応答して内部データ信号線ＤＬおよびＤＲを相補
信号線ＣＬおよびＣＲに結合する分離ゲートＩＧｉ、プ
リチャージ指示信号φＰＥに応答して相補信号線ＣＬお
よびＣＲを中間電圧レベルのプリチャージ電圧ＶＭにプ
リチャージしかつイコライズするプリチャージ・イコラ
イズ回路ＰＥＱが配置される。
【０２６４】図３９に示す構成において、画素ＰＸの配
置として、実施の形態１、２および４と同様の配置が用
いられても良い。すなわち、画素ＰＸの各列に対応して
内部データ信号線を配置し、内部データ信号線の対を相
補信号線対に結合しても良く、また、各画素列に画素に
対応して基準セルが配置されても良い。いずれの配置に
おいても同様の効果を得る事ができる。
【０２６５】通常動作モード時の動作は、実施の形態１
と同様であり、垂直走査信号Ｖｉに従って、画素ＰＸの
行が選択され、次いで水平走査信号Ｈｉに従って画素列
が選択され、選択列の画素にサンプリングＴＦＴを介し
て画素データ信号が書込まれ、書込まれた画素データ信
号が電圧保持容量素子により保持される。液晶素子２１
２は対応の電圧保持容量素子２１１により保持された電
圧を画素電極に受けて、対向電極の電圧Ｖｃｎｔに従っ
て駆動される。
【０２６６】次にリフレッシュ時の動作について、図４
０（Ａ）に示すタイミングチャート図を参照して説明す
る。リフレッシュモードが指定されると、リフレッシュ
指示信号ＳＥＬＦが活性化され分離ゲートＩＧが導通
し、対応の内部データ線ＤＬおよびＤＲを相補信号線Ｃ
ＬおよびＣＲに結合する。リフレッシュ垂直走査開始信
号ＳＴＶＳが、発生されると、次の垂直走査クロック信
号ＶＣＫの立上がりに従って、先頭行の垂直走査信号Ｖ
１が選択状態へ駆動され、この選択行の画素ＰＸの保持
電圧のリフレッシュが実行される。このリフレッシュ時
において、各画素ＰＸは、保持電圧の極性が反転され
る。すなわち、論理Ｈレベルの画素データを格納してい
る画素は、論理Ｈレベルに対応する電圧レベルから論理
Ｌレベルの画素データに対応する電圧レベルに、その保
持電圧が変換される。
【０２６７】１フレームの画素に対するリフレッシュが
終了すると（図４０（Ａ）においては最終行に対する垂
直走査信号をＶｍで示す）、対向電極の電圧Ｖｃｎｔの
極性が反転される。図４０（Ａ）においては、この対向
電極電圧Ｖｃｎｔが、論理Ｈレベルから論理Ｌレベルに
変換される状態を一例として示す。リフレッシュ時にお
いて各画素の保持画素データは、電圧極性が反転されて
いる。したがって、この対向電極電圧Ｖｃｎｔの極性を
反転することにより、画素ＰＸにおいて、画素電極と対
向電極との間に印加される電圧の大きさは同じであるも
のの、液晶素子２１２に印加される電圧の極性が反転
し、１フレームの画素のリフレッシュ終了時において、
各液晶素子が交流駆動されることになる。ただし、画素
データは、論理Ｈレベルおよび論理Ｌレベルの２値デー
タである。
【０２６８】１フレームの画素のリフレッシュ時におい
て、対向電極電圧Ｖｃｎｔの電圧レベルが反転されるま
で、各画素の保持データの論理レベルは等価的にすべて
反転される。しかしながら、液晶素子の応答時間は、例
えば３０ｍｓ程度であり、一方、リフレッシュの周期
は、例えば１６ｍｓ程度であり、保持電圧の論理レベル
が変化してもその液晶素子の応答がリフレッシュ周期よ
りも充分に短いため、表示画像に対する悪影響は生じる
事はなく、画質の劣化などは生じない。
【０２６９】これにより、各画素の液晶素子を交流駆動
して保持電圧のリフレッシュを行なうことができる。
【０２７０】図４０（Ｂ）は、対向電極駆動部の構成の
一例を概略的に示す図である。図４０（Ｂ）において、
対向電極駆動回路２３０は、垂直走査開始信号ＳＴＶＳ
と発振信号φＶＳ０とを受け、対向電極電圧Ｖｃｎｔを
生成する。発振信号φＶＳ０は、図１０に示す発振回路
５５から出力され、垂直走査クロック信号として利用さ
れる。対向電極駆動回路２３０は、リフレッシュモード
においては、垂直走査開始信号ＳＴＶＳが発生される
と、次のサイクルにおいて最終行の画素のリフレッシュ
が完了し、リフレッシュ禁止信号が活性化されると、対
向電極電圧Ｖｃｎｔの電圧極性を変更する。これにより
１フレームの画素のリフレッシュ完了時において、対向
電極電圧極性を変更して、リフレッシュ時において各液
晶素子を交流駆動することができる。
【０２７１】なお。この対向電極駆動回路２３０は、通
常動作モード時においては、垂直走査ごとに対向電極の
電圧Ｖｃｎｔの電圧極性を切換る。従って、この対向電
極駆動回路２３０に対しては、通常動作モード指示信号
ＮＯＲＭと垂直走査クロック信号ＶＣＫと垂直走査開始
信号ＳＴＶが印加され、動作モードに応じて対向電極電
圧極性の変更サイクルが変更される。
【０２７２】図４１（Ａ）は、この発明の実施の形態６
のリフレッシュ時の動作を示す信号波形図である。以
下、図４１（Ａ）を参照して、図３９に示すリフレッシ
ュ回路の動作について説明する。
【０２７３】リフレッシュモード時においては。発振信
号φＶＳ０は、所定の周期で発振動作を行なう。この発
振信号φＶＳ０に従って、垂直走査期間が決定される。
発振信号φＶＳ０が立上がると、まず、図示しないリフ
レッシュ禁止信号ＩＮＨＶＳに従って禁止信号ＩＮＨＶ
が所定期間論理Ｈレベルとなり、選択行が非選択状態へ
駆動される。この禁止信号ＩＮＶＨの活性化に応答して
プリチャージ指示信号φＰＥが活性化され、相補信号線
ＣＬおよびＣＲが所定電圧ＶＭにプリチャージされ、ま
た、対応の内部データ信号線ＤＬおよびＤＲが分離ゲー
トＩＧｉを介して相補信号線ＣＬおよびＣＲに結合され
ており、これらの内部データ信号線ＤＬおよびＤＲもプ
リチャージ電圧ＶＭレベルにプリチャージされる。セン
スアンプ駆動信号φＰおよびφＮも、禁止信号ＩＮＨＶ
の活性化に応答して非活性化され、センスアンプＳＡも
応じて非活性化される。
【０２７４】禁止信号ＩＮＶＨが非活性化されると、垂
直シフトレジスタの出力信号に従って、次の垂直走査線
に対する垂直走査信号Ｖｉが活性化される。閉込め指示
信号φＴＲＡＰは、禁止信号ＩＮＶＨの活性化に従って
論理Ｈレベルにあり、転送ゲートＴＲ１およびＴＲ２は
導通状態にあり、センスアンプＳＡが相補信号線ＣＬお
よびＣＲに結合されている。この状態においては、リス
トア指示信号φＩＮＶは非活性状態にあり転送ゲートＴ
Ｒ３およびＴＲ４は非導通状態にあり、相補信号線ＣＬ
およびＣＲが、これらの転送ゲートＴＲ１−ＴＲ４を介
して電気的に短絡するのは防止される。
【０２７５】行選択信号Ｖｉが選択状態へ駆動されてか
ら所定時間が経過すると、閉じ込め指示信号φＴＲＡＰ
が活性化され、転送ゲートＴＲ１およびＴＲ２が非導通
状態となり、センスアンプＳＡと相補信号線ＣＬおよび
ＣＲとが切離される。この状態においては、既に内部デ
ータ線ＤＬまたはＤＲを介して選択画素から読み出され
た電圧はセンスアンプＳＡに転送されており、転送ゲー
トＴＲ１およびＴＲ２を非導通状態にして、センスアン
プＳＡと相補信号線ＣＬおよびＣＲとを切離すことによ
り、選択画素から転送された電圧信号（電荷）をセンス
アンプのセンスノードに閉じ込める事により、センスア
ンプＳＡのセンスノードの負荷を小さくして高速でセン
ス動作を行なう。
【０２７６】センスアンプＳＡがセンス動作を完了し、
ラッチ状態となると、リストア指示信号φＩＮＶが活性
化され、転送ゲートＴＲ３およびＴＲ４が導通し、セン
スアンプＳＡのセンスノードが逆の状態で相補信号線Ｃ
ＬおよびＣＲに接続され、内部データ信号線ＤＬおよび
ＤＲに元の読み出された画素データと逆の論理のデータ
信号が伝達される。この内部データ信号線ＤＲまたはＤ
Ｌに転送されたデータ信号が選択状態にあるもとの画素
に書込まれる。この状態においては、選択画素に対して
は、論理が反転された画素データ信号が格納される。例
えば、最初に電源電圧レベルの画素データ信号を格納し
ていた画素は、リフレッシュ完了時においては、接地電
圧レベルの画素データ信号を格納している。
【０２７７】発振信号φＶＳ０が再び立上がると、この
選択行の画素に対する保持電圧のリフレッシュが完了
し、内部データ信号線ＤＬおよびＤＲと相補信号線ＣＬ
およびＣＲがプリチャージ状態に復帰し、センスアンプ
ＳＡが非活性化されまた、プリチャージ／イコライズ回
路ＰＥＱが活性化される。転送ゲートＴＲ３およびＴＲ
４が非導通状態となり、また、転送ゲートＴＲ１および
ＴＲ２が禁止信号ＩＮＶＨの活性化に従って導通しセン
スアンプＳＡのセンスノードを相補信号線ＣＬおよびＣ
Ｒに接続し、センスアンプＳＡのセンスノードがプリチ
ャージ電圧ＶＭにプリチャージされる。
【０２７８】これにより、全画素に対してリフレッシュ
が実行される１つのリフレッシュサイクルにおいて、全
画素に対しデータ信号の論理レベルを反転して再書込み
をする事ができる。
【０２７９】図４１（Ｂ）は、画素データ転送制御信号
を発生する部分の構成の一例を示す図である。図４１
（Ｂ）において、リストア指示信号φＩＮＶは、センス
アンプ駆動信号φＰを受ける遅延回路２４０からの遅延
センスアンプ駆動信号の立上がりに応答してセットされ
かつ禁止信号ＩＮＨＶの活性化に応答してリセットされ
るセット／リセットフリップフロップ２４２から出力さ
れる。遅延回路２４０の遅延時間は、センスアンプＳＡ
が活性化されて、そのセンス動作が完了してセンスノー
ドの電圧が安定化するまでに要する時間以上の時間であ
る。遅延回路２４０に対しては、センスアンプ駆動信号
φＮが与えられても良い。また、禁止信号ＩＮＨＶが非
活性されてから所定時間経過後にこのリストア指示信号
φＩＮＶが活性化されても良い。
【０２８０】閉込め指示信号φＴＲＡＰは、禁止信号Ｉ
ＮＨＶの活性化に応答して所定の時間幅を有するワンシ
ョットのパルス信号を生成するワンショットパルス発生
回路２４４から出力される。このワンショットパルス発
生回路２４４の発生するパルス信号のパルス幅は、セン
スアンプ駆動信号φＮおよびφＰが活性化されるまでに
要する時間程度である。センスアンプＳＡの活性化前に
この閉込め指示信号φＴＲＡＰが非活性化されても良
く、またセンスアンプＳＡの活性化後にこの閉込め指示
信号φＴＲＡＰが非活性化されても良い。センスアンプ
ＳＡのセンスノードの負荷がセンス動作時に変化しセン
ス動作を正確に行なうことができなくなる可能性があ
り、好ましくは、センス動作開始前に閉込め指示信号φ
ＴＲＡＰは非活性化される。
【０２８１】この閉込め指示信号φＴＲＡＰは、禁止信
号ＩＮＨＶの立上がりに応答してセットされセンスアン
プ駆動信号φＰの立上がりに応答してリセットされるセ
ット／リセットフリップフロップの出力Ｑから生成され
ても良い。
【０２８２】なお、対向電極は、全画素に対し共通に配
置されている。しかしながら、この対向電極を垂直走査
線ごとに分割し、対向電極を垂直走査線単位で各リフレ
ッシュ完了時にその電圧極性を反転する状に構成しても
良い。
【０２８３】以上のように、この発明の実施の形態６に
従えば、液晶素子を保持電圧により直接駆動する場合に
おいて、リフレッシュ時に画素の保持電圧極性を反転し
かつ対向電極の電圧もリフレッシュ完了時にその極性を
反転しており、低消費電流で、安定に表示画像の品質を
低下させることなく、保持電圧のリフレッシュを行なう
ことができる。
【０２８４】［実施の形態７］
【０２８５】図４２は、この発明の実施の形態７に従う
表示装置の要部の構成を概略的に示す図である。図４２
においては、２行３列に配列される画素ＰＸ１１−ＰＸ
１３およびＰＸ２１−ＰＸ２３を代表的に示す。列方向
に整列する画素に対して内部データ信号線ＤＬ１−ＤＬ
３がそれぞれ配列され、行方向に整列して配置される画
素に対応して、垂直走査線ＶＬ１およびＶＬ２が配置さ
れる。
【０２８６】内部データ信号線ＤＬ１−ＤＬ３それぞれ
に対応して、列選択ゲートＳＧＴ１−ＳＧＴ３が設けら
れる。これらの列選択ゲートＳＧＴ１−ＳＧＴ３は、通
常動作モード指示信号ＮＯＲＭと対応の水平走査信号Ｈ
（Ｈ１−Ｈ３）を受けるＡＮＤ回路ＧＡと、このＡＮＤ
回路ＧＡの出力信号が論理Ｈレベルとなると導通し、導
通時対応の内部データ信号線ＤＬ（ＤＬ１−ＤＬ３）を
共通画像データ線ＣＤＬに接続する転送ゲートＴＡを含
む。
【０２８７】画素ＰＸ１１−ＰＸ１３およびＰＸ２１−
ＰＸ２３の各々は、同一構成を有するため、図４２にお
いては、画素ＰＸ１１の構成を代表的に示す。画素ＰＸ
１１は、垂直走査線ＶＬ１上の垂直走査信号Ｖ１に応答
して導通し、内部データ信号ＤＬ１上のデータ信号を取
込むサンプリングＴＦＴ２００と、このサンプリングＴ
ＦＴ２００により取込まれた電圧を保持する電圧保持容
量素子２０１と、電圧保持容量素子とキャパシタ共通電
極線２２２ａの間に接続され、そのゲートにリフレッシ
ュ指示信号ＲＥＦ１を受けるＮチャネルＭＯＳトランジ
スタ（ＴＦＴ）２５０と、電圧保持容量素子２０１の充
電電圧に応じて、電源線２２０から電流を供給するＭＯ
Ｓトランジスタ２０２と、ＭＯＳトランジスタ２０２か
ら供給される電流に応じて発光するＥＬ素子２０３を含
む。このＥＬ素子２０３の他方電極ノードは接地ノード
に結合される。
【０２８８】図４２においては、電源線２２０は、各行
それぞれに対応して設けられるように示すが、電源線２
２０は全画素に対し、共通に結合される。また、キャパ
シタ電極線２２２ａおよび２２２ｂは、各行それぞれに
別々に設けられるように示す。しかしながら、これらの
キャパシタ電極線２２２ａおよび２２２ｂは、すべての
画素に対し共通に結合されてもよい。キャパシタ電極線
２２２ａおよび２２２ｂの電圧は、接地電圧レベルであ
ってもよく、電源電圧ＶＣＣレベルであってもよく、ま
た中間電圧レベルであってもよい。
【０２８９】通常動作モード時においては、通常動作モ
ード指示信号ＮＯＲＭは論理Ｈレベルであり、またリフ
レッシュ指示信号ＲＦ１−ＲＦ２はすべて論理Ｈレベル
である。したがって、画素ＰＸ１１−ＰＸ１３およびＰ
Ｘ２１−ＰＸ２３において、ＭＯＳトランジスタ２３０
はすべて導通状態にあり、容量素子２０１の電極ノード
は、キャパシタ電極線２２２ａおよび２２２ｂにそれぞ
れ結合される。垂直走査線ＶＬ（ＶＬ１またはＶＬ２）
を選択した状態で、水平走査信号Ｈ１−Ｈ３を順次活性
状態へ駆動することにより、画素ＰＸ１１−ＰＸ１３お
よびＰＸ２１−ＰＸ２３に対して、画素データ信号が書
込まれる。
【０２９０】一方、図４３（Ａ）に示すように、画素デ
ータ信号の保持を行なうリフレッシュモード時において
は、通常動作モード指示信号ＮＯＲＭは論理Ｌレベルに
設定され、列選択ゲートＳＧＴ１−ＳＧＴ３、…はすべ
て非導通状態となり、内部データ信号線ＤＬ１−ＤＬ３
と共通画像データ線ＣＤＬとは切り離される。この状態
で、図４３（Ｂ）に示すように、リフレッシュ指示信号
ＲＦを、すべて論理Ｌレベルに一旦設定した後、所定の
間隔で順次所定期間論理Ｈレベルに立上げる。このリフ
レッシュ指示信号ＲＦ（ＲＦ１，ＲＦ２）が論理Ｌレベ
ルのときには、画素ＰＸ（ＰＸ１１−ＰＸ１３およびＰ
Ｘ２１−ＰＸ２３）において、ＭＯＳトランジスタ２３
０が非導通状態にあり、電圧保持容量素子２０１の主電
極ノードがフローティング状態となる。この状態で、電
圧保持容量素子２０１の画素データ保持電極ノード（ス
トレージノード）の電圧がリーク電流に応じて変化した
場合、キャパシタの主電極ノード（セルプレートノード
と称す）の電圧レベルも、容量結合により応じて低下す
る。
【０２９１】この状態で、図４３（Ｂ）に示すように、
電圧保持容量素子２０１のストレージノードの電圧ＰＶ
ａが、リーク電流により低下した場合、この電圧保持容
量素子２０１のセルプレートノードがフローティング状
態にあるため、容量結合によりその電圧レベルも応じて
変化する。リフレッシュ指示信号ＲＦ１を論理Ｈレベル
とし、ＭＯＳトランジスタ２５０を導通状態として、セ
ルプレートノードを、キャパシタ電極線２２２（２２２
ａ，２２２ｂ）に接続する。これにより、セルプレート
ノードの電圧ＰＶｂは、元のプリチャージ電圧レベルに
復帰する。このセルプレートノードの電圧復帰に応じ
て、ストレージノードへ電荷が注入され、ストレージノ
ードの電圧ＰＶａは元の電圧レベルへ復帰する（サンプ
リングＴＦＴ２００はオフ状態にあり、チャージポンプ
動作を行なって電荷を注入できる）。したがって、この
ＭＯＳトランジスタ２５０をリフレッシュ指示信号ＲＦ
に従って導通状態とすることにより、ストレージノード
の流出電荷量に等しい電荷量が再びチャージポンプによ
り流入され、電圧保持容量素子２０１の保持電圧を元の
電圧レベルに復帰させることができる。これにより、Ｅ
Ｌ素子２０３が、その供給電流により発光度が異なる階
調表示であり、電圧保持容量素子２０１のストレージノ
ードの電圧が、中間電圧レベルの場合であっても、正確
に、元の電圧レベルを復元することができる。
【０２９２】リフレッシュ指示信号ＲＦ１、ＲＦ２は、
垂直走査回路と同様のシフトレジスタを用いてリフレッ
シュモード時、発振回路を発振させ、その発振信号でシ
フトレジスタをシフト動作させることにより容易に生成
することができる（垂直シフトレジスタの構成と同様の
構成を利用すればよい）。
【０２９３】したがって、この図４２に示す構成の場
合、センスアンプが不要となり、単にキャパシタのチャ
ージポンプ動作により元の電圧レベルを復元することが
でき、有機ＥＬ素子を用いて階調表示を行なう場合にお
いても、確実に、保持電圧のリフレッシュを行なうこと
ができる。
【０２９４】なお、上述の構成においては、リフレッシ
ュ指示信号ＲＥＦが各行単位で順次活性化されている。
しかしながら、全画素に対し同時にリフレッシュ指示信
号を活性化しても良い。
【０２９５】また、この有機ＥＬ素子に代えて、液晶素
子が用いられる場合においても、同様の構成を利用する
ことにより、元の電圧レベルを復元することができる。
液晶素子の交流駆動の場合においては、対向電極電圧の
極性を変更する。
【０２９６】以上のように、この発明の実施の形態に従
えば、有機ＥＬ素子の駆動電圧を保持する容量素子をチ
ャージポンプ動作させるように構成しており、正確に、
中間電圧レベルの電圧を復元することができ、低消費電
力で、階調表示画素データのリフレッシュを行なうこと
ができる。
【０２９７】
【発明の効果】以上、この発明に従えば、表示画素を駆
動するための電圧を、内部でリフレッシュするように構
成しており、外部のＳＲＡＭまたはビデオメモリからリ
フレッシュ用の画素データ信号を読込む必要がなく、低
消費電流で、表示画素データをリフレッシュすることが
できる。
【０２９８】すなわち、表示画素データ信号をサンプリ
ングする選択トランジスタを介して与えられる電圧を保
持する保持容量素子の保持電圧を、リフレッシュ指示に
応答してリフレッシュすることにより、内部で保持電圧
をリフレッシュすることができ、画素データを低消費電
力で長期にわたって安定に保持することができる。
【０２９９】また、相補信号線に、画素の保持電圧信号
を読出し、この相補信号線の電圧を差動増幅することに
より、容易に微小保持電圧をも内部で復元してリフレッ
シュすることができる。
【０３００】また、リフレッシュ指示に応答してデータ
線を相補信号線対に結合し、この相補電圧線を所定電圧
レベルに保持した後に行選択回路を選択的に活性化し
て、この相補信号線対に画素データの保持電圧信号を読
出して差動増幅することにより、微小電圧信号を確実に
内部で増幅して元の画素に再書込みすることができ、内
部でリフレッシュ制御をすべて行なうことができ、低消
費電流で、安定に表示画素データを保持することができ
る。
【０３０１】、また、内部でリフレッシュ指示に応答し
てリフレッシュ要求を生成して、このリフレッシュ要求
に従って、各列に対応して配置される相補信号線に画素
データ信号を読み出して差動増幅する事により、各画素
の保持する微小電圧信号を内部で読み出して元の画素に
再書込みをして画素データ信号を復元することができ、
低消費電流で画素データ信号を長期にわたって安定に保
持することができる。
【０３０２】また、各画素列に対応して相補データ信号
が伝達されるデータ線対を配置し、これらの相補データ
線対の一方に画素を接続することにより、容易にリフレ
ッシュ時に画素データ信号に対し相補信号を生成して画
素データ信号を差動増幅する事ができる。
【０３０３】また、隣接列のデータ線が対をなすように
配置し、かつ各行に対応して２本の走査線を配置し、隣
接列の画素素子を互いに異なる走査線に結合することに
より、リフレッシュ時において、画素が結合される内部
データ線対に対し一方のデータ線に画素データ信号を読
み出すことができ、確実に通常動作モードに悪影響を及
ぼすことなく、相補信号線対に画素データに応じた電圧
差を生成して差動増幅することができ、配線レイアウト
面積を増大させることなく元の画素データを復元するこ
とができる。
【０３０４】また対をなすデータ線においてさらに、相
補な画素データ信号を伝達する基準セルを接続すること
により、相補信号線に画素および対応の基準セルの相補
データを読み出すことにより、相補信号線対に現われる
電圧差を大きくすることができ、リフレッシュ間隔を長
くすることができ、また安定にセンス動作を行なってリ
フレッシュを行なうことができる。
【０３０５】また、この各画素を、電圧保持容量素子の
保持電圧に従って選択的に導通し、導通時共通電極を対
応の画素電極に結合する駆動トランジスタと、この画素
電極と対向電極の間に配置される液晶素子とで構成する
ことにより、簡易な回路構成で、リフレッシュ時の電圧
極性を考慮することなく確実に、各画素の保持電圧をリ
フレッシュすることができる。
【０３０６】また、このリフレッシュ手段として反転増
幅されたデータ信号を元の画素データに書込むとともに
対向電極電圧極性を反転することにより、画素素子とし
て、容量素子の保持電圧により直接駆動される液晶素子
を用いても確実にリフレッシュ時において各液晶画素を
交流駆動することができ、液晶画素のリフレッシュを正
確にかつ確実に行なうことができる。
【０３０７】また、全画素のリフレッシュ完了後に画素
の主電極の電圧極性を反転することにより、各画素のリ
フレッシュに悪影響を及ぼすことなくまた対向電極（主
電極）を分割構造とする必要がなく、簡易な回路構成で
容易に主電極（対向電極）の電圧極性の反転と画素デー
タの論理反転とにより画素素子を交流駆動することがで
きる。
【０３０８】画素素子が液晶素子であっても、リフレッ
シュ時において液晶素子を交流駆動することができ、確
実に表示画像品質を低下させることなく、液晶画素の保
持データをリフレッシュすることができる。
【０３０９】また、この画素を、保持容量素子の保持電
圧に従って電流が供給されて発光する素子で構成するこ
とにより、容易に、このようなＥＬ素子のような発光素
子を用いる場合においても、発光素子駆動電圧をリフレ
ッシュすることができる。
【０３１０】また、データ線を対をなして配置し、リフ
レッシュ時においては、対をなすデータ線の一方のデー
タ線に保持容量素子を結合し、かつ通常動作モード時に
おいては、データ線に対応の画素の電圧保持容量素子を
結合し、各データ線に伝達されたデータを書込む構成と
することにより、確実に、通常動作モードに悪影響を及
ぼすことなく、各画素の保持電圧をリフレッシュするこ
とができる。各画素列配置された内部データ線を相補信
号線としてリフレッシュ時に使用することができ、配線
レイアウト面積を低減することができる。
【０３１１】また、さらに、テストモード時に、この対
をなすデータ線の電圧信号を外部へ伝達するテスト出力
回路をさらに設けることにより、微小な画素の保持電圧
を外部へ通常の論理レベルに増幅して出力することがで
き、容易に安価なテスト装置を用いて各画素の保持電圧
をテストすることができる。
【０３１２】また、このテストモード時において、内部
データ線に読み出された画素信号を差動増幅してテスト
出力回路へ伝達する事により、各画素の微小保持電圧を
確実に外部で検証することができる。これにより、通常
のＬＳＩテスタを用いて画素の動作の良／不良を検出す
ることができる。
【図面の簡単な説明】
【図１】 この発明に従う表示装置の全体の構成を概略
的に示す図である。
【図２】 この発明の実施の形態１に従う表示装置の要
部の構成を概略的に示す図である。
【図３】 図２に示す表示画素の構成を概略的に示す図
である。
【図４】 図３に示す表示画素の断面構造を概略的に示
す図である。
【図５】 図１に示すシフトクロック切換回路の構成の
一例を示す図である。
【図６】 図１に示す垂直走査回路の構成を概略的に示
す図である。
【図７】 この発明の実施の形態１に従う表示装置の通
常動作モード時の動作を示すタイミング図である。
【図８】 図６に示す垂直走査回路の動作を示すタイミ
ング図である。
【図９】 この発明の実施の形態１に従う表示装置のリ
フレッシュモード時の動作を示すタイミング図である。
【図１０】 図１に示すリフレッシュ制御回路の構成の
一例を示す図である。
【図１１】 図１０に示すリフレッシュ制御回路の動作
を示すタイミング図である。
【図１２】 図１に示すリフレッシュ制御回路のリフレ
ッシュ回路を制御する部分の構成の一例を示す図であ
る。
【図１３】 図１２に示すリフレッシュ制御回路の動作
を示すタイミング図である。
【図１４】 この発明の実施の形態１の変更例を示す図
である。
【図１５】 図１４に示す右／左イネーブル信号を発生
する部分の構成の一例を示す図である。
【図１６】 図１５に示す右／左イネーブル信号発生部
の動作を示すタイミング図である。
【図１７】 この発明の実施の形態１における１列の画
素郡の分割の構成を示す図である。
【図１８】 この発明の実施の形態２に従う表示装置の
要部の構成を示す図である。
【図１９】 図１８に示す表示画素マトリクスのリフレ
ッシュ時のデータ線読出電圧を示す図である。
【図２０】 この発明の実施の形態２の変更例の要部の
構成を示す図である。
【図２１】 この発明の実施の形態３に従う表示装置の
要部の構成を概略的に示す図である。
【図２２】 この発明の実施の形態３に従う表示装置の
要部の構成をより具体的に示す図である。
【図２３】 この発明の実施の形態３に従う表示装置の
リフレッシュ制御部の構成の一例を示す図である。
【図２４】 図２２および図２３に示す回路の動作を示
すタイミング図である。
【図２５】 この発明の実施の形態３の変更例を示す図
である。
【図２６】 この発明の実施の形態３の変更例２の構成
を示す図である。
【図２７】 この発明の実施の形態４に従う表示装置の
要部の構成を示す図である。
【図２８】 図２７に示す奇数／偶数垂直走査指示信号
を発生する部分の構成の一例を示す図である。
【図２９】 図２７に示す表示装置の動作を示すタイミ
ング図である。
【図３０】 この発明の実施の形態４における表示装置
のリフレッシュ制御部の構成を概略的に示す図である。
【図３１】 この発明の実施の形態４の変更例を示す図
である。
【図３２】 図３０および図３１に示す回路の動作を示
すタイミング図である。
【図３３】 この発明の実施の形態４に従う表示装置の
変更例２の要部の構成を概略的に示す図である。
【図３４】 図３３に示す奇数／偶数垂直走査選択信号
発生部の構成の一例を示す図である。
【図３５】 この発明の実施の形態４におけるデータ書
込部の構成の一例を概略的に示す図である。
【図３６】 この発明の実施の形態４の変更例２におけ
る水平走査回路の構成の一例を概略的に示す図である。
【図３７】 この発明の実施の形態５に従う画素の構成
を示す図である。
【図３８】 この発明の実施の形態６に従う画素の構成
を示す図である。
【図３９】 この発明の実施の形態６に従う表示装置の
要部の構成を概略的に示す図である。
【図４０】 （Ａ）は図３９に示す表示装置のリフレッ
シュ時の動作を概略的に示す図であり、（Ｂ）は、図３
９に示す対向電極を駆動する部分の構成を概略的に示す
図である。
【図４１】 （Ａ）は、図３９に示す表示装置のリフレ
ッシュ時の内部動作を示す信号波形図であり、（Ｂ）
は、図３９に示すリストア指示信号および閉込め指示信
号を発生する部分の構成の一例を示す図である。
【図４２】 この発明の実施の形態７に従う表示装置の
要部の構成を示す図である。
【図４３】 （Ａ）は、図４２に示す表示装置のリフレ
ッシュ時の動作を示す信号波形図であり、（Ｂ）は、リ
フレッシュ時の電圧保持容量素子の電極電圧の変化を示
す図である。
【図４４】 従来の表示装置の全体の構成を概略的に示
す図である。
【図４５】 従来の表示装置の画素の構成の一例を示す
図である。
【図４６】 従来の表示装置における保持電圧変化を示
す図である。
【図４７】 従来の表示装置における駆動電圧の変化を
示す他の例である。
【図４８】 従来の表示装置の要部の構成を概略的に示
す図である。
【図４９】 図４８に示す表示装置の動作を示すタイミ
ング図である。
【図５０】 従来の表示システムの構成の一例を概略的
に示す図である。
【符号の説明】
１ 表示画素マトリクス、２ 垂直走査回路、３ 水平
走査回路、４ 接続制御回路、５ リフレッシュ制御回
路、６ リフレッシュ回路、７ 共通画素データ線、８
シフトクロック切換回路、１１ 水平シフトレジス
タ、１２ バッファ回路、ＰＸ，ＰＸ１１−ＰＸ１３，
ＰＸ２１−ＰＸ２３ 画素、ＳＤ１，ＳＤ２ 切換回
路、２５ サンプリングＴＦＴ、２６ 電圧保持容量素
子、２７ 液晶駆動回路、ＳＡ センスアンプ、ＩＧ，
ＩＧ１，ＩＧ２ 分離ゲート、ＰＥＱプリチャージ／イ
コライズ回路、ＤＬ１，ＤＲ１，ＤＬ２，ＤＲ２ 内部
データ信号線、ＣＬ，ＣＲ 相補信号線、２７ａ 画素
駆動ＴＦＴ、２７ｂ 透明電極、４０ 対向電極、５０
垂直シフトレジスタ、５１ バッファ回路、７０表示
装置、７１ ＡＮＤ回路、ＲＸ，ＲＸ１ｉ，ＲＸ２ｉ
基準セル、ＰＸ１ｉ，ＰＸ２ｉ 画素、９７，９８ 共
通画素データ線、１２０ リードゲート、１２４ 出力
回路、１２２ 共通データ信号線、１２２ａ，１２２ｂ
共通データ信号線、１５０，１５４ メインアンプ、
１５２ 出力回路、Ｄ１−Ｄ４ 内部データ信号線、７
ａ，７ｂ 共通画素データ線、１９０ 奇数水平シフト
レジスタ、１９２ 偶数水平シフトレジスタ、１９４
バッファ、２００，２１０ サンプリングＴＦＴ、２０
１，２１１ 電圧保持容量素子、２０２ 画素駆動ＴＦ
Ｔ、２０３ ＥＬ素子、２１２ 液晶素子、２３０ Ｍ
ＯＳトランジスタ、２２２ａ，２２２ｂ 共通キャパシ
タ電極線、ＴＲ１−ＴＲ３ 転送ゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６１１ Ｇ０９Ｇ 3/20 ６１１Ａ ６２４ ６２４Ｂ (72)発明者 上里 将史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2H093 NA16 NA31 NA43 NC12 NC22 NC26 NC28 NC34 ND10 ND39 5C006 BB16 BC06 BF01 BF25 BF37 FA47 5C080 AA06 AA10 BB05 CC03 DD26 EE30 FF11 FF12 GG13 JJ02 JJ03 JJ04 JJ05 5C094 AA22 BA03 BA43 CA19 CA24 EA04 EA07 FB19

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 行および列に配列される複数の画素素
    子、 各前記行に対応して配置され、各々が対応の行の画素素
    子に対する選択信号を伝達する複数の走査線、 前記列に対応して配置され、各々が対応の列の画素素子
    に対するデータ信号を伝達する複数のデータ線、 各々が前記画素素子に対応して配置され、かつ各々が対
    応の走査線の信号に応答して対応のデータ線のデータ信
    号を対応の画素素子に伝達する複数の選択トランジス
    タ、 各前記選択トランジスタに対応して配置され、対応の画
    素素子に印加される電圧を保持するための保持容量素
    子、およびリフレッシュ指示に応答して、前記保持容量
    素子の保持電圧を読出し、該読出した保持電圧信号に従
    って前記保持容量素子の保持電圧をリフレッシュするた
    めのリフレッシュ手段を備える、表示装置。
  2. 【請求項２】 前記リフレッシュ手段は、 前記リフレッシュ指示に応答して、前記データ線を各列
    に対応して配置される相補信号線対に結合するためのデ
    ータ線制御回路と、 前記リフレッシュ指示に応答して、選択的に活性化さ
    れ、活性化時前記相補信号線対を所定電圧レベルに設定
    する電圧設定手段と、 前記リフレッシュ指示に応答して選択的に活性化され、
    活性化時対応の相補信号線対の電圧を差動増幅する差動
    増幅手段と、 前記リフレッシュ指示に応答して、前記走査線を所定の
    順序で選択状態に駆動してデータ線に対応の保持容量素
    子を結合する行選択手段を備える、請求項１記載の表示
    装置。
  3. 【請求項３】 前記リフレッシュ手段は、 所定の周期でリフレッシュ要求を前記リフレッシュ指示
    に応答して生成するリフレッシュ要求手段と、 前記リフレッシュ指示に応答して前記データ線を選択的
    に、各列に対応して配置される相補信号を生成する相補
    信号線対に結合するデータ線制御回路と、 前記相補信号線対に対応して配置され、活性化時対応の
    相補信号線対を所定電位レベルに設定する電圧初期設定
    回路と、 活性化時、前記相補信号線対の電位を差動増幅する差動
    増幅回路と、 前記リフレッシュ要求信号に応答して、前記複数の走査
    線を所定の順序で選択して前記保持容量素子を対応のデ
    ータ線に結合する行選択手段と、 前記リフレッシュ要求信号に応答して、前記電圧初期設
    定手段および前記差動増幅手段を選択的に活性化するリ
    フレッシュ制御回路を備える、請求項１記載の表示装
    置。
  4. 【請求項４】 各列に対応して、相補データ信号が伝達
    される第１および第２のデータ線の対が配置され、各前
    記走査線と前記第１および第２のデータ線の一方との交
    差部に対応して前記画素素子が配置され、かつ前記デー
    タ線対に対応して前記相補信号線が配置される、請求項
    １記載の表示装置。
  5. 【請求項５】 前記走査線は、各行に対応して２本配列
    され、各行の画素素子は、隣接列の画素素子が異なる走
    査線に結合され、隣接列のデータ線が対をなすように配
    列され、 前記データ線制御回路は、前記対をなすデータ線を前記
    相補信号線対に結合し、 前記行選択手段は、前記リフレッシュ指示の活性化時、
    選択行において１本の走査線を選択して、各データ線対
    において１つのデータ線に保持容量素子が結合され、か
    つ前記行選択手段は、前記リフレッシュ指示の非活性化
    時においては、選択行において２本の走査線を同時に選
    択する、請求項２または３記載の表示装置。
  6. 【請求項６】 各行において、前記対をなすデータ線に
    おいて画素素子が結合されるデータ線と異なるデータ線
    に対し接続され、対応の保持容量素子と相補なデータに
    対応する電圧を保持する基準容量素子をさらに備える、
    請求項５記載の表示装置。
  7. 【請求項７】 各前記画素素子は、対応の保持容量素子
    の保持電圧に従って選択的に導通し、導通時共通電極を
    対応の画素電極に結合する駆動トランジスタと、前記画
    素電極と対向電極との間に配置される液晶素子とを備え
    る、請求項１記載の表示装置。
  8. 【請求項８】 前記リフレッシュ手段は、さらに前記相
    補信号線対の差動増幅手段により増幅されたデータ信号
    を反転して対応の電圧保持容量素子に書き込む反転書込
    手段と、 前記画素素子の主電極に印加される電圧の極性を反転す
    る極性反転手段とを備える、請求項２または３記載の表
    示装置。
  9. 【請求項９】 前記リフレッシュ手段は、前記画素素子
    のすべてについて１回の保持電圧のリフレッシュが完了
    すると、前記画素素子の主電極の電圧極性を反転する、
    請求項８記載の表示装置。
  10. 【請求項１０】 前記画素素子は、対応の保持容量素子
    の保持電圧を一方電極に受ける液晶素子を含む、請求項
    ８記載の表示装置。
  11. 【請求項１１】 前記画素素子は、前記保持容量素子の
    保持電圧に従って電流が供給されて発光する素子を含
    む、請求項１記載の表示装置。
  12. 【請求項１２】 前記複数のデータ線は隣接データ線が
    対をなすように配置され、 前記リフレッシュ手段は、前記リフレッシュ指示の活性
    化時においては対をなすデータ線の一方のデータ線に保
    持容量素子を結合し、該一方のデータ線に結合された保
    持容量素子の保持電圧をリフレッシュし、かつ通常動作
    モード時において、対をなすデータ線の両データ線に保
    持容量素子を結合してこれらの保持容量素子にデータ線
    に伝達されたデータを書込む、請求項１記載の表示装
    置。
  13. 【請求項１３】 テストモード時、前記対をなすデータ
    線の電圧信号を外部へ伝達するためのテスト出力回路を
    さらに備える、請求項１２記載の表示装置。
  14. 【請求項１４】 前記テストモード時、対をなすデータ
    線に前記電圧保持容量素子から読み出された電圧信号を
    差動増幅してラッチする差動増幅回路をさらに備え、 前記テスト出力回路は、各対をなすデータ線の増幅電圧
    信号を外部に出力する、請求項１３記載の表示装置。
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