JP2002204280A - 情報処理装置およびシリアル通信利用可能な装置ならびに情報処理方法 - Google Patents
情報処理装置およびシリアル通信利用可能な装置ならびに情報処理方法Info
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- JP2002204280A JP2002204280A JP2000402021A JP2000402021A JP2002204280A JP 2002204280 A JP2002204280 A JP 2002204280A JP 2000402021 A JP2000402021 A JP 2000402021A JP 2000402021 A JP2000402021 A JP 2000402021A JP 2002204280 A JP2002204280 A JP 2002204280A
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- information processing
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- serial communication
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- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【課題】 ASICのピンを消費することなく、しかも一般
的な UART の機能のみを利用して、外部機器との接続の
有無を正確に判別する方式を提供すること。 【解決手段】 外部とのシリアル通信用のＵＡＲＴ(Uni
versal Asynchronous Receiver/Transceiver) と信号レ
ベル変換回路を有する情報処理装置において、信号レベ
ル変換回路の有無を、前記ＵＡＲＴが検出するブレーク
信号により判定することを特徴とする。
的な UART の機能のみを利用して、外部機器との接続の
有無を正確に判別する方式を提供すること。 【解決手段】 外部とのシリアル通信用のＵＡＲＴ(Uni
versal Asynchronous Receiver/Transceiver) と信号レ
ベル変換回路を有する情報処理装置において、信号レベ
ル変換回路の有無を、前記ＵＡＲＴが検出するブレーク
信号により判定することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、装置外部とのイン
タフェースとして、シリアル通信回路を内蔵する情報処
理装置に関し、本発明は、シリアル通信利用可能な装置
ならびに情報処理方法に関する。
タフェースとして、シリアル通信回路を内蔵する情報処
理装置に関し、本発明は、シリアル通信利用可能な装置
ならびに情報処理方法に関する。
【０００２】
【従来の技術】一般に、外部との I/F（インタフェー
ス）として、シリアル通信回路を内蔵する情報処理装置
は、シリアル通信用 LSIである UART と、UARTからの信
号を外部I/Fの信号レベルに変換するためのレベル変換
回路を内蔵している。
ス）として、シリアル通信回路を内蔵する情報処理装置
は、シリアル通信用 LSIである UART と、UARTからの信
号を外部I/Fの信号レベルに変換するためのレベル変換
回路を内蔵している。
【０００３】そして、近年の LSIの大規模化と高集積化
にともない、UARTを単独の LSIとしてではなく、他の L
SI、例えば MPUや ASIC に内蔵してしまうことが普通に
行われる傾向となっている。
にともない、UARTを単独の LSIとしてではなく、他の L
SI、例えば MPUや ASIC に内蔵してしまうことが普通に
行われる傾向となっている。
【０００４】しかしながら、レベル変換回路の部分は、
LSI の電源電圧よりも高い電圧レベルの信号を発生させ
るため、昇圧用回路や昇圧回路用の大容量コンデンサを
必要とする。したがって、レベル変改回路を ASIC に内
蔵するのは困難であるため、ASICに外付けする場合が多
い。
LSI の電源電圧よりも高い電圧レベルの信号を発生させ
るため、昇圧用回路や昇圧回路用の大容量コンデンサを
必要とする。したがって、レベル変改回路を ASIC に内
蔵するのは困難であるため、ASICに外付けする場合が多
い。
【０００５】また、ひとつの ASIC に、主要な機能のほ
とんどを内蔵している方式の情報処理装置では、情報処
理装置のソフトウエアのデバッグ用 I/Fとして、UART機
能をASICに内蔵する場合が多い。
とんどを内蔵している方式の情報処理装置では、情報処
理装置のソフトウエアのデバッグ用 I/Fとして、UART機
能をASICに内蔵する場合が多い。
【０００６】このようなデバッグ用の UART 機能の場
合、市場に商品として出荷する段階ではデバッグ用 I/F
を利用しないので、コストダウンする目的で、レベル変
換回路を情報処理装置本体の外付け回路として実装する
場合が多い。
合、市場に商品として出荷する段階ではデバッグ用 I/F
を利用しないので、コストダウンする目的で、レベル変
換回路を情報処理装置本体の外付け回路として実装する
場合が多い。
【０００７】つまり、ソフトウエア開発段階では、レベ
ル変換回路入りの基板( 以下、デバッグ基板という) を
情報処理装置に接続し、出荷段階に至って、デバッグ基
板を外す( 接続しない) ことにしている。
ル変換回路入りの基板( 以下、デバッグ基板という) を
情報処理装置に接続し、出荷段階に至って、デバッグ基
板を外す( 接続しない) ことにしている。
【０００８】さらに、ASICのピン数や回路規模を抑える
ために、デバッグ用の UART では、最も簡便な 3線( 送
信データ用線、受信データ用線、信号接地用線) 式接続
が採用される場合が多く、外部機器との接続の有無を判
定するための信号線は、省略されることがほとんどであ
る。
ために、デバッグ用の UART では、最も簡便な 3線( 送
信データ用線、受信データ用線、信号接地用線) 式接続
が採用される場合が多く、外部機器との接続の有無を判
定するための信号線は、省略されることがほとんどであ
る。
【０００９】
【発明が解決しようとする課題】このようなレベル変換
回路が接続されていない場合には、外部との通信が不可
能な状態なので、UARTの制御を行なう必要が無い。しか
し、外部機器との接続の有無を判定するための信号線が
省略されているので、外部との通信の可否を、何らかの
手段で判定する必要がある。
回路が接続されていない場合には、外部との通信が不可
能な状態なので、UARTの制御を行なう必要が無い。しか
し、外部機器との接続の有無を判定するための信号線が
省略されているので、外部との通信の可否を、何らかの
手段で判定する必要がある。
【００１０】この判定を行う場合に、ASICの入力ピンを
利用して、スイッチ等で外部機器との接続の有無を判定
する方式を採用したときには、ASICのピンを余分に消費
することとなり、また、実際の接続の有無とスイッチ等
の設定とが一致しない危険性の問題が発生する。
利用して、スイッチ等で外部機器との接続の有無を判定
する方式を採用したときには、ASICのピンを余分に消費
することとなり、また、実際の接続の有無とスイッチ等
の設定とが一致しない危険性の問題が発生する。
【００１１】前記した方式以外に、もっと簡便に外部機
器との接続の有無に無関係に、常にUART 制御を行なう
という方法もある。しかしながら、シリアル通信のデー
タ送信速度が遅いために、例えばデバッグ用の出力を U
ART に常に出力すると、送信が完了するまでに多大な時
間がかかってしまい、情報処理装置の性能を低下させる
恐れがある。
器との接続の有無に無関係に、常にUART 制御を行なう
という方法もある。しかしながら、シリアル通信のデー
タ送信速度が遅いために、例えばデバッグ用の出力を U
ART に常に出力すると、送信が完了するまでに多大な時
間がかかってしまい、情報処理装置の性能を低下させる
恐れがある。
【００１２】本発明は、上記したような従来技術におけ
る問題点に鑑み、ASICのピンを消費することなく、しか
も一般的な UART の機能のみを利用して、外部機器との
接続の有無を正確に判別する方式を提供することを目的
としている。
る問題点に鑑み、ASICのピンを消費することなく、しか
も一般的な UART の機能のみを利用して、外部機器との
接続の有無を正確に判別する方式を提供することを目的
としている。
【００１３】
【課題を解決するための手段】請求項１に記載の情報処
理装置の発明は、外部とのシリアル通信用のＵＡＲＴ(U
niversal Asynchronous Receiver/Transceiver) と信号
レベル変換回路を有する情報処理装置において、信号レ
ベル変換回路の有無を、前記ＵＡＲＴが検出するブレー
ク信号により判定することを特徴とする。
理装置の発明は、外部とのシリアル通信用のＵＡＲＴ(U
niversal Asynchronous Receiver/Transceiver) と信号
レベル変換回路を有する情報処理装置において、信号レ
ベル変換回路の有無を、前記ＵＡＲＴが検出するブレー
ク信号により判定することを特徴とする。
【００１４】請求項２に記載の情報処理装置の発明は、
請求項１記載の情報処理装置において、前記信号レベル
変換回路が接続されていない場合には、ＵＡＲＴに対す
る外部との通信データの送受信制御を停止し、外部への
送信データをＵＡＲＴに転送せずに、破棄あるいは前記
情報処理装置内に蓄積することを特徴とする。
請求項１記載の情報処理装置において、前記信号レベル
変換回路が接続されていない場合には、ＵＡＲＴに対す
る外部との通信データの送受信制御を停止し、外部への
送信データをＵＡＲＴに転送せずに、破棄あるいは前記
情報処理装置内に蓄積することを特徴とする。
【００１５】請求項３に記載の情報処理装置の発明は、
請求項２において、前記通信データが装置内のデバッグ
情報であることを特徴とする。
請求項２において、前記通信データが装置内のデバッグ
情報であることを特徴とする。
【００１６】請求項４に記載のシリアル通信利用可能な
装置の発明は、請求項１から３のいずれか１項に記載の
情報処理装置によって制御される印刷機構を有する。
装置の発明は、請求項１から３のいずれか１項に記載の
情報処理装置によって制御される印刷機構を有する。
【００１７】請求項５に記載のシリアル通信利用可能な
装置の発明は、シリアル通信利用可能な装置は、印刷機
構を有する装置であることを特徴とする。
装置の発明は、シリアル通信利用可能な装置は、印刷機
構を有する装置であることを特徴とする。
【００１８】請求項６に記載の情報処理方法の発明は、
外部とのシリアル通信用のＵＡＲＴと信号レベル変換回
路を有する情報処理装置を用いて、信号レベル変換回路
の有無を、前記ＵＡＲＴが検出するブレーク信号により
判定することを特徴とする。
外部とのシリアル通信用のＵＡＲＴと信号レベル変換回
路を有する情報処理装置を用いて、信号レベル変換回路
の有無を、前記ＵＡＲＴが検出するブレーク信号により
判定することを特徴とする。
【００１９】作用 本発明は、UARTが一定時間以上の間、連続してブレーク
信号を受信した場合に、外部機器が接続されていない状
態であると認識する。ブレーク信号を検知できない UAR
T は非常に希なので、本発明の方式は、ほとんどすべて
の UART およびUART 相当回路を内蔵した ASIC で利用
可能である。
信号を受信した場合に、外部機器が接続されていない状
態であると認識する。ブレーク信号を検知できない UAR
T は非常に希なので、本発明の方式は、ほとんどすべて
の UART およびUART 相当回路を内蔵した ASIC で利用
可能である。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態によ
り、本発明を詳細に説明する。図１は、本発明に係るプ
リンタ１の概略である。このプリンタ１は印刷機構２と
コントローラ３を内蔵している。コントローラ３はホス
ト（ホストコンピュータ）から入力された印刷データ
を、印刷機構２が、用紙に印字（印刷）可能なデータに
変換する。
り、本発明を詳細に説明する。図１は、本発明に係るプ
リンタ１の概略である。このプリンタ１は印刷機構２と
コントローラ３を内蔵している。コントローラ３はホス
ト（ホストコンピュータ）から入力された印刷データ
を、印刷機構２が、用紙に印字（印刷）可能なデータに
変換する。
【００２１】コントローラ３には、ホスト計算機からデ
ータを受け取るための入力インタフェース４、印刷機構
２にデータを送るための出力インタフェース５、CPU
６、CPU ６が実行するプログラム等が格納された ROM
７、プログラムの作業領域などに利用される RAM８およ
びタイマ９から構成される。コントローラ内の各機能モ
ジュールを相互に接続するためのバス等の通信回路は省
略してある。
ータを受け取るための入力インタフェース４、印刷機構
２にデータを送るための出力インタフェース５、CPU
６、CPU ６が実行するプログラム等が格納された ROM
７、プログラムの作業領域などに利用される RAM８およ
びタイマ９から構成される。コントローラ内の各機能モ
ジュールを相互に接続するためのバス等の通信回路は省
略してある。
【００２２】コントローラ３にはデバッグ基板１０を接
続するためのコネクタ９が実装されており、UART８とデ
バッグ基板１０との間は、コネクタ９を経由して、送信
データ線TxD 、受信データ線RxD および信号接地線GND
が接続されている。受信データ線 RxDと信号設置線GND
との間には、プルダウン抵抗２０（図１中の黒四角の表
示）を接続する。
続するためのコネクタ９が実装されており、UART８とデ
バッグ基板１０との間は、コネクタ９を経由して、送信
データ線TxD 、受信データ線RxD および信号接地線GND
が接続されている。受信データ線 RxDと信号設置線GND
との間には、プルダウン抵抗２０（図１中の黒四角の表
示）を接続する。
【００２３】デバッグ基板１０上には信号電圧変換回路
が搭載されており、UART８の TxDおよび RxD信号の電圧
を、シリアル通信用の信号電圧に変換する。デバッグ基
板１０と端末装置１１との間はシリアル通信ケーブルで
接続されている。
が搭載されており、UART８の TxDおよび RxD信号の電圧
を、シリアル通信用の信号電圧に変換する。デバッグ基
板１０と端末装置１１との間はシリアル通信ケーブルで
接続されている。
【００２４】端末装置からコントローラへの入力データ
が無い状態では、デバッグ基板１０からUART８への RxD
は HIGH レベルのままである。RxD が LOWレベルになる
と、UART８はデータ受信動作を開始し、有効なデータを
受信すると ASIC ７経由で CPU４に割込み信号を通知す
る。
が無い状態では、デバッグ基板１０からUART８への RxD
は HIGH レベルのままである。RxD が LOWレベルになる
と、UART８はデータ受信動作を開始し、有効なデータを
受信すると ASIC ７経由で CPU４に割込み信号を通知す
る。
【００２５】割込み信号を受け取った CPU４は、割込み
処理を実行し、UART８から受信データを読み出して、RA
M ６に格納する。端末装置からのブレーク信号は、RxD
が一定時間（通常はたとえば1 秒間程度）以上連続して
LOWレベルにすることで伝えられる。RxD が一定時間以
上 LOWレベルのままの状態が続くと UART ８はブレーク
信号を受信したと解釈して、ASIC７経由で CPU４に割込
み信号を通知する。
処理を実行し、UART８から受信データを読み出して、RA
M ６に格納する。端末装置からのブレーク信号は、RxD
が一定時間（通常はたとえば1 秒間程度）以上連続して
LOWレベルにすることで伝えられる。RxD が一定時間以
上 LOWレベルのままの状態が続くと UART ８はブレーク
信号を受信したと解釈して、ASIC７経由で CPU４に割込
み信号を通知する。
【００２６】割込み信号を受け取った CPU４は、割込み
処理を実行し、UART８がブレーク信号を受信したことを
知る。ブレーク信号は通常の受信データとは異なるもの
として扱われる。
処理を実行し、UART８がブレーク信号を受信したことを
知る。ブレーク信号は通常の受信データとは異なるもの
として扱われる。
【００２７】コネクタ９を外すと、TxD 、RxD の両信号
線の端が解放状態になるため、RxD信号はプルダウン抵
抗２０により GNDと同じ電位になり、UART８は RxDが L
OWレベルのまま、つまりブレーク信号を受信し続ける状
態となる。
線の端が解放状態になるため、RxD信号はプルダウン抵
抗２０により GNDと同じ電位になり、UART８は RxDが L
OWレベルのまま、つまりブレーク信号を受信し続ける状
態となる。
【００２８】UART８がブレーク信号を受信し続ける結
果、CPU ４には UART ８からの割込みが連続して入り、
割込み処理も連続して行なわれる。ここで CPU４は、UA
RT８からのブレーク受信割込みが連続していると判定す
ると、UART８の受信割込みを禁止し、以後は UART ８か
らのデータ受信処理を行なわずに済むようにする。
果、CPU ４には UART ８からの割込みが連続して入り、
割込み処理も連続して行なわれる。ここで CPU４は、UA
RT８からのブレーク受信割込みが連続していると判定す
ると、UART８の受信割込みを禁止し、以後は UART ８か
らのデータ受信処理を行なわずに済むようにする。
【００２９】同時に、以後は UART ８へのデータ送信処
理を行なわず、送信すべきデータを破棄するようにす
る。これにより、ROM ５に格納されている CPU４が実行
するプログラムを修正することなく、デバッグ基板１０
が接続されている場合のみ、端末装置１１との間のデー
タ送受信処理を実行し、デバッグ基板１１が接続されて
いない場合には、データ送受信処理を行なわないという
制御が実現できる。
理を行なわず、送信すべきデータを破棄するようにす
る。これにより、ROM ５に格納されている CPU４が実行
するプログラムを修正することなく、デバッグ基板１０
が接続されている場合のみ、端末装置１１との間のデー
タ送受信処理を実行し、デバッグ基板１１が接続されて
いない場合には、データ送受信処理を行なわないという
制御が実現できる。
【００３０】ブレーク信号が十分に連続していると、判
定する時間および測定方法については本説明では特定し
ないが、例えば、CPU ４がブレーク割込みを処理してか
ら、次のブレーク割込みを受け取るまでの時間をタイマ
で計測する方式や、一定時間の間に何回ブレーク割込み
を処理したかをカウンタで計測して、設定値以上の回数
であれば、ブレークが連続していると判定する方式を採
用することができる。後者の方式の場合の、時間や回数
は必ずしも固定値である必要は無く、可変であっても良
い。
定する時間および測定方法については本説明では特定し
ないが、例えば、CPU ４がブレーク割込みを処理してか
ら、次のブレーク割込みを受け取るまでの時間をタイマ
で計測する方式や、一定時間の間に何回ブレーク割込み
を処理したかをカウンタで計測して、設定値以上の回数
であれば、ブレークが連続していると判定する方式を採
用することができる。後者の方式の場合の、時間や回数
は必ずしも固定値である必要は無く、可変であっても良
い。
【００３１】本実施例では、プルダウン抵抗２０を ASI
C ７の外部に接続しているが、プルダウン抵抗２０をAS
IC７に内蔵しても良い。プルダウン抵抗の抵抗値は、AS
IC７の RxD信号ピンの入力仕様に依存するが、数キロオ
ームから数十キロオームの値にするのが一般的である。
要するに、コネクタ９が解放状態の時に、UART８が RxD
信号を LOWレベルであると判断するのに充分な電圧にま
で下げることが可能な抵抗値であれば良いので、抵抗値
は、このような抵抗であれば、前記した抵抗値以外であ
ってもよい。
C ７の外部に接続しているが、プルダウン抵抗２０をAS
IC７に内蔵しても良い。プルダウン抵抗の抵抗値は、AS
IC７の RxD信号ピンの入力仕様に依存するが、数キロオ
ームから数十キロオームの値にするのが一般的である。
要するに、コネクタ９が解放状態の時に、UART８が RxD
信号を LOWレベルであると判断するのに充分な電圧にま
で下げることが可能な抵抗値であれば良いので、抵抗値
は、このような抵抗であれば、前記した抵抗値以外であ
ってもよい。
【００３２】本実施例ではプリンタを例示したが、本発
明の適用範囲はプリンタにとどまらず、本発明はシリア
ル通信を利用して内蔵ソフトウエアのデバッグを行なっ
ている、多くの機器に使用可能であり、このような機器
に対して有効である。
明の適用範囲はプリンタにとどまらず、本発明はシリア
ル通信を利用して内蔵ソフトウエアのデバッグを行なっ
ている、多くの機器に使用可能であり、このような機器
に対して有効である。
【００３３】
【発明の効果】以上説明したように、本発明の情報処理
装置においては、信号レベル変換回路が接続されていな
い場合に UART がブレーク信号を連続して受信し続ける
ので、情報処理装置内部のソフトウエアが、UARTからの
ブレーク信号受信処理が連続した場合に、信号レベル変
換回路が接続されていないことを、余分な信号ピンを用
意する必要なく、正確に判定することが可能になる。
装置においては、信号レベル変換回路が接続されていな
い場合に UART がブレーク信号を連続して受信し続ける
ので、情報処理装置内部のソフトウエアが、UARTからの
ブレーク信号受信処理が連続した場合に、信号レベル変
換回路が接続されていないことを、余分な信号ピンを用
意する必要なく、正確に判定することが可能になる。
【００３４】また、本発明の情報処理装置においては、
情報処理装置内部のソフトウエアが、信号レベル変換回
路が接続されていない場合には、UARTに対するデータ送
受信処理を行なわないようにすることが可能であるた
め、外部とのデータ通信が不要な場合には UART 制御処
理を実行せずに済ませることが可能になり、情報処理装
置の処理能力が向上する。
情報処理装置内部のソフトウエアが、信号レベル変換回
路が接続されていない場合には、UARTに対するデータ送
受信処理を行なわないようにすることが可能であるた
め、外部とのデータ通信が不要な場合には UART 制御処
理を実行せずに済ませることが可能になり、情報処理装
置の処理能力が向上する。
【００３５】また、本発明の情報処理装置を機器組込み
用のコントローラに適用することにより、コントローラ
内部のソフトウエアの開発・デバッグ時には信号レベル
変換回路を搭載したデバッグ基板をコントローラに接続
して、デバッグ表示やデバッグ用のデータ入力 I/Fとし
て利用し、商品搭載時はデバッグ基板を外せば、不要な
データ通信処理を行なわないので、デバッグ時と製品搭
載時とでまったく同じソフトウエアを使うことが可能に
なる。したがって、デバッグ用と製品搭載用とで別のソ
フトウエアを用意する必要が無くなり、ソフトウエアの
開発効率が向上する。
用のコントローラに適用することにより、コントローラ
内部のソフトウエアの開発・デバッグ時には信号レベル
変換回路を搭載したデバッグ基板をコントローラに接続
して、デバッグ表示やデバッグ用のデータ入力 I/Fとし
て利用し、商品搭載時はデバッグ基板を外せば、不要な
データ通信処理を行なわないので、デバッグ時と製品搭
載時とでまったく同じソフトウエアを使うことが可能に
なる。したがって、デバッグ用と製品搭載用とで別のソ
フトウエアを用意する必要が無くなり、ソフトウエアの
開発効率が向上する。
【００３６】さらに、本発明を適用したコントローラを
内蔵したOA機器等においては、デバッグ用の表示機能を
含んだままのソフトウエアを内蔵していても、通常使用
時においてはデバッグ関連の通信制御処理を行なわない
ので、高速な処理が可能である一方、デバッグ基板を接
続することによって、デバッグ用の表示機能を有効化で
きるため、市場における障害解析を非常に効率良く実行
することが可能になり、機器の品質が向上する。
内蔵したOA機器等においては、デバッグ用の表示機能を
含んだままのソフトウエアを内蔵していても、通常使用
時においてはデバッグ関連の通信制御処理を行なわない
ので、高速な処理が可能である一方、デバッグ基板を接
続することによって、デバッグ用の表示機能を有効化で
きるため、市場における障害解析を非常に効率良く実行
することが可能になり、機器の品質が向上する。
【００３７】さらに、本発明を適用したコントローラを
内蔵したプリンタは、処理性能と搭載 RAM量のバランス
を最適化することができるので、同じ処理性能であれば
より搭載 RAM量を削減することが可能になり、プリンタ
のコストを低く抑えることが出来る。
内蔵したプリンタは、処理性能と搭載 RAM量のバランス
を最適化することができるので、同じ処理性能であれば
より搭載 RAM量を削減することが可能になり、プリンタ
のコストを低く抑えることが出来る。
【図１】本発明に係るプリンタの構成例を示す図であ
る。
る。
１ プリンタ ２ 印刷機構 ３ コントローラ ４ ＣＰＵ ５ ＲＯＭ ６ ＲＡＭ ７ ＡＳＩＣ ８ ＵＡＲＴ １０ デバック基板 １１ 端末装置
Claims (6)
- 【請求項１】 外部とのシリアル通信用のＵＡＲＴ(Uni
versal Asynchronous Receiver/Transceiver) と信号レ
ベル変換回路を有する情報処理装置において、 信号レベル変換回路の有無を、前記ＵＡＲＴが検出する
ブレーク信号により判定することを特徴とする情報処理
装置。 - 【請求項２】 請求項１記載の情報処理装置において、
前記信号レベル変換回路が接続されていない場合には、
ＵＡＲＴに対する外部との通信データの送受信制御を停
止し、外部への送信データをＵＡＲＴに転送せずに、破
棄あるいは前記情報処理装置内に蓄積することを特徴と
する情報処理装置。 - 【請求項３】 請求項２記載の情報処理装置において、
前記通信データが装置内のデバッグ情報であることを特
徴とする情報処理装置。 - 【請求項４】 請求項１から３のいずれか１項に記載の
情報処理装置によって制御されることを特徴とするシリ
アル通信利用可能な装置。 - 【請求項５】 前記請求項４記載の装置において、シリ
アル通信利用可能な装置は、印刷機構を有する装置であ
ることを特徴とするシリアル通信利用可能な装置。 - 【請求項６】 外部とのシリアル通信用のＵＡＲＴと信
号レベル変換回路を有する情報処理装置を用いて、 信号レベル変換回路の有無を、前記ＵＡＲＴが検出する
ブレーク信号により判定することを特徴とする情報処理
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000402021A JP2002204280A (ja) | 2000-12-28 | 2000-12-28 | 情報処理装置およびシリアル通信利用可能な装置ならびに情報処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000402021A JP2002204280A (ja) | 2000-12-28 | 2000-12-28 | 情報処理装置およびシリアル通信利用可能な装置ならびに情報処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002204280A true JP2002204280A (ja) | 2002-07-19 |
Family
ID=18866374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000402021A Pending JP2002204280A (ja) | 2000-12-28 | 2000-12-28 | 情報処理装置およびシリアル通信利用可能な装置ならびに情報処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002204280A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7395363B2 (en) | 2004-09-09 | 2008-07-01 | Intel Corporation | Methods and apparatus for multiple bit rate serial communication |
| CN100553977C (zh) * | 2004-04-07 | 2009-10-28 | 佳能株式会社 | 串行数据传送方法、电子设备和记录装置 |
| US7701805B2 (en) | 2004-06-25 | 2010-04-20 | Ricoh Company, Ltd. | Time correction apparatus and image forming device having the time correction apparatus |
-
2000
- 2000-12-28 JP JP2000402021A patent/JP2002204280A/ja active Pending
Cited By (3)
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