JP2002299584A - 磁気ランダムアクセスメモリ装置および半導体装置 - Google Patents
磁気ランダムアクセスメモリ装置および半導体装置Info
- Publication number
- JP2002299584A JP2002299584A JP2001104074A JP2001104074A JP2002299584A JP 2002299584 A JP2002299584 A JP 2002299584A JP 2001104074 A JP2001104074 A JP 2001104074A JP 2001104074 A JP2001104074 A JP 2001104074A JP 2002299584 A JP2002299584 A JP 2002299584A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- bit line
- memory device
- access memory
- random access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】
【課題】 書き込みワード線２およびビット線３の交差
領域にそれぞれ配設され、磁化方向が可変なスピン自由
層４と磁化方向が固定されたスピン固定層６とが絶縁層
５を介して積層されたＴＭＲ素子７と、アクセストラン
ジスタ１０とを備えた磁気ランダムアクセスメモリ装置
において、多層配線構造の多層化の低減を図り、構造お
よび製造工程を簡略化して微細化、高集積化を促進す
る。 【解決手段】 アクセストランジスタ１０のゲートとな
るワード線８ａとビット線３との交差領域にＴＭＲ素子
７を配設して、上記ワード線８ａで書き込み／読み出し
のワード線を兼ねる。
領域にそれぞれ配設され、磁化方向が可変なスピン自由
層４と磁化方向が固定されたスピン固定層６とが絶縁層
５を介して積層されたＴＭＲ素子７と、アクセストラン
ジスタ１０とを備えた磁気ランダムアクセスメモリ装置
において、多層配線構造の多層化の低減を図り、構造お
よび製造工程を簡略化して微細化、高集積化を促進す
る。 【解決手段】 アクセストランジスタ１０のゲートとな
るワード線８ａとビット線３との交差領域にＴＭＲ素子
７を配設して、上記ワード線８ａで書き込み／読み出し
のワード線を兼ねる。
Description
【０００１】
【発明の属する技術分野】この発明は、磁性体構造をも
つ磁気ランダムアクセスメモリ装置（以降、ＭＲＡＭ＝
Magnetic Random Access Memoryと略する）に関する。
つ磁気ランダムアクセスメモリ装置（以降、ＭＲＡＭ＝
Magnetic Random Access Memoryと略する）に関する。
【０００２】
【従来の技術】ＭＲＡＭは、磁性体構造に電流を流した
時に、磁性体のスピンの向きによって抵抗値が変化する
ことを利用したメモリデバイスである。メモリ動作を行
う素子として磁気抵抗記憶素子（以下、ＴＭＲ（Tunnel
ing Magneto Resistive）素子と称す）が用いられてい
る。磁気メモリの１ビットは、このＴＭＲ素子と１つの
ＭＯＳトランジスタからなっている。図１６は、従来の
ＭＲＡＭの構造を示したものである。図において１００
はＴＭＲ素子で、第１の磁性体１０１と第２の磁性体１
０３との間に薄い絶縁層１０２がはさまれたサンドイッ
チ構造となっている。１５０は半導体基板（以下、基板
と称す）で、基板１５０上にＭＯＳトランジスタである
アクセストランジスタを形成し、１５５はそのソース・
ドレイン領域である。１６０はアクセストランジスタの
ゲート電極となる読み出しワード線、１６５は書き込み
ワード線である。１７０はソース・ドレイン領域１５５
の一方と第１の磁性体１０１とを接続する電極部、１７
５は積層された層間絶縁膜、１８０はビット線である。
なお、第１の磁性体１０１はスピンの方向が固定されな
いで可変なスピン自由層、第２の磁性体１０３はスピン
が所定の方向に固定されたスピン固定層であるが、ＴＭ
Ｒ素子１００のサンドイッチ構造はビット線１８０の方
向に長い長方形をしているため、第１の磁性体１０１の
スピン方向はビット線１８０の長さ方向（ビット線方
向）に向くのが容易となる。また第２の磁性体１０３の
スピンの向きはビット線方向に固定される。
時に、磁性体のスピンの向きによって抵抗値が変化する
ことを利用したメモリデバイスである。メモリ動作を行
う素子として磁気抵抗記憶素子（以下、ＴＭＲ（Tunnel
ing Magneto Resistive）素子と称す）が用いられてい
る。磁気メモリの１ビットは、このＴＭＲ素子と１つの
ＭＯＳトランジスタからなっている。図１６は、従来の
ＭＲＡＭの構造を示したものである。図において１００
はＴＭＲ素子で、第１の磁性体１０１と第２の磁性体１
０３との間に薄い絶縁層１０２がはさまれたサンドイッ
チ構造となっている。１５０は半導体基板（以下、基板
と称す）で、基板１５０上にＭＯＳトランジスタである
アクセストランジスタを形成し、１５５はそのソース・
ドレイン領域である。１６０はアクセストランジスタの
ゲート電極となる読み出しワード線、１６５は書き込み
ワード線である。１７０はソース・ドレイン領域１５５
の一方と第１の磁性体１０１とを接続する電極部、１７
５は積層された層間絶縁膜、１８０はビット線である。
なお、第１の磁性体１０１はスピンの方向が固定されな
いで可変なスピン自由層、第２の磁性体１０３はスピン
が所定の方向に固定されたスピン固定層であるが、ＴＭ
Ｒ素子１００のサンドイッチ構造はビット線１８０の方
向に長い長方形をしているため、第１の磁性体１０１の
スピン方向はビット線１８０の長さ方向（ビット線方
向）に向くのが容易となる。また第２の磁性体１０３の
スピンの向きはビット線方向に固定される。
【０００３】このような従来のＭＲＡＭにおけるＴＭＲ
素子１００への書き込みは、図１７に示すように、ビッ
ト線１８０と書き込みワード線１６５とに電流を流し、
発生する磁界がスピン自由層である第１の磁性体１０１
のスピン方向を決定することにより行われる。すなわ
ち、その方向が第２の磁性体１０３のスピン方向と同方
向または逆方向によって"１"または"０"のデータが書き
込まれる。この書き込みは、一定量以上の磁界が必要で
あり、かつビット線１８０と書き込みワード線１６５と
が交差しているセルのみ行われるのが特徴である。一
方、ＴＭＲ素子１００からの読み出しは、第１の磁性体
１０１と第２の磁性体１０３との間に電圧をかけて、ま
た、読み出しワード線１６０に電圧をかけてアクセスト
ランジスタをオンさせ、アクセストランジスタに流れ込
む電流を読み取ることにより行われる。第１の磁性体１
０１のスピン方向と第２の磁性体１０３のスピン方向と
が同じ時は電流がよく流れるが、反対の時は電流があま
り流れない特徴を利用して、第１の磁性体１０１と第２
の磁性体１０３との間の抵抗値を変化させ、アクセスト
ランジスタをオンさせて、ビット線１８０からアクセス
トランジスタに流れ込む電流の大小を判定するのであ
る。
素子１００への書き込みは、図１７に示すように、ビッ
ト線１８０と書き込みワード線１６５とに電流を流し、
発生する磁界がスピン自由層である第１の磁性体１０１
のスピン方向を決定することにより行われる。すなわ
ち、その方向が第２の磁性体１０３のスピン方向と同方
向または逆方向によって"１"または"０"のデータが書き
込まれる。この書き込みは、一定量以上の磁界が必要で
あり、かつビット線１８０と書き込みワード線１６５と
が交差しているセルのみ行われるのが特徴である。一
方、ＴＭＲ素子１００からの読み出しは、第１の磁性体
１０１と第２の磁性体１０３との間に電圧をかけて、ま
た、読み出しワード線１６０に電圧をかけてアクセスト
ランジスタをオンさせ、アクセストランジスタに流れ込
む電流を読み取ることにより行われる。第１の磁性体１
０１のスピン方向と第２の磁性体１０３のスピン方向と
が同じ時は電流がよく流れるが、反対の時は電流があま
り流れない特徴を利用して、第１の磁性体１０１と第２
の磁性体１０３との間の抵抗値を変化させ、アクセスト
ランジスタをオンさせて、ビット線１８０からアクセス
トランジスタに流れ込む電流の大小を判定するのであ
る。
【０００４】
【発明が解決しようとする課題】上記のような従来の磁
気ランダムアクセスメモリ装置では、ＴＭＲ素子も含め
て導電層が層間絶縁膜などを介して多層に積層されてお
り、また、書き込みワード線と読み出しワード線とが別
個に必要である。このため、基板と垂直方向のメモリセ
ル構造が複雑で、製造工程も煩雑となり、セル面積の縮
小化も困難であった。
気ランダムアクセスメモリ装置では、ＴＭＲ素子も含め
て導電層が層間絶縁膜などを介して多層に積層されてお
り、また、書き込みワード線と読み出しワード線とが別
個に必要である。このため、基板と垂直方向のメモリセ
ル構造が複雑で、製造工程も煩雑となり、セル面積の縮
小化も困難であった。
【０００５】この発明は、上述のような問題点を解決す
るためになされたもので、メモリセル構造を簡略化し
て、微細化、高集積化を図り、しかも容易に製造できる
磁気ランダムアクセスメモリ装置およびそれを備えた半
導体装置を得ることを目的とする。
るためになされたもので、メモリセル構造を簡略化し
て、微細化、高集積化を図り、しかも容易に製造できる
磁気ランダムアクセスメモリ装置およびそれを備えた半
導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る請求項１
記載の磁気ランダムアクセスメモリ装置は、半導体基板
上に、互いに交差する方向に配列された第１のワード線
およびビット線の交差領域にそれぞれ配設され、磁化方
向が可変な第１の磁性体と磁化方向が固定された第２の
磁性体とが絶縁層を介して積層された磁気抵抗記憶素子
と、上記ビット線に交差する方向に配列された第２のワ
ード線をゲートとするアクセストランジスタとを備え、
上記ビット線を、磁化方向を予め長さ方向に固定にした
強磁性体金属で構成し、該ビット線で上記第２の磁性体
を兼ねるものである。
記載の磁気ランダムアクセスメモリ装置は、半導体基板
上に、互いに交差する方向に配列された第１のワード線
およびビット線の交差領域にそれぞれ配設され、磁化方
向が可変な第１の磁性体と磁化方向が固定された第２の
磁性体とが絶縁層を介して積層された磁気抵抗記憶素子
と、上記ビット線に交差する方向に配列された第２のワ
ード線をゲートとするアクセストランジスタとを備え、
上記ビット線を、磁化方向を予め長さ方向に固定にした
強磁性体金属で構成し、該ビット線で上記第２の磁性体
を兼ねるものである。
【０００７】この発明に係る請求項２記載の磁気ランダ
ムアクセスメモリ装置は、半導体基板上に、互いに交差
する方向に配列された第１のワード線およびビット線の
交差領域にそれぞれ配設され、磁化方向が可変な第１の
磁性体と磁化方向が固定された第２の磁性体とが絶縁層
を介して積層された磁気抵抗記憶素子と、上記ビット線
に交差する方向に配列された第２のワード線をゲートと
するアクセストランジスタとを備え、上記磁気抵抗記憶
素子を、上記第２のワード線と上記ビット線との交差領
域に配設して、第２のワード線で第１のワード線を兼ね
るものである。
ムアクセスメモリ装置は、半導体基板上に、互いに交差
する方向に配列された第１のワード線およびビット線の
交差領域にそれぞれ配設され、磁化方向が可変な第１の
磁性体と磁化方向が固定された第２の磁性体とが絶縁層
を介して積層された磁気抵抗記憶素子と、上記ビット線
に交差する方向に配列された第２のワード線をゲートと
するアクセストランジスタとを備え、上記磁気抵抗記憶
素子を、上記第２のワード線と上記ビット線との交差領
域に配設して、第２のワード線で第１のワード線を兼ね
るものである。
【０００８】この発明に係る請求項３記載の磁気ランダ
ムアクセスメモリ装置は、半導体基板上に、互いに交差
する方向に配列された第１のワード線およびビット線の
交差領域にそれぞれ配設され、磁化方向が可変な第１の
磁性体と磁化方向が固定された第２の磁性体とが絶縁層
を介して積層された磁気抵抗記憶素子と、上記ビット線
に交差する方向に配列された第２のワード線をゲートと
するアクセストランジスタとを備え、上記第１のワード
線と上記第２のワード線とを電気的に接続するものであ
る。
ムアクセスメモリ装置は、半導体基板上に、互いに交差
する方向に配列された第１のワード線およびビット線の
交差領域にそれぞれ配設され、磁化方向が可変な第１の
磁性体と磁化方向が固定された第２の磁性体とが絶縁層
を介して積層された磁気抵抗記憶素子と、上記ビット線
に交差する方向に配列された第２のワード線をゲートと
するアクセストランジスタとを備え、上記第１のワード
線と上記第２のワード線とを電気的に接続するものであ
る。
【０００９】この発明に係る請求項４記載の磁気ランダ
ムアクセスメモリ装置は、請求項２または３において、
ビット線およびワード線（第１／第２のワード線）に電
流を流して磁気抵抗記憶素子への書き込みを行う際、該
ワード線にはアクセストランジスタがオンしない極性の
電圧を印加し、また上記ビット線から上記アクセストラ
ンジスタに電流を流して上記磁気抵抗記憶素子から読み
出しを行う際、上記ワード線には、一方の端子をフロー
ティングにする、あるいは両端子を同電位にした状態で
電圧印加を行って上記アクセストランジスタをオンさせ
るものである。
ムアクセスメモリ装置は、請求項２または３において、
ビット線およびワード線（第１／第２のワード線）に電
流を流して磁気抵抗記憶素子への書き込みを行う際、該
ワード線にはアクセストランジスタがオンしない極性の
電圧を印加し、また上記ビット線から上記アクセストラ
ンジスタに電流を流して上記磁気抵抗記憶素子から読み
出しを行う際、上記ワード線には、一方の端子をフロー
ティングにする、あるいは両端子を同電位にした状態で
電圧印加を行って上記アクセストランジスタをオンさせ
るものである。
【００１０】この発明に係る請求項５記載の磁気ランダ
ムアクセスメモリ装置は、請求項４において、ワード線
に、アクセストランジスタをオンさせる極性の電圧を電
位勾配を持たせて電流を流しつつ印加することにより、
磁気抵抗記憶素子への書き込みをしながら読み出しする
ものである。
ムアクセスメモリ装置は、請求項４において、ワード線
に、アクセストランジスタをオンさせる極性の電圧を電
位勾配を持たせて電流を流しつつ印加することにより、
磁気抵抗記憶素子への書き込みをしながら読み出しする
ものである。
【００１１】この発明に係る請求項６記載の磁気ランダ
ムアクセスメモリ装置は、請求項２〜５のいずれかにお
いて、アクセストランジスタのソース・ドレイン領域の
一方は磁気抵抗記憶素子に接続され、他方は、このソー
ス・ドレイン領域に隣接して半導体基板に形成された基
板電位取り出し電極となる拡散層と接続したものであ
る。
ムアクセスメモリ装置は、請求項２〜５のいずれかにお
いて、アクセストランジスタのソース・ドレイン領域の
一方は磁気抵抗記憶素子に接続され、他方は、このソー
ス・ドレイン領域に隣接して半導体基板に形成された基
板電位取り出し電極となる拡散層と接続したものであ
る。
【００１２】この発明に係る請求項７記載の磁気ランダ
ムアクセスメモリ装置は、請求項６において、基板電位
取り出し電極となる拡散層と該拡散層に隣接するソース
・ドレイン領域との表面に、サリサイド法により形成さ
れたシリサイド金属層を備えたものである。
ムアクセスメモリ装置は、請求項６において、基板電位
取り出し電極となる拡散層と該拡散層に隣接するソース
・ドレイン領域との表面に、サリサイド法により形成さ
れたシリサイド金属層を備えたものである。
【００１３】この発明に係る請求項８記載の磁気ランダ
ムアクセスメモリ装置は、半導体基板上に互いに交差す
る方向に配列されたワード線およびビット線の交差領域
にそれぞれ配設され、磁化方向が可変な第１の磁性体と
磁化方向が固定された第２の磁性体とが絶縁層を介して
積層された磁気抵抗記憶素子と、上記半導体基板に形成
された第１導電型のウェル領域と、該ウェル領域内に形
成された第２導電型の拡散層とを備え、上記ウェル領域
および上記拡散層で構成されるダイオードと上記ビット
線との間に、該ダイオードの順方向に電流を流して上記
磁気抵抗記憶素子からの読み出しを行うものである。
ムアクセスメモリ装置は、半導体基板上に互いに交差す
る方向に配列されたワード線およびビット線の交差領域
にそれぞれ配設され、磁化方向が可変な第１の磁性体と
磁化方向が固定された第２の磁性体とが絶縁層を介して
積層された磁気抵抗記憶素子と、上記半導体基板に形成
された第１導電型のウェル領域と、該ウェル領域内に形
成された第２導電型の拡散層とを備え、上記ウェル領域
および上記拡散層で構成されるダイオードと上記ビット
線との間に、該ダイオードの順方向に電流を流して上記
磁気抵抗記憶素子からの読み出しを行うものである。
【００１４】この発明に係る請求項９記載の磁気ランダ
ムアクセスメモリ装置は、半導体基板上に、互いに交差
する方向に配列されたワード線およびビット線の交差領
域にそれぞれ配設され、磁化方向が可変な第１の磁性体
と磁化方向が固定された第２の磁性体とが絶縁層を介し
て積層された磁気抵抗記憶素子と、上記第１の磁性体と
ショットキ接合あるいは金属接合によるＰＮ接合を形成
する導電層とを備え、上記第１の磁性体および上記導電
層で構成されるダイオードと上記ビット線との間に、該
ダイオードの逆方向に接合耐圧を越えて電流を流して上
記磁気抵抗記憶素子からの読み出しを行うものである。
ムアクセスメモリ装置は、半導体基板上に、互いに交差
する方向に配列されたワード線およびビット線の交差領
域にそれぞれ配設され、磁化方向が可変な第１の磁性体
と磁化方向が固定された第２の磁性体とが絶縁層を介し
て積層された磁気抵抗記憶素子と、上記第１の磁性体と
ショットキ接合あるいは金属接合によるＰＮ接合を形成
する導電層とを備え、上記第１の磁性体および上記導電
層で構成されるダイオードと上記ビット線との間に、該
ダイオードの逆方向に接合耐圧を越えて電流を流して上
記磁気抵抗記憶素子からの読み出しを行うものである。
【００１５】この発明に係る請求項１０記載の磁気ラン
ダムアクセスメモリ装置は、請求項８または９におい
て、ワード線を、ビット線よりも上層に配設したもので
ある。
ダムアクセスメモリ装置は、請求項８または９におい
て、ワード線を、ビット線よりも上層に配設したもので
ある。
【００１６】この発明に係る請求項１１記載の磁気ラン
ダムアクセスメモリ装置は、請求項２〜１０のいずれか
において、ビット線を、磁化方向を予め長さ方向に固定
にした強磁性体金属で構成し、該ビット線で第２の磁性
体を兼ねるものである。
ダムアクセスメモリ装置は、請求項２〜１０のいずれか
において、ビット線を、磁化方向を予め長さ方向に固定
にした強磁性体金属で構成し、該ビット線で第２の磁性
体を兼ねるものである。
【００１７】この発明に係る請求項１２記載の磁気ラン
ダムアクセスメモリ装置は、請求項１または１１におい
て、ビット線と第１のワード線との交差領域において、
該ビット線の磁化方向を長さ方向に固定にしたものであ
る。
ダムアクセスメモリ装置は、請求項１または１１におい
て、ビット線と第１のワード線との交差領域において、
該ビット線の磁化方向を長さ方向に固定にしたものであ
る。
【００１８】この発明に係る請求項１３記載の半導体装
置は、請求項１〜１２のいずれかに記載の磁気ランダム
アクセスメモリ装置を備えたものである。
置は、請求項１〜１２のいずれかに記載の磁気ランダム
アクセスメモリ装置を備えたものである。
【００１９】
【発明の実施の形態】実施の形態１．図１はこの発明の
磁気ランダムアクセスメモリ装置（ＭＲＡＭ）による実
施の一形態例の構造を示す断面図である。図に示すよう
に、Ｐ型の半導体基板１（以下、基板１と称す）上に、
互いに交差する方向に所定の間隔で第１のワード線とし
ての書き込みワード線２とビット線３ａとが配列され
る。この書き込みワード線２とビット線３ａとの交差領
域に、第１の磁性体としてのスピン自由層４とその上の
薄い絶縁層５とが積層されて配設される。なお、ビット
線３ａはＣｏ,Ｎｉ,Ｆｅなどの強磁性体金属から成り、
予め強い磁界を加える等の処置を施してスピン方向をビ
ット線３ａの長さ方向に固定しておき、書き込みワード
線２との交差領域において、ビット線３ａ／絶縁層５／
スピン自由層４から成るサンドイッチ構造のＴＭＲ素子
７を構成する。また、ＴＭＲ素子７の下層では、基板１
上にゲート酸化膜（図示せず）を介して形成された第２
のワード線としての読み出しワード線８がビット線３ａ
と交差する方向で配列され、この読み出しワード線８を
ゲート電極として、その両側に配設されたソース・ドレ
イン領域９とでアクセストランジスタ１０が構成され
る。また、ソース・ドレイン領域９の一方はスピン自由
層４と電極部１１を介して接続される。なお、１２はソ
ース・ドレイン領域９の他方と接続される電極配線層、
１３は積層された層間絶縁膜である。上記説明では、Ｍ
ＲＡＭとして説明したが、同一基板にＭＲＡＭと他のデ
バイスとが組み込まれた半導体装置であってもよく、同
様の効果が得られる。
磁気ランダムアクセスメモリ装置（ＭＲＡＭ）による実
施の一形態例の構造を示す断面図である。図に示すよう
に、Ｐ型の半導体基板１（以下、基板１と称す）上に、
互いに交差する方向に所定の間隔で第１のワード線とし
ての書き込みワード線２とビット線３ａとが配列され
る。この書き込みワード線２とビット線３ａとの交差領
域に、第１の磁性体としてのスピン自由層４とその上の
薄い絶縁層５とが積層されて配設される。なお、ビット
線３ａはＣｏ,Ｎｉ,Ｆｅなどの強磁性体金属から成り、
予め強い磁界を加える等の処置を施してスピン方向をビ
ット線３ａの長さ方向に固定しておき、書き込みワード
線２との交差領域において、ビット線３ａ／絶縁層５／
スピン自由層４から成るサンドイッチ構造のＴＭＲ素子
７を構成する。また、ＴＭＲ素子７の下層では、基板１
上にゲート酸化膜（図示せず）を介して形成された第２
のワード線としての読み出しワード線８がビット線３ａ
と交差する方向で配列され、この読み出しワード線８を
ゲート電極として、その両側に配設されたソース・ドレ
イン領域９とでアクセストランジスタ１０が構成され
る。また、ソース・ドレイン領域９の一方はスピン自由
層４と電極部１１を介して接続される。なお、１２はソ
ース・ドレイン領域９の他方と接続される電極配線層、
１３は積層された層間絶縁膜である。上記説明では、Ｍ
ＲＡＭとして説明したが、同一基板にＭＲＡＭと他のデ
バイスとが組み込まれた半導体装置であってもよく、同
様の効果が得られる。
【００２０】ＴＭＲ素子７のサンドイッチ構造はビット
線３ａの方向に長い長方形をしているため、スピンの方
向が可変な磁性体であるスピン自由層４のスピン方向は
ビット線方向に向くのが容易となる。また、ビット線３
ａは上述したように、強磁性体金属で予めスピン方向を
長さ方向に固定して形成し、スピン自由層４の上層にお
いては、ＴＭＲ素子７のスピン固定層として用いる。こ
のように構成されたＭＲＡＭにおいても、従来と同様、
ＴＭＲ素子７への書き込みは、ビット線３ａと書き込み
ワード線２とに電流を流し、発生する磁界がスピン自由
層４のスピン方向を決定することにより行われる。すな
わち、その方向がビット線３ａのスピン方向と同方向ま
たは逆方向によって"１"または"０"のデータが書き込ま
れる。この書き込みは、一定量以上の磁界が必要であ
り、かつビット線３ａと書き込みワード線２とが交差し
ているセルのみ行われる。一方、ＴＭＲ素子７からの読
み出しは、スピン自由層４とビット線３ａとの間に電圧
をかけて、また、読み出しワード線８に電圧をかけてア
クセストランジスタ１０をオンさせ、アクセストランジ
スタ１０に流れ込む電流を読み取ることにより行われ
る。スピン自由層４のスピン方向とビット線３ａのスピ
ン方向とが同じ時は電流がよく流れるが、反対の時は電
流があまり流れないため、スピン自由層４とビット線３
ａとの間の抵抗値を変化させ、アクセストランジスタ１
０をオンさせて、ビット線３ａからアクセストランジス
タ１０に流れ込む電流の大小を判定するのである。以上
のように、ビット線３ａを、強磁性体金属で予めスピン
方向を長さ方向に固定して形成したため、スピン自由層
４の上層においては、ビット線３ａをＴＭＲ素子７のス
ピン固定層として用いることができ、専用のスピン固定
層の形成が省略できる。このため、ＭＲＡＭの構造が簡
単になり、製造工程が簡略化される。
線３ａの方向に長い長方形をしているため、スピンの方
向が可変な磁性体であるスピン自由層４のスピン方向は
ビット線方向に向くのが容易となる。また、ビット線３
ａは上述したように、強磁性体金属で予めスピン方向を
長さ方向に固定して形成し、スピン自由層４の上層にお
いては、ＴＭＲ素子７のスピン固定層として用いる。こ
のように構成されたＭＲＡＭにおいても、従来と同様、
ＴＭＲ素子７への書き込みは、ビット線３ａと書き込み
ワード線２とに電流を流し、発生する磁界がスピン自由
層４のスピン方向を決定することにより行われる。すな
わち、その方向がビット線３ａのスピン方向と同方向ま
たは逆方向によって"１"または"０"のデータが書き込ま
れる。この書き込みは、一定量以上の磁界が必要であ
り、かつビット線３ａと書き込みワード線２とが交差し
ているセルのみ行われる。一方、ＴＭＲ素子７からの読
み出しは、スピン自由層４とビット線３ａとの間に電圧
をかけて、また、読み出しワード線８に電圧をかけてア
クセストランジスタ１０をオンさせ、アクセストランジ
スタ１０に流れ込む電流を読み取ることにより行われ
る。スピン自由層４のスピン方向とビット線３ａのスピ
ン方向とが同じ時は電流がよく流れるが、反対の時は電
流があまり流れないため、スピン自由層４とビット線３
ａとの間の抵抗値を変化させ、アクセストランジスタ１
０をオンさせて、ビット線３ａからアクセストランジス
タ１０に流れ込む電流の大小を判定するのである。以上
のように、ビット線３ａを、強磁性体金属で予めスピン
方向を長さ方向に固定して形成したため、スピン自由層
４の上層においては、ビット線３ａをＴＭＲ素子７のス
ピン固定層として用いることができ、専用のスピン固定
層の形成が省略できる。このため、ＭＲＡＭの構造が簡
単になり、製造工程が簡略化される。
【００２１】なお、強磁性体金属で形成されるビット線
３ａのスピン方向は、全長に渡って単一方向に固定され
たものでなくても、図２に示すように、ビット線３ｂ
を、ＴＭＲ素子７が構成されるスピン自由層４の上層部
分（スピン固定層３ｃに用いる部分）のみスピン方向を
単一にしても良く、スピン方向が単一な単一磁区の形成
が容易になり、信頼性が向上する。
３ａのスピン方向は、全長に渡って単一方向に固定され
たものでなくても、図２に示すように、ビット線３ｂ
を、ＴＭＲ素子７が構成されるスピン自由層４の上層部
分（スピン固定層３ｃに用いる部分）のみスピン方向を
単一にしても良く、スピン方向が単一な単一磁区の形成
が容易になり、信頼性が向上する。
【００２２】実施の形態２．上記実施の形態１において
は、書き込みワード線２と読み出しワード線８を別個に
必要としたが、本実施の形態２においては、１本のワー
ド線で書き込み／読み出しを行うものについて述べる。
図３に示すように、アクセストランジスタ１０のゲート
電極となる共通化ワード線８ａを書き込み／読み出しを
行うワード線に用い、上層に形成されたビット線３と共
通化ワード線８ａとの交差領域において、第２の磁性体
としてのスピン固定層６／絶縁層５／スピン自由層４か
ら成るサンドイッチ構造のＴＭＲ素子７を配設する。ま
た１４はスピン自由層４をソース・ドレイン領域９の一
方に接続するためのコンタクトホールである。この例で
は、スピン固定層６はスピン方向がビット線方向に固定
された専用の磁性体層を用い、このスピン固定層６上に
ポリシリコンあるいはアルミ等から成る通常のビット線
３を形成した。
は、書き込みワード線２と読み出しワード線８を別個に
必要としたが、本実施の形態２においては、１本のワー
ド線で書き込み／読み出しを行うものについて述べる。
図３に示すように、アクセストランジスタ１０のゲート
電極となる共通化ワード線８ａを書き込み／読み出しを
行うワード線に用い、上層に形成されたビット線３と共
通化ワード線８ａとの交差領域において、第２の磁性体
としてのスピン固定層６／絶縁層５／スピン自由層４か
ら成るサンドイッチ構造のＴＭＲ素子７を配設する。ま
た１４はスピン自由層４をソース・ドレイン領域９の一
方に接続するためのコンタクトホールである。この例で
は、スピン固定層６はスピン方向がビット線方向に固定
された専用の磁性体層を用い、このスピン固定層６上に
ポリシリコンあるいはアルミ等から成る通常のビット線
３を形成した。
【００２３】上記共通化ワード線８ａは、ＴＭＲ素子７
にスピン自由層４のスピン方向によって決定されたデー
タを書き込むとともに、セルへのアクセストランジスタ
１０をオンさせるのにも使用する。このように、アクセ
ストランジスタ１０のゲート電極を共通化ワード線８ａ
として書き込みワード線を兼ねる構造としたため、ＴＭ
Ｒ素子７はアクセストランジスタ１０の上層で近距離に
配設され、基板１からＴＭＲ素子７までの高さを低くす
ることができる。このため、スピン自由層４を基板１に
接続するためのコンタクトホール１４を容易に開口で
き、上記実施の形態１の図１で示したような複雑な多層
配線構造の電極部１１を形成する必要がない。このよう
に、多層配線構造の多層化が格段と低減でき、構造およ
び製造工程の簡略化が図れ、微細化、高集積化が促進で
きる。
にスピン自由層４のスピン方向によって決定されたデー
タを書き込むとともに、セルへのアクセストランジスタ
１０をオンさせるのにも使用する。このように、アクセ
ストランジスタ１０のゲート電極を共通化ワード線８ａ
として書き込みワード線を兼ねる構造としたため、ＴＭ
Ｒ素子７はアクセストランジスタ１０の上層で近距離に
配設され、基板１からＴＭＲ素子７までの高さを低くす
ることができる。このため、スピン自由層４を基板１に
接続するためのコンタクトホール１４を容易に開口で
き、上記実施の形態１の図１で示したような複雑な多層
配線構造の電極部１１を形成する必要がない。このよう
に、多層配線構造の多層化が格段と低減でき、構造およ
び製造工程の簡略化が図れ、微細化、高集積化が促進で
きる。
【００２４】このように構成されたＭＲＡＭにおける書
き込み／読み出しの動作について図４〜図６を用いて説
明する。図４は、書き込み動作を示すもので、ビット線
３と共通化ワード線８ａとの交差部分を上から見た図で
ある。書き込み時には、スピン自由層４のスピンの方向
を決定させるべく一定量以上の磁界を発生させるため
に、共通化ワード線８ａの両端に電位差をつけて共通化
ワード線８ａに電流を流すが、アクセストランジスタ１
０をオンさせないために、この場合、負電位側に電位を
設定する。これにより、ビット線３に流れる電流と共通
化ワード線８ａとに流れる電流で書き込みを行うが、ア
クセストランジスタ１０はオンしない。図においては、
共通化ワード線８ａの一端を０Ｖ、もう一端を−１Ｖと
し、アクセストランジスタ１０をオンさせないような電
位差となっている。
き込み／読み出しの動作について図４〜図６を用いて説
明する。図４は、書き込み動作を示すもので、ビット線
３と共通化ワード線８ａとの交差部分を上から見た図で
ある。書き込み時には、スピン自由層４のスピンの方向
を決定させるべく一定量以上の磁界を発生させるため
に、共通化ワード線８ａの両端に電位差をつけて共通化
ワード線８ａに電流を流すが、アクセストランジスタ１
０をオンさせないために、この場合、負電位側に電位を
設定する。これにより、ビット線３に流れる電流と共通
化ワード線８ａとに流れる電流で書き込みを行うが、ア
クセストランジスタ１０はオンしない。図においては、
共通化ワード線８ａの一端を０Ｖ、もう一端を−１Ｖと
し、アクセストランジスタ１０をオンさせないような電
位差となっている。
【００２５】図５は読み出し動作を示すもので、共通化
ワード線８ａの一端をフローティング、もしくはもう一
端と同電位にして共通化ワード線８ａに電流を流す。こ
れにより、共通化ワード線８ａを流れる電流を０もしく
は極小に抑えることによって、一定量以上の磁界を発生
させないようにするとともに、かつこの場合、正電位に
してアクセストランジスタ１０をオンさせる。図におい
ては、共通化ワード線８ａの一端をフローティング、も
う一端を２Ｖとして、アクセストランジスタ１０をオン
させている。この時、ビット線３の一端を正電位にし
て、ビット線３からＴＭＲ素子７を介してアクセストラ
ンジスタ１０に流れ込む電流をモニターし、記憶内容を
読み出す。さらに図６は、書き込みをしながら読み出し
を行う動作を示すもので、共通化ワード線８ａ全体を正
電位にしつつ一定量以上の磁界を発生させるような電位
差をつけて電流を流す。図においては、共通化ワード線
８ａの一端に２Ｖ、もう一端に１Ｖを設定している。こ
れにより、ビット線３とワード線８ａとに流れる電流で
書き込みを行いつつ、アクセストランジスタ１０をオン
させるので、書き込めたかどうかの確認をしながら書き
込みが可能となる。
ワード線８ａの一端をフローティング、もしくはもう一
端と同電位にして共通化ワード線８ａに電流を流す。こ
れにより、共通化ワード線８ａを流れる電流を０もしく
は極小に抑えることによって、一定量以上の磁界を発生
させないようにするとともに、かつこの場合、正電位に
してアクセストランジスタ１０をオンさせる。図におい
ては、共通化ワード線８ａの一端をフローティング、も
う一端を２Ｖとして、アクセストランジスタ１０をオン
させている。この時、ビット線３の一端を正電位にし
て、ビット線３からＴＭＲ素子７を介してアクセストラ
ンジスタ１０に流れ込む電流をモニターし、記憶内容を
読み出す。さらに図６は、書き込みをしながら読み出し
を行う動作を示すもので、共通化ワード線８ａ全体を正
電位にしつつ一定量以上の磁界を発生させるような電位
差をつけて電流を流す。図においては、共通化ワード線
８ａの一端に２Ｖ、もう一端に１Ｖを設定している。こ
れにより、ビット線３とワード線８ａとに流れる電流で
書き込みを行いつつ、アクセストランジスタ１０をオン
させるので、書き込めたかどうかの確認をしながら書き
込みが可能となる。
【００２６】なお、この実施の形態では、スピン固定層
４をビット線３と別個に設けたものを用いたが、上記実
施の形態１を適用してビット線３ａをスピン固定層を兼
ねて形成してもよく、より構造が簡略化できる。
４をビット線３と別個に設けたものを用いたが、上記実
施の形態１を適用してビット線３ａをスピン固定層を兼
ねて形成してもよく、より構造が簡略化できる。
【００２７】実施の形態３．なお、上記実施の形態２で
は書き込み／読み出しを行うワード線を共通化ワード線
８ａとして共通にするものを示したが、近年の多層配線
ロジックのように、配線層が基板１よりもかなり高く積
層されるようなデバイスとの混載が必要とされる場合、
ＴＭＲ素子７をアクセストランジスタ１０のワード線８
よりかなり高い位置に作らざるを得なく、書き込みワー
ド線２と読み出しワード線８とを共通化できないことが
ある。この場合には、図７に示すように、書き込みワー
ド線２と読み出しワード線８とを電気的に接続し、同電
位にすることにより、上記実施の形態２で示した同様の
制御が可能になる。例えば、図８に示すように、書き込
みワード線２と読み出しワード線８とをセルアレイ端で
接続孔等の接続部１５を介して接続する。これにより、
書き込みワード線２と読み出しワード線８とをそれぞれ
備える場合でも、上記実施の形態２で示した同様の書き
込み／読み出しの制御が適用できる。
は書き込み／読み出しを行うワード線を共通化ワード線
８ａとして共通にするものを示したが、近年の多層配線
ロジックのように、配線層が基板１よりもかなり高く積
層されるようなデバイスとの混載が必要とされる場合、
ＴＭＲ素子７をアクセストランジスタ１０のワード線８
よりかなり高い位置に作らざるを得なく、書き込みワー
ド線２と読み出しワード線８とを共通化できないことが
ある。この場合には、図７に示すように、書き込みワー
ド線２と読み出しワード線８とを電気的に接続し、同電
位にすることにより、上記実施の形態２で示した同様の
制御が可能になる。例えば、図８に示すように、書き込
みワード線２と読み出しワード線８とをセルアレイ端で
接続孔等の接続部１５を介して接続する。これにより、
書き込みワード線２と読み出しワード線８とをそれぞれ
備える場合でも、上記実施の形態２で示した同様の書き
込み／読み出しの制御が適用できる。
【００２８】実施の形態４．上記実施の形態２で示した
ＭＲＡＭの構造では、アクセストランジスタ１０のソー
ス・ドレイン領域９のうち、ＴＭＲ素子７と接続されな
い側は、電極配線層１２（図１参照）を形成してセルア
レイの外に配線を引き出す必要があった。本実施の形態
４においては、図９に示すように、アクセストランジス
タ１０のソース・ドレイン領域９の一方に隣接して基板
電位取り出し電極となるＰ＋拡散層１６（以下、基板電
位取り出し層１６と称す）を形成し、この基板電位取り
出し層１６と上記ソース・ドレイン領域９との両領域上
に渡った表面に達するコンタクトホール１７を形成する
ことで、基板電位取り出し層１６と上記ソース・ドレイ
ン領域９とを接続する。これにより、ＴＭＲ素子７の抵
抗値はビット線３（３ａ）と基板１との間に流れる電流
値の大小で判定できる。この実施の形態では、セルアレ
イの外に引き出していた電極配線層１２が不要になり、
配線層の高さを小さくできる利点がある。
ＭＲＡＭの構造では、アクセストランジスタ１０のソー
ス・ドレイン領域９のうち、ＴＭＲ素子７と接続されな
い側は、電極配線層１２（図１参照）を形成してセルア
レイの外に配線を引き出す必要があった。本実施の形態
４においては、図９に示すように、アクセストランジス
タ１０のソース・ドレイン領域９の一方に隣接して基板
電位取り出し電極となるＰ＋拡散層１６（以下、基板電
位取り出し層１６と称す）を形成し、この基板電位取り
出し層１６と上記ソース・ドレイン領域９との両領域上
に渡った表面に達するコンタクトホール１７を形成する
ことで、基板電位取り出し層１６と上記ソース・ドレイ
ン領域９とを接続する。これにより、ＴＭＲ素子７の抵
抗値はビット線３（３ａ）と基板１との間に流れる電流
値の大小で判定できる。この実施の形態では、セルアレ
イの外に引き出していた電極配線層１２が不要になり、
配線層の高さを小さくできる利点がある。
【００２９】なお、図１０で示すように、基板電位取り
出し層１６と隣接するソース・ドレイン領域９との表面
に、サリサイド法によりタングステン、チタン等のシリ
サイド金属層１８を形成して、基板電位取り出し層１６
と上記ソース・ドレイン領域９とを接続しても良く、容
易に形成できると共に、さらに微細化が図れる。
出し層１６と隣接するソース・ドレイン領域９との表面
に、サリサイド法によりタングステン、チタン等のシリ
サイド金属層１８を形成して、基板電位取り出し層１６
と上記ソース・ドレイン領域９とを接続しても良く、容
易に形成できると共に、さらに微細化が図れる。
【００３０】実施の形態５．上記実施の形態１〜４では
アクセストランジスタ１０を形成したが、アクセストラ
ンジスタ１０の代わりに、基板１に接合を形成してもよ
い。図１１は、本実施の形態５によるＭＲＡＭの構造を
示す断面図である。図に示すように、Ｐ型基板１に形成
されたウエル領域としてのＮウエル２０内にＰ＋拡散層
２１を形成して、このＰ＋拡散層２１とスピン自由層４
とをコンタクトホール１４を介して接続する。この時、
ワード線は書き込みワード線２のみでよく、トランジス
タゲートとして働かないため、基板１に近接して形成す
る必要はない。この場合、書き込み動作については、上
述した実施の形態２と同様であるが、読み出し動作につ
いては、ビット線３ａからＮウエル２０に流れ込む電流
を測定することにより読み出しを行うものである。この
とき、同じビット線３ａにつながる他のＴＭＲ素子７の
記憶情報を拾わないように、Ｐ＋拡散層２１とＮウエル
２０とのＰＮ接合はダイオード２１の働きをする。
アクセストランジスタ１０を形成したが、アクセストラ
ンジスタ１０の代わりに、基板１に接合を形成してもよ
い。図１１は、本実施の形態５によるＭＲＡＭの構造を
示す断面図である。図に示すように、Ｐ型基板１に形成
されたウエル領域としてのＮウエル２０内にＰ＋拡散層
２１を形成して、このＰ＋拡散層２１とスピン自由層４
とをコンタクトホール１４を介して接続する。この時、
ワード線は書き込みワード線２のみでよく、トランジス
タゲートとして働かないため、基板１に近接して形成す
る必要はない。この場合、書き込み動作については、上
述した実施の形態２と同様であるが、読み出し動作につ
いては、ビット線３ａからＮウエル２０に流れ込む電流
を測定することにより読み出しを行うものである。この
とき、同じビット線３ａにつながる他のＴＭＲ素子７の
記憶情報を拾わないように、Ｐ＋拡散層２１とＮウエル
２０とのＰＮ接合はダイオード２１の働きをする。
【００３１】このように構成されたＭＲＡＭにおける書
き込み／読み出し動作について、図１２を用いて説明す
る。書き込み時は、図１２(a)に示すように、所望の選
択ビット線３ａｘと選択書き込みワード線２ｘとに電流
を流すことにより、それらの交差点に位置する選択ＴＭ
Ｒ素子７ｘに書き込みが行われる。一方、読み出し時は
図１２(b)に示すように、選択ＴＭＲ素子７ｘにつなが
っている選択Ｎウエル２０ｘのみに接地レベル、他のＮ
ウエル２０には電源レベルの電位を与え、また上記選択
ＴＭＲ素子７ｘにつながっている選択ビット線３ａｘの
みに電源レベル、他のビット線３ａに接地レベルの電位
を与える。これにより、上記ＴＭＲ素子７ｘを介して選
択Ｎウエル２０ｘにのみダイオード２１の順方向に電流
が流れ、ＴＭＲ素子７ｘの記憶内容のみを読み出すこと
ができる。以上のように、アクセストランジスタ１０を
廃することによって、基板１上に必要な面積を小さくす
ることができ、セル面積の縮小化が可能となる。
き込み／読み出し動作について、図１２を用いて説明す
る。書き込み時は、図１２(a)に示すように、所望の選
択ビット線３ａｘと選択書き込みワード線２ｘとに電流
を流すことにより、それらの交差点に位置する選択ＴＭ
Ｒ素子７ｘに書き込みが行われる。一方、読み出し時は
図１２(b)に示すように、選択ＴＭＲ素子７ｘにつなが
っている選択Ｎウエル２０ｘのみに接地レベル、他のＮ
ウエル２０には電源レベルの電位を与え、また上記選択
ＴＭＲ素子７ｘにつながっている選択ビット線３ａｘの
みに電源レベル、他のビット線３ａに接地レベルの電位
を与える。これにより、上記ＴＭＲ素子７ｘを介して選
択Ｎウエル２０ｘにのみダイオード２１の順方向に電流
が流れ、ＴＭＲ素子７ｘの記憶内容のみを読み出すこと
ができる。以上のように、アクセストランジスタ１０を
廃することによって、基板１上に必要な面積を小さくす
ることができ、セル面積の縮小化が可能となる。
【００３２】なお、図１３に示すように、書き込みワー
ド線２は読み出しには用いられないのでビット線３ａの
上方に配置しても良く、コンタクトホール１４との短絡
防止のための距離を確保する必要がなく、セル面積をよ
り小さくすることができる。
ド線２は読み出しには用いられないのでビット線３ａの
上方に配置しても良く、コンタクトホール１４との短絡
防止のための距離を確保する必要がなく、セル面積をよ
り小さくすることができる。
【００３３】実施の形態６．図１４は、本実施の形態６
によるＭＲＡＭの構造を示す断面図である。上記実施の
形態５では、基板１にＰ＋拡散層２１とＮウエル２０と
のＰＮ接合を形成したが、この実施の形態では、基板１
の上層にポリシリコン層２２を形成しその上にスピン自
由層４を形成して、ポリシリコン層２２とスピン自由層
４とでショットキ接合を形成する。この場合、ポリシリ
コン層２２はＰ型に形成する。このように構成されたＭ
ＲＡＭにおける書き込み／読み出し動作について、図１
５を用いて説明する。なお、ポリシリコン層２２とスピ
ン自由層４とのショットキ接合は、読み出し時に、同じ
ビット線３ａにつながる他のＴＭＲ素子７の記憶情報を
拾わないように、ダイオード２３の働きをするもので、
接合耐圧を１／２電源レベルから電源レベルの間に設定
しておく。
によるＭＲＡＭの構造を示す断面図である。上記実施の
形態５では、基板１にＰ＋拡散層２１とＮウエル２０と
のＰＮ接合を形成したが、この実施の形態では、基板１
の上層にポリシリコン層２２を形成しその上にスピン自
由層４を形成して、ポリシリコン層２２とスピン自由層
４とでショットキ接合を形成する。この場合、ポリシリ
コン層２２はＰ型に形成する。このように構成されたＭ
ＲＡＭにおける書き込み／読み出し動作について、図１
５を用いて説明する。なお、ポリシリコン層２２とスピ
ン自由層４とのショットキ接合は、読み出し時に、同じ
ビット線３ａにつながる他のＴＭＲ素子７の記憶情報を
拾わないように、ダイオード２３の働きをするもので、
接合耐圧を１／２電源レベルから電源レベルの間に設定
しておく。
【００３４】書き込み時は、図１５(a)に示すように、
所望の選択ビット線３ａｘと選択書き込みワード線２ａ
ｘとに電流を流すことにより、それらの交差点に位置す
る選択ＴＭＲ素子７ｘに書き込みが行われる。一方、読
み出し時は図１５(b)に示すように、選択ＴＭＲ素子７
ｘにつながっている選択ポリシリコン層２２ｘのみに接
地レベル、他のポリシリコン層２２には１／２電源レベ
ルの電位を与え、また上記選択ＴＭＲ素子７ｘにつなが
っている選択ビット線３ａｘのみに電源レベル、他のビ
ット線３ａに１／２電源レベルの電位を与える。これに
より、選択ＴＭＲ素子７ｘを介して、選択ビット線３ａ
ｘと選択ポリシリコン層２２ｘとの間にのみ、ダイオー
ド２３の接合耐圧を越えて逆方向電流が流れ、選択ＴＭ
Ｒ素子７ｘの記憶内容のみを読み出すことができる。他
のＴＭＲ素子７においてはダイオード２３の接合が破れ
ず、順方向にも逆方向にも電流が流れない。なお、この
実施の形態では、ポリシリコン層２２を形成してショッ
トキ接合を形成したが、金属層を形成してスピン自由層
４との間で、接合耐圧の低い金属・金属間接合を形成し
てもよい。
所望の選択ビット線３ａｘと選択書き込みワード線２ａ
ｘとに電流を流すことにより、それらの交差点に位置す
る選択ＴＭＲ素子７ｘに書き込みが行われる。一方、読
み出し時は図１５(b)に示すように、選択ＴＭＲ素子７
ｘにつながっている選択ポリシリコン層２２ｘのみに接
地レベル、他のポリシリコン層２２には１／２電源レベ
ルの電位を与え、また上記選択ＴＭＲ素子７ｘにつなが
っている選択ビット線３ａｘのみに電源レベル、他のビ
ット線３ａに１／２電源レベルの電位を与える。これに
より、選択ＴＭＲ素子７ｘを介して、選択ビット線３ａ
ｘと選択ポリシリコン層２２ｘとの間にのみ、ダイオー
ド２３の接合耐圧を越えて逆方向電流が流れ、選択ＴＭ
Ｒ素子７ｘの記憶内容のみを読み出すことができる。他
のＴＭＲ素子７においてはダイオード２３の接合が破れ
ず、順方向にも逆方向にも電流が流れない。なお、この
実施の形態では、ポリシリコン層２２を形成してショッ
トキ接合を形成したが、金属層を形成してスピン自由層
４との間で、接合耐圧の低い金属・金属間接合を形成し
てもよい。
【００３５】
【発明の効果】以上のように、この発明に係る請求項１
記載の磁気ランダムアクセスメモリ装置は、半導体基板
上に、互いに交差する方向に配列された第１のワード線
およびビット線の交差領域にそれぞれ配設され、磁化方
向が可変な第１の磁性体と磁化方向が固定された第２の
磁性体とが絶縁層を介して積層された磁気抵抗記憶素子
と、上記ビット線に交差する方向に配列された第２のワ
ード線をゲートとするアクセストランジスタとを備え、
上記ビット線を、磁化方向を予め長さ方向に固定にした
強磁性体金属で構成し、該ビット線で上記第２の磁性体
を兼ねるため、構造を簡略化でき、製造が容易になる。
記載の磁気ランダムアクセスメモリ装置は、半導体基板
上に、互いに交差する方向に配列された第１のワード線
およびビット線の交差領域にそれぞれ配設され、磁化方
向が可変な第１の磁性体と磁化方向が固定された第２の
磁性体とが絶縁層を介して積層された磁気抵抗記憶素子
と、上記ビット線に交差する方向に配列された第２のワ
ード線をゲートとするアクセストランジスタとを備え、
上記ビット線を、磁化方向を予め長さ方向に固定にした
強磁性体金属で構成し、該ビット線で上記第２の磁性体
を兼ねるため、構造を簡略化でき、製造が容易になる。
【００３６】またこの発明に係る請求項２記載の磁気ラ
ンダムアクセスメモリ装置は、半導体基板上に、互いに
交差する方向に配列された第１のワード線およびビット
線の交差領域にそれぞれ配設され、磁化方向が可変な第
１の磁性体と磁化方向が固定された第２の磁性体とが絶
縁層を介して積層された磁気抵抗記憶素子と、上記ビッ
ト線に交差する方向に配列された第２のワード線をゲー
トとするアクセストランジスタとを備え、上記磁気抵抗
記憶素子を、上記第２のワード線と上記ビット線との交
差領域に配設して、第２のワード線で第１のワード線を
兼ねるため、多層配線構造の多層化が格段と低減でき、
構造および製造工程の簡略化が図れ、微細化、高集積化
が促進できる。
ンダムアクセスメモリ装置は、半導体基板上に、互いに
交差する方向に配列された第１のワード線およびビット
線の交差領域にそれぞれ配設され、磁化方向が可変な第
１の磁性体と磁化方向が固定された第２の磁性体とが絶
縁層を介して積層された磁気抵抗記憶素子と、上記ビッ
ト線に交差する方向に配列された第２のワード線をゲー
トとするアクセストランジスタとを備え、上記磁気抵抗
記憶素子を、上記第２のワード線と上記ビット線との交
差領域に配設して、第２のワード線で第１のワード線を
兼ねるため、多層配線構造の多層化が格段と低減でき、
構造および製造工程の簡略化が図れ、微細化、高集積化
が促進できる。
【００３７】またこの発明に係る請求項３記載の磁気ラ
ンダムアクセスメモリ装置は、半導体基板上に、互いに
交差する方向に配列された第１のワード線およびビット
線の交差領域にそれぞれ配設され、磁化方向が可変な第
１の磁性体と磁化方向が固定された第２の磁性体とが絶
縁層を介して積層された磁気抵抗記憶素子と、上記ビッ
ト線に交差する方向に配列された第２のワード線をゲー
トとするアクセストランジスタとを備え、上記第１のワ
ード線と上記第２のワード線とを電気的に接続するた
め、第１と第２のワード線を共通化した構造と同様の制
御が適用できる。
ンダムアクセスメモリ装置は、半導体基板上に、互いに
交差する方向に配列された第１のワード線およびビット
線の交差領域にそれぞれ配設され、磁化方向が可変な第
１の磁性体と磁化方向が固定された第２の磁性体とが絶
縁層を介して積層された磁気抵抗記憶素子と、上記ビッ
ト線に交差する方向に配列された第２のワード線をゲー
トとするアクセストランジスタとを備え、上記第１のワ
ード線と上記第２のワード線とを電気的に接続するた
め、第１と第２のワード線を共通化した構造と同様の制
御が適用できる。
【００３８】またこの発明に係る請求項４記載の磁気ラ
ンダムアクセスメモリ装置は、請求項２または３におい
て、ビット線およびワード線（第１／第２のワード線）
に電流を流して磁気抵抗記憶素子への書き込みを行う
際、該ワード線にはアクセストランジスタがオンしない
極性の電圧を印加し、また上記ビット線から上記アクセ
ストランジスタに電流を流して上記磁気抵抗記憶素子か
ら読み出しを行う際、上記ワード線には、一方の端子を
フローティングにする、あるいは両端子を同電位にした
状態で電圧印加を行って上記アクセストランジスタをオ
ンさせるため、信頼性良く、書き込みおよび読み出し動
作が行える。
ンダムアクセスメモリ装置は、請求項２または３におい
て、ビット線およびワード線（第１／第２のワード線）
に電流を流して磁気抵抗記憶素子への書き込みを行う
際、該ワード線にはアクセストランジスタがオンしない
極性の電圧を印加し、また上記ビット線から上記アクセ
ストランジスタに電流を流して上記磁気抵抗記憶素子か
ら読み出しを行う際、上記ワード線には、一方の端子を
フローティングにする、あるいは両端子を同電位にした
状態で電圧印加を行って上記アクセストランジスタをオ
ンさせるため、信頼性良く、書き込みおよび読み出し動
作が行える。
【００３９】またこの発明に係る請求項５記載の磁気ラ
ンダムアクセスメモリ装置は、請求項４において、ワー
ド線に、アクセストランジスタをオンさせる極性の電圧
を電位勾配を持たせて電流を流しつつ印加することによ
り、磁気抵抗記憶素子への書き込みをしながら読み出し
するため、書き込みを確認しながら書き込むことができ
る。
ンダムアクセスメモリ装置は、請求項４において、ワー
ド線に、アクセストランジスタをオンさせる極性の電圧
を電位勾配を持たせて電流を流しつつ印加することによ
り、磁気抵抗記憶素子への書き込みをしながら読み出し
するため、書き込みを確認しながら書き込むことができ
る。
【００４０】またこの発明に係る請求項６記載の磁気ラ
ンダムアクセスメモリ装置は、請求項２〜５のいずれか
において、アクセストランジスタのソース・ドレイン領
域の一方は磁気抵抗記憶素子に接続され、他方は、この
ソース・ドレイン領域に隣接して半導体基板に形成され
た基板電位取り出し電極となる拡散層と接続したため、
配線層の構造が簡略化でき、構造および製造工程の簡略
化が図れ、微細化、高集積化が促進できる。
ンダムアクセスメモリ装置は、請求項２〜５のいずれか
において、アクセストランジスタのソース・ドレイン領
域の一方は磁気抵抗記憶素子に接続され、他方は、この
ソース・ドレイン領域に隣接して半導体基板に形成され
た基板電位取り出し電極となる拡散層と接続したため、
配線層の構造が簡略化でき、構造および製造工程の簡略
化が図れ、微細化、高集積化が促進できる。
【００４１】この発明に係る請求項７記載の磁気ランダ
ムアクセスメモリ装置は、請求項６において、基板電位
取り出し電極となる拡散層と該拡散層に隣接するソース
・ドレイン領域との表面に、サリサイド法により形成さ
れたシリサイド金属層を備えたため、さらに簡略な構造
が容易に形成でき、微細化をより促進できる。
ムアクセスメモリ装置は、請求項６において、基板電位
取り出し電極となる拡散層と該拡散層に隣接するソース
・ドレイン領域との表面に、サリサイド法により形成さ
れたシリサイド金属層を備えたため、さらに簡略な構造
が容易に形成でき、微細化をより促進できる。
【００４２】またこの発明に係る請求項８記載の磁気ラ
ンダムアクセスメモリ装置は、半導体基板上に互いに交
差する方向に配列されたワード線およびビット線の交差
領域にそれぞれ配設され、磁化方向が可変な第１の磁性
体と磁化方向が固定された第２の磁性体とが絶縁層を介
して積層された磁気抵抗記憶素子と、上記半導体基板に
形成された第１導電型のウェル領域と、該ウェル領域内
に形成された第２導電型の拡散層とを備え、上記ウェル
領域および上記拡散層で構成されるダイオードと上記ビ
ット線との間に、該ダイオードの順方向に電流を流して
上記磁気抵抗記憶素子からの読み出しを行うため、アク
セストランジスタが不要で格段と簡略化された構造とで
き、微細化、高集積化が一層図れる。
ンダムアクセスメモリ装置は、半導体基板上に互いに交
差する方向に配列されたワード線およびビット線の交差
領域にそれぞれ配設され、磁化方向が可変な第１の磁性
体と磁化方向が固定された第２の磁性体とが絶縁層を介
して積層された磁気抵抗記憶素子と、上記半導体基板に
形成された第１導電型のウェル領域と、該ウェル領域内
に形成された第２導電型の拡散層とを備え、上記ウェル
領域および上記拡散層で構成されるダイオードと上記ビ
ット線との間に、該ダイオードの順方向に電流を流して
上記磁気抵抗記憶素子からの読み出しを行うため、アク
セストランジスタが不要で格段と簡略化された構造とで
き、微細化、高集積化が一層図れる。
【００４３】またこの発明に係る請求項９記載の磁気ラ
ンダムアクセスメモリ装置は、半導体基板上に、互いに
交差する方向に配列されたワード線およびビット線の交
差領域にそれぞれ配設され、磁化方向が可変な第１の磁
性体と磁化方向が固定された第２の磁性体とが絶縁層を
介して積層された磁気抵抗記憶素子と、上記第１の磁性
体とショットキ接合あるいは金属接合によるＰＮ接合を
形成する導電層とを備え、上記第１の磁性体および上記
導電層で構成されるダイオードと上記ビット線との間
に、該ダイオードの逆方向に接合耐圧を越えて電流を流
して上記磁気抵抗記憶素子からの読み出しを行うため、
アクセストランジスタが不要で格段と簡略化された構造
とでき、微細化、高集積化が一層図れる。
ンダムアクセスメモリ装置は、半導体基板上に、互いに
交差する方向に配列されたワード線およびビット線の交
差領域にそれぞれ配設され、磁化方向が可変な第１の磁
性体と磁化方向が固定された第２の磁性体とが絶縁層を
介して積層された磁気抵抗記憶素子と、上記第１の磁性
体とショットキ接合あるいは金属接合によるＰＮ接合を
形成する導電層とを備え、上記第１の磁性体および上記
導電層で構成されるダイオードと上記ビット線との間
に、該ダイオードの逆方向に接合耐圧を越えて電流を流
して上記磁気抵抗記憶素子からの読み出しを行うため、
アクセストランジスタが不要で格段と簡略化された構造
とでき、微細化、高集積化が一層図れる。
【００４４】またこの発明に係る請求項１０記載の磁気
ランダムアクセスメモリ装置は、請求項８または９にお
いて、ワード線を、ビット線よりも上層に配設したた
め、パターン配置の自由度が向上し、微細化、高集積化
が一層図れる。
ランダムアクセスメモリ装置は、請求項８または９にお
いて、ワード線を、ビット線よりも上層に配設したた
め、パターン配置の自由度が向上し、微細化、高集積化
が一層図れる。
【００４５】またこの発明に係る請求項１１記載の磁気
ランダムアクセスメモリ装置は、請求項２〜１０のいず
れかにおいて、ビット線を、磁化方向を予め長さ方向に
固定にした強磁性体金属で構成し、該ビット線で第２の
磁性体を兼ねるため、構造を簡略化でき、製造が容易に
なる。
ランダムアクセスメモリ装置は、請求項２〜１０のいず
れかにおいて、ビット線を、磁化方向を予め長さ方向に
固定にした強磁性体金属で構成し、該ビット線で第２の
磁性体を兼ねるため、構造を簡略化でき、製造が容易に
なる。
【００４６】またこの発明に係る請求項１２記載の磁気
ランダムアクセスメモリ装置は、請求項１または１１に
おいて、ビット線と第１のワード線との交差領域におい
て、該ビット線の磁化方向を長さ方向に固定にしたた
め、容易に磁化方向を単一にでき、信頼性が向上する。
ランダムアクセスメモリ装置は、請求項１または１１に
おいて、ビット線と第１のワード線との交差領域におい
て、該ビット線の磁化方向を長さ方向に固定にしたた
め、容易に磁化方向を単一にでき、信頼性が向上する。
【００４７】またこの発明に係る請求項１３記載の半導
体装置は、請求項１〜１２のいずれかに記載の磁気ラン
ダムアクセスメモリ装置を備えたため、半導体装置の微
細化、高集積化が図れると共に、構造が簡略化でき、製
造が容易になる。
体装置は、請求項１〜１２のいずれかに記載の磁気ラン
ダムアクセスメモリ装置を備えたため、半導体装置の微
細化、高集積化が図れると共に、構造が簡略化でき、製
造が容易になる。
【図１】 この発明の実施の形態１によるＭＲＡＭの構
造を示す断面図である。
造を示す断面図である。
【図２】 この発明の実施の形態１の変形例の構造を示
す断面図である。
す断面図である。
【図３】 この発明の実施の形態２によるＭＲＡＭの構
造を示す断面図である。
造を示す断面図である。
【図４】 この発明の実施の形態２によるＭＲＡＭの書
き込み動作を示す図である。
き込み動作を示す図である。
【図５】 この発明の実施の形態２によるＭＲＡＭの読
み出し動作を示す図である。
み出し動作を示す図である。
【図６】 この発明の実施の形態２によるＭＲＡＭの書
き込み／読み出し動作を示す図である。
き込み／読み出し動作を示す図である。
【図７】 この発明の実施の形態３によるＭＲＡＭの構
造を示す断面図である。
造を示す断面図である。
【図８】 この発明の実施の形態３によるＭＲＡＭの構
造を説明する斜視図である。
造を説明する斜視図である。
【図９】 この発明の実施の形態４によるＭＲＡＭの構
造を示す断面図である。
造を示す断面図である。
【図１０】 この発明の実施の形態４の変形例の構造を
示す断面図である。
示す断面図である。
【図１１】 この発明の実施の形態５によるＭＲＡＭの
構造を示す断面図である。
構造を示す断面図である。
【図１２】 この発明の実施の形態５によるＭＲＡＭの
書き込み／読み出し動作を示す図である。
書き込み／読み出し動作を示す図である。
【図１３】 この発明の実施の形態５の変形例の構造を
示す断面図である。
示す断面図である。
【図１４】 この発明の実施の形態６によるＭＲＡＭの
構造を示す断面図である。
構造を示す断面図である。
【図１５】 この発明の実施の形態６によるＭＲＡＭの
書き込み／読み出し動作を示す図である。
書き込み／読み出し動作を示す図である。
【図１６】 従来のＭＲＡＭの構造を示す断面図であ
る。
る。
【図１７】 従来のＭＲＡＭの動作を説明する図であ
る。
る。
１ 半導体基板、２，２ａ 第１のワード線としての書
き込みワード線、２ｘ，２ａｘ 選択ワード線、３，３
ａ，３ｂ ビット線、３ａｘ 選択ビット線、３ｃ 第
２の磁性体としてのスピン固定層、４ 第１の磁性体と
してのスピン自由層、５ 絶縁層、６ 第２の磁性体と
してのスピン固定層、７ 磁気抵抗記憶素子としてのＴ
ＭＲ素子、７ｘ 選択ＴＭＲ素子、８ 第２のワード線
としての読み出しワード線、８ａ 共通化ワード線、９
ソース・ドレイン領域、１０ アクセストランジス
タ、１５ 接続部、１６ 基板電位取り出し層、１７
コンタクトホール、１８ シリサイド金属層、１９ Ｐ
＋拡散層、２０ Ｎウエル、２０ｘ 選択Ｎウエル、２
１ ダイオード、２２ ポリシリコン層、２２ｘ 選択
ポリシリコン層、２３ ダイオード。
き込みワード線、２ｘ，２ａｘ 選択ワード線、３，３
ａ，３ｂ ビット線、３ａｘ 選択ビット線、３ｃ 第
２の磁性体としてのスピン固定層、４ 第１の磁性体と
してのスピン自由層、５ 絶縁層、６ 第２の磁性体と
してのスピン固定層、７ 磁気抵抗記憶素子としてのＴ
ＭＲ素子、７ｘ 選択ＴＭＲ素子、８ 第２のワード線
としての読み出しワード線、８ａ 共通化ワード線、９
ソース・ドレイン領域、１０ アクセストランジス
タ、１５ 接続部、１６ 基板電位取り出し層、１７
コンタクトホール、１８ シリサイド金属層、１９ Ｐ
＋拡散層、２０ Ｎウエル、２０ｘ 選択Ｎウエル、２
１ ダイオード、２２ ポリシリコン層、２２ｘ 選択
ポリシリコン層、２３ ダイオード。
Claims (13)
- 【請求項１】 半導体基板上に、互いに交差する方向に
配列された第１のワード線およびビット線の交差領域に
それぞれ配設され、磁化方向が可変な第１の磁性体と磁
化方向が固定された第２の磁性体とが絶縁層を介して積
層された磁気抵抗記憶素子と、上記ビット線に交差する
方向に配列された第２のワード線をゲートとするアクセ
ストランジスタとを備えた磁気ランダムアクセスメモリ
装置において、上記ビット線を、磁化方向を予め長さ方
向に固定にした強磁性体金属で構成し、該ビット線で上
記第２の磁性体を兼ねることを特徴とする磁気ランダム
アクセスメモリ装置。 - 【請求項２】 半導体基板上に、互いに交差する方向に
配列された第１のワード線およびビット線の交差領域に
それぞれ配設され、磁化方向が可変な第１の磁性体と磁
化方向が固定された第２の磁性体とが絶縁層を介して積
層された磁気抵抗記憶素子と、上記ビット線に交差する
方向に配列された第２のワード線をゲートとするアクセ
ストランジスタとを備えた磁気ランダムアクセスメモリ
装置において、上記磁気抵抗記憶素子を、上記第２のワ
ード線と上記ビット線との交差領域に配設して、第２の
ワード線で第１のワード線を兼ねることを特徴とする磁
気ランダムアクセスメモリ装置。 - 【請求項３】 半導体基板上に、互いに交差する方向に
配列された第１のワード線およびビット線の交差領域に
それぞれ配設され、磁化方向が可変な第１の磁性体と磁
化方向が固定された第２の磁性体とが絶縁層を介して積
層された磁気抵抗記憶素子と、上記ビット線に交差する
方向に配列された第２のワード線をゲートとするアクセ
ストランジスタとを備えた磁気ランダムアクセスメモリ
装置において、上記第１のワード線と上記第２のワード
線とを電気的に接続することを特徴とする磁気ランダム
アクセスメモリ装置。 - 【請求項４】 ビット線およびワード線（第１／第２の
ワード線）に電流を流して磁気抵抗記憶素子への書き込
みを行う際、該ワード線にはアクセストランジスタがオ
ンしない極性の電圧を印加し、また上記ビット線から上
記アクセストランジスタに電流を流して上記磁気抵抗記
憶素子から読み出しを行う際、上記ワード線には、一方
の端子をフローティングにする、あるいは両端子を同電
位にした状態で電圧印加を行って上記アクセストランジ
スタをオンさせることを特徴とする請求項２または３記
載の磁気ランダムアクセスメモリ装置。 - 【請求項５】 ワード線に、アクセストランジスタをオ
ンさせる極性の電圧を電位勾配を持たせて電流を流しつ
つ印加することにより、磁気抵抗記憶素子への書き込み
をしながら読み出しすることを特徴とする請求項４記載
の磁気ランダムアクセスメモリ装置。 - 【請求項６】 アクセストランジスタのソース・ドレイ
ン領域の一方は磁気抵抗記憶素子に接続され、他方は、
このソース・ドレイン領域に隣接して半導体基板に形成
された基板電位取り出し電極となる拡散層と接続したこ
とを特徴とする請求項２〜５のいずれかに記載の磁気ラ
ンダムアクセスメモリ装置。 - 【請求項７】 基板電位取り出し電極となる拡散層と該
拡散層に隣接するソース・ドレイン領域との表面に、サ
リサイド法により形成されたシリサイド金属層を備えた
ことを特徴とする請求項６記載の磁気ランダムアクセス
メモリ装置。 - 【請求項８】 半導体基板上に互いに交差する方向に配
列されたワード線およびビット線の交差領域にそれぞれ
配設され、磁化方向が可変な第１の磁性体と磁化方向が
固定された第２の磁性体とが絶縁層を介して積層された
磁気抵抗記憶素子と、上記半導体基板に形成された第１
導電型のウェル領域と、該ウェル領域内に形成された第
２導電型の拡散層とを備え、上記ウェル領域および上記
拡散層で構成されるダイオードと上記ビット線との間
に、該ダイオードの順方向に電流を流して上記磁気抵抗
記憶素子からの読み出しを行うことを特徴とする磁気ラ
ンダムアクセスメモリ装置。 - 【請求項９】 半導体基板上に、互いに交差する方向に
配列されたワード線およびビット線の交差領域にそれぞ
れ配設され、磁化方向が可変な第１の磁性体と磁化方向
が固定された第２の磁性体とが絶縁層を介して積層され
た磁気抵抗記憶素子と、上記第１の磁性体とショットキ
接合あるいは金属接合によるＰＮ接合を形成する導電層
とを備え、上記第１の磁性体および上記導電層で構成さ
れるダイオードと上記ビット線との間に、該ダイオード
の逆方向に接合耐圧を越えて電流を流して上記磁気抵抗
記憶素子からの読み出しを行うことを特徴とする磁気ラ
ンダムアクセスメモリ装置。 - 【請求項１０】 ワード線を、ビット線よりも上層に配
設したことを特徴とする請求項８または９記載の磁気ラ
ンダムアクセスメモリ装置。 - 【請求項１１】 ビット線を、磁化方向を予め長さ方向
に固定にした強磁性体金属で構成し、該ビット線で第２
の磁性体を兼ねることを特徴とする請求項２〜１０のい
ずれかに記載の磁気ランダムアクセスメモリ装置。 - 【請求項１２】 ビット線と第１のワード線との交差領
域において、該ビット線の磁化方向を長さ方向に固定に
したことを特徴とする請求項１または１１記載の磁気ラ
ンダムアクセスメモリ装置。 - 【請求項１３】 請求項１〜１２のいずれかに記載の磁
気ランダムアクセスメモリ装置を備えたことを特徴とす
る半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001104074A JP2002299584A (ja) | 2001-04-03 | 2001-04-03 | 磁気ランダムアクセスメモリ装置および半導体装置 |
| US10/096,878 US6552926B2 (en) | 2001-04-03 | 2002-03-14 | Magnetic random-access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001104074A JP2002299584A (ja) | 2001-04-03 | 2001-04-03 | 磁気ランダムアクセスメモリ装置および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299584A true JP2002299584A (ja) | 2002-10-11 |
Family
ID=18956986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001104074A Withdrawn JP2002299584A (ja) | 2001-04-03 | 2001-04-03 | 磁気ランダムアクセスメモリ装置および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6552926B2 (ja) |
| JP (1) | JP2002299584A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040041335A (ko) * | 2002-11-11 | 2004-05-17 | 삼성전자주식회사 | 새로운 구조 및 동작 방식을 갖는 자기 메모리 및 그 제조방법 |
| JP2004153268A (ja) * | 2002-10-30 | 2004-05-27 | Hewlett-Packard Development Co Lp | 磁気メモリデバイスおよびそれを形成するための方法 |
| JP2004319587A (ja) * | 2003-04-11 | 2004-11-11 | Sharp Corp | メモリセル、メモリ装置及びメモリセル製造方法 |
| US6903400B2 (en) | 2003-10-06 | 2005-06-07 | Fujitsu Limited | Magnetoresistive memory apparatus |
| KR100505104B1 (ko) * | 2002-04-30 | 2005-07-29 | 삼성전자주식회사 | 자기 램 셀들, 그 구조체들 및 그 구동방법 |
| KR100550192B1 (ko) * | 2002-03-28 | 2006-02-08 | 가부시끼가이샤 도시바 | 자기 저항 소자 및 자기 기억 장치 |
| US7002839B2 (en) | 2003-04-23 | 2006-02-21 | Keio University | Magnetic ring unit and magnetic memory device |
| JP2006511976A (ja) * | 2002-12-09 | 2006-04-06 | アプライド スピントロニクス テクノロジー インコーポレイテッド | 磁気書き込み線を利用したｍｒａｍメモリ |
| JP2006516808A (ja) * | 2003-02-05 | 2006-07-06 | アプライド スピントロニクス テクノロジー インコーポレイテッド | 端部領域において磁気状態が安定している磁性書込み線を有するｍｒａｍセル |
| US7405087B2 (en) | 2002-11-28 | 2008-07-29 | Kabushiki Kaisha Toshiba | Magnetic memory device and method of manufacturing the same |
| JP2009158877A (ja) * | 2007-12-28 | 2009-07-16 | Hitachi Ltd | 磁気メモリセル及びランダムアクセスメモリ |
| JP2010080649A (ja) * | 2008-09-25 | 2010-04-08 | Toshiba Corp | 磁気メモリ |
| JP2011109099A (ja) * | 2009-11-17 | 2011-06-02 | Samsung Electronics Co Ltd | 導電構造物を含む半導体装置及びその製造方法 |
| JP2014195100A (ja) * | 2008-08-28 | 2014-10-09 | Qualcomm Incorporated | 対称なｓｔｔ−ｍｒａｍビットセルデザイン |
| JP2016529739A (ja) * | 2013-09-10 | 2016-09-23 | マイクロン テクノロジー， インク． | 磁性トンネル接合および磁性トンネル接合を形成する方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621730B1 (en) * | 2002-08-27 | 2003-09-16 | Motorola, Inc. | Magnetic random access memory having a vertical write line |
| JP2004193282A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| WO2004061462A1 (en) * | 2002-12-23 | 2004-07-22 | Power Measurement Ltd. | Power monitoring integrated circuit with communication interface |
| DE602004020186D1 (de) * | 2003-01-31 | 2009-05-07 | Nxp Bv | Mram-architektur für niedrige stromaufnahme und hohe selektivität |
| KR100615600B1 (ko) * | 2004-08-09 | 2006-08-25 | 삼성전자주식회사 | 고집적 자기램 소자 및 그 제조방법 |
| US6952364B2 (en) * | 2003-03-03 | 2005-10-04 | Samsung Electronics Co., Ltd. | Magnetic tunnel junction structures and methods of fabrication |
| DE10320701A1 (de) * | 2003-05-08 | 2004-12-23 | Siemens Ag | Bauelement mit einer in ihrer Funktionalität konfigurierbaren Schaltungsanordnung, insbesondere Logikschaltungsanordnung |
| US7372722B2 (en) * | 2003-09-29 | 2008-05-13 | Samsung Electronics Co., Ltd. | Methods of operating magnetic random access memory devices including heat-generating structures |
| KR100568512B1 (ko) * | 2003-09-29 | 2006-04-07 | 삼성전자주식회사 | 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들 |
| US6819586B1 (en) | 2003-10-24 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | Thermally-assisted magnetic memory structures |
| US7193889B2 (en) * | 2004-02-11 | 2007-03-20 | Hewlett-Packard Development Company, Lp. | Switching of MRAM devices having soft magnetic reference layers |
| US7102921B2 (en) * | 2004-05-11 | 2006-09-05 | Hewlett-Packard Development Company, L.P. | Magnetic memory device |
| US7180160B2 (en) * | 2004-07-30 | 2007-02-20 | Infineon Technologies Ag | MRAM storage device |
| US20070253245A1 (en) * | 2006-04-27 | 2007-11-01 | Yadav Technology | High Capacity Low Cost Multi-Stacked Cross-Line Magnetic Memory |
| JP4935183B2 (ja) * | 2006-05-18 | 2012-05-23 | 株式会社日立製作所 | 半導体装置 |
| JP5076361B2 (ja) * | 2006-05-18 | 2012-11-21 | 株式会社日立製作所 | 半導体装置 |
| JP2010225783A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
| US8817531B2 (en) * | 2010-06-30 | 2014-08-26 | International Business Machines Corporation | Magnetic random access memory device and method for producing a magnetic random access memory device |
| JP2020155440A (ja) | 2019-03-18 | 2020-09-24 | キオクシア株式会社 | 磁気記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590750B2 (en) | 1996-03-18 | 2003-07-08 | International Business Machines Corporation | Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices |
| JP3345561B2 (ja) | 1997-03-19 | 2002-11-18 | 株式会社東芝 | 磁気メモリ素子 |
| US6097625A (en) * | 1998-07-16 | 2000-08-01 | International Business Machines Corporation | Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes |
| US6331944B1 (en) * | 2000-04-13 | 2001-12-18 | International Business Machines Corporation | Magnetic random access memory using a series tunnel element select mechanism |
| JP4020573B2 (ja) * | 2000-07-27 | 2007-12-12 | 富士通株式会社 | 磁性メモリデバイス、および磁性メモリデバイスにおけるデータ読み出し方法 |
| US6331943B1 (en) * | 2000-08-28 | 2001-12-18 | Motorola, Inc. | MTJ MRAM series-parallel architecture |
| JP4726290B2 (ja) * | 2000-10-17 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US6385082B1 (en) * | 2000-11-08 | 2002-05-07 | International Business Machines Corp. | Thermally-assisted magnetic random access memory (MRAM) |
| US6392924B1 (en) * | 2001-04-06 | 2002-05-21 | United Microelectronics Corp. | Array for forming magnetoresistive random access memory with pseudo spin valve |
| US6385079B1 (en) * | 2001-08-31 | 2002-05-07 | Hewlett-Packard Company | Methods and structure for maximizing signal to noise ratio in resistive array |
-
2001
- 2001-04-03 JP JP2001104074A patent/JP2002299584A/ja not_active Withdrawn
-
2002
- 2002-03-14 US US10/096,878 patent/US6552926B2/en not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100550192B1 (ko) * | 2002-03-28 | 2006-02-08 | 가부시끼가이샤 도시바 | 자기 저항 소자 및 자기 기억 장치 |
| KR100505104B1 (ko) * | 2002-04-30 | 2005-07-29 | 삼성전자주식회사 | 자기 램 셀들, 그 구조체들 및 그 구동방법 |
| JP2004153268A (ja) * | 2002-10-30 | 2004-05-27 | Hewlett-Packard Development Co Lp | 磁気メモリデバイスおよびそれを形成するための方法 |
| KR20040041335A (ko) * | 2002-11-11 | 2004-05-17 | 삼성전자주식회사 | 새로운 구조 및 동작 방식을 갖는 자기 메모리 및 그 제조방법 |
| US7405087B2 (en) | 2002-11-28 | 2008-07-29 | Kabushiki Kaisha Toshiba | Magnetic memory device and method of manufacturing the same |
| JP2006511976A (ja) * | 2002-12-09 | 2006-04-06 | アプライド スピントロニクス テクノロジー インコーポレイテッド | 磁気書き込み線を利用したｍｒａｍメモリ |
| JP4834403B2 (ja) * | 2002-12-09 | 2011-12-14 | アプライド スピントロニクス テクノロジー インコーポレイテッド | 磁気書き込み線を利用したｍｒａｍメモリ |
| JP2006516808A (ja) * | 2003-02-05 | 2006-07-06 | アプライド スピントロニクス テクノロジー インコーポレイテッド | 端部領域において磁気状態が安定している磁性書込み線を有するｍｒａｍセル |
| JP4834404B2 (ja) * | 2003-02-05 | 2011-12-14 | アプライド スピントロニクス テクノロジー インコーポレイテッド | 端部領域において磁気状態が安定している磁性書込み線を有するｍｒａｍセル |
| JP2004319587A (ja) * | 2003-04-11 | 2004-11-11 | Sharp Corp | メモリセル、メモリ装置及びメモリセル製造方法 |
| US7002839B2 (en) | 2003-04-23 | 2006-02-21 | Keio University | Magnetic ring unit and magnetic memory device |
| US6903400B2 (en) | 2003-10-06 | 2005-06-07 | Fujitsu Limited | Magnetoresistive memory apparatus |
| JP2009158877A (ja) * | 2007-12-28 | 2009-07-16 | Hitachi Ltd | 磁気メモリセル及びランダムアクセスメモリ |
| US8217477B2 (en) | 2007-12-28 | 2012-07-10 | Hitachi, Ltd. | Magnetic memory cell and magnetic random access memory |
| KR101468745B1 (ko) * | 2007-12-28 | 2014-12-03 | 가부시키가이샤 히타치세이사쿠쇼 | 자기 메모리 셀 및 랜덤 액세스 메모리 |
| JP2014195100A (ja) * | 2008-08-28 | 2014-10-09 | Qualcomm Incorporated | 対称なｓｔｔ−ｍｒａｍビットセルデザイン |
| JP2010080649A (ja) * | 2008-09-25 | 2010-04-08 | Toshiba Corp | 磁気メモリ |
| JP2011109099A (ja) * | 2009-11-17 | 2011-06-02 | Samsung Electronics Co Ltd | 導電構造物を含む半導体装置及びその製造方法 |
| JP2016529739A (ja) * | 2013-09-10 | 2016-09-23 | マイクロン テクノロジー， インク． | 磁性トンネル接合および磁性トンネル接合を形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6552926B2 (en) | 2003-04-22 |
| US20020141231A1 (en) | 2002-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002299584A (ja) | 磁気ランダムアクセスメモリ装置および半導体装置 | |
| TW518597B (en) | MRAM-arrangement | |
| JP6304697B2 (ja) | 磁気メモリ素子および磁気メモリ | |
| JP4570328B2 (ja) | 直列ｍｒａｍ素子 | |
| CN102629659B (zh) | 半导体器件 | |
| US8743595B2 (en) | Size-reduced magnetic memory cell | |
| JP2002299575A (ja) | 半導体記憶装置 | |
| JP2003218328A (ja) | 高集積磁性体メモリ素子及びその駆動方法 | |
| JP2014203931A (ja) | 磁気メモリ、スピン素子およびスピンｍｏｓトランジスタ | |
| US8427864B2 (en) | Semiconductor storage device | |
| JP5483025B2 (ja) | 磁気メモリ素子、磁気メモリ | |
| JP2010225783A (ja) | 半導体記憶装置 | |
| CN112447219B (zh) | 存储器布局结构 | |
| JP2010212661A (ja) | 磁気ランダムアクセスメモリ | |
| JPWO2006095389A1 (ja) | 磁気メモリ装置並びにその読み出し方法及び書き込み方法 | |
| US6424563B2 (en) | MRAM memory cell | |
| JP2010219104A (ja) | 磁気メモリ素子、磁気メモリ、及びその製造方法 | |
| JP2003332535A (ja) | 半導体記憶装置 | |
| JP2002368196A (ja) | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 | |
| JP2002170374A (ja) | 強磁性体不揮発性記憶素子およびその情報再生方法ならびにそれを用いたメモリチップおよび携帯型情報処理装置 | |
| JP2003174149A (ja) | 磁気抵抗記憶素子および磁気ランダムアクセスメモリ装置 | |
| KR101154468B1 (ko) | 고체 메모리 장치와 고체 메모리 셀의 배열 방법 | |
| JP2011155222A (ja) | 磁気ランダムアクセスメモリ | |
| JP2002141481A (ja) | 強磁性体メモリおよびその動作方法 | |
| JP2005116982A (ja) | 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080603 |