JP2002299558A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002299558A JP2002299558A JP2001095148A JP2001095148A JP2002299558A JP 2002299558 A JP2002299558 A JP 2002299558A JP 2001095148 A JP2001095148 A JP 2001095148A JP 2001095148 A JP2001095148 A JP 2001095148A JP 2002299558 A JP2002299558 A JP 2002299558A
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- H10P74/23—
-
- H10P74/203—
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 容量値のばらつきが小さく、電流リークのマ
ージンが大きなＭＩＭキャパシタ素子を有する半導体装
置及びその製造方法を提供する。 【解決手段】 上部電極１７ａとキャパシタ誘電体１６
ａを有する主キャパシタ素子、この主キャパシタ素子の
面積より小さな面積の上部電極１７ｂ〜１７ｅとキャパ
シタ誘電体１６ｂ〜１６ｅを有する従キャパシタ素子と
を下部電極１５ｂを共通電極として電気的に並列に配置
する。
ージンが大きなＭＩＭキャパシタ素子を有する半導体装
置及びその製造方法を提供する。 【解決手段】 上部電極１７ａとキャパシタ誘電体１６
ａを有する主キャパシタ素子、この主キャパシタ素子の
面積より小さな面積の上部電極１７ｂ〜１７ｅとキャパ
シタ誘電体１６ｂ〜１６ｅを有する従キャパシタ素子と
を下部電極１５ｂを共通電極として電気的に並列に配置
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、ＭＩＭ（Ｍｅｔ
ａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタ素
子を搭載した半導体装置及びその製造方法に関するもの
である。
の製造方法に関するものであり、特に、ＭＩＭ（Ｍｅｔ
ａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタ素
子を搭載した半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、Ａ／Ｄコンバータ、Ｄ／Ａコンバ
ータ等のアナログまたはアナログ・デジタルＬＳＩに内
蔵するフィルタ回路や積分回路の精度を向上させるため
に、高精度で電圧依存性のないキャパシタ素子が望まれ
ている。
ータ等のアナログまたはアナログ・デジタルＬＳＩに内
蔵するフィルタ回路や積分回路の精度を向上させるため
に、高精度で電圧依存性のないキャパシタ素子が望まれ
ている。
【０００３】図５は、従来のＭＩＭキャパシタ素子を搭
載した半導体装置の製造工程を示す断面図であり、特開
２０００−１３３７０８号公報に開示されたものであ
る。図において、１はゲート電極、２はゲート酸化膜、
３はＢＰＳＧ膜、４は第１層目金属配線用膜、４１は第
１層目金属配線、４２は下部電極、５はキャパシタ絶縁
膜となるシリコン窒化膜、５１はキャパシタ誘電体、６
はアルミニウム膜、６１は上部電極、７はレジスト、８
はＰＥ−ＴＥＯＳ膜、９はアルミニウム膜からなる第２
層目金属配線、１０は半導体基板、１１はロコス酸化
膜、１２はコンタクトホールに埋設されたプラグ、１３
はヴィアホール内に埋設されたタングステンからなるプ
ラグである。
載した半導体装置の製造工程を示す断面図であり、特開
２０００−１３３７０８号公報に開示されたものであ
る。図において、１はゲート電極、２はゲート酸化膜、
３はＢＰＳＧ膜、４は第１層目金属配線用膜、４１は第
１層目金属配線、４２は下部電極、５はキャパシタ絶縁
膜となるシリコン窒化膜、５１はキャパシタ誘電体、６
はアルミニウム膜、６１は上部電極、７はレジスト、８
はＰＥ−ＴＥＯＳ膜、９はアルミニウム膜からなる第２
層目金属配線、１０は半導体基板、１１はロコス酸化
膜、１２はコンタクトホールに埋設されたプラグ、１３
はヴィアホール内に埋設されたタングステンからなるプ
ラグである。
【０００４】図５（ａ）に示したように、まず、半導体
基板１０に、ゲート電極１、ゲート酸化膜２、ロコス酸
化膜１１によって素子構成し、ＢＰＳＧ膜３で埋設しプ
ラグ１２を設け、プラグ１２が設けられたＢＰＳＧ膜３
上に、第１層目金属配線用膜４、膜厚２０ｎｍ程度のシ
リコン窒化膜５、スパッタ法によりキャパシタ上部電極
用アルミニウム膜６を順次成膜する。
基板１０に、ゲート電極１、ゲート酸化膜２、ロコス酸
化膜１１によって素子構成し、ＢＰＳＧ膜３で埋設しプ
ラグ１２を設け、プラグ１２が設けられたＢＰＳＧ膜３
上に、第１層目金属配線用膜４、膜厚２０ｎｍ程度のシ
リコン窒化膜５、スパッタ法によりキャパシタ上部電極
用アルミニウム膜６を順次成膜する。
【０００５】次に、図５（ｂ）に示したように、ドライ
エッチングにより、第１層目金属配線用膜４、シリコン
窒化膜５、キャパシタ上部電極用アルミニウム膜６をパ
タ−ニングして、下部電極４２、キャパシタ誘電体５
１、上部電極６１、第１層目金属配線４１を形成する。
エッチングにより、第１層目金属配線用膜４、シリコン
窒化膜５、キャパシタ上部電極用アルミニウム膜６をパ
タ−ニングして、下部電極４２、キャパシタ誘電体５
１、上部電極６１、第１層目金属配線４１を形成する。
【０００６】次に、図５（ｃ）に示したように、キャパ
シタ領域をレジスト７で被覆し、キャパシタ領域以外の
パターンの上部電極用アルミニウム膜６とシリコン窒化
膜５を除去する。
シタ領域をレジスト７で被覆し、キャパシタ領域以外の
パターンの上部電極用アルミニウム膜６とシリコン窒化
膜５を除去する。
【０００７】次に、図５（ｄ）に示したように、膜厚２
５００ｎｍ程度のＰＥ−ＴＥＯＳ膜８を成膜し、成膜し
たＰＥ−ＴＥＯＳ膜８をＣＭＰ法によって５００ｎｍ程
度研磨し、上部電極６１上部にドライエッチングにより
ヴィアホールを開口し、ヴィアホール内にプラグ１３を
埋設し、さらに、アルミニウム膜を成膜した後、この成
膜したアルミニウム膜をパターニングして第２層目金属
配線９を形成する。
５００ｎｍ程度のＰＥ−ＴＥＯＳ膜８を成膜し、成膜し
たＰＥ−ＴＥＯＳ膜８をＣＭＰ法によって５００ｎｍ程
度研磨し、上部電極６１上部にドライエッチングにより
ヴィアホールを開口し、ヴィアホール内にプラグ１３を
埋設し、さらに、アルミニウム膜を成膜した後、この成
膜したアルミニウム膜をパターニングして第２層目金属
配線９を形成する。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
装置に搭載した容量素子では、誘電体となるシリコン窒
化膜の膜厚のばらつきによって、キャパシタ素子の容量
値がばらつき、所望の性能が得られないという問題があ
った。
装置に搭載した容量素子では、誘電体となるシリコン窒
化膜の膜厚のばらつきによって、キャパシタ素子の容量
値がばらつき、所望の性能が得られないという問題があ
った。
【０００９】また、キャパシタ素子の上部電極と下部電
極との間の沿面距離が短いため、キャパシタ素子のリー
クに対するマージンが小さいという問題があった。
極との間の沿面距離が短いため、キャパシタ素子のリー
クに対するマージンが小さいという問題があった。
【００１０】本発明は上記のような問題を解決するため
になされたものであり、容量値のばらつきが小さく、電
流リークのマージンが大きなＭＩＭキャパシタ素子を有
する半導体装置及びその製造方法を提供するものであ
る。
になされたものであり、容量値のばらつきが小さく、電
流リークのマージンが大きなＭＩＭキャパシタ素子を有
する半導体装置及びその製造方法を提供するものであ
る。
【００１１】
【課題を解決するための手段】本発明に係る第１の半導
体装置は、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置にお
いて、上記キャパシタ素子が主キャパシタ素子と該主キ
ャパシタ素子の面積より小さな面積の複数個の従キャパ
シタ素子からなり、上記主キャパシタ素子及び複数個の
従キャパシタ素子が電気的に並列に配置されるととも
に、層間絶縁膜に埋設されたものである。
体装置は、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置にお
いて、上記キャパシタ素子が主キャパシタ素子と該主キ
ャパシタ素子の面積より小さな面積の複数個の従キャパ
シタ素子からなり、上記主キャパシタ素子及び複数個の
従キャパシタ素子が電気的に並列に配置されるととも
に、層間絶縁膜に埋設されたものである。
【００１２】本発明に係る第２の半導体装置は、上記第
１の半導体装置において、上記主キャパシタ素子及び複
数個の従キャパシタ素子の下部電極は、それぞれの下部
電極に対応して層間絶縁膜に設けられたコンタクトホー
ルに凹形状に形成され、各凹形状に形成された下部電極
上に凹形状のキャパシタ誘電体が形成されているもので
ある。
１の半導体装置において、上記主キャパシタ素子及び複
数個の従キャパシタ素子の下部電極は、それぞれの下部
電極に対応して層間絶縁膜に設けられたコンタクトホー
ルに凹形状に形成され、各凹形状に形成された下部電極
上に凹形状のキャパシタ誘電体が形成されているもので
ある。
【００１３】本発明に係る第３の半導体装置は、上部電
極と下部電極との面間にキャパシタ誘電体を有するキャ
パシタ素子を搭載した半導体装置において、上記上部電
極の径が、上記キャパシタ誘電体の膜厚に応じて上記キ
ャパシタ誘電体の径より小さく調整されているものであ
る。
極と下部電極との面間にキャパシタ誘電体を有するキャ
パシタ素子を搭載した半導体装置において、上記上部電
極の径が、上記キャパシタ誘電体の膜厚に応じて上記キ
ャパシタ誘電体の径より小さく調整されているものであ
る。
【００１４】本発明に係る第１の半導体装置の製造方法
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜する工程、該キャパシタ誘電体膜上
に第２層目の金属膜を成膜する工程、該第２層目の金属
膜と上記キャパシタ誘電体膜とをエッチングして、主キ
ャパシタ素子と、該主キャパシタ素子の面積より小さい
面積を有する複数個の従キャパシタ素子とを形成する工
程、上記主キャパシタ素子及び従キャパシタ素子を埋め
込む層間絶縁膜を堆積する工程、該層間絶縁膜に上記主
キャパシタ素子の上部電極及び従キャパシタ素子の上部
電極それぞれに連通するコンタクトホールを形成し、該
コンタクトホール内を埋める金属からなるプラグを設け
る工程、上記層間絶縁膜及びプラグ上に第３層目の金属
膜を成膜する工程、該第３層目の金属膜をエッチングし
て、上記プラグ間を電気的に接続する第３層目の金属配
線を形成する工程を備えたものである。
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜する工程、該キャパシタ誘電体膜上
に第２層目の金属膜を成膜する工程、該第２層目の金属
膜と上記キャパシタ誘電体膜とをエッチングして、主キ
ャパシタ素子と、該主キャパシタ素子の面積より小さい
面積を有する複数個の従キャパシタ素子とを形成する工
程、上記主キャパシタ素子及び従キャパシタ素子を埋め
込む層間絶縁膜を堆積する工程、該層間絶縁膜に上記主
キャパシタ素子の上部電極及び従キャパシタ素子の上部
電極それぞれに連通するコンタクトホールを形成し、該
コンタクトホール内を埋める金属からなるプラグを設け
る工程、上記層間絶縁膜及びプラグ上に第３層目の金属
膜を成膜する工程、該第３層目の金属膜をエッチングし
て、上記プラグ間を電気的に接続する第３層目の金属配
線を形成する工程を備えたものである。
【００１５】本発明に係る第２の半導体装置の製造方法
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜し、該キャパシタ誘電体膜の膜厚を
測定する工程、該キャパシタ誘電体膜上に第２層目の金
属膜を成膜する工程、該第２層目の金属膜を上記キャパ
シタ誘電体膜の膜厚に応じてエッチング量を変え、等方
性のドライエッチングをして上記上部電極を形成し、上
記キャパシタ誘電体膜を異方性のドライエッチングをし
て上記キャパシタ誘電体を形成して、上記キャパシタ素
子を形成する工程、該形成したキャパシタ素子を埋め込
む層間絶縁膜を堆積する工程、該層間絶縁膜に、上記上
部電極に連通するコンタクトホールを形成し、該コンタ
クトホール内を埋める金属からなるプラグを設ける工
程、上記層間絶縁膜及びプラグ上に第３層目の金属膜を
成膜する工程、該第３層目の金属膜をエッチングして、
上記プラグを介して上記上部電極と電気的に接続される
第３層目の金属配線を形成する工程を備えたものであ
る。
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜し、該キャパシタ誘電体膜の膜厚を
測定する工程、該キャパシタ誘電体膜上に第２層目の金
属膜を成膜する工程、該第２層目の金属膜を上記キャパ
シタ誘電体膜の膜厚に応じてエッチング量を変え、等方
性のドライエッチングをして上記上部電極を形成し、上
記キャパシタ誘電体膜を異方性のドライエッチングをし
て上記キャパシタ誘電体を形成して、上記キャパシタ素
子を形成する工程、該形成したキャパシタ素子を埋め込
む層間絶縁膜を堆積する工程、該層間絶縁膜に、上記上
部電極に連通するコンタクトホールを形成し、該コンタ
クトホール内を埋める金属からなるプラグを設ける工
程、上記層間絶縁膜及びプラグ上に第３層目の金属膜を
成膜する工程、該第３層目の金属膜をエッチングして、
上記プラグを介して上記上部電極と電気的に接続される
第３層目の金属配線を形成する工程を備えたものであ
る。
【００１６】本発明に係る第３の半導体装置の製造方法
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜をエッチン
グして、上記下部電極と電気的に接続させるためのパッ
ドを形成する工程、該パッドを埋める第１の層間絶縁膜
を堆積する工程、該第１の層間絶縁膜に、上記パッドに
連通する第１のコンタクトホール及び該第１のコンタク
トホールより開口面積が小さい複数個の第２のコンタク
トホールを形成し、該第１のコンタクトホール及び第２
のコンタクトホールの内壁と接する凹形状の金属からな
る上記下部電極を設ける工程、該下部電極それぞれの上
に凹形状のキャパシタ誘電体を形成する工程、該キャパ
シタ誘電体及び上記第１の層間絶縁膜上に第２層目の金
属膜を成膜する工程、該第２層目の金属膜をエッチング
して、上記キャパシタ誘電体に接する上部電極を形成し
て上記キャパシタ素子を形成する工程、該キャパシタ素
子を埋める第２の層間絶縁膜を堆積する工程、該第２の
層間絶縁膜に上記上部電極に連通する第３のコンタクト
ホールを形成し、該第３のコンタクトホールを埋める金
属からなるプラグを設ける工程、上記第２の層間絶縁膜
上に第３層目の金属膜を成膜する工程、該第３層目の金
属膜をエッチングして、上記プラグ間を接続する第３層
目の配線を形成する工程を備えたものである。
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜をエッチン
グして、上記下部電極と電気的に接続させるためのパッ
ドを形成する工程、該パッドを埋める第１の層間絶縁膜
を堆積する工程、該第１の層間絶縁膜に、上記パッドに
連通する第１のコンタクトホール及び該第１のコンタク
トホールより開口面積が小さい複数個の第２のコンタク
トホールを形成し、該第１のコンタクトホール及び第２
のコンタクトホールの内壁と接する凹形状の金属からな
る上記下部電極を設ける工程、該下部電極それぞれの上
に凹形状のキャパシタ誘電体を形成する工程、該キャパ
シタ誘電体及び上記第１の層間絶縁膜上に第２層目の金
属膜を成膜する工程、該第２層目の金属膜をエッチング
して、上記キャパシタ誘電体に接する上部電極を形成し
て上記キャパシタ素子を形成する工程、該キャパシタ素
子を埋める第２の層間絶縁膜を堆積する工程、該第２の
層間絶縁膜に上記上部電極に連通する第３のコンタクト
ホールを形成し、該第３のコンタクトホールを埋める金
属からなるプラグを設ける工程、上記第２の層間絶縁膜
上に第３層目の金属膜を成膜する工程、該第３層目の金
属膜をエッチングして、上記プラグ間を接続する第３層
目の配線を形成する工程を備えたものである。
【００１７】本発明に係る第４の半導体装置の製造方法
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜する工程、該キャパシタ誘電体膜上
に第２層目の金属膜を成膜する工程、該第２層目の金属
膜と上記キャパシタ誘電体膜とをエッチングして、主キ
ャパシタ素子と、該主キャパシタ素子の面積より小さい
面積を有する複数個の従キャパシタ素子とを形成する工
程、上記第１層目の金属膜をエッチングして第１層目の
金属配線と、上記主キャパシタ素子及び従キャパシタ素
子に共通する下部電極とを形成する工程、上記第１層目
の金属配線と、上記主キャパシタ素子及び従キャパシタ
素子を埋め込む層間絶縁膜を堆積する工程、該層間絶縁
膜に、上記第１層目の金属配線に連通する第１のコンタ
クトホールと、上記主キャパシタ素子及び従キャパシタ
素子の上部電極に連通する第２のコンタクトホールとを
形成し、上記第１のコンタクトホール内を埋める金属か
らなる第１のプラグ及び上記第２のコンタクトホール内
部を埋める金属からなる第２のプラグを設ける工程、上
記層間絶縁膜、第１のプラグ及び第２のプラグ上に第３
層目の金属膜を成膜する工程、第３層目の金属膜をエッ
チングして、上記第１のプラグを介して上記第１層目の
金属配線と電気的に接続される第３層目の金属配線及び
上記第２のプラグ間を電気的に接続する第３層目の金属
配線を形成する工程を備えたものである。
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜する工程、該キャパシタ誘電体膜上
に第２層目の金属膜を成膜する工程、該第２層目の金属
膜と上記キャパシタ誘電体膜とをエッチングして、主キ
ャパシタ素子と、該主キャパシタ素子の面積より小さい
面積を有する複数個の従キャパシタ素子とを形成する工
程、上記第１層目の金属膜をエッチングして第１層目の
金属配線と、上記主キャパシタ素子及び従キャパシタ素
子に共通する下部電極とを形成する工程、上記第１層目
の金属配線と、上記主キャパシタ素子及び従キャパシタ
素子を埋め込む層間絶縁膜を堆積する工程、該層間絶縁
膜に、上記第１層目の金属配線に連通する第１のコンタ
クトホールと、上記主キャパシタ素子及び従キャパシタ
素子の上部電極に連通する第２のコンタクトホールとを
形成し、上記第１のコンタクトホール内を埋める金属か
らなる第１のプラグ及び上記第２のコンタクトホール内
部を埋める金属からなる第２のプラグを設ける工程、上
記層間絶縁膜、第１のプラグ及び第２のプラグ上に第３
層目の金属膜を成膜する工程、第３層目の金属膜をエッ
チングして、上記第１のプラグを介して上記第１層目の
金属配線と電気的に接続される第３層目の金属配線及び
上記第２のプラグ間を電気的に接続する第３層目の金属
配線を形成する工程を備えたものである。
【００１８】本発明に係る第５の半導体装置の製造方法
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜し、該キャパシタ誘電体膜の膜厚を
測定する工程、該キャパシタ誘電体膜上に第２層目の金
属膜を成膜する工程、等方性のドライエッチングによ
り、上記第２層目の金属膜を上記キャパシタ誘電体膜の
膜厚に応じてエッチング量を変えてエッチングして上記
上部電極を形成し、異方性のドライエッチングにより、
上記キャパシタ誘電体膜をエッチングして上記キャパシ
タ誘電体を形成して上記キャパシタ素子を形成する工
程、上記第１層目の金属膜をエッチングして上記第１層
目の金属配線を形成し、上記キャパシタ素子の下部電極
を整形する工程、上記第１層目の金属配線と、上記キャ
パシタ素子を埋め込む層間絶縁膜を堆積する工程、該層
間絶縁膜に、上記第１層目の金属配線に連通する第１の
コンタクトホールと、上記キャパシタ素子の上部電極に
連通する第２のコンタクトホールとを形成し、上記第１
のコンタクトホール内を埋める金属からなる第１のプラ
グ及び上記第２のコンタクトホール内部を埋める金属か
らなる第２のプラグを設ける工程、上記層間絶縁膜、第
１のプラグ及び第２のプラグ上に第３層目の金属膜を成
膜する工程、該第３層目の金属膜をエッチングして、上
記第１のプラグを介して上記第１層目の金属配線と電気
的に接続される第３層目の金属配線及び上記第２のプラ
グ間を介して上記下部電極と電気的に接続される第３層
目の配線を形成する工程を備えたものである。
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜し、該キャパシタ誘電体膜の膜厚を
測定する工程、該キャパシタ誘電体膜上に第２層目の金
属膜を成膜する工程、等方性のドライエッチングによ
り、上記第２層目の金属膜を上記キャパシタ誘電体膜の
膜厚に応じてエッチング量を変えてエッチングして上記
上部電極を形成し、異方性のドライエッチングにより、
上記キャパシタ誘電体膜をエッチングして上記キャパシ
タ誘電体を形成して上記キャパシタ素子を形成する工
程、上記第１層目の金属膜をエッチングして上記第１層
目の金属配線を形成し、上記キャパシタ素子の下部電極
を整形する工程、上記第１層目の金属配線と、上記キャ
パシタ素子を埋め込む層間絶縁膜を堆積する工程、該層
間絶縁膜に、上記第１層目の金属配線に連通する第１の
コンタクトホールと、上記キャパシタ素子の上部電極に
連通する第２のコンタクトホールとを形成し、上記第１
のコンタクトホール内を埋める金属からなる第１のプラ
グ及び上記第２のコンタクトホール内部を埋める金属か
らなる第２のプラグを設ける工程、上記層間絶縁膜、第
１のプラグ及び第２のプラグ上に第３層目の金属膜を成
膜する工程、該第３層目の金属膜をエッチングして、上
記第１のプラグを介して上記第１層目の金属配線と電気
的に接続される第３層目の金属配線及び上記第２のプラ
グ間を介して上記下部電極と電気的に接続される第３層
目の配線を形成する工程を備えたものである。
【００１９】本発明に係る第６の半導体装置の製造方法
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜をエッチン
グして第１層目の金属配線及びキャパシタ素子の下部電
極と電気的に接続させるためのパッドを形成する工程、
該第１層目の金属配線及びパッドを埋める第１の層間絶
縁膜を堆積する工程、該第１の層間絶縁膜に、上記第１
層目の金属配線に連通する第１のコンタクトホールと、
上記パッドに連通する第２のコンタクトホール及び該第
２のコンタクトホールの開口面積より小さな開口面積の
複数の第３のコンタクトホールとを形成し、上記第１の
コンタクトホール内を埋める金属からなる第１のプラグ
及び上記第２のコンタクトホール及び第３のコンタクト
ホール内壁と接する凹形状の金属からなる上記キャパシ
タ素子の下部電極を設ける工程、該下部電極それぞれの
上に凹形状のキャパシタ誘電体を形成する工程、該キャ
パシタ誘電体及び上記第１の層間絶縁膜上に第２層目の
金属膜を成膜する工程、該第２層目の金属膜をエッチン
グして、第２層目の金属配線及び上記キャパシタ誘電体
に接する上部電極を形成して上記キャパシタ素子を形成
する工程、上記第２層目の金属配線及び上記キャパシタ
素子を埋める第２の層間絶縁膜を堆積する工程、該第２
の層間絶縁膜に、上記第２層目の金属配線に連通する第
４のコンタクトホールと、上記上部電極に連通する第５
のコンタクトホールとを形成し、上記第４のコンタクト
ホールを埋める金属からなる第２のプラグ及び第５のコ
ンタクトホールを埋める金属からなる第３のプラグを設
ける工程、上記第２の層間絶縁膜、第２のプラグ及び第
３のプラグ上に第３層目の金属膜を成膜する工程、該第
３層目の金属膜をエッチングして、上記第２のプラグを
介して上記第２層目の金属配線と電気的に接続される第
３層目の金属配線及び上記第３のプラグ間を電気的に接
続する第３層目の金属配線を形成する工程を備えたもの
である。
は、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置の製造方法
において、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜をエッチン
グして第１層目の金属配線及びキャパシタ素子の下部電
極と電気的に接続させるためのパッドを形成する工程、
該第１層目の金属配線及びパッドを埋める第１の層間絶
縁膜を堆積する工程、該第１の層間絶縁膜に、上記第１
層目の金属配線に連通する第１のコンタクトホールと、
上記パッドに連通する第２のコンタクトホール及び該第
２のコンタクトホールの開口面積より小さな開口面積の
複数の第３のコンタクトホールとを形成し、上記第１の
コンタクトホール内を埋める金属からなる第１のプラグ
及び上記第２のコンタクトホール及び第３のコンタクト
ホール内壁と接する凹形状の金属からなる上記キャパシ
タ素子の下部電極を設ける工程、該下部電極それぞれの
上に凹形状のキャパシタ誘電体を形成する工程、該キャ
パシタ誘電体及び上記第１の層間絶縁膜上に第２層目の
金属膜を成膜する工程、該第２層目の金属膜をエッチン
グして、第２層目の金属配線及び上記キャパシタ誘電体
に接する上部電極を形成して上記キャパシタ素子を形成
する工程、上記第２層目の金属配線及び上記キャパシタ
素子を埋める第２の層間絶縁膜を堆積する工程、該第２
の層間絶縁膜に、上記第２層目の金属配線に連通する第
４のコンタクトホールと、上記上部電極に連通する第５
のコンタクトホールとを形成し、上記第４のコンタクト
ホールを埋める金属からなる第２のプラグ及び第５のコ
ンタクトホールを埋める金属からなる第３のプラグを設
ける工程、上記第２の層間絶縁膜、第２のプラグ及び第
３のプラグ上に第３層目の金属膜を成膜する工程、該第
３層目の金属膜をエッチングして、上記第２のプラグを
介して上記第２層目の金属配線と電気的に接続される第
３層目の金属配線及び上記第３のプラグ間を電気的に接
続する第３層目の金属配線を形成する工程を備えたもの
である。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。 実施の形態１．図１及び図２は、本発明に係る半導体装
置の製造方法における実施の形態１を示し、図１は断面
図、図２は上面図である。同図において、１４は、図示
していない半導体基板（素子が形成されている）上に成
膜されたプラズマＴＥＯＳ等からなる層間絶縁膜、１５
は第１層目の金属膜、１５ａは第１層目の金属配線、１
５ｂは下部電極、１６はシリコン窒化膜からなるキャパ
シタ誘電体膜、１６ａ〜１６ｅはキャパシタ誘電体、１
７は第２層目の金属膜、１７ａ〜１７ｅは上部電極、１
８はプラズマ酸化膜等からなる層間絶縁膜、１９ａおよ
び１９ｂはコンタクトホール、２０ａおよび２０ｂはタ
ングステン等からなるプラグ、２１は第３層目の金属
膜、２１ａおよび２１ｂは第３層目の金属配線である。
基づいて説明する。 実施の形態１．図１及び図２は、本発明に係る半導体装
置の製造方法における実施の形態１を示し、図１は断面
図、図２は上面図である。同図において、１４は、図示
していない半導体基板（素子が形成されている）上に成
膜されたプラズマＴＥＯＳ等からなる層間絶縁膜、１５
は第１層目の金属膜、１５ａは第１層目の金属配線、１
５ｂは下部電極、１６はシリコン窒化膜からなるキャパ
シタ誘電体膜、１６ａ〜１６ｅはキャパシタ誘電体、１
７は第２層目の金属膜、１７ａ〜１７ｅは上部電極、１
８はプラズマ酸化膜等からなる層間絶縁膜、１９ａおよ
び１９ｂはコンタクトホール、２０ａおよび２０ｂはタ
ングステン等からなるプラグ、２１は第３層目の金属
膜、２１ａおよび２１ｂは第３層目の金属配線である。
【００２１】本実施の形態においては、図１（ｆ）に示
したように、下部電極１５ｂ、キャパシタ誘電体１６ａ
及び上部電極１７ａからなる主キャパシタ素子と、キャ
パシタ誘電体１６ｂ〜１６ｅ及び上部電極１７ｂ〜１７
ｅからなり上記主キャパシタ素子の面積より小さな面積
を有する複数個の従キャパシタとからなり、上記主キャ
パシタ素子及び複数の従キャパシタ素子は、下部電極１
５ｂを共通の下部電極として、電気的に並列に配置され
ている。
したように、下部電極１５ｂ、キャパシタ誘電体１６ａ
及び上部電極１７ａからなる主キャパシタ素子と、キャ
パシタ誘電体１６ｂ〜１６ｅ及び上部電極１７ｂ〜１７
ｅからなり上記主キャパシタ素子の面積より小さな面積
を有する複数個の従キャパシタとからなり、上記主キャ
パシタ素子及び複数の従キャパシタ素子は、下部電極１
５ｂを共通の下部電極として、電気的に並列に配置され
ている。
【００２２】以下に、図１及び図２に従って本実施の形
態における半導体装置の製造方法を説明する。まず、図
１（ａ）に示したように、層間絶縁膜１４上に第１層目
の金属膜１５、キャパシタ誘電体膜１６、第２層目の金
属膜１７を順次成膜する。
態における半導体装置の製造方法を説明する。まず、図
１（ａ）に示したように、層間絶縁膜１４上に第１層目
の金属膜１５、キャパシタ誘電体膜１６、第２層目の金
属膜１７を順次成膜する。
【００２３】第１層目の金属膜１５は積層構造であり、
順次、膜厚５０ｎｍのＴｉＮ、膜厚４００ｎｍのＡｌＣ
ｕ、膜厚５０ｎｍのＴｉＮをスパッタ法により成膜す
る。また、キャパシタ誘電体膜１６は、膜厚５０ｎｍの
ｐ−ＳｉＯＮであり、スパッタ法により成膜し、成膜
後、膜厚を正確に測定し、５０ｎｍからのズレ量を把握
しておく。また、第２層目の金属膜１７は積層構造であ
り、順次、膜厚１００ｎｍのＡｌＣｕ、膜厚５０ｎｍの
ＴｉＮをスパッタ法により成膜する。
順次、膜厚５０ｎｍのＴｉＮ、膜厚４００ｎｍのＡｌＣ
ｕ、膜厚５０ｎｍのＴｉＮをスパッタ法により成膜す
る。また、キャパシタ誘電体膜１６は、膜厚５０ｎｍの
ｐ−ＳｉＯＮであり、スパッタ法により成膜し、成膜
後、膜厚を正確に測定し、５０ｎｍからのズレ量を把握
しておく。また、第２層目の金属膜１７は積層構造であ
り、順次、膜厚１００ｎｍのＡｌＣｕ、膜厚５０ｎｍの
ＴｉＮをスパッタ法により成膜する。
【００２４】次に、第２層目の金属膜１７上にフォトレ
ジスト膜を成膜し、パターニングして、このパターニン
グしたフォトレジスト膜をマスクとして、図１（ｂ）に
示すように、ドライエッチングによりＭＩＭ構造の上部
電極１７ａ〜１７ｅ及びＭＩＭ構造のキャパシタ誘電体
１６ａ〜１６ｅを形成し、その後、フォトレジストを除
去する。
ジスト膜を成膜し、パターニングして、このパターニン
グしたフォトレジスト膜をマスクとして、図１（ｂ）に
示すように、ドライエッチングによりＭＩＭ構造の上部
電極１７ａ〜１７ｅ及びＭＩＭ構造のキャパシタ誘電体
１６ａ〜１６ｅを形成し、その後、フォトレジストを除
去する。
【００２５】第２層目の金属膜１７のドライエッチング
には、Ｃｌ２ガスにＣＨＦ３を添加した混合ガスを用
い、異方性のエッチングを行い、キャパシタ誘電体膜１
６上でエッチングをストップさせた後、ガスをＣＦ４と
Ｏ２の混合ガスに切り替えてキャパシタ誘電体膜１６の
異方性エッチングを行う。
には、Ｃｌ２ガスにＣＨＦ３を添加した混合ガスを用
い、異方性のエッチングを行い、キャパシタ誘電体膜１
６上でエッチングをストップさせた後、ガスをＣＦ４と
Ｏ２の混合ガスに切り替えてキャパシタ誘電体膜１６の
異方性エッチングを行う。
【００２６】上部電極１７ａ〜１７ｅ及びキャパシタ誘
電体１６ａ〜１６ｅは、大きい面積の上部電極１７ａ及
びキャパシタ誘電体１６ａからなる主キャパシタ素子
と、小さい面積の上部電極１７ｂ〜１７ｅ及びキャパシ
タ誘電体１６ｂ〜１６ｅからなる従キャパシタ素子にパ
ターニングされている。
電体１６ａ〜１６ｅは、大きい面積の上部電極１７ａ及
びキャパシタ誘電体１６ａからなる主キャパシタ素子
と、小さい面積の上部電極１７ｂ〜１７ｅ及びキャパシ
タ誘電体１６ｂ〜１６ｅからなる従キャパシタ素子にパ
ターニングされている。
【００２７】次に、第１層目の金属膜１７及び上部電極
１７ａ〜１７ｅ上にフォトレジスト膜を成膜し、パター
ニングして、このパターニングしたフォトレジスト膜を
マスクとしてドライエッチングを行い、図１（ｃ）に示
すように、第１層目の金属配線１５ａ及び主キャパシタ
素子と従キャパシタ素子に共通の下部電極１５ｂを形成
し、その後フォトレジストを除去する。ドライエッチン
グにはＣｌ２ガスとＢＣｌ３の混合ガスを用い、異方性
エッチングを行う。
１７ａ〜１７ｅ上にフォトレジスト膜を成膜し、パター
ニングして、このパターニングしたフォトレジスト膜を
マスクとしてドライエッチングを行い、図１（ｃ）に示
すように、第１層目の金属配線１５ａ及び主キャパシタ
素子と従キャパシタ素子に共通の下部電極１５ｂを形成
し、その後フォトレジストを除去する。ドライエッチン
グにはＣｌ２ガスとＢＣｌ３の混合ガスを用い、異方性
エッチングを行う。
【００２８】次に、図１（ｄ）に示すように、プラズマ
酸化膜等により層間絶縁膜１８を堆積し、ＣＭＰにより
層間絶縁膜１８を平坦化した後、写真製版とドライエッ
チングによって層間絶縁膜１８に第１層目の金属配線１
５ａと第３層目の金属配線２１ａとを接続するコンタク
トホール１９ａと、上部電極１７ａ〜１７ｅに第３層目
の金属配線２１ｂ（図１（ｅ）参照）とを接続するため
のコンタクトホール１９ｂとを形成する。この後、Ｗを
堆積し、ＣＭＰを行いコンタクトホール１９ａ，１９ｂ
内にプラグ２０ａ，２０ｂを形成する。
酸化膜等により層間絶縁膜１８を堆積し、ＣＭＰにより
層間絶縁膜１８を平坦化した後、写真製版とドライエッ
チングによって層間絶縁膜１８に第１層目の金属配線１
５ａと第３層目の金属配線２１ａとを接続するコンタク
トホール１９ａと、上部電極１７ａ〜１７ｅに第３層目
の金属配線２１ｂ（図１（ｅ）参照）とを接続するため
のコンタクトホール１９ｂとを形成する。この後、Ｗを
堆積し、ＣＭＰを行いコンタクトホール１９ａ，１９ｂ
内にプラグ２０ａ，２０ｂを形成する。
【００２９】次に、図１（ｅ）に示すように、層間絶縁
膜１８及びプラグ２０ａ，２０ｂ上に第３層目の金属配
線膜２１を成膜し、フォトレジストをマスクとしてドラ
イエッチングを行い、図１（ｆ）に示すように、第３層
目の金属配線２１ａ，２１ｂを形成する。
膜１８及びプラグ２０ａ，２０ｂ上に第３層目の金属配
線膜２１を成膜し、フォトレジストをマスクとしてドラ
イエッチングを行い、図１（ｆ）に示すように、第３層
目の金属配線２１ａ，２１ｂを形成する。
【００３０】図２は、図１（ｆ）の上面図である。同図
に示したように、小さい面積の上部電極１７ｂ〜１７ｅ
はプラグ２０ｂを介して第３層目の金属配線２１ｂに接
続され、大きい面積の上部電極１７ａはプラグ２０ａを
介して第３層目の金属配線２１ｂに接続されている。
に示したように、小さい面積の上部電極１７ｂ〜１７ｅ
はプラグ２０ｂを介して第３層目の金属配線２１ｂに接
続され、大きい面積の上部電極１７ａはプラグ２０ａを
介して第３層目の金属配線２１ｂに接続されている。
【００３１】図２において、必要とする容量を得るため
に、キャパシタ誘電体膜１６の膜厚が５０ｎｍ、上部電
極の面積が１００μｍ２必要な場合を例として考える。
に、キャパシタ誘電体膜１６の膜厚が５０ｎｍ、上部電
極の面積が１００μｍ２必要な場合を例として考える。
【００３２】大きい面積の上部電極の面積が９０μ
ｍ２、小さい面積の上部電極１７ｂ〜１７ｅの面積が５
μｍ２に形成され、キャパシタ誘電体膜１６の膜厚が目
標値通り５０ｎｍで成膜された場合には、図２（ｂ）に
示したように、第３層目の金属配線２１ｂの一部をレー
ザブロー等により切断して小さい面積の上部電極１７ｄ
と１７ｅを大きい面積の上部電極１７ａから電気的に切
り離す。
ｍ２、小さい面積の上部電極１７ｂ〜１７ｅの面積が５
μｍ２に形成され、キャパシタ誘電体膜１６の膜厚が目
標値通り５０ｎｍで成膜された場合には、図２（ｂ）に
示したように、第３層目の金属配線２１ｂの一部をレー
ザブロー等により切断して小さい面積の上部電極１７ｄ
と１７ｅを大きい面積の上部電極１７ａから電気的に切
り離す。
【００３３】また、キャパシタ誘電体膜１６の膜厚が目
標値から５％ずれて４７．５ｎｍで成膜された場合に
は、図２（ｃ）に示したように、第３層目の金属配線２
１ｂの一部をレーザブロー等により切断して小さい面積
の上部電極１７ｃ，１７ｄ，１７ｅを大きい面積の上部
電極１７ａから電気的に切り離す。
標値から５％ずれて４７．５ｎｍで成膜された場合に
は、図２（ｃ）に示したように、第３層目の金属配線２
１ｂの一部をレーザブロー等により切断して小さい面積
の上部電極１７ｃ，１７ｄ，１７ｅを大きい面積の上部
電極１７ａから電気的に切り離す。
【００３４】本実施の形態によれば、大きい面積の上部
電極１７ａを有する主キャパシタ素子に複数個の小さい
面積の上部電極１７ｂ〜１７ｅを有する従キャパシタ素
子を第３層目の金属配線２１ｂを介して接続し、小さい
面積の上部電極１７ｂ〜１７ｅからなる従キャパシタ素
子を任意に電気的に切り離せるようにして、キャパシタ
誘電体膜１６の膜厚のばらつきによって生じる容量のば
らつきを補正し、常に所望の容量に近い容量素子を有す
る半導体装置を得ることができる。
電極１７ａを有する主キャパシタ素子に複数個の小さい
面積の上部電極１７ｂ〜１７ｅを有する従キャパシタ素
子を第３層目の金属配線２１ｂを介して接続し、小さい
面積の上部電極１７ｂ〜１７ｅからなる従キャパシタ素
子を任意に電気的に切り離せるようにして、キャパシタ
誘電体膜１６の膜厚のばらつきによって生じる容量のば
らつきを補正し、常に所望の容量に近い容量素子を有す
る半導体装置を得ることができる。
【００３５】なお、本実施の形態では、第３層目の金属
配線２１ｂの一部をレーザブロー等により切断して小さ
い面積の上部電極１７ｂ〜１７ｅを大きい面積の上部電
極１７ａから電気的に切り離すようにしたが、数種類の
第３層目の金属配線２１ｂ用マスクを用意して、必要な
小さい面積の上部電極１７ｂ〜１７ｅのみに第３層目の
金属配線２１ｂを形成して大きい面積の上部電極１７ａ
と電気的に接続するようにしてもよく、また、数種類の
コンタクトホール１９ｂ用マスクを用意して、小さい面
積の上部電極１７ｂ〜１７ｅの中の必要なもののみに第
３層目の金属配線２１ｂを接続するコンタクトホール１
９ｂを形成するようにしてもよい。
配線２１ｂの一部をレーザブロー等により切断して小さ
い面積の上部電極１７ｂ〜１７ｅを大きい面積の上部電
極１７ａから電気的に切り離すようにしたが、数種類の
第３層目の金属配線２１ｂ用マスクを用意して、必要な
小さい面積の上部電極１７ｂ〜１７ｅのみに第３層目の
金属配線２１ｂを形成して大きい面積の上部電極１７ａ
と電気的に接続するようにしてもよく、また、数種類の
コンタクトホール１９ｂ用マスクを用意して、小さい面
積の上部電極１７ｂ〜１７ｅの中の必要なもののみに第
３層目の金属配線２１ｂを接続するコンタクトホール１
９ｂを形成するようにしてもよい。
【００３６】実施の形態２．図３は、本発明に係る半導
体装置の製造方法における実施の形態２を示す断面図で
ある。同図において、図１と同一符号は同一部分または
相当部分を示す。
体装置の製造方法における実施の形態２を示す断面図で
ある。同図において、図１と同一符号は同一部分または
相当部分を示す。
【００３７】本実施の形態においては、図３（ａ）に示
したように、層間絶縁膜１４上に第１層目の金属膜１
５、キャパシタ誘電体膜１６、第２層目の金属膜１７を
順次成膜する。キャパシタ誘電体膜１６は、成膜後、正
確にその膜厚を測定しておく。
したように、層間絶縁膜１４上に第１層目の金属膜１
５、キャパシタ誘電体膜１６、第２層目の金属膜１７を
順次成膜する。キャパシタ誘電体膜１６は、成膜後、正
確にその膜厚を測定しておく。
【００３８】第１層目の金属膜１５、キャパシタ誘電体
膜１６、第２層目の金属膜１７の成膜方法、組成・構造
等は、実施の形態１と同様にしている。
膜１６、第２層目の金属膜１７の成膜方法、組成・構造
等は、実施の形態１と同様にしている。
【００３９】次に、第２層目の金属膜１７上にフォトレ
ジスト膜を成膜し、パターニングして、図３（ｂ）に示
すように、パターニングしたフォトレジスト膜３０をマ
スクとして、ドライエッチングによりＭＩＭ構造の上部
電極１７ａ及びＭＩＭ構造のキャパシタ誘電体１６ａを
形成する。
ジスト膜を成膜し、パターニングして、図３（ｂ）に示
すように、パターニングしたフォトレジスト膜３０をマ
スクとして、ドライエッチングによりＭＩＭ構造の上部
電極１７ａ及びＭＩＭ構造のキャパシタ誘電体１６ａを
形成する。
【００４０】第２層目の金属膜１７のドライエッチング
では、Ｃｌ２ガスにＢＣｌ３ガスを添加した混合ガスを
用い、等方性のエッチングを行い、キャパシタ誘電体膜
１６上でエッチングをストップさせる。この時、キャパ
シタ誘電体膜１６の成膜後に測定した膜厚に応じて、相
当量の第２層目の金属膜１７のオーバエッチングを行
い、上部電極１７ａの径（面積）を調整する。すなわ
ち、キャパシタ誘電体膜１６の膜厚が厚めにばらついた
ときは、オーバエッチング量を減らして、上部電極１７
ａの径（面積）を大きくし、逆に、キャパシタ誘電体膜
１６の膜厚が薄めにばらついたときは、オーバエッチン
グ量を増やして、上部電極１７ａの径（面積）を小さく
する。その後、エッチングガスをＣＦ４とＯ２の混合ガ
スに切り替えてキャパシタ誘電体膜１６の異方性エッチ
ングを行い、この後の工程は実施の形態１と同様にし
て、ＭＩＭ構造のキャパシタを形成する。
では、Ｃｌ２ガスにＢＣｌ３ガスを添加した混合ガスを
用い、等方性のエッチングを行い、キャパシタ誘電体膜
１６上でエッチングをストップさせる。この時、キャパ
シタ誘電体膜１６の成膜後に測定した膜厚に応じて、相
当量の第２層目の金属膜１７のオーバエッチングを行
い、上部電極１７ａの径（面積）を調整する。すなわ
ち、キャパシタ誘電体膜１６の膜厚が厚めにばらついた
ときは、オーバエッチング量を減らして、上部電極１７
ａの径（面積）を大きくし、逆に、キャパシタ誘電体膜
１６の膜厚が薄めにばらついたときは、オーバエッチン
グ量を増やして、上部電極１７ａの径（面積）を小さく
する。その後、エッチングガスをＣＦ４とＯ２の混合ガ
スに切り替えてキャパシタ誘電体膜１６の異方性エッチ
ングを行い、この後の工程は実施の形態１と同様にし
て、ＭＩＭ構造のキャパシタを形成する。
【００４１】この後の工程における、第１層目の配線１
５ａ及び下部電極１５ｂの形成（図３（ｃ））、層間絶
縁膜１８の成膜、コンタクトホール１９ａ，１９ｂ及び
プラグ２０ａ，２０ｂの形成（図３（ｄ））、第３層目
の金属膜の成膜２１（図３（ｅ））、第３層目の金属配
線２１ａ，２１ｂの形成（図３（ｆ））は実施の形態１
と同様に行う。
５ａ及び下部電極１５ｂの形成（図３（ｃ））、層間絶
縁膜１８の成膜、コンタクトホール１９ａ，１９ｂ及び
プラグ２０ａ，２０ｂの形成（図３（ｄ））、第３層目
の金属膜の成膜２１（図３（ｅ））、第３層目の金属配
線２１ａ，２１ｂの形成（図３（ｆ））は実施の形態１
と同様に行う。
【００４２】本実施の形態によれば、キャパシタ誘電体
膜１６の膜厚に応じて、オーバーエッチングにより上部
電極１７ａの径（面積）をキャパシタ誘電体１６ａの径
（面積）より小さくし、容量を調節して容量のばらつき
を小さくすることができる。
膜１６の膜厚に応じて、オーバーエッチングにより上部
電極１７ａの径（面積）をキャパシタ誘電体１６ａの径
（面積）より小さくし、容量を調節して容量のばらつき
を小さくすることができる。
【００４３】また、上部電極１７ａの径をキャパシタ誘
電体１６ａの径より小さくしているので、上部電極１７
ａと下部電極１５ｂとの間の沿面距離が長くなり、電流
リークに対するマージンを大きくすることができる。
電体１６ａの径より小さくしているので、上部電極１７
ａと下部電極１５ｂとの間の沿面距離が長くなり、電流
リークに対するマージンを大きくすることができる。
【００４４】実施の形態３．本実施の形態は、実施の形
態１と同様、キャパシタ素子が主キャパシタ素子と該主
キャパシタ素子の面積より小さな面積の複数個の従キャ
パシタ素子からなり、主キャパシタ素子及び複数個の従
キャパシタ素子が電気的に並列に配置されたものであ
る。
態１と同様、キャパシタ素子が主キャパシタ素子と該主
キャパシタ素子の面積より小さな面積の複数個の従キャ
パシタ素子からなり、主キャパシタ素子及び複数個の従
キャパシタ素子が電気的に並列に配置されたものであ
る。
【００４５】図４は、本発明に係る半導体装置の製造方
法における実施の形態３を示す断面図であり、図１及び
図２と同一符号は同一部分または相当部分を示す。図に
おいて、２２はパッド、２３はＭＩＭ構造を形成するた
めのコンタクトホール、２４は下部電極、２５は第２層
目の金属配線、２５ａは第２層目の金属配線、２５ｂは
上部電極、２６は層間絶縁膜、２７ａはコンタクトホー
ル、２８ａはプラグ、２９ａ，ｂは第３層目の金属配線
である。
法における実施の形態３を示す断面図であり、図１及び
図２と同一符号は同一部分または相当部分を示す。図に
おいて、２２はパッド、２３はＭＩＭ構造を形成するた
めのコンタクトホール、２４は下部電極、２５は第２層
目の金属配線、２５ａは第２層目の金属配線、２５ｂは
上部電極、２６は層間絶縁膜、２７ａはコンタクトホー
ル、２８ａはプラグ、２９ａ，ｂは第３層目の金属配線
である。
【００４６】本実施の形態においては、まず、図４
（ａ）に示したように、層間絶縁膜１４上に第１層目の
金属膜１５を成膜し、フォトレジストをマスクとしてド
ライエッチングを行い、図４（ｂ）に示したように、第
１層目の金属配線１５ａ及びＭＩＭ構造の下部電極に接
続するためのパッド２２を形成し、フォトレジストを除
去する。ドライエッチングでは、Ｃｌ２ガスとＢＣｌ３
ガスの混合ガスを用いて異方性エッチングを行う。
（ａ）に示したように、層間絶縁膜１４上に第１層目の
金属膜１５を成膜し、フォトレジストをマスクとしてド
ライエッチングを行い、図４（ｂ）に示したように、第
１層目の金属配線１５ａ及びＭＩＭ構造の下部電極に接
続するためのパッド２２を形成し、フォトレジストを除
去する。ドライエッチングでは、Ｃｌ２ガスとＢＣｌ３
ガスの混合ガスを用いて異方性エッチングを行う。
【００４７】次に、図４（ｃ）に示したように、プラズ
マ酸化膜等により層間絶縁膜１８を堆積し、ＣＭＰ層間
絶縁膜１８を平坦化した後、写真製版とドライエッチン
グにより層間絶縁膜１８に第１層目の金属配線１５ａと
第２層目の金属配線２５ａ（図４（ｆ）参照）とを接続
するためのコンタクトホール１９ａと、パッド２２に接
する下部電極２４を形成するためのコンタクトホール２
３とを開口し、次に、コンタクトホール１９ａを埋める
ために必要なＷを堆積し、ＣＭＰにより層間絶縁膜１８
上に堆積された不要なＷを除去し、プラグ２０ａと下部
電極２４を形成する。下部電極２４は、コンタクトホー
ル２３の大きさがＷ堆積膜厚に対して十分大きいため凹
形状に形成される。なお、図４（ｃ）では、パッド２２
上にコンタクトホール２３の他に、コンタクトホール２
３の開口部面積よりも小さな開口部面積の図示されてい
ない複数個のコンタクトホールが紙面と垂直方向に形成
されている。
マ酸化膜等により層間絶縁膜１８を堆積し、ＣＭＰ層間
絶縁膜１８を平坦化した後、写真製版とドライエッチン
グにより層間絶縁膜１８に第１層目の金属配線１５ａと
第２層目の金属配線２５ａ（図４（ｆ）参照）とを接続
するためのコンタクトホール１９ａと、パッド２２に接
する下部電極２４を形成するためのコンタクトホール２
３とを開口し、次に、コンタクトホール１９ａを埋める
ために必要なＷを堆積し、ＣＭＰにより層間絶縁膜１８
上に堆積された不要なＷを除去し、プラグ２０ａと下部
電極２４を形成する。下部電極２４は、コンタクトホー
ル２３の大きさがＷ堆積膜厚に対して十分大きいため凹
形状に形成される。なお、図４（ｃ）では、パッド２２
上にコンタクトホール２３の他に、コンタクトホール２
３の開口部面積よりも小さな開口部面積の図示されてい
ない複数個のコンタクトホールが紙面と垂直方向に形成
されている。
【００４８】次に、図４（ｄ）に示したように、プラズ
マＴＥＯＳ等の誘電体を堆積し、ＣＭＰ処理を行って層
間絶縁膜１８上に堆積された不要なプラズマＴＥＯＳを
除去してキャパシタ誘電体１６ａを形成する。
マＴＥＯＳ等の誘電体を堆積し、ＣＭＰ処理を行って層
間絶縁膜１８上に堆積された不要なプラズマＴＥＯＳを
除去してキャパシタ誘電体１６ａを形成する。
【００４９】次に、図４（ｅ）に示したように、第２層
目の金属膜２５を堆積し、リフロー処理等を行い、第２
層目の金属膜２５の上面を平坦化する。
目の金属膜２５を堆積し、リフロー処理等を行い、第２
層目の金属膜２５の上面を平坦化する。
【００５０】次に、第２層目の金属膜２５上にフォトレ
ジスト膜を成膜し、パターニングして、このパターニン
グしたフォトレジスト膜をマスクにしてドライエッチン
グを行い、図４（ｆ）に示したように、第２層目の金属
配線２５ａと上部電極２５ｂを形成する。
ジスト膜を成膜し、パターニングして、このパターニン
グしたフォトレジスト膜をマスクにしてドライエッチン
グを行い、図４（ｆ）に示したように、第２層目の金属
配線２５ａと上部電極２５ｂを形成する。
【００５１】次に、図４（ｇ）に示したように、プラズ
マ酸化膜等により層間絶縁膜２６を堆積し、ＣＭＰによ
り層間絶縁膜２６を平坦化した後、写真製版とドライエ
ッチングにより第２層目の金属配線２５ａと第３層目の
金属配線２９ａとを接続するためのコンタクトホール２
７ａと、上部電極２５ｂと第３層目の金属配線２９ｂと
を接続するためのコンタクトホール２７ｂを形成し、次
に、Ｗ膜を堆積し、ＣＭＰ処理により平坦化して、コン
タクトホール２７ａ，２７ｂ内にプラグ２８ａ，２８ｂ
を形成し、さらに、層間絶縁膜２６上に第３層目の金属
配線膜を成膜し、フォトレジスト膜のパターンをマスク
としてドライエッチングを行い、第３層目の金属配線２
９ａ，２９ｂを形成し、フォトレジスト膜を除去する。
マ酸化膜等により層間絶縁膜２６を堆積し、ＣＭＰによ
り層間絶縁膜２６を平坦化した後、写真製版とドライエ
ッチングにより第２層目の金属配線２５ａと第３層目の
金属配線２９ａとを接続するためのコンタクトホール２
７ａと、上部電極２５ｂと第３層目の金属配線２９ｂと
を接続するためのコンタクトホール２７ｂを形成し、次
に、Ｗ膜を堆積し、ＣＭＰ処理により平坦化して、コン
タクトホール２７ａ，２７ｂ内にプラグ２８ａ，２８ｂ
を形成し、さらに、層間絶縁膜２６上に第３層目の金属
配線膜を成膜し、フォトレジスト膜のパターンをマスク
としてドライエッチングを行い、第３層目の金属配線２
９ａ，２９ｂを形成し、フォトレジスト膜を除去する。
【００５２】金属配線２９ｂは、主キャパシタ素子と従
キャパシタ素子のプラグに電気的に接続されており、実
施の形態１と同様、金属配線２９ｂの一部を切断するこ
とによって、主キャパシタ素子に電気的に接続される従
キャパシタ素子の個数を変え、容量を調節することがで
きる。
キャパシタ素子のプラグに電気的に接続されており、実
施の形態１と同様、金属配線２９ｂの一部を切断するこ
とによって、主キャパシタ素子に電気的に接続される従
キャパシタ素子の個数を変え、容量を調節することがで
きる。
【００５３】
【発明の効果】本発明に係る第１の半導体装置によれ
ば、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置において、
上記キャパシタ素子が主キャパシタ素子と該主キャパシ
タ素子の面積より小さな面積の複数個の従キャパシタ素
子からなり、上記主キャパシタ素子及び複数個の従キャ
パシタ素子が電気的に並列に配置されるとともに、層間
絶縁膜に埋設されたものであるので、主キャパシタ素子
に任意の個数の従キャパシタ素子を接続あるいは切り離
しをすることによって、容量を調節し、ばらつきを少な
くすることができる。
ば、上部電極と下部電極との面間にキャパシタ誘電体を
有するキャパシタ素子を搭載した半導体装置において、
上記キャパシタ素子が主キャパシタ素子と該主キャパシ
タ素子の面積より小さな面積の複数個の従キャパシタ素
子からなり、上記主キャパシタ素子及び複数個の従キャ
パシタ素子が電気的に並列に配置されるとともに、層間
絶縁膜に埋設されたものであるので、主キャパシタ素子
に任意の個数の従キャパシタ素子を接続あるいは切り離
しをすることによって、容量を調節し、ばらつきを少な
くすることができる。
【００５４】本発明に係る第２の半導体装置によれば、
上記第１の半導体装置において、上記主キャパシタ素子
及び複数個の従キャパシタ素子の下部電極は、それぞれ
の下部電極に対応して層間絶縁膜に設けられたコンタク
トホールに凹形状に形成され、各凹形状に形成された下
部電極上に凹形状のキャパシタ誘電体が形成されている
ものであるので、キャパシタ素子形成におけるエッチン
グに使用するマスクの枚数を減少させることができる。
上記第１の半導体装置において、上記主キャパシタ素子
及び複数個の従キャパシタ素子の下部電極は、それぞれ
の下部電極に対応して層間絶縁膜に設けられたコンタク
トホールに凹形状に形成され、各凹形状に形成された下
部電極上に凹形状のキャパシタ誘電体が形成されている
ものであるので、キャパシタ素子形成におけるエッチン
グに使用するマスクの枚数を減少させることができる。
【００５５】本発明に係る第３の半導体装置によれば、
上部電極と下部電極との面間にキャパシタ誘電体を有す
るキャパシタ素子を搭載した半導体装置において、上記
上部電極の径が、キャパシタ誘電体の膜厚に応じて上記
キャパシタ誘電体の径より小さく調整されているもので
あるので、上部電極の径を調整することによって、容量
のばらつきを少なくすることができる。
上部電極と下部電極との面間にキャパシタ誘電体を有す
るキャパシタ素子を搭載した半導体装置において、上記
上部電極の径が、キャパシタ誘電体の膜厚に応じて上記
キャパシタ誘電体の径より小さく調整されているもので
あるので、上部電極の径を調整することによって、容量
のばらつきを少なくすることができる。
【００５６】また、上部電極と下部電極間の沿面距離が
大きくなるので、電流リークに対するマージンが大きく
なる。
大きくなるので、電流リークに対するマージンが大きく
なる。
【００５７】本発明に係る第１の半導体装置の製造方法
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜上に
キャパシタ誘電体膜を成膜する工程、該キャパシタ誘電
体膜上に第２層目の金属膜を成膜する工程、該第２層目
の金属膜と上記キャパシタ誘電体膜とをエッチングし
て、主キャパシタ素子と、該主キャパシタ素子の面積よ
り小さい面積を有する複数個の従キャパシタ素子とを形
成する工程、上記主キャパシタ素子及び従キャパシタ素
子を埋め込む層間絶縁膜を堆積する工程、該層間絶縁膜
に上記主キャパシタ素子の上部電極及び従キャパシタ素
子の上部電極それぞれに連通するコンタクトホールを形
成し、該コンタクトホール内を埋める金属からなるプラ
グを設ける工程、上記層間絶縁膜及びプラグ上に第３層
目の金属膜を成膜する工程、該第３層目の金属膜をエッ
チングして、上記プラグ間を電気的に接続する第３層目
の金属配線を形成する工程を備えたものであるので、主
キャパシタ素子に任意の個数の従キャパシタ素子を接続
あるいは切り離しをすることによって、容量を調節し、
ばらつきを少なくすることができる。
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜上に
キャパシタ誘電体膜を成膜する工程、該キャパシタ誘電
体膜上に第２層目の金属膜を成膜する工程、該第２層目
の金属膜と上記キャパシタ誘電体膜とをエッチングし
て、主キャパシタ素子と、該主キャパシタ素子の面積よ
り小さい面積を有する複数個の従キャパシタ素子とを形
成する工程、上記主キャパシタ素子及び従キャパシタ素
子を埋め込む層間絶縁膜を堆積する工程、該層間絶縁膜
に上記主キャパシタ素子の上部電極及び従キャパシタ素
子の上部電極それぞれに連通するコンタクトホールを形
成し、該コンタクトホール内を埋める金属からなるプラ
グを設ける工程、上記層間絶縁膜及びプラグ上に第３層
目の金属膜を成膜する工程、該第３層目の金属膜をエッ
チングして、上記プラグ間を電気的に接続する第３層目
の金属配線を形成する工程を備えたものであるので、主
キャパシタ素子に任意の個数の従キャパシタ素子を接続
あるいは切り離しをすることによって、容量を調節し、
ばらつきを少なくすることができる。
【００５８】本発明に係る第２の半導体装置の製造方法
によれば、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜し、該キャパシタ誘電体膜の膜厚を
測定する工程、該キャパシタ誘電体膜上に第２層目の金
属膜を成膜する工程、該第２層目の金属膜を上記キャパ
シタ誘電体膜の膜厚に応じてエッチング量を変え、等方
性のドライエッチングをして上記上部電極を形成し、上
記キャパシタ誘電体膜を異方性のドライエッチングをし
て上記キャパシタ誘電体を形成して、上記キャパシタ素
子を形成する工程、該形成したキャパシタ素子を埋め込
む層間絶縁膜を堆積する工程、該層間絶縁膜に、上記上
部電極に連通するコンタクトホールを形成し、該コンタ
クトホール内を埋める金属からなるプラグを設ける工
程、上記層間絶縁膜及びプラグ上に第３層目の金属膜を
成膜する工程、該第３層目の金属膜をエッチングして、
上記プラグを介して上記上部電極と電気的に接続される
第３層目の金属配線を形成する工程を備えたものである
ので、キャパシタ誘電体膜の膜厚に応じて上部電極の径
を調整することにより、容量のばらつきを少なくするこ
とができる。
によれば、半導体基板上に設けた絶縁膜上に第１層目の
金属膜を成膜する工程、該第１層目の金属膜上にキャパ
シタ誘電体膜を成膜し、該キャパシタ誘電体膜の膜厚を
測定する工程、該キャパシタ誘電体膜上に第２層目の金
属膜を成膜する工程、該第２層目の金属膜を上記キャパ
シタ誘電体膜の膜厚に応じてエッチング量を変え、等方
性のドライエッチングをして上記上部電極を形成し、上
記キャパシタ誘電体膜を異方性のドライエッチングをし
て上記キャパシタ誘電体を形成して、上記キャパシタ素
子を形成する工程、該形成したキャパシタ素子を埋め込
む層間絶縁膜を堆積する工程、該層間絶縁膜に、上記上
部電極に連通するコンタクトホールを形成し、該コンタ
クトホール内を埋める金属からなるプラグを設ける工
程、上記層間絶縁膜及びプラグ上に第３層目の金属膜を
成膜する工程、該第３層目の金属膜をエッチングして、
上記プラグを介して上記上部電極と電気的に接続される
第３層目の金属配線を形成する工程を備えたものである
ので、キャパシタ誘電体膜の膜厚に応じて上部電極の径
を調整することにより、容量のばらつきを少なくするこ
とができる。
【００５９】また、上部電極と下部電極間の沿面距離が
大きくなるので、電流リークに対するマージンが大きく
なる。
大きくなるので、電流リークに対するマージンが大きく
なる。
【００６０】本発明に係る第３の半導体装置の製造方法
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜をエ
ッチングして、上記下部電極と電気的に接続させるため
のパッドを形成する工程、該パッドを埋める第１の層間
絶縁膜を堆積する工程、該第１の層間絶縁膜に、上記パ
ッドに連通する第１のコンタクトホール及び該第１のコ
ンタクトホールより開口面積が小さい複数個の第２のコ
ンタクトホールを形成し、該第１のコンタクトホール及
び第２のコンタクトホールの内壁と接する凹形状の金属
からなる上記下部電極を設ける工程、該下部電極それぞ
れの上に凹形状のキャパシタ誘電体を形成する工程、該
キャパシタ誘電体及び上記第１の層間絶縁膜上に第２層
目の金属膜を成膜する工程、該第２層目の金属膜をエッ
チングして、上記キャパシタ誘電体に接する上部電極を
形成して上記キャパシタ素子を形成する工程、該キャパ
シタ素子を埋める第２の層間絶縁膜を堆積する工程、該
第２の層間絶縁膜に上記上部電極に連通する第３のコン
タクトホールを形成し、該第３のコンタクトホールを埋
める金属からなるプラグを設ける工程、上記第２の層間
絶縁膜上に第３層目の金属膜を成膜する工程、該第３層
目の金属膜をエッチングして、上記プラグ間を接続する
第３層目の配線を形成する工程を備えたものであるの
で、主キャパシタ素子に任意の個数の従キャパシタ素子
を接続あるいは切り離しをすることによって、容量を調
節し、ばらつきを少なくすることができる。
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜をエ
ッチングして、上記下部電極と電気的に接続させるため
のパッドを形成する工程、該パッドを埋める第１の層間
絶縁膜を堆積する工程、該第１の層間絶縁膜に、上記パ
ッドに連通する第１のコンタクトホール及び該第１のコ
ンタクトホールより開口面積が小さい複数個の第２のコ
ンタクトホールを形成し、該第１のコンタクトホール及
び第２のコンタクトホールの内壁と接する凹形状の金属
からなる上記下部電極を設ける工程、該下部電極それぞ
れの上に凹形状のキャパシタ誘電体を形成する工程、該
キャパシタ誘電体及び上記第１の層間絶縁膜上に第２層
目の金属膜を成膜する工程、該第２層目の金属膜をエッ
チングして、上記キャパシタ誘電体に接する上部電極を
形成して上記キャパシタ素子を形成する工程、該キャパ
シタ素子を埋める第２の層間絶縁膜を堆積する工程、該
第２の層間絶縁膜に上記上部電極に連通する第３のコン
タクトホールを形成し、該第３のコンタクトホールを埋
める金属からなるプラグを設ける工程、上記第２の層間
絶縁膜上に第３層目の金属膜を成膜する工程、該第３層
目の金属膜をエッチングして、上記プラグ間を接続する
第３層目の配線を形成する工程を備えたものであるの
で、主キャパシタ素子に任意の個数の従キャパシタ素子
を接続あるいは切り離しをすることによって、容量を調
節し、ばらつきを少なくすることができる。
【００６１】また、キャパシタ素子形成におけるエッチ
ングに使用するマスクの枚数を減少させることができ
る。
ングに使用するマスクの枚数を減少させることができ
る。
【００６２】本発明に係る第４の半導体装置の製造方法
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜上に
キャパシタ誘電体膜を成膜する工程、該キャパシタ誘電
体膜上に第２層目の金属膜を成膜する工程、該第２層目
の金属膜と上記キャパシタ誘電体膜とをエッチングし
て、主キャパシタ素子と、該主キャパシタ素子の面積よ
り小さい面積を有する複数個の従キャパシタ素子とを形
成する工程、上記第１層目の金属膜をエッチングして第
１層目の金属配線と、上記主キャパシタ素子及び従キャ
パシタ素子に共通する下部電極とを形成する工程、上記
第１層目の金属配線と、上記主キャパシタ素子及び従キ
ャパシタ素子を埋め込む層間絶縁膜を堆積する工程、該
層間絶縁膜に、上記第１層目の金属配線に連通する第１
のコンタクトホールと、上記主キャパシタ素子及び従キ
ャパシタ素子の上部電極に連通する第２のコンタクトホ
ールとを形成し、上記第１のコンタクトホール内を埋め
る金属からなる第１のプラグ及び上記第２のコンタクト
ホール内部を埋める金属からなる第２のプラグを設ける
工程、上記層間絶縁膜、第１のプラグ及び第２のプラグ
上に第３層目の金属膜を成膜する工程、第３層目の金属
膜をエッチングして、上記第１のプラグを介して上記第
１層目の金属配線と電気的に接続される第３層目の金属
配線及び上記第２のプラグ間を電気的に接続する第３層
目の金属配線を形成する工程を備えたものであるので、
主キャパシタ素子に任意の個数の従キャパシタ素子を接
続あるいは切り離しをすることによって、容量を調節
し、ばらつきを少なくすることができる。
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜上に
キャパシタ誘電体膜を成膜する工程、該キャパシタ誘電
体膜上に第２層目の金属膜を成膜する工程、該第２層目
の金属膜と上記キャパシタ誘電体膜とをエッチングし
て、主キャパシタ素子と、該主キャパシタ素子の面積よ
り小さい面積を有する複数個の従キャパシタ素子とを形
成する工程、上記第１層目の金属膜をエッチングして第
１層目の金属配線と、上記主キャパシタ素子及び従キャ
パシタ素子に共通する下部電極とを形成する工程、上記
第１層目の金属配線と、上記主キャパシタ素子及び従キ
ャパシタ素子を埋め込む層間絶縁膜を堆積する工程、該
層間絶縁膜に、上記第１層目の金属配線に連通する第１
のコンタクトホールと、上記主キャパシタ素子及び従キ
ャパシタ素子の上部電極に連通する第２のコンタクトホ
ールとを形成し、上記第１のコンタクトホール内を埋め
る金属からなる第１のプラグ及び上記第２のコンタクト
ホール内部を埋める金属からなる第２のプラグを設ける
工程、上記層間絶縁膜、第１のプラグ及び第２のプラグ
上に第３層目の金属膜を成膜する工程、第３層目の金属
膜をエッチングして、上記第１のプラグを介して上記第
１層目の金属配線と電気的に接続される第３層目の金属
配線及び上記第２のプラグ間を電気的に接続する第３層
目の金属配線を形成する工程を備えたものであるので、
主キャパシタ素子に任意の個数の従キャパシタ素子を接
続あるいは切り離しをすることによって、容量を調節
し、ばらつきを少なくすることができる。
【００６３】本発明に係る第５の半導体装置の製造方法
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜上に
キャパシタ誘電体膜を成膜し、該キャパシタ誘電体膜の
膜厚を測定する工程、該キャパシタ誘電体膜上に第２層
目の金属膜を成膜する工程、等方性のドライエッチング
により、上記第２層目の金属膜を上記キャパシタ誘電体
膜の膜厚に応じてエッチング量を変えてエッチングして
上記上部電極を形成し、異方性のドライエッチングによ
り、上記キャパシタ誘電体膜をエッチングして上記キャ
パシタ誘電体を形成して上記キャパシタ素子を形成する
工程、上記第１層目の金属膜をエッチングして上記第１
層目の金属配線を形成し、上記キャパシタ素子の下部電
極を整形する工程、上記第１層目の金属配線と、上記キ
ャパシタ素子を埋め込む層間絶縁膜を堆積する工程、該
層間絶縁膜に、上記第１層目の金属配線に連通する第１
のコンタクトホールと、上記キャパシタ素子の上部電極
に連通する第２のコンタクトホールとを形成し、上記第
１のコンタクトホール内を埋める金属からなる第１のプ
ラグ及び上記第２のコンタクトホール内部を埋める金属
からなる第２のプラグを設ける工程、上記層間絶縁膜、
第１のプラグ及び第２のプラグ上に第３層目の金属膜を
成膜する工程、該第３層目の金属膜をエッチングして、
上記第１のプラグを介して上記第１層目の金属配線と電
気的に接続される第３層目の金属配線及び上記第２のプ
ラグ間を介して上記下部電極と電気的に接続される第３
層目の配線を形成する工程を備えたものであるので、キ
ャパシタ誘電体膜の膜厚に応じて上部電極の径を調整す
ることにより、容量のばらつきを少なくすることができ
る。
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜上に
キャパシタ誘電体膜を成膜し、該キャパシタ誘電体膜の
膜厚を測定する工程、該キャパシタ誘電体膜上に第２層
目の金属膜を成膜する工程、等方性のドライエッチング
により、上記第２層目の金属膜を上記キャパシタ誘電体
膜の膜厚に応じてエッチング量を変えてエッチングして
上記上部電極を形成し、異方性のドライエッチングによ
り、上記キャパシタ誘電体膜をエッチングして上記キャ
パシタ誘電体を形成して上記キャパシタ素子を形成する
工程、上記第１層目の金属膜をエッチングして上記第１
層目の金属配線を形成し、上記キャパシタ素子の下部電
極を整形する工程、上記第１層目の金属配線と、上記キ
ャパシタ素子を埋め込む層間絶縁膜を堆積する工程、該
層間絶縁膜に、上記第１層目の金属配線に連通する第１
のコンタクトホールと、上記キャパシタ素子の上部電極
に連通する第２のコンタクトホールとを形成し、上記第
１のコンタクトホール内を埋める金属からなる第１のプ
ラグ及び上記第２のコンタクトホール内部を埋める金属
からなる第２のプラグを設ける工程、上記層間絶縁膜、
第１のプラグ及び第２のプラグ上に第３層目の金属膜を
成膜する工程、該第３層目の金属膜をエッチングして、
上記第１のプラグを介して上記第１層目の金属配線と電
気的に接続される第３層目の金属配線及び上記第２のプ
ラグ間を介して上記下部電極と電気的に接続される第３
層目の配線を形成する工程を備えたものであるので、キ
ャパシタ誘電体膜の膜厚に応じて上部電極の径を調整す
ることにより、容量のばらつきを少なくすることができ
る。
【００６４】また、上部電極と下部電極間の沿面距離が
大きくなるので、電流リークに対するマージンが大きく
なる。
大きくなるので、電流リークに対するマージンが大きく
なる。
【００６５】本発明に係る第６の半導体装置の製造方法
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜をエ
ッチングして第１層目の金属配線及びキャパシタ素子の
下部電極と電気的に接続させるためのパッドを形成する
工程、該第１層目の金属配線及びパッドを埋める第１の
層間絶縁膜を堆積する工程、該第１の層間絶縁膜に、上
記第１層目の金属配線に連通する第１のコンタクトホー
ルと、上記パッドに連通する第２のコンタクトホール及
び該第２のコンタクトホールの開口面積より小さな開口
面積の複数の第３のコンタクトホールとを形成し、上記
第１のコンタクトホール内を埋める金属からなる第１の
プラグ及び上記第２のコンタクトホール及び第３のコン
タクトホール内壁と接する凹形状の金属からなる上記キ
ャパシタ素子の下部電極を設ける工程、該下部電極それ
ぞれの上に凹形状のキャパシタ誘電体を形成する工程、
該キャパシタ誘電体及び上記第１の層間絶縁膜上に第２
層目の金属膜を成膜する工程、該第２層目の金属膜をエ
ッチングして、第２層目の金属配線及び上記キャパシタ
誘電体に接する上部電極を形成して上記キャパシタ素子
を形成する工程、上記第２層目の金属配線及び上記キャ
パシタ素子を埋める第２の層間絶縁膜を堆積する工程、
該第２の層間絶縁膜に、上記第２層目の金属配線に連通
する第４のコンタクトホールと、上記上部電極に連通す
る第５のコンタクトホールとを形成し、上記第４のコン
タクトホールを埋める金属からなる第２のプラグ及び第
５のコンタクトホールを埋める金属からなる第３のプラ
グを設ける工程、上記第２の層間絶縁膜、第２のプラグ
及び第３のプラグ上に第３層目の金属膜を成膜する工
程、該第３層目の金属膜をエッチングして、上記第２の
プラグを介して上記第２層目の金属配線と電気的に接続
される第３層目の金属配線及び上記第３のプラグ間を電
気的に接続する第３層目の金属配線を形成する工程を備
えたものであるので、主キャパシタ素子に任意の個数の
従キャパシタ素子を接続あるいは切り離しをすることに
よって、容量を調節し、ばらつきを少なくすることがで
きる。
によれば、上部電極と下部電極との面間にキャパシタ誘
電体を有するキャパシタ素子を搭載した半導体装置の製
造方法において、半導体基板上に設けた絶縁膜上に第１
層目の金属膜を成膜する工程、該第１層目の金属膜をエ
ッチングして第１層目の金属配線及びキャパシタ素子の
下部電極と電気的に接続させるためのパッドを形成する
工程、該第１層目の金属配線及びパッドを埋める第１の
層間絶縁膜を堆積する工程、該第１の層間絶縁膜に、上
記第１層目の金属配線に連通する第１のコンタクトホー
ルと、上記パッドに連通する第２のコンタクトホール及
び該第２のコンタクトホールの開口面積より小さな開口
面積の複数の第３のコンタクトホールとを形成し、上記
第１のコンタクトホール内を埋める金属からなる第１の
プラグ及び上記第２のコンタクトホール及び第３のコン
タクトホール内壁と接する凹形状の金属からなる上記キ
ャパシタ素子の下部電極を設ける工程、該下部電極それ
ぞれの上に凹形状のキャパシタ誘電体を形成する工程、
該キャパシタ誘電体及び上記第１の層間絶縁膜上に第２
層目の金属膜を成膜する工程、該第２層目の金属膜をエ
ッチングして、第２層目の金属配線及び上記キャパシタ
誘電体に接する上部電極を形成して上記キャパシタ素子
を形成する工程、上記第２層目の金属配線及び上記キャ
パシタ素子を埋める第２の層間絶縁膜を堆積する工程、
該第２の層間絶縁膜に、上記第２層目の金属配線に連通
する第４のコンタクトホールと、上記上部電極に連通す
る第５のコンタクトホールとを形成し、上記第４のコン
タクトホールを埋める金属からなる第２のプラグ及び第
５のコンタクトホールを埋める金属からなる第３のプラ
グを設ける工程、上記第２の層間絶縁膜、第２のプラグ
及び第３のプラグ上に第３層目の金属膜を成膜する工
程、該第３層目の金属膜をエッチングして、上記第２の
プラグを介して上記第２層目の金属配線と電気的に接続
される第３層目の金属配線及び上記第３のプラグ間を電
気的に接続する第３層目の金属配線を形成する工程を備
えたものであるので、主キャパシタ素子に任意の個数の
従キャパシタ素子を接続あるいは切り離しをすることに
よって、容量を調節し、ばらつきを少なくすることがで
きる。
【００６６】また、キャパシタ素子形成におけるエッチ
ングに使用するマスクの枚数を減少させることができ
る。
ングに使用するマスクの枚数を減少させることができ
る。
【図１】 本発明に係る半導体装置の製造方法における
実施の形態１を示す断面図である。
実施の形態１を示す断面図である。
【図２】 本発明に係る半導体装置の製造方法における
実施の形態１を示す平面図である。
実施の形態１を示す平面図である。
【図３】 本発明に係る半導体装置の製造方法における
実施の形態２を示す断面図である。
実施の形態２を示す断面図である。
【図４】 本発明に係る半導体装置の製造方法における
実施の形態３を示す断面図である。
実施の形態３を示す断面図である。
【図５】 従来のキャパシタ素子を搭載した半導体装置
を示す断面図である。
を示す断面図である。
１４，１８，２６ 層間絶縁膜、１５ 第１層目の金属
膜、１５ａ 第１層目の金属配線、１５ｂ，２４ 下部
電極、１６ キャパシタ誘電体膜、１６ａ〜１６ｅ キ
ャパシタ誘電体、１７，２５ 第２層目の金属膜、１７
ａ〜１７ｅ，２５ｂ 上部電極、１９ａ，１９ｂ，２
３，２７ａ コンタクトホール、２０ａ，２０ｂ，２８
ａ プラグ、２１ 第３層目の金属膜、２１ａ，２１ｂ
第３層目の金属配線、２２ パッド、２５ａ 第２層
目の金属配線、２９ａ，２９ｂ 第３層目の金属配線、
３０ フォトレジスト膜。
膜、１５ａ 第１層目の金属配線、１５ｂ，２４ 下部
電極、１６ キャパシタ誘電体膜、１６ａ〜１６ｅ キ
ャパシタ誘電体、１７，２５ 第２層目の金属膜、１７
ａ〜１７ｅ，２５ｂ 上部電極、１９ａ，１９ｂ，２
３，２７ａ コンタクトホール、２０ａ，２０ｂ，２８
ａ プラグ、２１ 第３層目の金属膜、２１ａ，２１ｂ
第３層目の金属配線、２２ パッド、２５ａ 第２層
目の金属配線、２９ａ，２９ｂ 第３層目の金属配線、
３０ フォトレジスト膜。
フロントページの続き Ｆターム(参考） 5F033 HH07 JJ19 KK07 KK09 KK33 PP15 QQ08 QQ09 QQ10 QQ11 QQ16 QQ21 QQ22 QQ23 QQ25 QQ37 QQ38 QQ48 QQ53 QQ75 RR04 RR06 RR08 SS04 SS08 SS15 XX00 XX01 XX33 5F038 AC02 AC05 AC10 AC15 AC17 AC18 AV03 AV12 CD20 EZ11 EZ14 EZ15 EZ20
Claims (9)
- 【請求項１】 上部電極と下部電極との面間にキャパシ
タ誘電体を有するキャパシタ素子を搭載した半導体装置
において、 上記キャパシタ素子が主キャパシタ素子と該主キャパシ
タ素子の面積より小さな面積の複数個の従キャパシタ素
子からなり、上記主キャパシタ素子及び複数個の従キャ
パシタ素子が電気的に並列に配置されるとともに、層間
絶縁膜に埋設されたことを特徴とする半導体装置。 - 【請求項２】 主キャパシタ素子及び複数個の従キャパ
シタ素子の下部電極は、それぞれの下部電極に対応して
層間絶縁膜に設けられたコンタクトホールに凹形状に形
成され、各凹形状に形成された下部電極上に凹形状のキ
ャパシタ誘電体が形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 上部電極と下部電極との面間にキャパシ
タ誘電体を有するキャパシタ素子を搭載した半導体装置
において、 上記上部電極の径が、上記キャパシタ誘電体の膜厚に応
じて上記キャパシタ誘電体の径より小さく調整されてい
ることを特徴とする半導体装置。 - 【請求項４】 上部電極と下部電極との面間にキャパシ
タ誘電体を有するキャパシタ素子を搭載した半導体装置
の製造方法において、 半導体基板上に設けた絶縁膜上に第１層目の金属膜を成
膜する工程、 該第１層目の金属膜上にキャパシタ誘電体膜を成膜する
工程、 該キャパシタ誘電体膜上に第２層目の金属膜を成膜する
工程、 該第２層目の金属膜と上記キャパシタ誘電体膜とをエッ
チングして、主キャパシタ素子と、該主キャパシタ素子
の面積より小さい面積を有する複数個の従キャパシタ素
子とを形成する工程、 上記主キャパシタ素子及び従キャパシタ素子を埋め込む
層間絶縁膜を堆積する工程、 該層間絶縁膜に上記主キャパシタ素子の上部電極及び従
キャパシタ素子の上部電極それぞれに連通するコンタク
トホールを形成し、該コンタクトホール内を埋める金属
からなるプラグを設ける工程、 上記層間絶縁膜及びプラグ上に第３層目の金属膜を成膜
する工程、 該第３層目の金属膜をエッチングして、上記プラグ間を
電気的に接続する第３層目の金属配線を形成する工程を
備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】 上部電極と下部電極との面間にキャパシ
タ誘電体を有するキャパシタ素子を搭載した半導体装置
の製造方法において、 半導体基板上に設けた絶縁膜上に第１層目の金属膜を成
膜する工程、 該第１層目の金属膜上にキャパシタ誘電体膜を成膜し、
該キャパシタ誘電体膜の膜厚を測定する工程、 該キャパシタ誘電体膜上に第２層目の金属膜を成膜する
工程、 該第２層目の金属膜を上記キャパシタ誘電体膜の膜厚に
応じてエッチング量を変え、等方性のドライエッチング
をして上記上部電極を形成し、上記キャパシタ誘電体膜
を異方性のドライエッチングをして上記キャパシタ誘電
体を形成して、上記キャパシタ素子を形成する工程、 該形成したキャパシタ素子を埋め込む層間絶縁膜を堆積
する工程、 該層間絶縁膜に、上記上部電極に連通するコンタクトホ
ールを形成し、該コンタクトホール内を埋める金属から
なるプラグを設ける工程、 上記層間絶縁膜及びプラグ上に第３層目の金属膜を成膜
する工程、 該第３層目の金属膜をエッチングして、上記プラグを介
して上記上部電極と電気的に接続される第３層目の金属
配線を形成する工程を備えたことを特徴とする半導体装
置の製造方法。 - 【請求項６】 上部電極と下部電極との面間にキャパシ
タ誘電体を有するキャパシタ素子を搭載した半導体装置
の製造方法において、 半導体基板上に設けた絶縁膜上に第１層目の金属膜を成
膜する工程、 該第１層目の金属膜をエッチングして、上記下部電極と
電気的に接続させるためのパッドを形成する工程、 該パッドを埋める第１の層間絶縁膜を堆積する工程、 該第１の層間絶縁膜に、上記パッドに連通する第１のコ
ンタクトホール及び該第１のコンタクトホールより開口
面積が小さい複数個の第２のコンタクトホールを形成
し、該第１のコンタクトホール及び第２のコンタクトホ
ールの内壁と接する凹形状の金属からなる上記下部電極
を設ける工程、 該下部電極それぞれの上に凹形状のキャパシタ誘電体を
形成する工程、 該キャパシタ誘電体及び上記第１の層間絶縁膜上に第２
層目の金属膜を成膜する工程、 該第２層目の金属膜をエッチングして、上記キャパシタ
誘電体に接する上部電極を形成して上記キャパシタ素子
を形成する工程、 該キャパシタ素子を埋める第２の層間絶縁膜を堆積する
工程、 該第２の層間絶縁膜に上記上部電極に連通する第３のコ
ンタクトホールを形成し、該第３のコンタクトホールを
埋める金属からなるプラグを設ける工程、 上記第２の層間絶縁膜上に第３層目の金属膜を成膜する
工程、 該第３層目の金属膜をエッチングして、上記プラグ間を
接続する第３層目の配線を形成する工程を備えたことを
特徴とする半導体装置の製造方法。 - 【請求項７】 上部電極と下部電極との面間にキャパシ
タ誘電体を有するキャパシタ素子を搭載した半導体装置
の製造方法において、 半導体基板上に設けた絶縁膜上に第１層目の金属膜を成
膜する工程、 該第１層目の金属膜上にキャパシタ誘電体膜を成膜する
工程、 該キャパシタ誘電体膜上に第２層目の金属膜を成膜する
工程、 該第２層目の金属膜と上記キャパシタ誘電体膜とをエッ
チングして、主キャパシタ素子と、該主キャパシタ素子
の面積より小さい面積を有する複数個の従キャパシタ素
子とを形成する工程、 上記第１層目の金属膜をエッチングして第１層目の金属
配線と、上記主キャパシタ素子及び従キャパシタ素子に
共通する下部電極とを形成する工程、 上記第１層目の金属配線と、上記主キャパシタ素子及び
従キャパシタ素子を埋め込む層間絶縁膜を堆積する工
程、 該層間絶縁膜に、上記第１層目の金属配線に連通する第
１のコンタクトホールと、上記主キャパシタ素子及び従
キャパシタ素子の上部電極に連通する第２のコンタクト
ホールとを形成し、上記第１のコンタクトホール内を埋
める金属からなる第１のプラグ及び上記第２のコンタク
トホール内部を埋める金属からなる第２のプラグを設け
る工程、 上記層間絶縁膜、第１のプラグ及び第２のプラグ上に第
３層目の金属膜を成膜する工程、 第３層目の金属膜をエッチングして、上記第１のプラグ
を介して上記第１層目の金属配線と電気的に接続される
第３層目の金属配線及び上記第２のプラグ間を電気的に
接続する第３層目の金属配線を形成する工程を備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 上部電極と下部電極との面間にキャパシ
タ誘電体を有するキャパシタ素子を搭載した半導体装置
の製造方法において、 半導体基板上に設けた絶縁膜上に第１層目の金属膜を成
膜する工程、 該第１層目の金属膜上にキャパシタ誘電体膜を成膜し、
該キャパシタ誘電体膜の膜厚を測定する工程、 該キャパシタ誘電体膜上に第２層目の金属膜を成膜する
工程、 等方性のドライエッチングにより、上記第２層目の金属
膜を上記キャパシタ誘電体膜の膜厚に応じてエッチング
量を変えてエッチングして上記上部電極を形成し、異方
性のドライエッチングにより、上記キャパシタ誘電体膜
をエッチングして上記キャパシタ誘電体を形成して上記
キャパシタ素子を形成する工程、 上記第１層目の金属膜をエッチングして上記第１層目の
金属配線を形成し、上記キャパシタ素子の下部電極を整
形する工程、 上記第１層目の金属配線と、上記キャパシタ素子を埋め
込む層間絶縁膜を堆積する工程、 該層間絶縁膜に、上記第１層目の金属配線に連通する第
１のコンタクトホールと、上記キャパシタ素子の上部電
極に連通する第２のコンタクトホールとを形成し、上記
第１のコンタクトホール内を埋める金属からなる第１の
プラグ及び上記第２のコンタクトホール内部を埋める金
属からなる第２のプラグを設ける工程、 上記層間絶縁膜、第１のプラグ及び第２のプラグ上に第
３層目の金属膜を成膜する工程、 該第３層目の金属膜をエッチングして、上記第１のプラ
グを介して上記第１層目の金属配線と電気的に接続され
る第３層目の金属配線及び上記第２のプラグ間を介して
上記下部電極と電気的に接続される第３層目の配線を形
成する工程を備えたことを特徴とする半導体装置の製造
方法。 - 【請求項９】 上部電極と下部電極との面間にキャパシ
タ誘電体を有するキャパシタ素子を搭載した半導体装置
の製造方法において、 半導体基板上に設けた絶縁膜上に第１層目の金属膜を成
膜する工程、 該第１層目の金属膜をエッチングして第１層目の金属配
線及びキャパシタ素子の下部電極と電気的に接続させる
ためのパッドを形成する工程、 該第１層目の金属配線及びパッドを埋める第１の層間絶
縁膜を堆積する工程、 該第１の層間絶縁膜に、上記第１層目の金属配線に連通
する第１のコンタクトホールと、上記パッドに連通する
第２のコンタクトホール及び該第２のコンタクトホール
の開口面積より小さな開口面積の複数の第３のコンタク
トホールとを形成し、上記第１のコンタクトホール内を
埋める金属からなる第１のプラグ及び上記第２のコンタ
クトホール及び第３のコンタクトホール内壁と接する凹
形状の金属からなる上記キャパシタ素子の下部電極を設
ける工程、 該下部電極それぞれの上に凹形状のキャパシタ誘電体を
形成する工程、 該キャパシタ誘電体及び上記第１の層間絶縁膜上に第２
層目の金属膜を成膜する工程、 該第２層目の金属膜をエッチングして、第２層目の金属
配線及び上記キャパシタ誘電体に接する上部電極を形成
して上記キャパシタ素子を形成する工程、 上記第２層目の金属配線及び上記キャパシタ素子を埋め
る第２の層間絶縁膜を堆積する工程、 該第２の層間絶縁膜に、上記第２層目の金属配線に連通
する第４のコンタクトホールと、上記上部電極に連通す
る第５のコンタクトホールとを形成し、上記第４のコン
タクトホールを埋める金属からなる第２のプラグ及び第
５のコンタクトホールを埋める金属からなる第３のプラ
グを設ける工程、 上記第２の層間絶縁膜、第２のプラグ及び第３のプラグ
上に第３層目の金属膜を成膜する工程、 該第３層目の金属膜をエッチングして、上記第２のプラ
グを介して上記第２層目の金属配線と電気的に接続され
る第３層目の金属配線及び上記第３のプラグ間を電気的
に接続する第３層目の金属配線を形成する工程を備えた
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001095148A JP2002299558A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001095148A JP2002299558A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299558A true JP2002299558A (ja) | 2002-10-11 |
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ID=18949243
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|---|---|---|---|
| JP2001095148A Withdrawn JP2002299558A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2002299558A (ja) |
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|---|---|---|---|---|
| JP2004193563A (ja) * | 2002-12-11 | 2004-07-08 | Samsung Electronics Co Ltd | Ｍｉｍキャパシタを有する半導体素子 |
| KR100957881B1 (ko) | 2007-12-28 | 2010-05-13 | 매그나칩 반도체 유한회사 | 엠아이엠 캐패시터 |
| JP2011243837A (ja) * | 2010-05-20 | 2011-12-01 | Nippon Telegr & Teleph Corp <Ntt> | 高耐圧配線、配線設計装置および方法 |
| JP2012142497A (ja) * | 2011-01-05 | 2012-07-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| JP2024072610A (ja) * | 2022-11-16 | 2024-05-28 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-03-29 JP JP2001095148A patent/JP2002299558A/ja not_active Withdrawn
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