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JP2002299196A - Substrates for semiconductor manufacturing - Google Patents

Substrates for semiconductor manufacturing

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Publication number
JP2002299196A
JP2002299196A JP2001098210A JP2001098210A JP2002299196A JP 2002299196 A JP2002299196 A JP 2002299196A JP 2001098210 A JP2001098210 A JP 2001098210A JP 2001098210 A JP2001098210 A JP 2001098210A JP 2002299196 A JP2002299196 A JP 2002299196A
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JP
Japan
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substrate
semiconductor
semiconductor substrate
thin
semiconductor manufacturing
Prior art date
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Application number
JP2001098210A
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Japanese (ja)
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Inventor
Masanori Fuda
正則 附田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】 【課題】 高性能な半導体素子を安価で、短時間に製造
する半導体製造用基板を提供する。 【解決手段】 中央の半導体基板薄型部1は、低損失化
を図るためにエッチングや研磨などで薄く構成されてお
り、周辺の半導体基板厚型部2は、機械的強度を保つた
めに中央部よりは厚く設計されている。これを用い、従
来基板と同様のプロセスで加工しダイシングによりチッ
プに分けることで、低損失化に必要な薄型素子を作製途
中で割ることなく作る事ができる。
(57) [Problem] To provide a semiconductor manufacturing substrate for manufacturing a high-performance semiconductor element at low cost in a short time. SOLUTION: The thin portion 1 of the semiconductor substrate at the center is formed thin by etching, polishing or the like to reduce the loss, and the thick portion 2 at the periphery of the semiconductor substrate is formed at the center to maintain the mechanical strength. It is designed to be thicker. By using this and processing it in the same process as the conventional substrate and dividing it into chips by dicing, it is possible to produce a thin device required for low loss without breaking it during the production.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体製造用基板
に関する。
[0001] The present invention relates to a substrate for semiconductor manufacturing.

【0002】[0002]

【従来の技術】縦型半導体素子では、基本的に基板が薄
くなるほど低損失化されるので、耐圧上必要な最小限の
厚さの基板を用いることが望ましい。しかし、薄い基板
(300μm以下)を使用するには、機械的強度が弱く
なりプロセス中に割れてしまう、装置の使用可能範囲か
らはずれる、という2点の問題があった。特に、問題に
なるのが、作業者のウエハのハンドリング時と、装置の
搬送系と露光装置の焦点合わせである。
2. Description of the Related Art In a vertical semiconductor device, since the loss is basically reduced as the substrate becomes thinner, it is desirable to use a substrate having a minimum thickness necessary for withstand voltage. However, when a thin substrate (300 μm or less) is used, there are two problems: mechanical strength is weakened, the substrate is broken during the process, and the device is out of the usable range of the device. In particular, problems arise when a worker handles a wafer and when the transfer system of the apparatus and the exposure apparatus are focused.

【0003】従来は、性能を犠牲にして厚い基板を用い
るか、作業毎に専用の冶具に取り替えることで対応して
きたが、これらのやり方では高性能な半導体素子が出来
ず、取り替えに必要な時間と経費が大きな負担となると
いう問題点があった。
Conventionally, a thick substrate is used at the expense of performance, or a special jig is used for each operation. However, there is a problem that expenses are a great burden.

【0004】[0004]

【発明が解決しようとする課題】上記の如く、従来のや
り方では高性能な半導体素子の製造が難しい、または時
間と経費がかかるという問題点があった。
As described above, the conventional method has a problem that it is difficult to manufacture a high-performance semiconductor device, or it takes time and money.

【0005】上記の目的を達成するために、本発明では
凹凸のある半導体基板、半導体基板貼り付け技術、台と
なる冶具それぞれを用い、高性能な半導体素子を安価
で、短時間に製造する半導体製造用基板を提供する。
In order to achieve the above object, the present invention uses a semiconductor substrate having irregularities, a semiconductor substrate bonding technique, and a jig serving as a base, and manufactures a high-performance semiconductor element at low cost in a short time. A manufacturing substrate is provided.

【0006】[0006]

【課題を解決するための手段】この発明による半導体製
造用基板は、一方の面は平らであり、他方の面は厚い部
分と薄い部分があることを特徴としている。そして、前
記厚い部分は、外周部に設けられていることを、あるい
は、酸化膜を介して他の半導体基板を貼り付ける事によ
り形成されることを特徴としている。
The semiconductor manufacturing substrate according to the present invention is characterized in that one surface is flat and the other surface has a thick portion and a thin portion. The thick portion is provided on the outer peripheral portion or is formed by attaching another semiconductor substrate via an oxide film.

【0007】また、この発明による半導体製造用基板
は、2枚の半導体基板が、酸化膜を介して部分的に接着
されていることを特徴としている。そして、前記半導体
基板の一方は、接着されていない部分の一部または全部
の領域に溝が形成されていることを、また、前記一方の
半導体基板上に、複数の半導体基板が接着されているこ
とを特徴としている。
A semiconductor manufacturing substrate according to the present invention is characterized in that two semiconductor substrates are partially bonded via an oxide film. In addition, one of the semiconductor substrates has a groove formed in a part or the whole area of the unbonded portion, and a plurality of semiconductor substrates are bonded on the one semiconductor substrate. It is characterized by:

【0008】また、この発明による半導体製造用基板
は、半導体基板状の型が形成されたこと、半導体を固定
する機構が付いていること、半導体基板を固定するため
に、装置下部からの真空を通す穴が付いていること、セ
ラミックスまたは石英または半導体基板を材料として製
造されていることを特徴としている。
Further, the semiconductor manufacturing substrate according to the present invention has a semiconductor substrate-shaped mold, a mechanism for fixing a semiconductor, and a vacuum from the lower part of the apparatus for fixing the semiconductor substrate. It is characterized by having holes for passing through, and being manufactured using ceramics, quartz or a semiconductor substrate as a material.

【0009】[0009]

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0010】図1は、第1の実施の形態である凹凸を持
った半導体製造用基板の平面図である。中央の半導体基
板薄型部1は、低損失化を図るためにエッチングや研磨
などで薄く構成されており、周辺の半導体基板厚型部2
は、機械的強度を保つために中央部よりは厚く設計され
ている。これを用い、従来基板と同様のプロセスで加工
しダイシングによりチップに分けることで、低損失化に
必要な薄型素子を作製途中で割ることなく作る事ができ
る。
FIG. 1 is a plan view of a semiconductor manufacturing substrate having unevenness according to a first embodiment. The central semiconductor substrate thin portion 1 is formed thin by etching or polishing in order to reduce loss, and the peripheral semiconductor substrate thick portion 2 is formed.
Is designed to be thicker than the center to maintain mechanical strength. By using this and processing it in the same process as the conventional substrate and dividing it into chips by dicing, it is possible to produce a thin device required for low loss without breaking it during the production.

【0011】図2は、図1におけるa−a´線に沿った
断面図である。これは、半導体基板の中央をエッチング
する、または、研磨することでこのような形状が得られ
る。
FIG. 2 is a sectional view taken along the line aa 'in FIG. Such a shape is obtained by etching or polishing the center of the semiconductor substrate.

【0012】図3は、図2に示した形状とは別の、図1
におけるa−a´線に沿った断面図である。この構成で
は、補強用の厚い部分は酸化膜3を用いた貼り付け技術
で他の基板(半導体基板厚型部2)を薄型半導体基板1
に貼り付けている。この方法によると、研磨やエッチン
グが必要無く、従来の技術で製造可能である。このよう
に、第1の実施の形態のような形状を作る方法は多々あ
る。
FIG. 3 shows an alternative to the shape shown in FIG.
3 is a cross-sectional view taken along the line aa ′ in FIG. In this configuration, the thick portion for reinforcement is bonded to another substrate (the thick portion 2 of the semiconductor substrate) by the bonding technique using the oxide film 3.
Pasted on. According to this method, polishing and etching are not required, and the device can be manufactured by a conventional technique. As described above, there are various methods for forming a shape as in the first embodiment.

【0013】図4は、図1の半導体製造用基板を使って
素子を作った場合にチップとなる半導体素子形成部4を
表わした、第1の実施の形態である半導体製造用基板の
平面図である。このチップの大きさは、使用用途によっ
て変わり、形も正方形だけではなく長方形、円形もあ
る。
FIG. 4 is a plan view of a semiconductor manufacturing substrate according to the first embodiment, showing a semiconductor element forming portion 4 which becomes a chip when an element is manufactured using the semiconductor manufacturing substrate of FIG. It is. The size of this chip varies depending on the intended use, and its shape is not only square, but also rectangular and circular.

【0014】図5は、図4におけるb−b´線に沿った
断面図である。このように、半導体基板薄型部1に素子
が形成される。
FIG. 5 is a sectional view taken along the line bb 'in FIG. Thus, the element is formed on the thin portion 1 of the semiconductor substrate.

【0015】図6は、第2の実施の形態であり、図1に
おける基板に半導体基板薄型部1を複数設けたものであ
る。この基板の形状は、研磨のヘッド形状を変えるか、
エッチングのマスク形状を変えることで得られる。図6
は、図1よりも半導体基板厚型部2の領域が大きいので
機械的に強い。形成後は、従来通りダイシングにより容
易に分離することが出来る。
FIG. 6 shows a second embodiment in which a plurality of thin semiconductor substrate portions 1 are provided on the substrate shown in FIG. The shape of this substrate changes the shape of the polishing head,
It can be obtained by changing the shape of the etching mask. FIG.
Is mechanically strong because the region of the semiconductor substrate thick portion 2 is larger than in FIG. After the formation, it can be easily separated by dicing as in the conventional case.

【0016】図7は、第3の実施の形態である。これ
は、図6において半導体基板薄型部1が丸い形状であっ
たものを四角い形状にしたものである。この実施の形態
においても、薄型素子を今までと同一プロセスで加工で
きるという効果は同じである。四角い形状は、エッチン
グにより得るか、角を少し丸くしていいのであれば研磨
によっても得られる。四角い素子を形成する場合は、こ
の実施の形態の方が多くのチップを作る事が出来、チッ
プの数が同じであればチップを大きく作る事が出来る。
形成後は、従来通りダイシングにより容易に分けること
が出来る。このように薄い部分の形は変形してもよい。
FIG. 7 shows a third embodiment. This is obtained by changing the thin portion 1 of the semiconductor substrate in FIG. 6 from a round shape to a square shape. Also in this embodiment, the effect that the thin device can be processed by the same process as before is the same. A square shape can be obtained by etching or by polishing if the corners can be slightly rounded. In the case of forming a square element, this embodiment can make more chips, and if the number of chips is the same, a larger chip can be made.
After formation, they can be easily separated by dicing as in the past. The shape of such a thin part may be deformed.

【0017】図8は、第4の実施の形態であり、1チッ
プを1つの半導体基板薄型部1で作るように構成したも
のである。この形状を持つ基板もエッチングか研磨によ
り作製できる。この構成は、半導体基板厚型部2が最も
多く取れる構成でなので、最も機械的強度が強くなる。
しかしながら、反面、パターン形成工程で合わせずれが
起こった時に、素子のパターンが半導体基板厚型部2に
かかり歩留まりが著しく悪くなるという問題点がある。
チップへの分離方法は、図1と同様である。
FIG. 8 shows a fourth embodiment in which one chip is formed by one thin portion 1 of a semiconductor substrate. A substrate having this shape can also be manufactured by etching or polishing. This configuration has the largest mechanical strength because the thickest portion 2 of the semiconductor substrate can be obtained most.
However, on the other hand, there is a problem that when misalignment occurs in the pattern forming step, the pattern of the element is applied to the semiconductor substrate thick portion 2 and the yield is significantly deteriorated.
The method of separating into chips is the same as in FIG.

【0018】図9は、第5の実施の形態であり、図7の
構造から機械的強度を保ちながら周辺部分まで半導体基
板薄型部1を広げたものである。半導体基板薄型部1の
領域を広げた事で、多くの素子が取れる。チップ状への
分離方法は、図1と同様である。
FIG. 9 shows a fifth embodiment, in which the semiconductor substrate thin portion 1 is extended from the structure of FIG. 7 to the peripheral portion while maintaining the mechanical strength. By expanding the area of the thin portion 1 of the semiconductor substrate, many elements can be obtained. The method of separating into chips is the same as in FIG.

【0019】図10は、第6の実施の形態であり、薄型
半導体基板5と台用半導体基板6とを酸化膜3を介して
貼り合わせたものである。この実施の形態によると、裏
面の電極工程は、薄型半導体基板5を台用半導体基板6
から酸化膜エッチングで剥がした後に行う。その時の形
状は、ウエハかチップのどちらかになる。この時、台用
半導体基板6を傷つけずに剥離すれば、台用半導体基板
6は再利用する事も出来る。この裏面電極の形成方法と
再利用については、以下の図11から図16までの実施
の形態においても同じである。この実施の形態では、従
来からある酸化膜貼りつけ技術が使用できるので容易に
基板を形成できる。なお、その酸化膜の膜質は素子の一
部として使うわけではないので、貼りつけられる程度の
膜質であればよい。
FIG. 10 shows a sixth embodiment, in which a thin semiconductor substrate 5 and a base semiconductor substrate 6 are bonded together with an oxide film 3 interposed therebetween. According to this embodiment, in the electrode process on the back surface, the thin semiconductor substrate 5 is
After the oxide film is removed by etching. The shape at that time is either a wafer or a chip. At this time, if the base semiconductor substrate 6 is peeled off without being damaged, the base semiconductor substrate 6 can be reused. The method of forming and reusing the back electrode is the same in the following embodiments shown in FIGS. In this embodiment, a substrate can be easily formed because a conventional oxide film attaching technique can be used. Note that the film quality of the oxide film is not used as a part of the element, so that the film quality may be such that it can be attached.

【0020】図11は、図10におけるc−c´線に沿
った断面図である。薄型半導体基板5と台用半導体基板
6の間の酸化膜3で貼りつけてある。
FIG. 11 is a sectional view taken along the line cc 'in FIG. An oxide film 3 is attached between the thin semiconductor substrate 5 and the base semiconductor substrate 6.

【0021】図12は、第7の実施の形態である。この
構造は、図11の構造に対し、酸化膜エッチング時間の
短縮と高温プロセスの熱応力を緩和するためにあらかじ
め酸化膜3をエッチングにより部分的に削り貼りつけて
いる。酸化膜3を残す領域は、貼りつけてある2枚の基
板(薄型半導体基板5、台用半導体基板6)が剥がれな
い程度である。酸化膜3のある領域を減らしたほうが、
基板を分離する時に時間が短縮できる。この実施の形態
でも、ダイシングにより容易にチップ状に分けることが
できる。
FIG. 12 shows a seventh embodiment. In this structure, the oxide film 3 is previously partially removed by etching to shorten the oxide film etching time and alleviate the thermal stress of the high-temperature process, as compared with the structure of FIG. The region where the oxide film 3 remains is such that the two substrates (the thin semiconductor substrate 5 and the base semiconductor substrate 6) which are stuck are not separated. It is better to reduce the area of the oxide film 3
Time can be shortened when separating the substrate. Also in this embodiment, chips can be easily divided by dicing.

【0022】図13は、第8の実施の形態である。図1
2の台用半導体基板6の接着用酸化膜3と関係ない部分
の基板を、エッチングかダイシングの機械などで台用半
導体基板溝7を入れたあと、薄型半導体基板5を貼りつ
けている。このことにより、エッチング液が台用半導体
基板溝7を通り奥まで浸透するので、基板奥に届き易く
なり、容易に薄型半導体基板5と台用半導体基板6を分
離できる。加工後は、従来通りダイシングによりチップ
状に分ける。
FIG. 13 shows an eighth embodiment. FIG.
The thin semiconductor substrate 5 is attached after the base semiconductor substrate groove 7 is formed in a portion of the second semiconductor substrate 6 that is not related to the bonding oxide film 3 by an etching or dicing machine or the like. As a result, the etchant penetrates to the back through the base semiconductor substrate groove 7, so that the etching liquid easily reaches the back of the substrate, and the thin semiconductor substrate 5 and the base semiconductor substrate 6 can be easily separated. After processing, it is divided into chips by dicing as in the conventional case.

【0023】図14は、第9の実施の形態である。これ
は、図10にある接着基板の素子を作る方の薄型半導体
基板5を分離したものである。この構成にするために
は、2枚の基板(薄型半導体基板5、台用半導体基板
6)を貼り合わせた後に、ダイシングの機械などで分離
するか、始めからチップ状になっている薄型半導体基板
5を貼り合わせる。この薄型半導体基板5の形状や大き
さは、素子の用途により変えることが出来る。台用半導
体基板6との分離は、図10と同じように、基板の状態
でエッチング液により酸化膜を溶かすか、チップの状態
に切り分けた後で酸化膜を溶かすことで行う。この構成
により、高温プロセス時に基板厚の差による応力緩和と
エッチング時間の短縮が同時に出来る。
FIG. 14 shows a ninth embodiment. This is a separation of the thin semiconductor substrate 5 for forming the element of the adhesive substrate shown in FIG. In order to achieve this configuration, two substrates (the thin semiconductor substrate 5 and the base semiconductor substrate 6) are bonded to each other and then separated by a dicing machine or the like, or a thin semiconductor substrate which is chip-shaped from the beginning. Stick 5 together. The shape and size of the thin semiconductor substrate 5 can be changed depending on the use of the element. The separation from the base semiconductor substrate 6 is performed by dissolving the oxide film with an etchant in the state of the substrate or by dissolving the oxide film after cutting into the chip state, as in FIG. With this configuration, the stress can be alleviated due to the difference in substrate thickness and the etching time can be reduced at the same time during the high-temperature process.

【0024】図15は、図14におけるd−d´線に沿
った断面図である。この図で部分的にある酸化膜3は、
台用半導体基板6全面にあってもよい。
FIG. 15 is a sectional view taken along line dd 'in FIG. The oxide film 3 partially shown in FIG.
It may be on the entire surface of the table semiconductor substrate 6.

【0025】図16は、第10の実施の形態であり、図
15の接着面以外にあらかじめエッチングか機械加工に
より台用半導体基板溝7を入れた後貼り合わせた基板で
ある。この効果は、図15に比べて高温プロセス時の応
力緩和とエッチング時間短縮の効果がある。
FIG. 16 shows a tenth embodiment, in which a base semiconductor substrate groove 7 is previously formed by etching or machining in addition to the bonding surface shown in FIG. 15, and then bonded together. This effect has the effect of reducing the stress during the high-temperature process and shortening the etching time as compared with FIG.

【0026】なお、図10から図16までは酸化膜のあ
る場所は薄型半導体基板5と台用半導体基板6が剥がれ
ない程度の領域があれば大きさと場所は構わない。
In FIGS. 10 to 16, the location of the oxide film may be any size and location as long as the thin semiconductor substrate 5 and the base semiconductor substrate 6 do not come off.

【0027】図17は、第11の実施の形態である。こ
のように、半導体基板台9を用い素子形成プロセスの全
部または一部を行うことも出来る。この実施の形態で
は、薄型半導体基板5自体に加工の必要が無いので、基
板を手に入れるのは容易である。半導体基板台9の材質
については、高温プロセスもこれで行うのであればセラ
ミックスか半導体基板か石英である。高温プロセスに用
いないのであれば、この3つにプラスチックなども含ま
れる。なお、縁の1段高くなっている部分は薄型半導体
基板5の固定に用い、ほぼ同じ大きさ形の溝であればず
れる事が無い。外す時の方法はいろいろあるが、半導体
基板台9の裏面に穴を設けておき押し出して取るなどの
方法がある。加工後は、ダイシングによりチップ状に分
ける。
FIG. 17 shows an eleventh embodiment. In this manner, all or part of the element forming process can be performed using the semiconductor substrate base 9. In this embodiment, since there is no need to process the thin semiconductor substrate 5 itself, it is easy to obtain the substrate. The material of the semiconductor substrate base 9 is ceramics, a semiconductor substrate, or quartz if a high-temperature process is also performed by this. If not used in a high temperature process, these three also include plastics and the like. The portion one step higher than the edge is used for fixing the thin semiconductor substrate 5, and the groove is almost the same size and does not shift. Although there are various methods for removing, there is a method of providing a hole on the back surface of the semiconductor substrate base 9 and extruding it. After processing, it is divided into chips by dicing.

【0028】図18は、図17におけるe−e´線に沿
った断面図である。図19は、図17の半導体製造用基
板の固定機構別法を表わした平面図いる。ここでは、爪
状の薄型半導体基板押さえ10を用いる。この実施の形
態では、図17と比べて着脱が容易に行える。
FIG. 18 is a sectional view taken along line ee 'in FIG. FIG. 19 is a plan view showing another method of fixing the semiconductor manufacturing substrate of FIG. Here, a nail-shaped thin semiconductor substrate holder 10 is used. In this embodiment, attachment and detachment can be performed more easily than in FIG.

【0029】図20は、図18に示した形状とは別の、
図17におけるe−e´線に沿った断面図である。これ
は、半導体基板台9の真空溝11の内部を真空にして固
定する方法である。穴の内部を真空にする方法は、真空
チャンバー内で基板を冶具に取りつけ蓋をすることで容
易に固定する事が出来、剥がす時も真空チャンバーの中
で行えば簡単に出来る。この方法では、固定機構が表面
に現れていないので、固定機構に触れて基板がずれる心
配も無い。
FIG. 20 shows another shape different from the shape shown in FIG.
FIG. 18 is a cross-sectional view along the line ee ′ in FIG. 17. This is a method in which the inside of the vacuum groove 11 of the semiconductor substrate base 9 is evacuated and fixed. The method of applying a vacuum to the inside of the hole can be easily fixed by attaching the substrate to a jig in the vacuum chamber and closing the lid, and can be easily performed by removing the substrate in the vacuum chamber. In this method, since the fixing mechanism does not appear on the surface, there is no fear that the substrate is displaced by touching the fixing mechanism.

【0030】図21は、図18に示した形状とは別の、
図17におけるe−e´線に沿った断面図である。これ
は、真空穴12を通して搬送系やステージの真空を薄型
半導体基板5の底部にまで固定させる方法である。露光
装置など工程の一部で使用出来る。この他、固定方法に
はいろいろある。
FIG. 21 shows another shape different from the shape shown in FIG.
FIG. 18 is a cross-sectional view along the line ee ′ in FIG. 17. This is a method of fixing the vacuum of the transfer system and the stage to the bottom of the thin semiconductor substrate 5 through the vacuum hole 12. It can be used in a part of the process such as an exposure apparatus. In addition, there are various fixing methods.

【0031】その他、本発明の要旨を逸脱しない範囲で
全ての半導体製造用基板に種々変形して実施できる。
In addition, the present invention can be variously modified and applied to all semiconductor manufacturing substrates without departing from the scope of the invention.

【0032】[0032]

【発明の効果】以上詳述したように、薄い半導体基板を
部分的に厚く形成した半導体基板や半導体基板台と組み
合わせて用いるので、割れる事がなく通常の厚さの半導
体基板と同一のプロセスで作業出来る。また、薄い素子
を従来通りのやり方で作ることが出来る。
As described in detail above, since a thin semiconductor substrate is used in combination with a semiconductor substrate or a semiconductor substrate base partially formed thick, it does not crack and can be processed in the same process as a semiconductor substrate having a normal thickness. Can work. Also, thin elements can be made in a conventional manner.

【図面の簡単な説明】[Brief description of the drawings]

【図1】第1の実施の形態である半導体製造用基板の平
面図。
FIG. 1 is a plan view of a semiconductor manufacturing substrate according to a first embodiment.

【図2】図1におけるa−a´線に沿った断面図。FIG. 2 is a sectional view taken along the line aa ′ in FIG.

【図3】図1におけるa−a´線に沿った断面図。FIG. 3 is a sectional view taken along the line aa ′ in FIG. 1;

【図4】第1の実施の形態である半導体製造用基板の平
面図。
FIG. 4 is a plan view of the semiconductor manufacturing substrate according to the first embodiment;

【図5】図4におけるb−b´線に沿った断面図。FIG. 5 is a sectional view taken along the line bb ′ in FIG. 4;

【図6】第2の実施の形態である半導体製造用基板の平
面図。
FIG. 6 is a plan view of a semiconductor manufacturing substrate according to a second embodiment.

【図7】第3の実施の形態である半導体製造用基板の平
面図。
FIG. 7 is a plan view of a semiconductor manufacturing substrate according to a third embodiment;

【図8】第4の実施の形態である半導体製造用基板の平
面図。
FIG. 8 is a plan view of a semiconductor manufacturing substrate according to a fourth embodiment;

【図9】第5の実施の形態である半導体製造用基板の平
面図。
FIG. 9 is a plan view of a semiconductor manufacturing substrate according to a fifth embodiment;

【図10】第6の実施の形態である半導体製造用基板の
平面図。
FIG. 10 is a plan view of a semiconductor manufacturing substrate according to a sixth embodiment;

【図11】図10におけるc−c´線に沿った断面図。11 is a sectional view taken along the line cc 'in FIG.

【図12】第7の実施の形態である半導体製造用基板の
平面図。
FIG. 12 is a plan view of a semiconductor manufacturing substrate according to a seventh embodiment;

【図13】第8の実施の形態である半導体製造用基板の
平面図。
FIG. 13 is a plan view of a semiconductor manufacturing substrate according to an eighth embodiment;

【図14】第9の実施の形態である半導体製造用基板の
平面図。
FIG. 14 is a plan view of a semiconductor manufacturing substrate according to a ninth embodiment;

【図15】図14におけるd−d´線に沿った断面図。FIG. 15 is a sectional view taken along the line dd ′ in FIG. 14;

【図16】第10の実施の形態である半導体製造用基板
の平面図。
FIG. 16 is a plan view of a semiconductor manufacturing substrate according to a tenth embodiment;

【図17】第11の実施の形態である半導体製造用基板
の平面図。
FIG. 17 is a plan view of a semiconductor manufacturing substrate according to an eleventh embodiment.

【図18】図17におけるe−e´線に沿った断面図。FIG. 18 is a sectional view taken along the line ee ′ in FIG. 17;

【図19】図17の半導体製造用基板の固定機構別法を
表わした平面図。
FIG. 19 is a plan view showing another method of fixing the semiconductor manufacturing substrate of FIG. 17;

【図20】図17におけるe−e´線に沿った断面図。FIG. 20 is a sectional view taken along the line ee ′ in FIG. 17;

【図21】図17におけるe−e´線に沿った断面図。FIG. 21 is a sectional view taken along the line ee ′ in FIG. 17;

【符号の説明】[Explanation of symbols]

1…半導体基板薄型部 2…半導体基板厚型部 3…酸化膜 4…半導体素子形成部 5…薄型半導体基板 6…台用半導体基板 7…台用半導体基板溝 8…半導体基板台薄型部 9…半導体基板台 10…薄型半導体基板押さえ 11…真空溝 12…真空穴 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate thin part 2 ... Semiconductor substrate thick type part 3 ... Oxide film 4 ... Semiconductor element formation part 5 ... Thin semiconductor substrate 6 ... Table semiconductor substrate 7 ... Table semiconductor substrate groove 8 ... Semiconductor substrate table thin part 9 ... Semiconductor substrate stand 10 ... Thin semiconductor substrate holder 11 ... Vacuum groove 12 ... Vacuum hole

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】一方の面は平らであり、他方の面は厚い部
分と薄い部分があることを特徴とする半導体製造用基
板。
1. A semiconductor manufacturing substrate characterized in that one surface is flat and the other surface has a thick part and a thin part.
【請求項2】前記厚い部分は、外周部に設けられている
ことを特徴とする請求項1記載の半導体製造用基板。
2. The semiconductor manufacturing substrate according to claim 1, wherein said thick portion is provided on an outer peripheral portion.
【請求項3】前記厚い部分は、酸化膜を介して他の半導
体基板を貼り付ける事により形成されることを特徴とす
る請求項1記載の半導体製造用基板。
3. The semiconductor manufacturing substrate according to claim 1, wherein said thick portion is formed by attaching another semiconductor substrate via an oxide film.
【請求項4】2枚の半導体基板が、酸化膜を介して部分
的に接着されていることを特徴とする半導体製造用基
板。
4. A semiconductor manufacturing substrate, wherein two semiconductor substrates are partially bonded via an oxide film.
【請求項5】前記半導体基板の一方は、接着されていな
い部分の一部または全部の領域に溝が形成されているこ
とを特徴とする請求項4記載の半導体製造用基板。
5. The semiconductor manufacturing substrate according to claim 4, wherein one of the semiconductor substrates has a groove formed in a part or all of the unbonded portion.
【請求項6】前記一方の半導体基板上に、複数の半導体
基板が接着されていることを特徴とする請求項4または
5記載の半導体製造用基板。
6. The semiconductor manufacturing substrate according to claim 4, wherein a plurality of semiconductor substrates are bonded on said one semiconductor substrate.
【請求項7】半導体基板状の型が形成されたことを特徴
とする半導体製造用基板。
7. A semiconductor manufacturing substrate, wherein a semiconductor substrate-shaped mold is formed.
【請求項8】半導体を固定する機構が付いていることを
特徴とする半導体製造用基板。
8. A substrate for manufacturing a semiconductor, comprising a mechanism for fixing a semiconductor.
【請求項9】半導体基板を固定するために、装置下部か
らの真空を通す穴が付いていることを特徴とする半導体
製造用基板。
9. A semiconductor manufacturing substrate having a hole for passing a vacuum from the lower part of the apparatus for fixing the semiconductor substrate.
【請求項10】セラミックスまたは石英または半導体基
板を材料として製造されていることを特徴とする請求項
7乃至9記載の半導体製造用基板。
10. The semiconductor manufacturing substrate according to claim 7, wherein the substrate is manufactured using ceramic, quartz or a semiconductor substrate as a material.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294623A (en) * 2004-04-01 2005-10-20 Disco Abrasive Syst Ltd Wafer processing method
JP2007200917A (en) * 2006-01-23 2007-08-09 Disco Abrasive Syst Ltd Wafer division method
JP2007266364A (en) * 2006-03-29 2007-10-11 Disco Abrasive Syst Ltd Method and apparatus of processing wafer
JP2007266250A (en) * 2006-03-28 2007-10-11 Disco Abrasive Syst Ltd Wafer
JP2008034708A (en) * 2006-07-31 2008-02-14 Nitto Denko Corp Semiconductor wafer mount equipment
JP2009021462A (en) * 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd Wafer processing method
JP2009094147A (en) * 2007-10-04 2009-04-30 Ulvac Japan Ltd Semiconductor wafer holding device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684731A (en) * 1992-09-07 1994-03-25 Nec Kyushu Ltd Semiconductor wafer
JPH06215993A (en) * 1993-01-14 1994-08-05 Ube Ind Ltd Composite semiconductor substrate and manufacture thereof
JPH0758197A (en) * 1993-01-14 1995-03-03 N T T Electron Technol Kk Composite semiconductor substrate and manufacturing method thereof
JPH10275752A (en) * 1997-03-28 1998-10-13 Ube Ind Ltd Laminated wafer, method for manufacturing the same, and substrate
JP2000101188A (en) * 1998-09-22 2000-04-07 Canon Inc Substrate bonding method using light irradiation and device structure for the method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684731A (en) * 1992-09-07 1994-03-25 Nec Kyushu Ltd Semiconductor wafer
JPH06215993A (en) * 1993-01-14 1994-08-05 Ube Ind Ltd Composite semiconductor substrate and manufacture thereof
JPH0758197A (en) * 1993-01-14 1995-03-03 N T T Electron Technol Kk Composite semiconductor substrate and manufacturing method thereof
JPH10275752A (en) * 1997-03-28 1998-10-13 Ube Ind Ltd Laminated wafer, method for manufacturing the same, and substrate
JP2000101188A (en) * 1998-09-22 2000-04-07 Canon Inc Substrate bonding method using light irradiation and device structure for the method

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294623A (en) * 2004-04-01 2005-10-20 Disco Abrasive Syst Ltd Wafer processing method
JP2007200917A (en) * 2006-01-23 2007-08-09 Disco Abrasive Syst Ltd Wafer division method
JP2007266250A (en) * 2006-03-28 2007-10-11 Disco Abrasive Syst Ltd Wafer
JP2007266364A (en) * 2006-03-29 2007-10-11 Disco Abrasive Syst Ltd Method and apparatus of processing wafer
US7858530B2 (en) 2006-03-29 2010-12-28 Disco Corporation Processing method for wafer and processing apparatus therefor
JP2008034708A (en) * 2006-07-31 2008-02-14 Nitto Denko Corp Semiconductor wafer mount equipment
US7896047B2 (en) 2006-07-31 2011-03-01 Nitto Denko Corporation Semiconductor wafer mount apparatus
JP2009021462A (en) * 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd Wafer processing method
JP2009094147A (en) * 2007-10-04 2009-04-30 Ulvac Japan Ltd Semiconductor wafer holding device

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