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JP2002288112A - 通信制御用半導体装置およびインタフェースシステム - Google Patents

通信制御用半導体装置およびインタフェースシステム

Info

Publication number
JP2002288112A
JP2002288112A JP2001090616A JP2001090616A JP2002288112A JP 2002288112 A JP2002288112 A JP 2002288112A JP 2001090616 A JP2001090616 A JP 2001090616A JP 2001090616 A JP2001090616 A JP 2001090616A JP 2002288112 A JP2002288112 A JP 2002288112A
Authority
JP
Japan
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control
control means
semiconductor device
communication control
communication
Prior art date
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Pending
Application number
JP2001090616A
Other languages
English (en)
Inventor
Toshiyoshi Kanai
利喜 金井
Masao Naruse
正雄 成瀬
Naoki Hotori
直樹 這禽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001090616A priority Critical patent/JP2002288112A/ja
Priority to PCT/JP2002/002641 priority patent/WO2002077835A1/ja
Priority to US10/473,079 priority patent/US20040153597A1/en
Publication of JP2002288112A publication Critical patent/JP2002288112A/ja
Priority to US11/808,109 priority patent/US20070239919A1/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0042—Universal serial bus [USB]

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Abstract

(57)【要約】 （修正有） 【課題】 従来のＵＳＢ規格のインタフェースシステム
を適用した電子機器において、一旦ネットワークシステ
ムを構築するとデータの通信が可能な機器が固定されし
まい、予め設定された機器同士以外で通信を行なうとき
にケーブルを物理的に接続し直す不具合を解消する。 【解決手段】 ホスト制御手段２３と、ファンクション
制御手段２４とを１個の半導体チップ上に搭載して、両
者が同時に動作できるように構成した。さらに、これら
の制御手段の通信制御動作によって送受信されるデータ
信号が入出力される入出力端子と、該入出力端子に接続
され上記ホスト制御手段の制御下での通信の際に送受信
データ信号が通過する経路と上記ファンクション制御手
段の制御下での通信の際に送受信データ信号が通過する
経路とを切替え可能な切替え手段２９と、該切替え手段
の状態を制御する切替え制御用レジスタ２７Ｃとを設け
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、通信制御技術さら
にはコンピュータとその周辺装置との間のインタフェー
ス回路に適用して有効な技術に関し、例えばＵＳＢ（Un
iversal Serial Bus）規格やＩＥＥＥ１３９４(Institu
te of Electrical and Electronics Engineers 1394)規
格のシリアルバスを介して接続される電子機器の間の通
信を制御するための通信制御用半導体装置およびそれを
用いたインタフェースシステムに利用して有効な技術に
関する。
【０００２】
【従来の技術】コンピュータとその周辺装置との間のイ
ンタフェース規格としては、ＵＳＢ規格やＩＥＥＥ１３
９４規格の他にＳＣＳＩ（Small Computer System Inte
rface）、Ｆｉｂｒｅ Ｃｈａｎｎｅｌなど種々の規格
がある。このうち、ＵＳＢ規格やＩＥＥＥ１３９４規格
はケーブルを介してデータをシリアルに送受信するため
の規格であり、信号線が少ないためケーブルが細くコネ
クタも小さいという特徴がある。
【０００３】ＵＳＢインタフェースシステムは、ＣＰＵ
とメモリおよびコントロールチップ、バッファメモリ、
コネクタなどにより構成されており、ケーブルが接続さ
れるコネクタはコンピュータなどのホスト機器が接続さ
れるものと周辺機器などのデバイス機器が接続されるも
のとでは形状が異なっている。これによって、誤接続を
容易に防止できるようになっていた。そのため、従来の
ＵＳＢ規格のインタフェースを備えた電子機器は、ＵＳ
ＢホストまたはＵＳＢデバイスのいずれか一方の機能し
か持たないものが一般的であった。
【０００４】しかし、そのような構成ではＵＳＢデバイ
ス同士を接続して通信することができないという不具合
があった。そこで、例えば図１２に示されているよう
に、２つのコネクタ２１２ａ，２１２ｂと切替えスイッ
チ２１０とを設け、いずれのコネクタに機器が接続され
たか検出して自動的にスイッチを切り替えて、ホスト機
器が接続されたときはデバイス機器として、またデバイ
ス機器が接続されたときはホスト機器として通信を行な
うように構成したＵＳＢインタフェースシステムが提案
されている（特開２０００−２０９２３８号公報）。こ
れにより、この先願発明は、ディジタルカメラやプリン
タのようなデバイス機器同士を接続して直接データを転
送することができるようになるという利点を有する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記先
願発明にあっては、ホスト機器として通信する機能とデ
バイス機器として通信する機能を備えているにもかかわ
らず、同時に両方の機能を有効に働かせることはでき
ず、いずれか一方の機能しか利用できないため、自由な
ネットワークシステムを構築することが難しいという不
具合がある。具体的には、ＵＳＢ規格ではハブと呼ばれ
る中継装置を介して、ホスト機器に対してツリー状に複
数のデバイス機器を接続することが可能であるが、最大
接続可能な機器は１２７台、ハブ段数は最大５段という
制約が設けられており、前記先願発明を適用した機器を
用いてもその制約を超えてネットワークを構成すること
はできない。
【０００６】また、従来のＵＳＢ規格のインタフェース
システムを適用した電子機器にあっては、一旦ネットワ
ークシステムを構築するとデータの通信が可能な機器が
固定されしまい、予め設定された機器同士以外で通信を
行なうときにはケーブルを物理的に接続し直す必要があ
るという不具合がある。上記課題は、ＵＳＢ規格のイン
タフェースシステムを備えた機器に限らず、ＩＥＥＥ１
３９４規格などホスト機器とデバイス機器との間の通信
方式を規定した他のインタフェース規格においても同様
である。
【０００７】本発明の目的は、ＵＳＢ規格などのインタ
フェース規格で設定されている本来の制約を超えて自由
なネットワークシステムを構築することができるインタ
フェースシステムおよびそれに用いられる通信制御用半
導体装置を提供することにある。
【０００８】本発明の他の目的は、ケーブルを接続し直
すことなく所定の機器間でデータの送受信を行なうこと
ができるインタフェースシステムおよびそれに用いられ
る通信制御用半導体装置を提供することにある。
【０００９】本発明のさらに他の目的は、従来は接続で
きなかった所定の機器間でデータの送受信を行なうこと
ができるインタフェースシステムおよびそれに用いられ
る通信制御用半導体装置を提供することにある。
【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１２】すなわち、本出願に係る第１の発明の通信
制御用半導体装置は、ホスト（主機器）としての通信制
御を行なう第１の制御手段としてのホスト制御手段と、
ファンクション（従機器）としての通信制御を行なう第
２の制御手段としてのファンクション制御手段とが１個
の半導体チップ上に搭載され、上記ホスト制御手段とフ
ァンクション制御手段とが同時に動作できるように構成
したものである。
【００１３】上記した手段によれば、ホスト制御手段と
ファンクション制御手段とが同時に動作できるため、ホ
スト機器を接続するためのコネクタとファンクション機
器を接続するためのコネクタの両方を設けて両方の機器
とデータの送受信を行なうことができ、これによって自
由なネットワークを構築することができるようになる。
【００１４】また、望ましくは、上記ホスト制御手段に
より送受信されるデータを一時的に蓄える第１のバッフ
ァメモリと、上記ファンクション制御手段により送受信
されるデータを一時的に蓄える第２のバッファメモリと
を備え、さらに上記ホスト制御手段と上記ファンクショ
ン制御手段は各々第３の制御手段により設定される制御
レジスタを備え、上記ホスト制御手段および上記ファン
クション制御手段は上記第３の制御手段にバスを介して
接続されているとともに、上記第１のバッファメモリお
よび第２のバッファメモリは上記制御レジスタを介して
間接的に上記バスに接続されるようにする。これによ
り、バスとの接続窓口をバッファメモリと制御レジスタ
とで共通化することができ、回路の占有面積を小さくす
ることができる。
【００１５】さらに、望ましくは、上記ホスト制御手段
により送受信されるデータを一時的に蓄える第１のバッ
ファメモリと、上記ファンクション制御手段により送受
信されるデータを一時的に蓄える第２のバッファメモリ
とを備え、さらに上記ホスト制御手段と上記ファンクシ
ョン制御手段は各々第３の制御手段により設定される制
御レジスタを備え、上記ホスト制御手段および上記ファ
ンクション制御手段は上記第３の制御手段にバスを介し
て接続されているとともに、上記第１のバッファメモリ
は直接的に上記バスに接続され、上記第２のバッファメ
モリは上記制御レジスタを介して間接的に上記バスに接
続されるようにする。これにより、バスに直結された第
１のバッファメモリの側ではデータの転送時間を短くす
ることができるとともに、制御レジスタを介してバスに
接続された第２のバッファメモリの側では、バスとの接
続窓口をバッファメモリと制御レジスタとで共通化する
ことができ、回路の占有面積を小さくすることができ
る。
【００１６】また、本出願に係る第２の発明の通信制御
用半導体装置は、ホスト（主機器）としての通信制御を
行なう第１の制御手段としてのホスト制御手段と、ファ
ンクション（従機器）としての通信制御を行なう第２の
制御手段としてのファンクション制御手段と、これらの
制御手段の通信制御動作によって送受信されるデータ信
号が入出力される入出力端子と、該入出力端子に接続さ
れ上記ホスト制御手段の制御下での通信の際に送受信デ
ータ信号が通過する経路と上記ファンクション制御手段
の制御下での通信の際に送受信データ信号が通過する経
路とを切替え可能な切替え手段と、該切替え手段の状態
を制御する切替え制御用レジスタとを設けるようにした
ものである。
【００１７】上記した手段によれば、切替え制御用レジ
スタの設定を変えるだけで、ホスト機器またはファンク
ション機器のいずれの機器ともデータの送受信を行なう
ことができるため、自動的に相手を認識してデータを送
受信できるシステムを実現することができるようにな
る。
【００１８】また、望ましくは、上記切替え制御用レジ
スタに対して設定を行なう第３の制御手段を設ける。こ
れにより、外部から切替え制御用レジスタに対して設定
を行なう必要がなくなり、切替え制御用レジスタを設定
するための信号の経路やポートないしは外部端子が不要
となり、装置の構成が簡単になる。
【００１９】さらに、望ましくは、上記ホスト制御手段
と上記ファンクション制御手段は各々上記第３の制御手
段により設定される制御レジスタを備え、これらの制御
レジスタと上記切替え制御用レジスタは上記第３の制御
手段のアドレス空間において各々異なる位置に配置させ
る。これにより、いずれの制御レジスタを選択するか指
定する信号を第３の制御手段から出力する必要がなくな
り、回路設計が容易になる。また、一方の制御レジスタ
の設定により当該制御手段が動作しているときに他のレ
ジスタの設定を行なうことができ、システムのスループ
ットが向上する。
【００２０】また、上記ホスト制御手段および上記ファ
ンクション制御手段は上記第３の制御手段にバスを介し
て接続されるとともに、上記ホスト制御手段により送受
信されるデータを一時的に蓄える第１のバッファメモリ
と、上記ファンクション制御手段により送受信されるデ
ータを一時的に蓄える第２のバッファメモリとを備え、
上記第１のバッファメモリは上記バスに直接的に接続さ
れ、上記第２のバッファメモリは上記制御レジスタを介
して上記バスに接続されるようにする。これにより、バ
スに直結された第１のバッファメモリの側ではデータの
転送時間を短くすることができるとともに、制御レジス
タを介してバスに接続された第２のバッファメモリの側
ではバスとの接続窓口をバッファメモリと制御レジスタ
とで共通化することができ、回路の占有面積を小さくす
ることができる。
【００２１】さらに、送受信データ信号が入出力される
第１の入出力端子と送受信データ信号が入出力される第
２の入出力端子とを設けるとともに、上記ホスト制御手
段は上記第１の入出力端子に対応した第１のポートおよ
び上記第２の入出力端子に対応した第２のポートを備
え、該第２のポートおよび上記ファンクション制御手段
のポートは上記切替え手段を介して上記第２の入出力端
子に接続可能に構成する。これにより、第２の入出力端
子にはホスト機器またはファンクション機器のいずれの
機器も接続することができ、システム構成の自由度が向
上する。
【００２２】さらに、１つのホスト制御手段と、２以上
のファンクション制御手段と、送受信データ信号が入出
力される３以上の入出力端子とを設け、上記ホスト制御
手段と上記２以上のファンクション制御手段のうち一つ
は上記切替え手段を介して上記いずれか一つの入出力端
子に接続可能に構成してもよい。これにより、２つ以上
のホスト機器および１つのファンクション機器と同時に
データの送受信を行なうことができるインタフェースシ
ステムを構成することができるようになる。
【００２３】また、本出願に係る第３の発明のインタフ
ェースシステムは、第２の発明のような構成を有する通
信制御用半導体装置と、ホスト機器と接続可能な第１コ
ネクタと、ファンクション機器と接続可能な第２コネク
タと、上記通信制御用半導体装置の送受信データ入出力
端子と上記第１コネクタおよび第２コネクタとの間に接
続された外部切替え手段とを備え、該外部切替え手段は
上記通信制御用半導体装置内部に設けられている前記切
替え手段と連動して制御されるように構成したものであ
る。これにより、２つコネクタにそれぞれホスト機器ま
たはファンクション機器を常時接続させておくことがで
き、ケーブルを接続し直すことなく所定の機器間でデー
タの送受信を行なうことができるシステムを構成するこ
とができる。
【００２４】さらに、本出願に係る他の発明のインタフ
ェースシステムは、第２の発明のような構成を有する通
信制御用半導体装置と、ホスト機器と接続可能な第１コ
ネクタと、ファンクション機器と接続可能な２以上の第
２コネクタと、上記通信制御用半導体装置の送受信デー
タ入出力端子と上記第２コネクタのうちいずれか１つと
の間に接続された外部切替え手段とを備え、該外部切替
え手段は上記通信制御用半導体装置内部に設けられてい
る前記切替え手段と連動して制御されるように構成した
ものである。これにより、２つ以上のホスト機器および
１つのファンクション機器と同時にデータの送受信を行
なうことができるコンピュータシステムないしはコンピ
ュータネットワークを構成することができるようにな
る。
【００２５】また、望ましくは、上記外部切替え手段は
上記通信制御用半導体装置に設けられている汎用ポート
から出力される信号により接続状態が切り替えられるよ
うに構成する。これにより、外部切替え手段を制御する
信号を出力するための端子を通信制御用半導体装置に設
けることなく外部切替え手段を制御することができる。
【００２６】また、上記外部切替え手段および上記通信
制御用半導体装置内部に設けられている上記切替え手段
は、上記通信制御用半導体装置内部に設けられている前
記切替え制御用レジスタから出力される共通の制御信号
に基づいて接続状態が切り替えられるように構成しても
よい。これにより、通信制御用半導体装置内部の切替え
手段を制御するために行なう切替え制御用レジスタへの
設定とは別に外部切替え手段を制御する信号を出力する
ための設定を行なう必要がなく、第３の制御手段の負担
が軽くなるとともに設定に要する時間も短縮される。
【００２７】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
【００２８】図１は、本発明をＵＳＢ規格のインタフェ
ースシステムに適用した場合の通信制御用ＬＳＩ（大規
模半導体集積回路）とそれを用いたインタフェースシス
テムの第１の実施形態を示す。
【００２９】なお、本明細書においては、前記先願明細
書においてデバイス機器と呼ばれている機器および一般
に周辺機器に相当する電子機器をファンクション機器と
称する。つまり、呼び方は異なるがそれらを含むものを
指す。また、本明細書においては、一般的には周辺機器
と呼ばれるものであっても本発明の適用によりデータを
送り出す側の装置として機能する場合はそれをホストも
しくは主機器と称し、逆に一般的にはホスト機器と呼ば
れるものであっても本発明の適用によりデータを受け取
る側の装置として機能する場合はそれをファンクション
もしくは従機器と称する。
【００３０】図１に示す実施形態においては、中央処理
ユニット（以下、ＣＰＵと称する）２１および該ＣＰＵ
２１が実行するプログラムや固定データを格納するＲＯ
ＭやＣＰＵ２１の作業領域を提供するＲＡＭなどからな
るメモリ２２と、ＵＳＢホストとして通信を行なう制御
機能を有するホストコントローラ２３と、ＵＳＢファン
クションとして通信を行なう制御機能を有するファンク
ションコントローラ２４と、ホストコントローラ２３の
指示に従って信号の送受信を行なう第１トランシーバ２
５Ａと、ファンクションコントローラ２４の指示に従っ
て信号の送受信を行なう第２トランシーバ２５Ｂとが、
単結晶シリコンのような１個の半導体チップ上に形成さ
れ、通信制御用ＬＳＩ２０を構成している。
【００３１】上記回路ブロックのうちＣＰＵ２１とメモ
リ２２とホストコントローラ２３およびファンクション
コントローラ２４との間は内部バス２６によって接続さ
れ、さらにこの内部バス２６には外部メモリ１１と外部
バスインタフェース回路１２とが接続可能にされてい
る。第１トランシーバ２５Ａと第２トランシーバ２５Ｂ
は、入出力ポートＩ／Ｏ１，Ｉ／Ｏ２を介して各々別個
のコネクタに接続される。上記通信制御用ＬＳＩ２０お
よび外部メモリ１１と外部バスインタフェース回路１２
は、一枚のプリント配線基板上に搭載されてボードシス
テムとして構成される。
【００３２】上記ホストコントローラ２３およびファン
クションコントローラ２４には、それぞれコントロール
レジスタ２７Ａ，２７ＢおよびＦＩＦＯ（ファーストイ
ン・ファーストアウト）方式のメモリなどからなるバッ
ファメモリ２８Ａ，２８Ｂが設けられている。ホストコ
ントローラ２３とファンクションコントローラ２４は、
各々コントロールレジスタ２７Ａ，２７Ｂに制御コード
や転送モードを指定するコード等が設定されると、所定
のプロトコルに従ってファンクション機器またはホスト
機器と通信する機能を有する。
【００３３】ここで、ホストコントローラ２３とファン
クションコントローラ２４により実行される通信方式に
は、リアルタイム性が要求されるときに適した等時転
送、データサイズが小さい場合に適した割込み転送、非
同期に大量のデータを転送するのに適したバルク転送、
ファンクション機器の制御や着脱に伴う再コンフィグレ
ーションなどに必要な情報をやり取りするのに使用する
制御転送がある。ホストコントローラ２３とファンクシ
ョンコントローラ２４がこれらのいずれの転送方式で通
信を行なうかは、コントロールレジスタ２７Ａ，２７Ｂ
に設定されるコードによって決定される。
【００３４】上記コントロールレジスタ２７Ａ，２７Ｂ
はＣＰＵ２１のアドレス空間の異なる位置に配置されて
おり、ＣＰＵ２１がコントロールレジスタ２７Ａ，２７
Ｂへ制御コード等を設定することにより、ホストコント
ローラ２３およびファンクションコントローラ２４を並
列に動作させることができるように構成されている。す
なわち、コントロールレジスタ２７Ａ，２７ＢをＣＰＵ
２１のアドレス空間の同一位置に配置するという方式も
あり、その方式の場合にはコントロールレジスタ２７Ａ
と２７Ｂのいずれを選択するか指定する信号をＣＰＵ２
１から出力することが必要になるが、アドレス空間の異
なる位置に配置することでそのような信号が不要とな
り、回路設計が容易になる。また、一方のコントロール
レジスタに設定されている制御コードにより当該コント
ローラが動作しているときに他のレジスタの設定を行な
うことができ、システムのスループットが向上する。
【００３５】上記コントロールレジスタ２７Ａ，２７Ｂ
には、例えば予め用意されている転送モードのうちどの
モードでデータの転送を行なうか指定するコードや送信
の場合にメモリ２２内のどのアドレスからどのアドレス
までのデータを送信するのか示すアドレス情報、データ
（パケット）の長さ、割込み制御の有無なども設定され
る。なお、ＵＳＢ規格の通信にはプロトコルが規定され
ており、ホストコントローラ２３とファンクションコン
トローラ２４はそのプロトコルに従って通信制御を実行
するが、そのプロトコルは本発明には直接関係しないの
で、説明を省略する。
【００３６】また、特に制限されるものでないが、本実
施形態においては、外部の装置との間で送受信されるデ
ータがコントロールレジスタ２７Ａ，２７Ｂおよびバッ
ファメモリ２８Ａ，２８Ｂを介してＣＰＵとの間で受渡
しされるように構成されている。このバッファメモリ２
８Ａ，２８Ｂは、上記コントロールレジスタ２７Ａ，２
７Ｂを介さないでデータ転送を行なえるようにするた
め、トランシーバ２５Ａ，２５Ｂとバス２６との間に設
けることも可能である。トランシーバ２５Ａおよび２５
ＢはＵＳＢケーブルの信号線を電圧で駆動して信号を送
信する送信ドライバ回路と、ＵＳＢケーブルを介して送
られてくる信号の電位を検出して信号を判別する受信ド
ライバ回路とから構成される。
【００３７】この実施例のＵＳＢインタフェース用ＬＳ
Ｉにおいては、ホストコントローラ２３とファンクショ
ンコントローラ２４が別個に設けられ、各々のコントロ
ールレジスタ２７Ａ，２７Ｂがアドレス空間の異なる位
置に配置されているとともに、２つの入出力ポートＩ／
Ｏ１，Ｉ／Ｏ２を備えているため、ＵＳＢホスト機器と
して振る舞って外部のＵＳＢファンクション機器２００
と通信を行なうことができるとともに、ＵＳＢファンク
ション機器として振る舞って外部のＵＳＢホスト機器１
００と通信を行なうことができる。また、ＵＳＢファン
クション機器２００とＵＳＢホスト機器１００を同時に
接続しておいて並行して通信を行なうことができる。こ
のような機能は、従来のＵＳＢインタフェースにはない
機能である。
【００３８】図２は、本発明をＵＳＢ規格のインタフェ
ースシステムに適用した場合の通信制御用ＬＳＩとそれ
を用いたインタフェースシステムの第２の実施形態を示
す。
【００３９】この実施形態は、図１の実施形態における
トランシーバ２５Ａ，２５Ｂを一つにして、このトラン
シーバ２５とホストコントローラ２３およびファンクシ
ョンコントローラ２４との間にマルチプレクサ２９を設
けるとともに、このマルチプレクサ２９の状態を制御す
る切替制御レジスタ２７Ｃを設けたものである。そし
て、この切替制御レジスタ２７Ｃは、図４に示されてい
るように前記コントロールレジスタ２７Ａ，２７Ｂと同
様、ＣＰＵ２１のアドレス空間の異なる位置に配置され
ており、ＣＰＵ２１によるコントロールレジスタ２７
Ａ，２７Ｂ，２７Ｃの設定によりホストコントローラ２
３およびファンクションコントローラ２４の動作とマル
チプレクサ２９の制御を並列に行なわせることができる
ように構成されている。
【００４０】この実施形態のＵＳＢインタフェース用Ｌ
ＳＩにおいては、ホストコントローラ２３とマルチプレ
クサ２９およびその状態を制御する切替制御レジスタ２
７Ｃが設けられているため、電源立上げ時や動作中に切
替制御レジスタ２７Ｃに対する設定を行なったり動作中
にその設定を変えることより、接続されているホスト機
器またはファンクション機器のいずれに対しても正しく
通信を行なうことができる。
【００４１】また、本実施形態ではホスト機器またはフ
ァンクション機器のいずれが接続されているか検出する
手段は必須ではないが、ホスト機器またはファンクショ
ン機器のいずれが接続されているか検出する手段を設け
た場合には、ＵＳＢコネクタに接続されている機器がユ
ーザによって切り替えられても、自動的にそれを検出し
て認識し切替制御レジスタの設定を変更してデータの送
受信を行なうことができるシステムを実現することがで
きる。
【００４２】なお、切替制御レジスタ２７Ｃの指定アド
レスは一つあれば充分である。図４において、切替制御
レジスタ２７Ｃの指定アドレスがＣ〜Ｃ＋ｊで示されて
いるのは、この実施例の通信制御用ＬＳＩチップ内部の
前記コントローラ２３，２４を除く回路の制御状態や動
作モードなどを設定する制御レジスタがある場合にはそ
の一つとして上記切替制御レジスタ２７Ｃのアドレスを
割り当てたり、システムの拡張性を考慮して今後搭載さ
れるかもしれないレジスタにアドレスを割り当てるため
に予め用意されている領域であることを意味している。
また、後述の汎用Ｉ／Ｏポートに設けられているレジス
タのアドレスもこのレジスタ領域Ｃ〜Ｃ＋ｊに配置させ
るようにすることができる。
【００４３】図３は、上記第２の実施形態の通信制御用
ＬＳＩを用いてボードシステムとして構成されるインタ
フェースシステムの応用例を示す。
【００４４】このシステムでは、トランシーバ２５に接
続されているＵＳＢ入出力端子Ｉ／Ｏ０の外側に第２の
マルチプレクサ３０を介して２つのコネクタ３１Ａ，３
１Ｂが接続され、マルチプレクサ３０を切り替えること
でコネクタ３１Ａまたは３１Ｂをトランシーバ２５に接
続できるように構成されている。一方のコネクタ３１Ａ
はＵＳＢファンクション２００と接続可能なコネクタ
で、他方のコネクタ３１ＢはＵＳＢホスト１００と接続
可能なコネクタである。
【００４５】上記マルチプレクサプレクサ３０は、例え
ばチップに設けられている汎用の入出力ポートＧ−Ｉ／
Ｏのうちひとつを利用して、その中の出力用レジスタに
“１”または“０”を設定することで制御される出力信
号をマルチプレクサ３０の制御端子に供給するようにボ
ードが構成される。そして、この入出力ポートＧ−Ｉ／
Ｏ内の出力用レジスタは、ＣＰＵ２１によって上記切替
制御レジスタ２７Ｃと連動して設定が行なわれる。
【００４６】すなわち、マルチプレクサ２９がホストコ
ントローラ２３とトランシーバ２５とを接続するように
切り替えられると、マルチプレクサ３０はトランシーバ
２５とＵＳＢファンクション２００が接続可能なコネク
タ３１Ａとを接続するように切り替えられ、マルチプレ
クサ２９がファンクションコントローラ２４とトランシ
ーバ２５とを接続するように切り替えられると、マルチ
プレクサ３０はトランシーバ２５とＵＳＢホスト１００
が接続可能なコネクタ３１Ｂとを接続するように切り替
えられる。
【００４７】この応用例のＵＳＢインタフェースシステ
ムボードにおいては、ホストコントローラ２３とマルチ
プレクサ２９およびその状態を制御する切替制御レジス
タ２７Ｃが設けられているとともに、ボードにはホスト
機器接続用のコネクタ３１Ｂとファンクション機器接続
用のコネクタ３１Ａとそれらを切り替えるためのマルチ
プレクサ３０が設けられているため、予めそれぞれのコ
ネクタにホスト機器またはファンクション機器を接続し
ておいて、必要に応じて切替制御レジスタ２７Ｃの設定
をソフトウェアによって変えるだけで接続されているホ
スト機器またはファンクション機器のいずれに対しても
正しく通信を行なうことができる。
【００４８】また、この応用例のシステムでは、ホスト
機器またはファンクション機器のいずれが接続されてい
るか検出する手段を設けなくても、レジスタの設定で接
続の切替えを行なえる。なお、上述のように予めチップ
に設けられている汎用の入出力ポートＧ−Ｉ／Ｏのうち
ひとつを利用して外部のマルチプレクサ３０を切り替え
る制御信号を出力するポートとする代わりに、上記切替
制御レジスタ２７Ｃの設定状態を外部へ出力する専用の
端子を設けて行なうように構成することも可能である。
【００４９】図５は、本発明の第３の実施形態を示す。
この実施形態は、第１の実施形態と第２の実施形態を組
み合わせたもので、ＵＳＢ規格のインタフェースシステ
ムに適用した場合の通信制御用ＬＳＩとそれを用いたイ
ンタフェースシステムの例を示す。
【００５０】図５の第３の実施形態では、通信制御用Ｌ
ＳＩチップ２０内にマルチプレクサ２９と２つのトラン
シーバ２５Ａ，２５Ｂが設けられているとともに、ホス
トコントローラ２３に２つのポートＰ１とＰ２が設けら
れ、ポートＰ１はトランシーバ２５Ａに、またポートＰ
２はマルチプレクサ２９を介してトランシーバ２５Ｂに
接続可能にされている。そして、マルチプレクサ２９は
切替制御レジスタ２７Ｃによって切替え制御される。上
記ポートＰ１とＰ２にはシフトレジスタなどからなる直
並列変換手段が設けられ、バッファメモリ２８Ａから受
け取ったパラレルデータをシリアルデータに変換し、バ
ッファメモリ２８Ｂへデータを渡すときにシリアルデー
タをパラレルデータに変換する。ファンクションコント
ローラ２４に設けられるポートは１つである。このポー
トＰ３にも直並列変換手段が設けられている。
【００５１】システムのボード３００には、ＵＳＢファ
ンクション機器２００が接続可能なコネクタ３１Ａ,３
１Ｂと、ＵＳＢホスト機器１００が接続可能なコネクタ
３１Ｃと、コネクタ３１Ｂと３１Ｃとを切り替えるマル
チプレクサ３０が設けられ、トランシーバ２５Ａはコネ
クタ３１Ａと接続され、トランシーバ２５Ｂはマルチプ
レクサ３０を介してコネクタ３１Ｂまたは３１Ｃに接続
可能にされている。マルチプレクサ３０は、マルチプレ
クサ２９と連動して制御される。
【００５２】この実施形態においては、マルチプレクサ
２９と３０をコネクタ３１Ｃ側に切り替えることによ
り、ホストコントローラ２３がコネクタ３１Ａに接続さ
れているファンクション機器２００と通信しながらファ
ンクションコントローラ２４がコネクタ３１Ｃに接続さ
れているホスト機器と１００と通信することができる。
また、マルチプレクサ２９と３０をコネクタ３１Ｂ側に
切り替えると、ホストコントローラ２３がコネクタ３１
Ｂに接続されているファンクション機器２００と通信す
ることができる。ただし、この場合には、コネクタ３１
Ａに接続されているファンクション機器２００とコネク
タ３１Ｂに接続されているファンクション機器２００と
完全同時に通信することはできない（時分割であれば可
能）。
【００５３】図６は、上記第３の実施形態の通信制御用
ＬＳＩを用いて構成されるインタフェースシステムの応
用例を示す。
【００５４】このシステムでは、トランシーバ２５Ａが
ＵＳＢファンクション２００と接続可能なコネクタ３１
Ａと接続され、トランシーバ２５ＢがＵＳＢホスト１０
０と接続可能なコネクタ３１Ｃと接続されている。チッ
プ２０にはマルチプレクサ２９が設けられているが、こ
のマルチプレクサ２９は切替制御レジスタ２７Ｃにより
常時ファンクションコントローラ２４をトランシーバ２
５Ｂに接続するように設定される。
【００５５】この応用例においても、ホストコントロー
ラ２３がコネクタ３１Ａに接続されているファンクショ
ン機器２００と通信しながらファンクションコントロー
ラ２４がコネクタ３１Ｃに接続されているホスト機器と
１００と通信することができる。なお、図５の実施形態
におけるマルチプレクサ３０は不要であるため、図６の
応用例ではこれを制御する信号も不要であり、ここに図
５の実施形態においてマルチプレクサ３０を制御するた
め汎用の入出力ポートＧ−Ｉ／Ｏを用いる利点がある。
つまり、切替制御レジスタ２７Ｃの状態に基づいてチッ
プ外部のマルチプレクサ３０を制御するための信号を出
力する専用の端子を設けると、図６のようなシステムを
構成する場合にこの端子が無駄になるが、汎用の入出力
ポートＧ−Ｉ／Ｏを利用すれば図６のようなシステムを
構成する場合に無駄な端子が生じることはない。
【００５６】図７は、図５に示されている第３の実施形
態の変形例を示す。
【００５７】図５の実施形態では、ホストコントローラ
２３が２つのポートＰ１，Ｐ２を有するように構成され
ているのに対し、図７ではホストコントローラ２３とし
て１つのポートＰ２を有するものを使用し、ポートＰ１
に対応して第２のファンクションコントローラ２４Ｂを
設けたものであり、その動作および作用効果は図５の実
施形態のものと同様である。ファンクションコントロー
ラ２４Ｂは、ポートＰ３を有するファンクションコント
ローラ２４と同一の構成を有するものでよい。
【００５８】また、図７に示されている変形例では、チ
ップ外部のマルチプレクサ３０を制御する信号を、汎用
の入出力ポートＧ−Ｉ／Ｏからではなく切替制御レジス
タ２７Ｃから得るように構成されている。そのため、こ
の図７の実施例ではチップ内部のマルチプレクサ２９に
供給される制御信号をチップ外部へ出力するためのバッ
ファ３５と出力端子Ｉ／Ｏ３が設けられている。さら
に、この実施例では、外部バスインタフェース回路１２
が通信制御用ＬＳＩチップ２０内に設けられている。図
１に示されている外部メモリ１１はこの外部バスインタ
フェース回路１２を介して接続される。
【００５９】図８は、本発明の第４の実施形態を示す。
この実施形態は、図５に示されている第３の実施形態を
改良したもので、ＵＳＢ規格に従った通信制御用ＬＳＩ
とそれを用いたインタフェースシステムの例を示す。
【００６０】前述したように、第１〜第３の実施形態で
はいずれもデータ転送をバッファメモリ２８Ａとコント
ロールレジスタ２７Ａとを介して行なっている。これに
対し、本実施形態では、データがコントロールレジスタ
２７Ａを介さずにバッファメモリ２８Ａのみを介してポ
ートＰ１，Ｐ２とバスとの間で転送されるようにホスト
コントローラ２３が構成されている。これにより、前記
実施形態よりも高速のデータ転送が可能になる。
【００６１】なお、ファンクションコントローラ２４側
では前記実施形態と同様にバッファメモリ２８Ｂとコン
トロールレジスタ２７Ｂとを介してデータ転送を行なっ
ている。このようにバッファメモリ２８Ｂを直接バス２
６に接続せずにコントロールレジスタ２７Ｂを介して接
続することにより、コントローラとバスとの接続ポート
が一つで済み、回路をコンパクトに構成することができ
る。一般的にホストコントローラ２３の方がファンクシ
ョンコントローラ２４よりも高速データ転送が要求され
るので、本実施形態ではホストコントローラ２３側では
データをコントロールレジスタ２７Ａを介さずに転送す
るようにしている。
【００６２】ただし、ファンクションコントローラ２４
においても、ホストコントローラ２３側と同様に、バッ
ファメモリ２８Ｂを直接バス２６に接続して、コントロ
ールレジスタ２７Ｂを介さずにバッファメモリ２８Ｂの
みを介してポートＰ３とバス２６との間でデータの転送
を行なうように構成しても良い。これによりファンクシ
ョンコントローラ２４においても高速のデータ転送が行
なえる。
【００６３】また、本実施形態では、データの転送を円
滑に行なえるようにするため、コントロールレジスタ２
７Ａ，２７Ｂが接続されているＣＰＵ側のバス２６とは
別個にデータ用のバス３６と、このデータ用のバス３６
を制御するバスコントローラ３３Ａと、前記ＣＰＵ側の
バス２６を制御するバスコントローラ３３Ｂとが設けら
れている。バッファメモリ２８Ａからデータ用のバス３
６上に出力されたデータはバスコントローラ３３Ａと３
３Ｂを介してＣＰＵ側のバス２６へ転送される。さら
に、本実施形態では、メモリ２２とファンクションコン
トローラ２４のコントロールレジスタ２７Ｂとの間のデ
ータ転送を高速で行なえるようにするためＤＭＡコント
ローラ３４が設けられている。
【００６４】さらに、本実施形態においては、特に制限
されるものでないが、第３の制御手段としてのＣＰＵ２
１がＲＩＳＣ型のＣＰＵコアとＤＳＰ（Digital Signal
Processor）とから構成されている。これにより、画像
データや音声データを高速で処理することができるマル
チメディア対応のシステムを構成するのに好適な通信制
御用ＬＳＩおよびインタフェースボードを実現すること
ができる。
【００６５】図９には、ＵＳＢ規格におけるケーブルの
仕様とその接続方法が示されている。図９において、符
号１３０はＵＳＢホスト機器側のインタフェースボー
ド、符号２３０はＵＳＢファンクション機器側のインタ
フェースボード、１３１および２３１はそれぞれケーブ
ル４００が接続されるコネクタである。ホスト側インタ
フェースボード１３０に設けられるタイプＡと呼ばれる
コネクタ１３１とファンクション側インタフェースボー
ド２３０に設けられるタイプＢと呼ばれるコネクタ２３
１とはそれぞれ形状が異なっており、誤った接続を防止
できるようにされている。
【００６６】図９に示されているように、ＵＳＢ規格の
ケーブル４００は、ＶＢusと呼ばれる５Ｖの電源電圧を
供給する電源ラインＬ１と、データ線Ｌ２、Ｌ３と、接
地電位ＧＮＤを供給する接地ラインＬ４とで構成され、
これらのラインのうちデータ線Ｌ２とＬ３が各ボード上
の通信制御用ＬＳＩ１２０，２２０のトランシーバ１２
５，２２５に接続される。また、接地ラインＬ４はそれ
ぞれのボードにおいて、電源電圧端子と接地端子に接続
される。電源ラインＬ１は、ＵＳＢホスト機器側のイン
タフェースボード１３０において電源電圧端子に接続さ
れる。
【００６７】さらに、ＵＳＢホスト機器側のインタフェ
ースボード１３０では、データ線Ｌ２とＬ３が１５ｋΩ
のプルダウン抵抗Ｒｄを介して接地電位ＧＮＤに接続さ
れ、ＵＳＢファンクション機器側のインタフェースボー
ド２３０では、データ線Ｌ２またはＬ３が１．５ｋΩの
プルアップ抵抗Ｒｕを介して３．３Ｖのような電源電圧
に接続される。なお、ＵＳＢファンクション機器側のイ
ンタフェースボード２３０におけるデータ線Ｌ２，Ｌ３
のプルアップ接続は択一的であり、当該機器が高速（１
２Ｍｂｐｓ）または低速（１．５Ｍｂｐｓ）のいずれで
通信を行なうかでＬ２またはＬ３のいずれか一方がプル
アップ接続される。
【００６８】なお、ＵＳＢホスト機器に複数のＵＳＢフ
ァンクション機器を接続するために用いられるハブも図
９に示されているような構成を備えており、ハブのファ
ンクション接続側ポート（ダウンストリームポート）は
図９のＵＳＢホスト機器のインタフェースボード１３０
と同様の構成とされ、ハブのホスト接続側ポート（アッ
プストリームポート）は図９のファンクションのインタ
フェースボード２３０と同様の構成とされる。
【００６９】ホスト側インタフェースボード１３０は、
データ線Ｌ２またはＬ３のいずれかの電位が３Ｖ近くま
で上がっているか否かを検出することでコネクタ１３１
にケーブルが接続されているか否かを検出する。また、
ファンクション側インタフェースボード２３０は、電源
ラインＬ１（ＶＢus）が３．３Ｖのような電位になって
いるか否かを検出することでコネクタ２３１にケーブル
が接続されているか否かを検出する。
【００７０】上記のようなケーブルの接続状態を検出す
る回路は、例えば図７に符号ＣＤＴで示すように、各ボ
ードの通信制御用ＬＳＩ２０内のホストコントローラ２
３およびファンクションコントローラ２４，２４Ｂのポ
ートＰ１〜Ｐ３内もしくはポートに付随して設けられ
る。コントローラのポートの代わりに、トランシーバ
（２５Ａ，２５Ｂ，１２５，２２５）にケーブルの接続
状態検出回路を設けるようにしてもよい。
【００７１】次に、前記実施形態の通信制御用ＬＳＩを
用いたＵＳＢインタフェースボードを備えた複数のＵＳ
Ｂ機器を接続してネットワークを構成する場合の接続の
仕方を、図１０を用いて説明する。
【００７２】ＵＳＢ規格ではハブと呼ばれる中継装置を
介してホスト機器に対してツリー状にファンクション機
器を接続することで、最大１２７台のＵＳＢ機器を、最
大５段まで接続することを保証するという制約が設けら
れており、従来のＵＳＢ機器では例えば図１０に符号Ａ
で示すようなネットワークしか構築することができなか
った。これに対して、本発明に係る通信制御用ＬＳＩを
用いたＵＳＢインタフェースボードを備えたＵＳＢ機器
を使用すると、例えば図１０のようにＵＳＢホスト機器
１００Ａから数えて５段目に本発明を適用したＵＳＢ機
器１００または２００を介在させることにより、符号Ｂ
で示すように、さらに５段１２７台のＵＳＢ機器を接続
することが可能となる。そして、これを繰り返すことに
より理論的には無限台のＵＳＢ機器を接続することがで
きる。
【００７３】しかも、図１０のようなネットワークにお
いては、例えばＡの領域の頂点にあるＵＳＢホスト機器
１００ＡがＢの領域にあるＵＳＢ機器を制御したり通信
を行なうことができる。そのため、従来に比べて自由度
が高くかつより大規模なネットワークを構築することが
できるようになる。なお、Ａの領域の頂点にあるＵＳＢ
ホスト機器１００ＡとＢの領域にあるＵＳＢ機器との間
でデータを転送する場合、本発明を適用したＵＳＢ機器
１００または２００内のメモリ１１または２２に一旦デ
ータを格納して行なう。
【００７４】図１１には、図７の実施例を適用したＵＳ
Ｂ機器の応用システムを示す。図１１において、１００
Ａ，１００ＢはパーソナルコンピュータのようなＵＳＢ
ホスト機器、ＨＤＤは各ＵＳＢホスト機器に設けられた
ハードディスクドライバのような周辺機器、５００はＵ
ＳＢ用ハブ、２００は例えばＵＳＢ規格のプリンタのよ
うな一般的なＵＳＢファンクション機器、２００’は図
７の実施例を適用したＵＳＢ機器である。ＵＳＢ機器２
００’としては、例えばＰＤＡ（Personal Digital Ass
istants）や電子スチールカメラなどが考えられる。
【００７５】図１１においては、ＵＳＢホスト機器１０
０ＡがＵＳＢ用ハブ５００を介して図７の実施例を適用
したＵＳＢ機器２００’のファンクションコントローラ
２４側に接続され、ＵＳＢホスト機器１００Ｂが図７の
実施例を適用したＵＳＢ機器２００’のファンクション
コントローラ２４Ｂ側に接続されている。このような接
続によれば、例えばＵＳＢホスト機器１００Ａのハード
ディスクＨＤＤに格納されているデータを、ＵＳＢ機器
２００’を介することでＵＳＢホスト機器１００Ｂのハ
ードディスクＨＤＤに転送することが可能となる。つま
り、複数のＵＳＢホスト機器同士でリソースを共有する
ことが可能となる。
【００７６】さらに、図１１の例でいえば、ＵＳＢファ
ンクション機器２００のケーブルをハブ５００から外し
て、代わりに破線Ｃで示すようにＵＳＢ機器２００’の
ホストコントローラ側のコネクタに接続してやることに
より、ＵＳＢ機器２００’からデータを直接ＵＳＢファ
ンクション機器２００に転送することができる。これに
より、例えばＰＤＡや電子スチールカメラのようなＵＳ
Ｂ機器からＵＳＢプリンタにデータを送ってプリントア
ウトさせることができるようになる。また、ＭＰＥＧカ
メラのようなビデオカメラから画像データをＰＤＡへ転
送してＰＤＡの表示部で動画像を再生するようなことも
可能となる。
【００７７】さらに、図１１のＵＳＢファンクション機
器２００も２００’と同様にファンクションコントロー
ラとホストコントローラを備えていれば、ケーブルをハ
ブ５００から外さないで、別のケーブルを用いてＵＳＢ
機器２００と２００’とを接続して、データを直接転送
することができる。
【００７８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図７
の実施例においては、１つのホストコントローラと２つ
のファンクションコントローラとを設けているが、１つ
のファンクションコントローラと２つのホストコントロ
ーラを設けるようにしても良い。
【００７９】また、前記実施例においては、信号の送受
信を行なうトランシーバがホストコントローラやファン
クションコントローラと同一チップ上に形成されている
ものを説明したが、トランシーバは別の半導体集積回路
として構成することも可能である。さらに、前記実施例
においては、ホスト機器と接続されるコネクタとファン
クション機器が接続されるコネクタとは形状が異なると
説明したが、本発明はコネクタの形状が同一の場合にも
適用できることはいうまでもない。 以上の説明では主
として本発明者によってなされた発明をその背景となっ
た利用分野であるＵＳＢ規格のインタフェースシステム
を構成する通信制御用ＬＳＩに適用した場合について説
明したが、本発明はＩＥＥＥ１３９４規格のインタフェ
ースシステムを構成する通信制御用ＬＳＩあるいはＵＳ
Ｂ規格のインタフェース機能とＩＥＥＥ１３９４規格の
インタフェース機能の両方を有するシステムを構成する
通信制御用ＬＳＩを構成する場合にも利用することがで
きる。
【００８０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、ＵＳＢ規
格などのインタフェース規格で設定されている本来の制
約を超えて自由なネットワークシステムを構築すること
ができる通信制御用ＬＳＩおよびインタフェースシステ
ムを実現できるとともに、ケーブルを接続し直すことな
くあるいは従来は接続できなかった所定の機器間でデー
タの送受信を行なうことができる通信制御用ＬＳＩおよ
びインタフェースシステムを実現することができる。
【図面の簡単な説明】
【図１】本発明をＵＳＢ規格に適用した場合の通信制御
用ＬＳＩとそれを用いたインタフェースシステムの第１
の実施形態を示すブロック図である。
【図２】本発明をＵＳＢ規格のインタフェースシステム
に用いられる通信制御用ＬＳＩに適用した場合の第２の
実施形態を示すブロック図である。
【図３】第２の実施形態の通信制御用ＬＳＩを用いたイ
ンタフェースシステムの構成例を示すブロック図であ
る。
【図４】第２の実施形態の通信制御用ＬＳＩにおけるコ
ントロールレジスタと切替え制御用レジスタのＣＰＵア
ドレス空間上での配置を示すアドレスマップである。
【図５】本発明をＵＳＢ規格に適用した場合の通信制御
用ＬＳＩとそれを用いたインタフェースシステムの第３
の実施形態を示すブロック図である。
【図６】第３の実施形態の通信制御用ＬＳＩを用いたイ
ンタフェースシステムの他の構成例を示すブロック図で
ある。
【図７】本発明をＵＳＢ規格に適用した場合の通信制御
用ＬＳＩとそれを用いたインタフェースシステムの第４
の実施形態を示すブロック図である。
【図８】本発明をＵＳＢ規格に適用した場合の通信制御
用ＬＳＩとそれを用いたインタフェースシステムの第５
の実施形態を示すブロック図である。
【図９】ＵＳＢ規格のインタフェースの構成と２つのＵ
ＳＢ機器の接続状態を示すブロック図である。
【図１０】本発明を適用したＵＳＢ機器を用いて構成し
たネットワークの一例を示すブロック図である。
【図１１】本発明を適用したＵＳＢ機器と他のＵＳＢ機
器との接続の仕方の一例を示すブロック図である。
【図１２】従来のＵＳＢインタフェースシステムの一例
を示すブロック図である。
【符号の説明】
２０ 通信制御用ＬＳＩ（ＵＳＢインタフェースＬＳ
Ｉ） ２１ 上位制御手段（ＣＰＵ） ２２ メモリ ２３ ホストコントローラ ２４ ファンクションコントローラ ２５ トランシーバ ２６ バス ２７ 制御レジスタ ２８ バッファメモリ ２９ 切替え手段（マルチプレクサ） ３０ 外部切替え手段（マルチプレクサ） ３１ コネクタ １００ ＵＳＢホスト機器 ２００ ＵＳＢファンクション機器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 這禽 直樹 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 Ｆターム(参考） 5B014 EB01 FB04 GD05 GD07 GD13 GD32 GE05 HA07 HC08 HC12 5K032 AA09 BA04 DB20 DB24 5K033 AA09 BA04 DA15 DB16

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータと周辺機器との間もしくは
    コンピュータ同士または周辺機器同士の間のデータ送受
    信のためのインタフェースシステムを構成する通信制御
    用半導体装置であって、主機器としての通信制御を行な
    う第１の制御手段と、従機器としての通信制御を行なう
    第２の制御手段とが１個の半導体チップ上に搭載され、
    上記第１の制御手段と第２の制御手段とが同時に動作可
    能に構成されていることを特徴とする通信制御用半導体
    装置。
  2. 【請求項２】 上記第１の制御手段により送受信される
    データを一時的に蓄える第１のバッファメモリと、上記
    第２の制御手段により送受信されるデータを一時的に蓄
    える第２のバッファメモリとを備え、さらに上記第１の
    制御手段と上記第２の制御手段は各々第３の制御手段に
    より設定される制御レジスタを備え、上記第１の制御手
    段および上記第２の制御手段は上記第３の制御手段にバ
    スを介して接続されているとともに、上記第１のバッフ
    ァメモリおよび第２のバッファメモリは上記制御レジス
    タを介して間接的に上記バスに接続されていることを特
    徴とする請求項１に記載の通信制御用半導体装置。
  3. 【請求項３】 上記第１の制御手段により送受信される
    データを一時的に蓄える第１のバッファメモリと、上記
    第２の制御手段により送受信されるデータを一時的に蓄
    える第２のバッファメモリとを備え、さらに上記第１の
    制御手段と上記第２の制御手段は各々第３の制御手段に
    より設定される制御レジスタを備え、上記第１の制御手
    段および上記第２の制御手段は上記第３の制御手段にバ
    スを介して接続されているとともに、上記第１のバッフ
    ァメモリは直接的に上記バスに接続され、上記第２のバ
    ッファメモリは上記制御レジスタを介して間接的に上記
    バスに接続されていることを特徴とする請求項１に記載
    の通信制御用半導体装置。
  4. 【請求項４】 コンピュータと周辺機器との間もしくは
    コンピュータ同士または周辺機器同士の間のデータの送
    受信のためのインタフェースシステムを構成する通信制
    御用半導体装置であって、主機器としての通信制御を行
    なう第１の制御手段と、従機器としての通信制御を行な
    う第２の制御手段と、これらの制御手段の通信制御動作
    によって送受信されるデータ信号が入出力される入出力
    端子と、該入出力端子に接続され上記第１の制御手段の
    制御下での通信の際に送受信データ信号が通過する経路
    と上記第２の制御手段の制御下での通信の際に送受信デ
    ータ信号が通過する経路とを切替え可能な切替え手段
    と、該切替え手段の状態を制御する切替え制御用レジス
    タとを備えていることを特徴とする通信制御用半導体装
    置。
  5. 【請求項５】 上記切替え制御用レジスタに対して設定
    を行なう第３の制御手段を備えていることを特徴とする
    請求項４に記載の通信制御用半導体装置。
  6. 【請求項６】 上記第１の制御手段と上記第２の制御手
    段は各々上記第３の制御手段により設定される制御レジ
    スタを備え、これらの制御レジスタと上記切替え制御用
    レジスタは上記第３の制御手段のアドレス空間において
    各々異なる位置に配置されていることを特徴とする請求
    項４または５に記載の通信制御用半導体装置。
  7. 【請求項７】 上記第１の制御手段および上記第２の制
    御手段は上記第３の制御手段にバスを介して接続されて
    いるとともに、上記第１の制御手段により送受信される
    データを一時的に蓄える第１のバッファメモリと、上記
    第２の制御手段により送受信されるデータを一時的に蓄
    える第２のバッファメモリとを備え、上記第１のバッフ
    ァメモリは上記バスに直接的に接続され、上記第２のバ
    ッファメモリは上記制御レジスタを介して上記バスに接
    続されていることを特徴とする請求項５または６に記載
    の通信制御用半導体装置。
  8. 【請求項８】 送受信データ信号が入出力される第１の
    入出力端子と送受信データ信号が入出力される第２の入
    出力端子とが設けられているとともに、上記第１の制御
    手段は上記第１の入出力端子に対応した第１のポートお
    よび上記第２の入出力端子に対応した第２のポートを備
    え、該第２のポートおよび上記第２の制御手段のポート
    は上記切替え手段を介して上記第２の入出力端子に接続
    可能に構成されていることを特徴とする請求項４〜７の
    いずれかに記載の通信制御用半導体装置。
  9. 【請求項９】 １つの第１の制御手段と、２以上の第２
    の制御手段と、送受信データ信号が入出力される３以上
    の入出力端子とを備え、上記第１の制御手段と上記２以
    上の第２の制御手段のうち一つは上記切替え手段を介し
    て上記いずれか一つの入出力端子に接続可能に構成され
    ていることを特徴とする請求項４〜７のいずれかに記載
    の通信制御用半導体装置。
  10. 【請求項１０】 請求項４〜７のいずれかに記載の通信
    制御用半導体装置と、ホスト機器と接続可能な第１コネ
    クタと、ファンクション機器と接続可能な第２コネクタ
    と、上記通信制御用半導体装置の送受信データ入出力端
    子と上記第１コネクタおよび第２コネクタとの間に接続
    された外部切替え手段とを備え、該外部切替え手段は上
    記通信制御用半導体装置内部に設けられている前記切替
    え手段と連動して制御されるように構成されていること
    を特徴とするインタフェースシステム。
  11. 【請求項１１】 請求項８または９に記載の通信制御用
    半導体装置と、ホスト機器と接続可能な第１コネクタ
    と、ファンクション機器と接続可能な２以上の第２コネ
    クタと、上記通信制御用半導体装置の送受信データ入出
    力端子と上記第２コネクタのうちいずれか１つとの間に
    接続された外部切替え手段とを備え、該外部切替え手段
    は上記通信制御用半導体装置内部に設けられている前記
    切替え手段と連動して制御されるように構成されている
    ことを特徴とするインタフェースシステム。
  12. 【請求項１２】 上記外部切替え手段は上記通信制御用
    半導体装置に設けられている汎用ポートから出力される
    信号により接続状態が切り替えられるように構成されて
    いることを特徴とする請求項１０または１１に記載のイ
    ンタフェースシステム。
  13. 【請求項１３】 上記外部切替え手段および上記通信制
    御用半導体装置内部に設けられている上記切替え手段
    は、上記通信制御用半導体装置内部に設けられている前
    記切替え制御用レジスタから出力される共通の制御信号
    に基づいて接続状態が切り替えられるように構成されて
    いることを特徴とする請求項１０または１１に記載のイ
    ンタフェースシステム。
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