JP2002271145A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 230000000630 rising effect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 102100031083 Uteroglobin Human genes 0.000 description 1
- 108090000203 Uteroglobin Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 演算増幅器を介して供給された内部電源電圧
をスイッチ回路から出力するときのスイッチング速度を
速くした半導体集積回路装置を提供する。 【解決手段】 入力信号Ｖinが“Ｌ”レベルから“Ｈ”
レベルになると、スイッチング回路２０のＭＯＳＦＥＴ
２１がオンする。このとき入力信号Ｖinの“Ｈ”レベル
への立ち上がりエッジでショット回路３２からワンショ
ットパルスがＭＯＳＦＥＴ３１のゲートに供給され、Ｍ
ＯＳＦＥＴ３１がオンする。ＭＯＳＦＥＴ３１がオンす
ると、演算増幅器１３に含まれるＭＯＳＦＥＴ１４のゲ
ートの電位が“Ｌ”レベルになり、ＭＯＳＦＥＴ１４が
フルにオンして外部電源ＶＣＣからＭＯＳＦＥＴ１４お
よびＭＯＳＦＥＴ２１を介して容量性負荷に急速に電流
が流れ、スイッチング回路２０からの出力電圧Ｖout
は、急な傾きの立ち上がり波形で立ち上がる。
をスイッチ回路から出力するときのスイッチング速度を
速くした半導体集積回路装置を提供する。 【解決手段】 入力信号Ｖinが“Ｌ”レベルから“Ｈ”
レベルになると、スイッチング回路２０のＭＯＳＦＥＴ
２１がオンする。このとき入力信号Ｖinの“Ｈ”レベル
への立ち上がりエッジでショット回路３２からワンショ
ットパルスがＭＯＳＦＥＴ３１のゲートに供給され、Ｍ
ＯＳＦＥＴ３１がオンする。ＭＯＳＦＥＴ３１がオンす
ると、演算増幅器１３に含まれるＭＯＳＦＥＴ１４のゲ
ートの電位が“Ｌ”レベルになり、ＭＯＳＦＥＴ１４が
フルにオンして外部電源ＶＣＣからＭＯＳＦＥＴ１４お
よびＭＯＳＦＥＴ２１を介して容量性負荷に急速に電流
が流れ、スイッチング回路２０からの出力電圧Ｖout
は、急な傾きの立ち上がり波形で立ち上がる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に外部電源から内部電源電圧を生成する内
部電源回路と、スイッチング制御して内部電源電圧を容
量性負荷に出力するスイッチング回路とを有する半導体
集積回路装置に関する。
置に関し、特に外部電源から内部電源電圧を生成する内
部電源回路と、スイッチング制御して内部電源電圧を容
量性負荷に出力するスイッチング回路とを有する半導体
集積回路装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路装置の一
例を図８を参照して説明する。図において、１００は、
半導体集積回路装置で、電源端子１に外部電源ＶＣＣが
接続され、接地端子２が接地され、入力端子３に入力信
号Ｖinが供給され、出力端子４に容量性負荷ＣＬが接続
される。半導体集積回路装置１００は、外部電源電圧Ｖ
ＣＣから所望の内部電源電圧ＶＨＬを生成する内部電源
回路１０と、入力信号Ｖinによりスイッチング制御して
内部電源電圧ＶＨＬを出力端子４に出力するスイッチン
グ回路２０とを具備している。
例を図８を参照して説明する。図において、１００は、
半導体集積回路装置で、電源端子１に外部電源ＶＣＣが
接続され、接地端子２が接地され、入力端子３に入力信
号Ｖinが供給され、出力端子４に容量性負荷ＣＬが接続
される。半導体集積回路装置１００は、外部電源電圧Ｖ
ＣＣから所望の内部電源電圧ＶＨＬを生成する内部電源
回路１０と、入力信号Ｖinによりスイッチング制御して
内部電源電圧ＶＨＬを出力端子４に出力するスイッチン
グ回路２０とを具備している。
【０００３】内部電源回路１０は、直列接続された抵抗
１１と抵抗１２との接続点で外部電源電圧ＶＣＣが所望
の電圧レベルに分割され、演算増幅器１３を介して内部
電源電圧ＶＨＬとしてスイッチング回路２０に出力され
る構成としている。演算増幅器１３は、具体的な構成例
を図９に示すように、直列接続されたＰチャネル型ＭＯ
ＳＦＥＴ１４とＮチャネル型ＭＯＳＦＥＴ１５とを出力
段に有し、ＭＯＳＦＥＴ１４のソースが電源端子１に接
続され、ＭＯＳＦＥＴ１５のソースが接地端子２に接続
され、ＭＯＳＦＥＴ１４とＭＯＳＦＥＴ１５との接続点
から内部電源電圧ＶＨＬが出力される構成としている。
１１と抵抗１２との接続点で外部電源電圧ＶＣＣが所望
の電圧レベルに分割され、演算増幅器１３を介して内部
電源電圧ＶＨＬとしてスイッチング回路２０に出力され
る構成としている。演算増幅器１３は、具体的な構成例
を図９に示すように、直列接続されたＰチャネル型ＭＯ
ＳＦＥＴ１４とＮチャネル型ＭＯＳＦＥＴ１５とを出力
段に有し、ＭＯＳＦＥＴ１４のソースが電源端子１に接
続され、ＭＯＳＦＥＴ１５のソースが接地端子２に接続
され、ＭＯＳＦＥＴ１４とＭＯＳＦＥＴ１５との接続点
から内部電源電圧ＶＨＬが出力される構成としている。
【０００４】スイッチング回路２０は、Ｐチャネル型Ｍ
ＯＳＦＥＴ２１とＮチャネル型ＭＯＳＦＥＴ２２とから
なるＣＭＯＳ構成を有し、ＭＯＳＦＥＴ２１のソースに
内部電源電圧ＶＨＬが供給され、ＭＯＳＦＥＴ２２のソ
ースに接地端子２が接続され、入力端子３からの入力信
号Ｖinがインバータ２３を介してＭＯＳＦＥＴ２１およ
びＭＯＳＦＥＴ２２のゲートに供給されることにより、
ＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２２がオン／オフ
制御されて、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２２との
接続点から出力端子４に内部電源電圧ＶＨＬが出力電圧
Ｖoutとして出力される構成としている。
ＯＳＦＥＴ２１とＮチャネル型ＭＯＳＦＥＴ２２とから
なるＣＭＯＳ構成を有し、ＭＯＳＦＥＴ２１のソースに
内部電源電圧ＶＨＬが供給され、ＭＯＳＦＥＴ２２のソ
ースに接地端子２が接続され、入力端子３からの入力信
号Ｖinがインバータ２３を介してＭＯＳＦＥＴ２１およ
びＭＯＳＦＥＴ２２のゲートに供給されることにより、
ＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２２がオン／オフ
制御されて、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２２との
接続点から出力端子４に内部電源電圧ＶＨＬが出力電圧
Ｖoutとして出力される構成としている。
【０００５】上記構成の半導体集積回路装置１００の動
作は、電源端子１に外部電源電圧ＶＣＣが供給される
と、抵抗１１と抵抗１２との接続点で外部電源電圧ＶＣ
Ｃが所望の電圧レベルに分割され、演算増幅器１３を介
して内部電源回路１０から内部電源電圧ＶＨＬとして出
力される。内部電源回路１０から内部電源電圧ＶＨＬが
出力されている状態で、図１０に示すように、入力信号
Ｖinが“Ｌ＝０”レベルから“Ｈ＝ＶＣＣ”レベルにな
り、スイッチング回路２０のＭＯＳＦＥＴ２１がオンす
ると、内部電源回路１０からＭＯＳＦＥＴ２１を介して
出力端子４に接続されている容量性負荷ＣＬに電流が流
れ、出力電圧Ｖoutは、内部電源電圧ＶＨＬまで立ち上
がる。
作は、電源端子１に外部電源電圧ＶＣＣが供給される
と、抵抗１１と抵抗１２との接続点で外部電源電圧ＶＣ
Ｃが所望の電圧レベルに分割され、演算増幅器１３を介
して内部電源回路１０から内部電源電圧ＶＨＬとして出
力される。内部電源回路１０から内部電源電圧ＶＨＬが
出力されている状態で、図１０に示すように、入力信号
Ｖinが“Ｌ＝０”レベルから“Ｈ＝ＶＣＣ”レベルにな
り、スイッチング回路２０のＭＯＳＦＥＴ２１がオンす
ると、内部電源回路１０からＭＯＳＦＥＴ２１を介して
出力端子４に接続されている容量性負荷ＣＬに電流が流
れ、出力電圧Ｖoutは、内部電源電圧ＶＨＬまで立ち上
がる。
【０００６】
【発明が解決しようとする課題】ところで、上記の半導
体集積回路装置において、出力電圧Ｖoutが、内部電源
電圧ＶＨＬまで立ち上がるとき、ＭＯＳＦＥＴ２１のゲ
ートの電位は“Ｌ”レベルであり、ＭＯＳＦＥＴ２１は
フルにオンしている。これに対して、内部電源回路１０
の演算増幅器１３は、外部電源電圧ＶＣＣが抵抗１１と
抵抗１２との接続点で分割されて非反転入力端に供給さ
れている状態で、ＭＯＳＦＥＴ１４のゲートの電位は
“Ｌ＝０”レベルにはならないため、ＭＯＳＦＥＴ１４
はオンしているもののフルにはオンしていない。このと
き、例えば、ＭＯＳＦＥＴ１４のサイズがＭＯＳＦＥＴ
２１と同じサイズに設計されているとすると、ＭＯＳＦ
ＥＴ２１はフルにオンしているのに対して、ＭＯＳＦＥ
Ｔ１４はフルにはオンしていないため、ＭＯＳＦＥＴ２
１の電流能力に対してＭＯＳＦＥＴ１４の電流能力は十
分ではなく、演算増幅器１３は、電流変化に対する動作
速度が遅く、スイッチング時の高速な電流変化に追随で
きず、図１０に示すように、内部電源電圧ＶＨＬが一旦
低下した後、所望の電圧になるまでの立ち上がり波形の
傾きが緩やかなため、出力電圧Ｖoutの立ち上がり波形
の傾きも緩やかになるという問題がある。演算増幅器１
３の電流変化に対する動作速度を速くするために演算増
幅器１３に含まれる出力トランジスタ１４のサイズを大
きくすればよいが、半導体集積回路装置のチップサイズ
が大きくなるという問題がある。本発明は上記問題点に
鑑み、スイッチング回路がスイッチングオンしたとき瞬
時に内部電源回路の電流能力を上げることによりスイッ
チング速度を速くした半導体集積回路装置を提供するこ
とを目的とする。
体集積回路装置において、出力電圧Ｖoutが、内部電源
電圧ＶＨＬまで立ち上がるとき、ＭＯＳＦＥＴ２１のゲ
ートの電位は“Ｌ”レベルであり、ＭＯＳＦＥＴ２１は
フルにオンしている。これに対して、内部電源回路１０
の演算増幅器１３は、外部電源電圧ＶＣＣが抵抗１１と
抵抗１２との接続点で分割されて非反転入力端に供給さ
れている状態で、ＭＯＳＦＥＴ１４のゲートの電位は
“Ｌ＝０”レベルにはならないため、ＭＯＳＦＥＴ１４
はオンしているもののフルにはオンしていない。このと
き、例えば、ＭＯＳＦＥＴ１４のサイズがＭＯＳＦＥＴ
２１と同じサイズに設計されているとすると、ＭＯＳＦ
ＥＴ２１はフルにオンしているのに対して、ＭＯＳＦＥ
Ｔ１４はフルにはオンしていないため、ＭＯＳＦＥＴ２
１の電流能力に対してＭＯＳＦＥＴ１４の電流能力は十
分ではなく、演算増幅器１３は、電流変化に対する動作
速度が遅く、スイッチング時の高速な電流変化に追随で
きず、図１０に示すように、内部電源電圧ＶＨＬが一旦
低下した後、所望の電圧になるまでの立ち上がり波形の
傾きが緩やかなため、出力電圧Ｖoutの立ち上がり波形
の傾きも緩やかになるという問題がある。演算増幅器１
３の電流変化に対する動作速度を速くするために演算増
幅器１３に含まれる出力トランジスタ１４のサイズを大
きくすればよいが、半導体集積回路装置のチップサイズ
が大きくなるという問題がある。本発明は上記問題点に
鑑み、スイッチング回路がスイッチングオンしたとき瞬
時に内部電源回路の電流能力を上げることによりスイッ
チング速度を速くした半導体集積回路装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】（１）本発明の半導体集
積回路装置は、外部電源電圧を内部電源回路に供給して
内部電源電圧を生成し、内部電源回路を構成する演算増
幅器に含まれる出力トランジスタから内部電源電圧をス
イッチング回路に供給し入力信号によりスイッチング制
御して容量性負荷に供給する半導体集積回路装置におい
て、入力信号に同期してワンショットパルスを生成する
ショット回路を有し、ワンショットパルスの期間に出力
トランジスタの駆動能力を高めることを特徴とする。 （２）本発明の半導体集積回路装置は、上記（１）項に
おいて、ワンショットパルスにより出力トランジスタの
制御端子の電位を出力トランジスタがフルにオンする電
位にすることを特徴とする。 （３）本発明の半導体集積回路装置は、上記（１）項に
おいて、外部電源電圧および内部電源電圧が所定電位に
対して正極性電圧であり、出力トランジスタがＰチャネ
ル型ＭＯＳトランジスタであることを特徴とする。 （４）本発明の半導体集積回路装置は、上記（１）項に
おいて、外部電源電圧および内部電源電圧が所定電位に
対して負極性電圧であり、出力トランジスタがＮチャネ
ル型ＭＯＳトランジスタであることを特徴とする。 （５）本発明の半導体集積回路装置は、上記（３）項に
おいて、ＭＯＳトランジスタのゲートと上記所定電位間
にＮチャネル型ＭＯＳトランジスタを接続し、このゲー
トにショット回路を接続したことを特徴とする。 （６）本発明の半導体集積回路装置は、上記（４）項に
おいて、ＭＯＳトランジスタのゲートと上記所定電位間
にＰチャネル型ＭＯＳトランジスタを接続し、このゲー
トにショット回路を接続したことを特徴とする。
積回路装置は、外部電源電圧を内部電源回路に供給して
内部電源電圧を生成し、内部電源回路を構成する演算増
幅器に含まれる出力トランジスタから内部電源電圧をス
イッチング回路に供給し入力信号によりスイッチング制
御して容量性負荷に供給する半導体集積回路装置におい
て、入力信号に同期してワンショットパルスを生成する
ショット回路を有し、ワンショットパルスの期間に出力
トランジスタの駆動能力を高めることを特徴とする。 （２）本発明の半導体集積回路装置は、上記（１）項に
おいて、ワンショットパルスにより出力トランジスタの
制御端子の電位を出力トランジスタがフルにオンする電
位にすることを特徴とする。 （３）本発明の半導体集積回路装置は、上記（１）項に
おいて、外部電源電圧および内部電源電圧が所定電位に
対して正極性電圧であり、出力トランジスタがＰチャネ
ル型ＭＯＳトランジスタであることを特徴とする。 （４）本発明の半導体集積回路装置は、上記（１）項に
おいて、外部電源電圧および内部電源電圧が所定電位に
対して負極性電圧であり、出力トランジスタがＮチャネ
ル型ＭＯＳトランジスタであることを特徴とする。 （５）本発明の半導体集積回路装置は、上記（３）項に
おいて、ＭＯＳトランジスタのゲートと上記所定電位間
にＮチャネル型ＭＯＳトランジスタを接続し、このゲー
トにショット回路を接続したことを特徴とする。 （６）本発明の半導体集積回路装置は、上記（４）項に
おいて、ＭＯＳトランジスタのゲートと上記所定電位間
にＰチャネル型ＭＯＳトランジスタを接続し、このゲー
トにショット回路を接続したことを特徴とする。
【０００８】
【発明の実施の形態】以下、この発明の第１実施例につ
いて図１を参照して説明する。尚、図８と同一のものに
ついては同一符号を付してその説明を省略する。図にお
いて、２００は、半導体集積回路装置で、電源端子１に
外部電源ＶＣＣが接続され、接地端子２が接地され、入
力端子３に入力信号Ｖinが供給され、出力端子４に容量
性負荷ＣＬが接続される。半導体集積回路装置２００
は、外部電源電圧ＶＣＣから所望の内部電源電圧ＶＨＬ
を生成する内部電源回路３０と、入力信号Ｖinによりス
イッチング制御して内部電源電圧ＶＨＬを出力端子４に
出力する、図８に示したのと同一構成のスイッチング回
路２０とを具備している。
いて図１を参照して説明する。尚、図８と同一のものに
ついては同一符号を付してその説明を省略する。図にお
いて、２００は、半導体集積回路装置で、電源端子１に
外部電源ＶＣＣが接続され、接地端子２が接地され、入
力端子３に入力信号Ｖinが供給され、出力端子４に容量
性負荷ＣＬが接続される。半導体集積回路装置２００
は、外部電源電圧ＶＣＣから所望の内部電源電圧ＶＨＬ
を生成する内部電源回路３０と、入力信号Ｖinによりス
イッチング制御して内部電源電圧ＶＨＬを出力端子４に
出力する、図８に示したのと同一構成のスイッチング回
路２０とを具備している。
【０００９】内部電源回路３０は、図８に示した内部電
源回路１０と同様に、直列接続された抵抗１１と抵抗１
２との接続点で外部電源電圧ＶＣＣが所望の電圧レベル
に分割され、演算増幅器１３を介して内部電源電圧ＶＨ
Ｌとしてスイッチング回路２０に出力される構成として
いるが、この他に本発明のポイントとなる以下の構成を
有している。オンすることにより内部電源回路３０の電
流能力を上げるためのＮチャネル型ＭＯＳＦＥＴ３１
と、入力信号Ｖinの“Ｈ”レベルへの立ち上がりエッジ
で出力するワンショットパルスによりＭＯＳＦＥＴ３１
をオンさせるショット回路３２とを有している。
源回路１０と同様に、直列接続された抵抗１１と抵抗１
２との接続点で外部電源電圧ＶＣＣが所望の電圧レベル
に分割され、演算増幅器１３を介して内部電源電圧ＶＨ
Ｌとしてスイッチング回路２０に出力される構成として
いるが、この他に本発明のポイントとなる以下の構成を
有している。オンすることにより内部電源回路３０の電
流能力を上げるためのＮチャネル型ＭＯＳＦＥＴ３１
と、入力信号Ｖinの“Ｈ”レベルへの立ち上がりエッジ
で出力するワンショットパルスによりＭＯＳＦＥＴ３１
をオンさせるショット回路３２とを有している。
【００１０】ＭＯＳＦＥＴ３１のドレインは、図２に示
すように、演算増幅器１３の出力段のハイサイド側を構
成するＰチャネル型ＭＯＳＦＥＴ１４のゲートに接続さ
れている。ＭＯＳＦＥＴ３１のソースは、接地端子２に
接続されている。ショット回路３２は、図２に示すよう
に、遅延回路３３、インバータ３４、２入力ＮＡＮＤ回
路３５、およびインバータ３６から構成されている。入
力信号Ｖinは２入力ＮＡＮＤ回路３５の２入力の一方の
入力端と遅延回路３３の入力端に供給される。遅延回路
３３の出力はインバータ３４を介して２入力ＮＡＮＤ回
路３５の２入力の他方の入力端に供給される。２入力Ｎ
ＡＮＤ回路３５の出力はインバータ３６を介して、ショ
ット回路３２の出力として、ＭＯＳＦＥＴ３１のゲート
に供給される。
すように、演算増幅器１３の出力段のハイサイド側を構
成するＰチャネル型ＭＯＳＦＥＴ１４のゲートに接続さ
れている。ＭＯＳＦＥＴ３１のソースは、接地端子２に
接続されている。ショット回路３２は、図２に示すよう
に、遅延回路３３、インバータ３４、２入力ＮＡＮＤ回
路３５、およびインバータ３６から構成されている。入
力信号Ｖinは２入力ＮＡＮＤ回路３５の２入力の一方の
入力端と遅延回路３３の入力端に供給される。遅延回路
３３の出力はインバータ３４を介して２入力ＮＡＮＤ回
路３５の２入力の他方の入力端に供給される。２入力Ｎ
ＡＮＤ回路３５の出力はインバータ３６を介して、ショ
ット回路３２の出力として、ＭＯＳＦＥＴ３１のゲート
に供給される。
【００１１】上記構成の半導体集積回路装置２００の動
作は、電源端子１に外部電源電圧ＶＣＣが供給される
と、抵抗１１と抵抗１２との接続点で外部電源電圧ＶＣ
Ｃが所望の電圧レベルに分割され、演算増幅器１３を介
して内部電源回路３０から内部電源電圧ＶＨＬとして出
力される。内部電源回路３０から内部電源電圧ＶＨＬが
出力されている状態で、図３に示すように、入力信号Ｖ
inが“Ｌ”レベルから“Ｈ”レベルになると、スイッチ
ング回路２０のＭＯＳＦＥＴ２１がオンする。このとき
入力信号Ｖinの“Ｈ”レベルへの立ち上がりエッジで内
部電源回路３０のショット回路３２からワンショットパ
ルスがＭＯＳＦＥＴ３１のゲートに供給され、ＭＯＳＦ
ＥＴ３１がオンする。ＭＯＳＦＥＴ３１がオンすると、
内部電源回路３０の演算増幅器１３に含まれるＭＯＳＦ
ＥＴ１４のゲートの電位が“Ｌ”レベルになり、ＭＯＳ
ＦＥＴ１４がフルにオンして外部電源ＶＣＣからＭＯＳ
ＦＥＴ１４およびＭＯＳＦＥＴ２１を介して容量性負荷
に急速に電流が流れ、内部電源回路３０からの内部電源
電圧ＶＨＬおよびスイッチング回路２０からの出力電圧
Ｖoutは、急な傾きの立ち上がり波形で立ち上がる。
作は、電源端子１に外部電源電圧ＶＣＣが供給される
と、抵抗１１と抵抗１２との接続点で外部電源電圧ＶＣ
Ｃが所望の電圧レベルに分割され、演算増幅器１３を介
して内部電源回路３０から内部電源電圧ＶＨＬとして出
力される。内部電源回路３０から内部電源電圧ＶＨＬが
出力されている状態で、図３に示すように、入力信号Ｖ
inが“Ｌ”レベルから“Ｈ”レベルになると、スイッチ
ング回路２０のＭＯＳＦＥＴ２１がオンする。このとき
入力信号Ｖinの“Ｈ”レベルへの立ち上がりエッジで内
部電源回路３０のショット回路３２からワンショットパ
ルスがＭＯＳＦＥＴ３１のゲートに供給され、ＭＯＳＦ
ＥＴ３１がオンする。ＭＯＳＦＥＴ３１がオンすると、
内部電源回路３０の演算増幅器１３に含まれるＭＯＳＦ
ＥＴ１４のゲートの電位が“Ｌ”レベルになり、ＭＯＳ
ＦＥＴ１４がフルにオンして外部電源ＶＣＣからＭＯＳ
ＦＥＴ１４およびＭＯＳＦＥＴ２１を介して容量性負荷
に急速に電流が流れ、内部電源回路３０からの内部電源
電圧ＶＨＬおよびスイッチング回路２０からの出力電圧
Ｖoutは、急な傾きの立ち上がり波形で立ち上がる。
【００１２】以上説明したように、入力信号Ｖinの立ち
上がりエッジで立ち上がるショット回路３２からのワン
ショットパルスにより、ＭＯＳＦＥＴ３１をオンさせ、
演算増幅器１３に含まれるＭＯＳＦＥＴ１４をフルにオ
ンさせるので、ワンショットパルスの期間だけ演算増幅
器１３の電流能力が上がり、出力端子４からの出力電圧
Ｖoutの立ち上がり波形の傾きが急峻となる。
上がりエッジで立ち上がるショット回路３２からのワン
ショットパルスにより、ＭＯＳＦＥＴ３１をオンさせ、
演算増幅器１３に含まれるＭＯＳＦＥＴ１４をフルにオ
ンさせるので、ワンショットパルスの期間だけ演算増幅
器１３の電流能力が上がり、出力端子４からの出力電圧
Ｖoutの立ち上がり波形の傾きが急峻となる。
【００１３】次に、この発明の第２実施例について図４
を参照して説明する。図において、３００は、半導体集
積回路装置で、電源端子５に外部電源−ＶＣＣが接続さ
れ、接地端子６が接地され、入力端子７に入力信号−Ｖ
inが供給され、出力端子８に容量性負荷ＣＬが接続され
る。半導体集積回路装置３００は、外部電源電圧−ＶＣ
Ｃから所望の内部電源電圧−ＶＨＬを生成する内部電源
回路４０と、入力信号Ｖinによりスイッチング制御して
内部電源電圧−ＶＨＬを出力端子８に出力するスイッチ
ング回路６０とを具備している。
を参照して説明する。図において、３００は、半導体集
積回路装置で、電源端子５に外部電源−ＶＣＣが接続さ
れ、接地端子６が接地され、入力端子７に入力信号−Ｖ
inが供給され、出力端子８に容量性負荷ＣＬが接続され
る。半導体集積回路装置３００は、外部電源電圧−ＶＣ
Ｃから所望の内部電源電圧−ＶＨＬを生成する内部電源
回路４０と、入力信号Ｖinによりスイッチング制御して
内部電源電圧−ＶＨＬを出力端子８に出力するスイッチ
ング回路６０とを具備している。
【００１４】内部電源回路４０は、図１に示した内部電
源回路３０と同様に、抵抗４１、抵抗４２、演算増幅器
４３、Ｐチャネル型ＭＯＳＦＥＴ５１およびショット回
路５２を有している。演算増幅器４３は、具体的な構成
例を図５に示すように、直列接続されたＮチャネル型Ｍ
ＯＳＦＥＴ４４とＰチャネル型ＭＯＳＦＥＴ４５とを出
力段に有し、ＭＯＳＦＥＴ４４のソースが電源端子５に
接続され、ＭＯＳＦＥＴ４５のソースが接地端子６に接
続され、ＭＯＳＦＥＴ４４とＭＯＳＦＥＴ４５との接続
点から内部電源電圧−ＶＨＬが出力される構成としてい
る。
源回路３０と同様に、抵抗４１、抵抗４２、演算増幅器
４３、Ｐチャネル型ＭＯＳＦＥＴ５１およびショット回
路５２を有している。演算増幅器４３は、具体的な構成
例を図５に示すように、直列接続されたＮチャネル型Ｍ
ＯＳＦＥＴ４４とＰチャネル型ＭＯＳＦＥＴ４５とを出
力段に有し、ＭＯＳＦＥＴ４４のソースが電源端子５に
接続され、ＭＯＳＦＥＴ４５のソースが接地端子６に接
続され、ＭＯＳＦＥＴ４４とＭＯＳＦＥＴ４５との接続
点から内部電源電圧−ＶＨＬが出力される構成としてい
る。
【００１５】ＭＯＳＦＥＴ５１のドレインは、図６に示
すように、演算増幅器４３の出力段のロウサイド側を構
成するＮチャネル型ＭＯＳＦＥＴ４４のゲートに接続さ
れている。ＭＯＳＦＥＴ５１のソースは接地端子６に接
続されている。ショット回路５２は、図６に示すよう
に、遅延回路５３、インバータ５４、２入力ＮＯＲ回路
５５、およびインバータ５６から構成されている。入力
信号−Ｖinは２入力ＮＯＲ回路５５の２入力の一方の入
力端と遅延回路５３の入力端に供給される。遅延回路５
３の出力はインバータ５４を介して２入力ＮＯＲ回路５
５の２入力の他方の入力端に供給される。２入力ＮＯＲ
回路５５の出力はインバータ５６を介して、ショット回
路５２の出力として、ＭＯＳＦＥＴ５１のゲートに供給
される。
すように、演算増幅器４３の出力段のロウサイド側を構
成するＮチャネル型ＭＯＳＦＥＴ４４のゲートに接続さ
れている。ＭＯＳＦＥＴ５１のソースは接地端子６に接
続されている。ショット回路５２は、図６に示すよう
に、遅延回路５３、インバータ５４、２入力ＮＯＲ回路
５５、およびインバータ５６から構成されている。入力
信号−Ｖinは２入力ＮＯＲ回路５５の２入力の一方の入
力端と遅延回路５３の入力端に供給される。遅延回路５
３の出力はインバータ５４を介して２入力ＮＯＲ回路５
５の２入力の他方の入力端に供給される。２入力ＮＯＲ
回路５５の出力はインバータ５６を介して、ショット回
路５２の出力として、ＭＯＳＦＥＴ５１のゲートに供給
される。
【００１６】スイッチング回路６０は、図８に示した内
部電源回路２０と同様に、Ｎチャネル型ＭＯＳＦＥＴ６
１とＰチャネル型ＭＯＳＦＥＴ６２とからなるＣＭＯＳ
構成を有し、ＭＯＳＦＥＴ６１のソースに内部電源電圧
−ＶＨＬが供給され、ＭＯＳＦＥＴ６２のソースに接地
端子６が接続され、入力端子７からの入力信号−Ｖinが
インバータ６３を介してＭＯＳＦＥＴ６１およびＭＯＳ
ＦＥＴ６２のゲートに供給されることにより、ＭＯＳＦ
ＥＴ６１およびＭＯＳＦＥＴ６２がオン／オフ制御され
て、ＭＯＳＦＥＴ６１とＭＯＳＦＥＴ６２との接続点か
ら出力端子８に内部電源電圧−ＶＨＬが出力電圧−Ｖou
tとして出力される構成としている。
部電源回路２０と同様に、Ｎチャネル型ＭＯＳＦＥＴ６
１とＰチャネル型ＭＯＳＦＥＴ６２とからなるＣＭＯＳ
構成を有し、ＭＯＳＦＥＴ６１のソースに内部電源電圧
−ＶＨＬが供給され、ＭＯＳＦＥＴ６２のソースに接地
端子６が接続され、入力端子７からの入力信号−Ｖinが
インバータ６３を介してＭＯＳＦＥＴ６１およびＭＯＳ
ＦＥＴ６２のゲートに供給されることにより、ＭＯＳＦ
ＥＴ６１およびＭＯＳＦＥＴ６２がオン／オフ制御され
て、ＭＯＳＦＥＴ６１とＭＯＳＦＥＴ６２との接続点か
ら出力端子８に内部電源電圧−ＶＨＬが出力電圧−Ｖou
tとして出力される構成としている。
【００１７】上記構成の半導体集積回路装置３００の動
作は、電源端子５に外部電源電圧−ＶＣＣが供給される
と、抵抗４１と抵抗４２との接続点で外部電源電圧−Ｖ
ＣＣが所望の電圧レベルに分割され、演算増幅器４３を
介して内部電源回路４０から内部電源電圧−ＶＨＬとし
て出力される。内部電源回路４０から内部電源電圧−Ｖ
ＨＬが出力されている状態で、図７に示すように、入力
信号−Ｖinが“Ｈ＝０”レベルから“Ｌ＝−ＶＣＣ”レ
ベルになると、スイッチング回路６０のＭＯＳＦＥＴ６
１がオンする。このとき入力信号−Ｖinの“Ｌ”レベル
への立ち下がりエッジで内部電源回路４０のショット回
路５２からワンショットパルスがＭＯＳＦＥＴ５１のゲ
ートに供給され、ＭＯＳＦＥＴ５１がオンする。ＭＯＳ
ＦＥＴ５１がオンすると、内部電源回路４０の演算増幅
器４３に含まれるＭＯＳＦＥＴ４４のゲートの電位が
“Ｈ”レベルになり、ＭＯＳＦＥＴ４４がフルにオンし
て外部電源−ＶＣＣからＭＯＳＦＥＴ４４およびＭＯＳ
ＦＥＴ６１を介して容量性負荷に急速に電流が流れ、内
部電源回路４０からの内部電源電圧−ＶＨＬおよびスイ
ッチング回路６０からの出力電圧−Ｖoutは、急な傾き
の立ち下がり波形で立ち下がる。
作は、電源端子５に外部電源電圧−ＶＣＣが供給される
と、抵抗４１と抵抗４２との接続点で外部電源電圧−Ｖ
ＣＣが所望の電圧レベルに分割され、演算増幅器４３を
介して内部電源回路４０から内部電源電圧−ＶＨＬとし
て出力される。内部電源回路４０から内部電源電圧−Ｖ
ＨＬが出力されている状態で、図７に示すように、入力
信号−Ｖinが“Ｈ＝０”レベルから“Ｌ＝−ＶＣＣ”レ
ベルになると、スイッチング回路６０のＭＯＳＦＥＴ６
１がオンする。このとき入力信号−Ｖinの“Ｌ”レベル
への立ち下がりエッジで内部電源回路４０のショット回
路５２からワンショットパルスがＭＯＳＦＥＴ５１のゲ
ートに供給され、ＭＯＳＦＥＴ５１がオンする。ＭＯＳ
ＦＥＴ５１がオンすると、内部電源回路４０の演算増幅
器４３に含まれるＭＯＳＦＥＴ４４のゲートの電位が
“Ｈ”レベルになり、ＭＯＳＦＥＴ４４がフルにオンし
て外部電源−ＶＣＣからＭＯＳＦＥＴ４４およびＭＯＳ
ＦＥＴ６１を介して容量性負荷に急速に電流が流れ、内
部電源回路４０からの内部電源電圧−ＶＨＬおよびスイ
ッチング回路６０からの出力電圧−Ｖoutは、急な傾き
の立ち下がり波形で立ち下がる。
【００１８】以上説明したように、入力信号Ｖinの立ち
下がりエッジで立ち下がるショット回路３２からのワン
ショットパルスにより、ＭＯＳＦＥＴ５１をオンさせ、
演算増幅器４３に含まれるＭＯＳＦＥＴ４４をフルにオ
ンさせるので、ワンショットパルスの期間だけ演算増幅
器４３の電流能力が上がり、出力端子８からの出力電圧
−Ｖoutの立ち下がり波形の傾きが急峻となる。
下がりエッジで立ち下がるショット回路３２からのワン
ショットパルスにより、ＭＯＳＦＥＴ５１をオンさせ、
演算増幅器４３に含まれるＭＯＳＦＥＴ４４をフルにオ
ンさせるので、ワンショットパルスの期間だけ演算増幅
器４３の電流能力が上がり、出力端子８からの出力電圧
−Ｖoutの立ち下がり波形の傾きが急峻となる。
【００１９】
【発明の効果】以上に説明したように、本発明の半導体
集積回路装置によれば、内部電源回路の回路規模をあま
り大きくすることなく、例えば、演算増幅器に含まれる
出力トランジスタのサイズを大きくすることなく、半導
体集積回路装置のスイッチング速度を速くすることがで
きる。
集積回路装置によれば、内部電源回路の回路規模をあま
り大きくすることなく、例えば、演算増幅器に含まれる
出力トランジスタのサイズを大きくすることなく、半導
体集積回路装置のスイッチング速度を速くすることがで
きる。
【図１】 本発明の第１実施例の半導体集積回路装置の
ブロック図。
ブロック図。
【図２】 図１に示す半導体集積回路装置の内部電源回
路の回路図。
路の回路図。
【図３】 図１に示す半導体集積回路装置の動作を説明
するための波形図。
するための波形図。
【図４】 本発明の第２実施例の半導体集積回路装置の
ブロック図。
ブロック図。
【図５】 図４に示す半導体集積回路装置の内部電源回
路に使用される一例の演算増幅器の回路図。
路に使用される一例の演算増幅器の回路図。
【図６】 図４に示す半導体集積回路装置の内部電源回
路の要部回路図。
路の要部回路図。
【図７】 図４に示す半導体集積回路装置の動作を説明
するための波形図。
するための波形図。
【図８】 従来の半導体集積回路装置のブロック図。
【図９】 図１および図８に示す半導体集積回路装置の
内部電源回路に使用される一例の演算増幅器の回路図。
内部電源回路に使用される一例の演算増幅器の回路図。
【図１０】 図８の半導体集積回路装置の動作を説明す
るためのタイムチャート。
るためのタイムチャート。
１３、４３ 演算増幅器 １４ Ｐチャネル型ＭＯＳＦＥＴ ４４ Ｎチャネル型ＭＯＳＦＥＴ ２０、６０ スイッチング回路 ３０、４０ 内部電源回路 ３１ Ｎチャネル型ＭＯＳＦＥＴ ５１ Ｐチャネル型ＭＯＳＦＥＴ ３２、５２ ショット回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H410 BB04 BB05 CC02 DD02 EA11 EA12 EA32 EA33 EA39 EB01 EB37 KK01 5J056 AA04 BB02 BB12 CC03 CC05 CC10 CC15 DD13 DD28 DD55 EE11 FF08 GG06 KK01 5J092 AA01 AA18 AA47 CA65 CA78 FA06 HA10 HA17 HA25 HA29 KA02 KA04 KA09 KA15 KA33 KA37 MA21 TA01 TA06
Claims (6)
- 【請求項１】外部電源電圧を内部電源回路に供給して内
部電源電圧を生成し、内部電源回路を構成する演算増幅
器に含まれる出力トランジスタから内部電源電圧をスイ
ッチング回路に供給し入力信号によりスイッチング制御
して容量性負荷に供給する半導体集積回路装置におい
て、 前記入力信号に同期してワンショットパルスを生成する
ショット回路を有し、前記ワンショットパルスの期間に
前記出力トランジスタの駆動能力を高めることを特徴と
する半導体集積回路装置。 - 【請求項２】前記ワンショットパルスにより前記出力ト
ランジスタの制御端子の電位を前記出力トランジスタが
フルにオンする電位にすることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】前記外部電源電圧および内部電源電圧が所
定電位に対して正極性電圧であり、前記出力トランジス
タがＰチャネル型ＭＯＳトランジスタであることを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項４】前記外部電源電圧および内部電源電圧が所
定電位に対して負極性電圧であり、前記出力トランジス
タがＮチャネル型ＭＯＳトランジスタであることを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項５】前記ＭＯＳトランジスタのゲートと前記所
定電位間にＮチャネル型ＭＯＳトランジスタを接続し、
このゲートに前記ショット回路を接続したことを特徴と
する請求項３記載の半導体集積回路装置。 - 【請求項６】前記ＭＯＳトランジスタのゲートと前記所
定電位間にＰチャネル型ＭＯＳトランジスタを接続し、
このゲートに前記ショット回路を接続したことを特徴と
する請求項４記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062893A JP3674520B2 (ja) | 2001-03-07 | 2001-03-07 | 半導体集積回路装置 |
| US10/092,169 US6518804B2 (en) | 2001-03-07 | 2002-03-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062893A JP3674520B2 (ja) | 2001-03-07 | 2001-03-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002271145A true JP2002271145A (ja) | 2002-09-20 |
| JP3674520B2 JP3674520B2 (ja) | 2005-07-20 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001062893A Expired - Fee Related JP3674520B2 (ja) | 2001-03-07 | 2001-03-07 | 半導体集積回路装置 |
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| JP (1) | JP3674520B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7812647B2 (en) * | 2007-05-21 | 2010-10-12 | Advanced Analogic Technologies, Inc. | MOSFET gate drive with reduced power loss |
| WO2011002455A1 (en) * | 2009-06-30 | 2011-01-06 | Skyworks Solutions, Inc. | Switching system with linearizing circuit |
| US8532602B2 (en) | 2009-06-30 | 2013-09-10 | Skyworks Solutions, Inc. | Switching system with linearizing circuit |
| US8421438B2 (en) * | 2010-06-07 | 2013-04-16 | Skyworks Solutions, Inc. | Apparatus and method for diffusion sensing |
| JP5507694B2 (ja) * | 2010-09-02 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | データ処理装置およびデータ処理システム |
| CN106329918B (zh) * | 2016-08-31 | 2018-08-28 | 杰华特微电子（张家港）有限公司 | 一种开关电路的控制方法、控制电路及开关电路装置 |
| CN110098735B (zh) * | 2016-08-31 | 2020-10-09 | 杰华特微电子（杭州）有限公司 | 一种开关电路的控制方法 |
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| US5742193A (en) * | 1996-10-24 | 1998-04-21 | Sgs-Thomson Microelectronics, Inc. | Driver circuit including preslewing circuit for improved slew rate control |
| JP2001024495A (ja) * | 1999-07-05 | 2001-01-26 | Mitsubishi Electric Corp | 出力バッファ回路 |
-
2001
- 2001-03-07 JP JP2001062893A patent/JP3674520B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-06 US US10/092,169 patent/US6518804B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071709A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | トリミング回路 |
| US7965065B2 (en) | 2007-09-14 | 2011-06-21 | Oki Semiconductor Co., Ltd. | Trimming circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020125922A1 (en) | 2002-09-12 |
| JP3674520B2 (ja) | 2005-07-20 |
| US6518804B2 (en) | 2003-02-11 |
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