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JP2002269999A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP2002269999A
JP2002269999A JP2001071106A JP2001071106A JP2002269999A JP 2002269999 A JP2002269999 A JP 2002269999A JP 2001071106 A JP2001071106 A JP 2001071106A JP 2001071106 A JP2001071106 A JP 2001071106A JP 2002269999 A JP2002269999 A JP 2002269999A
Authority
JP
Japan
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data
output terminals
cell array
memory cell
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001071106A
Other languages
English (en)
Inventor
Taira Iwase
平 岩瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001071106A priority Critical patent/JP2002269999A/ja
Priority to US10/016,737 priority patent/US6697285B2/en
Publication of JP2002269999A publication Critical patent/JP2002269999A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】外部端子数を増やさず、汎用メモリとの互換性
を保ちつつ、データ読み出しのレートを改善し、テスト
に際して所要時間を短縮する。 【解決手段】複数ビットのデータを並列出力する複数の
データ出力端子16と、ラッチ回路17と、データ出力端子
数の複数倍のビットのデータを並列に読み出す読み出し
制御回路（12，13，14）と、アドレス信号の遷移を検知
してラッチ制御信号を出力するアドレス遷移検知回路18
と、各読み出しサイクルで並列に読み出されたデータを
ラッチ制御信号に基づいてラッチ回路に保持させ、保持
されたデータのうちの複数分の１のデータを当該サイク
ル中に複数のデータ出力端子に出力し、残りのデータを
次回の読み出しサイクルの定められた期間に複数のデー
タ出力端子に出力するように切換信号に基づいて切換制
御する出力制御回路19とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に半導体メモリのデータ出力回路部に関するも
ので、例えばROM （読み出し専用メモリ）などに使用さ
れる。
【０００２】
【従来の技術】近年の半導体メモリは、ますます大容量
化が進んできているが、これに伴い、そのテストの時間
が非常に長くなってきており、テスト時間の短縮が重要
になってきている。このためには、一定時間内にどれだ
けのデータを読めるかを表わす読み出しレートの改善が
必要となってきているが、従来の半導体メモリは、メモ
リ自体での改善策は特に行われていなかった。
【０００３】なお、特開2000-11695公報の「ビルト−イ
ンパラレルテスト回路を備えた半導体メモリ装置」に
は、ウエハーテスト動作モードで外部クロック信号から
内部クロック信号を作り、これに同期して２つのデータ
を出力する方式が開示されているが、汎用メモリとの互
換性やパッケージ状態でのテストへの適用についての考
慮は言及されていない。
【０００４】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、テスト時間の短縮化を図るための読
み出しレートの改善策が行われていなかったという問題
があった。
【０００５】本発明は上記の問題点を解決すべくなされ
たもので、外部端子数を特に増やすことなく、汎用メモ
リとの互換性を保ちつつ、データ読み出し、またはデー
タ書き込みのレートを改善でき、テストに際して所要時
間を短縮し得る半導体記憶装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、メモリセルアレイと、複数ビットのデータを
並列に出力するための複数のデータ出力端子と、前記メ
モリセルアレイと複数のデータ出力端子との間に設けら
れたラッチ回路と、前記メモリセルアレイから前記複数
のデータ出力端子の数の複数倍のビットのデータを並列
に読み出す読み出し制御回路と、アドレス信号の遷移を
検知してラッチ制御信号を出力するアドレス遷移検知回
路と、各読み出しサイクルで前記メモリセルアレイから
並列に読み出されたデータを前記ラッチ制御信号に応じ
て前記ラッチ回路に保持させ、この保持されたデータの
うちの複数分の１のデータを当該サイクル中に前記複数
のデータ出力端子に出力し、残りのデータを次回の読み
出しサイクルの定められた期間に前記複数のデータ出力
端子に出力するように切換信号に基づいて切換制御する
出力制御回路とを具備することを特徴とする。
【０００７】本発明の第２の半導体記憶装置は、メモリ
セルアレイと、複数ビットのデータを並列に出力するた
めの複数のデータ出力端子と、前記メモリセルアレイと
複数のデータ出力端子との間に設けられたラッチ回路
と、前記メモリセルアレイから前記複数のデータ出力端
子の数の複数倍のビットのデータを並列に読み出す読み
出し制御回路と、アドレス信号の遷移を検知してラッチ
制御信号を出力するアドレス遷移検知回路と、通常動作
時およびテスト動作時の各読み出しサイクルで前記メモ
リセルアレイから並列に読み出されたデータを前記ラッ
チ制御信号に応じて前記ラッチ回路に保持させ、この保
持されたデータを次回の読み出しサイクルの定められた
期間に複数分の１のデータ毎に前記複数のデータ出力端
子に出力するように切換信号に基づいて切換制御する出
力制御回路とを具備することを特徴とする。
【０００８】本発明の第３の半導体記憶装置は、メモリ
セルアレイと、複数ビットのデータを並列に出力するた
めの複数のデータ出力端子と、前記メモリセルアレイと
複数のデータ出力端子との間に設けられたラッチ回路
と、前記メモリセルアレイから前記複数のデータ出力端
子の数の複数倍のビットのデータを並列に読み出す読み
出し制御回路と、アドレス信号の遷移を検知してラッチ
制御信号を出力するアドレス遷移検知回路と、各読み出
しサイクルで前記メモリセルアレイから並列に読み出さ
れたデータを前記ラッチ制御信号に応じて前記ラッチ回
路に保持させ、通常動作時には、前記保持されたデータ
のうちの複数分の１のデータを当該サイクル中に前記複
数のデータ出力端子に出力し、残りのデータを次回の読
み出しサイクルの定められた期間に前記複数のデータ出
力端子に出力するように切換信号に基づいて切換制御
し、テスト動作時には、前記保持されたデータを次回の
読み出しサイクルの定められた期間に複数分の１のデー
タ毎に前記複数のデータ出力端子に出力するように切換
信号に基づいて切換制御する出力制御回路とを具備する
ことを特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１０】＜第１の実施形態＞図１は、本発明の半導
体記憶装置の第１の実施形態に係るROM の一部を示して
いる。
【００１１】図１に示すROM は、記憶容量が例えば32Mb
itであり、出力が例えばDO〜D7の8ビット構成を有す
る。10はメモリセルアレイ、11はロウアドレス信号A9〜
A20 が入力し、メモリセルアレイ10の行選択を行うロウ
デコーダ、12はカラムアドレス信号A0〜A8が入力するカ
ラムデコーダ、13はカラムデコーダ13によりスイッチ制
御され、メモリセルアレイ10の列選択を行うカラムセレ
クタ、14はメモリセルアレイ10からカラムセレクタ13を
介して読み出されたデータをセンス増幅するセンスアン
プである。
【００１２】前記ロウデコーダ11、カラムデコーダ12、
カラムセレクタ13およびセンスアンプ14を含む読み出し
制御回路は、メモリセルアレイ10から出力ビット数の２
倍のビット（16ビット）のデータを並列に読み出す機能
を有する。
【００１３】16は複数ビットのデータDO〜D7（本例で
は、図示の簡単化のために２ビットのデータDO、D1のみ
示す）を並列に出力するための複数のデータ出力端子
（本例では、図示の簡単化のために２個のみ示す）であ
る。
【００１４】17は前記メモリセルアレイ10と複数のデー
タ出力端子16との間に設けられ、センスアンプのセンス
データ出力が入力するラッチ回路、18はラッチ回路17の
動作を制御するラッチパルスを生成するラッチパルス生
成回路である。本例のラッチパルス生成回路18は、アド
レス信号の遷移を検知してATD （アドレス遷移検知）信
号を生成するATD 回路により、アドレス信号の遷移に同
期してラッチパルスを生成する。
【００１５】19は切換信号に基づいて前記ラッチ回路17
の保持データを切り換えて複数のデータ出力端子16に出
力するように制御される切換回路である。上記切換信号
として、本例では外部アドレス信号のうちの１つのアド
レス信号A-1 を用いている。
【００１６】前記ラッチパルス生成回路18、ラッチ回路
17および切換回路19を含む出力制御回路は、各読み出し
サイクルで、メモリセルアレイ10から並列に読み出され
たデータを保持し、この保持したデータのうちの複数分
の１（本例では２分の１）のデータを当該サイクル中に
複数のデータ出力端子16に出力し、残りのデータを次回
の読み出しサイクルの定められた期間に複数のデータ出
力端子16に出力するように切換信号に基づいて切換制御
する機能を有する。即ち、前回の動作サイクルでメモリ
セルアレイ10から読み出したデータを次回の動作サイク
ルで一定期間保持する機能と、読み出しデータを８ビッ
トずつ切り換えて出力端子16に出力する機能とを有す
る。
【００１７】図２は、図１のROM の読み出し動作の一例
を示すタイミング図である。
【００１８】各読み出しサイクルでメモリセルアレイか
ら読み出した16ビットのデータはラッチ回路に保持さ
れ、そのうちの8 ビットのデータが当該サイクル中にア
ドレス信号A-1 による制御に基づいて切換回路を介して
出力端子に出力する。
【００１９】そして、次回の読み出しサイクルの定めら
れた期間（通常は始めの期間）で、前回の読み出しサイ
クルで保持した残りの8 ビットのデータがアドレス信号
A-1による切換制御に基づいて切換回路を介して出力端
子に出力される。この時、保持データは予め出力端子の
直前まできているので、このデータを読み出す動作の時
間は十分に短く、一般にはサイクルタイムの半分以下で
ある。
【００２０】また、このような保持データの読み出しを
行う動作サイクルでは、新たに選択されたメモリセルア
レイからデータを読み出す動作を行っている。この際、
各読み出しサイクルでメモリセルアレイから読み出した
データを次回の読み出しサイクルで一定期間保持してい
るので、保持データを出力端子に出力する動作と新たに
選択されたメモリセルアレイから読み出す動作を全く無
関係に並行して行うことができる。
【００２１】このような読み出し動作により、動作サイ
クルタイムを長くすることなく、通常の読み出し動作の
２倍のデータ読み出しレートで読み出すことができる。
この長所をテストに利用すれば、テスト出力データを通
常の読み出し動作の２倍のデータ読み出しレートで読み
出すことができ、テスト時間を半分にできる。また、各
サイクルでメモリセルアレイから読み出した16ビットの
読み出しデータのうち最初に出力される8 ビットのデー
タは、アクセスタイムの遅れは全くない。
【００２２】つまり、通常動作時においては各動作サイ
クルの始めの期間に出力端子から外部に出てくるデータ
は実質的に無意味（無効）であるが、テスト時には、こ
の無効な期間にもデータを出力することで、テスト時間
の短縮が可能となる。
【００２３】したがって、本例のROM は、通常の汎用RO
M の機能を何ら損なうことなく、汎用ROM と互換性を保
ちながら、ウエハー状態あるいはパッケージ状態のどち
らでも、テスト出力データを通常の読み出し動作の２倍
のデータ読み出しレートで読み出すことができるので、
テスト時間を半分にすることができる。
【００２４】しかも、メモリセルアレイから読み出した
16ビットのデータを２つに分け、切換回路（図示せず）
を介して１個の出力端子から時分割で出力するので、特
別な端子は不要である。
【００２５】なお、本例のROM では、汎用ROM で最も基
本的なアドレスアクセスモード（tACCモード）で内部動
作の制御を行う場合を例にとって説明しているが、チッ
プイネーブル（CE）信号入力により切り換え制御を行う
チップイネーブルアクセスモード（tCE モード）で内部
動作の制御を行う場合にも、tACCモードに準じて適用可
能である。
【００２６】また、本例では、並列に読み出すビット数
は出力ビット数の２倍であるが、その読み出しビット数
を出力ビット数の４倍または８倍とすれば、読み出しレ
ートは４倍または８倍となることは明らかである。
【００２７】＜第２の実施形態＞前述した第１の実施形
態に係るROM は、各読み出しサイクルでメモリセルアレ
イから読み出してラッチ回路に保持したデータの一部を
出力端子に読み出し、次回の動作サイクルで残りの保持
データを出力端子に読み出しているので、ラッチ回路で
のデータの遅れを考慮する必要がある。この遅れを考慮
する必要をなくした第２の実施形態を以下に説明する。
【００２８】図３は、第２の実施形態に係るROM の読み
出し動作の一例を示すタイミング図である。
【００２９】図３に示す読み出し動作例から分かるよう
に、第２の実施形態のROM は、第１の実施形態のROM と
比べて、基本的な動作は同じであるが、各読み出しサイ
クルでメモリセルアレイから読み出したデータをラッチ
回路に保持し、次回の読み出しサイクルで保持データを
アドレス信号A-1 により２回に切り換えて切換回路を介
して出力端子に読み出す動作を繰り返すように制御され
る点が異なる。
【００３０】上記第２の実施形態のROM によれば、各読
み出しサイクルでメモリセルアレイから読み出したデー
タは、出力端子には読み出さずにラッチ回路に伝わって
いればよい。換言すれば、読み出したデータをそのまま
ラッチ回路を介して出力端子に出力する場合のようなラ
ッチ回路でのデータの遅れを考慮する必要がなく、第１
の実施形態に係るROM よりさらに短いサイクルタイムで
動作させることができる。
【００３１】この場合、１動作サイクル分ずれたデータ
が出力端子から出力することになるが、データの読み出
しレートを高くするという点では、第１の実施形態のRO
M よりさらに大きな効果があることは明らかである。
【００３２】＜第２の実施形態の変形例＞第２の実施形
態のROM は、上記したようにデータ読み出しレートは高
くなるものの、汎用ROM との互換性は若干失われてしま
うことになるが、テスト時のみ本例（第２の実施形態）
のように動作させ、通常動作時は第１の実施形態のよう
に汎用ROM のタイミングで動作させるように切り換えれ
ば、汎用ROM との互換性を確保することが可能になる。
【００３３】＜第３の実施形態＞前述した第１および第
２の実施形態のROM は、チップ内部でアドレス信号の遷
移をATD 回路により検知して生成したラッチパルスによ
り読み出しデータをラッチしているが、外部入力パルス
により読み出しデータをラッチするように構成すること
も可能であり、その一例を第３の実施形態で説明する。
【００３４】第３の実施形態のROM は、第１の実施形態
のROM と比べて、基本的な構成および動作は同じである
が、各読み出しサイクルでメモリセルアレイから読み出
したデータを外部入力パルスによりラッチして次回の動
作サイクルで一定期間保持するように構成されている点
が異なる。なお、出力データの切り換えは第１および第
２の実施形態と同様のアドレス信号A-1 を使う。
【００３５】図４は、第３の実施形態に係るROM の読み
出し動作の一例を示すタイミング図である。
【００３６】図４に示す読み出し動作例から分かるよう
に、第３の実施形態のROM によれば、外部入力パルスの
タイミングを、アドレスの切り換わりとは全く無関係に
自由に設定することができるので、テスト時間を短縮す
る点でより好ましいタイミングを設定することが可能に
なる。
【００３７】なお、外部入力パルスは、ROM の外部入力
端子（ピン）から入力してもよいし、チップ内に設けた
テストパッドから入力してもよい。
【００３８】＜第４の実施形態＞前述した各実施形態の
ROM は、メモリセルアレイから読み出したデータを２つ
に分けて１個の出力端子から時分割で出力する際、アド
レス信号A-1 を使って出力データの切り換えを行った。
【００３９】これに対して、アドレス信号A-1 に代え
て、外部入力パルスを使って出力データの切り換えを行
うように構成することも可能であり、その一例を第４の
実施形態で説明する。
【００４０】第４の実施形態のROM は、第３の実施形態
のROM と比べて、基本的な構成および動作には同じであ
るが、メモリセルアレイから読み出したデータを２つに
分けて１個の出力端子から時分割で出力する際、外部入
力パルスを使って出力データの切り換えを行うように構
成されている点が異なる。
【００４１】図５は、第４の実施形態に係るROM の読み
出し動作の一例を示すタイミング図である。
【００４２】まず、アドレス切り換えにより、対応する
データを読み出し、外部入力パルスによりデータをラッ
チするとともに、この外部入力パルスの２つの論理レベ
ルに対応して出力データを切り換えて残りのデータを読
み出す。
【００４３】上記第４の実施形態に係るROM によれば、
外部入力パルスによりデータラッチおよび出力データの
切り換えを兼用しているので、メモリセルアレイから読
み出したデータを２つに分けて１個の出力端子から時分
割で出力する場合の回路構成をより簡単化することが可
能である。
【００４４】なお、本発明は、上記各実施形態のROM に
限らず、上記ROM と基本的に同様な読み出し動作を行う
他の半導体メモリにも適用可能である。
【００４５】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、外部端子数を特に増やすことなく、汎用メモ
リとの互換性を保ちつつ、テスト時のデータ読み出し、
またはデータ書き込みのレートを改善でき、テスト時間
を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るROM の一部を示
すブロック図。
【図２】図１のROM の読み出し動作の一例を示すタイミ
ング図。
【図３】本発明の第２の実施形態に係るROM の読み出し
動作例を示すタイミング図。
【図４】本発明の第３の実施形態に係るROM の読み出し
動作例を示すタイミング図。
【図５】本発明の第４の実施形態に係るROM の読み出し
動作例を示すタイミング図。
【符号の説明】
10…メモリセルアレイ、 11…ロウデコーダ、 12…カラムデコーダ、 13…カラムセレクタ、 14…センスアンプ、 16…データ出力端子、 17…ラッチ回路、 18…ラッチパルス生成回路、 19…切換回路。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 アドレス信号の遷移を検知してラッチ制御信号を出力す
    るアドレス遷移検知回路と、 各読み出しサイクルで前記メモリセルアレイから並列に
    読み出されたデータを前記ラッチ制御信号に応じて前記
    ラッチ回路に保持させ、この保持されたデータのうちの
    複数分の１のデータを当該サイクル中に前記複数のデー
    タ出力端子に出力し、残りのデータを次回の読み出しサ
    イクルの定められた期間に前記複数のデータ出力端子に
    出力するように切換信号に基づいて切換制御する出力制
    御回路とを具備することを特徴とする半導体記憶装置。
  2. 【請求項２】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 アドレス信号の遷移を検知してラッチ制御信号を出力す
    るアドレス遷移検知回路と、 通常動作時およびテスト動作時の各読み出しサイクルで
    前記メモリセルアレイから並列に読み出されたデータを
    前記ラッチ制御信号に応じて前記ラッチ回路に保持さ
    せ、この保持されたデータを次回の読み出しサイクルの
    定められた期間に複数分の１のデータ毎に前記複数のデ
    ータ出力端子に出力するように切換信号に基づいて切換
    制御する出力制御回路とを具備することを特徴とする半
    導体記憶装置。
  3. 【請求項３】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 アドレス信号の遷移を検知してラッチ制御信号を出力す
    るアドレス遷移検知回路と、 各読み出しサイクルで前記メモリセルアレイから並列に
    読み出されたデータを前記ラッチ制御信号に応じて前記
    ラッチ回路に保持させ、通常動作時には、前記保持され
    たデータのうちの複数分の１のデータを当該サイクル中
    に前記複数のデータ出力端子に出力し、残りのデータを
    次回の読み出しサイクルの定められた期間に前記複数の
    データ出力端子に出力するように切換信号に基づいて切
    換制御し、テスト動作時には、前記保持されたデータを
    次回の読み出しサイクルの定められた期間に複数分の１
    のデータ毎に前記複数のデータ出力端子に出力するよう
    に切換信号に基づいて切換制御する出力制御回路とを具
    備することを特徴とする半導体記憶装置。
  4. 【請求項４】 前記切換信号として、外部入力信号が用
    いられることを特徴とする請求項１乃至３記載の半導体
    記憶装置。
  5. 【請求項５】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 各読み出しサイクルで前記メモリセルアレイから並列に
    読み出されたデータを外部入力信号のタイミングで前記
    ラッチ回路に保持させ、この保持されたデータのうちの
    複数分の１のデータを当該サイクル中に前記複数のデー
    タ出力端子に出力し、残りのデータを次回の読み出しサ
    イクルの定められた期間に前記複数のデータ出力端子に
    出力するように切換信号に基づいて切換制御する出力制
    御回路とを具備することを特徴とする半導体記憶装置。
  6. 【請求項６】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 通常動作時およびテスト動作時の各読み出しサイクルで
    前記メモリセルアレイから並列に読み出されたデータを
    外部入力信号のタイミングで前記ラッチ回路に保持さ
    せ、この保持されたデータを次回の読み出しサイクルの
    定められた期間に複数分の１のデータ毎に前記複数のデ
    ータ出力端子に出力するように切換信号に基づいて切換
    制御する出力制御回路とを具備することを特徴とする半
    導体記憶装置。
  7. 【請求項７】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 各読み出しサイクルで前記メモリセルアレイから並列に
    読み出されたデータを外部入力信号のタイミングで前記
    ラッチ回路に保持させ、通常動作時には、前記保持され
    たデータのうちの複数分の１のデータを当該サイクル中
    に前記複数のデータ出力端子に出力し、残りのデータを
    次回の読み出しサイクルの定められた期間に前記複数の
    データ出力端子に出力するように切換信号に基づいて切
    換制御し、テスト動作時には、前記保持されたデータを
    次回の読み出しサイクルの定められた期間に複数分の１
    のデータ毎に前記複数のデータ出力端子に出力するよう
    に切換信号に基づいて切換制御する出力制御回路とを具
    備することを特徴とする半導体記憶装置。
  8. 【請求項８】 前記切換信号として、前記外部入力信号
    が用いられることを特徴とする請求項５乃至７記載の半
    導体記憶装置。
  9. 【請求項９】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 各読み出しサイクルで前記メモリセルアレイから並列に
    読み出されたデータを前記ラッチ回路に保持させ、この
    保持されたデータのうちの複数分の１のデータを当該サ
    イクル中に前記複数のデータ出力端子に出力し、残りの
    データを次回の読み出しサイクルの定められた期間に前
    記複数のデータ出力端子に出力するように外部入力信号
    に基づいて切換制御する出力制御回路とを具備すること
    を特徴とする半導体記憶装置。
  10. 【請求項１０】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 通常動作時およびテスト動作時の各読み出しサイクルで
    前記メモリセルアレイから並列に読み出されたデータを
    前記ラッチ回路に保持させ、この保持されたデータを次
    回の読み出しサイクルの定められた期間に複数分の１の
    データ毎に前記複数のデータ出力端子に出力するように
    外部入力信号に基づいて切換制御する出力制御回路とを
    具備することを特徴とする半導体記憶装置。
  11. 【請求項１１】 メモリセルアレイと、 複数ビットのデータを並列に出力するための複数のデー
    タ出力端子と、 前記メモリセルアレイと複数のデータ出力端子との間に
    設けられたラッチ回路と、 前記メモリセルアレイから前記複数のデータ出力端子の
    数の複数倍のビットのデータを並列に読み出す読み出し
    制御回路と、 各読み出しサイクルで前記メモリセルアレイから並列に
    読み出されたデータを前記ラッチ回路に保持させ、通常
    動作時には、前記保持されたデータのうちの複数分の１
    のデータを当該サイクル中に前記複数のデータ出力端子
    に出力し、残りのデータを次回の読み出しサイクルの定
    められた期間に前記複数のデータ出力端子に出力するよ
    うに切換信号に基づいて切換制御し、テスト動作時に
    は、前記保持されたデータを次回の読み出しサイクルの
    定められた期間に複数分の１のデータ毎に前記複数のデ
    ータ出力端子に出力するように外部入力信号に基づいて
    切換制御する出力制御回路とを具備することを特徴とす
    る半導体記憶装置。
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