JP2002245778A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置のクロック信号の周波数を増加さ
せる場合の動作マージンを確保する。 【解決手段】 クロック信号入力手段１１は、クロック
信号の入力を受ける。コマンド入力手段１０は、コマン
ドの入力を受ける。第１のコマンド取得手段１２は、ク
ロック信号の立ち上がりエッジまたは立ち下がりエッジ
の何れかである第１のエッジに応じてコマンド入力手段
１０から第１のコマンドを取得する。第２のコマンド取
得手段１３は、第１のエッジとは異なる第２のエッジに
応じてコマンド入力手段１０から第２のコマンドを取得
する。処理手段１４は、第１および第２のコマンドに応
じて処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に、クロック信号に同期してコマンドを入力する半導
体装置に関する。

【０００２】

【従来の技術】半導体装置では、コマンドを複数回に分
割して読み込む構成を有するものがある。

【０００３】図１３は、従来におけるこのような半導体
装置の一例を示す図である。この図において、入力回路
１は、入力アンプ１ａによって構成されており、入力さ
れたコマンドを基準電圧Ｖｒｅｆと比較して波形整形を
行った後、出力する。

【０００４】クロックバッファ２は、入力されたクロッ
ク信号の波形整形と、信号レベルの調整を行って出力す
る。１ｓｔラッチ３は、入力回路１から供給されたコマ
ンドが１ｓｔコマンドである場合にはこれをラッチし、
１ｓｔコマンドとして出力する。

【０００５】２ｎｄラッチ４は、入力回路１から供給さ
れたコマンドが２ｎｄコマンドである場合にはこれをラ
ッチし、２ｎｄコマンドとして出力する。図１４は、図
１３に示す従来の回路の動作を説明するタイミングチャ
ートである。

【０００６】回路に電源が投入されると、図１４（Ａ）
に示す第０番目のクロックの立ち上がりエッジにおいて
１ｓｔラッチ３がリセットされ、入力されたコマンドを
監視する状態になる。

【０００７】続いて、第１番目のクロック信号の立ち上
がりエッジ部分において、（Ｂ）に示す１ｓｔコマンド
が入力されると、入力回路１は、このコマンドを波形整
形した後、１ｓｔラッチ３および２ｎｄラッチ４にそれ
ぞれ供給する。

【０００８】１ｓｔラッチ３では、供給されたコマンド
が１ｓｔコマンドであって、かつ、正常であるか否かを
判定し、これらの条件を満足する場合には、図１４
（Ｄ）に示すように、２ｎｄラッチ４に出力するｅｎａ
ｂｌｅ＃２信号をアクティブ（“Ｈ”）の状態にする。

【０００９】２ｎｄラッチ４は、ｅｎａｂｌｅ＃２信号
がアクティブになったことを受け、第２番目の立ち上が
りエッジにおいて供給された２ｎｄコマンドを取得す
る。そして、２ｎｄラッチ４は、供給されたコマンドが
２ｓｔコマンドであって、かつ、正常であるか否かを判
定し、これらの条件を満足する場合には、図１４（Ｃ）
に示すように、１ｓｔラッチ３に出力するｅｎａｂｌｅ
＃１信号をアクティブの状態にする。

【００１０】第４番目のクロック信号の立ち上がりエッ
ジでは、１ｓｔコマンドが入力され、１ｓｔラッチ３が
前述の場合と同様の動作により、１ｓｔコマンドを入力
して処理する。

【００１１】以上に示したような動作が繰り返されるこ
とにより、１ｓｔコマンドと２ｎｄコマンドが分離さ
れ、後段の回路に供給される。図１５は、以上の動作の
概略を説明するための図である。この図に示すように、
入力回路１を介して入力されたコマンドは、１ｓｔラッ
チ３および２ｎｄラッチ４の双方に供給される。１ｓｔ
ラッチ３は、供給されたコマンドが１ｓｔコマンドであ
って正常である場合には、そのコマンドを取得して出力
するとともに、ｅｎａｂｌｅ＃２信号をアクティブの状
態にする。一方、２ｎｄラッチ４は、１ｓｔラッチ３か
らｅｎｂｌｅ＃２信号が供給された場合には次に入力さ
れるコマンドをラッチし、そのコマンドが２ｎｄコマン
ドであって正常である場合にはｅｎａｂｌｅ＃１信号を
アクティブの状態にする。

【００１２】

【発明が解決しようとする課題】ところで、以上に説明
した回路では、１ｓｔラッチ３および２ｎｄラッチ４
は、与えられたコマンドが適切であり、かつ、正常であ
るか否かについてコマンドの入力後に判定し、ｅｎａｂ
ｌｅ＃１，＃２信号を生成する必要がある。

【００１３】従って、コマンドの入力毎に判断が必要で
あるため、クロック信号の周波数が高くなると、判断に
必要な時間を十分に確保できなくなり、正常な動作が望
めなくなるという問題点があった。

【００１４】本発明はこのような点に鑑みてなされたも
のであり、コマンドを高速に読み込むことが可能な半導
体装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、クロック信号の入力を受け
るクロック信号入力手段１１と、コマンドの入力を受け
るコマンド入力手段１０と、前記クロック信号の立ち上
がりエッジまたは立ち下がりエッジの何れかである第１
のエッジに応じて前記コマンド入力手段１０から第１の
コマンドを取得する第１のコマンド取得手段１２と、前
記第１のエッジとは異なる第２のエッジに応じて前記コ
マンド入力手段１０から第２のコマンドを取得する第２
のコマンド取得手段１３と、前記第１および第２のコマ
ンドに応じて処理を行う処理手段１４と、を有すること
を特徴とする半導体装置が提供される。

【００１６】ここで、クロック信号入力手段１１は、ク
ロック信号の入力を受ける。コマンド入力手段１０は、
コマンドの入力を受ける。第１のコマンド取得手段１２
は、クロック信号の立ち上がりエッジまたは立ち下がり
エッジの何れかである第１のエッジに応じてコマンド入
力手段１０から第１のコマンドを取得する。第２のコマ
ンド取得手段１３は、第１のエッジとは異なる第２のエ
ッジに応じてコマンド入力手段１０から第２のコマンド
を取得する。処理手段１４は、第１および第２のコマン
ドに応じて処理を行う。

【００１７】また、位相が相互に異なるｎ（ｎ＞１）種
類のクロック信号の入力を受けるクロック信号入力手段
と、コマンドの入力を受けるコマンド入力手段と、前記
ｎ種類のクロック信号が有する少なくともｍ（ｍ＞１）
種類のエッジのそれぞれに応じて第１乃至第ｍのコマン
ドを取得する第１乃至第ｍのコマンド取得手段と、前記
第１乃至第ｍのコマンドに応じて処理を行う処理手段
と、を有することを特徴とする半導体装置が提供され
る。

【００１８】ここで、クロック信号入力手段は、位相が
相互に異なるｎ（ｎ＞１）種類のクロック信号の入力を
受ける。コマンド入力手段は、コマンドの入力を受け
る。第１乃至第ｍのコマンド取得手段は、ｎ種類のクロ
ック信号が有する少なくともｍ（ｍ＞１）種類のエッジ
のそれぞれに応じて第１乃至第ｍのコマンドを取得す
る。処理手段は、第１乃至第ｍのコマンドに応じて処理
を行う。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図に示すように、本発明の半導
体装置は、コマンド入力手段１０、クロック信号入力手
段１１、第１のコマンド取得手段１２、第２のコマンド
取得手段１３、および、処理手段１４によって構成され
ている。

【００２０】ここで、コマンド入力手段１０は、外部か
らコマンドの入力を受ける。クロック信号入力手段１１
は、同じく外部からクロック信号の入力を受ける。第１
のコマンド取得手段１２は、クロック信号の立ち上がり
または立ち下がりエッジの何れかである第１のエッジに
応じてコマンド入力手段１０から第１のコマンドを取得
する。

【００２１】第２のコマンド取得手段１３は、第１のエ
ッジとは異なる第２のエッジに応じてコマンド入力手段
１０から第２のコマンドを取得する。次に、以上の原理
図の動作について説明する。なお、以下では、第１のコ
マンド取得手段１２は、クロック信号の立ち上がりエッ
ジに同期して第１のコマンドを取得し、第２のコマンド
取得手段１３は、クロック信号の立ち下がりエッジに同
期して第２のコマンドを取得するものとする。

【００２２】コマンド入力手段１０には、クロック信号
の立ち上がりエッジに同期して第１のコマンドが、ま
た、立ち下がりエッジに同期して第２のコマンドが供給
される。

【００２３】第１のコマンド取得手段１２は、クロック
信号入力手段１１から供給されたクロック信号の立ち上
がりエッジに同期して、コマンド入力手段１０から供給
されたコマンドを取得する。前述のように、第１のコマ
ンドは、クロック信号の立ち上がりエッジに同期して入
力されるので、第１のコマンド取得手段１２は、必然的
に第１のコマンドを取得することになる。

【００２４】第２のコマンド取得手段１３は、クロック
信号入力手段１１から供給されたクロック信号の立ち下
がりエッジに同期して、コマンド入力手段１０から供給
されたコマンドを取得する。前述のように、第２のコマ
ンドは、クロック信号の立ち下がりエッジに同期して入
力されるので、第２のコマンド取得手段１３は、必然的
に第２のコマンドを取得することになる。

【００２５】第１のコマンド取得手段１２および第２の
コマンド取得手段１３によって取得された第１および第
２のコマンドは処理手段１４に供給される。処理手段１
４は、第１および第２のコマンドが正常であるか否かを
判定した後、正常である場合には対応する処理を実行す
る。

【００２６】このように、クロック信号の立ち上がりお
よび立ち下がりエッジと、第１および第２のコマンドを
対応付けするようにしたので、図１３に示す１ｓｔラッ
チ３および２ｎｄラッチ４が実行していた動作である、
「コマンドのラッチ」、「１ｓｔコマンドまたは２ｎｄ
コマンドの判定」、「コマンドが正常であるか否かの判
定」、および、「ｅｎａｂｌｅ信号の発生」のうち、
「１ｓｔコマンドまたは２ｎｄコマンドの判定」および
「ｅｎａｂｌｅ信号の発生」を省略することが可能にな
るので、処理速度を高速化することが可能になる。

【００２７】また、「コマンドのラッチ」は第１のコマ
ンド取得手段１２および第２のコマンド取得手段１３
が、また、「コマンドが正常であるか否かの判定」は処
理手段１４が担当するようにしたので、分担処理により
回路全体の処理速度を向上させることが可能になる。

【００２８】次に、本発明の実施の形態について説明す
る。図２は、本発明の実施の形態の構成例を示す図であ
る。この図に示すように、本発明の半導体装置は、クロ
ックバッファ５０、コマンド入力ブロック６０、およ
び、アドレス入力ブロック７０によって構成されてい
る。

【００２９】クロックバッファ５０は、外部からクロッ
ク信号の入力を受け、後述するように２種類のクロック
信号＃１およびクロック信号＃２を出力する。コマンド
入力ブロック６０は、入力回路６１、１ｓｔラッチ６
２、２ｎｄラッチ６３、１ｓｔコマンドデコーダ６４、
および、２ｎｄコマンドデコーダ６５によって構成され
ており、外部から供給されたコマンドの入力を受け、１
ｓｔ内部コマンドと２ｎｄ内部コマンドとに峻別して後
段の回路に供給する。

【００３０】ここで、入力回路６１は、入力アンプ６１
ａを有しており、入力されたコマンド信号と、基準電圧
Ｖｒｅｆとを比較し、波形を整形して出力する。１ｓｔ
ラッチ６２は、クロック信号＃１に応じて１ｓｔコマン
ドを取得する。

【００３１】２ｎｄラッチ６３は、クロック信号＃２に
応じて２ｎｄコマンドを取得する。１ｓｔコマンドデコ
ーダ６４は、１ｓｔラッチ６２から供給された１ｓｔコ
マンドをデコードし、１ｓｔ内部コマンドとして出力す
るとともに、２ｎｄコマンドデコーダ６５および１ｓｔ
アドレスラッチ７４に供給する。

【００３２】２ｎｄコマンドデコーダ６５は、２ｎｄラ
ッチ６３から供給された２ｎｄコマンドと１ｓｔ内部コ
マンドをデコードし、２ｎｄ内部コマンドとして出力す
るとともに、２ｎｄアドレスラッチ７５に供給する。

【００３３】また、アドレス入力ブロック７０は、入力
回路７１、１ｓｔラッチ７２、２ｎｄラッチ７３、１ｓ
ｔアドレスラッチ７４、および、２ｎｄアドレスラッチ
７５によって構成されており、１ｓｔ内部コマンドおよ
び２ｎｄ内部コマンドに応じて１ｓｔアドレスおよび２
ｎｄアドレスをそれぞれ取り込み、１ｓｔ内部アドレス
および２ｎｄ内部アドレスとして後段の回路に供給す
る。

【００３４】ここで、入力回路７１は、入力アンプ７１
ａを有しており、入力されたアドレス信号と、基準電圧
Ｖｒｅｆとを比較し、波形を整形して出力する。１ｓｔ
ラッチ７２は、クロック信号＃１に応じて１ｓｔアドレ
スを取得する。

【００３５】２ｎｄラッチ７３は、クロック信号＃２に
応じて２ｎｄアドレスを取得する。１ｓｔアドレスラッ
チ７４は、１ｓｔコマンドデコーダ６４から供給された
１ｓｔ内部コマンドに従って、１ｓｔラッチ７２から供
給された１ｓｔアドレスをラッチし、１ｓｔ内部アドレ
スとして出力する。

【００３６】２ｎｄアドレスラッチ７５は、２ｎｄコマ
ンドデコーダ６５から供給された２ｎｄ内部コマンドに
従って、２ｎｄラッチ７３から供給された２ｎｄアドレ
スをラッチし、２ｎｄ内部アドレスとして出力する。

【００３７】次に、以上の実施の形態の動作について説
明する。なお、以下では、図３および図４を参照して、
本発明の動作の概略について説明した後、図５を参照し
て詳細な動作について説明する。

【００３８】本実施の形態では、クロックバッファ５０
は、図３（Ａ）に示すクロック信号を入力し、それと同
相のクロック信号＃１（図３（Ｃ）参照）と、逆相のク
ロック信号＃２（図３（Ｄ）参照）とを生成し、図３
（Ｂ）に示すように、１ｓｔコマンドはクロック信号＃
１に同期して読み込み、また、２ｎｄコマンドはクロッ
ク信号＃２に同期して読み込む。

【００３９】その結果、１ｓｔコマンドと２ｎｄコマン
ドとを判別する必要がなくなり、その際の判断を省略す
ることが可能になる。また、１ｓｔコマンドが正常でな
い場合であっても、２ｎｄコマンドを入力する前にその
適否を判定する必要がなくなるので、２ｎｄコマンド入
力までの動作マージンを確保することが可能になる。

【００４０】即ち、図４に示すように、本実施の形態で
は、図１５に示す従来の回路の動作と比較して、１ｓｔ
ラッチ６２および２ｎｄラッチ６３において１ｓｔコマ
ンドまたは２ｎｄコマンドの判別を行う必要がなく、ま
た、ｅｎａｂｌｅ信号を生成する必要がないので、その
分だけ処理を高速化することが可能になる。

【００４１】図５は、図２に示す実施の形態の各部の信
号の時間的変化を示すタイミングチャートである。外部
から図５（Ａ）に示すクロック信号が供給されると、ク
ロックバッファ５０は、図５（Ｃ）に示すクロック信号
＃１と、図５（Ｄ）に示すクロック信号＃２とを生成
し、回路の各部に供給する。

【００４２】入力回路６１には、図５（Ｂ）に示すよう
に、クロック信号の立ち上がりエッジに同期して１ｓｔ
コマンドが、また、クロック信号の立ち下がりエッジに
同期して２ｎｄコマンドが供給される。

【００４３】入力回路６１は、入力したコマンド信号の
波形を整形し、１ｓｔラッチ６２および２ｎｄラッチ６
３に供給する。１ｓｔラッチ６２は、図５（Ｅ）に示す
ように、入力回路６１から供給されたコマンド（１ｓｔ
コマンド）をクロック信号＃１の立ち上がりエッジに同
期して取得する。

【００４４】２ｎｄラッチ６３は、図５（Ｆ）に示すよ
うに、入力回路６１から供給されたコマンド（２ｎｄコ
マンド）をクロック信号＃２の立ち上がりエッジに同期
して取得する。

【００４５】１ｓｔコマンドデコーダ６４は、１ｓｔラ
ッチ６２から供給された１ｓｔコマンドをデコードして
１ｓｔ内部コマンド（図５（Ｇ）参照）を生成し、後段
の回路に出力するとともに、２ｎｄコマンドデコーダ６
５および１ｓｔアドレスラッチ７４に供給する。

【００４６】２ｎｄコマンドデコーダ６５は、１ｓｔコ
マンドデコーダ６４から供給された内部１ｓｔコマンド
と、２ｎｄラッチ６３から供給された２ｎｄコマンドと
をデコードし、これらの組み合わせが正常であるか否か
を判定し、正常である場合には、２ｎｄ内部コマンド
（図５（Ｈ）参照）を生成し、後段の回路に出力すると
ともに、２ｎｄアドレスラッチ７５に供給する。

【００４７】一方、アドレス入力ブロック７０では、ク
ロック信号＃１とクロック信号＃２のそれぞれの立ち上
がりエッジに同期して１ｓｔアドレスと２ｎｄアドレス
とが１ｓｔラッチ７２および２ｎｄラッチ７３によって
ラッチされる。

【００４８】１ｓｔアドレスラッチ７４は、１ｓｔコマ
ンドデコーダ６４から供給される１ｓｔ内部コマンドに
応じて１ｓｔアドレスをラッチし、１ｓｔ内部アドレス
として後段の回路に供給する。

【００４９】２ｎｄアドレスラッチ７５は、２ｎｄコマ
ンドデコーダ６５から供給される２ｎｄ内部コマンドに
応じて２ｎｄアドレスをラッチし、２ｎｄ内部アドレス
として後段の回路に供給する。

【００５０】図示せぬ後段の回路では、１ｓｔ内部コマ
ンドが発行された時点から図５（Ｉ）に示すように動作
を開始し、２ｎｄ内部コマンドに応じて開始された動作
を適宜方向修正しながら継続する。なお、１ｓｔコマン
ドまたは２ｎｄコマンドが正常でない場合には、先に開
始された動作を中断する。

【００５１】そして、後段の回路において所定の処理が
実行され、目的となるデータが取得された場合には、図
５（Ｊ）に示すデバイス出力として半導体装置の外部に
出力されることになる。

【００５２】以上に説明したように、本発明の実施の形
態によれば、クロック信号の立ち上がりおよび立ち下が
りエッジを１ｓｔコマンドおよび２ｎｄコマンドにそれ
ぞれ対応付け、各エッジに対応してコマンドを入力する
ようにしたので、コマンドデコーダにおける判断を省略
することが可能になり、高速な動作を実現することが可
能になる。

【００５３】また、１ｓｔコマンドを取得した時点で、
コマンドの実行を開始するようにしたので、処理のマー
ジンを確保することにより、高速動作時においても安定
して動作することが可能になる。

【００５４】更に、クロック信号の立ち上がりと立ち下
がりエッジに同期してコマンドを取得するようにしたの
で、消費電力を減少させるという効果も期待できる。図
６は、消費電力が減少することを説明するための図であ
る。この図の（Ａ），（Ｂ）は本実施の形態におけるク
ロック信号と取得されるコマンドとの関係を示してい
る。また、（Ｃ），（Ｄ）は、従来におけるクロック信
号と取得されるコマンドとの関係を示している。

【００５５】この図に示すように、同一の速度でコマン
ドを取得した場合、本実施の形態のクロック信号の周波
数は、従来の回路のクロック信号の周波数の１／２でよ
い。従って、回路のコマンド処理に関する部分が１／２
の周波数のクロック信号で動作することになるので、消
費される電力を減少させることが可能になる。

【００５６】なお、以上の実施の形態では、外部からク
ロック信号を供給するようにしたが、内部においてクロ
ック信号を生成するようにしてもよい。また、以上の実
施の形態では、立ち上がりエッジと立ち下がりエッジに
同期してコマンドを取得するようにしたが、データに関
してもＤＤＲ（Double Data Rate）方式を利用すること
により、更に処理速度を向上させることも可能である。

【００５７】更に、本発明を、例えば、半導体メモリに
適用する場合、１ｓｔコマンドには、少なくともＮｏｎ
−ｏｐｅｒａｔｉｏｎ，Ｒｅａｄ，Ｗｒｉｔｅ等が判定
できる論理を与えることにより、Ｒｅａｄ，Ｗｒｉｔｅ
等の基本動作は１ｓｔコマンドが読み込まれた時点から
実行することができる。２ｎｄコマンドが入力された場
合には、１ｓｔコマンドとの組み合わせでＲｅａｄ，Ｗ
ｒｉｔｅ動作を継続するか、他の動作モードに移行する
かを判定する。なお、２ｎｄコマンドで移行する他の動
作モードとは、付随的な動作である、例えば、リフレッ
シュ動作等がある。このように、メモリとして要求され
る基本的な動作については１ｓｔコマンドから実行すれ
ば、コマンドを２回に分けて投入してもアクセスロスを
生じない。また、それでいて、同じ入力端子を２回（１
ｓｔコマンドと２ｎｄコマンドの２回）用いてコマンド
を取り込むため、入力端子数を削減することができる。

【００５８】次に、本発明の第２の実施の形態について
説明する。図７は、本発明の第２の実施の形態の構成例
を示す図である。なお、この図において、図２と対応す
る部分には同一の符号を付してあるので、その説明は省
略する。

【００５９】第２の実施の形態では、図２の場合と比較
して、入力ブロック８０の構成が一部が異なっている。
即ち、図２の場合では、１ｓｔコマンドデコーダ６４の
出力である１ｓｔ内部コマンドは２ｎｄコマンドデコー
ダ６５に供給されていたが、この実施の形態では２ｎｄ
コマンドデコーダ８５には１ｓｔコマンドが直接供給さ
れている。なお、その他の部分は、図２の場合と同様で
ある。

【００６０】１ｓｔコマンドデコーダ８４は、１ｓｔラ
ッチ６２から供給された１ｓｔコマンドをデコードし、
１ｓｔ内部コマンドとして後段の回路に供給するととも
に、１ｓｔアドレスラッチ７４に供給する。

【００６１】２ｎｄコマンドデコーダ８５は、１ｓｔラ
ッチ６２から供給された１ｓｔコマンドと、２ｎｄラッ
チ６３から供給された２ｎｄコマンドとをデコードし、
２ｎｄ内部コマンドを生成して後段の回路に供給すると
ともに、２ｎｄアドレスラッチ７５に供給する。

【００６２】次に、図８を参照して、以上の実施の形態
の動作について説明する。外部から図８（Ａ）に示すク
ロック信号が供給されると、クロックバッファ５０は、
図８（Ｃ）に示すクロック信号＃１と、図８（Ｄ）に示
すクロック信号＃２とを生成し、回路の各部に供給す
る。

【００６３】入力回路６１には、図８（Ｂ）に示すよう
に、クロック信号の立ち上がりエッジに同期して１ｓｔ
コマンドが、また、クロック信号の立ち下がりエッジに
同期して２ｎｄコマンドが供給される。

【００６４】入力回路６１は、入力したコマンド信号の
波形を整形し、１ｓｔラッチ６２および２ｎｄラッチ６
３に供給する。１ｓｔラッチ６２は、図８（Ｅ）に示す
ように、入力回路６１から供給されたコマンド（１ｓｔ
コマンド）をクロック信号＃１の立ち上がりエッジに同
期して取得する。

【００６５】２ｎｄラッチ６３は、図８（Ｆ）に示すよ
うに、入力回路６１から供給されたコマンド（２ｎｄコ
マンド）をクロック信号＃２の立ち上がりエッジに同期
して取得する。

【００６６】１ｓｔコマンドデコーダ８４は、１ｓｔラ
ッチ６２から供給された１ｓｔコマンドをデコードして
１ｓｔ内部コマンド（図８（Ｇ）参照）を生成し、後段
の回路と１ｓｔアドレスラッチ７４に供給する。

【００６７】２ｎｄコマンドデコーダ８５は、１ｓｔラ
ッチ６２から供給された１ｓｔコマンドと、２ｎｄラッ
チ６３から供給された２ｎｄコマンドとをデコードし、
これらの組み合わせが正常であるか否かを判定し、正常
である場合には、２ｎｄ内部コマンド（図８（Ｈ）参
照）を生成し、後段の回路と２ｎｄアドレスラッチ７５
に供給する。

【００６８】一方、アドレス入力ブロック７０では、ク
ロック信号＃１とクロック信号＃２のそれぞれの立ち上
がりエッジに同期して１ｓｔアドレスと２ｎｄアドレス
とが１ｓｔラッチ７２および２ｎｄラッチ７３によって
ラッチされる。

【００６９】１ｓｔアドレスラッチ７４は、１ｓｔコマ
ンドデコーダ８４から供給される１ｓｔ内部コマンドに
応じて１ｓｔアドレスを取得し、１ｓｔ内部アドレスと
して後段の回路に供給する。

【００７０】２ｎｄアドレスラッチ７５は、２ｎｄコマ
ンドデコーダ８５から供給される２ｎｄ内部コマンドに
応じて２ｎｄアドレスを取得し、２ｎｄ内部アドレスと
して後段の回路に供給する。

【００７１】図示せぬ後段の回路では、１ｓｔ内部コマ
ンドが発行された時点から図８（Ｉ）に示すように動作
を開始し、２ｎｄ内部コマンドに応じて開始された動作
を適宜方向修正しながら継続する。なお、１ｓｔコマン
ドまたは２ｎｄコマンドが正常でない場合には、先に開
始された動作を中断する。

【００７２】そして、後段の回路において所定の処理が
実行され、目的となるデータが取得された場合には、図
８（Ｊ）に示すデバイス出力として半導体装置の外部に
出力されることになる。

【００７３】以上の実施の形態によれば、図２の場合と
同様に、高速な動作を実現することが可能になる。次
に、本発明の第３の実施の形態について説明する。

【００７４】図９は、本発明の第３の実施の形態の構成
例を示す図である。この図に示すように、本発明の第３
の実施の形態は、クロックバッファ１００、コマンド入
力ブロック１１０、および、アドレス入力ブロック１２
０によって構成されている。

【００７５】クロックバッファ１００は、後述するよう
に、位相がそれぞれ異なるクロック信号＃１およびクロ
ック信号＃２を入力し、内部クロック＃１〜＃４を出力
する。

【００７６】図１０は、クロックバッファ１００の詳細
な構成例を示す図である。この図の例では、クロックバ
ッファ１００は、インバータ１００ａ，１００ｂ、ＮＡ
ＮＤ素子１００ｃ〜１００ｆ、および、インバータ１０
０ｇ〜１００ｊによって構成されている。

【００７７】インバータ１００ａは、クロック信号＃１
を反転してＮＡＮＤ素子１００ｄに供給する。インバー
タ１００ｂは、クロック信号＃２を反転してＮＡＮＤ素
子１００ｆに供給する。

【００７８】ＮＡＮＤ素子１００ｃは、クロック信号＃
１とクロック信号＃２の論理積を反転した結果を出力す
る。ＮＡＮＤ素子１００ｄは、インバータ１００ａの出
力とクロック信号＃２の論理積を反転した結果を出力す
る。

【００７９】ＮＡＮＤ素子１００ｅは、インバータ１０
０ａの出力とインバータ１００ｂの出力の論理積を反転
した結果を出力する。ＮＡＮＤ素子１００ｆは、クロッ
ク信号＃１とインバータ１００ｂの出力の論理積を反転
した結果を出力する。

【００８０】インバータ１００ｇ〜１００ｊは、ＮＡＮ
Ｄ素子１００ｃ〜１００ｆの出力を反転した結果を出力
する。図９に戻って、コマンド入力ブロック１１０は、
入力回路１１１、１ｓｔラッチ１１２〜４ｔｈラッチ１
１５、１ｓｔコマンドデコーダ１１６〜４ｔｈコマンド
デコーダ１１９によって構成され、入力されたコマンド
から１ｓｔコマンド〜４ｔｈコマンドを抽出し、１ｓｔ
内部コマンド〜４ｔｈ内部コマンドとして出力する。

【００８１】ここで、入力回路１１１は、入力アンプ１
１１ａを有しており、入力されたコマンド信号の波形を
整形して出力する。１ｓｔラッチ１１２〜４ｔｈラッチ
１１５は、入力回路１１１から出力されたコマンドから
それぞれ１ｓｔコマンド〜４ｔｈコマンドを内部クロッ
ク信号＃１〜＃４に同期して抽出し、出力する。

【００８２】１ｓｔコマンドデコーダ１１６は、１ｓｔ
ラッチ１１２から出力された１ｓｔコマンドをデコード
して１ｓｔ内部コマンドを生成し、後段の回路に供給す
るとともに、２ｎｄコマンドデコーダ１１７〜４ｔｈコ
マンドデコーダ１１９、および、１ｓｔアドレスラッチ
１２６に供給する。

【００８３】２ｎｄコマンドデコーダ１１７〜４ｔｈコ
マンドデコーダ１１９は、１ｓｔコマンドデコーダ１１
６の出力と、２ｎｄラッチ１１３〜４ｔｈラッチ１１５
の出力をそれぞれ入力し、２ｎｄ内部コマンド〜４ｔｈ
内部コマンドを生成して後段の回路に供給するととも
に、２ｎｄアドレスラッチ１２７〜４ｔｈアドレスラッ
チ１２９にそれぞれ供給する。

【００８４】一方、アドレス入力ブロック１２０は、入
力回路１２１、１ｓｔラッチ１２２〜４ｔｈラッチ１２
５、１ｓｔアドレスラッチ１２６〜４ｔｈアドレスラッ
チ１２９によって構成されており、入力されたアドレス
から１ｓｔアドレス〜４ｔｈアドレスを抽出し、後段の
回路に供給する。

【００８５】ここで、入力回路１２１は、入力アンプ１
２１ａを有しており、入力されたアドレス信号の波形を
整形して出力する。１ｓｔラッチ１２２〜４ｔｈラッチ
１２５は、入力回路１２１から出力されたアドレスから
それぞれ１ｓｔアドレス〜４ｔｈアドレスを抽出して出
力する。

【００８６】１ｓｔアドレスラッチ１２６〜４ｔｈアド
レスラッチ１２９は、１ｓｔ内部コマンド〜４ｔｈ内部
コマンドに応じて１ｓｔアドレス〜４ｔｈアドレスをラ
ッチし、１ｓｔ内部アドレス〜４ｔｈ内部アドレスとし
て後段の回路に供給する。

【００８７】次に、以上の実施の形態の動作について説
明する。クロックバッファ１００に、図１１（Ａ），
（Ｂ）に示すような、位相が９０度ずれているクロック
信号＃１およびクロック信号＃２が供給されると、ＮＡ
ＮＤ素子１００ｃはクロック信号＃１およびクロック信
号＃２の論理積を反転した結果を出力し、インバータ１
００ｇは更にその反転した結果を内部クロック信号＃１
として出力する。従って、内部クロック信号＃１は、ク
ロック信号＃１とクロック信号＃２との論理積を演算し
た結果に等しくなるので、クロック信号＃１およびクロ
ック信号＃２の双方が“Ｈ”である場合に“Ｈ”の状態
になる信号となる（図１１（Ｃ）参照）。

【００８８】同様にして、内部クロック信号＃２は、ク
ロック信号＃１を反転した結果と、クロック信号＃２と
の論理積に等しいので、これらの信号の双方が“Ｈ”で
ある場合に“Ｈ”の状態になる信号となる（図１１
（Ｄ）参照）。

【００８９】内部クロック信号＃３は、クロック信号＃
１の反転した結果と、クロック信号＃２の反転した結果
との論理積に等しく、これらの信号の双方が“Ｈ”の状
態である場合に“Ｈ”の状態になる信号となる（図１１
（Ｅ）参照）。

【００９０】内部クロック信号＃４は、クロック信号＃
１とクロック信号＃２の反転した結果との論理積に等し
く、これらの信号の双方が“Ｈ”の場合に“Ｈ”の状態
になる信号となる（図１１（Ｆ）参照）。

【００９１】以上の処理により、クロック信号＃２の立
ち上がりエッジに対応する内部クロック信号＃１、クロ
ック信号＃１の立ち下がりエッジに対応する内部クロッ
ク信号＃２、クロック信号＃２の立ち下がりエッジに対
応する内部クロック信号＃３、および、クロック信号＃
１の立ち上がりエッジに対応する内部クロック信号＃４
が生成される。

【００９２】このような内部クロック信号＃１〜＃４
は、１ｓｔラッチ１１２〜４ｔｈラッチ１１５および１
ｓｔラッチ１２２〜４ｔｈラッチ１２５にそれぞれ供給
される。

【００９３】コマンド入力ブロック１１０の１ｓｔラッ
チ１１２〜４ｔｈラッチ１１５は、入力回路１１１によ
って波形整形されたコマンドを入力し、内部クロック信
号＃１〜＃４のそれぞれの立ち上がりエッジに同期し
て、１ｓｔコマンド〜４ｔｈコマンドをそれぞれラッチ
する。

【００９４】１ｓｔコマンドデコーダ１１６は、１ｓｔ
ラッチ１１２によってラッチされた１ｓｔコマンドをデ
コードして１ｓｔ内部コマンドを生成し、後段の回路に
供給するとともに、２ｎｄコマンドデコーダ１１７〜４
ｔｈコマンドデコーダ１１９および１ｓｔアドレスラッ
チ１２６に供給する。

【００９５】２ｎｄコマンドデコーダ１１７は、２ｎｄ
ラッチ１１３から供給された２ｎｄコマンドと、１ｓｔ
コマンドデコーダ１１６から供給された１ｓｔ内部コマ
ンドとをデコードし、これらの組み合わせが正常である
か否かを判定し、正常である場合には、２ｎｄ内部コマ
ンドを生成し、後段の回路に供給するとともに、２ｎｄ
アドレスラッチ１２７に供給する。

【００９６】３ｒｄコマンドデコーダ１１８は、３ｒｄ
ラッチ１１４から供給された３ｒｄコマンドと、１ｓｔ
コマンドデコーダ１１６から供給された１ｓｔ内部コマ
ンドとをデコードし、これらの組み合わせが正常である
か否かを判定し、正常である場合には、３ｒｄ内部コマ
ンドを生成し、後段の回路に供給するとともに、３ｒｄ
アドレスラッチ１２８に供給する。

【００９７】４ｔｈコマンドデコーダ１１９は、４ｔｈ
ラッチ１１５から供給された４ｔｈコマンドと、１ｓｔ
コマンドデコーダ１１６から供給された１ｓｔ内部コマ
ンドとをデコードし、これらの組み合わせが正常である
か否かを判定し、正常である場合には、４ｔｈ内部コマ
ンドを生成し、後段の回路に供給するとともに、４ｔｈ
アドレスラッチ１２９に供給する。

【００９８】一方、アドレス入力ブロック１２０の１ｓ
ｔラッチ１２２〜４ｔｈラッチ１２５は、入力回路１２
１によって波形整形されたアドレスを入力し、内部クロ
ック信号＃１〜内部クロック信号＃４の立ち上がりエッ
ジに同期して、１ｓｔアドレス〜４ｔｈアドレスをそれ
ぞれラッチする。

【００９９】１ｓｔアドレスラッチ１２６〜４ｔｈアド
レスラッチ１２９は、１ｓｔコマンドデコーダ１１６〜
４ｔｈコマンドデコーダ１１９から供給される１ｓｔ内
部コマンド〜４ｔｈ内部コマンドのそれぞれに応じて１
ｓｔアドレス〜４ｔｈアドレスを取得し、１ｓｔ内部ア
ドレス〜４ｔｈ内部アドレスとして後段の回路に出力す
る。

【０１００】図示せぬ後段の回路では、１ｓｔ内部コマ
ンドが発行された時点から動作を開始し、２ｎｄ内部コ
マンド〜４ｔｈ内部コマンドが発行されると、それらの
コマンドに応じて方向修正を図りながら、動作を継続す
る。なお、２ｎｄコマンド以降においてコマンドが正常
でない場合には、先に開始された動作を中断する。

【０１０１】以上の実施の形態では、位相が異なる２種
類のクロック信号＃１およびクロック信号＃２のそれぞ
れの立ち上がりエッジおよび立ち下がりエッジに対応す
る内部クロック信号＃１〜＃４を生成し、これらのクロ
ック信号に同期してコマンドおよびアドレスを読み込む
ようにしたので、コマンドデコーダにおける判断を省略
することが可能になり、高速な動作を実現することが可
能になる。

【０１０２】なお、以上の実施の形態では、２種類のク
ロック信号＃１，＃２のエッジに対応してコマンドおよ
びアドレスを読み込むようにしたが、３種類以上のクロ
ック信号のエッジに対応してアドレスを読み込むように
してもよい。また、複数のクロック信号の一部のエッジ
に対応してコマンドおよびアドレスを読み込むようにす
ることも可能である。

【０１０３】次に、本発明の第４の実施の形態について
説明する。図１２は、本発明の第４の実施の形態の構成
例を示す図である。なお、この図において、図９の場合
と対応する部分には同一の符号を付してあるので、その
説明は省略する。

【０１０４】図１２に示す実施の形態では、図９の場合
と比較し、コマンド入力ブロック１３０の構成が一部異
なっている。その他の部分は、図９の場合と同様であ
る。コマンド入力ブロック１３０は、入力回路１１１、
１ｓｔラッチ１１２〜４ｔｈラッチ１１５、１ｓｔコマ
ンドデコーダ１３６〜４ｔｈコマンドデコーダ１３９に
よって構成され、入力されたコマンドから１ｓｔコマン
ド〜４ｔｈコマンドを抽出し、１ｓｔ内部コマンド〜４
ｔｈ内部コマンドとして出力する。

【０１０５】ここで、入力回路１１１は、入力アンプ１
１１ａを有しており、入力されたコマンド信号の波形を
整形して出力する。１ｓｔラッチ１１２〜４ｔｈラッチ
１１５は、入力回路１１１から出力されたコマンドから
それぞれ１ｓｔコマンド〜４ｔｈコマンドを抽出して出
力する。

【０１０６】１ｓｔコマンドデコーダ１３６は、１ｓｔ
ラッチ１１２から出力された１ｓｔコマンドをデコード
して１ｓｔ内部コマンドを生成し、後段の回路に供給す
るとともに、２ｎｄコマンドデコーダ１３７および１ｓ
ｔアドレスラッチ１２６に供給する。

【０１０７】２ｎｄコマンドデコーダ１３７は、２ｎｄ
ラッチ１１３の出力と、１ｓｔコマンドデコーダ１３６
の出力とをデコードし、これらの組み合わせが正常であ
る場合には、２ｎｄ内部コマンドを生成して後段の回路
に供給するとともに、３ｒｄコマンドデコーダ１３８お
よび２ｎｄアドレスラッチ１２７に供給する。

【０１０８】３ｒｄコマンドデコーダ１３８は、３ｒｄ
ラッチ１１４の出力と、２ｎｄコマンドデコーダ１３７
の出力とをデコードし、これらの組み合わせが正常であ
る場合には、３ｒｄ内部コマンドを生成して後段の回路
に供給するとともに、４ｔｈコマンドデコーダ１３９お
よび３ｒｄアドレスラッチ１２８に供給する。

【０１０９】４ｔｈコマンドデコーダ１３９は、４ｔｈ
ラッチ１１５の出力と、３ｒｄコマンドデコーダ１３８
の出力とをデコードし、これらの組み合わせが正常であ
る場合には、４ｔｈ内部コマンドを生成して後段の回路
に供給するとともに、４ｔｈアドレスラッチ１２９に供
給する。

【０１１０】一方、アドレス入力ブロック１２０は、入
力回路１２１、１ｓｔラッチ１２２〜４ｔｈラッチ１２
５、１ｓｔアドレスラッチ１２６〜４ｔｈアドレスラッ
チ１２９によって構成されており、入力されたアドレス
から１ｓｔアドレス〜４ｔｈアドレスを抽出し、１ｓｔ
内部アドレス〜４ｔｈ内部アドレスとして後段の回路に
供給する。

【０１１１】ここで、入力回路１２１は、入力アンプ１
２１ａを有しており、入力されたアドレス信号の波形を
整形して出力する。１ｓｔラッチ１２２〜４ｔｈラッチ
１２５は、入力回路１２１から出力されたアドレスから
それぞれ１ｓｔアドレス〜４ｔｈアドレスを抽出して出
力する。

【０１１２】１ｓｔアドレスラッチ１２６〜４ｔｈアド
レスラッチ１２９は、１ｓｔ内部コマンド〜４ｔｈ内部
コマンドに応じて１ｓｔアドレス〜４ｔｈアドレスをラ
ッチし、１ｓｔ内部アドレス〜４ｔｈ内部アドレスとし
て後段の回路に供給する。

【０１１３】次に、以上の実施の形態の動作について説
明する。クロックバッファ１００に、図１１（Ａ），
（Ｂ）に示すような、位相が９０度ずれているクロック
信号＃１およびクロック信号＃２が供給されると、前述
の場合と同様の動作により、クロック信号＃２の立ち上
がりエッジに対応する内部クロック信号＃１、クロック
信号＃１の立ち下がりエッジに対応する内部クロック信
号＃２、クロック信号＃２の立ち下がりエッジに対応す
る内部クロック信号＃３、および、クロック信号＃１の
立ち上がりエッジに対応する内部クロック信号＃４が生
成される。このような内部クロック信号＃１〜＃４は、
１ｓｔラッチ１１２〜４ｔｈラッチ１１５および１ｓｔ
ラッチ１２２〜４ｔｈラッチ１２５にそれぞれ供給され
る。

【０１１４】コマンド入力ブロック１３０の１ｓｔラッ
チ１１２〜４ｔｈラッチ１１５は、入力回路１１１によ
って波形整形されたコマンドを入力し、内部クロック信
号＃１〜＃４のそれぞれの立ち上がりエッジに同期し
て、１ｓｔコマンド〜４ｔｈコマンドをそれぞれラッチ
する。

【０１１５】１ｓｔコマンドデコーダ１３６は、１ｓｔ
ラッチ１１２によってラッチされた１ｓｔコマンドをデ
コードして１ｓｔ内部コマンドを生成し、後段の回路に
供給するとともに、２ｎｄコマンドデコーダ１３７およ
び１ｓｔアドレスラッチ１２６に供給する。

【０１１６】２ｎｄコマンドデコーダ１３７は、２ｎｄ
ラッチ１１３から供給された２ｎｄコマンドと、１ｓｔ
コマンドデコーダ１３６から供給された１ｓｔ内部コマ
ンドをデコードし、これらの組み合わせが正常であるか
否かを判定し、正常である場合には、２ｎｄ内部コマン
ドを生成し、後段の回路に供給するとともに、３ｒｄコ
マンドデコーダ１３８および２ｎｄアドレスラッチ１２
７に供給する。

【０１１７】３ｒｄコマンドデコーダ１３８は、３ｒｄ
ラッチ１１４から供給された３ｒｄコマンドと、２ｎｄ
コマンドデコーダ１３７から供給された２ｎｄ内部コマ
ンドとをデコードし、これらの組み合わせが正常である
か否かを判定し、正常である場合には、３ｒｄ内部コマ
ンドを生成し、後段の回路に供給するとともに、４ｔｈ
コマンドデコーダ１３９および３ｒｄアドレスラッチ１
２８に供給する。

【０１１８】４ｔｈコマンドデコーダ１３９は、４ｔｈ
ラッチ１１５から供給された４ｔｈコマンドと、３ｒｄ
コマンドデコーダ１３８から供給された３ｒｄ内部コマ
ンドとをデコードし、これらの組み合わせが正常である
か否かを判定し、正常である場合には、４ｔｈ内部コマ
ンドを生成し、後段の回路に供給するとともに、４ｔｈ
アドレスラッチ１２９に供給する。

【０１１９】一方、アドレス入力ブロック１２０の１ｓ
ｔラッチ１２２〜４ｔｈラッチ１２５は、入力回路１２
１によって波形整形されたアドレスを入力し、内部クロ
ック信号＃１〜内部クロック信号＃４の立ち上がりエッ
ジに同期して、１ｓｔアドレス〜４ｔｈアドレスをそれ
ぞれラッチする。

【０１２０】１ｓｔアドレスラッチ１２６〜４ｔｈアド
レスラッチ１２９は、１ｓｔコマンドデコーダ１３６〜
４ｔｈコマンドデコーダ１３９から供給される１ｓｔ内
部コマンド〜４ｔｈ内部コマンドのそれぞれに応じて１
ｓｔアドレス〜４ｔｈアドレスを取得し、１ｓｔ内部ア
ドレス〜４ｔｈ内部アドレスとして後段の回路に出力す
る。

【０１２１】図示せぬ後段の回路では、１ｓｔ内部コマ
ンドが発行された時点から動作を開始し、２ｎｄ内部コ
マンド〜４ｔｈ内部コマンドが発行されると、それらの
コマンドに応じて適宜方向修正を図りながら要求されて
いる動作を実行する。なお、２ｎｄコマンド以降におい
てコマンドが正常でない場合には、先に開始された動作
を中断する。

【０１２２】以上の実施の形態では、位相が異なる２種
類のクロック信号＃１およびクロック信号＃２のそれぞ
れの立ち上がりエッジおよび立ち下がりエッジに対応す
る内部クロック信号＃１〜＃４を生成し、これらの信号
に同期してコマンドおよびアドレスを読み込むようにし
たので、コマンドデコーダにおける判断を省略すること
が可能になり、高速な動作を実現することが可能にな
る。

【０１２３】なお、以上の実施の形態では、２種類のク
ロック信号＃１，＃２のエッジに対応してコマンドおよ
びアドレスを読み込むようにしたが、３種類以上のクロ
ック信号のエッジに対応してアドレスを読み込むように
してもよい。また、複数のクロック信号の一部のエッジ
に対応してコマンドおよびアドレスを読み込むようにす
ることも可能である。

【０１２４】（付記１） クロック信号の入力を受ける
クロック信号入力手段と、コマンドの入力を受けるコマ
ンド入力手段と、前記クロック信号の立ち上がりエッジ
または立ち下がりエッジの何れかである第１のエッジに
応じて前記コマンド入力手段から第１のコマンドを取得
する第１のコマンド取得手段と、前記第１のエッジとは
異なる第２のエッジに応じて前記コマンド入力手段から
第２のコマンドを取得する第２のコマンド取得手段と、
前記第１および第２のコマンドに応じて処理を行う処理
手段と、を有することを特徴とする半導体装置。

【０１２５】（付記２） 前記処理手段は、前記第１の
コマンドを入力した時点で処理を開始することを特徴と
する付記１記載の半導体装置。 （付記３） 前記処理手段は、前記第１のコマンドを入
力した時点で処理を開始し、前記第２のコマンドが正常
でない場合には、既に開始した処理を中止することを特
徴とする付記２記載の半導体装置。

【０１２６】（付記４） 前記処理手段は、前記第２の
コマンドを入力した時点で、そのコマンドに応じた所定
の動作モードに遷移することを特徴とする付記２記載の
半導体装置。

【０１２７】（付記５） アドレスの入力を受けるアド
レス入力手段と、前記クロック信号の立ち上がりエッジ
または立ち下がりエッジの何れかである第１のエッジに
応じて前記アドレス入力手段から第１のアドレスを取得
する第１のアドレス取得手段と、前記第１のエッジとは
異なる第２のエッジに応じて前記アドレス入力手段から
第２のアドレスを取得する第２のアドレス取得手段と、
を更に有することを特徴とする付記１記載の半導体装
置。

【０１２８】（付記６） 前記クロック信号の立ち上が
りエッジまたは立ち下がりエッジのそれぞれに応じてデ
ータを入出力するデータ入出力手段を更に有することを
特徴とする付記１記載の半導体装置。

【０１２９】（付記７） 位相が相互に異なるｎ（ｎ＞
１）種類のクロック信号の入力を受けるクロック信号入
力手段と、コマンドの入力を受けるコマンド入力手段
と、前記ｎ種類のクロック信号が有する少なくともｍ
（ｍ＞１）種類のエッジのそれぞれに応じて第１乃至第
ｍのコマンドを取得する第１乃至第ｍのコマンド取得手
段と、前記第１乃至第ｍのコマンドに応じて処理を行う
処理手段と、を有することを特徴とする半導体装置。

【０１３０】（付記８） 前記処理手段は、前記第１の
コマンドを入力した時点で処理を開始することを特徴と
する付記７記載の半導体装置。 （付記９） 前記処理手段は、前記第１のコマンドを入
力した時点で処理を開始し、前記第２乃至第ｍのコマン
ドの何れかが正常でない場合には、既に開始した処理を
中止することを特徴とする付記８記載の半導体装置。

【０１３１】（付記１０） 前記処理手段は、前記第２
乃至第ｍのコマンドの何れかを入力した時点で、そのコ
マンドに応じた所定の動作モードに遷移することを特徴
とする付記８記載の半導体装置。

【０１３２】（付記１１） 前記第１のコマンドは、少
なくともＮｏｎ−ｏｐｅｒａｔｉｏｎ，Ｒｅａｄ，Ｗｒ
ｉｔｅの何れであるかを示す論理を有し、前記処理手段
は、前記第１のコマンドがＲｅａｄまたはＷｒｉｔｅで
ある場合には、前記第１のコマンドが入力された時点か
ら処理を開始し、前記第２乃至第ｎのコマンドの少なく
とも１部が入力された場合には、前記第１のコマンドと
の組み合わせでＲｅａｄ，Ｗｒｉｔｅ処理を継続する
か、他の動作モードに移行するかを判定する、ことを特
徴とする付記７記載の半導体装置。

【０１３３】（付記１２） アドレスの入力を受けるア
ドレス入力手段と、前記ｎ種類のクロック信号が有する
少なくともｐ（ｐ＞１）種類のエッジのそれぞれに応じ
て第１乃至第ｐのアドレスを取得する第１乃至第ｐのア
ドレス取得手段と、を更に有することを特徴とする付記
７記載の半導体装置。

【０１３４】（付記１３） 前記ｎ種類のクロック信号
が有する少なくともｊ（ｊ＞１）種類のエッジのそれぞ
れに応じてデータを入出力するデータ入出力手段を更に
有することを特徴とする付記７記載の半導体装置。

【０１３５】

【発明の効果】以上説明したように本発明では、クロッ
ク信号の入力を受けるクロック信号入力手段と、コマン
ドの入力を受けるコマンド入力手段と、前記クロック信
号の立ち上がりエッジまたは立ち下がりエッジの何れか
である第１のエッジに応じて前記コマンド入力手段から
第１のコマンドを取得する第１のコマンド取得手段と、
前記第１のエッジとは異なる第２のエッジに応じて前記
コマンド入力手段から第２のコマンドを取得する第２の
コマンド取得手段と、前記第１および第２のコマンドに
応じて処理を行う処理手段と、を設けるようにしたの
で、クロック信号の周波数を増加させる際の動作マージ
ンを確保することが可能になる。

【０１３６】また、位相が相互に異なるｎ（ｎ＞１）種
類のクロック信号の入力を受けるクロック信号入力手段
と、コマンドの入力を受けるコマンド入力手段と、前記
ｎ種類のクロック信号が有する少なくともｍ（ｍ＞１）
種類のエッジのそれぞれに応じて第１乃至第ｍのコマン
ドを取得する第１乃至第ｍのコマンド取得手段と、前記
第１乃至第ｍのコマンドに応じて処理を行う処理手段
と、を設けるようにしたので、消費電力を低減すること
が可能になる。

【図面の簡単な説明】

【図１】本発明の動作原理を説明する原理図である。

【図２】本発明の第１の実施の形態の構成例を示す図で
ある。

【図３】図２に示す第１の実施の形態の動作の概要を説
明するためのタイミングチャートである。

【図４】図２に示す第１の実施の形態の動作の概要を説
明するための図である。

【図５】図２に示す第１の実施の形態の動作を説明する
ためのタイミングチャートである。

【図６】本発明の第１の実施の形態により、消費電力が
減少することを説明するための図である。

【図７】本発明の第２の実施の形態の構成例を示す図で
ある。

【図８】図７に示す第２の実施の形態の動作を説明する
ためのタイミングチャートである。

【図９】本発明の第３の実施の形態の構成例を示す図で
ある。

【図１０】図９に示すクロックバッファの構成例を示す
図である。

【図１１】図１０に示すクロックバッファの動作を説明
するためのタイミングチャートである。

【図１２】本発明の第４の実施の形態の構成例を示す図
である。

【図１３】従来における半導体装置の一例を示す図であ
る。

【図１４】図１３に示す半導体装置の動作の概要を説明
するためのタイミングチャートである。

【図１５】図１３に示す半導体装置の動作の概要を説明
するための図である。

【符号の説明】

１０ コマンド入力手段 １１ クロック信号入力手段 １２ 第１のコマンド取得手段 １３ 第２のコマンド取得手段 １４ 処理手段 ５０ クロックバッファ ６０ コマンド入力ブロック ６１ 入力回路 ６１ａ 入力アンプ ６２ １ｓｔラッチ ６３ ２ｎｄラッチ ６４ １ｓｔコマンドデコーダ ６５ ２ｎｄコマンドデコーダ ７０ アドレス入力ブロック ７１ 入力回路 ７１ａ 入力アンプ ７２ １ｓｔラッチ ７３ ２ｎｄラッチ ７４ １ｓｔアドレスラッチ ７５ ２ｎｄアドレスラッチ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１４年４月８日（２００２．４．８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１０

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０１３２

【補正方法】変更

【補正内容】

【０１３２】（付記１１） 前記第１のコマンドは、少
なくともＮｏｎ−ｏｐｅｒａｔｉｏｎ，Ｒｅａｄ，Ｗｒ
ｉｔｅの何れであるかを示す論理を有し、前記処理手段
は、前記第１のコマンドがＲｅａｄまたはＷｒｉｔｅで
ある場合には、前記第１のコマンドが入力された時点か
ら処理を開始し、前記第２乃至第ｍのコマンドの少なく
とも１部が入力された場合には、前記第１のコマンドと
の組み合わせでＲｅａｄ，Ｗｒｉｔｅ処理を継続する
か、他の動作モードに移行するかを判定する、ことを特
徴とする付記７記載の半導体装置。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

Claims (10)

【特許請求の範囲】
1. 【請求項１】 クロック信号の入力を受けるクロック信
   号入力手段と、 コマンドの入力を受けるコマンド入力手段と、 前記クロック信号の立ち上がりエッジまたは立ち下がり
   エッジの何れかである第１のエッジに応じて前記コマン
   ド入力手段から第１のコマンドを取得する第１のコマン
   ド取得手段と、 前記第１のエッジとは異なる第２のエッジに応じて前記
   コマンド入力手段から第２のコマンドを取得する第２の
   コマンド取得手段と、 前記第１および第２のコマンドに応じて処理を行う処理
   手段と、 を有することを特徴とする半導体装置。
2. 【請求項２】 前記処理手段は、前記第１のコマンドを
   入力した時点で処理を開始することを特徴とする請求項
   １記載の半導体装置。
3. 【請求項３】 前記処理手段は、前記第１のコマンドを
   入力した時点で処理を開始し、前記第２のコマンドが正
   常でない場合には、既に開始した処理を中止することを
   特徴とする請求項２記載の半導体装置。
4. 【請求項４】 前記処理手段は、前記第２のコマンドを
   入力した時点で、そのコマンドに応じた所定の動作モー
   ドに遷移することを特徴とする請求項２記載の半導体装
   置。
5. 【請求項５】 アドレスの入力を受けるアドレス入力手
   段と、 前記クロック信号の立ち上がりエッジまたは立ち下がり
   エッジの何れかである第１のエッジに応じて前記アドレ
   ス入力手段から第１のアドレスを取得する第１のアドレ
   ス取得手段と、 前記第１のエッジとは異なる第２のエッジに応じて前記
   アドレス入力手段から第２のアドレスを取得する第２の
   アドレス取得手段と、 を更に有することを特徴とする請求項１記載の半導体装
   置。
6. 【請求項６】 位相が相互に異なるｎ（ｎ＞１）種類の
   クロック信号の入力を受けるクロック信号入力手段と、 コマンドの入力を受けるコマンド入力手段と、 前記ｎ種類のクロック信号が有する少なくともｍ（ｍ＞
   １）種類のエッジのそれぞれに応じて第１乃至第ｍのコ
   マンドを取得する第１乃至第ｍのコマンド取得手段と、 前記第１乃至第ｍのコマンドに応じて処理を行う処理手
   段と、 を有することを特徴とする半導体装置。
7. 【請求項７】 前記処理手段は、前記第１のコマンドを
   入力した時点で処理を開始することを特徴とする請求項
   ６記載の半導体装置。
8. 【請求項８】 前記処理手段は、前記第１のコマンドを
   入力した時点で処理を開始し、前記第２乃至第ｍのコマ
   ンドの何れかが正常でない場合には、既に開始した処理
   を中止することを特徴とする請求項７記載の半導体装
   置。
9. 【請求項９】 前記処理手段は、前記第２乃至第ｍのコ
   マンドの何れかを入力した時点で、そのコマンドに応じ
   た所定の動作モードに遷移することを特徴とする請求項
   ７記載の半導体装置。
10. 【請求項１０】 前記第１のコマンドは、少なくともＮ
    ｏｎ−ｏｐｅｒａｔｉｏｎ，Ｒｅａｄ，Ｗｒｉｔｅの何
    れであるかを示す論理を有し、 前記処理手段は、前記第１のコマンドがＲｅａｄまたは
    Ｗｒｉｔｅである場合には、前記第１のコマンドが入力
    された時点から処理を開始し、前記第２乃至第ｎのコマ
    ンドの少なくとも１部が入力された場合には、前記第１
    のコマンドとの組み合わせでＲｅａｄ，Ｗｒｉｔｅ処理
    を継続するか、他の動作モードに移行するかを判定す
    る、 ことを特徴とする請求項６記載の半導体装置。