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JP2002118241A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JP2002118241A
JP2002118241A JP2000310256A JP2000310256A JP2002118241A JP 2002118241 A JP2002118241 A JP 2002118241A JP 2000310256 A JP2000310256 A JP 2000310256A JP 2000310256 A JP2000310256 A JP 2000310256A JP 2002118241 A JP2002118241 A JP 2002118241A
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film
formation region
gate electrode
forming
layer
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Kenichi Kuroda
謙一 黒田
Kozo Watabe
浩三 渡部
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 情報転送用ＭＩＳＦＥＴのソース、ドレイン
部におけるリーク電流を低減し、素子の微細化に対応で
きる技術を提供することにある。 【解決手段】 メモリセル形成領域の情報転送用ＭＩＳ
ＦＥＴＱｓのゲート電極９を、多結晶シリコン膜９ａと
Ｗ膜９ｂの積層膜で構成し、周辺回路形成領域のｎチャ
ネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦ
ＥＴＱｐ１、Ｑｐ２のゲート電極９ｓを多結晶シリコン
膜９ａとＣｏＳｉ層２０との積層膜で構成し、また、こ
れらＭＩＳＦＥＴのソースおよびドレイン上には、Ｃｏ
Ｓｉ層２０を形成するが、情報転送用ＭＩＳＦＥＴのソ
ースおよびドレイン上には、ＣｏＳｉ層を形成しない。
この結果、メモリセルのリフレッシュ特性を向上させる
ことができる。また、ＣｏＳｉ層２０上にコンタクトホ
ール２７、２８を精度良く形成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）と論理集積回路等とを混載し
た半導体集積回路装置の構造およびその製造に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴのゲート電極の低抵抗化を
図るため、ゲート電極を多結晶シリコン膜とシリサイド
膜との積層膜とする、もしくは、ゲート電極を多結晶シ
リコン膜とタングステン等の高融点金属との積層膜（い
わゆるポリメタルゲート）とする技術がある。
【０００３】一方、論理集積回路部の高速化を図る手段
として、論理回路を構成するＭＩＳＦＥＴのソース、ド
レインの表面にシリサイド層を形成する技術がある。
【０００４】例えば、特開２０００−０９１５３５号公
報には、ゲート電極を多結晶シリコン膜とシリサイド膜
との積層膜とした半導体集積回路装置が記載されてい
る。
【０００５】また、例えば、国際公開ＷＯ９８／５０９
５１号には、ゲート電極を多結晶シリコン膜とタングス
テン（Ｗ）膜との積層膜とし、また、論理回路を構成す
るＭＩＳＦＥＴのソース、ドレインの表面にシリサイド
層を形成した半導体集積回路装置が記載されている。
【０００６】
【発明が解決しようとする課題】本発明者らは、ＤＲＡ
ＭとロジックＬＳＩとを同一半導体基板上に形成する、
いわゆるシステムＬＳＩの研究・開発を行っている。
【０００７】このシステムＬＳＩ中に形成されるＤＲＡ
Ｍは、情報転送用ＭＩＳＦＥＴとこれに直列に接続され
た情報蓄積用容量素子からなるメモリセルを有してい
る。また、ロジックＬＳＩは、ｎチャネル型ＭＩＳＦＥ
Ｔやｐチャネル型ＭＩＳＦＥＴを適宜組み合わせた論理
回路を有している。
【０００８】従って、これらを同一基板上に形成するに
は、メモリセル形成領域の情報転送用ＭＩＳＦＥＴとロ
ジックＬＳＩが形成される周辺回路形成領域のｎチャネ
ル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴを、でき
るだけ共通したプロセスで製造することが好ましい。
【０００９】情報転送用ＭＩＳＦＥＴのゲート電極及
び、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴやｐ
チャネル型ＭＩＳＦＥＴのゲート電極やソース、ドレイ
ンは、動作速度を向上させるために低抵抗であることが
要求される。また、情報転送用ＭＩＳＦＥＴのソース、
ドレイン間はＤＲＡＭのリフレッシュ特性の改善のため
に、リーク電流が非常に小さいことが要求される。
【００１０】このゲート電極の抵抗を低減する手段とし
て、ポリサイド（polycide）ゲート構造を採用する手段
がある。ポリサイドゲートとは、多結晶シリコン膜と、
金属シリサイド膜の積層膜をパターニングすることによ
りゲート電極を形成する方法である。
【００１１】しかし、この方法を取ると金属シリサイド
膜の金属の濃度を余り高くすることができないために、
十分に抵抗が低いゲート電極を形成することが困難であ
る。このポリサイドゲート電極中の金属シリサイド膜の
金属の濃度をあまり高くすることができない理由は、次
の通りである。即ち、ゲート電極形成工程後には、ソー
ス、ドレイン領域形成のためのイオン打ち込み工程、及
びそれに続く不純物の活性化のための熱処理工程が必要
であるが、前記金属シリサイド膜として、この不純物の
活性化のための高温の熱処理に耐えうる耐熱性を持つ膜
を採用する必要があるからである。例えば、合金層の持
つ化学量論比よりも金属の濃度の高い導電膜を、多結晶
シリコン膜の上部に形成しておくと、前記高温の熱処理
工程によって金属が拡散し、チャネル領域の半導体基板
を汚染するおそれがあるからである。
【００１２】また、ポリサイドゲート構造において、金
属シリサイド膜の膜厚を大きくすることによって、ゲー
ト電極の低抵抗化を図ることもできるが、厚い膜を加工
するためには、その加工に絶え得る厚いフォトレジスト
膜が必要になる。
【００１３】この厚いフォトレジスト膜は、解像度が悪
いため、狭い間隔で配置されたゲート電極を精度良く加
工することができない。その結果、ＬＳＩの微細化に対
応できない。
【００１４】また、厚い膜で構成されるゲート電極を、
狭い間隔で配置した場合には、間隔とゲート高さとの比
（アスペクト比）が大きくなり、ゲート電極の間を絶縁
膜等で埋め込むことが困難となる。
【００１５】そこで、金属濃度が高く低抵抗である導電
体膜と、多結晶シリコン膜との間に、金属の拡散および
シリサイド反応を防ぐバリアメタル膜を挟むことによっ
て、前記問題を解決したポリメタルゲート構造が、検討
されている。
【００１６】このポリメタルゲート構造には、例えば、
多結晶シリコン、窒化タングステン（ＷＮ）膜およびタ
ングステン（Ｗ）膜の積層膜によりゲート電極を構成す
るものがある。バリアメタル膜として、窒化タングステ
ン膜の他、その他の窒化金属、窒化合金などを適宜採用
することができる。また、金属濃度が高く低抵抗である
導電体膜として、タングステンの他、他の金属等を適宜
採用することができる。
【００１７】また、前述のように、周辺回路形成領域の
ＭＩＳＦＥＴのソース、ドレイン領域のシート抵抗およ
び接触抵抗を下げ、さらに、情報転送用ＭＩＳＦＥＴの
ソース、ドレイン間のリーク電流を低減する方法とし
て、周辺回路形成領域のＭＩＳＦＥＴに対してのみサリ
サイドプロセスを適用する方法がある。
【００１８】このサリサイドプロセスとは、シリコン基
板上にコバルト（Ｃｏ）やチタン（Ｔｉ）等の金属膜を
形成し、熱処理を施すことによって、多結晶シリコンや
シリコン基板などのシリコン層が露出した領域上にのみ
選択的に金属シリサイド層を形成するものである。
【００１９】一方、情報転送用ＭＩＳＦＥＴのゲート電
極上または側壁上には、セルフアラインコンタクト（Ｓ
ＡＣ：self aligned contact）プロセスに必要な膜厚の
エッチングストッパ膜を形成する必要がある。エッチン
グストッパ膜は、層間絶縁膜とエッチングの選択比が取
れる膜であって、例えばＳｉＮ膜等である。
【００２０】しかし、情報転送用ＭＩＳＦＥＴのゲート
電極上または側壁上のエッチングストッパ膜の形成に伴
い、周辺回路形成領域のＭＩＳＦＥＴのゲート電極上に
もエッチングストッパ膜が形成される場合には、コンタ
クトホール形成前に、周辺回路形成領域のＭＩＳＦＥＴ
のゲート電極上のエッチングストッパ膜を除去しておく
必要がある。
【００２１】これは、周辺回路領域のソース、ドレイン
領域上およびゲート電極上に、同時にコンタクトホール
を開口しようとすると、素子分離領域が長くエッチング
状態にさらされ、オーバーエッチングされてしまう。そ
の結果、コンタクトプラグと基板との間に短絡が生じ
る。このような短絡を防止するために、周辺回路領域の
ソース、ドレイン領域上のコンタクトホールとゲート電
極上のコンタクトホールとを別工程で形成する必要が生
じるからである。
【００２２】しかし、これらのコンタクトホールを別工
程で形成する場合には、それぞれの工程で合わせ余裕を
取らなければならず、素子の微細化を図れない。
【００２３】そこで、特開２０００−０９１５３５号公
報には、ポリサイドゲート構造を採用する場合に、周辺
回路形成領域のゲート電極上のエッチングストッパ膜を
あらかじめ除去する方法が開示されている。
【００２４】しかしながら、前記公報に記載の方法をポ
リメタルゲート構造に適用しようとすると、サリサイド
プロセスの前に基板表面を清浄化するためのフッ酸洗浄
等の洗浄処理によって、ポリメタルゲートを構成するメ
タル層およびバリアメタル層が溶解してしまう問題が発
生した。これは、ポリサイドゲートを構成する金属シリ
サイド膜と比較して、ポリメタルゲートを構成する金属
膜が化学的に不安定なために生じる問題である。
【００２５】このように、ポリメタルゲート上の金属膜
は、エッチングストッパ膜を除去し、露出させた状態で
は、安定して残すことが困難である。また、金属膜の膜
厚が変わってしまうと、ゲート電極のシート抵抗が大き
く変わってしまい。素子の動作に悪影響を及ぼす。そこ
で、周辺回路形成領域のポリメタルゲート上のエッチン
グストッパ膜を除去した場合でも、ゲート電極のシート
抵抗の変動を抑えることのできる半導体集積回路装置お
よびその製造方法が必要になるものである。
【００２６】本発明の目的は、情報転送用ＭＩＳＦＥＴ
のソース、ドレイン部におけるリーク電流を低減し、Ｄ
ＲＡＭのリフレッシュ特性の向上を図ることにある。
【００２７】また、本発明の他の目的は、ゲート電極の
低抵抗化、また、周辺回路形成領域においてはソース、
ドレインの低抵抗化を図り、また、素子の微細化に対応
できる技術を提供することにある。
【００２８】また、本発明の他の目的は、ＤＲＡＭ部と
ロジックＬＳＩ部の高性能化および高集積化を図ること
にある。
【００２９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００３０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００３１】１．本発明の半導体集積回路装置は、メモ
リセル形成領域の情報転送用ＭＩＳＦＥＴのゲート電極
は、金属層を有し、周辺回路形成領域のｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電
極は、第１の金属シリサイド層を有し、これらＭＩＳＦ
ＥＴのソースおよびドレイン上には、第２の金属シリサ
イド層が形成されている。このような手段によれば、情
報転送用ＭＩＳＦＥＴのゲート電極の低抵抗化を図るこ
とができる。また、周辺回路形成領域のｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電
極の低抵抗化およびソースおよびドレインの低抵抗化を
図ることができる。
【００３２】また、情報転送用ＭＩＳＦＥＴのソースお
よびドレイン上には、金属シリサイド層が形成されてい
ないので、リーク電流の低減によるリフレッシュ特性の
向上を図ることができる。
【００３３】情報転送用ＭＩＳＦＥＴのゲート電極は、
シリコン層とその上部に形成された金属層の積層膜とす
ることができ、また、周辺回路形成領域のｎチャネル型
ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート
電極は、シリコン層とその上部に形成された金属シリサ
イド層とすることができる。この金属層は、例えば、タ
ングステンである。また、金属シリサイドは、例えば、
コバルトもしくはチタンシリサイドである。また、金属
シリサイド層は、シリサイド化反応により形成する。
【００３４】また、周辺回路形成領域のｎチャネル型Ｍ
ＩＳＦＥＴもしくはｐチャネル型ＭＩＳＦＥＴのゲート
電極上に、埋め込み導電層を形成することができる。こ
のような手段によれば、ｎチャネル型ＭＩＳＦＥＴもし
くはｐチャネル型ＭＩＳＦＥＴのゲート電極上に保護膜
がなく、埋め込み導電層を形成するコンタクトホールを
精度良く形成することができる。
【００３５】２．本発明の半導体集積回路装置は、メモ
リセル形成領域の情報転送用ＭＩＳＦＥＴのゲート電極
は、金属層を有し、周辺回路形成領域のＳＲＡＭメモリ
セルを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャ
ネル型ＭＩＳＦＥＴのゲート電極は、第１の金属シリサ
イド層を有し、これらＭＩＳＦＥＴのソースおよびドレ
イン上には、第２の金属シリサイド層が形成されてい
る。このような手段によれば、情報転送用ＭＩＳＦＥＴ
のゲート電極の低抵抗化を図ることができる。また、Ｓ
ＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチ
ャネル型ＭＩＳＦＥＴのゲート電極の低抵抗化およびソ
ース・ドレインの低抵抗化を図ることができる。
【００３６】また、情報転送用ＭＩＳＦＥＴのソースお
よびドレイン上には、金属シリサイド層が形成されてい
ないので、リーク電流の低減によるリフレッシュ特性の
向上を図ることができる。
【００３７】情報転送用ＭＩＳＦＥＴのゲート電極は、
シリコン層とその上部に形成された金属層の積層膜とす
ることができ、また、ＳＲＡＭを構成するｎチャネル型
ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート
電極は、シリコン層とその上部に形成された金属シリサ
イド層とすることができる。この金属層は、例えば、タ
ングステンである。また、金属シリサイドは、例えば、
コバルトもしくはチタンシリサイドである。また、金属
シリサイド層は、シリサイド化反応により形成する。
【００３８】また、ＳＲＡＭを構成するｎチャネル型Ｍ
ＩＳＦＥＴもしくはｐチャネル型ＭＩＳＦＥＴのゲート
電極上に、埋め込み導電層を形成することができる。こ
のような手段によれば、ｎチャネル型ＭＩＳＦＥＴもし
くはｐチャネル型ＭＩＳＦＥＴのゲート電極上に保護膜
がなく、埋め込み導電層を形成するコンタクトホールを
精度良く形成することができる。
【００３９】３．本発明の半導体集積回路装置の製造方
法は、ゲート絶縁膜上に多結晶シリコン膜および高融点
金属膜を順次形成し、パターニングすることによって、
メモリセル形成領域および周辺回路形成領域にゲート電
極を形成する工程と、周辺回路形成領域のゲート電極中
の高融点金属膜を除去する工程と、周辺回路形成領域上
に金属層を堆積し、熱処理を施すことにより、周辺回路
形成領域のゲート電極中の多結晶シリコン膜上および高
濃度拡散層上にシリサイド膜を形成する工程とを有す
る。このような手段によれば、高性能で、高集積化され
た半導体集積回路装置を得ることができる。また、この
後、周辺回路形成領域の多結晶シリコン膜上のシリサイ
ド膜上にコンタクトホールを形成した場合であっても、
シリサイド膜上に保護膜がなく、コンタクトホールを精
度良く形成することができる。
【００４０】４．前記手段は、周辺回路形成領域に形成
されたＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴと
ｐチャネル型ＭＩＳＦＥＴを有する半導体集積回路装置
に適用することができる。
【００４１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００４２】（実施の形態１）本発明の実施の形態１で
ある半導体集積回路装置の製造方法を図１〜図１６を用
いて工程順に説明する。なお、半導体基板の断面を示す
各図の左側部分はＤＲＡＭのメモリセルが形成される領
域（メモリセル形成領域）を示し、右側部分は論理回路
等が形成される周辺回路形成領域を示している。
【００４３】まず、図１に示すように、半導体基板１中
に、素子分離２を形成する。この素子分離２は、次によ
うに形成する。例えば１〜１０Ωcm程度の比抵抗を有す
るｐ型の単結晶シリコンからなる半導体基板１の素子形
成領域上に窒化シリコン膜（図示せず）を形成し、この
窒化シリコン膜をマスクに、半導体基板１をエッチング
することにより深さ３５０nm程度の溝を形成する。
【００４４】その後、半導体基板１を熱酸化することに
よって、溝の内壁に薄い酸化シリコン膜（図示せず）を
形成する。次に、溝の内部を含む半導体基板１の上部に
ＣＶＤ（Chemical Vapor deposition）法で膜厚４５０
〜５００nm程度の酸化シリコン膜５を堆積し、化学的機
械研磨（ＣＭＰ；Chemical Mechanical Polishing）法
で溝の上部の酸化シリコン膜５を研磨し、その表面を平
坦化する。次いで、前記窒化シリコン膜を除去する。こ
の窒化シリコン膜は、先の熱酸化の際の、耐酸化性マス
クとして働くき、また、研磨の際のストッパー膜として
働く。
【００４５】次に、半導体基板１にｐ型不純物（ホウ
素）およびｎ型不純物（例えばリン）をイオン打ち込み
した後、約１０００℃の熱処理を施すことにより、メモ
リセル形成領域の半導体基板１にｐ型ウエル３および深
いｎ型ウエル４を形成し、周辺回路形成領域の半導体基
板１にｐ型ウエル３およびｎ型ウエル４を形成する。こ
の熱処理は、不純物イオンの活性化、半導体基板１に生
じた結晶欠陥等のために行われる。
【００４６】また、この際、ｐ型ウエル３およびｎ型ウ
エル４の表面に、これらウエルを構成する不純物と同電
位型の不純物領域（図示せず）をイオン打ち込みにより
形成する。この不純物領域は、この後これらのウエル上
に形成される情報転送用ＭＩＳＦＥＴＱｓ、ｎチャネル
型ＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱ
ｐ１、Ｑｐ２の閾値電圧を調整するために形成される。
なお、前記熱処理をＲＴＰ（Rapid Thermal Process）
法を用いて行ってもよい。
【００４７】次に、図２に示すように、フッ酸系の洗浄
液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエ
ル４）の表面をウェット洗浄した後、約８００℃の熱酸
化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面
に膜厚７〜８nm程度の清浄なゲート酸化膜８ａを形成す
る。次いで、周辺回路形成領域のうち、高速ロジック回
路が形成される領域（ＭＩＳＦＥＴＱｎ１、Ｑｐ２形成
領域）のフッ酸系の洗浄液を用いて半導体基板１（ｐ型
ウエル３およびｎ型ウエル４）のゲート酸化膜８ａを選
択的に除去し、熱酸化により高速ロジック回路が形成さ
れる領域に膜厚２〜４nm程度の清浄なゲート酸化膜８ｂ
を形成する。ゲート酸化膜８ａを有するＭＩＳＦＥＴの
動作電圧は、２．５〜３．３Ｖであり、ゲート酸化膜８
ｂを有するＭＩＳＦＥＴの動作電圧は、１．０〜１．８
Ｖである。なお、ゲート酸化膜８ａ、８ｂは、薄い膜で
あるため、図２中では同程度の膜厚としている。なお、
この後、前述の閾値電圧を調整するための不純物領域を
形成してもよい。
【００４８】次に、ゲート酸化膜８ａ、８ｂの上部に不
純物がドープされていない膜厚１００nm程度の多結晶シ
リコン膜９ａをＣＶＤ法で堆積する。続いて、周辺回路
形成領域のｎ型ウエル４上およびメモリセル形成領域の
多結晶シリコン膜９ａ中に、ｎ型不純物（リン又はヒ
素、あるいはその両方）をイオン打ち込みする。また、
周辺回路形成領域のｐ型ウエル３上の多結晶シリコン膜
９ａ中に、ｐ型不純物（ホウ素）をイオン打ち込みす
る。
【００４９】続いて、多結晶シリコン膜９ａの上部にス
パッタリング法で膜厚５０nm程度のＷ（タングステン）
膜９ｂを堆積する。
【００５０】次に、図３に示すように、フォトレジスト
膜（図示せず）をマスクにしてＷ膜９ｂ（請求項記載の
金属層）および多結晶シリコン膜９ａをドライエッチン
グすることにより、メモリセル形成領域および周辺回路
形成領域に多結晶シリコン膜９ａおよびＷ膜９ｂからな
るゲート電極９を形成する。なお、メモリセル形成領域
に形成されたゲート電極９は、ワード線ＷＬとして機能
する。次いで、Wet. Hydrogen酸化により多結晶シリコ
ン膜９ａの側壁に４ｎｍ程度の薄い酸化膜（図示せず）
を形成する。この酸化は、Ｗ膜９ｂおよび多結晶シリコ
ン膜９ａのドライエッチングの際に生じたゲート絶縁膜
のダメージを回復させるために行う。
【００５１】このように、本実施の形態によれば、多結
晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングする
ことによりゲート電極９を形成したので、素子の微細化
に対応することができる。即ち、前述したゲート絶縁膜
の厚膜化に伴う、フォトレジスト膜の解像度の低下やゲ
ート間隔とゲート高さとの比（アスペクト比）の増加を
回避することができる。
【００５２】次に、ゲート電極９の両側のメモリセル形
成領域のｐ型ウエル３にｎ型不純物（リンおよびヒ素）
を注入することによってｎ-型半導体領域１３（ソー
ス、ドレイン）を形成し、また、周辺回路形成領域のｐ
型ウエル３にｎ型不純物（ヒ素）を注入することによっ
てｎ-型半導体領域（拡散層）１４を、ｎ型ウエル４に
ｐ型不純物（ホウ素又はホウ素とインジウム）を注入す
ることによってｐ-型半導体領域１５を形成する。
【００５３】ここで、周辺回路形成領域のｐ型ウエル３
のｎ-型半導体領域１４を形成する際に、ホウ素をイオ
ン打ち込みすることによって、周辺回路形成領域のｐ型
ウエル３のｎ-型半導体領域１４の周囲（チャネル領域
を除く）に逆導電型（ｐ型）の半導体領域（パンチスル
ーストッパ領域、図示せず）を形成してもよい。また、
ｎ型ウエル４のｐ-型半導体領域１５を形成する際に、
リンまたはヒ素をイオン打ち込みすることによって、ｎ
型ウエル４のｐ-型半導体領域１５の周囲に逆導電型
（ｎ型）の半導体領域（パンチスルーストッパ領域、図
示せず）を形成してもよい。このパンチスルーストッパ
領域は、ｎ-型半導体領域１４もしくはｐ-型半導体領域
１５からの空乏層の広がりを抑え、短チャネル効果を抑
制する役割を果たす。次に、９００℃、１分のＲＴＰに
より、不純物の活性化を行う。
【００５４】次いで、図４に示すように、半導体基板１
の上部にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１
２を堆積し、メモリセル形成領域上をフォトレジスト膜
ＰＲで覆う。この窒化シリコン膜１２は、メモリセル形
成領域においては、後述するＷ膜９ｂの除去工程やシリ
サイド膜形成工程のマスクとして、周辺回路形成領にお
いては、サイドウォール膜形成用の膜として用いられ
る。
【００５５】次いで、図５に示すように、周辺回路形成
領域上の窒化シリコン膜１２を異方的にエッチングする
ことによって、周辺回路形成領域のゲート電極９の側壁
にサイドウォール膜１２ｓを形成する。この際、ゲート
電極９上の窒化シリコン膜１２は、除去され、Ｗ膜９ｂ
が露出する。また、ｎ-型半導体領域１４およびｐ-型半
導体領域１５上の窒化シリコン膜１２も、除去され、ｎ
-型半導体領域１４およびｐ-型半導体領域１５表面が露
出する。
【００５６】次に、周辺回路形成領域のｐ型ウエル３に
ｎ型不純物（リンまたはヒ素）をイオン打ち込みするこ
とによってｎ+型半導体領域１７（ソース、ドレイン）
を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオ
ン打ち込みすることによってｐ+型半導体領域１８（ソ
ース、ドレイン）を形成する。次に、９００℃、１分の
ＲＴＰにより、不純物の活性化を行う。なお、本実施の
形態においては、周辺回路形成領域のゲート電極９の側
壁にサイドウォール膜１２ｓを形成した後、ｎ +型半導
体領域１７およびｐ+型半導体領域１８を形成したが、
周辺回路形成領域のうちｎ型ウエル４上のゲート電極９
の側壁にサイドウォール膜１２ｓを形成した後、ｐ+型
半導体領域１８を形成し、次いで、周辺回路形成領域の
うち、ｐ型ウエル３上のゲート電極９の側壁にサイドウ
ォール膜１２ｓを形成した後、ｎ+型半導体領域１７を
形成してもよい。このような工程によれば、同一のマス
クで、サイドウォール膜１２ｓの形成と、不純物のイオ
ン打ち込みを行うことができる。
【００５７】ここまでの工程で、周辺回路形成領域にＬ
ＤＤ(Lightly Doped Drain)構造のソース、ドレインを
備えたｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネ
ル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２が形成される。
【００５８】続いて、図６に示すように、周辺回路形成
領域のＷ膜９ｂをエッチングにより除去する。このエッ
チングには、フッ酸もしくは過酸化水素水を使用する。
これらの水溶液を用いればＷ膜９ｂを容易に除去するこ
とができる。従って、周辺回路形成領域では、多結晶シ
リコン膜９ａが露出した状態となっている。ここで、メ
モリセル形成領域のＷ膜９ｂは、窒化シリコン膜１２で
覆われているため、エッチングされない。
【００５９】次に、図７に示すように、半導体基板１の
上部に、コバルト（Ｃｏ）膜１９を、スパッタ法により
堆積する。このＣｏ膜１９をチタン（Ｔｉ）膜としても
よい。次いで、Ｃｏ膜１９と周辺回路形成領域の多結晶
シリコン膜９ａとの接触部、並びにＣｏ膜１９とｎ+型
半導体領域１７およびｐ+型半導体領域１８との接触部
において、シリサイド化反応を生じさせることにより、
コバルトシリサイド（ＣｏＳｉ）層２０を形成する。こ
のＣｏＳｉ層（請求項記載の金属シリサイド層）２０
は、５００℃〜６００℃で、１分間のＲＳＰにより形成
する。次いで、未反応のＣｏ膜１９を除去する。さら
に、７００℃〜８００℃で、１分間のＲＳＰを施すこと
により、ＣｏＳｉ層２０の低抵抗化を図る（図８）。従
って、周辺回路形成領域の多結晶シリコン膜９ａ上に
は、ＣｏＳｉ層２０が形成され、周辺回路形成領域に
は、多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜
からなるゲート電極９ｓが形成される。また、周辺回路
形成領域のｎ+型半導体領域１７（ソース、ドレイン）
およびｐ+型半導体領域１８（ソース、ドレイン）上に
も、ＣｏＳｉ層２０が形成される。ここで、メモリセル
形成領域は、窒化シリコン膜１２で覆われているため、
ＣｏＳｉ層２０は形成されない。
【００６０】このように、本実施の形態によれば、周辺
回路形成領域のゲート電極９ｓを多結晶シリコン膜９ａ
とＣｏＳｉ層２０との積層膜で構成したので、ゲート電
極９ｓの低抵抗化を図ることができる。また、周辺回路
形成領域のｎ+型半導体領域１７（ソース、ドレイン）
およびｐ+型半導体領域１８（ソース、ドレイン）上
に、ＣｏＳｉ層２０を形成したので、ソース、ドレイン
の低抵抗化を図ることができる。さらに、後述するソー
ス、ドレイン上のプラグとソース、ドレインとの接触抵
抗の低減を図ることができる。
【００６１】さらに、メモリセル形成領域のｎ-型半導
体領域１３上には、ＣｏＳｉ層２０は形成されないた
め、接合リーク電流の低減を図ることができる。その結
果、リフレッシュ時間を延長させることができる。この
リフレッシュ時間とは、情報転送用ＭＩＳＦＥＴＱｓに
接続された情報蓄積用容量素子Ｃに蓄積された電荷をリ
ードできる時間（保持時間）をいう。
【００６２】続いて、図９に示すように、半導体基板１
の上部にＣＶＤ法で膜厚２０nm〜５０nm程度の窒化シリ
コン膜２１を堆積する。この窒化シリコン膜２１は、後
述するコンタクトホール２３、２４、２７、２８形成時
のストッパ膜として使用される。
【００６３】次いで、窒化シリコン膜２１の上部に、Ｃ
ＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜
を堆積した後、酸化シリコン膜をＣＭＰ法で研磨してそ
の表面を平坦化することによって層間絶縁膜２２を形成
する。この層間絶縁膜２２を、ＰＳＧ膜、ＢＰＳＧ膜等
で形成してもよい。また、酸化シリコン膜、ＰＳＧ膜も
しくはＢＰＳＧ膜の積層膜としてもよい。この層間絶縁
膜２２中にリンが含まれている場合には、ゲッタリング
作用によりＭＩＳＦＥＴの閾値電位を安定化することが
できる。
【００６４】次に、図１０に示すように、メモリセル形
成領域のｎ-型半導体領域１３の上部の層間絶縁膜２２
および窒化シリコン膜２１、１２（請求項記載の第１、
第２および第３の絶縁膜）をエッチングにより除去する
ことにより、コンタクトホール２３、２４を形成し、半
導体基板１（ｎ-型半導体領域１３）の表面を露出させ
る。
【００６５】ここで、この層間絶縁膜２２（酸化シリコ
ン膜）のエッチングは、窒化シリコンに比べて酸化シリ
コンのエッチング速度が大きくなるような条件で行い、
窒化シリコン膜２１、１２が完全には除去されないよう
にする。また、窒化シリコン膜２１、１２のエッチング
は、シリコン（半導体基板）や酸化シリコンに比べて窒
化シリコンのエッチング速度が大きくなるような条件で
行い、半導体基板１や酸化シリコン膜５が深く削れない
ようにする。この結果、微細な径を有するコンタクトホ
ール２３、２４がゲート電極９（ワード線ＷＬ）に対し
て自己整合（セルフアライン）で形成される。
【００６６】次に、コンタクトホール２３、２４を通じ
てメモリセル形成領域のｐ型ウエル３（ｎ-型半導体領
域１３）にｎ型不純物（リンまたはヒ素）をイオン打ち
込みすることによって、ｎ+型半導体領域（図示せず）
を形成する。ここまでの工程で、メモリセル形成領域に
ｎチャネル型で構成される情報転送用ＭＩＳＦＥＴＱｓ
が形成される。
【００６７】次に、コンタクトホール２３、２４の内部
にプラグ２６を形成する。プラグ２６は、コンタクトホ
ール２３、２４の内部を含む層間絶縁膜２２の上部にリ
ン（Ｐ）などのｎ型不純物を４×１０20／ｃｍ3程度ド
ープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、
続いてこの多結晶シリコン膜をエッチバック（またはＣ
ＭＰ法で研磨）してコンタクトホール２３、２４の内部
のみに残すことによって形成する。
【００６８】次に、図１１に示すように、周辺回路形成
領域の層間絶縁膜２２およびその下層の窒化シリコン膜
２１ドライエッチングすることによって、ｎチャネル型
ＭＩＳＦＥＴＱｎ１のソース、ドレイン（ｎ+型半導体
領域１７）の上部にコンタクトホール２７を形成し、ｐ
チャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース、ドレ
イン（ｐ+型半導体領域１８）の上部にコンタクトホー
ル２８を形成する。また、このとき同時に、周辺回路形
成領域のｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型
ＭＩＳＦＥＴのゲート電極の上部にコンタクトホール
（図示せず）を形成する。また、この際、周辺回路形成
領域のｐチャネル型ＭＩＳＦＥＴ等のゲート電極上から
ｐチャネル型ＭＩＳＦＥＴもしくは他のＭＩＳＦＥＴの
ソース、ドレイン領域まで延在するコンタクトホールを
形成してもよい。
【００６９】この層間絶縁膜２２（酸化シリコン膜）の
エッチングも、窒化シリコンに比べて酸化シリコンのエ
ッチング速度が大きくなるような条件で行い、窒化シリ
コン膜２１が完全には除去されないようにする。また、
窒化シリコン膜２１のエッチングは、シリコン（半導体
基板）や酸化シリコンに比べて窒化シリコンのエッチン
グ速度が大きくなるような条件で行い、半導体基板１や
酸化シリコン膜５が深く削れないようにする。この結
果、微細な径を有するコンタクトホール２７、２８がゲ
ート電極９ｓに対して自己整合（セルフアライン）で形
成される。
【００７０】このように、本実施の形態においては、周
辺回路形成領域のゲート電極９ｓの上部をＣｏＳｉ層２
０としたので、ゲート電極９ｓ上部に保護用の窒化シリ
コン膜が残存しておらず、コンタクトホール２７、２８
等を精度良く形成することができる。
【００７１】即ち、図１７に示すように、周辺回路形成
領域のＷ膜をゲート電極上部に形成する場合には、Ｗ膜
上に保護用の窒化シリコン膜ＨＭが必要となる。一方、
上述のＬＤＤ構造のソース、ドレインを形成するために
は、ゲート電極側壁にサイドウォール膜ＳＷ形成する。
従って、このような構造のＭＩＳＦＥＴのゲート電極上
およびソースもしくはドレイン上にコンタクトホールＣ
Ｈを同時に形成する場合には、ゲート電極上の窒化シリ
コンＨＭの膜厚分、ソース、ドレイン（１８）近傍が深
くエッチングされてしまう恐れがある。
【００７２】特に、素子分離２中は、酸化シリコン膜５
で埋めこまれているため、より深くエッチングされ、溝
（凹部）Ｕが形成されるおそれがある。さらに、このよ
うな溝（凹部）Ｕが形成されたコンタクトホール内に導
電性膜が埋めこまれプラグＰＧが形成された場合は、こ
の溝（凹部）Ｕを介してリーク電流が生じてしまう。
【００７３】しかしながら、前述のように、本実施の形
態においては、コンタクトホール２７、２８等（ゲート
電極の上部にコンタクトホール（図示せず）を含む）を
精度良く形成することができる。
【００７４】なお、図示していないが、メモリセル形成
領域中には、ワード線ＷＬの引き出し領域が存在する。
つまり、ワード線ＷＬ（ゲート電極９）上に、コンタク
トホールを形成し、このコンタクトホール内に導電性膜
を埋め込み、上層の配線とワード線ＷＬが接続される。
このワード線ＷＬ上のコンタクトホールは、ワード線Ｗ
Ｌ上に窒化シリコン膜１２が存在しているため、前記コ
ンタクトホール２７、２８等とは、別工程で形成する必
要がある。また、このワード線ＷＬの引き出し領域上の
Ｗ膜９ｂを除去し、周辺回路形成領域と同様にＣｏＳｉ
層２０を形成してもよい。この場合は、ワード線ＷＬ上
のコンタクトホールと、前記コンタクトホール２７、２
８等とを同じ工程で形成できる。
【００７５】次いで、コンタクトホール２７、２８およ
び図示しないＭＩＳＦＥＴのゲート電極上のコンタクト
ホールの内部を含む層間絶縁膜２２上にＣＶＤ法で薄い
ＴｉおよびＴｉＮ膜（図示せず）を順次堆積した後、Ｃ
ｏＳｉ層２０とこれらの層との接触抵抗を下げるため５
００〜６００℃、１分のＲＴＰを施す。次いで、ＴｉＮ
膜上に、膜厚３００ｎｍ程度のＷ膜を堆積した後、層間
絶縁膜２２の上部のＷ膜をＣＭＰ法で研磨し、コンタク
トホール２７、２８等の内部のみに残すことによってプ
ラグ２９（請求項記載の埋め込み導電層）を形成する。
【００７６】次に、図１２に示すように、周辺回路形成
領域のプラグ２９の上部に第１層配線３０をする。第１
層配線３０は、例えばプラグ２９上を含む層間絶縁膜２
２の上部にＣＶＤ法で膜厚１００nm程度のＷ膜を堆積し
た後、フォトレジスト膜をマスクにしてこのＷ膜をドラ
イエッチングすることによって形成する。なお、Ｗ膜の
下層にＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およ
びＷ膜の２層で第１層配線３０を構成してもよい。Ｗ膜
は、熱的に安定であり、後述する情報蓄積用容量素子Ｃ
の形成時の熱処理によっても変質しない。
【００７７】次に、第１層配線３０の上部に膜厚２０〜
５０nm程度の窒化シリコン膜３１をＣＶＤ法で堆積す
る。この窒化シリコン膜３１は、後述する情報蓄積用容
量素子Ｃが形成される溝３４を形成する際のストッパ膜
として使用される。
【００７８】次に、図１３に示すように、窒化シリコン
膜３１上に膜厚３００nm程度の酸化シリコン膜３２をＣ
ＶＤ法で堆積する。
【００７９】次に、メモリセル形成領域の酸化シリコン
膜３２および窒化シリコン膜３１をドライエッチングす
ることにより、プラグ２６の上部に溝３４を形成する。
【００８０】次に、図１４に示すように、前記溝３４の
内部を含む酸化シリコン膜３２の上部にリン（Ｐ）など
のｎ型不純物をドープした膜厚５０nm程度の低抵抗多結
晶シリコン膜をＣＶＤ法で堆積する。この低抵抗多結晶
シリコン膜は、その表面が凹凸形状（図示せず）となっ
ている。従って、この凹凸により表面積が大きくなり、
情報蓄積用容量素子Ｃの高容量化を図ることができる。
次いで、この凹凸中の不純物濃度を高めるために、リン
を含む雰囲気中で７００℃〜７５０℃で、１分間のＲＴ
Ｐを施す。熱処理を行う。
【００８１】次いで、溝３４の内部にフォトレジスト膜
などを埋め込み、酸化シリコン膜３２の上部の多結晶シ
リコン膜をエッチバックすることによって、溝３４の内
壁のみに残す。これにより、溝３４の内壁に沿って情報
蓄積用容量素子Ｃの下部電極３５が形成される。
【００８２】次に、下部電極３５の上部に窒化シリコン
膜や酸化タンタル（Ｔａ2Ｏ5）膜などの高誘電率膜で構
成された容量絶縁膜３６を形成する。酸化タンタル膜を
用いた場合には、酸化タンタルを結晶化して誘電率を高
めるために、７５０℃で、１分間のＲＴＰを施す。次い
で、容量絶縁膜３６上に、上部電極３７を形成する。上
部電極３７は、ｎ型不純物をドープした低抵抗多結晶シ
リコン膜もしくはＴｉＮ膜を用いる。ＴｉＮ膜を用いた
場合は、空乏層ができないため容量を大きくすることが
できる。次いで、容量絶縁膜３６および上部電極３７を
パターニングする。この際、後述するビット線ＢＬとプ
ラグ２６とを接続するためのプラグ４２が上部電極３７
と接触しないよう、このプラグ４２の形成領域を確保す
るようパターニングを行う必要がある。
【００８３】ここまでの工程により、情報転送用ＭＩＳ
ＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素
子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００８４】次に、図１５に示すように、上部電極３７
および酸化シリコン膜３２上にＣＶＤ法により酸化シリ
コン膜３８を堆積する。次いで、メモリセル形成領域の
プラグ２６（情報蓄積用容量素子Ｃと接続されたものを
除く）および周辺回路形成領域のプラグ２９の上部の酸
化シリコン膜３８、３２をエッチングにより除去するこ
とにより、コンタクトホール４０、４１を形成する。
【００８５】次に、コンタクトホール４０、４１の内部
にプラグ４２、４３を形成する。プラグ４２、４３は、
コンタクトホール４０、４１の内部を含む酸化シリコン
膜３８の上部にリン（Ｐ）などのｎ型不純物を４×１０
20／ｃｍ3程度ドープした低抵抗多結晶シリコン膜をＣ
ＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチ
バック（またはＣＭＰ法で研磨）してコンタクトホール
４０、４１の内部のみに残すことによって形成する。
【００８６】次いで、プラグ４２、４３上に、ビット線
ＢＬおよび第２層配線４４を形成する。ビット線ＢＬお
よび第２層配線４４は、プラグ４２、４３上を含む酸化
シリコン膜３８上に、ＴｉおよびＴｉＮの積層膜を堆積
し、次いで、Ａｌ（アルミニウム）膜を堆積する。その
後、Ａｌ膜上に、ＴｉおよびＴｉＮ膜の積層膜を堆積し
た後、これらの膜をパターニングすることにより形成す
る。このビット線ＢＬおよび第２層配線４４をＣｕ
（銅）膜のような低抵抗金属を用いて形成してもよい。
図１６は、ビット線ＢＬ形成後の周辺回路形成領域の平
面図である。図１５は、例えば、図１６のＡ−Ａ断面に
対応する。
【００８７】次いで、ビット線ＢＬおよび第２層配線４
４の上部に酸化シリコン膜およびＡｌ膜等の導電性膜を
交互に形成することにより、複数の配線を形成するが、
これら配線の図示は省略する。さらに、これら複数の配
線のうち最上層配線上には、窒化シリコン膜等からなる
パッシベーション膜を形成し、最上層配線上のボンディ
ング領域上を開孔する。以上の工程により、本実施の形
態のＤＲＡＭが略完成する。
【００８８】なお、本実施の形態においては、ゲート電
極９中にＷ膜９ｂを使用したが、Ｍｏ等の他の高融点金
属を用いてもよい。
【００８９】また、本実施の形態においては、ＣｏＳｉ
層２０を用いたが、ＴｉＳｉ2を用いてもよい。
【００９０】（実施の形態２）実施の形態１において
は、メモリセル形成領域のゲート電極９（Ｗ膜９ｂ）上
に窒化シリコン膜１２を形成したが、ゲート電極９（Ｗ
膜９ｂ）上に保護用の窒化シリコン膜２０１を形成した
後、その上部に窒化シリコン膜１２を形成してもよい。
【００９１】本発明の実施の形態２である半導体集積回
路装置の製造方法を図１８〜図２５を用いて工程順に説
明する。
【００９２】まず、図１８に示すように、実施の形態１
の場合と同様に、酸化シリコン膜５が埋め込まれた素子
分離２、ｐ型ウエル３およびｎ型ウエル４を形成する。
次いで、実施の形態１の場合と同様に、ゲート酸化膜８
ａ、８ｂを形成する。
【００９３】次に、ゲート酸化膜８ａ、８ｂの上部に不
純物がドープされていない膜厚１００nm程度の多結晶シ
リコン膜９ａをＣＶＤ法で堆積する。続いて、周辺回路
形成領域のｎ型ウエル４上およびメモリセル形成領域の
多結晶シリコン膜９ａ中に、ｎ型不純物（リン又はヒ
素、あるいはその両方）をイオン打ち込みする。また、
周辺回路形成領域のｐ型ウエル３上の多結晶シリコン膜
９ａ中に、ｐ型不純物（ホウ素）をイオン打ち込みす
る。
【００９４】続いて、多結晶シリコン膜９ａの上部にス
パッタリング法で膜厚５０nm程度のＷ（タングステン）
膜９ｂを堆積する。
【００９５】続いて、Ｗ（タングステン）膜９ｂ上に、
ＣＶＤ法により、５０〜１００ｎｍ程度の膜厚の窒化シ
リコン膜２０１を堆積する。
【００９６】次に、フォトレジスト膜（図示せず）をマ
スクにして窒化シリコン膜２０１をエッチングする。続
いて、この窒化シリコン膜２０１をマスクに、Ｗ膜９ｂ
および多結晶シリコン膜９ａをドライエッチングするこ
とにより、メモリセル形成領域および周辺回路形成領域
に多結晶シリコン膜９ａおよびＷ膜９ｂからなるゲート
電極９を形成する。このゲート電極９上には、ゲート電
極９（Ｗ膜９ｂ）の保護用の窒化シリコン膜２０１が形
成される。
【００９７】次に、実施の形態１の場合と同様に、ゲー
ト電極９の両側のメモリセル形成領域のｐ型ウエル３に
ｎ-型半導体領域１３を形成し、また、周辺回路形成領
域のｐ型ウエル３にｎ-型半導体領域１４を、ｎ型ウエ
ル４にｐ-型半導体領域１５を形成する。
【００９８】次いで、図１９に示すように、実施の形態
１の場合と同様に、半導体基板１の上部にＣＶＤ法で膜
厚５０nm程度の窒化シリコン膜１２を堆積し、周辺回路
形成領域のゲート電極９の側壁にサイドウォール膜１２
ｓを形成する。
【００９９】次に、周辺回路形成領域のｐ型ウエル３に
ｎ+型半導体領域１７（ソース、ドレイン）を形成し、
ｎ型ウエル４にｐ+型半導体領域１８（ソース、ドレイ
ン）を形成する。
【０１００】続いて、図２０に示すように、周辺回路形
成領域の窒化シリコン膜２０１をエッチングにより除去
する。この際、サイドウォール膜１２ｓの上部もエッチ
ングされる。次いで、周辺回路形成領域のＷ膜９ｂをエ
ッチングにより除去する。このエッチングには、フッ酸
もしくは過酸化水素水を使用する。この結果、周辺回路
形成領域では、多結晶シリコン膜９ａが露出した状態と
なっている。ここで、メモリセル形成領域のＷ膜９ｂ
は、窒化シリコン膜１２で覆われているため、エッチン
グされない。
【０１０１】次に、実施の形態１の場合と同様に、半導
体基板１の上部に、コバルト（Ｃｏ）膜１９を、スパッ
タ法により堆積し、Ｃｏ膜と周辺回路形成領域の多結晶
シリコン膜９ａとの接触部、並びにＣｏ膜とｎ+型半導
体領域１７およびｐ+型半導体領域１８との接触部にお
いて、シリサイド化反応を生じさせることにより、コバ
ルトシリサイド（ＣｏＳｉ）層２０を形成する。次い
で、未反応のＣｏ膜１９を除去する（図２１）。
【０１０２】従って、実施の形態１の場合と同様い、周
辺回路形成領域の多結晶シリコン膜９ａ上には、ＣｏＳ
ｉ層２０が形成され、周辺回路形成領域には、多結晶シ
リコン膜９ａとＣｏＳｉ層２０との積層膜からなるゲー
ト電極９ｓが形成される。また、周辺回路形成領域のｎ
+型半導体領域１７（ソース、ドレイン）およびｐ+型半
導体領域１８（ソース、ドレイン）上にも、ＣｏＳｉ層
２０が形成される。ここで、メモリセル形成領域は、窒
化シリコン膜１２で覆われているため、ＣｏＳｉ層２０
は形成されない。
【０１０３】以降の工程は、図９〜図１６を用いて説明
した実施の形態１の場合と同様であるため、その説明を
省略する。
【０１０４】このように、本実施の形態においては、ゲ
ート電極９上の保護用の窒化シリコン膜２０１およびＷ
膜９ｂを除去した後、ＣｏＳｉ層２０を形成したので、
ｎチャネル型ＭＩＳＦＥＴＱｎ１やｐチャネル型ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２のソース、ドレイン（ｎ+型半導
体領域１７、ｐ+型半導体領域１８）の上部およびこれ
らのＭＩＳＦＥＴのゲート電極上に形成されるコンタク
トホール２７、２８等を精度良く形成することができ
る。
【０１０５】また、実施の形態１の場合と同様に、多結
晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングする
ことによりゲート電極９を形成したので、素子の微細化
に対応することができる。また、周辺回路形成領域のゲ
ート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２０
との積層膜で構成したので、ゲート電極９ｓの低抵抗化
を図ることができる。また、周辺回路形成領域のｎ+型
半導体領域１７（ソース、ドレイン）およびｐ+型半導
体領域１８（ソース、ドレイン）上に、ＣｏＳｉ層２０
を形成したので、ソース、ドレインの低抵抗化を図るこ
とができる。さらに、ソース、ドレイン上に形成される
プラグとソース、ドレインとの接触抵抗の低減を図るこ
とができる。
【０１０６】また、メモリセル形成領域のｎ-型半導体
領域１３上には、ＣｏＳｉ層２０は形成されないため、
接合リーク電流の低減を図ることができる。その結果、
リフレッシュ時間を延長させることができる。また、メ
モリセル形成領域のゲート電極９ａ上に窒化シリコン膜
２０１が形成されたことにより、ゲート電極９ａ上にか
かるようにコンタクトホールが形成された場合でも、窒
化シリコン膜２０１がエッチングストッパとして働くた
め、プラグとゲート電極９ａとの短絡を防ぐことがで
き、メモリセル形成領域の集積度を向上させることがで
きる。
【０１０７】（実施の形態３）実施の形態１において
は、メモリセル形成領域および周辺回路形成領域のゲー
ト電極９を同一工程で形成したが、別工程で形成しても
よい。
【０１０８】図２２〜図２５は、本発明の実施の形態３
である半導体集積回路装置の製造方法を工程順に示した
断面図である。
【０１０９】まず、図２２に示すように、実施の形態１
の場合と同様に、酸化シリコン膜５が埋め込まれた素子
分離２、、ｐ型ウエル３およびｎ型ウエル４を形成す
る。次いで、実施の形態１の場合と同様に、ゲート酸化
膜８ａ、８ｂを形成する。
【０１１０】次に、ゲート酸化膜８ａ、８ｂの上部に不
純物がドープされていない膜厚１００nm程度の多結晶シ
リコン膜９ａをＣＶＤ法で堆積する。続いて、周辺回路
形成領域のｎ型ウエル４上およびメモリセル形成領域の
多結晶シリコン膜９ａ中に、ｎ型不純物（リン又はヒ
素、あるいはその両方）をイオン打ち込みする。また、
周辺回路形成領域のｐ型ウエル３上の多結晶シリコン膜
９ａ中に、ｐ型不純物（ホウ素）をイオン打ち込みす
る。続いて、多結晶シリコン膜９ａの上部にスパッタリ
ング法で膜厚５０nm程度のＷ（タングステン）膜９ｂを
堆積する。
【０１１１】続いて、フォトレジスト膜（図示せず）を
マスクに、Ｗ膜９ｂおよび多結晶シリコン膜９ａをドラ
イエッチングすることにより、周辺回路形成領域に多結
晶シリコン膜９ａおよびＷ膜９ｂからなるゲート電極９
を形成する。この際、メモリセル形成領域は、フォトレ
ジスト膜で覆われている。
【０１１２】次に、実施の形態１の場合と同様に、ゲー
ト電極９の両側の周辺回路形成領域のｐ型ウエル３にｎ
-型半導体領域１４を、ｎ型ウエル４にｐ-型半導体領域
１５を形成する。
【０１１３】次いで、実施の形態１の場合と同様に、半
導体基板１の上部にＣＶＤ法で膜厚５０nm程度の窒化シ
リコン膜１２を堆積し、周辺回路形成領域のゲート電極
９の側壁にサイドウォール膜１２ｓを形成する（図２
３）。
【０１１４】次に、周辺回路形成領域のｐ型ウエル３に
ｎ+型半導体領域１７（ソース、ドレイン）を形成し、
ｎ型ウエル４にｐ+型半導体領域１８（ソース、ドレイ
ン）を形成する。
【０１１５】続いて、図２４に示すように、周辺回路形
成領域のＷ膜９ｂをエッチングにより除去する。このエ
ッチングには、フッ酸もしくは過酸化水素水を使用す
る。この結果、周辺回路形成領域では、多結晶シリコン
膜９ａが露出した状態となっている。ここで、メモリセ
ル形成領域のＷ膜９ｂは、窒化シリコン膜１２で覆われ
ているため、エッチングされない。
【０１１６】次に、実施の形態１の場合と同様に、半導
体基板１の上部に、コバルト（Ｃｏ）膜１９を、スパッ
タ法により堆積し、Ｃｏ膜と周辺回路形成領域の多結晶
シリコン膜９ａとの接触部、並びにＣｏ膜とｎ+型半導
体領域１７およびｐ+型半導体領域１８との接触部にお
いて、シリサイド化反応を生じさせることにより、コバ
ルトシリサイド（ＣｏＳｉ）層２０を形成する。次い
で、未反応のＣｏ膜１９を除去する。この際、メモリセ
ル形成領域は、フォトレジスト膜（図示せず）で覆われ
ている。
【０１１７】従って、実施の形態１の場合と同様に、周
辺回路形成領域の多結晶シリコン膜９ａ上には、ＣｏＳ
ｉ層２０が形成され、周辺回路形成領域には、多結晶シ
リコン膜９ａとＣｏＳｉ層２０との積層膜からなるゲー
ト電極９ｓが形成される。また、周辺回路形成領域のｎ
+型半導体領域１７（ソース、ドレイン）およびｐ+型半
導体領域１８（ソース、ドレイン）上にも、ＣｏＳｉ層
２０が形成される。
【０１１８】次に、フォトレジスト膜（図示せず）をマ
スクに、Ｗ膜９ｂおよび多結晶シリコン膜９ａをドライ
エッチングすることにより、メモリセル形成領域に多結
晶シリコン膜９ａおよびＷ膜９ｂからなるゲート電極９
を形成する。
【０１１９】次に、ゲート電極９の両側のメモリセル形
成領域のｐ型ウエル３にｎ型不純物（リンおよびヒ素）
を注入することによってｎ-型半導体領域１３をする。
【０１２０】次いで、半導体基板１の上部にＣＶＤ法で
窒化シリコン膜２１を堆積する（図２５）。
【０１２１】以降の工程は、図９〜図１６を参照しなが
ら説明した実施の形態１の窒化シリコン膜２１の形成後
の工程と同様であるためその説明を省略する。
【０１２２】このように、本実施の形態においても、ゲ
ート電極９ｓ上にＣｏＳｉ層２０を形成したので、ｎチ
ャネル型ＭＩＳＦＥＴＱｎ１やｐチャネル型ＭＩＳＦＥ
ＴＱｐ１、Ｑｐ２のソース、ドレイン（ｎ+型半導体領
域１７、ｐ+型半導体領域１８）の上部およびこれらの
ＭＩＳＦＥＴのゲート電極９ｓ上に形成されるコンタク
トホール２７、２８等を精度良く形成することができ
る。
【０１２３】また、実施の形態１の場合と同様に、多結
晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングする
ことによりゲート電極９を形成したので、素子の微細化
に対応することができる。また、周辺回路形成領域のゲ
ート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２０
との積層膜で構成したので、ゲート電極９ｓの低抵抗化
を図ることができる。また、周辺回路形成領域のｎ+型
半導体領域１７（ソース、ドレイン）およびｐ+型半導
体領域１８（ソース、ドレイン）上に、ＣｏＳｉ層２０
を形成したので、ソース、ドレインの低抵抗化を図るこ
とができる。さらに、このソース、ドレイン上に形成さ
れるプラグとソース、ドレインとの接触抵抗の低減を図
ることができる。
【０１２４】また、メモリセル形成領域のｎ-型半導体
領域１３上には、ＣｏＳｉ層２０は形成されないため、
接合リーク電流の低減を図ることができる。その結果、
リフレッシュ時間を延長させることができる。
【０１２５】（実施の形態４）実施の形態１において
は、周辺回路形成領域にｎチャネル型ＭＩＳＦＥＴＱｎ
１およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２を形
成したが、その他の素子を形成してもよい。
【０１２６】図２６〜図２８は、本発明の実施の形態４
である半導体集積回路装置の製造方法を工程順に示した
断面図である。本実施の形態においては、周辺回路形成
領域に抵抗素子Ｒが形成されている。
【０１２７】まず、図２６に示すように、実施の形態１
の場合と同様に、酸化シリコン膜５が埋め込まれた素子
分離２、、ｐ型ウエル３およびｎ型ウエル４を形成す
る。次いで、実施の形態１の場合と同様に、ゲート酸化
膜８ａ、８ｂ（図示せず）を形成する。
【０１２８】次に、ゲート酸化膜８ａ、８ｂ（図示せ
ず）の上部に不純物がドープされていない膜厚１００nm
程度の多結晶シリコン膜９ａをＣＶＤ法で堆積する。続
いて、周辺回路形成領域のｐ型ウエル３上の多結晶シリ
コン膜９ａおよびメモリセル形成領域の多結晶シリコン
膜９ａ中に、ｐ型不純物（ホウ素）をイオン打ち込みす
る。また、周辺回路形成領域のｎ型ウエル４上の多結晶
シリコン膜９ａ中及び素子分離２上の多結晶シリコン膜
９ａ中に、ｎ型不純物（リンまたはヒ素、あるいはその
両方）をイオン打ち込みする。多結晶シリコン膜９ａの
上部にスパッタリング法で膜厚５０nm程度のＷ（タング
ステン）膜９ｂを堆積する。
【０１２９】続いて、多結晶シリコン膜９ａの上部にス
パッタリング法で膜厚５０nm程度のＷ（タングステン）
膜９ｂを堆積する。
【０１３０】次に、フォトレジスト膜（図示せず）をマ
スクにしてＷ膜９ｂおよび多結晶シリコン膜９ａをドラ
イエッチングすることにより、メモリセル形成領域およ
び周辺回路形成領域に多結晶シリコン膜９ａおよびＷ膜
９ｂからなるゲート電極９を形成する。この際、周辺回
路形成領域の広い素子分離２上に、Ｗ膜９ｂおよび多結
晶シリコン膜９ａを残存させる。
【０１３１】次に、実施の形態１の場合と同様に、ゲー
ト電極９の両側のメモリセル形成領域のｐ型ウエル３に
ｎ-型半導体領域１３を形成し、また、周辺回路形成領
域のｐ型ウエル３にｎ-型半導体領域１４（図示せず）
を、ｎ型ウエル４にｐ-型半導体領域１５を形成する。
【０１３２】次いで、実施の形態１の場合と同様に、半
導体基板１の上部にＣＶＤ法で膜厚５０nm程度の窒化シ
リコン膜１２を堆積し、周辺回路形成領域のゲート電極
９の側壁および周辺回路形成領域の広い素子分離２上に
残存したＷ膜９ｂおよび多結晶シリコン膜９ａの側壁に
サイドウォール膜１２ｓを形成する。この際、メモリセ
ル形成領域は、フォトレジスト膜（図示せず）で覆われ
ている。
【０１３３】次に、周辺回路形成領域のｐ型ウエル３に
ｎ+型半導体領域１７（ソース・ドレイン、図示せず）
を形成し、ｎ型ウエル４にｐ+型半導体領域１８（ソー
ス、ドレイン）を形成する。
【０１３４】続いて、周辺回路形成領域のＷ膜９ｂをエ
ッチングにより除去する。このエッチングには、フッ酸
もしくは過酸化水素水を使用する。この結果、周辺回路
形成領域では、多結晶シリコン膜９ａが露出した状態と
なっている。ここで、メモリセル形成領域のＷ膜９ｂ
は、窒化シリコン膜１２で覆われているため、エッチン
グされない。
【０１３５】次に、図２７に示すように、周辺回路形成
領域のｎチャネル型ＭＩＳＦＥＴＱｎ形成領域以外の領
域上に酸化シリコン膜等の絶縁膜４０１を形成する。こ
の絶縁膜は、周辺回路形成領域の広い素子分離２上に残
存した多結晶シリコン膜９ａ上および所望しない半導体
基板１上にシリサイド層が形成されるのを防止する役目
を果たす。
【０１３６】次いで、実施の形態１の場合と同様に、半
導体基板１の上部に、コバルト（Ｃｏ）膜１９を、スパ
ッタ法により堆積し、Ｃｏ膜と周辺回路形成領域の多結
晶シリコン膜９ａとの接触部、並びにＣｏ膜とｐ+型半
導体領域１８との接触部において、シリサイド化反応を
生じさせることにより、コバルトシリサイド（ＣｏＳ
ｉ）層２０を形成する。次いで、未反応のＣｏ膜１９を
除去する（図２８）。
【０１３７】以上の工程により、周辺回路形成領域の広
い素子分離２上に多結晶シリコン膜９ａからなる抵抗素
子Ｒが形成される。この抵抗素子Ｒは、数十〜数百Ω／
□の抵抗値を有し、例えば、静電破壊防止用の抵抗やア
ナログ・デジタル変換器の抵抗として用いられる。
【０１３８】次いで、実施の形態１の場合と同様に、半
導体基板１の上部に、窒化シリコン膜２１（図示せず）
を堆積する。
【０１３９】以降の工程は、図９〜図１６を参照しなが
ら説明した実施の形態１の窒化シリコン膜２１の形成後
の工程と同様であるためその説明を省略する。
【０１４０】このように、本実施の形態においても、ゲ
ート電極９ｓ上にＣｏＳｉ層２０を形成したので、ｐチ
ャネル型ＭＩＳＦＥＴＱｐ１のソース、ドレイン（ｐ+
型半導体領域１８）の上部およびこのＭＩＳＦＥＴのゲ
ート電極上に形成されるコンタクトホールを精度良く形
成することができる。
【０１４１】また、実施の形態１の場合と同様に、多結
晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングする
ことによりゲート電極９ｓを形成したので、素子の微細
化に対応することができる。また、周辺回路形成領域の
ゲート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２
０との積層膜で構成したので、ゲート電極９ｓの低抵抗
化を図ることができる。また、周辺回路形成領域のｐ+
型半導体領域１８（ソース、ドレイン）上に、ＣｏＳｉ
層２０を形成したので、ソース、ドレインの低抵抗化を
図ることができる。さらに、このソース、ドレイン上に
形成されるプラグとソース、ドレインとの接触抵抗の低
減を図ることができる。
【０１４２】また、メモリセル形成領域のｎ-型半導体
領域１３上には、ＣｏＳｉ層２０は形成されないため、
接合リーク電流の低減を図ることができる。その結果、
リフレッシュ時間を延長させることができる。
【０１４３】（実施の形態５）実施の形態１において
は、周辺回路形成領域に論理回路を構成するｎチャネル
型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２を形成したが、これらのＭＩＳＦＥＴを
用いて、ＳＲＡＭメモリセルを形成してもよい。
【０１４４】図２９は、本発明の実施の形態５である半
導体集積回路装置の製造方法を示す断面図である。本実
施の形態においては、周辺回路形成領域にＳＲＡＭメモ
リセルが形成されている。なお、本実施の形態の半導体
集積回路装置の製造方法は、実施の形態１の場合と同様
であるためその詳細な説明を省略する。
【０１４５】まず、図２９に示すように、周辺回路形成
領域のｐ型ウエル３上には、ＳＲＡＭメモリセルを構成
するｎチャネル型ＭＩＳＦＥＴＱｎ４１が形成され、ｎ
型ウエル４上にはｐチャネル型ＭＩＳＦＥＴＱｐ４１が
形成されている。また、これらのＭＩＳＦＥＴのゲート
電極９ｓは、ｐ型ウエル３およびｎ型ウエル４間に存在
する素子分離２上まで延在している。また、図示しな
い、これらのＭＩＳＦＥＴと対向するｎチャネル型ＭＩ
ＳＦＥＴＱｎ４２およびｐチャネル型ＭＩＳＦＥＴＱｐ
４２のゲート電極９ｓが、ｐ型ウエル３およびｎ型ウエ
ル４間に存在する素子分離２上まで延在している（図３
０参照）。
【０１４６】図３０は、本実施の形態の半導体集積回路
の周辺回路形成領域の平面図を示す。図２９は、図３０
のＡ−Ａ断面図に対応する。
【０１４７】図３０に示すように、ｎチャネル型ＭＩＳ
ＦＥＴＱｎ４２およびｐチャネル型ＭＩＳＦＥＴＱｐ４
２のゲート電極９ｓと、ｎチャネル型ＭＩＳＦＥＴＱｎ
４１のｎ+型半導体領域１７とはプラグＰ１（配線）に
より接続されている。
【０１４８】また、ｐチャネル型ＭＩＳＦＥＴＱｐ４１
のｐ+型半導体領域１８上には、プラグＰ２が形成さ
れ、プラグＰ１およびプラグＰ２は、第１層配線３０に
より接続されている。
【０１４９】なお、図３０のＢ―Ｂ断面図も、図２９と
同様の図となる。また、図３０中のＱｎｔ１、Ｑｎｔ２
は、転送用ＭＩＳＦＥＴである。Ｐ４、Ｐ５、Ｐ６は、
プラグである。
【０１５０】即ち、本実施の形態のＳＲＡＭメモリセル
は６つのＭＩＳＦＥＴで構成され、ＭＩＳＦＥＴＱｎ４
１（駆動用）およびＭＩＳＦＥＴＱｐ４１（負荷用）
で、ＣＭＯＳインバータを構成し、ＭＩＳＦＥＴＱｎ４
２（駆動用）およびＭＩＳＦＥＴＱｐ４２（負荷用）
で、ＣＭＯＳインバータを構成している。これら一対の
ＣＭＯＳインバータの相互の入出力端子は、交差結合さ
れ、１ビットの情報を記憶する情報蓄積部としてのフリ
ップフロップ回路を構成している。またこれら一対のＣ
ＭＯＳインバータの相互の入出力端子は、それぞれ転送
用ＭＩＳＦＥＴＱｎｔ１、Ｑｎｔ２のソース、ドレイン
の一方に接続されている。
【０１５１】このように、本実施の形態においては、ゲ
ート電極９上にＣｏＳｉ層２０を形成したので、ＳＲＡ
Ｍを構成するｎチャネル型ＭＩＳＦＥＴＱｎ４１やｐチ
ャネル型ＭＩＳＦＥＴＱｐ４１のソース、ドレイン（ｎ
+型半導体領域１７、ｐ+型半導体領域１８）の上に形成
されるコンタクトホール２７を精度良く形成することが
できる。また、これらのＭＩＳＦＥＴのゲート電極上に
形成されるコンタクトホールＣ１を精度良く形成するこ
とができる。また、ＳＲＡＭメモリセルの微細化を図る
ことができる。
【０１５２】また、実施の形態１の場合と同様に、多結
晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングする
ことによりゲート電極９を形成したので、素子の微細化
に対応することができる。また、周辺回路形成領域のゲ
ート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２０
との積層膜で構成したので、ゲート電極９ｓの低抵抗化
を図ることができる。また、周辺回路形成領域のｎ+型
半導体領域１７（ソース、ドレイン）およびｐ+型半導
体領域１８（ソース、ドレイン）上に、ＣｏＳｉ層２０
を形成したので、ソース、ドレインの低抵抗化を図るこ
とができる。さらに、このソース、ドレイン上に形成さ
れるプラグとソース、ドレインとの接触抵抗の低減を図
ることができる。
【０１５３】また、メモリセル形成領域のｎ-型半導体
領域１３上には、ＣｏＳｉ層２０は形成されないため、
接合リーク電流の低減を図ることができる。その結果、
リフレッシュ時間を延長させることができる。
【０１５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１５５】特に、実施の形態１等においては、ビット
線の下部に情報蓄積用容量素子を形成するＣＵＢ（capa
citor under bit-line）構造を採用したが、ビット線の
上部に情報蓄積用容量素子を形成するＣＯＢ（capacito
r over bit-line）構造を採用してもよい。
【０１５６】また、実施の形態１等においては、ポリメ
タル構造の金属膜として、Ｗ膜を採用したが、Ｗ膜の代
わりに窒化タングステン（ＷＮ）膜等によるバリアメタ
ル層と、Ｗ膜などの金属層の積層構造膜を用いてもよ
い。また、この場合においても、フッ酸もしくは過酸化
水素水などによるエッチング処理により、Ｗ膜及びＷＮ
膜の双方とも除去することができ、以下実施の形態に従
って本発明を適用することができる。
【０１５７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１５８】本発明によれば、ゲート電極上に金属シリ
サイド層を形成したので、周辺回路形成領域に形成され
るｎチャネル型ＭＩＳＦＥＴやｐチャネル型のソース、
ドレインの上部、およびこれらのＭＩＳＦＥＴのゲート
電極上に形成されるコンタクトホールを精度良く形成す
ることができる。
【０１５９】また、シリコン層と金属層の積層膜をエッ
チングすることによりゲート電極を形成したので、素子
の微細化に対応することができる。また、周辺回路形成
領域のゲート電極をシリコン膜と金属シリサイド層との
積層膜で構成したので、ゲート電極の低抵抗化を図るこ
とができる。また、周辺回路形成領域のｎ+型半導体領
域（ソース、ドレイン）およびｐ+型半導体領域（ソー
ス、ドレイン）上に、金属シリサイド層を形成したの
で、ソース、ドレインの低抵抗化を図ることができる。
さらに、このソース、ドレイン上に形成されるプラグと
ソース、ドレインとの接触抵抗の低減を図ることができ
る。
【０１６０】また、メモリセル形成領域のｎ-型半導体
領域（ソース、ドレイン）上には、金属シリサイド層は
形成されないため、接合リーク電流の低減を図ることが
できる。その結果、リフレッシュ時間を延長させること
ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図１７】本発明の効果を説明するための基板の要部断
面図である。
【図１８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離 ３ p型ウエル ４ ｎ型ウエル ５ 酸化シリコン膜 ８ａ、８ｂ ゲート酸化膜 ９ ゲート電極 ９ａ 多結晶シリコン膜 ９ｂ Ｗ膜 ９ｓ ゲート電極 １２ 窒化シリコン膜 １２ｓ サイドウォール膜 １３ ｎ-型半導体領域 １４ ｎ-型半導体領域 １５ ｐ-型半導体領域 １７ ｎ+型半導体領域 １８ ｐ+型半導体領域 １９ Ｃｏ膜 ２０ ＣｏＳｉ層 ２１ 窒化シリコン膜プラグ ２２ 層間絶縁膜 ２３ コンタクトホール ２６ プラグ ２７、２８ コンタクトホール ２９ プラグ ３０ 第１層配線 ３１ 窒化シリコン膜 ３２ 酸化シリコン膜 ３４ 溝 ３５ 下部電極 ３６ 容量絶縁膜 ３７ 上部電極 ３８ 酸化シリコン膜 ４０ コンタクトホール ４２ プラグ ４４ 第２層配線 ２０１ 窒化シリコン膜 ４０１ 絶縁膜 Ｃ１ コンタクトホール Ｐ１〜Ｐ５ プラグ ＰＲ フォトレジスト ＣＨ コンタクトホール ＨＭ 窒化シリコン膜 ＳＷ サイドウォール膜 ＰＧ プラグ Ｒ 抵抗素子 ＢＬ ビット線 ＷＬ ワード線 Ｃ 情報蓄積用容量素子 Ｑｎ、Ｑｎ１ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ１、Ｑｐ２ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ 情報転送用ＭＩＳＦＥＴ Ｑｎ４１、Ｑｎ４２ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ４１、Ｑｐ４２ ｐチャネル型ＭＩＳＦＥＴ Ｑｎｔ１、Ｑｎｔ２１ 転送用ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｆターム(参考） 5F048 AB01 AC01 BA01 BB05 BB08 BB09 BB10 BC06 BE02 BE03 BF06 BF16 BG01 BG13 DA25 5F083 AD24 GA02 GA06 GA09 JA35 JA36 JA39 JA40 LA01 MA06 MA17 MA19 NA01 NA08 PR07 PR21 PR33 PR40

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板のメモリセル形成領域に形成
    された情報転送用ＭＩＳＦＥＴと容量素子から成るメモ
    リセルおよび周辺回路形成領域に形成されたｎチャネル
    型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有する
    半導体集積回路装置であって、 前記情報転送用ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥ
    Ｔおよびｐチャネル型ＭＩＳＦＥＴは、 前記半導体基板中に形成されたソースおよびドレイン
    と、前記ソースとドレインとの間の半導体基板上に形成
    されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され
    たゲート電極とを有し、 （ａ）前記情報転送用ＭＩＳＦＥＴのゲート電極は、金
    属層を有し、 （ｂ）前記ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル
    型ＭＩＳＦＥＴのゲート電極は、第１の金属シリサイド
    層を有し、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル
    型ＭＩＳＦＥＴのソースおよびドレイン上には、第２の
    金属シリサイド層が形成されていることを特徴とする半
    導体集積回路装置。
  2. 【請求項２】 前記情報転送用ＭＩＳＦＥＴのソースお
    よびドレイン上には、金属シリサイド層が形成されてい
    ないことを特徴とする請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 半導体基板のメモリセル形成領域に形成
    された情報転送用ＭＩＳＦＥＴと容量素子から成るメモ
    リセルおよび周辺回路形成領域に形成されたｎチャネル
    型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有する
    半導体集積回路装置であって、 前記情報転送用ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥ
    Ｔおよびｐチャネル型ＭＩＳＦＥＴは、 前記半導体基板中に形成されたソースおよびドレイン
    と、前記ソースとドレインとの間の半導体基板上に形成
    されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され
    たゲート電極とを有し、 （ａ）前記情報転送用ＭＩＳＦＥＴのゲート電極は、シ
    リコン層とその上部に形成された金属層の積層膜からな
    り、 （ｂ）前記ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル
    型ＭＩＳＦＥＴのゲート電極は、シリコン層とその上部
    に形成された第１の金属シリサイド層とからなり、ｎチ
    ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
    のソースおよびドレイン上には、第２の金属シリサイド
    層が形成されていることを特徴とする半導体集積回路装
    置。
  4. 【請求項４】 前記情報転送用ＭＩＳＦＥＴのソースお
    よびドレイン上には、金属シリサイド層が形成されてい
    ないことを特徴とする請求項３記載の半導体集積回路装
    置。
  5. 【請求項５】 前記金属層は、タングステンからなるこ
    とを特徴とする請求項３記載の半導体集積回路装置。
  6. 【請求項６】 前記第１および第２の金属シリサイド層
    は、コバルトもしくはチタンシリサイド層であることを
    特徴とする請求項３記載の半導体集積回路装置。
  7. 【請求項７】 前記第１および第２の金属シリサイド層
    は、金属層とシリコン層との接触部におけるシリサイド
    化反応により形成された層であることを特徴とする請求
    項３記載の半導体集積回路装置。
  8. 【請求項８】 前記ｎチャネル型ＭＩＳＦＥＴもしくは
    ｐチャネル型ＭＩＳＦＥＴ上には、絶縁層が形成され、 前記ｎチャネル型ＭＩＳＦＥＴもしくはｐチャネル型Ｍ
    ＩＳＦＥＴのゲート電極上の前記絶縁層中には第１の埋
    め込み導電層が形成され、前記ｎチャネル型ＭＩＳＦＥ
    Ｔもしくはｐチャネル型ＭＩＳＦＥＴのソースもしくは
    ドレイン上の前記絶縁層中には第２の埋め込み導電層が
    形成されていることを特徴とする請求項３記載の半導体
    集積回路装置。
  9. 【請求項９】 前記ｎチャネル型ＭＩＳＦＥＴもしくは
    ｐチャネル型ＭＩＳＦＥＴ上は、分離領域で囲まれた領
    域に形成され、前記第１の埋め込み導電層もしくは第２
    の埋め込み導電層は、分離領域上まで延在していること
    を特徴とする請求項８記載の半導体集積回路装置。
  10. 【請求項１０】 前記情報転送用ＭＩＳＦＥＴ上には、
    第１および第２の絶縁膜が形成され、前記ｎチャネル型
    ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴ上には、第２
    の絶縁膜と同層で形成された絶縁膜が形成されているこ
    とを特徴とする請求項３記載の半導体集積回路装置。
  11. 【請求項１１】 前記情報転送用ＭＩＳＦＥＴ上には、
    第１、第２および第３の絶縁膜が形成され、前記ｎチャ
    ネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴ上に
    は、第２、第３の絶縁膜と同層で形成された２層の絶縁
    膜が形成されており、前記第１および第２の埋め込み導
    電層は、前記ｎチャネル型ＭＩＳＦＥＴもしくはｐチャ
    ネル型ＭＩＳＦＥＴ上に形成された前記２層の絶縁層中
    に形成されていることを特徴とする請求項８記載の半導
    体集積回路装置。
  12. 【請求項１２】 半導体基板のメモリセル形成領域に形
    成された情報転送用ＭＩＳＦＥＴと容量素子から成るメ
    モリセルおよび周辺回路形成領域に形成されたｎチャネ
    ル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有す
    るＳＲＡＭメモリセルを有する半導体集積回路装置であ
    って、 前記情報転送用ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥ
    Ｔおよびｐチャネル型ＭＩＳＦＥＴは、 前記半導体基板中に形成されたソースおよびドレイン
    と、前記ソースとドレインとの間の半導体基板上に形成
    されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され
    たゲート電極とを有し、 （ａ）前記情報転送用ＭＩＳＦＥＴのゲート電極は、シ
    リコン層と金属層の積層膜からなり、 （ｂ）前記ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル
    型ＭＩＳＦＥＴのゲート電極は、シリコン層とその上部
    に形成された第１の金属シリサイド層とからなり、ｎチ
    ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
    のソースおよびドレイン上には、第２の金属シリサイド
    層が形成されていることを特徴とする半導体集積回路装
    置。
  13. 【請求項１３】 前記情報転送用ＭＩＳＦＥＴのソース
    およびドレイン上には、金属シリサイド層が形成されて
    いないことを特徴とする請求項１２記載の半導体集積回
    路装置。
  14. 【請求項１４】 前記金属層は、タングステンからなる
    ことを特徴とする請求項１２記載の半導体集積回路装
    置。
  15. 【請求項１５】 前記第１および第２の金属シリサイド
    層は、コバルトもしくはチタンシリサイド層であること
    を特徴とする請求項１２記載の半導体集積回路装置。
  16. 【請求項１６】 前記第１および第２の金属シリサイド
    層は、金属層とシリコン層との接触部におけるシリサイ
    ド化反応により形成された層であることを特徴とする請
    求項１２記載の半導体集積回路装置。
  17. 【請求項１７】 前記ｐチャネル型ＭＩＳＦＥＴのゲー
    ト電極と前記ｎチャネル型ＭＩＳＦＥＴのソースもしく
    はドレインとは、埋め込み導電層で接続され、前記埋め
    込み導電層は、前記ｎチャネル型ＭＩＳＦＥＴもしくは
    ｐチャネル型ＭＩＳＦＥＴ上に形成された絶縁層中に形
    成されていることを特徴とする請求項１２記載の半導体
    集積回路装置。
  18. 【請求項１８】 前記ｎチャネル型ＭＩＳＦＥＴのゲー
    ト電極と前記ｐチャネル型ＭＩＳＦＥＴのソースもしく
    はドレインとは、埋め込み導電層で接続され、前記埋め
    込み導電層は、前記ｎチャネル型ＭＩＳＦＥＴもしくは
    ｐチャネル型ＭＩＳＦＥＴ上に形成された絶縁層中に形
    成されていることを特徴とする請求項１２記載の半導体
    集積回路装置。
  19. 【請求項１９】 半導体基板のメモリセル形成領域に形
    成された情報転送用ＭＩＳＦＥＴと容量素子から成るメ
    モリセルおよび周辺回路形成領域に形成されたｎチャネ
    ル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有す
    る半導体集積回路装置の製造方法であって、 （ａ）半導体基板上に、ゲート絶縁膜を形成する工程
    と、 （ｂ）前記ゲート絶縁膜上に多結晶シリコン膜および高
    融点金属膜を順次形成し、パターニングすることによっ
    て、メモリセル形成領域および周辺回路形成領域にゲー
    ト電極を形成する工程と、 （ｃ）前記周辺回路形成領域のゲート電極中の高融点金
    属膜を除去する工程と、 （ｄ）前記周辺回路形成領域上に金属層を堆積し、熱処
    理を施すことにより、前記周辺回路形成領域のゲート電
    極中の多結晶シリコン膜上および高濃度拡散層上にシリ
    サイド膜を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  20. 【請求項２０】 半導体基板のメモリセル形成領域に形
    成された情報転送用ＭＩＳＦＥＴと容量素子から成るメ
    モリセルおよび周辺回路形成領域に形成されたｎチャネ
    ル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有す
    る半導体集積回路装置の製造方法であって、 （ａ）半導体基板上に、ゲート絶縁膜を形成する工程
    と、 （ｂ）前記ゲート絶縁膜上に多結晶シリコン膜および高
    融点金属膜を順次形成し、パターニングすることによっ
    て、メモリセル形成領域および周辺回路形成領域にゲー
    ト電極を形成する工程と、 （ｃ）前記ゲート電極の両側に不純物を注入することに
    より低濃度拡散層を形成する工程と、 （ｄ）前記ゲート電極上に第１の絶縁膜を堆積する工程
    と、 （ｅ）周辺回路形成領域に形成された第１の絶縁膜を異
    方的にエッチングすることにより周辺回路形成領域に形
    成されたゲート電極側壁にサイドウォール膜を形成する
    工程と、 （ｆ）前記サイドウォール膜をマスクとして周辺回路形
    成領域に不純物を注入することにより高濃度拡散層を形
    成する工程と、 （ｇ）前記周辺回路形成領域のゲート電極中の高融点金
    属膜を除去する工程と、 （ｈ）前記周辺回路形成領域上に金属層を堆積し、熱処
    理を施すことにより、前記周辺回路形成領域のゲート電
    極中の多結晶シリコン膜上および高濃度拡散層上にシリ
    サイド膜を形成する工程と、 （ｉ）未反応の前記金属層を除去し、メモリセル形成領
    域および周辺回路形成領域上に第２の絶縁膜を形成する
    工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  21. 【請求項２１】 前記半導体集積回路装置の製造方法
    は、さらに、 （ｊ）前記第２の絶縁膜上に第３の絶縁膜を堆積し、第
    ２および第３の絶縁膜を除去することにより前記周辺回
    路形成領域の前記多結晶シリコン膜上のシリサイド膜上
    もしくは前記高濃度拡散層上にコンタクトホールを形成
    する工程と、 （ｋ）前記コンタクトホール内に導電性膜を埋め込む工
    程と、を有することを特徴とする請求項２０記載の半導
    体集積回路装置の製造方法。
  22. 【請求項２２】 前記ｎチャネル型ＭＩＳＦＥＴもしく
    はｐチャネル型ＭＩＳＦＥＴは、分離領域で囲まれた領
    域に形成され、前記コンタクトホールは、前記分離領域
    上まで延在していることを特徴とする請求項２１記載の
    半導体集積回路装置の製造方法。
  23. 【請求項２３】 半導体基板のメモリセル形成領域に形
    成された情報転送用ＭＩＳＦＥＴと容量素子から成るメ
    モリセルおよび周辺回路形成領域に形成されたｎチャネ
    ル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有す
    るＳＲＡＭメモリセルを有する半導体集積回路装置の製
    造方法であって、 （ａ）半導体基板上に、ゲート絶縁膜を形成する工程
    と、 （ｂ）前記ゲート絶縁膜上に多結晶シリコン膜および高
    融点金属膜を順次形成し、パターニングすることによっ
    て、メモリセル形成領域および周辺回路形成領域にゲー
    ト電極を形成する工程と、 （ｃ）前記ゲート電極の両側に不純物を注入することに
    より低濃度拡散層を形成する工程と、 （ｄ）前記ゲート電極上に第１の絶縁膜を堆積する工程
    と、 （ｅ）周辺回路形成領域に形成された第１の絶縁膜を異
    方的にエッチングすることにより周辺回路形成領域に形
    成されたゲート電極側壁にサイドウォール膜を形成する
    工程と、 （ｆ）前記サイドウォール膜をマスクとして周辺回路形
    成領域に不純物を注入することにより高濃度拡散層を形
    成する工程と、 （ｇ）前記周辺回路形成領域のゲート電極中の高融点金
    属膜を除去する工程と、 （ｈ）前記周辺回路形成領域上に金属層を堆積し、熱処
    理を施すことにより、前記周辺回路形成領域のゲート電
    極中の多結晶シリコン膜上および高濃度拡散層上にシリ
    サイド膜を形成する工程と、 （ｉ）未反応の前記金属層を除去し、メモリセル形成領
    域および周辺回路形成領域上に第２の絶縁膜を形成する
    工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  24. 【請求項２４】 前記半導体集積回路装置の製造方法
    は、さらに、 （ｊ）前記第２の絶縁膜上に第３の絶縁膜を堆積し、第
    ２および第３の絶縁膜を除去することにより前記ｐチャ
    ネル型ＭＩＳＦＥＴのゲート電極中の多結晶シリコン膜
    上から前記ｎチャネル型ＭＩＳＦＥＴの高濃度拡散層上
    のシリサイド膜まで延在するコンタクトホールを形成す
    る工程と、 （ｋ）前記コンタクトホール内に導電性膜を埋め込むこ
    とにより配線を形成する工程と、を有することを特徴と
    する請求項２３記載の半導体集積回路装置の製造方法。
  25. 【請求項２５】 前記半導体集積回路装置の製造方法
    は、さらに、（ｊ）前記第２の絶縁膜上に第３の絶縁膜
    を堆積し、第２および第３の絶縁膜 を除去することにより前記ｎチャネル型ＭＩＳＦＥＴの
    ゲート電極中の多結晶シリコン膜上から前記ｐチャネル
    型ＭＩＳＦＥＴの高濃度拡散層上のシリサイド膜まで延
    在するコンタクトホールを形成する工程と、 （ｋ）前記コンタクトホール内に導電性膜を埋め込むこ
    とにより配線を形成する工程と、を有することを特徴と
    する請求項２３記載の半導体集積回路装置の製造方法。
  26. 【請求項２６】 半導体基板のメモリセル形成領域に形
    成された情報転送用ＭＩＳＦＥＴと容量素子から成るメ
    モリセルおよび周辺回路形成領域に形成されたｎチャネ
    ル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有す
    る半導体集積回路装置の製造方法であって、 （ａ）半導体基板上に、ゲート絶縁膜を形成する工程
    と、 （ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点
    金属膜および窒化シリコン膜を順次形成し、パターニン
    グすることによって、メモリセル形成領域および周辺回
    路形成領域にゲート電極を形成する工程と、 （ｃ）前記ゲート電極の両側に不純物を注入することに
    より低濃度拡散層を形成する工程と、 （ｄ）前記ゲート電極上に第１の絶縁膜を堆積する工程
    と、 （ｅ）周辺回路形成領域に形成された第１の絶縁膜を異
    方的にエッチングすることにより周辺回路形成領域に形
    成されたゲート電極側壁にサイドウォール膜を形成する
    工程と、 （ｆ）前記サイドウォール膜をマスクとして周辺回路形
    成領域に不純物を注入することにより高濃度拡散層を形
    成する工程と、 （ｇ）前記周辺回路形成領域のゲート電極中の高融点金
    属膜および窒化シリコン膜を除去する工程と、 （ｈ）前記周辺回路形成領域上に金属層を堆積し、熱処
    理を施すことにより、前記周辺回路形成領域のゲート電
    極中の多結晶シリコン膜上および高濃度拡散層上にシリ
    サイド膜を形成する工程と、 （ｉ）未反応の前記金属層を除去し、メモリセル形成領
    域および周辺回路形成領域上に第２の絶縁膜を形成する
    工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  27. 【請求項２７】 半導体基板のメモリセル形成領域に形
    成された情報転送用ＭＩＳＦＥＴと容量素子から成るメ
    モリセルおよび周辺回路形成領域に形成されたｎチャネ
    ル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有す
    る半導体集積回路装置の製造方法であって、 （ａ）半導体基板上に、ゲート絶縁膜を形成する工程
    と、 （ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点
    金属膜を順次する工程と、 （ｃ）前記周辺回路形成領域上のゲート絶縁膜、多結晶
    シリコン膜および高融点金属膜をパターニングすること
    によって、周辺回路形成領域にゲート電極を形成する工
    程と、 （ｄ）前記周辺回路形成領域のゲート電極の両側に不純
    物を注入することにより低濃度拡散層を形成する工程
    と、 （ｅ）前記周辺回路形成領域のゲート電極上に第１の絶
    縁膜を堆積する工程と、 （ｆ）前記第１の絶縁膜を異方的にエッチングすること
    により周辺回路形成領域のゲート電極側壁にサイドウォ
    ール膜を形成する工程と、 （ｇ）前記サイドウォール膜をマスクとして周辺回路形
    成領域に不純物を注入することにより高濃度拡散層を形
    成する工程と、 （ｈ）前記周辺回路形成領域のゲート電極中の高融点金
    属膜を除去する工程と、 （ｉ）前記周辺回路形成領域上に金属層を堆積し、熱処
    理を施すことにより、前記周辺回路形成領域のゲート電
    極中の多結晶シリコン膜上および高濃度拡散層上にシリ
    サイド膜を形成する工程と、 （ｊ）未反応の前記金属層を除去する工程と、 （ｋ）前記メモリセル形成領域上のゲート絶縁膜、多結
    晶シリコン膜、高融点金属膜および第２の絶縁膜をパタ
    ーニングすることによって、メモリセル形成領域にゲー
    ト電極を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
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