JP2002118041A - 半導体装置の生産ライン、半導体装置の製造方法 - Google Patents
半導体装置の生産ライン、半導体装置の製造方法Info
- Publication number
- JP2002118041A JP2002118041A JP2000307260A JP2000307260A JP2002118041A JP 2002118041 A JP2002118041 A JP 2002118041A JP 2000307260 A JP2000307260 A JP 2000307260A JP 2000307260 A JP2000307260 A JP 2000307260A JP 2002118041 A JP2002118041 A JP 2002118041A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor layer
- oxide film
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 238000005259 measurement Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 82
- 238000012545 processing Methods 0.000 claims description 27
- 238000003860 storage Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 13
- 238000011112 process operation Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 34
- 239000000758 substrate Substances 0.000 abstract description 15
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 230000001133 acceleration Effects 0.000 description 9
- 238000002513 implantation Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- -1 phosphorous ions Chemical class 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007723 transport mechanism Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 生産性を維持した上で、デバイス特性バラツ
キの少ない半導体装置の生産ライン、半導体装置の製造
方法を提供する。 【解決手段】 Ｐ型の半導体基板上に形成されたゲート
酸化膜を介して当該基板上に形成されたゲート電極と、
当該ゲート電極に隣接するように前記基板内に形成され
たＮ型のソース・ドレイン領域とを有する半導体装置の
生産ラインにおいて、酸化炉２０により形成されたダミ
ー酸化膜の膜厚を測定する測定器２１と、当該測定器２
１による測定結果に応じて、イオン注入装置２３による
イオン注入作業条件を任意に選定するＣＰＵ２２とを具
備したことを特徴とする。
キの少ない半導体装置の生産ライン、半導体装置の製造
方法を提供する。 【解決手段】 Ｐ型の半導体基板上に形成されたゲート
酸化膜を介して当該基板上に形成されたゲート電極と、
当該ゲート電極に隣接するように前記基板内に形成され
たＮ型のソース・ドレイン領域とを有する半導体装置の
生産ラインにおいて、酸化炉２０により形成されたダミ
ー酸化膜の膜厚を測定する測定器２１と、当該測定器２
１による測定結果に応じて、イオン注入装置２３による
イオン注入作業条件を任意に選定するＣＰＵ２２とを具
備したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、生産性を維持した
上で、デバイス特性バラツキの少ない半導体装置を提供
する半導体装置の生産ラインと、そのような半導体装置
の製造方法に関する。
上で、デバイス特性バラツキの少ない半導体装置を提供
する半導体装置の生産ラインと、そのような半導体装置
の製造方法に関する。
【０００２】
【従来の技術】以下、従来の半導体装置の製造方法、特
に半導体装置の生産ラインでの各種作業工程について説
明する。
に半導体装置の生産ラインでの各種作業工程について説
明する。
【０００３】従来、第１導電型、例えばＰ型の半導体基
板上にゲート酸化膜を形成し、当該ゲート酸化膜上にゲ
ート電極を形成した後に、当該ゲート電極に隣接するよ
うにＮ型のソース・ドレイン領域を形成して成る半導体
装置において、各工程で製造規格（例えば、膜厚、線幅
等）を決めて、それらが所望の範囲内に収まった場合に
のみ、次工程へ進むようにしていた。この場合、前工程
での加工実績値は、後工程での作業条件に影響を与えて
いなかった。
板上にゲート酸化膜を形成し、当該ゲート酸化膜上にゲ
ート電極を形成した後に、当該ゲート電極に隣接するよ
うにＮ型のソース・ドレイン領域を形成して成る半導体
装置において、各工程で製造規格（例えば、膜厚、線幅
等）を決めて、それらが所望の範囲内に収まった場合に
のみ、次工程へ進むようにしていた。この場合、前工程
での加工実績値は、後工程での作業条件に影響を与えて
いなかった。
【０００４】ここで、近年のデザインルールの微細化へ
の要求とともに、各工程での加工バラツキの低減要求
は、更に厳しくなってきている。
の要求とともに、各工程での加工バラツキの低減要求
は、更に厳しくなってきている。
【０００５】そのため、デバイス特性を優先させてバラ
ツキ規格を厳しくすると、各工程での歩留まりが低下
し、生産性が低下することになる。
ツキ規格を厳しくすると、各工程での歩留まりが低下
し、生産性が低下することになる。
【０００６】従って、本発明では、前工程での加工実績
に応じて、後工程での作業条件を任意に変更すること
で、生産性を維持した上で、デバイス特性バラツキの少
ない半導体装置の生産ライン、半導体装置の製造方法を
提供することを目的とする。
に応じて、後工程での作業条件を任意に変更すること
で、生産性を維持した上で、デバイス特性バラツキの少
ない半導体装置の生産ライン、半導体装置の製造方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置の生産ラインは、第１導電型の半導
体層上に形成されたゲート酸化膜を介して当該半導体層
上に形成されたゲート電極と、当該ゲート電極に隣接す
るように半導体層内に形成された第２導電型のソース・
ドレイン領域とを有する半導体装置を生産するものにお
いて、前工程での加工実績を測定する測定器と、前記測
定器による測定結果に応じて後工程での作業条件を選定
する制御装置とを具備したことを特徴とする。
本発明の半導体装置の生産ラインは、第１導電型の半導
体層上に形成されたゲート酸化膜を介して当該半導体層
上に形成されたゲート電極と、当該ゲート電極に隣接す
るように半導体層内に形成された第２導電型のソース・
ドレイン領域とを有する半導体装置を生産するものにお
いて、前工程での加工実績を測定する測定器と、前記測
定器による測定結果に応じて後工程での作業条件を選定
する制御装置とを具備したことを特徴とする。
【０００８】これにより、測定器により測定された前工
程での加工実績に応じて、制御装置が後工程での作業条
件を選定することで、生産性を維持した上で、特性バラ
ツキの少ない半導体装置の生産ラインが構築可能にな
る。
程での加工実績に応じて、制御装置が後工程での作業条
件を選定することで、生産性を維持した上で、特性バラ
ツキの少ない半導体装置の生産ラインが構築可能にな
る。
【０００９】また、本発明の半導体装置の生産ラインに
おいて、前工程での加工実績を測定する測定器と、後工
程での各種作業条件データを記憶する記憶装置と、前記
測定器による測定結果に応じて前記記憶装置内に記憶さ
れている各種作業条件データから所望の作業条件を選定
する制御装置とを具備したことを特徴とする。
おいて、前工程での加工実績を測定する測定器と、後工
程での各種作業条件データを記憶する記憶装置と、前記
測定器による測定結果に応じて前記記憶装置内に記憶さ
れている各種作業条件データから所望の作業条件を選定
する制御装置とを具備したことを特徴とする。
【００１０】これにより、測定器により測定された前工
程での加工実績に応じて、制御装置が記憶装置内に記憶
されている各種作業条件データから所望の作業条件を選
定することで、生産性を維持した上で、特性バラツキの
少ない半導体装置の生産ラインが構築可能になる。
程での加工実績に応じて、制御装置が記憶装置内に記憶
されている各種作業条件データから所望の作業条件を選
定することで、生産性を維持した上で、特性バラツキの
少ない半導体装置の生産ラインが構築可能になる。
【００１１】更に、本発明の半導体装置の生産ラインに
おいて、前工程での加工実績を測定する測定器と、後工
程での各種作業条件データを記憶する記憶装置と、前記
測定器による測定結果に応じて前記記憶装置内に記憶さ
れている各種作業条件データから所望の作業条件を選定
し、当該所望の作業条件に基づいて後工程での作業を制
御する制御装置とを具備したことを特徴とする。
おいて、前工程での加工実績を測定する測定器と、後工
程での各種作業条件データを記憶する記憶装置と、前記
測定器による測定結果に応じて前記記憶装置内に記憶さ
れている各種作業条件データから所望の作業条件を選定
し、当該所望の作業条件に基づいて後工程での作業を制
御する制御装置とを具備したことを特徴とする。
【００１２】これにより、測定器により測定された前工
程での加工実績に応じて、制御装置が記憶装置内に記憶
されている各種作業条件データから所望の作業条件を選
定し、当該所望の作業条件に基づいて後工程での作業を
制御することで、生産性を維持した上で、特性バラツキ
の少ない半導体装置の生産ラインが構築可能になる。
程での加工実績に応じて、制御装置が記憶装置内に記憶
されている各種作業条件データから所望の作業条件を選
定し、当該所望の作業条件に基づいて後工程での作業を
制御することで、生産性を維持した上で、特性バラツキ
の少ない半導体装置の生産ラインが構築可能になる。
【００１３】また、本発明の半導体装置の生産ラインに
おいて、前記前工程が前記半導体基板上にダミー酸化膜
を形成する工程で、後工程が当該ダミー酸化膜上からし
きい値電圧調整用の不純物をイオン注入する工程である
ことを特徴とする。
おいて、前記前工程が前記半導体基板上にダミー酸化膜
を形成する工程で、後工程が当該ダミー酸化膜上からし
きい値電圧調整用の不純物をイオン注入する工程である
ことを特徴とする。
【００１４】更に、本発明の半導体装置の生産ラインに
おいて、前記前工程が前記半導体基板上にゲート酸化膜
を介してゲート電極を形成する工程で、後工程が当該ゲ
ート電極に隣接するように半導体基板内に第２導電型の
ソース・ドレイン領域用の不純物をイオン注入する工程
であることを特徴とする。
おいて、前記前工程が前記半導体基板上にゲート酸化膜
を介してゲート電極を形成する工程で、後工程が当該ゲ
ート電極に隣接するように半導体基板内に第２導電型の
ソース・ドレイン領域用の不純物をイオン注入する工程
であることを特徴とする。
【００１５】また、本発明の半導体装置の製造方法は、
測定器により測定された前工程での加工実績に応じて、
制御装置が後工程での作業条件を選定することを特徴と
する。
測定器により測定された前工程での加工実績に応じて、
制御装置が後工程での作業条件を選定することを特徴と
する。
【００１６】これにより、測定器により測定された前工
程での加工実績に応じて、制御装置が後工程での作業条
件を選定することで、生産性を維持した上で、特性バラ
ツキの少ない半導体装置が実現できる。
程での加工実績に応じて、制御装置が後工程での作業条
件を選定することで、生産性を維持した上で、特性バラ
ツキの少ない半導体装置が実現できる。
【００１７】更に、本発明の半導体装置の製造方法は、
測定器により測定された前工程での加工実績に応じて、
制御装置が記憶装置内に記憶された後工程での各種作業
条件データを選定することを特徴とする。
測定器により測定された前工程での加工実績に応じて、
制御装置が記憶装置内に記憶された後工程での各種作業
条件データを選定することを特徴とする。
【００１８】これにより、測定器により測定された前工
程での加工実績に応じて、制御装置が記憶装置内に記憶
された後工程での各種作業条件データを選定すること
で、生産性を維持した上で、特性バラツキの少ない半導
体装置が実現できる。
程での加工実績に応じて、制御装置が記憶装置内に記憶
された後工程での各種作業条件データを選定すること
で、生産性を維持した上で、特性バラツキの少ない半導
体装置が実現できる。
【００１９】また、本発明の半導体装置の製造方法は、
測定器により測定された前工程での加工実績に応じて、
制御装置が記憶装置内に記憶された後工程での各種作業
条件データから所望の作業条件を選定し、当該所望の作
業条件に基づいて後工程での作業を制御することを特徴
とする。
測定器により測定された前工程での加工実績に応じて、
制御装置が記憶装置内に記憶された後工程での各種作業
条件データから所望の作業条件を選定し、当該所望の作
業条件に基づいて後工程での作業を制御することを特徴
とする。
【００２０】これにより、測定器により測定された前工
程での加工実績に応じて、制御装置が記憶装置内に記憶
された後工程での各種作業条件データを選定し、当該所
望の作業条件に基づいて後工程での作業を制御すること
で、生産性を維持した上で、特性バラツキの少ない半導
体装置が実現できる。
程での加工実績に応じて、制御装置が記憶装置内に記憶
された後工程での各種作業条件データを選定し、当該所
望の作業条件に基づいて後工程での作業を制御すること
で、生産性を維持した上で、特性バラツキの少ない半導
体装置が実現できる。
【００２１】更に、本発明の半導体装置の製造方法にお
いて、前記前工程が前記半導体基板上にダミー酸化膜を
形成する工程で、後工程が当該ダミー酸化膜上からしき
い値電圧調整用の不純物をイオン注入する工程であるこ
とを特徴とする。
いて、前記前工程が前記半導体基板上にダミー酸化膜を
形成する工程で、後工程が当該ダミー酸化膜上からしき
い値電圧調整用の不純物をイオン注入する工程であるこ
とを特徴とする。
【００２２】また、本発明の半導体装置の製造方法にお
いて、前記前工程が前記半導体基板上にゲート酸化膜を
介してゲート電極を形成する工程で、後工程が当該ゲー
ト電極に隣接するように半導体層基板に第２導電型のソ
ース・ドレイン領域用の不純物をイオン注入する工程で
あることを特徴とする。
いて、前記前工程が前記半導体基板上にゲート酸化膜を
介してゲート電極を形成する工程で、後工程が当該ゲー
ト電極に隣接するように半導体層基板に第２導電型のソ
ース・ドレイン領域用の不純物をイオン注入する工程で
あることを特徴とする。
【００２３】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置の製造方法、特に半導体装置の生産ラインで
の各種作業工程について図面を参照しながら説明する。
半導体装置の製造方法、特に半導体装置の生産ラインで
の各種作業工程について図面を参照しながら説明する。
【００２４】図１乃至図６は、本発明の半導体装置の製
造方法を各工程順に示した断面図であり、一例としてＰ
チャネル型のＭＯＳトランジスタ構造について図示して
ある。尚、Ｎチャネル型のＭＯＳトランジスタ構造につ
いての説明は省略するが、導電型が異なるだけで、同様
な構造となるのは周知の通りである。
造方法を各工程順に示した断面図であり、一例としてＰ
チャネル型のＭＯＳトランジスタ構造について図示して
ある。尚、Ｎチャネル型のＭＯＳトランジスタ構造につ
いての説明は省略するが、導電型が異なるだけで、同様
な構造となるのは周知の通りである。
【００２５】先ず、図１において、例えばＰ型半導体基
板１の所望領域にＬＯＣＯＳ法によりおよそ４５０ｎｍ
程度の膜厚の素子分離膜２を形成する。
板１の所望領域にＬＯＣＯＳ法によりおよそ４５０ｎｍ
程度の膜厚の素子分離膜２を形成する。
【００２６】次に、図２において、全面を熱酸化するこ
とで、前記素子分離膜２以外の前記基板１上におよそ５
０ｎｍ程度の膜厚のダミー（犠牲）酸化膜３を形成す
る。
とで、前記素子分離膜２以外の前記基板１上におよそ５
０ｎｍ程度の膜厚のダミー（犠牲）酸化膜３を形成す
る。
【００２７】続いて、図３において、前記素子分離膜２
及び前記ダミー酸化膜３上から前記基板１にＮ型ウエル
形成用及びしきい値電圧調整用に不純物をイオン注入す
る。例えば、リンイオンをおよそ３８０ＫｅＶの加速電
圧で、１．５×１０13／ｃｍ 2の注入条件でＮ型ウエル
形成用の第１のイオン注入を行ない、引き続いて、リン
イオンをおよそ１４０ＫｅＶの加速電圧で、４．０×１
０12／ｃｍ2の注入条件でＮ型ウエル形成用の第２のイ
オン注入を行なうことで、Ｎ型ウエル４を形成し、更に
ニフッ化ボロンイオンをおよそ７０ＫｅＶの加速電圧
で、１．１４×１０13／ｃｍ2の注入条件でチャネルイ
オン注入を行うことで、チャネルイオン注入層５を形成
している。
及び前記ダミー酸化膜３上から前記基板１にＮ型ウエル
形成用及びしきい値電圧調整用に不純物をイオン注入す
る。例えば、リンイオンをおよそ３８０ＫｅＶの加速電
圧で、１．５×１０13／ｃｍ 2の注入条件でＮ型ウエル
形成用の第１のイオン注入を行ない、引き続いて、リン
イオンをおよそ１４０ＫｅＶの加速電圧で、４．０×１
０12／ｃｍ2の注入条件でＮ型ウエル形成用の第２のイ
オン注入を行なうことで、Ｎ型ウエル４を形成し、更に
ニフッ化ボロンイオンをおよそ７０ＫｅＶの加速電圧
で、１．１４×１０13／ｃｍ2の注入条件でチャネルイ
オン注入を行うことで、チャネルイオン注入層５を形成
している。
【００２８】次に、図４において、前記ダミー酸化膜３
を除去した後に、全面を熱酸化することで、前記素子分
離膜２以外の前記基板１上におよそ７ｎｍ程度の膜厚の
ゲート酸化膜６を形成する。そして、前記ゲート酸化膜
６上にゲート電極７をおよそ２００ｎｍ程度の膜厚で形
成する。尚、本実施形態のゲート電極７は、ＰＯＣｌ 3
を熱拡散源にしてリンドープし導電化を図ったポリシリ
コン膜から構成されている。更に言えば、このポリシリ
コン膜の上にタングステンシリサイド（ＷＳｉｘ）膜等
が積層されて成るポリサイド電極としても良い。
を除去した後に、全面を熱酸化することで、前記素子分
離膜２以外の前記基板１上におよそ７ｎｍ程度の膜厚の
ゲート酸化膜６を形成する。そして、前記ゲート酸化膜
６上にゲート電極７をおよそ２００ｎｍ程度の膜厚で形
成する。尚、本実施形態のゲート電極７は、ＰＯＣｌ 3
を熱拡散源にしてリンドープし導電化を図ったポリシリ
コン膜から構成されている。更に言えば、このポリシリ
コン膜の上にタングステンシリサイド（ＷＳｉｘ）膜等
が積層されて成るポリサイド電極としても良い。
【００２９】更に、図５において、前記ゲート電極７に
隣接するようにＰ型不純物をイオン注入して低濃度のソ
ース・ドレイン領域８，９を形成する。尚、本工程で
は、Ｐ型不純物として、例えばニフッ化ボロンイオンを
およそ２０ＫｅＶの加速電圧で、２．０×１０13／ｃｍ
2の注入条件でイオン注入している。
隣接するようにＰ型不純物をイオン注入して低濃度のソ
ース・ドレイン領域８，９を形成する。尚、本工程で
は、Ｐ型不純物として、例えばニフッ化ボロンイオンを
およそ２０ＫｅＶの加速電圧で、２．０×１０13／ｃｍ
2の注入条件でイオン注入している。
【００３０】次に、図６において、前記ゲート電極７を
被覆するように絶縁膜を形成した後に、当該絶縁膜をエ
ッチバックすることで、当該ゲート電極７の側壁部に側
壁絶縁膜１０を形成する。そして、前記側壁絶縁膜１０
に隣接するようにＰ型不純物をイオン注入して高濃度の
ソース・ドレイン領域１１，１２を形成する。尚、本工
程では、Ｐ型不純物として、例えばニフッ化ボロンイオ
ンをおよそ４０ＫｅＶの加速電圧で、２．０×１０15／
ｃｍ2の注入条件でイオン注入している。
被覆するように絶縁膜を形成した後に、当該絶縁膜をエ
ッチバックすることで、当該ゲート電極７の側壁部に側
壁絶縁膜１０を形成する。そして、前記側壁絶縁膜１０
に隣接するようにＰ型不純物をイオン注入して高濃度の
ソース・ドレイン領域１１，１２を形成する。尚、本工
程では、Ｐ型不純物として、例えばニフッ化ボロンイオ
ンをおよそ４０ＫｅＶの加速電圧で、２．０×１０15／
ｃｍ2の注入条件でイオン注入している。
【００３１】以下、図示した説明は省略するが、基板全
面に層間絶縁膜を形成し、当該層間絶縁膜を介してソー
ス電極、ドレイン電極を形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。
面に層間絶縁膜を形成し、当該層間絶縁膜を介してソー
ス電極、ドレイン電極を形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。
【００３２】ここで、本発明の特徴である上記半導体装
置を生産する生産ラインについて図面を参照しながら説
明する。尚、以下の説明ではダミー酸化膜３の加工膜厚
に対しチャネルイオン注入条件を選定する場合を例にし
て説明する。
置を生産する生産ラインについて図面を参照しながら説
明する。尚、以下の説明ではダミー酸化膜３の加工膜厚
に対しチャネルイオン注入条件を選定する場合を例にし
て説明する。
【００３３】図７は上記半導体装置の生産ラインを模式
的に示す斜視図で、先ず上流側からウエハ（図示省略）
が拡散炉２０まで搬送されてきて（搬送機構については
図示を省略し、矢印で搬送ラインを示す。）、ここで熱
処理が施されて前記基板１上に所望膜厚のダミー酸化膜
３が形成される。
的に示す斜視図で、先ず上流側からウエハ（図示省略）
が拡散炉２０まで搬送されてきて（搬送機構については
図示を省略し、矢印で搬送ラインを示す。）、ここで熱
処理が施されて前記基板１上に所望膜厚のダミー酸化膜
３が形成される。
【００３４】続いて、ダミー酸化膜３が形成されたウエ
ハが次工程に搬送され、ここで測定器２１により当該ダ
ミー酸化膜３の加工膜厚が測定される。そして、このダ
ミー酸化膜３の加工膜厚が所望の規格内に入っているか
判定される。本判定は、制御装置としてのＣＰＵ２２に
より処理される。即ち、当該ＣＰＵ２２は、その内部に
搭載した記憶装置内に記憶された（設定されている）ダ
ミー酸化膜の加工膜厚の規格範囲データ（１種類あるい
は数種類）と、測定器２１から受取った測定結果とを比
較して、その測定結果が規格範囲内に入っているか否か
判定する（図８に示すステップａ）。
ハが次工程に搬送され、ここで測定器２１により当該ダ
ミー酸化膜３の加工膜厚が測定される。そして、このダ
ミー酸化膜３の加工膜厚が所望の規格内に入っているか
判定される。本判定は、制御装置としてのＣＰＵ２２に
より処理される。即ち、当該ＣＰＵ２２は、その内部に
搭載した記憶装置内に記憶された（設定されている）ダ
ミー酸化膜の加工膜厚の規格範囲データ（１種類あるい
は数種類）と、測定器２１から受取った測定結果とを比
較して、その測定結果が規格範囲内に入っているか否か
判定する（図８に示すステップａ）。
【００３５】そして、ＣＰＵ２２は、その測定結果が規
格範囲外であると判定した場合には、所望の規格外処理
を行なう（図８に示すステップｂ）。また、ＣＰＵ２２
が、その測定結果が規格範囲内であると判定した場合に
は、次のステップに移行する。
格範囲外であると判定した場合には、所望の規格外処理
を行なう（図８に示すステップｂ）。また、ＣＰＵ２２
が、その測定結果が規格範囲内であると判定した場合に
は、次のステップに移行する。
【００３６】ここで、ダミー酸化膜の加工膜厚の規格範
囲データが１種類のみ設定されている場合について説明
すると、ＣＰＵ２２は、その規格範囲内と判定された加
工膜厚のダミー酸化膜３に対して、上述したようにＮ型
ウエル形成用のイオン注入を施した後に、チャネルイオ
ン注入を施す。この場合には、ＣＰＵ２２は、記憶装置
内に記憶されている当該ダミー酸化膜３の加工膜厚に対
して設定されている１種類のチャネルイオン注入条件に
基づいて、ＣＰＵ２２はしきい値電圧調整用のチャネル
イオン注入が施される。
囲データが１種類のみ設定されている場合について説明
すると、ＣＰＵ２２は、その規格範囲内と判定された加
工膜厚のダミー酸化膜３に対して、上述したようにＮ型
ウエル形成用のイオン注入を施した後に、チャネルイオ
ン注入を施す。この場合には、ＣＰＵ２２は、記憶装置
内に記憶されている当該ダミー酸化膜３の加工膜厚に対
して設定されている１種類のチャネルイオン注入条件に
基づいて、ＣＰＵ２２はしきい値電圧調整用のチャネル
イオン注入が施される。
【００３７】また、ダミー酸化膜の加工膜厚の規格範囲
データが数種類設定されている場合について説明する
と、先ず、ＣＰＵ２２は、前述の測定結果がその数種類
の規格範囲データのうち、どの範囲内に該当するか選択
する（図８に示すステップｃ）。そして、所望の範囲デ
ータに対応するチャネルイオン注入条件を選定し（図８
に示すステップｄ）、その選定した所望のチャネルイオ
ン注入条件に基づいて、ＣＰＵ２２はしきい値電圧調整
用のチャネルイオン注入を施す（図８に示すステップ
ｅ）。尚、図８では、Ｎ型ウエル形成用のイオン注入条
件は、ダミー酸化膜の加工膜厚に関係なく一定であるた
め、図示した説明は省略しているが、上述したようにＮ
型ウエル形成用のイオン注入を施した後に、チャネルイ
オン注入を施すものである。
データが数種類設定されている場合について説明する
と、先ず、ＣＰＵ２２は、前述の測定結果がその数種類
の規格範囲データのうち、どの範囲内に該当するか選択
する（図８に示すステップｃ）。そして、所望の範囲デ
ータに対応するチャネルイオン注入条件を選定し（図８
に示すステップｄ）、その選定した所望のチャネルイオ
ン注入条件に基づいて、ＣＰＵ２２はしきい値電圧調整
用のチャネルイオン注入を施す（図８に示すステップ
ｅ）。尚、図８では、Ｎ型ウエル形成用のイオン注入条
件は、ダミー酸化膜の加工膜厚に関係なく一定であるた
め、図示した説明は省略しているが、上述したようにＮ
型ウエル形成用のイオン注入を施した後に、チャネルイ
オン注入を施すものである。
【００３８】ここで、図９に上述したチャネルイオン注
入を施す際の、各種ダミー酸化膜の加工膜厚の範囲に対
応して選定されるチャネルイオン注入時の加速電圧のデ
ータを示す。
入を施す際の、各種ダミー酸化膜の加工膜厚の範囲に対
応して選定されるチャネルイオン注入時の加速電圧のデ
ータを示す。
【００３９】例えば、本実施形態では、チャネルイオン
の注入条件として、上述したようにフッ化ボロンイオン
をおよそ７０ＫｅＶの加速電圧で、１．１４×１０13／
ｃｍ 2の注入量としている。この場合において、７０Ｋ
ｅＶの加速電圧で対応できるダミー酸化膜３の加工膜厚
は、およそ４７．５ｎｍ〜５０．５ｎｍの範囲であり、
例えば、測定器により測定されたダミー酸化膜３の加工
膜厚が、およそ４６．５ｎｍであるとした場合には、６
７ＫｅＶの加速電圧で、同じ注入量のイオン注入を行な
えば良いことになる。尚、このとき、以下の関係式が成
り立つ。
の注入条件として、上述したようにフッ化ボロンイオン
をおよそ７０ＫｅＶの加速電圧で、１．１４×１０13／
ｃｍ 2の注入量としている。この場合において、７０Ｋ
ｅＶの加速電圧で対応できるダミー酸化膜３の加工膜厚
は、およそ４７．５ｎｍ〜５０．５ｎｍの範囲であり、
例えば、測定器により測定されたダミー酸化膜３の加工
膜厚が、およそ４６．５ｎｍであるとした場合には、６
７ＫｅＶの加速電圧で、同じ注入量のイオン注入を行な
えば良いことになる。尚、このとき、以下の関係式が成
り立つ。
【００４０】
【数１】 このとき、上述したようにして選定されたチャネルイオ
ン注入条件をＣＰＵ２２の画面上に表示させて、その指
示に従って作業者がイオン注入装置２３のイオン注入条
件設定スイッチを切り替えるようにしても良く、また、
ＣＰＵ２２が直接、イオン注入装置２３のイオン注入条
件の設定値を変更し、その変更されたイオン注入条件で
イオン注入作業を行なわせるものであっても良い。
ン注入条件をＣＰＵ２２の画面上に表示させて、その指
示に従って作業者がイオン注入装置２３のイオン注入条
件設定スイッチを切り替えるようにしても良く、また、
ＣＰＵ２２が直接、イオン注入装置２３のイオン注入条
件の設定値を変更し、その変更されたイオン注入条件で
イオン注入作業を行なわせるものであっても良い。
【００４１】以下、前述したようにしてチャネルイオン
注入が施されたウエハは、次工程に搬送され所定の作業
（本実施形態では、ゲート電極７の形成工程）が施され
る。
注入が施されたウエハは、次工程に搬送され所定の作業
（本実施形態では、ゲート電極７の形成工程）が施され
る。
【００４２】尚、上述した実施形態では、ダミー酸化膜
３の加工膜厚に対しチャネルイオン注入条件を選定する
場合を例にして説明したが、本発明はそれに限定される
ものではなく、例えばゲート電極７の形成時における線
幅バラツキに対し、ソース・ドレイン形成用のイオン注
入条件を選定する場合（ゲート電極７の線幅が、所定線
幅よりも細い場合にはイオン注入量を減らし、逆に太い
場合にはイオン注入量を増やす必要がある。）等におい
ても適用可能なものである。この場合には、予め、即
ち、記憶装置内に各種線幅範囲データを記憶させてお
き、測定器により測定された線幅結果に基づいて、ＣＰ
Ｕ２２がその線幅結果が線幅の規格範囲内に入っている
か否かを判定し、所望の線幅範囲に対応する所望のイオ
ン注入条件を選定するように制御させれば良い。
３の加工膜厚に対しチャネルイオン注入条件を選定する
場合を例にして説明したが、本発明はそれに限定される
ものではなく、例えばゲート電極７の形成時における線
幅バラツキに対し、ソース・ドレイン形成用のイオン注
入条件を選定する場合（ゲート電極７の線幅が、所定線
幅よりも細い場合にはイオン注入量を減らし、逆に太い
場合にはイオン注入量を増やす必要がある。）等におい
ても適用可能なものである。この場合には、予め、即
ち、記憶装置内に各種線幅範囲データを記憶させてお
き、測定器により測定された線幅結果に基づいて、ＣＰ
Ｕ２２がその線幅結果が線幅の規格範囲内に入っている
か否かを判定し、所望の線幅範囲に対応する所望のイオ
ン注入条件を選定するように制御させれば良い。
【００４３】
【発明の効果】本発明によれば、前工程での加工実績に
応じて、後工程での作業条件が任意に変更可能になり、
生産性を維持した上で、特性バラツキの少ない半導体装
置を提供可能な半導体装置の生産ラインを構築すること
ができる。
応じて、後工程での作業条件が任意に変更可能になり、
生産性を維持した上で、特性バラツキの少ない半導体装
置を提供可能な半導体装置の生産ラインを構築すること
ができる。
【００４４】また、本発明では、前工程での加工実績に
応じて、後工程での作業条件を任意に選定し、後工程に
おいて、その加工実績に対応して所望の作業を施すこと
で、生産性を維持した上で、特性バラツキの少ない半導
体装置を製造することができる。
応じて、後工程での作業条件を任意に選定し、後工程に
おいて、その加工実績に対応して所望の作業を施すこと
で、生産性を維持した上で、特性バラツキの少ない半導
体装置を製造することができる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の生産ライン
を示す斜視図である。
を示す斜視図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示すフローチャートである。
示すフローチャートである。
【図９】ダミー酸化膜の加工膜厚に対応してチャネルイ
オン注入時に選定される加速電圧データを示す図であ
る。
オン注入時に選定される加速電圧データを示す図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉武 和広 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F040 DA06 EC01 EC07 EC13 EF02 EK01 FA03 FB02 FC00
Claims (10)
- 【請求項１】 第１導電型の半導体層上に形成されたゲ
ート酸化膜を介して当該半導体層上に形成されたゲート
電極と、当該ゲート電極に隣接するように半導体層内に
形成された第２導電型のソース・ドレイン領域とを有す
る半導体装置の生産ラインにおいて、 前工程での加工実績を測定する測定器と、 前記測定器による測定結果に応じて後工程での作業条件
を選定する制御装置とを具備したことを特徴とする半導
体装置の生産ライン。 - 【請求項２】 第１導電型の半導体層上に形成されたゲ
ート酸化膜を介して当該半導体層上に形成されたゲート
電極と、当該ゲート電極に隣接するように半導体層内に
形成された第２導電型のソース・ドレイン領域とを有す
る半導体装置の生産ラインにおいて、 前工程での加工実績を測定する測定器と、 後工程での各種作業条件データを記憶する記憶装置と、 前記測定器による測定結果に応じて前記記憶装置内に記
憶されている各種作業条件データから所望の作業条件を
選定する制御装置とを具備したことを特徴とする半導体
装置の生産ライン。 - 【請求項３】 第１導電型の半導体層上に形成されたゲ
ート酸化膜を介して当該半導体層上に形成されたゲート
電極と、当該ゲート電極に隣接するように半導体層内に
形成された第２導電型のソース・ドレイン領域とを有す
る半導体装置の生産ラインにおいて、 前工程での加工実績を測定する測定器と、 後工程での各種作業条件データを記憶する記憶装置と、 前記測定器による測定結果に応じて前記記憶装置内に記
憶されている各種作業条件データから所望の作業条件を
選定し、当該所望の作業条件に基づいて後工程での作業
を制御する制御装置とを具備したことを特徴とする半導
体装置の生産ライン。 - 【請求項４】 前記前工程が前記半導体層上にダミー酸
化膜を形成する工程で、後工程が当該ダミー酸化膜上か
らしきい値電圧調整用の不純物をイオン注入する工程で
あることを特徴とする請求項１または請求項２または請
求項３に記載の半導体装置の生産ライン。 - 【請求項５】 前記前工程が前記半導体層上にゲート酸
化膜を介してゲート電極を形成する工程で、後工程が当
該ゲート電極に隣接するように半導体層内に第２導電型
のソース・ドレイン領域用の不純物をイオン注入する工
程であることを特徴とする請求項１または請求項２また
は請求項３に記載の半導体装置の生産ライン。 - 【請求項６】 第１導電型の半導体層上のゲート酸化膜
上に形成されたゲート電極と、当該ゲート電極に隣接す
るように形成された第２導電型のソース・ドレイン領域
とを有する半導体装置の製造方法において、 測定器により測定された前工程での加工実績に応じて、
制御装置が後工程での作業条件を選定することを特徴と
する半導体装置の製造方法。 - 【請求項７】 第１導電型の半導体層上のゲート酸化膜
上に形成されたゲート電極と、当該ゲート電極に隣接す
るように形成された第２導電型のソース・ドレイン領域
とを有する半導体装置の製造方法において、 測定器により測定された前工程での加工実績に応じて、
制御装置が記憶装置内に記憶された後工程での各種作業
条件データを選定することを特徴とする半導体装置の製
造方法。 - 【請求項８】 第１導電型の半導体層上のゲート酸化膜
上に形成されたゲート電極と、当該ゲート電極に隣接す
るように形成された第２導電型のソース・ドレイン領域
とを有する半導体装置の製造方法において、 測定器により測定された前工程での加工実績に応じて、
制御装置が記憶装置内に記憶された後工程での各種作業
条件データから所望の作業条件を選定し、当該所望の作
業条件に基づいて後工程での作業を制御することを特徴
とする半導体装置の製造方法。 - 【請求項９】 前記前工程が前記半導体層上にダミー酸
化膜を形成する工程で、後工程が当該ダミー酸化膜上か
らしきい値電圧調整用の不純物をイオン注入する工程で
あることを特徴とする請求項６または請求項７または請
求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記前工程が前記半導体層上にゲート
酸化膜を介してゲート電極を形成する工程で、後工程が
当該ゲート電極に隣接するように半導体層内に第２導電
型のソース・ドレイン領域用の不純物をイオン注入する
工程であることを特徴とする請求項６または請求項７ま
たは請求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307260A JP2002118041A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置の生産ライン、半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307260A JP2002118041A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置の生産ライン、半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118041A true JP2002118041A (ja) | 2002-04-19 |
Family
ID=18787801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000307260A Pending JP2002118041A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置の生産ライン、半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002118041A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7537940B2 (en) | 2004-02-06 | 2009-05-26 | Samsung Electronics Co., Ltd. | Method of manufacturing electronic device capable of controlling threshold voltage and ion implanter controller and system that perform the method |
| JP2010206195A (ja) * | 2009-02-27 | 2010-09-16 | Taiwan Semiconductor Manufacturing Co Ltd | イオン注入プロセスの制御方法及びそのシステム |
-
2000
- 2000-10-06 JP JP2000307260A patent/JP2002118041A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7537940B2 (en) | 2004-02-06 | 2009-05-26 | Samsung Electronics Co., Ltd. | Method of manufacturing electronic device capable of controlling threshold voltage and ion implanter controller and system that perform the method |
| JP2010206195A (ja) * | 2009-02-27 | 2010-09-16 | Taiwan Semiconductor Manufacturing Co Ltd | イオン注入プロセスの制御方法及びそのシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6436747B1 (en) | Method of fabricating semiconductor device | |
| US6114211A (en) | Semiconductor device with vertical halo region and methods of manufacture | |
| US20020003273A1 (en) | Igfet with silicide contact on ultra-thin gate | |
| US6096591A (en) | Method of making an IGFET and a protected resistor with reduced processing steps | |
| US6670251B2 (en) | Method of fabricating semiconductor device | |
| US6525391B1 (en) | Nickel silicide process using starved silicon diffusion barrier | |
| JP2001015591A (ja) | 半導体装置の製造方法・半導体装置 | |
| US20110294270A1 (en) | Method of manufacturing semiconductor device | |
| US6730554B1 (en) | Multi-layer silicide block process | |
| US7060610B2 (en) | Method for forming contact in semiconductor device | |
| US6586333B1 (en) | Integrated plasma treatment and nickel deposition and tool for performing same | |
| US6756291B1 (en) | Method for hardening gate oxides using gate etch process | |
| US6720225B1 (en) | Reactive pre-clean using reducing gas during nickel silicide process | |
| US6544853B1 (en) | Reduction of negative bias temperature instability using fluorine implantation | |
| JPH0590293A (ja) | 半導体装置およびその製造方法 | |
| JP2002118041A (ja) | 半導体装置の生産ライン、半導体装置の製造方法 | |
| US7754554B2 (en) | Methods for fabricating low contact resistance CMOS circuits | |
| US6284612B1 (en) | Process to fabricate ultra-short channel MOSFETs with self-aligned silicide contact | |
| US7468297B2 (en) | Method of manufacturing semiconductor device | |
| US6507123B1 (en) | Nickel silicide process using UDOX to prevent silicide shorting | |
| JP4761431B2 (ja) | 半導体装置の製造方法 | |
| JP4880890B2 (ja) | 半導体装置の製造方法 | |
| US7439123B2 (en) | Low resistance contact semiconductor device structure | |
| JPH0774180A (ja) | 半導体装置の製造方法 | |
| JP3231462B2 (ja) | 半導体装置の製造方法 |