JP2002117699A

JP2002117699A - 半導体装置及びそのテスト方法

Info

Publication number: JP2002117699A
Application number: JP2000303854A
Authority: JP
Inventors: Tamio Ikehashi; 民雄池橋; Takeshi Takeuchi; 健竹内; Toshihiko Himeno; 敏彦姫野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-10-03
Filing date: 2000-10-03
Publication date: 2002-04-19
Anticipated expiration: 2020-10-03
Also published as: KR100446675B1; US20020048191A1; US20040042331A1; US6643180B2; TW564545B; KR20020026855A; US6819596B2; JP4413406B2

Abstract

(57)【要約】【課題】この発明は、半導体装置のウェハ・テスト時間
の短縮を図ることを特徴とする。【解決手段】内部電圧生成回路２０は、チップ内部で使
用される各種電圧を生成し、ここで生成された各種電圧
はロウデコーダ１２などに供給される。トリミングデー
タレジスタ２１は、内部電圧生成回路２０で上記各種電
圧を生成する際に使用される調整用データを格納する。
タイマー回路２２は、チップ内部で使用される各種タイ
ミングパルスを生成する。トリミングデータレジスタ２
３は、タイマー回路２２で上記各種タイミングパルスを
生成する際に使用される調整用データを格納する。トリ
ミングデータレジスタ２１、２３は、従来技術における
フューズの役割をする。すなわち、電源投入時に、メモ
リセルアレイ１１内の初期設定データ領域からレジスタ
２１、２３に格納すべきデータが読み出され、１／Ｏバ
ス１５を介して各レジスタ２１、２３に順次格納され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パルス生成回
路、内部電圧生成回路を有し、これらの回路で生成され
るパルスのパルス幅及び内部電圧の値が調整できる半導
体装置に係り、特に基準電圧、書き込み電圧、消去電圧
及び読み出し電圧を内部で生成する不揮発性半導体メモ
リに関する。

【０００２】

【従来の技術】不揮発性半導体メモリの１種であるＮＡ
ＮＤ型フラッシュメモリについては、例えば「K.Imamiy
a et.al.”A 130-mm² 256-Mb NAND Flash with Shallow
Trench Isolation Technology”，IEEE J.Solid State
Circuits, Vol.34,pp.1536-1543, Nov.1999」などの文
献によって発表されている。

【０００３】このような不揮発性半導体メモリでは、ウ
ェハ・テストの工程において、電圧トリミングと不良セ
ルのリダンダンシ置き換えが行われる。

【０００４】図３５は従来のウェハ・テスト工程の概略
を示すフローチャートである。各工程の動作内容は下記
の通りである。

【０００５】ＤＣテストでは、コンタクト・チェック、
スタンバイ電流等のＤＣチェックを行なう。Ｖｒｅｆ
（基準電圧）トリミングでは、まずウェハ上の各チップ
のＶｒｅｆをモニタし、次いでこれらをターゲット値に
補正するためにトリミング値をいくらにすればよいかを
計算する。

【０００６】次にＶｐｇｍ（書き込み電圧）初期値トリ
ミングを行なう。ＮＡＮＤ型フラッシュメモリでは書き
込み電圧Ｖｐｇｍを初期値から段階的に上げてゆくIncr
emental Step Pulse Programming Scheme を採用してい
る。この方法については、例えば「K.D.Suh et.al.，”
A 3.3V 32Mb NAND Flash Memory with Incremental Ste
p Pulse Programming Scheme”，ISSCC Digest of Tech
nical Papers, pp.128-129, Feb.1995」に記載されてい
る。この書き込み方法では、書き込み時間（もしくは書
き込みループ回数）が所定の時間（回数）内に収まるよ
うにするために、Ｖｐｇｍの初期値を最適化する必要が
ある。そのためにはまず、メモリセルアレイ内から書き
込み消去のできるブロック（グッド・ブロック）を見つ
ける必要がある。なぜならこの段階では未だ不良セルの
リダンダンシ置き換えがなされていないからである。

【０００７】グッド・ブロックが見つかったら、Ｖｐｇ
ｍの初期値を変えつつそのブロックに書き込みを行な
い、最適値を決定する。

【０００８】続いて電圧トリミング用フューズ・カット
を行なう。この工程ではウェハをレーザー・ブロー装置
に移し、上記Ｖｒｅｆトリミング、Ｖｐｇｍ初期値トリ
ミングで決定したトリミング値に応じてフューズ・カッ
トする。

【０００９】続いて不良カラム・ロウ検出を行なう。こ
こでは、リダンダシン置き換えのためにメモリセルアレ
イに数通りのデータパターンを書き込み、不良カラム・
ロウを検出する。

【００１０】次にリダンダシン用フューズ・カットを行
なう。ここでは、ウェハを再度レーザー・ブロー装置に
移し、リダンダンシ置き換えのフューズ・カットをす
る。

【００１１】なお、このフローチャートにおいて、不良
カラム・ロウ検出の前に電圧トリミング用のフューズ・
カットを行なうのは、Ｖｐｇｍ等の内部生成電圧がずれ
た状態で不良カラム・ロウ検出を行なうと不良が見つけ
られない可能性があるためである。

【００１２】

【発明が解決しようとする課題】上記のようなウェハ・
テスト工程のテスト時間は、チップのコストに反映され
る。したがってチップコストを削減するには、必要なウ
ェハ・テストを行ないつつテスト時間を極力短縮するこ
とが必要である。

【００１３】上述したウェハ・テストの工程では、テス
ト時間を長くする要因が２つある。１つは、フューズ・
カット工程の存在自体にある。レーザー・ブローにより
フューズ・カットを行なうためには、ウェハをテスタか
ら取り出してレーザー・ブロー装置に移す必要があり、
ここで時間のオーバーヘッドが生じる。上記ウェハ・テ
スト工程では特に、フューズ・カットを２回に分けて行
なう必要があるためオーバーヘッドがより顕著なものと
なっている。

【００１４】第２の要因は、テスタの演算時間にある。
テスト時間短縮のため、ウェハ・テスト工程では１００
個程度のチップに対し同時にコマンドを与え、なおかつ
出力を同時に測定できるようなテスタが用いられる。し
かし、こうしたテスタでも、モニタした電圧からトリミ
ング値を算出する演算や、読み出したデータパターンか
ら不良カラム・ロウを検出する演算を、完全に並列に行
なうことはできない。並列処理のできるチップ数は、高
々１０個程度である。したがって１００チップ分のデー
タを同時に取得できたとしても、そのデータに対する演
算処理は１０回に分割して行なわねばならず、ここで時
間のオーバーヘッドが生じる。

【００１５】上記２つの要因のうち、フューズ・カット
工程分の時間を削減するための方法が、本出願人による
特願平１１−３５１３９６号の出願に係る発明で述べら
れている。その概要は以下の通りである。

【００１６】不揮発性半導体メモリではメモリセルが不
揮発に情報を記憶できるので、電圧のトリミング値やリ
ダンダンシの情報をメモリセルアレイ内に記憶させれ
ば、フューズ並びにフューズ・カット工程をなくすこと
ができる。不揮発性半導体メモリが通常の動作状態にあ
るときは先のトリミング値やリダンダンシ情報が所定の
レジスタに格納されている必要があるが、その格納動
作、すなわちメモリセルアレイ内から情報を取り出して
レジスタに格納するという動作は、不揮発性半導体メモ
リに電源を投入した時点で行なえば良い。

【００１７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電圧のトリミング値や
リダンダンシの情報を不揮発性のメモリセルに記憶さ
せ、その情報をメモリセルアレイ内から取り出してレジ
スタに格納することにより、フューズ並びにフューズ・
カット工程をなくすことができ、さらに外部のテスタを
使用せずにテストを行なうことによりテスト時間の短縮
を図ることである。

【００１８】より具体的には、電圧のトリミング値やリ
ダンダンシの情報をメモリセルアレイ内に記憶させるよ
うな不揮発性半導体メモリにおいて、電圧のトリミング
値やリダンダンシ決定に要するテスト時間を削減するこ
とを目的とする。さらに願わくは、不揮発性半導体メモ
リ以外の半導体製品にも適用可能な、簡便でかつ普遍性
・汎用性のあるテスト方法を提供することを目的とす
る。

【００１９】

【課題を解決するための手段】この発明の半導体装置及
びそのテスト方法では、ウェハ・テスト工程においてテ
スタのＣＰＵやメモリを一切使用しない自動テスト方式
を採用する。自動テスト方式の採用によるチップ内の回
路増は最小限に抑える。そのために、ウェハ・テスト工
程のフローを最適化する。

【００２０】この発明の不揮発性半導体メモリのテスト
方法は、不揮発性メモリセルからなるメモリセルアレイ
と、上記メモリセルアレイ内の不良領域のアドレスを格
納するレジスタと、複数個の内部電圧生成回路及びタイ
マー回路と、上記複数個の内部電圧生成回路及びタイマ
ー回路のそれぞれに対応して設けられ、各生成回路で生
成される内部電圧値及びタイマー値を設定するためのト
リミング値を格納するレジスタとを備え、半導体チップ
上に集積された不揮発性半導体メモリにおいて、上記全
てのレジスタの内容をリセットする第１のステップと、
上記各レジスタの内容を各半導体チップ毎の素性に応じ
た値に設定する第２のステップとからなるテストを電源
を投入した後に電源を切ることなく続けて行うことを特
徴とする。

【００２１】この発明の半導体装置のテスト方法は、レ
ジスタに格納されたデータに基づいて動作もしくは機能
が変化する内部回路を有し、半導体チップ上に集積され
た半導体装置において、パス、フェイルいずれかの結果
を出力するような自己判定テストを上記内部回路に対し
て行なわせる第１の操作と、上記自己判定テストにおけ
るパスもしくはフェイルの結果に応じて異なった制御を
上記レジスタに対して実施する第２の操作とを交互に所
定の回数繰り返して行うことにより、上記レジスタに各
半導体チップ毎の特性を反映したデータを設定すること
を特徴とする。

【００２２】この発明の半導体装置のテスト方法は、Ｎ
ビット（Ｎは正の整数）のデータを保持できるレジスタ
により出力を２^Ｎ通りにトリミングできる内部回路を有
する半導体装置において、第１回目のテストにおいて、
上記Ｎビットのデータを第１の状態にして上記内部回路
の出力を判定することにより上記Ｎビットのデータうち
の最上位ビットのデータを決定し、第ｋ回目（ｋ＝２，
３、…、Ｎ）のテストにおいて、最上位ビットから（ｋ
−１）ビット目までのデータを第１回目から第（ｋ−
１）回目までのテストで決定された値に保ちつつ、残り
のビットを所定の状態として上記内部回路の出力を判定
することによりｋビット目のデータを決定し、上記Ｎ回
のテストにより上記レジスタに各半導体装置毎の特性を
反映したデータを設定することを特徴とする。

【００２３】この発明の不揮発性半導体メモリのテスト
方法は、書き込み、消去可能な不揮発性メモリセルがカ
ラム、ロウ方向にマトリクス状に配列されたメモリセル
アレイと、センスアンプと、カラム方向に延在し、上記
メモリセルアレイのデータを上記センスアンプに伝える
ビット線とを有する不揮発性半導体メモリにおいて、上
記メモリセルアレイ内のセルアレイのカラム不良の検出
を、メモリセルに対する書き込み並びに消去動作を行う
ことなく実行することを特徴とする。

【００２４】この発明の不揮発性半導体メモリにおける
不良カラムの検出及び置き換え方法は、メモリセルがカ
ラム、ロウ方向にマトリクス状に配列されてカラム領
域、ロウ領域を有するメモリセルアレイと、上記メモリ
セルアレイ内の不良カラムと置き換えるためのＭ個のカ
ラムリダンタンシからなるカラムリダンタンシ領域と、
上記カラムリダンタンシと置き換えるべきカラムアドレ
スを記憶するＭ個のレジスタと、センスアンプとを有す
る不揮発性半導体メモリにおいて、上記Ｍ個のレジスタ
の各々には対応するカラムリダンダンシが使用可能であ
るか否かに応じてそれぞれ第１または第２の信号状態に
なるラッチが含まれ、さらに、上記Ｍ個のレジスタを順
に選択するカウンタと、上記センスアンプから出力され
る選択カラムのデータが、与えられた期待値と一致して
いるかどうかに応じてパス、フェイル信号を出力する判
定回路とを有し、上記メモリセルアレイ内の不良カラム
を検出する際は、カラムアドレス並びに上記カウンタを
先頭番地に設定した状態から開始し、上記判定回路の出
力がパスであれば上記カラムアドレスをインクリメント
させ、上記判定回路の出力がフェイルでありかつ上記カ
ウンタにより選択されたレジスタのラッチが第１の信号
状態である場合は上記カラムアドレスを上記レジスタに
格納した後、カラムアドレス並びにカウンタをインクリ
メントさせ、上記判定回路の出力がフェイルでありかつ
上記カウンタにより選択されたレジスタのラッチが第２
の信号状態である場合はラッチが第１の信号状態にある
レジスタに到達するまでカウンタをインクリメントさせ
た後、上記カラムアドレスをレジスタに格納し、ついで
カラムアドレス並びにカウンタをインクリメントさせ、
以上の操作を最終カラムアドレスに到達するまで行なう
ことを特徴とする。

【００２５】この発明の半導体メモリは、ビット線と、
上記ビット線に接続された複数のメモリセルと、上記ビ
ット線の一端に接続されたセンスアンプとを有する半導
体メモリにおいて、上記ビット線に接続された複数のメ
モリセルを全て非選択状態とし、かつ上記ビット線の他
端をスイッチを介して所定電位に接続した状態で上記セ
ンスアンプによりデータを読み出し、この読み出しデー
タに応じて上記ビット線のオープン不良を検出する不良
検出回路を具備したことを特徴とする。

【００２６】この発明の不揮発性半導体メモリは、書き
込み、消去可能な不揮発性メモリセルがカラム、ロウ方
向にマトリクス状に配列されたメモリセルアレイと、上
記メモリセルアレイ内の消去並びに書き込みを行うメモ
リセルの単位を記憶するアドレスレジスタと、消去対象
のメモリセルが全て消去されているか否かに応じてパ
ス、フェイル信号を出力する消去ベリファイ動作と、書
き込み対象のメモリセルが全て書き込まれているか否か
に応じてパス、フェイル信号を出力する書き込みベリフ
ァイ動作と、第１のコマンドを受けて起動され、上記消
去ベリファイ並びに書き込みベリファイの結果のいずれ
かがフェイルである場合には上記アドレスレジスタのデ
ータを変更し、共にパスである場合には上記アドレスレ
ジスタのデータを変更しないような操作を行う制御回路
とを具備したことを特徴とする。

【００２７】この発明の半導体メモリは、コマンド入力
により起動され、パスもしくはフェイル信号を出力する
テスト動作を複数種類有し、かつ上記テスト動作のうち
直前に実施されたテストの結果がパスであればデータを
変更せず、フェイルであればデータを所定の信号状態に
設定するレジスタを具備したことを特徴とする。

【００２８】この発明の半導体メモリのテスト方法は、
コマンド入力により起動され、パスもしくはフェイル信
号を出力するテスト動作を複数種類有し、かつ上記テス
ト動作のうち直前に実施されたテストの結果がパスであ
ればデータを変更せず、フェイルであればデータを所定
の信号状態に設定するレジスタを具備した半導体メモリ
において、複数種類のテスト動作を行った後、前記レジ
スタのデータが所定の信号状態に設定されているか否か
を判別することにより、良品と不良品を判別するように
したことを特徴とする。

【００２９】この発明の不揮発性半導体メモリは、消去
並びに書き込みを行うメモリセルの単位を記憶するアド
レスレジスタを有し、消去ベリファイ並びに書き込みベ
リファイの機能を有する不揮発性半導体メモリにおい
て、消去ベリファイ後のパス、フェイル結果を格納する
第１のレジスタと、書き込みベリファイ後のパス、フェ
イル結果を格納する第２のレジスタと、各消去単位毎に
設けられ、この消去単位内のメモリセルが書き込み消去
可能であるか否かに応じて第１または第２の信号状態を
格納する第３のレジスタと、第１のコマンド入力を受け
て起動され、上記第１のレジスタ並びに第２のレジスタ
のデータのうち少なくとも一方がフェイルである場合は
上記アドレスレジスタにより選択されたアドレスに対応
する第３のレジスタを第１の信号状態とし、上記第１の
レジスタ並びに第２のレジスタのデータが共にパスであ
る場合は上記第３のレジスタを第２の信号状態とするよ
うな操作を行う制御回路とを具備したことを特徴とす
る。

【００３０】この発明の半導体装置は、レジスタに格納
されたデータに基づいて動作もしくは機能が変化する内
部回路を有する半導体装置において、パス、フェイルい
ずれかの結果を出力するような自己判定テストを上記内
部回路に対して行なわせる第１の操作と、上記自己判定
テストにおけるパスもしくはフェイルの結果に応じて異
なった制御を上記レジスタに対して実施する第２の操作
とを交互に所定の回数繰り返して行う制御回路を具備
し、上記レジスタに各半導体装置毎の特性を反映したデ
ータを設定することを特徴とする。

【００３１】この発明の半導体装置は、Ｎビット（Ｎは
正の整数）のデータを保持できるレジスタにより出力を
２^Ｎ通りにトリミングできる内部回路を有する半導体装
置において、第１回目のテストにおいて、上記Ｎビット
のデータを第１の状態にして上記内部回路の出力を判定
することにより上記Ｎビットのデータうちの最上位ビッ
トのデータを決定し、第ｋ回目（ｋ＝２，３、…、Ｎ）
のテストにおいて、最上位ビットから（ｋ−１）ビット
目までのデータを第１回目から第（ｋ−１）回目までの
テストで決定された値に保ちつつ、残りのビットを所定
の状態として上記内部回路の出力を判定することにより
ｋビット目のデータを決定し、上記Ｎ回のテストにより
上記レジスタに各半導体装置毎の特性を反映したデータ
を設定するデータ設定回路を具備したことを特徴とす
る。

【００３２】この発明の不揮発性半導体メモリは、メモ
リセルがカラム、ロウ方向にマトリクス状に配列されて
カラム領域、ロウ領域を有するメモリセルアレイと、上
記メモリセルアレイ内の不良カラムと置き換えるための
Ｍ個のカラムリダンタンシからなるカラムリダンタンシ
領域と、上記カラムリダンタンシと置き換えるべきカラ
ムアドレスを記憶するＭ個のレジスタと、センスアンプ
とを有する不揮発性半導体メモリにおいて、上記Ｍ個の
レジスタの各々には対応するカラムリダンダンシが使用
可能であるか否かに応じてそれぞれ第１または第２の信
号状態になるラッチが含まれ、さらに、上記Ｍ個のレジ
スタを順に選択するカウンタと、上記センスアンプから
出力される選択カラムのデータが、与えられた期待値と
一致しているかどうかに応じてパス、フェイル信号を出
力する判定回路と、上記メモリセルアレイ内の不良カラ
ムを検出する際は、カラムアドレス並びに上記カウンタ
を先頭番地に設定した状態から開始し、上記判定回路の
出力がパスであれば上記カラムアドレスをインクリメン
トさせ、上記判定回路の出力がフェイルでありかつ上記
カウンタにより選択されたレジスタのラッチが第１の信
号状態である場合は上記カラムアドレスを上記レジスタ
に格納した後、カラムアドレス並びにカウンタをインク
リメントさせ、上記判定回路の出力がフェイルでありか
つ上記カウンタにより選択されたレジスタのラッチが第
２の信号状態である場合はラッチが第１の信号状態にあ
るレジスタに到達するまでカウンタをインクリメントさ
せた後、上記カラムアドレスをレジスタに格納し、つい
でカラムアドレス並びにカウンタをインクリメントさ
せ、以上の操作を最終カラムアドレスに到達するまで行
なわせる制御回路とが設けられていることを特徴とす
る。

【００３３】この発明の不揮発性半導体メモリは、書き
込み、消去可能な不揮発性メモリセルがカラム、ロウ方
向にマトリクス状に配列されたメモリセルアレイと、セ
ンスアンプと、カラム方向に延在し、上記メモリセルア
レイのデータを上記センスアンプに伝えるビット線と、
上記メモリセルに対する書き込み並びに消去動作を行う
ことなく、上記メモリセルアレイ内のセルアレイのカラ
ム不良の検出するカラム不良検出手段とを具備したこと
を特徴とする。

【００３４】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。

【００３５】図１はこの発明に係るＮＡＮＤ型フラッシ
ュメモリの概略的な構成を示すブロック図、図２は図１
のメモリのメモリセルアレイの一部の構成を示す回路図
であり、さらに図３は図１のメモリのウェハ・テスト工
程のフローチャートである。

【００３６】図１において、メモリセルアレイ（Ｍｅｍ
ｏｒｙＣｅｌｌＡｒｒａｙ）１１は、電気的書き替
えが可能な不揮発性メモリセルがカラム、ロウ方向にマ
トリクス状に配列して構成されている。上記各不揮発性
メモリセルは、コントロールゲートとフローティングゲ
ートとが積層されたスタックトゲート型のＭＯＳトラン
ジスタ構造を有している。

【００３７】ここで、メモリセルアレイ１１は、他とは
絶縁分離されたウェル領域上に形成されており、メモリ
セルアレイ１１内のメモリセルのデータを消去する際
は、消去動作を複数ステップに分けて各ステップ毎に上
記ウェル領域に与える消去電圧を初期電圧から一定電圧
ずつ上げてゆくような消去方法が採られる。

【００３８】また、メモリセルアレイ１１には、不良セ
ルを置き換えるためのリダンダシ（冗長）カラムが設け
られている。さらに、メモリセルアレイ１１には、初期
設定データを格納するための初期設定データ領域が設定
されている。

【００３９】上記メモリセルアレイ１１には、互いに交
差するようにそれぞれ複数本のワード線ＷＬ及びビット
線ＢＬが設けられており、複数本のワード線はロウデコ
ーダ（ＲｏｗＤｅｃｏｄｅｒ）１２のデコード出力に
よって選択的に駆動される。データの読み出し時に、メ
モリセルアレイ１１内のメモリセルから読み出された信
号はビット線ＢＬを介してページバッファ（Ｐａｇｅ
Ｂｕｆｆｅｒ）１３に供給され、ここでセンスされる。
ページバッファ１３でセンスされたデータは、カラムゲ
ート回路（ＣｏｌｕｍｎＧａｔｅ）１４によってカラ
ム単位で選択されてＩ／Ｏバス（Ｉ／ＯＢｕｓ）１５
に供給され、さらにＩ／Ｏバッファ（I／ＯＢｕｆｆ
ｅｒ）１６から外部に出力される。データの書き込み時
は、上記とは逆に外部から供給される書き込みデータが
Ｉ／Ｏバッファ１６〜Ｉ／Ｏバス１５〜カラムゲート回
路１４に供給され、さらにページバッファ１３を介して
ビット線ＢＬに書き込みデータに応じた電圧が供給さ
れ、選択メモリセルにデータが書き込まれる。

【００４０】また、上記Ｉ／Ｏバッファ１６には、チッ
プ外部から、データ書き込み時には上記書き込みデータ
が供給される他に、メモリセルを選択するためのアドレ
スやメモリの動作を制御するためのコマンドが供給され
る。アドレスはアドレスバッファ（ＡｄｄｒｅｓｓＢ
ｕｆｆｅｒ）１７に取り込まれ、コマンドはコマンドバ
ッファ（ＣｏｍｍａｎｄＢｕｆｆｅｒ）１８に取り込
まれる。アドレスバッファ１７に取り込まれたアドレス
のうち、ロウアドレスはロウデコーダ１２に供給され、
カラムアドレスはカラムゲート回路１４に供給される。

【００４１】上記メモリセル１１に不良カラムが発生し
ている場合に、この不良カラムに対応した不良カラムア
ドレスを格納するための不良カラムアドレスレジスタ
（ＢａｄＣｏｌｕｍｎＡｄｄ．Ｒｅｇｉｓｔｅ
ｒ）１９が設けられている。すなわち、不良カラムアド
レスレジスタ１９は、リダンダンシ置き換えをすべき不
良カラムのアドレスを格納するレジスタである。なお、
この実施の形態におけるメモリではブロック・リダンダ
ンシは設けないが、その代わりに不良ブロックを検出し
てフラグを立て、ユーザに不良ブロック・アドレスが判
るようにしている。不良ブロックのフラグ情報はロウデ
コーダ１２内のラッチに記憶される。この不良カラムア
ドレスレジスタ１９は上記Ｉ／Ｏバス１５に接続されて
いる。

【００４２】内部電圧生成回路（ＶｏｌｔａｇｅＧｅ
ｎｅｒａｔｏｒｓ）２０は、チップ内部で使用される各
種電圧を生成するものであり、この電圧には例えばＶｒ
ｅｆ（基準電圧）、Ｖｐｇｍ（書き込み電圧）、内部降
圧電圧（Ｖｄｄ）、消去電圧（Ｖｅｒａｓｅ）、非選択
セルのワード線に供給される非選択セルワード線電圧
（Ｖｒｅａｄ）などがある。内部電圧生成回路２０で生
成された各種電圧はロウデコーダ１２などに供給され
る。

【００４３】トリミングデータレジスタ（Ｔｒｉｍ．
ＤａｔａＲｅｇｉｓｔｅｒ）２１は、上記内部電圧生
成回路２０で上記各種電圧を生成する際に使用される調
整用データ（トリミングデータ）を格納する。

【００４４】タイマー回路（Ｔｉｍｅｒ）２２は、チッ
プ内部で使用される各種タイミングパルスを生成する。

【００４５】トリミングデータレジスタ（Ｔｒｉｍ.
ＤａｔａＲｅｇｉｓｔｅｒ）２３は、上記タイマー回
路２２で上記各種タイミングパルスを生成する際に使用
される調整用データ（トリミングデータ）を格納する。
上記トリミングデータレジスタ２１、２３は、従来技術
におけるフューズの役割をする。すなわち、電源投入時
に、メモリセルアレイ１１内の後述する初期設定データ
領域からレジスタに格納すべきデータが読み出され、１
／Ｏバス１５を介して各レジスタ２１、２３に順次格納
される。

【００４６】Ｉ／Ｏ制御回路（Ｉ／ＯＣｏｎｔｒｏ
ｌ）２４は、外部から供給されるチップイネーブル信号
／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブ
ル信号／ＷＥなどの各種制御信号を取り込む。Ｉ／Ｏ制
御回路２４に取り込まれた制御信号及び上記コマンドバ
ッファ１８に取り込まれたコマンドは制御回路（Ｃｏｎ
ｔｒｏｌＬｏｇｉｃ）２５に供給される。

【００４７】上記制御回路２５は、Ｉ／Ｏ制御回路２４
からの制御信号及びコマンドをデコードした結果に基づ
いてチップ内部の各回路の動作を制御する。この制御回
路２５内には制御用のデータを格納するための各種レジ
スタが設けられている。また、制御回路２５は外部回路
に対して、チップがアクセス可能である否かの状態を示
すレディー／ビジー信号（Ｒ／Ｂｎ）を出力する機能を
有している。

【００４８】図２に示すメモリセルアレイ１１では、例
えば１６個のメモリセルが直列接続されてＮＡＮＤセル
ユニットを構成している。ワード線ＷＬ（ＷＬ０〜ＷＬ
１５）が共通に接続された複数のＮＡＮＤセルユニット
は、データ消去の最小単位となるセルブロックを構成し
ており、複数のセルブロックＢ０、Ｂ１、…、Ｂｎがビ
ット線ＢＬを共通にして配置されている。

【００４９】このようなメモリセルアレイ１１におい
て、例えばセルブロックＢｎが初期設定データを格納す
るための初期設定データ領域として使用される。この初
期設定データ領域は、ビット線ＢＬ及びワード線ＷＬの
選択駆動により、データの書き込み、消去及び読み出し
が可能ではあるが、メモリの通常の動作においては外部
からはアクセスされない。従って、データの一括消去あ
るいはブロック単位の消去の際にも、この初期設定デー
タ領域内のデータは消去されない。

【００５０】次に、上記のような構成のメモリのウェハ
・テスト時における各工程の動作を、図３のフローチャ
ートを参照して説明する。

【００５１】ウェハ・テストは以下の工程からなる。

【００５２】（１）ＤＣテスト（ＤＣＴｅｓｔ）］（２）デフォルト・リセット（ＤｅｆａｕｌｔＲｅｓ
ｅｔ）（３）タイマー及び電圧トリミング（Ｔｉｍｅｒ＆
ＶｏｌｔａｇｅＴｒｉｍｍｉｎｇ）（４）不良カラム検出及び置き換え（ＢａｄＣｏｌ．
Ｄｅｔｅｃｔｉｏｎ＆Ｒｅｐａｉｒ）（５）正常なメモリブロックのサーチ（ＧｏｏｄＢｌ
ｏｃｋＳｅｒｃｈ）（６）Ｖｐｇｍ初期値トリミング（ＶｐｇｍＩｎｉｔ
ｉａｌＶａｌｕｅＴｌｉｍｍｉｎｇ）（７）不良メモリブロック検出（ＢａｄＢｌｏｃｋ
Ｄｅｔｅｃｔｉｏｎ）（８）オプション・セット（ＯｐｔｉｏｎＳｅｔ）（９）ＲＯＭヒューズ・プログラム（ＲＯＭ−Ｆｕｓｅ
Ｐｒｏｇｒａｍ）（１０）パワーオフ、オン時のレジスタ状態の検証（Ｐ
ｏｗｅｒＯｆｆ，ＯｎＶｅｒｉｆｉｃａｔｉｏｎｏ
ｆＲｅｇｉｓｔｅｒＳｔａｔｅ）このようなウェハ・テストのうち、（２）のデフォルト
・リセットから（９）のＲＯＭヒューズ・プログラムま
での工程は、電源を投入した後に電源を切ることなく続
けて行われる。

【００５３】次に各項目について説明する。

【００５４】（１）ＤＣテストまず、従来技術の場合と同じＤＣテストを行なう。この
部分は自動テスト化できないが、トータルのテスト時間
に占める割合は小さいので、テスト時間への影響は少な
い。

【００５５】（２）デフォルト・リセットＤＣテストの後に全レジスタをデフォルト（初期）状態
にセットする。トリミングデータレジスタ２１、２３に
対しては、各レジスタの中身がデフォルトのトリミング
値となるようリセットする。一方、不良カラムアドレス
レジスタ１９と前記不良ブロック・フラグに関しては、
不良カラムおよび不良ブロックがない状態にリセットす
る。

【００５６】（３）タイマー及び電圧トリミングこの工程では、タイマー回路２２で生成するパルス信号
のパルス幅のトリミング及び内部電圧生成回路２０で生
成する電圧の値のトリミングを行なう。ここでトリミン
グする電圧は、基準電圧Ｖｒｅｆ、内部降圧電圧Ｖｄｄ
並びに非選択セルワード線電圧Ｖｒｅａｄの３つであ
る。

【００５７】以下各項目毎にテスト方法を説明する。

【００５８】［タイマー・トリミング（ＴｉｍｅｒＴ
ｒｉｍｍｉｎｇ）］図４は、図１中のタイマー回路２
２、トリミングデータレジスタ２３及びこれらの回路に
関係する制御回路２５内の回路の具体的構成を示してい
る。

【００５９】タイマー回路２２は、タイマー信号生成回
路２２Ａと基準クロック生成回路２２Ｂとから構成され
る。

【００６０】タイマー信号生成回路２２Ａは、基準クロ
ック生成回路２２Ｂにより生成された基本クロックＰＵ
ＬＳＥから、図５のタイミングチャートに示すようにパ
ルスＴＭＣＬＫを生成する。ここで、上記パルスＴＭＩ
ＮＴは基本クロックの整数倍に相当するパルスであり、
タイマーリセット信号ＴＭＲＳＴをトリガとして生成さ
れる。パルスＴＭＣＬＫは、パルスＴＭＩＮＴが“Ｈ”
となってからＴＩＮＴの時間だけ経過してから“Ｈ”と
なる。時間ＴＩＮＴとパルスＴＭＣＬＫのパルス幅（１
００ｎｓ）は基準クロックから生成されるため、基準ク
ロックのばらつきに応じて増減する。

【００６１】タイマー信号生成回路２２Ａで生成された
パルスＴＭＣＬＫは、チップのパッド（Ｐａｄ）３１に
供給される、所望するパルス幅Ｔｅｘｔを有するパルス
ＴＭＥＸＴと共にＡＮＤゲート３２に供給される。

【００６２】上記ＡＮＤゲート３２の出力はセット・リ
セット型のフリップフロップ３３のセット端子に供給さ
れる。またフリップフロップ３３のリセット端子にはタ
イマーリセット信号ＴＭＲＳＴが供給される。このフリ
ップフロップ３３の出力は、フラグＦＬＡＧとしてトリ
ミングデータレジスタ制御回路（Ｃｏｎｔｒｏｌ）３４
に供給される。この制御回路３４は、上記フラグＦＲＡ
Ｇの状態に応じて、前記トリミングデータレジスタ２３
に対してインクリメント信号ｉｎｃまたはリセット信号
ｒｓｔを供給する。

【００６３】上記基準クロック生成回路２２Ｂの一具体
例を図６の回路図に示す。ここで、２つの基準遅延生成
回路３５Ａ及び３５Ｂは同様の回路構成を有しており、
差動増幅器４１、２つのＮチャネルＭＯＳトランジスタ
４２、４３、トリミング信号に応じて両端子間の抵抗値
が変化する可変抵抗回路Ｒ、ＰチャネルＭＯＳトランジ
スタ４４及びキャパシタＣとから構成され、それぞれ可
変抵抗回路Ｒにおける抵抗値とキャパシタＣの容量値と
の積ＲＣに相当する遅延時間を生成する。

【００６４】上記両基準遅延生成回路３５Ａ、３５Ｂの
出力は、タイマーリセット信号ＴＭＲＲＳＴｎと共に、
２個のＮＡＮＤ回路からなるフリップフロップ４５に供
給される。このフリップフロップ４５の一方の出力は、
ＡＮＤ回路４６によってタイマーリセット信号ＴＭＲＲ
ＳＴｎと共にＡＮＤ論理が取られることにより制御信号
ＤＥＮ１が生成される。この制御信号ＤＥＮ１は、一方
の基準遅延生成回路３５Ｂ内のＰチャネルＭＯＳトラン
ジスタ４４のゲートに供給される。また、上記フリップ
フロップ４５の他方の出力は、ＡＮＤ回路４７によって
タイマーリセット信号ＴＭＲＲＳＴｎと共にＡＮＤ論理
が取られることにより制御信号ＤＥＮ０が生成される。
この制御信号ＤＥＮ０は、他方の基準遅延生成回路３５
Ａ内のＰチャネルＭＯＳトランジスタ４４のゲートに供
給されると共に、インバータ４８で反転されて基本クロ
ックＰＵＬＳＥが生成される。

【００６５】このような構成の基準クロック生成回路２
２Ｂにおいて、基準遅延生成回路３５Ａ、３５Ｂでは、
制御信号ＤＥＮ０またはＤＥＮ１が“Ｌ”になっている
期間にＰチャネルＭＯＳトランジスタ４４がオンし、キ
ャパシタＣが電源電圧によって充電されている。ここで
ＮチャネルＭＯＳトランジスタ４２のしきい値電圧をＶ
ｔｈとすれば、差動増幅器４１の（−）端子の電圧はＶ
ｔｈに設定されている。

【００６６】次に、制御信号ＤＥＮ０またはＤＥＮ１が
“Ｈ”に変わると、ＰチャネルＭＯＳトランジスタ４４
がオフし、キャパシタＣの充電が行われなくなる。ここ
で、ＮチャネルＭＯＳトランジスタ４２、４３はカレン
トミラー回路を構成しており、可変抵抗回路Ｒを介して
ＮチャネルＭＯＳトランジスタ４２に流れる電流に比例
した電流がＮチャネルＭＯＳトランジスタ４３にも流
れ、キャパシタＣは今度はこの電流によって放電され
る。そして、キャパシタＣの端子電圧が、差動増幅器４
１の（−）端子の電圧Ｖｔｈよりも低くなると、差動増
幅器４１の出力が“Ｈ”から“Ｌ”に反転する。そし
て、制御信号ＤＥＮ０またはＤＥＮ１が“Ｌ”から
“Ｈ”に反転してから、次に差動増幅器４１の出力が
“Ｈ”から“Ｌ”に反転するまでの遅延時間が上記ＲＣ
に相当する。このような動作が２つの基準遅延生成回路
３５Ａ、３５Ｂで交互に繰り返されることにより、イン
バータ４８からは上記遅延時間ＲＣの２倍の周期をもつ
基本クロックＰＵＬＳＥが出力される。ここで、可変抵
抗回路Ｒはトリミング信号の値に応じて抵抗値を変える
ことができるため、トリミング信号により基準遅延時間
を調整することができる。なお基準クロック生成回路２
２Ｂは図６のものに限られることはなく、トリミング信
号により基準クロックを調整できるものであれば、他の
回路構成を使用してもよい。

【００６７】図７は、図６中の可変抵抗回路Ｒの具体的
な構成例を示す回路図である。この可変抵抗回路Ｒは、
デコーダ回路（Ｄｅｃｏｄｅｒ）４９と、互いに値が異
なる８個の抵抗Ｒ０〜Ｒ７及びこれらの各抵抗に対して
それぞれ直列接続された８個のＮチャネルＭＯＳトラン
ジスタＱとから構成されている。

【００６８】上記デコーダ回路４９は、例えば３ビット
のトリミング信号ＴＴＭＲ０〜ＴＴＭＲ２をデコードし
て、８通りのデコード信号を出力する。そして、これら
８通りのデコード信号のそれぞれが上記８個のＮチャネ
ルＭＯＳトランジスタＱのゲートに供給される。

【００６９】このように構成された可変抵抗回路Ｒで
は、３ビットのトリミング信号ＴＴＭＲ０〜ＴＴＭＲ２
に基づいて８個のＮチャネルＭＯＳトランジスタＱのう
ちいずれか１つがオン状態されることにより、両端子間
の抵抗値が８通りに変化する。

【００７０】図８は、図４中のトリミングデータレジス
タ２３の詳細な回路構成を示している。このレジスタ２
３は例えば４ビットのデータを保持する。このうちの１
ビットはインデクス（ＩＮＤＥＸ）ビットである。この
インデクスビットはトリミングテストを行なったか否か
を示す指標の役割をする。残りの３ビットＴＴＭＲ０〜
ＴＴＭＲ２が正味のトリミング情報となる。

【００７１】図８に示すように、直列接続された３個の
Ｄ型フリップフロップ（ＤＦＦ）５０により構成された
カウンタがＴＴＭＲ０〜ＴＴＭＲ２を記憶するレジスタ
を兼ねている。インデクスビットはラッチ回路（ＩＮＤ
ＥＸｌａｔｃｈ）５１で記憶される。各フリップフロ
ップ５０及びラッチ回路５１のデータは、各フリップフ
ロップ５０及びラッチ回路５１に対してそれぞれ設けら
れた各２個のクロックドインバータ５２、５３を介して
Ｉ／Ｏバス１５との間で入出力される。

【００７２】レジスタ２３のデータをメモリセルに書き
込む際はＩ／Ｏバス１５を介してページバッファ１３
（図１に図示）に転送し、また電源投入後にトリミング
データをメモリセルからレジスタ２３に転送する際は、
ページバッファ１３からＩ／Ｏバス１５を介してレジス
タ２３にデータを取り込む。

【００７３】図９は、レジスタ２３内のデータ（ＴＴＭ
Ｒ０〜ＴＴＭＲ２及びＩＮＤＥＸ）と上記ＴＩＮＴのず
れ（ΔＴｉｎｔ）との関係を示したものである。デフォ
ルト・リセットの状態ではＩＮＤＥＸビットは“０”に
され、ＴＴＭＲ０〜ＴＴＭＲ２はＴＩＮＴのずれが０％
となるような値に設定される。タイマー・トリミングの
テストが開始されるとレジスタデータはまず初期状態に
セットされる。このとき、ＩＮＤＥＸビットは“１”に
される。なお、初期状態ではＴＴＭＲ０〜ＴＴＭＲ２は
全て“０”である。

【００７４】次に、図４中の制御回路３４からインクリ
メント信号ｉｎｃが生成される度に、ＴＴＭＲ０〜ＴＴ
ＭＲ２のデータが順次インクリメントされる。図９に示
すように、ＴＩＮＴの時間はＴＴＭＲ０〜ＴＴＭＲ２が
インクリメントされるに従い順次長くなるように制御さ
れる。

【００７５】このようなレジスタ機能並びに回路構成を
用いれば、次のようにタイマー回路のトリミングができ
る。

【００７６】図１０はタイマー回路２２のトリミング時
のシーケンス、図１１はトリミング時のタイミングチャ
ートを示し、図１２は図１中のＩ／Ｏバッファ１６にレ
ジスタコントロールコマンドを供給した時の動作手順を
示すフローチャートである。

【００７７】まず、テスト開始コマンドを入力すると、
レジスタ２３が初期状態にセットされ、タイマー回路２
２のテストが可能な状態になる。次に、図４に示された
パッド３１に狙い目の幅Ｔｅｘｔを持つパルスＴＭＥＸ
Ｔを入力する。これにより、ＴＭＥＸＴをトリガとして
ＴＭＲＳＴ、ＴＭＩＮＴ、ＴＭＣＬＫのパルスが立つ。
ここで、図１１（ａ）に示すように、ＴＭＥＸＴが
“Ｈ”の期間中にパルスＴＭＣＬＫが立つと、ＦＬＡＧ
が“Ｈ”となり、図１１（ｂ）に示すように、ＴＭＥＸ
Ｔが“Ｌ”の期間中にパルスＴＭＣＬＫが立つと、フラ
グＦＬＡＧは“Ｌ”となる。

【００７８】次に、レジスタコントロールコマンドを入
力する。このコマンドを入力すると、ＦＬＡＧが“Ｈ”
の場合に制御回路３４はインクリメント信号ｉｎｃを生
成し、ＦＬＡＧが“Ｌ”であればインクリメント信号ｉ
ｎｃを生成しない。なお、レジスタコントロールコマン
ドの形態としては、通常のコマンド入力であってもよい
し、／ＷＥ信号のトグルのような形態であってもよい。

【００７９】図１０のシーケンスに従ってテストをする
と、Ｔｉｎｔ＜Ｔｅｘｔである間はレジスタデータが順
次インクリメントされ、タイマー時間が順次長くなり、
Ｔｉｎｔ＞Ｔｅｘｔとなった段階でインクリメントされ
なくなる。従って、テスト終了コマンドが供給されて、
シーケンスが終了した時点では、レジスタデータはＴｉ
ｎｔとＴｅｘｔがほぼ等しくなるような値にセットされ
ていることになる。

【００８０】なお、基本クロックのパルス幅のターゲッ
ト値は１００ｎｓであるが、ＴＩＮＴの時間はこれより
も十分長い値、例えば１００μｓとする。その理由は、
ＴＩＮＴに占めるロジック遅延の影響を十分小さくする
ためである。

【００８１】ここで、図１２に示したフローチャートに
ついて簡単に説明する。

【００８２】テストコマンドが供給されると（Ｃｏｍｍ
ａｎｄｉｎｐｕｔ）、ステップＳ１においてＲ／Ｂｎ
（レディー／ビシー）信号が“Ｌ”にされ（Ｒ／Ｂｎ＝
“Ｌ”）、チップがビシー状態であることが外部に知ら
される。次に、ステップＳ２においてフラグＦＬＡＧが
“Ｈ”であるか否かが判断される（ＦＬＡＧ＝“Ｈ”
？）。このとき、フラグＦＬＡＧが“Ｈ”でなければ、
基本クロックのパルス幅は既にターゲット値であるた
め、その後、ステータス（Ｓｔａｔｕｓ）がパス（Ｐａ
ｓｓ）状態（Ｓｔａｔｕｓ＝“Ｐａｓｓ”）にされた上
でＲ／Ｂｎ信号が“Ｈ”にされてタイマー・トリミング
のテスト動作が終了する。

【００８３】一方、ステップＳ２においてフラグＦＬＡ
Ｇが“Ｈ”であると判断されると、次にステップＳ３に
おいてトリミングデータが最大値に達しているか否かが
判断される（Ｔｒｉｍ．Ｄａｔａ＝Ｍａｘ？）。ここで
既に最大値に達していれば、ステップＳ４においてレジ
スタ２３がリセットされ（ＲｅｇｉｓｔｅｒＲｅｓｅ
ｔ）、トリミングに失敗したとしてステータスがフェイ
ル（Ｆａｉｌ）状態（Ｓｔａｔｕｓ＝“Ｆａｉｌ”）に
された上でＲ／Ｂｎ信号が“Ｈ”にされてタイマー・ト
リミングのテスト動作が終了する。

【００８４】ステップＳ３においてトリミングデータが
最大値に達していないと判断されると、次にステップＳ
５においてレジスタ２３のデータがインクリメントされ
（ＩｎｃｒｅｍｅｎｔＲｅｇｉｓｔｅｒＤａｔ
ａ）、ステータスがフェイル状態（Ｓｔａｔｕｓ＝“Ｆ
ａｉｌ”）にされた上でＲ／Ｂｎ信号が“Ｈ”にされ
る。

【００８５】上述したテスト手法は、次のような利点を
持っている。

【００８６】（１）テスタは各々のチップに対し共通の
コマンドを入力するだけでよい。特に、テスタのＣＰＵ
を用いてトリミングデータを決定する演算を行なう必要
がなくなる。（２）また、チップ毎の特性データを格納
するメモリをテスタが持たなくても良い。

【００８７】これらのことは、１００個程度のチップに
対して完全に並列にテストができることを意味する。ま
た高性能、高機能のテスタを用いなくてもトリミングテ
ストができることを意味する。従って、従来のテスト方
法に比べると、テスト時間の大幅な短縮とテストコスト
の大幅な削減を図ることができる。

【００８８】なお、ここではタイマー回路２２のトリミ
ングのテストについて説明したが、以下に述べるよう
に、このテストの本質は電圧トリミングやリダンダンシ
計算にも適用できる。

【００８９】また本方式は、トリミングデータをメモリ
セルアレイ１１に書き込めるメモリを前提としていた
が、トリミングデータをレーザーフューズに記憶させる
ようなメモリにも適用可能である。その場合は上記のよ
うな方法でトリミングデータを決定したのち、レジスタ
２１、２３内のデータをテスタのメモリに移し、その
後、そのデータに基づいてフューズ・カットを行なえば
よい。この場合、上記（２）の利点は失われるが、上記
（１）の利点は保たれるため、テスト時間の短縮が可能
となる。

【００９０】［電圧トリミング（ＶｏｌｔａｇｅＴｒ
ｉｍｍｉｎｇ）］チップ内部で使用される各電圧のトリ
ミングも上記タイマー回路２２のトリミングの場合と同
様に行なうことができる。

【００９１】図１３は、図１中の内部電圧生成回路２
０、トリミングデータレジスタ２１及びこれらの回路に
関係する制御回路２５内の回路の具体的構成を示してい
る。この場合には基準電圧Ｖｒｅｆの生成を例にして説
明する。

【００９２】内部電圧生成回路２０は、この内部電圧生
成回路２０で生成される基準電圧Ｖｒｅｆもしくはチッ
プの外部からパッド６１（ＭｏｎｉｔｏｔＰＡＤ）に
供給され、所望の基準電圧に相当する参照電圧を抵抗分
割する直列接続された可変抵抗回路６２及び抵抗６３か
らなる分割回路と、バンドギャップ型定電圧生成回路
（ＢＧＲＣｉｒｃｕｉｔ）６４で生成されるＢＧＲ電
圧Ｖｂｇｒと上記可変抵抗回路６２及び抵抗６３からな
る分割回路で分割された電圧とを比較する比較器６５
と、この比較器６５の出力及びテスト信号ＶＲＥＦＴＥ
ＳＴに基づいてフラグＦＬＡＧを生成するフラグ生成回
路６６と、比較器６５の出力及びテスト信号ＶＲＥＦＴ
ＥＳＴに基づいて基準電圧Ｖｒｅｆのノードを電源電圧
に接続する直列接続された２個のＰチャネルＭＯＳトラ
ンジスタからなるスイッチ回路６７と、上記フラグＦＬ
ＡＧに基づきレジスタ２１に対してクンクリメント信号
ｉｎｃもしくはリセット信号ｒｓｔを供給するレジスタ
制御回路（ｃｏｎｔｒｏｌ）６８とから構成されてい
る。

【００９３】ここで、レジスタ２１から出力されるトリ
ミング信号は例えばＴＶＲＥＦ０〜ＴＶＲＥＦ３の４ビ
ットであるとする。このレジスタ２１の構成はタイマー
・トリミングのものと同様でよい。可変抵抗回路６２
は、上記４ビットのトリミング信号ＴＶＲＥＦ０〜ＴＶ
ＲＥＦ３に応じてその両端の抵抗が変化する。この可変
抵抗回路６２は、図７に示す場合と同様に構成してもよ
い。ただし、この場合、前記デコーダ回路４９に対応し
たデコーダ回路は４ビットのトリミング信号に応じて１
６通りのデコード信号を出力し、前記抵抗Ｒ０〜Ｒ７に
対応する抵抗は１６個設けられ、これに伴って前記Ｎチ
ャネルＭＯＳトランジスタＱに対応するＭＯＳトランジ
スタも１６個設けられる。

【００９４】図１４は、図１３に示す回路において、レ
ジスタ２１に記憶されるデータと基準電圧Ｖｒｅｆとの
対応関係を示したものであり、さらに図１５は図１３の
回路のテストシーケンスを示している。

【００９５】図１５に示すように、基準電圧Ｖｒｅｆの
トリミングをする際は、まずパッド６１に参照電圧を入
力する。続いてテスト開始コマンドを入力すると、図１
３中のテスト信号ＶＲＥＦＴＥＳＴが“Ｈ”となり、ス
イッチ回路６７がオフにされ、パッド６１に入力された
参照電圧が可変抵抗回路６２及び抵抗６３からなる分割
回路によって分割され、チップ内部で生成されたＢＧＲ
電圧Ｖｂｇｒと比較器６５で比較される。また、テスト
信号ＶＲＥＦＴＥＳＴが“Ｈ”のときはフラグ生成回路
６６が動作可能となり、比較器６５の比較結果がフラグ
ＦＬＡＧに反映される。

【００９６】ここで、レジスタデータと出力電圧（Ｖｒ
ｅｆ）とは図１４に示すような関係にされており、出力
電圧Ｖｒｅｆがそのターゲット値よりも小さい間はレジ
スタコントロールコマンド（図１５中のＢ）を入力する
毎にレジスタデータがインクリメント（ｉｎｃ）され
る。そして、出力電圧Ｖｒｅｆがそのターゲット値より
も大きくなった時点でインクリメントが停止する。この
ようにして、タイマー・トリミングと同様、完全な並列
テストで電圧のトリミングができる。

【００９７】内部降圧電圧Ｖｄｄのトリミングも上記基
準電圧Ｖｒｅｆのトリミングと同様の回路及び方法で行
なうことができる。

【００９８】なお、図１５に示すように、レジスタコン
トロールコマンドＢを外部から入力するのではなく、チ
ップ内部のタイマー回路２２と制御回路とを用いて、自
動的にレジスタコントロール動作を行なわせるようにし
てもよい。

【００９９】一方、非選択セルワード線電圧Ｖｒｅａｄ
のような昇圧電圧をトリミングする場合は、図１６に示
すような構成の回路を用いる。すなわち、図１６は、図
１中の内部電圧生成回路２０のうち非選択セルワード線
電圧Ｖｒｅａｄの生成に関係した部分の回路を、トリミ
ングデータレジスタ２１及びこれらの回路に関係する制
御回路２５内の回路と共に示している。

【０１００】非選択セルワード線電圧Ｖｒｅａｄは昇圧
回路（ＶｒｅａｄＣｈａｒｇｅＰｕｍｐ）７１で生成
される。この昇圧回路７１で生成される電圧Ｖｒｅａｄ
もしくはチップの外部からパッド（ＭｏｎｉｔｏｔＰ
ＡＤ）７２に供給され、所望の非選択セルワード線電圧
に相当する参照電圧は、直列接続された可変抵抗回路７
３及び抵抗７４からなる分割回路によって抵抗分割され
る。上記分割された電圧ＶＭＯＮは比較器７５により基
準電圧Ｖｒｅｆと比較される。この比較器７５の出力は
インバータ７６によって反転され、フラグＦＬＡＧとし
てレジスタ制御回路６８に供給される。このレジスタ制
御回路６８は、上記フラグＦＬＡＧに基づきレジスタ２
１に対してクンクリメント信号ｉｎｃもしくはリセット
信号ｒｓｔを供給する。

【０１０１】いま、パッド７２に参照電圧が入力された
状態でテスト開始コマンドを入力すると、ディスエーブ
ル信号ｄｉｓａｂｌｅに基づいて昇圧回路７１が非動作
状態となり、さらにイネーブル信号ｅｎａｂｌｅに基づ
いて比較器７５が動作状態となる。そして、パッド７２
に入力された参照電圧は、可変抵抗回路７３及び抵抗７
４からなる分割回路によって抵抗分割され、比較器７５
で基準電圧Ｖｒｅｆと比較され、この比較結果に基づい
て発生されるフラグＦＬＡＧに応じて、レジスタ制御回
路６８からインクリメント信号ｉｎｃまたはリセット信
号ｒｓｔがレジスタ２１に供給される。

【０１０２】なお、図１６に示すように、パッド７２と
可変抵抗回路７３との間には配線に付随した寄生抵抗Ｒ
ｐａｄが存在している。この寄生抵抗Ｒｐａｄが大きい
と、パッド７２に正しい参照電圧を入力してもトリミン
グ後の電圧がずれてしまう。そのような場合は、Ｒｐａ
ｄの値が影響しなくなるように、パッド７２に予め高め
の参照電圧を入力すればよい。このことは、基準電圧Ｖ
ｒｅｆ及び内部降圧電圧Ｖｄｄのトリミングの際に対応
するパッドから入力する参照電圧においても有効であ
る。

【０１０３】図１７は、上記のように各電圧のトリミン
グを行なう場合の、トリミング回数とトリミング後の電
圧との関係を示している。各電圧のトリミングを行なう
場合、図１７に示すように各チップの初期電圧は、製造
プロセスなどの条件によって所定のばらつきが発生して
いる（ＩｎｉｔｉａｌＤｉｓｔｒｉｂｕｔｉｎｇ）。
例えばチップＡ（ＣｈｉｐＡ）の初期電圧がチップＢ
（ＣｈｉｐＢ）に比べて高いとすると、トリミングが
終了した時点ではチップＡとＢとの間には最大で１ステ
ップ当たりのステップ電圧Ｖｓｔｅｐのばらつきが生じ
る（ＦｉｎａｌＤｉｓｔｒｉｂｕｔｉｎｇ）。

【０１０４】そこで、トリミング時にパッドに入力する
参照電圧としてターゲット値（Ｔａｒｇｅｔ）に対して
Ｖｓｔｅｐ／２だけ低い電圧、つまりターゲット値−Ｖ
ｓｔｅｐ／２の電圧を入力すれば、トリミング後の電圧
はちょうどターゲット値に一致することになり、チップ
間でばらつきが発生しなくなる。逆に、ターゲット値
を、パッドに入力する参照電圧Ｖｐａｄに対してＶｓｔ
ｅｐ／２だけ高い電圧、つまりＶｐａｄ＋Ｖｓｔｅｐ／
２にすればよい。

【０１０５】（４）不良カラム検出及び置き換え従来では正常なメモリブロック（ＧｏｏｄＢｌｏｃ
ｋ）を検出してＶｐｇｍの初期値のトリミングを行なっ
た後に不良カラム検出を実施していた。

【０１０６】しかし不良カラムが存在するとチップ内に
正常なメモリブロックが存在しないという事態が起こり
得る。なぜなら、正常なメモリブロックかどうかは書き
込み消去を行なって一括検知をパスするかどうかで判定
するが、不良カラムがあると一括検知で常にフェイル
（Ｆａｉｌ）となるからである。

【０１０７】そこで、この実施の形態によるメモリで
は、不良カラム検出と置き換えを行なった後正常なメモ
リブロックの調査（ＧｏｏｄＢｌｏｃｋＳｅａｒｃ
ｈ）を行ない、Ｖｐｇｍの初期値のトリミングを実施す
る。

【０１０８】Ｖｐｇｍの初期値のトリミングを行なう前
に不良カラム検出と置き換えを行なうには、書き込み消
去せずに不良カラムを検出する必要がある。そこで、ビ
ット線のリークチェックやオープンチェック等を行って
不良カラムを検出する。逆に言えば、このような手法で
不良カラムが検出できるからこそ、不良カラム検出の工
程をＶｐｇｍの初期値のトリミング工程の前に持ってく
ることが可能となる。

【０１０９】具体的な不良カラム検出／置き換えの方法
を以下に述べる。まず、不良カラム検出／置き換えに関
する回路の構成を説明する。

【０１１０】図１８は、図１中のメモリセルアレイ１１
及びページバッファ１３の一部の概要を示している。こ
こで、メモリセルアレイ１１の１ページは１０２４＋３
２＝１０５６バイト（Ｂｙｔｅ）からなる。データの入
出力はバイト単位で行なわれるため、カラムアドレスは
Ａ０からＡ１０まで１１ビットある。メインの領域のカ
ラム不良は、バイト単位でカラムリダンダンシと置き換
えられる。カラムリダンダンシは１つのプレーンにつき
８バイトある。また、１つのページバッファ（ＰＢ）に
つき２本のビット線ＢＬが割り当てられており、そのい
ずれに接続するかは信号線ＢＬＴＲｅ，ＢＬＴＲｏ，Ｂ
ＬＣＵｅ，ＢＬＣＵｏにより決定される。例えばＢＬＴ
Ｒｅ＝“Ｈ”、ＢＬＴＲｏ＝“Ｌ”のときは偶数番目の
ビット線ＢＬがページバッファＰＢに接続される。この
ときＢＬＣＵｅ＝“Ｌ”、ＢＬＣＵｏ＝“Ｈ”とされ、
非選択のビット線ＢＬは接地（ｇｎｄ）に接続される。
偶数番目のビット線と奇数番目のビット線は別々のペー
ジに属すると見なされる。

【０１１１】図１９は、図１のメモリにおけるカラムリ
ダンダンシに関係する回路の構成を示している。不良カ
ラム検出及び置き換えの操作が完了した段階では、不良
カラムのアドレスは不良カラムアドレスレジスタ１９に
格納されている。前記アドレスバッファ１７の一部であ
るカラムアドレスバッファ１７Ａに入力されたカラムア
ドレスが不良カラムアドレスレジスタ１９内のアドレス
と一致すると、メインのカラム領域が非選択とされ、リ
ダンダンシ領域が選択される。

【０１１２】読み出し動作の際は、選択された８個（１
バイト）のページバッファＰＢのデータがバッファ回路
（Ｂｕｆｆｅｒ）８１を介してＩ／Ｏバス１５に出力さ
れる。ぺ−ジバッファＰＢに書き込みデータを入力する
（データロード）際はこれとは逆の経路でデータが転送
される。

【０１１３】図１９中の信号線ＬＳＥＮＬＲは一括検知
動作で使用する。その際、不良カラムや未使用のカラム
リダンダンシ領域の情報が一括検知動作に反映されない
ようにするため、これらのページバッファＰＢと信号線
ＬＳＥＮＬＲとの間の信号経路を遮断する必要がある。
８個のページバッファＰＢ毎に設けられたアイソレーシ
ョンラッチ回路（ＩｓｏｌａｔｉｏｎＬａｔｃｈ）８
２は、上記の信号経路を遮断するか否かの情報を格納す
るためのものである。

【０１１４】なお、図１９において、８３はバッファ回
路８１を介してＩ／Ｏバス１５に出力されるデータを判
定する判定回路（ＤｅｃｉｓｉｏｎＣｉｒｃｕｉ
ｔ）、８４は制御回路（Ｃｏｎｔｒｏｌ）、８５はレジ
スタカウンタ（ＲｅｇｉｓｔｅｒＣｏｕｎｔｅｒ）であ
る。

【０１１５】図２０は、図１９中の不良カラムアドレス
レジスタ１９の１単位分の回路構成を示している。この
１単位分の回路で１つの不良カラムアドレスＡ０〜Ａ１
０を記憶するので、１１ビット分のラッチ回路９１が含
まれている。カラムアドレスバッファ１７Ａに入力され
たカラムアドレスが、不良カラムアドレスレジスタ１９
に格納されているアドレスと一致しているかどうかは、
１１個のラッチ回路９１毎に設けられたＥＸ−ＯＲ回路
（排他的論理和回路）９２でそれぞれ判定される。ラッ
チ回路９３はインデクスビット（ＩＮＤＥＸ）を格納す
る。このインデクスビットは、他の１１個のラッチ回路
９１に格納されているデータが有効かどうかを判別する
指標としての役割を有する。ラッチ回路９３にデータ
“１”が格納されている場合は、ラッチ回路９１内のデ
ータが不良カラムアドレスであることを示し、データ
“０”が入っている場合はラッチ回路９１内のデータに
意味がないことを示す。

【０１１６】上記ＥＸ−ＯＲ回路９２の出力はＮＯＲ回
路９４に並列に入力される。このＮＯＲ回路９４の出力
はＮＡＮＤ回路９５に入力され、さらにこのＮＡＮＤ回
路９５には上記ラッチ回路９３の格納データが供給され
る。なお、９６及び９７はそれぞれデコーダであり、９
８及び９９はそれぞれＮＡＮＤ回路である。なお、図２
０の回路の詳細については後述する。

【０１１７】次に、不良カラム検出及び置き換えのシー
ケンスについて説明する。

【０１１８】図２１は不良カラム検出及び置き換えのシ
ーケンスのフローチャートである。この工程は次の６つ
の部分からなる。

【０１１９】（１）カラム・リダンダンシ・レジスタ・
リセット（Ｃｏｌｕｍｎ．Ｒ／ＤＲｅｇｉｓｔｅｒ
Ｒｅｓｅｔ）この工程では全ての不良カラムアドレスレジスタをリセ
ットする。また、インデクス用のラッチ回路は全て
“０”とする。

【０１２０】（２）リダンダンシ領域のカラムチェック
（Ｒ／ＤＡｒｅａＣｏｌ．Ｃｈｅｃｋ）メインのカラム領域の不良を検出する前に、リダンダン
シ領域の不良カラムを検出し、不良のあるリダンダンシ
カラムが選択されないようにする。この工程は図２２に
示すように４つの工程からなる。

【０１２１】（２−１）オープン・チェック・リード
（ＯｐｅｎＣｈｅｃｋＲｅａｄ）この工程ではビット線のオープン不良を検出するための
読み出し（リード）を行なう。そのために全ブロックを
非選択状態とし、図１８中のＢＬＣＵｅ，ＢＬＣＵｏを
共に開けた状態でリードを行なう。ビット線ＢＬがメモ
リセルアレイ１１内で切れていればページバッファＰＢ
にはデータ“０”（オフ状態のセルに相当）が読み出さ
れ、切れていなければデータ“１”（オン状態のセルに
相当）が読み出される。ビット線ＢＬが切れかかって高
抵抗になっている状態も検出できるようにするため、読
み出し時間は通常動作の読み出し時よりも短めに設定す
る。このリード動作は偶数番目（ｅｖｅｎ）及び奇数番
目（ｏｄｄ）の全てのビット線に対し同時に行なうため
に、最初に偶数番目のビット線に対して読み出しを行っ
たら、次に奇数番目のビット線に対して読み出しを行な
う。

【０１２２】（２−２）不良リダンダンシカラムの検出
（ＢａｄＲ／ＤＣｏｌ．Ｄｅｔｅｃｔ）リダンダンシ領域のカラムのうち、オープン不良のカラ
ムを検出して登録する。この操作のフローチャートを図
２４に示す。まず、カラムリダンダンシ領域に直接アク
セスできるようにするコマンドを入力する（ステップＳ
１１）。これにより図２０の信号ＲＤＡＣが立ち、カラ
ムアドレスの下位３ビットＡ０−Ａ２でカラムリダンダ
ンシを選択できるようになる。つまり、信号ＲＤＡＣが
“Ｈ”になることにより、カラムアドレスの下位３ビッ
トＡ０−Ａ２をデコードするデコーダ９７の出力に応じ
てＮＡＮＤ回路９８の出力が決定され、さらにＮＡＮＤ
回路９９を介してリダンダンシヒット信号ＲＤＨＩＴｉ
が設定される。

【０１２３】続いて、テストコマンドＴＲ１を入力する
（ステップＳ１２）。ここで、ＴＲ０もしくはＴＲ１
は、リダンダンシ領域のページバッファのデータがそれ
ぞれオール“０”、オール“１”になっているかどうか
を検出するテストコマンドである。テストコマンドＴＲ
０を入力した時のページバッファのデータの期待値（ｅ
ｘｐ−ｖａｌ）は全てオール“０”であり、テストコマ
ンドＴＲ１を入力した時のページバッファのデータの期
待値（ｅｘｐ−ｖａｌ）は全てオール“１”である。な
お、図２４中のフローチャートにおいて、太い矢印は外
部からのコマンド入力による遷移を表し、細い矢印はチ
ップ内部の制御回路による自動的な遷移を表す。

【０１２４】コマンドが入力されると、ステップＳ１３
においてＲ／Ｂｎ（レディー／ビジー）信号が“Ｌ”に
され、図１９中のカラムアドレスバッファ１７Ａとレジ
スタカウンタ８５とがリセットされる。カラムアドレス
バッファ１７Ａは、Ａ０、Ａ１、Ａ２が“０”で残りが
全て“１”の状態（“０００１１…１”）となるように
リセットされる。

【０１２５】次に、選択されたリダンダンシのページバ
ッファのデータが図１９中のバッファ回路８１を介して
判定回路８３に転送され、そのデータがオール“１”で
あるかどうかが判定される（ステップＳ１４）。オール
“１”ではないと判定されたら、そのカラムにオープン
不良があり、リダンダンシとして使えないことを意味す
る。

【０１２６】この場合は、次のステップＳ１５におい
て、カラムアドレスバッファ１７Ａのデータをレジスタ
カウンタ８５により選択されている不良カラムアドレス
レジスタ１９内の１単位分の回路内のラッチ回路９１に
格納し、その１単位分の回路内のラッチ回路９３のイン
デクスビット（ＩＮＤＥＸ）を“１”とする。なお、こ
こで格納されたアドレス（Ａ０，Ａ１，Ａ２以外が全て
“１”）はメモリセル領域には実際には存在しない。従
って、通常動作時はカラムアドレスバッファ１７Ａにい
かなるアドレスが入力されても、このカラムリダンダン
シと置き換えられることがない。

【０１２７】一方、判定回路８３でオール“１”と判定
されたら、次のステップＳ１６において、カラムアドレ
スバッファ１７Ａとレジスタカウンタ８５とが共にイン
クリメントされ、次のカラムリダンダンシを選択に行
く。最後のカラムリダンダンシまで上記操作を繰り返
し、ステップＳ１７において最終カラムリダンダンシに
到達したことが判定されたらシーケンスが終了する。

【０１２８】（２−３）ショート／リーク・チェック・
リード（Ｓｈｏｒｔ／ＬｅａｋＣｈｅｃｋＲｅａ
ｄ）この工程では、ビット線間のショートやリークに起因し
た不良を検出するためのリードを行なう。そのために全
ブロックを非選択状態としてリードを行なう。マージン
を持たせるためリード時間は通常動作時よりも長くす
る。

【０１２９】カラムが正常ならばページバッファにデー
タ“０”が読み出され、ショートやリークがあるとデー
タ“１”が読み出される。

【０１３０】（２−４）不良リダンダシカラムの検出
（ＢａｄＲ／Ｄｃｏｌ．Ｄｅｔｅｃｔ）この工程では、リダンダンシ領域のカラムのうち、ショ
ート、リーク不良のカラムを検出して登録する。今度は
正常ならばページバッファにデータ“０”が入っている
はずなので（期待値ｅｘｐ−ｖａｌ．＝Ａｌｌ
“０”）、ＴＲ０コマンドを入力する。シーケンスの内
容は先の（２−２）と同様である。

【０１３１】以上の操作が終了したら、ビット線のｅｖ
ｅｎ，ｏｄｄを反転させて（２−１）〜（２−４）と同
様の操作を繰り返す。ビット線のｅｖｅｎとｏｄｄは専
用のアドレスにより指定できる。

【０１３２】（３）［リダンダンシ領域のページバッフ
ァに対するデータ入出力チェック（Ｒ／ＤＡｒｅａ
Ｐ／ＢＤｉｎ／ＤｏｕｔＣｈｅｃｋ）］リダンダンシ領域のページバッファに対しデータロード
とデータ読み出しを行ない、ページバッファのロジック
回路に不良（ｓｔｕｃｋ−ａｔ−ｆａｕｌｔ）が無いこ
とを確かめる。具体的にはまず全ページバッファにデー
タ“１”をロードする。次いで図２２中の（２−２）と
同様の操作を行ない不良を検出／登録する。次にデータ
“１”をロードし、図２２中の（２−４）と同様の操作
を行なう。

【０１３３】ここまでの工程で、リダンダンシ領域の不
良カラムは全て検出／登録されたことになる。不良と判
定されたリダンダンシのレジスタにはＩＮＤＥＸに
“１”が立てられている。

【０１３４】（４）［メイン領域のカラムチェック（Ｍ
ａｉｎＡｒｅａＣｏｌ．Ｃｈｅｃｋ）］次にメイン領域のカラム不良を検出し、リダンダンシ置
換えをする。まずオープン不良、ショート／リーク不良
の検出／置換え（ＢａｄＣｏｌｕｍｎＤｅｔｅｃｔ
ｉｏｎ＆Ｒｅｐａｉｒ）を行なう。このシーケンス
を図２３に示す。このうちオープン不良検出リード、シ
ョート／リーク不良検出リードの工程は図２４の場合と
全く同じである。

【０１３５】不良の検出／置換え操作のフローチャート
を図２５に示す。コマンドは、期待値（ｘｘｐ−ｖａ
ｌ．）“０”の検出をするか“１”の検出をするかに応
じてＴＲ０、ＴＲ１を入力する（ステップＳ２１）。

【０１３６】次に、ステップＳ２２において、Ｒ／Ｂｎ
＝“Ｌ”とされ、図１９中のカラムアドレスバッファ１
７Ａとレジスタカウンタ８５がリセットされる。カラム
アドレスバッファ１７Ａはメイン領域の先頭番地が選択
された状態になる。次に、ステップＳ２３において、１
バイト毎にページバッファＰＢのデータを検出する（Ｂ
ｙｔｅｂｙＢｙｔｅｃｏｍｐａｒｉｓｏｎ）。ペ
ージバッファＰＢのデータが期待値と異なっていたら、
ステップＳ２４において、その時点で選択されているレ
ジスタのインデクスビット（ＩＮＤＥＸ）を見る。ＩＮ
ＤＥＸ＝“０”であれば、ステップＳ２５において、そ
のレジスタに不良アドレスを格納し、ＩＮＤＥＸ＝
“１”とする。

【０１３７】ステップＳ２４において、ＩＮＤＥＸ＝
“１”であれば、そのリダンダンシに不良があるかもし
くはそのリダンダンシが既に使われていることを意味す
るので、ステップＳ２６において、レジスタカウンタ８
５をインクリメントし、次にステップＳ２７において、
ＩＮＤＥＸ＝”０”のレジスタを探す。最後までインク
リメントしてもＩＮＤＥＸ＝“０”のレジスタがなかっ
たら、次にステップＳ２８において、ステータス（Ｓｔ
ａｔｕｓ）ラッチに“Ｆａｉｌ”のフラグを立てる。ス
テータスラッチの状態は、テスト終了後、ステータスラ
ッチリードすることにより知ることができる。

【０１３８】一方、ステップＳ２３において、ページバ
ッファＰＢのデータが期待値と一致していたら、及びス
テップＳ２５の終了後は、ステップＳ２９において、カ
ラムアドレスをインクリメントし、その後、ステップＳ
３０において、リダンダンシ置換えが正常に終了したら
（ＦｉｎａｌＣｏｌ．Ａｄｄが検出されたら）、次
にステップＳ３１においてステータスラッチに“Ｐａｓ
ｓ”のフラグを立てる。

【０１３９】（５）［メイン領域のページバッファに対
するデータ入出力チェック（ＭａｉｎＡｒｅａＰ／Ｂ
Ｄｉｎ／ＤｏｕｔＣｈｅｃｋ）］次にメイン領域のページバッファのロジック回路の不良
を検出する。不良の検出と置換えは図２５のフローチャ
ートに従って行なう。

【０１４０】（６）［アイソレーションラッチ回路のセ
ット（ＩｓｏｌａｔｉｏｎＬａｔｃｈＳｅｔ）］リダンダンシ置換えが全て終了したら、図１９中のアイ
ソレーションラッチ回路８２をセットする。まずコマン
ドを入力して、制御回路８４から出力されるアイソレー
ションラッチリセット信号ｉｓｏｌａｔｒｓｔを“Ｈ”
にする。これにより図１９中の全てのページバッファＰ
Ｂが一括検知線ＬＳＥＮＬＲから切り離された状態にな
る。次に、制御回路８４から出力されるアイソレーショ
ンラッチイネーブル信号ｉｓｏｌａｔｅｎ信号を“Ｈ”
にし、この状態で１ページ分のデータをロードする。選
択されたカラムはアイソレーションラッチ回路８２のデ
ータが反転するので、１ページ分アドレスをスキャンす
ることによりアイソレーションラッチ回路８２のセット
が完了する。

【０１４１】以上で不良カラムの検出及び置き換えの操
作が完了する。なお、ここまでメモリプレーンが１つの
場合について説明してきたが、プレーンが複数個ある場
合にも容易に拡張することができる。

【０１４２】次に図３のフローチャートにおける、
（５）正常なメモリブロックのサーチ（ＧｏｏｄＢｌ
ｏｃｋＳｅｒｃｈ）の工程について説明する。

【０１４３】Ｖｐｇｍの初期値を決定するための書き込
み動作は、書き込み消去のできるブロックで行なう必要
がある。そこで、正常なメモリブロックのサーチを行な
う。

【０１４４】この工程のシーケンスを図２６のフローチ
ャートに示す。まず適当な初期ブロック・アドレスを入
力する（ＩｎｐｕｔＩｎｉｔｉａｌＢｌｏｃｋＡ
ｄｄｒｅｓｓ）。初期ブロック・アドレスは先頭ブロッ
ク・アドレスでなくてもよい。次にブロック消去コマン
ドを入力し、このブロックを消去する（ＢｌｏｃｋＥｒ
ａｓｅ）。

【０１４５】消去動作に引き続いて、消去ベリファイ
（一括検知で全て“１”状態になっていることをチェッ
クする）が行なわれ、その結果を図１の中の制御回路２
５などに設けられている第１のステータスレジスタに格
納する。

【０１４６】次に、マニュアルプログラム（Ｍａｎｕａ
ｌＰｒｏｇｒａｍ）コマンドを入力し、選択されてい
るページに対し全て“０”書き込みを行なう。このマニ
ュアルプログラムでは書き込みループ回数を１回とし、
Ｖｐｇｍは最大値もしくはそれに近い値にする。プログ
ラム後はベリファイ動作を行ない、その結果を同じく制
御回路２５などに設けられている第２のステータスレジ
スタに格納する（ＭａｎｕａｌＡｌｌ “０” Ｐｒ
ｏｇｒａｍ（Ｖｐｇｍｆｉｘ））。

【０１４７】続いて、アドレスレジスタコントロールコ
マンドを入力する（ＩｎｐｕｔＡｄｄｒｅｓｓｅＲ
ｅｇｉｓｔｅｒＣｉｎｔｒｏｌＣｏｍｍａｎｄ）。
これにより、上記第１、第２のステータスレジスタの内
容のいずれか１つもしくは両方がフェイル（Ｆａｉ１）
であればブロック・アドレスがインクリメントされる。
両方のステータスレジスタの内容がパス（Ｐａｓｓ）で
あればそのアドレスに留まる。

【０１４８】なお、上記のように第１、第２のステータ
スレジスタのステータス状態を見る代わりに、パス／フ
ェイル結果を累積して記憶するような１つのステータス
レジスタを用いて上記操作を行ってもよい。すなわち、
直前の消去もしくは書き込みベリファイの結果がパスで
あればレジスタのデータを変えず、フェイルであればレ
ジスタの状態を強制的に第１の信号状態にするようなス
テータスレジスタを設け、このレジスタデータがフェイ
ルである場合にブロック・アドレスをインクリメントさ
せるようにする。最初にこのステータスレジスタをパス
状態にしておいてから、消去・書き込みを行なえば、消
去もしくは書き込みのいずれかがフェイルのとき、この
レジスタはフェイル状態になる。従って、１つのステー
タスレジスタにより上記と同様の機能を実現することが
できる。

【０１４９】ブロック消去からアドレスレジスタコント
ロールコマンド入力までのシーケンスを、所定の回数繰
り返す。この結果、シーケンスが終了した時点ではブロ
ック・アドレスのバッファに各々のチップの正常なメモ
リブロック（ＧｏｏｄＢｌｏｃｋ）のアドレスが入っ
ていることになる。この操作はタイマー・トリミングや
電圧トリミングの場合と同様、完全並列動作が可能であ
る。アドレスレジスタコントロールコマンドの役割は、
タイマー・トリミングや電圧トリミングにおけるレジス
タコントロールコマンドの役割に相当している。

【０１５０】次に図３のフローチャートにおける、
（６）Ｖｐｇｍ初期値トリミング（ＶｐｇｍＩｎｉｔ
ｉａｌＶａｌｕｅＴｌｉｍｍｉｎｇ）の工程を説明
する。

【０１５１】図２７は、このＶｐｇｍ初期値トリミング
のシーケンスを示すフローチャートである。

【０１５２】最初に、Ｖｐｇｍの初期値を格納するレジ
スタをリセットする（ＶｐｇｍｉｎｉＲｅｇｉｓｔ
ｅｒＲｅｓｅｔ）。このレジスタは、図８に示すレジ
スタと同様にカウンタの機能を有しており、制御回路か
らインクリメント信号が発せられるとレジスタ内のデー
タをインクリメントする。

【０１５３】次に、所望のプログラムループ数を入力
し、所定のレジスタに格納する（ＰｒｏｇｒａｍＬｏ
ｏｐ # Ｉｎｐｕｔ）。この状態で自動プログラム
（ＡｕｔｏＰｒｏｇｒａｍ）を実行すると、入力され
たループ回数分Ｖｐｇｍがステップアップされる。プロ
グラム後のパス／フェイル（Ｐａｓｓ／Ｆａｉｌ）情報
は前記第２のステータスレジスタに格納する。

【０１５４】この段階でレジスタコントロールコマンド
を入力すると（ＩｎｐｕｔＲｅｇｉｓｔｅｒＣｏｎ
ｔｒｏｌＣｏｍｍａｎｄ）、プログラムステータスが
フェイル（Ｆａｉｌ）であればＶｐｇｍの初期値のレジ
スタ値がインクリメントされ、パス（Ｐａｓｓ）であれ
ばそのレジスタ状態が保持される。従って、この自動プ
ログラムとレジスタコントロールの組を所定回数分繰り
返した後は、Ｖｐｇｍの初期値のレジスタに所望のプロ
グラムループ数で書き込みが終了するようなＶｐｇｍの
初期値が入力されていることになる。

【０１５５】図２８は、上記のシーケンスで書き込み電
圧Ｖｐｇｍがどのように変化していくかを示したもので
ある。ここでは、プログラムループ数は５回に設定され
ている。第１回目の書き込みシーケンス（Ｓｅｑｕｅｎ
ｃｅ）ではＶｐｇｍの初期値は最小の値に設定されてい
る。ここからＶｐｇｍの値が４回ステップアップ（Ｓｔ
ｅｐＵｐ）し、その後ステータスが判定される。ステ
ータスがフェイル（ＳｔａｔｕｓＦａｉｌ）の間はＶ
ｐｇｍの初期値がインクリメントされ続け、ステータス
がパス（ＳｔａｔｕｓＰａｓｓ）となったらＶｐｇｍ
の初期値はその状態を保つ。従って、所定回数このシー
ケンスを繰り返した後は、Ｖｐｇｍの初期値がそのチッ
プに応じた最適値に設定されていることになる。

【０１５６】なお、プログラム時は非選択ワード線電圧
Ｖｐａｓｓもステップアップする。このＶｐａｓｓの初
期値は、Ｖｐｇｍの初期値に連動して変わるよう設定し
ておけばよい。

【０１５７】またここでは、Ｖｐｇｍの初期値の最適化
の方法のみを説明したが、必要であれば消去電圧Ｖｅｒ
ａｓｅの初期値も同様の方法で最適化できる。

【０１５８】次に図３のフローチャートにおける、
（７）不良メモリブロック検出（ＢａｄＢｌｏｃｋＤ
ｅｔｅｃｔｉｏｎ）ＢａｄＢｌｏｃｋＤｅｔｅｃ
ｔｉｏｎ）の工程を説明する。

【０１５９】ＮＡＮＤ型フラッシュメモリではブロック
不良に対してはフラグＦｌａｇ（ＢａｄＢｌｏｃｋ
Ｆｌａｇ）を立て、リダンダンシ置き換えは行なわな
い。以下では、不良ブロックを検出してフラグＦｌａｇ
を立てるシーケンスについて説明する。

【０１６０】図２９は、図１におけるブロック不良検知
系に関係した回路構成を示す。

【０１６１】図２９において、１０１は不良ブロック数
カウンタ（ＢａｄＢｌｏｃｋ #Ｃｏｕｎｔｅｒ）、
１７Ｂは前記アドレスバッファ１７の一部を構成するロ
ウアドレスバッファ、１０２は上記ロウアドレスバッフ
ァ１７Ｂの出力をデコードするブロックアドレス・プリ
デコーダ（ＢｌｋＡｄｄｒｅｓｓＰｒｅＤｅｃｏｄ
ｅｒ）、ＰＢＵＳＢは配線、１０３はこの配線の信号を
検出する制御回路であり、この制御回路１０３の出力及
びＩ／Ｏバス１５を経由したカラムゲート回路１４の出
力が上記不良ブロック数カウンタ１０１及びロウアドレ
スバッファ１７Ｂに供給される。

【０１６２】ここで、前記ロウデコーダ１２にはメモリ
セルアレイ１１内のメモリブロックに対応した数の部分
デコーダ回路１０４が設けられている。上記各部分デコ
ーダ回路１０４はそれぞれ、上記ブロックアドレス・プ
リデコーダ１０２の出力をデコードするデコード回路
（Ｄｅｃ．）１０５と、このデコード回路１０５の出力
をレベル変換して対応するメモリセルブロックに供給す
るレベルシフト回路（Ｌ／Ｓ）１０６と、不良ブロック
フラグレジスタ（ＢａｄＢｌｏｃｋＦｌａｇＲｅｇ
ｉｓｔｅｒ）１０７と、この不良ブロックフラグレジス
タ１０７を上記デコード回路１０５の出力及びフラグレ
ジスタセット信号ＦＲＳＥＴに基づいてセットするため
の直列接続された２個のＮチャネルＭＯＳトランジスタ
からなるセット回路１０８と、不良ブロックフラグレジ
スタ１０７の内容を上記デコード回路１０５の出力及び
レジスタセンス信号ＢＬＫＳＥＮＳに基づいて上記配線
ＰＢＵＳＢに読み出すための直列接続された３個のＮチ
ャネルＭＯＳトランジスタからなる読み出し回路１０９
からなる。

【０１６３】また、図３０は不良ブロック検出（Ｂａｄ
ＢｌｏｃｋＤｅｔｅｃｔｉｏｎ）のシーケンスであ
る。なお、図３０において、オール“１”読みチェック
（ＲｅａｄＡｌｌ“１”Ｃｈｅｃｋ）は全てのメモリ
セルから“１”データを読み出してチェックし、チェッ
カーパターン（ＣｈｅｃｋｅｒＰａｔｔｅｒｎ）読み
チェック（Ｒｅａｄ“Ｃ”Ｃｈｅｃｋ）は“１”データ
と“０”データが格子状に配列されたデータを読み出し
てチェックし、さらに反転チェッカーパターン読みチェ
ック（Ｒｅａｄ“／Ｃ”Ｃｈｅｃｋ）は“１”データと
“０”データがチェッカーパターンに対して相補関係に
あるチェッカーパターンを読み出してチェックすること
を意味する。

【０１６４】なお、この検出テストを行なう段階ではす
でにカラムリダンダンシは置き換え済みであり、また書
き込み消去電圧の最適化も完了している。従って、この
時点で読み出しデータに不良があったら、それはブロッ
ク不良と見なす。この場合、たとえ単体セルに起因した
不良であってもブロック不良と見なす。

【０１６５】以下、シーケンスの動作を順に説明する。

【０１６６】（１）不良ブロックフラグレジスタのリセ
ット（ＢａｄＢｌｏｃｋＦｌａｇＲｅｓｅｔ）全ての不良ブロックフラグレジスタ１０７をリセットす
る。

【０１６７】（２）チップ消去（ＣｈｉｐＥｒａｓ
ｅ）ここでは全セルのデータを消去する。このチップ消去動
作はブロック消去を全ブロック分繰り返すことにより行
なう。

【０１６８】（３）“１”データの読み出しチェック
（ＲｅａｄＡｌｌ“１” Ｃｈｅｃｋ）セルデータが消去状態（“１”）であることをチェック
する。まず先頭ブロックのアドレスを指定し、図３１の
手順で検出する。先頭ページを読み、一括検知動作を行
なう。一括検知でＡｌｌ“１”でないと判定されたらス
テータスレジスタにフェイル（Ｆａｉｌ）のフラグが立
てられる。ついでフラグセットコマンド（ＦｌａｇＳ
ｅｔＣｏｍｍａｎｄ）を入力する。これによりステー
タスがフェイルであれば、該当ブロックに対応した不良
ブロックフラグレジスタ１０７にフラグが立てられる。
このフラグは図２９中の信号ＦＲＳＥＴを“Ｈ”にする
ことでセットされる。この操作を偶数ページ（Ｅｖｅｎ
Ｐａｇｅ）及び奇数ページ（ＯｄｄＰａｇｅ）につ
いて繰り返したのち、ページアドレス（ＰａｇｅＡｄｄ
ｒｅｓｓ）をインクリメントさせる。セルアレイの最後
のページまで達したら終了する。

【０１６９】（４）物理チェッカーパターンプログラム
（Ｐｈｙｓ. “Ｃ” Ｐｒｏｇｒａｍ）全メモリセルに対して物理チェッカーパターンを書き込
む。

【０１７０】（５）物理チェッカーパターンの読み出し
チェック（ＲｅａｄＡｌｌ“Ｃ”Ｃｈｅｃｋ）図３２に示した手順に従ってチェッカーパターンを読
み、不良が検出されたらそのブロックに対応した不良ブ
ロックフラグレジスタ１０７にフラグを立てる。この操
作は読み出しパターンが異なる以外は上記（３）の場合
と同じである。なお、物理チェッカーパターンでは偶数
番目（Ｅｖｅｎ）及び奇数番目（Ｏｄｄ）のビット線に
交互に“１”、“０”のデータが書かれるので、例えば
偶数番目のページ（ＥｖｅｎＰａｇｅ）を読み出すと
きは全てが“１”か“０”かのデータが読み出されるこ
とになる。従って、一括検知動作を活用してチェッカー
パターンの検証を行なうことができる。

【０１７１】（６）チップ消去（ＣｈｉｐＥｒａｓ
ｅ）先の（２）の場合と同様に全セルのデータを消去し、
（４）で書いたパターンを消去する。

【０１７２】（７）物理チェッカーパターン（“／
Ｃ”）プログラム（Ｐｈｙｓ． “／Ｃ”Ｐｒｏｇｒａ
ｍ）全メモリセルに物理チェッカーパターン“／Ｃ”を書き
込む。

【０１７３】（８）物理チェッカーパターンの読み出し
チェック（ＲｅａｄＡｌｌ“／Ｃ”）（５）の場合と同様の方法で“／Ｃ”を読み、不良が検
出されたらそのブロックに対応した不良ブロックフラグ
レジスタ１０７にフラグを立てる。

【０１７４】なお、不良ブロック数の上限は仕様で決ま
っている。そこで、不良ブロック検出（ＢａｄＢｌｏ
ｃｋＤｅｔｅｃｔｉｏｎ）のシーケンスで検出された
不良の数が仕様で定められた値に収まっているかどうか
を調べるため、図３３の不良ブロックのフラグ数カウン
ト（ＢａｄＢｌｏｃｋＦｌａｇ＃Ｃｏｕｎｔ）
のシーケンスを走らせる。選択されたブロックに対応し
た不良ブロックフラグレジスタ１０７にフラグが立って
いるかどうかは、図２９中の配線ＰＢＵＳＢを制御回路
１０３により予めプリチャージしておき、レジスタセン
ス信号ＢＬＫＳＥＮＳを“Ｈ”にして配線ＰＢＵＳＢが
放電されるかどうかを制御回路１０３により検出すれば
よい。

【０１７５】次に図３のフローチャートにおける、
（８）オプション・セット（ＯｐｔｉｏｎＳｅｔ）の
工程について説明する。

【０１７６】これまでの操作で、メモリセルアレイ１１
の初期設定データ領域に格納するデータのうち、各種ト
リミングやセルアレイ部の不良に関する情報は確定した
ことになる。初期設定データ領域にはこの他、チップの
オプション（Ｏｐｔｉｏｎ）に関する情報、例えばチッ
プを多値品として使うか２値品として使うかなどの情報
が書き込まれる。こうした情報は、この時点でテスタか
ら各チップに入力する。入力されたデータは所定のレジ
スタに格納される。

【０１７７】次に図３のフローチャートにおける、
（９）ＲＯＭヒューズ・プログラム（ＲＯＭ−Ｆｕｓｅ
Ｐｒｏｇｒａｍ）の工程について説明する。

【０１７８】ここでは、各レジスタに格納されているデ
ータを順次ページバッファに転送し、次いで初期設定デ
ータ領域に書き込む。書き込みが終了したら電源を一旦
切り、再度電源を投入する。チップ内ではパワーオンを
検知して初期設定データ領域からデータが読み出され、
各レジスタに順次データが転送される。これにより各種
トリミングやセルアレイ部の不良に関する情報が以降の
チップ動作に反映される。必要ならば、これを検証する
ために各種電圧、タイマーをモニタしたり、メモリセル
ヘの書き込み／消去／読み出し動作を行なう。

【０１７９】次にこの発明の第２の実施の形態について
説明する。

【０１８０】以上のテスト工程のうち、タイマー・トリ
ミング、電圧トリミング、Ｖｐｇｍの初期値トリミン
グ、正常なメモリブロックのサーチ，不良ブロックの検
出については全て同様の構造をもったテストを行なって
いる。すなわち、まず第１のコマンドを入力してテスト
を実施し、そのパス／フェイル情報をステータスもしく
はフラグとして出力する。次に第２のコマンドを入力す
ると、前記のパス／フェイル情報に応じて異なったアク
ションがなされる。この第１のコマンド、第２のコマン
ドの組を所定の回数だけ繰り返すことにより、チップ毎
の特性に応じた情報が取得できる。

【０１８１】この方法は複数のチップに対しコマンドを
与えるだけで実施できるので、完全な並列テストが可能
となり、テスト時間が短縮できる。またテスタ側のメモ
リが不要であり、テスタ内のＣＰＵが取得したデータに
対する演算を行なう必要もないので、高性能テスタも不
要となる。

【０１８２】ただし、上述のタイマー・トリミングもし
くは電圧トリミングの場合、Ｎビットのレジスタのトリ
ミング値を決定するのに２^Ｎ回のテストを繰り返す必要
がある。従って、Ｎが大きい場合はテスト時間が長くな
る。

【０１８３】このような場合、次に述べる方法を採用す
ればテスト時間を短縮できる。

【０１８４】図３４はＮ＝３の場合にこの方法でレジス
タデータがどのように推移するかを示したものである。
以下、タイマー・トリミングの場合を例にして説明す
る。

【０１８５】まずレジスタを（ＴＴＭＲ２，ＴＴＭＲ
１，ＴＴＭＲ０）＝（１，０，０）として、先のＴｉｎ
ｔ、Ｔｅｘｔを比較するテストを行ない、パス（Ｔｉｎ
ｔ＞Ｔｅｘｔ）、フェイル（Ｔｉｎｔ＜Ｔｅｘｔ）の結
果に応じて第３ビット目のＴＴＭＲ２をそれぞれ
“１”、“０”に確定する。

【０１８６】次に、残り２ビットを（ＴＴＭＲ１，ＴＴ
ＭＲ０）＝（１，０）として第２回目のテストを行な
い、第２ビット目を確定する。このようにして、図３４
に示すように、３回のテストで順次第３ビット目、第２
ビット目、第１ビット目を確定していく。

【０１８７】このようなテスト方法を採用すれば、Ｎビ
ットのレジスタのトリミング値を決定するのにＮ回のテ
ストで済み、テスト時間が短縮できる。

【０１８８】なお、この発明は、上記各実施の形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。

【０１８９】

【発明の効果】以上説明したように、この発明の半導体
装置及びそのテスト方法を採用すれば、完全な並列テス
トが可能となり、半導体記憶装置のテスト時間を短縮さ
せることができる。またテスタ側のメモリが不要であ
り、テスタ側のＣＰＵが取得したデータに対する演算を
行なう必要もないので、高性能テスタも不要となり、テ
ストコストの削減ができる。また、この発明のテスト方
法は、比較的小規模の回路を導入するだけで実現できる
ので、このテスト方法の採用によりチップ面積が大幅に
増大することはない。

【０１９０】一般に、ウェハ・テストのシーケンスは、
製品の素性に応じて最適化される。いわゆるＢＩＳＴ
（ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）の場合、テ
スト工程が予め回路に組み込まれているので、製品の素
性に応じてテストシーケンスを変更することが困難であ
る。しかし、この発明のテスト方法では、各々のテスト
項目がコマンド入力により起動されるようになっている
ので、フレキシビリティのあるテストシーケンスを構築
できる。例えば、タイマー回路におけるばらつきが少な
い場合は、タイマー・トリミングのテスト工程をシーケ
ンスから削除すればよい。またカラム不良やブロック不
良に関しては、不良アドレスを追加登録することができ
るので、例えばバーンイン試験を行なった後で判明した
不良をも救済できる。

【０１９１】このように、この発明の半導体装置及びテ
スト方法を採用すれば、テストシーケンスのフレキシビ
リティを保ちつつ、テストコストを削減することが可能
となる。

【図面の簡単な説明】

【図１】この発明に係るＮＡＮＤ型フラッシュメモリの
概略的な構成を示すブロック図。

【図２】図１のメモリのメモリセルアレイの一部の構成
を示す回路図。

【図３】図１のメモリのウェハ・テスト工程のフローチ
ャート。

【図４】図１中のタイマー回路２２、トリミングデータ
レジスタ２３及びこれらの回路に関係する制御回路２５
内の回路の具体的構成を示す回路図。

【図５】図４の回路の動作の一例を示すタイミングチャ
ート。

【図６】図４中の基準クロック生成回路２２Ｂの一具体
例を示す回路図。

【図７】図６中の可変抵抗回路Ｒの具体的な構成例を示
す回路図。

【図８】図４中のトリミングデータレジスタ２３の詳細
な構成を示す回路図。

【図９】図８のレジスタ２３内のデータと時間ＴＩＮＴ
のずれ（ΔＴｉｎｔ）との関係を示す図。

【図１０】図４中のタイマー回路２２のトリミング時の
シーケンスを示す図。

【図１１】図４中のタイマー回路２２のトリミング時の
タイミングチャートを示す図。

【図１２】図１中のＩ／Ｏバッファ１６にレジスタコン
トロールコマンドを供給した時の動作手順を示すフロー
チャート。

【図１３】図１中の内部電圧生成回路２０、トリミング
データレジスタ２１及びこれらの回路に関係する制御回
路２５内の回路の具体的構成を示す回路図。

【図１４】図１３に示す回路においてレジスタ２１に記
憶されるデータと基準電圧Ｖｒｅｆとの対応関係を示す
図。

【図１５】図１３の回路のテストシーケンスを示す図。

【図１６】図１中の内部電圧生成回路２０のうち非選択
セルワード線電圧Ｖｒｅａｄの生成に関係した部分の回
路をトリミングデータレジスタ２１及びこれらの回路に
関係する制御回路２５内の回路と共に示す回路図。

【図１７】各電圧のトリミングを行なう場合のトリミン
グ回数とトリミング後の電圧との関係を示す図。

【図１８】図１中のメモリセルアレイ１１及びページバ
ッファ１３の一部の概要を示す回路図。

【図１９】図１のメモリにおけるカラムリダンダンシに
関係する回路の構成を示す回路図。

【図２０】図１９中の不良カラムアドレスレジスタ１９
の１単位の回路構成を示す回路図。

【図２１】図１のメモリにおける不良カラム検出及び置
き換えのシーケンスのフローチャート。

【図２２】図１のメモリにおけるリダンダンシ領域のカ
ラムチェックの工程を示すフローチャート。

【図２３】図１のメモリにおけるオープン不良、ショー
ト／リーク不良の検出／置換えのシーケンスを示すフロ
ーチャート。

【図２４】図１のメモリにおけるリダンダンシ領域のカ
ラムのうちオープン不良のカラムを検出して登録する操
作のフローチャート。

【図２５】図１のメモリにおける不良の検出／置換え操
作のフローチャート。

【図２６】図１のメモリにおける正常なメモリブロック
のサーチのシーケンスを示すフローチャート。

【図２７】図１のメモリにおけるＶｐｇｍ初期値トリミ
ングのシーケンスを示すフローチャート。

【図２８】図２７のシーケンスで書き込み電圧Ｖｐｇｍ
がどのように変化していくかを示す図。

【図２９】図１におけるブロック不良検知系に関係した
回路の構成を示す回路図。

【図３０】図１における不良ブロック検出のシーケンス
を示すフローチャート。

【図３１】不良ブロック検出の際の“１”データの読み
出しチェックの手順を示すフローチャート。

【図３２】不良ブロック検出の際の物理チェッカーパタ
ーンの読み出しチェックの手順を示すフローチャート。

【図３３】不良ブロック検出の後に不良ブロックのフラ
グ数をカウントするシーケンスを示すフローチャート。

【図３４】この発明の第２の実施の形態に係るテスト方
法を説明するための図。

【図３５】従来のウェハ・テスト工程の概略を示すフロ
ーチャート。

【符号の説明】

１１…メモリセルアレイ（ＭｅｍｏｒｙＣｅｌｌＡ
ｒｒａｙ）、１２…ロウデコーダ（ＲｏｗＤｅｃｏｄｅｒ）、１３…ページバッファ（ＰａｇｅＢｕｆｆｅｒ）、１４…カラムゲート回路（ＣｏｌｕｍｎＧａｔｅ）、１５…Ｉ／Ｏバス（Ｉ／ＯＢｕｓ）、１６…Ｉ／Ｏバッファ（I／ＯＢｕｆｆｅｒ）、１７…アドレスバッファ（ＡｄｄｒｅｓｓＢｕｆｆｅ
ｒ）、１７Ａ…カラムアドレスバッファ（ＣｏｌｕｍｎＡｄ
ｄｒｅｓｓＢｕｆｆｅｒ）、１７Ｂ…ロウアドレスバッファ（ＲｏｗＡｄｄｒｅｓ
ｓＢｕｆｆｅｒ）、１８…コマンドバッファ（ＣｏｍｍａｎｄＢｕｆｆｅ
ｒ）、１９…不良カラムアドレスレジスタ（ＢａｄＣｏｌｕ
ｍｎＡｄｄｒｅｓｓＲｅｇｉｓｔｅｒ）、２０…内部電圧生成回路（ＶｏｌｔａｇｅＧｅｎｅｒ
ａｔｏｒｓ）、２１…トリミングデータレジスタ（Ｔｒｉｍ。Ｄａｔ
ａＲｅｇｉｓｔｅｒ）、２２…タイマー回路（Ｔｉｍｅｒ）、２２Ａ…タイマー信号生成回路、２２Ｂ…基準クロック生成回路、２３…トリミングデータレジスタ（Ｔｒｉｍ. Ｄａｔ
ａＲｅｇｉｓｔｅｒ）、２４…Ｉ／Ｏ制御回路（Ｉ／ＯＣｏｎｔｒｏｌ）、２５…制御回路（ＣｏｎｔｒｏｌＬｏｇｉｃ）、３１…パッド（Ｐａｄ）、３２…ＡＮＤゲート、３３…フリップフロップ、３４…トリミングデータレジスタ制御回路（Ｃｏｎｔｒ
ｏｌ）、３５Ａ、３５Ｂ…基準遅延生成回路、４１…差動増幅器、４５…フリップフロップ、５０…Ｄ型フリップフロップ（ＤＦＦ）、５１…ラッチ回路（ＩＮＤＥＸｌａｔｃｈ）、５２、５３…クロックドインバータ、６１…パッド（ＭｏｎｉｔｏｔＰＡＤ）、６２…可変抵抗回路、６４…バンドギャップ型定電圧生成回路（ＢＧＲＣｉ
ｒｃｕｉｔ）、６５…比較器、６６…フラグ生成回路、６７…スイッチ回路、６８…制御回路（ｃｏｎｔｒｏｌ）、７１…昇圧回路（ＶｒｅａｄＣｈａｒｇｅＰｕｍ
ｐ）、７２…パッド（ＭｏｎｉｔｏｔＰＡＤ）、７３…可変抵抗回路、７５…比較器、８１…バッファ回路（Ｂｕｆｆｅｒ）、８２…アイソレーションラッチ回路（Ｉｓｏｌａｔｉｏ
ｎＬａｔｃｈ）、８３…判定回路（ＤｅｃｉｓｉｏｎＣｉｒｃｕｉ
ｔ）、８４…制御回路（Ｃｏｎｔｒｏｌ）、８５…レジスタカウンタ（ＲｅｇｉｓｔｅｒＣｏｕｎ
ｔｅｒ）、９１、９３…ラッチ回路、９２…ＥＸ−ＯＲ回路（排他的論理和回路）、１０１…不良ブロック数カウンタ（ＢａｄＢｌｏｃｋ
# Ｃｏｕｎｔｅｒ）、１０２…ブロックアドレス・プリデコーダ（ＢｌｋＡ
ｄｄｒｅｓｓＢｕｆｆｅｒ）、１０３…制御回路、１０４…部分デコーダ回路、１０５…デコード回路、１０６…レベルシフト回路（Ｌ／Ｓ）、１０７…不良ブロックフラグレジスタ（ＢａｄＢｌｏ
ｃｋＦｌａｇＲｅｇｉｓｔｅｒ）、１０８…セット回路、１０９…読み出し回路、Ｒ…可変抵抗回路、ＰＢＵＳＢ…配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０１Ｒ 31/319 Ｇ１１Ｃ 17/00 Ｄ 31/3183 Ｇ０１Ｒ 31/28 ＢＧ０６Ｆ 12/16 ３３０ＶＧ１１Ｃ 17/00 Ｐ 16/02 Ｒ 16/06 ＱＧ１１Ｃ 17/00 ６１１Ｅ６１２Ｅ６３２Ｃ６３９Ａ (72)発明者姫野敏彦神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 2G032 AA08 AD02 AD08 AG01 AG07 AH04 AK11 AK19 AL00 AL11 5B003 AA05 AB05 AD02 AD03 AD05 AD08 AD09 AE01 AE04 5B018 GA03 JA12 KA01 NA04 QA13 5B025 AA03 AB01 AC01 AD01 AD04 AD06 AD08 AD09 AD13 AD16 AE09 5L106 AA10 CC09 CC14 CC17 DD22 DD23 DD24 DD25 EE02 EE07 EE08 GG01

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリセルからなるメモリセル
アレイと、上記メモリセルアレイ内の不良領域のアドレスを格納す
るレジスタと、複数個の内部電圧生成回路と、上記複数個の内部電圧生成回路のそれぞれに対応して設
けられ、各生成回路で生成される内部電圧値を設定する
ためのトリミング値を格納するレジスタとを備え、半導
体チップ上に集積された不揮発性半導体メモリにおい
て、上記全てのレジスタの内容をリセットする第１のステッ
プと、上記各レジスタの内容を各半導体チップ毎の素性に応じ
た値に設定する第２のステップとからなるテストを電源
を投入した後に電源を切ることなく続けて行うことを特
徴とする不揮発性半導体メモリのテスト方法。
【請求項２】前記メモリセルアレイ内のデータを半導
体チップの外部に出力することなく、前記メモリセルア
レイ内の不良領域のアドレスを決定することを特徴とす
る請求項１記載の不揮発性半導体メモリのテスト方法。
【請求項３】前記内部電圧生成回路で生成される内部
電圧値を半導体チップの外部に出力することなく、各生
成回路で生成される内部電圧値を設定するための前記ト
リミング値を決定することを特徴とする請求項１記載の
不揮発性半導体メモリのテスト方法。
【請求項４】前記第２のステップにおいて、前記各レ
ジスタの内容を決定する操作を、それぞれコマンド入力
により起動される自動テストによって行うことを特徴と
する請求項１記載の不揮発性半導体メモリのテスト方
法。
【請求項５】前記第２のステップに続いて、前記第２
のステップにおいて決定したレジスタの内容を、前記メ
モリセルアレイ内の不揮発性メモリセルに書き込む第３
のステップをさらに具備したことを特徴とする請求項１
記載の不揮発性半導体メモリのテスト方法。
【請求項６】レジスタに格納されたデータに基づいて
動作もしくは機能が変化する内部回路を有し、半導体チ
ップ上に集積された半導体装置において、パス、フェイルいずれかの結果を出力するような自己判
定テストを上記内部回路に対して行なわせる第１の操作
と、上記自己判定テストにおけるパスもしくはフェイルの結
果に応じて異なった制御を上記レジスタに対して実施す
る第２の操作とを交互に所定の回数繰り返して行うこと
により、上記レジスタに各半導体チップ毎の特性を反映
したデータを設定することを特徴とする半導体装置のテ
スト方法。
【請求項７】前記第１の操作と第２の操作とは、それ
ぞれ対応するコマンド入力により起動されることを特徴
とする請求項６記載の半導体装置のテスト方法。
【請求項８】前記レジスタは所定の信号を受けてデー
タ値をインクリメントさせる機能を有し、前記第２の操作において、前記第１の操作の結果がフェ
イルの場合には前記所定の信号を発生させることを特徴
とする請求項６記載の半導体装置のテスト方法。
【請求項９】前記内部回路は、パルスを生成し、前記
レジスタ内のデータに応じてパルス幅が変更されるタイ
マー回路であり、前記第１の操作は、チップの外部から入力されたパルス
幅と、上記タイマー回路により生成されたパルス幅とを
比較し、いずれのパルス幅が長いかに応じてパス、フェ
イルを出力する自己判定テストであることを特徴とする
請求項６記載の半導体装置のテスト方法。
【請求項１０】前記内部回路は、内部電圧を生成し、
前記レジスタ内のデータに応じて電圧値が変更される内
部電圧生成回路であり、前記第１の操作は、チップの外部から入力された電圧
と、上記内部電圧生成回路により生成される電圧とを比
較し、いずれが高いかに応じてパス、フェイルを出力す
る自己判定テストであることを特徴とする請求項６記載
の半導体装置のテスト方法。
【請求項１１】前記内部電圧生成回路は、電圧生成部と、上記電圧生成部で生成された電圧を分割する分割部と、上記分割部で分割された分割電圧を参照電圧と比較する
比較器とを含み、上記比較器における比較結果を上記電圧生成部にフィー
ドバックさせることにより電圧生成部における電圧生成
動作が制御される構成を有し、前記自己判定テスト時に、上記電圧生成部を非活性状態
とし、上記分割部にチップの外部から入力された電圧を
入力して分割電圧を生成させ、この状態における上記比
較器の比較結果に応じて前記パス、フェイル信号を生成
することを特徴とする請求項１０記載の半導体装置のテ
スト方法。
【請求項１２】前記電圧生成部は、前記自己判定テス
ト時にフェイル信号が生成された後に、前記レジスタに
格納されたデータに応じて、直前に生成された電圧より
も一定値だけ高い電圧を生成することを特徴とする請求
項１２記載の半導体装置のテスト方法。
【請求項１３】前記自己判定テスト時に、前記電圧生
成部で生成させる所望電圧に対し、前記一定値の１／２
だけ低い電圧をチップの外部から入力して前記分割部に
供給することを特徴とする請求項１２記載の半導体装置
のテスト方法。
【請求項１４】前記半導体装置が、コントロールゲー
トとフローティングゲートとを有するメモリセルからな
り、上記メモリセルにデータを書き込む際は、書き込み
動作を複数ステップに分けて各ステップ毎に上記コント
ロールゲートに与える書き込み電圧を、初期電圧から一
定電圧ずつ上げてゆくような書き込み方法を有する不揮
発性半導体メモリであり、前記内部回路は、前記レジスタ内のデータに従い前記初
期電圧が決定される書き込み電圧生成回路であり、前記第１の操作は、ステップ回数が所定の回数に設定さ
れた書き込み動作のあとで、書き込み対象のメモリセル
がすべて書き込まれているか否かに応じてそれぞれパ
ス、フェイルを出力する自己判定テストであり、前記第２の操作は、上記第１の操作の結果がフェイルで
あれば前記初期電圧を一定電圧だけ上げる方向に前記レ
ジスタのデータを変更するような操作であることを特徴
とする請求項６記載の半導体装置のテスト方法。
【請求項１５】前記半導体装置が、ウェル領域上に形
成され、コントロールゲートとフローティングゲートと
を有するメモリセルからなり、上記メモリセルのデータ
を消去する際は、消去動作を複数ステップに分けて各ス
テップ毎に上記ウェル領域に与える消去電圧を、初期電
圧から一定電圧ずつ上げてゆくような消去方法を有する
不揮発性半導体メモリであり、前記内部回路は、前記レジスタ内のデータに従い前記初
期電圧が決定される消去電圧生成回路であり、前記第１の操作は、ステップ回数が所定の回数に設定さ
れた消去動作のあとで、消去対象のメモリセルがすべて
消去されているか否かに応じてそれぞれパス、フェイル
を出力する自己判定テストであり、前記第２の操作は、上記第１の操作の結果がフェイルで
あれば前記初期電圧を一定電圧だけ上げる方向に前記レ
ジスタのデータを変更するような操作であることを特徴
とする請求項６記載の半導体装置のテスト方法。
【請求項１６】Ｎビット（Ｎは正の整数）のデータを
保持できるレジスタにより出力を２^Ｎ通りにトリミング
できる内部回路を有する半導体装置において、第１回目のテストにおいて、上記Ｎビットのデータを第
１の状態にして上記内部回路の出力を判定することによ
り上記Ｎビットのデータうちの最上位ビットのデータを
決定し、第ｋ回目（ｋ＝２，３、…、Ｎ）のテストにおいて、最
上位ビットから（ｋ−１）ビット目までのデータを第１
回目から第（ｋ−１）回目までのテストで決定された値
に保ちつつ、残りのビットを所定の状態として上記内部
回路の出力を判定することによりｋビット目のデータを
決定し、上記Ｎ回のテストにより上記レジスタに各半導体装置毎
の特性を反映したデータを設定することを特徴とする半
導体装置のテスト方法。
【請求項１７】前記レジスタは、このレジスタ内のデ
ータを決定するテストを行なったか否かを示すビットを
含むことを特徴する請求項６または１６記載の半導体装
置のテスト方法。
【請求項１８】書き込み、消去可能な不揮発性メモリ
セルがカラム、ロウ方向にマトリクス状に配列されたメ
モリセルアレイと、センスアンプと、カラム方向に延在し、上記メモリセルアレイのデータを
上記センスアンプに伝えるビット線とを有する不揮発性
半導体メモリにおいて、上記メモリセルアレイ内のセルアレイのカラム不良の検
出を、メモリセルに対する書き込み並びに消去動作を行
うことなく実行することを特徴とする不揮発性半導体メ
モリのテスト方法。
【請求項１９】前記メモリセルアレイ内のカラム不良
の検出を、前記ビット線並びにセンスアンプ内のオープ
ン、ショート、リークの有無を検出することにより行う
ようにしたことを特徴とする請求項１８記載の不揮発性
半導体メモリのテスト方法。
【請求項２０】前記ビット線に接続された複数のメモ
リセルを全て非選択状態とし、かつ上記ビット線をスイ
ッチを介して所定電位に接続した状態で前記センスアン
プによりデータを読み出し、この読み出しデータに応じ
て前記ビット線のオープン状態を検出するようにしたこ
とを特徴とする請求項１９記載の不揮発性半導体メモリ
のテスト方法。
【請求項２１】メモリセルがカラム、ロウ方向にマト
リクス状に配列されてカラム領域、ロウ領域を有するメ
モリセルアレイと、上記メモリセルアレイ内の不良カラ
ムと置き換えるためのＭ個のカラムリダンタンシからな
るカラムリダンタンシ領域と、上記カラムリダンタンシ
と置き換えるべきカラムアドレスを記憶するＭ個のレジ
スタと、センスアンプとを有する不揮発性半導体メモリ
において、上記Ｍ個のレジスタの各々には対応するカラムリダンダ
ンシが使用可能であるか否かに応じてそれぞれ第１また
は第２の信号状態になるラッチが含まれ、さらに、上記Ｍ個のレジスタを順に選択するカウンタ
と、上記センスアンプから出力される選択カラムのデータ
が、与えられた期待値と一致しているかどうかに応じて
パス、フェイル信号を出力する判定回路とを有し、上記メモリセルアレイ内の不良カラムを検出する際は、
カラムアドレス並びに上記カウンタを先頭番地に設定し
た状態から開始し、上記判定回路の出力がパスであれば上記カラムアドレス
をインクリメントさせ、上記判定回路の出力がフェイル
でありかつ上記カウンタにより選択されたレジスタのラ
ッチが第１の信号状態である場合は上記カラムアドレス
を上記レジスタに格納した後、カラムアドレス並びにカ
ウンタをインクリメントさせ、上記判定回路の出力がフェイルでありかつ上記カウンタ
により選択されたレジスタのラッチが第２の信号状態で
ある場合はラッチが第１の信号状態にあるレジスタに到
達するまでカウンタをインクリメントさせた後、上記カ
ラムアドレスをレジスタに格納し、ついでカラムアドレ
ス並びにカウンタをインクリメントさせ、以上の操作を最終カラムアドレスに到達するまで行なう
ことを特徴とする不揮発性半導体メモリにおける不良カ
ラムの検出及び置き換え方法。
【請求項２２】前記メモリセルアレイ内のカラムの不
良を検出する操作の前に前記カラムリダンダンシ領域の
不良検出の操作を行ない、不良が検出されたカラムリダンダンシについては対応す
るレジスタの前記ラッチを第２の信号状態とし、かつレ
ジスタにメモリセルアレイのカラム領域が選択されない
ようなカラムアドレスを設定することを特徴とする請求
項２１記載の不揮発性半導体メモリにおける不良カラム
の検出及び置き換え方法。
【請求項２３】ビット線と、上記ビット線に接続され
た複数のメモリセルと、上記ビット線の一端に接続され
たセンスアンプとを有する半導体メモリにおいて、上記ビット線に接続された複数のメモリセルを全て非選
択状態とし、かつ上記ビット線の他端をスイッチを介し
て所定電位に接続した状態で上記センスアンプによりデ
ータを読み出し、この読み出しデータに応じて上記ビッ
ト線のオープン不良を検出する不良検出回路を具備した
ことを特徴とする半導体メモリ。
【請求項２４】書き込み、消去可能な不揮発性メモリ
セルがカラム、ロウ方向にマトリクス状に配列されたメ
モリセルアレイと、上記メモリセルアレイ内の消去並びに書き込みを行うメ
モリセルの単位を記憶するアドレスレジスタと、消去対象のメモリセルが全て消去されているか否かに応
じてパス、フェイル信号を出力する消去ベリファイ動作
と、書き込み対象のメモリセルが全て書き込まれている
か否かに応じてパス、フェイル信号を出力する書き込み
ベリファイ動作と、第１のコマンドを受けて起動され、
上記消去ベリファイ並びに書き込みベリファイの結果の
いずれかがフェイルである場合には上記アドレスレジス
タのデータを変更し、共にパスである場合には上記アド
レスレジスタのデータを変更しないような操作を行う制
御回路とを具備したことを特徴とする不揮発性半導体メ
モリ。
【請求項２５】請求項２４記載の不揮発性半導体メモ
リにおいて、消去動作と、消去ベリファイ動作と、書き込み動作と、
書き込みベリファイ動作と、前記第１のコマンド入力と
からなる一連の操作を複数回繰り返すことにより、メモ
リセルアレイ内の書き込み消去可能な領域を見つけるこ
とを特徴とする不揮発性半導体メモリのテスト方法。
【請求項２６】コマンド入力により起動され、パスも
しくはフェイル信号を出力するテスト動作を複数種類有
し、かつ上記テスト動作のうち直前に実施されたテスト
の結果がパスであればデータを変更せず、フェイルであ
ればデータを所定の信号状態に設定するレジスタを具備
したことを特徴とする半導体メモリ。
【請求項２７】請求項２６記載の半導体メモリにおい
て、複数種類の前記テスト動作を行った後、前記レジスタの
データが所定の信号状態に設定されているか否かを判別
することにより、良品と不良品を判別するようにしたこ
とを特徴とする半導体メモリのテスト方法。
【請求項２８】消去並びに書き込みを行うメモリセル
の単位を記憶するアドレスレジスタを有し、消去ベリフ
ァイ並びに書き込みベリファイの機能を有する不揮発性
半導体メモリにおいて、消去ベリファイ後のパス、フェイル結果を格納する第１
のレジスタと、書き込みベリファイ後のパス、フェイル結果を格納する
第２のレジスタと、各消去単位毎に設けられ、この消去単位内のメモリセル
が書き込み消去可能であるか否かに応じて第１または第
２の信号状態を格納する第３のレジスタと、第１のコマンド入力を受けて起動され、上記第１のレジ
スタ並びに第２のレジスタのデータのうち少なくとも一
方がフェイルである場合は上記アドレスレジスタにより
選択されたアドレスに対応する第３のレジスタを第１の
信号状態とし、上記第１のレジスタ並びに第２のレジス
タのデータが共にパスである場合は上記第３のレジスタ
を第２の信号状態とするような操作を行う制御回路とを
具備したことを特徴とする不揮発性半導体メモリ。
【請求項２９】第２のコマンド入力を受けて起動さ
れ、チップ内にある全ての前記第３のレジスタのうち、
第１の信号状態にあるものの数をカウントするカウンタ
をさらに具備したことを特徴とする請求項２８記載の不
揮発性半導体メモリ。
【請求項３０】レジスタに格納されたデータに基づい
て動作もしくは機能が変化する内部回路を有する半導体
装置において、パス、フェイルいずれかの結果を出力するような自己判
定テストを上記内部回路に対して行なわせる第１の操作
と、上記自己判定テストにおけるパスもしくはフェイルの結
果に応じて異なった制御を上記レジスタに対して実施す
る第２の操作とを交互に所定の回数繰り返して行う制御
回路を具備し、上記レジスタに各半導体装置毎の特性を反映したデータ
を設定することを特徴とする半導体装置。
【請求項３１】前記レジスタは所定の信号を受けてデ
ータ値をインクリメントさせる機能を有し、前記第２の操作において、前記第１の操作の結果がフェ
イルの場合は前記所定の信号を発生させ、パスの場合は
前記所定の信号を発生させないことを特徴とする請求項
３０記載の半導体装置。
【請求項３２】前記内部回路は、パルスを生成し、前
記レジスタ内のデータに応じてパルス幅が変更されるタ
イマー回路であり、前記第１の操作は、チップの外部から入力されたパルス
幅と、上記タイマー回路により生成されたパルス幅とを
比較し、いずれのパルス幅が長いかに応じてパス、フェ
イルを出力する自己判定テストであることを特徴とする
請求項３０記載の半導体装置。
【請求項３３】前記内部回路は、内部電圧を生成し、
前記レジスタ内のデータに応じて電圧値が変更される内
部電圧生成回路であり、前記第１の操作は、チップの外部から入力された電圧
と、上記内部電圧生成回路により生成される電圧とを比
較し、いずれが高いかに応じてパス、フェイルを出力す
る自己判定テストであることを特徴とする請求項３０記
載の半導体装置。
【請求項３４】前記内部電圧生成回路は、電圧生成部と、上記電圧生成部で生成された電圧を分割する分割部と、上記分割部で分割された分割電圧を参照電圧と比較する
比較器とを含み、上記比較器における比較結果を上記電圧生成部にフィー
ドバックさせることにより電圧生成部における電圧生成
動作が制御される構成を有し、前記自己判定テスト時に、上記電圧生成部を非活性状態
とし、上記分割部にチップの外部から入力された電圧を
入力して分割電圧を生成させ、この状態における上記比
較器の比較結果に応じて前記パス、フェイル信号を生成
することを特徴とする請求項３３記載の半導体装置。
【請求項３５】前記電圧生成部は、前記自己判定テス
ト時にフェイル信号が生成された後に、前記レジスタに
格納されたデータに応じて、直前に生成された電圧より
も一定値だけ高い電圧を生成することを特徴とする請求
項３４記載の半導体装置。
【請求項３６】前記自己判定テスト時に、前記電圧生
成部で生成させる所望電圧に対し、前記一定値の１／２
だけ低い電圧をチップの外部から入力して前記分割部に
供給することを特徴とする請求項３４記載の半導体装
置。
【請求項３７】前記半導体装置が、コントロールゲー
トとフローティングゲートとを有するメモリセルからな
り、上記メモリセルにデータを書き込む際は、書き込み
動作を複数ステップに分けて各ステップ毎に上記コント
ロールゲートに与える書き込み電圧を、初期電圧から一
定電圧ずつ上げてゆくような書き込み方法を有する不揮
発性半導体メモリであり、前記内部回路は、前記レジスタ内のデータに従い前記初
期電圧が決定される書き込み電圧生成回路であり、前記第１の操作は、ステップ回数が所定の回数に設定さ
れた書き込み動作のあとで、書き込み対象のメモリセル
がすべて書き込まれているか否かに応じてそれぞれパ
ス、フェイルを出力する自己判定テストであり、前記第２の操作は、上記第１の操作の結果がフェイルで
あれば前記初期電圧を一定電圧だけ上げる方向に前記レ
ジスタのデータを変更し、パスであれば前記レジスタの
データを変更しないような操作であることを特徴とする
請求項３０記載の半導体装置。
【請求項３８】前記半導体装置が、ウェル領域上に形
成され、コントロールゲートとフローティングゲートと
を有するメモリセルからなり、上記メモリセルのデータ
を消去する際は、消去動作を複数ステップに分けて各ス
テップ毎に上記ウェル領域に与える消去電圧を、初期電
圧から一定電圧ずつ上げてゆくような消去方法を有する
不揮発性半導体メモリであり、前記内部回路は、前記レジスタ内のデータに従い前記初
期電圧が決定される消去電圧生成回路であり、前記第１の操作は、ステップ回数が所定の回数に設定さ
れた消去動作のあとで、消去対象のメモリセルがすべて
消去されているか否かに応じてそれぞれパス、フェイル
を出力する自己判定テストであり、前記第２の操作は、上記第１の操作の結果がフェイルで
あれば前記初期電圧を一定電圧だけ上げる方向に前記レ
ジスタのデータを変更し、パスであれば前記レジスタの
データを変更しないような操作であることを特徴とする
請求項３０記載の半導体装置。
【請求項３９】Ｎビット（Ｎは正の整数）のデータを
保持できるレジスタにより出力を２^Ｎ通りにトリミング
できる内部回路を有する半導体装置において、第１回目のテストにおいて、上記Ｎビットのデータを第
１の状態にして上記内部回路の出力を判定することによ
り上記Ｎビットのデータうちの最上位ビットのデータを
決定し、第ｋ回目（ｋ＝２，３、…、Ｎ）のテストにおいて、最
上位ビットから（ｋ−１）ビット目までのデータを第１
回目から第（ｋ−１）回目までのテストで決定された値
に保ちつつ、残りのビットを所定の状態として上記内部
回路の出力を判定することによりｋビット目のデータを
決定し、上記Ｎ回のテストにより上記レジスタに各半導体装置毎
の特性を反映したデータを設定するデータ設定回路を具
備したことを特徴とする半導体装置。
【請求項４０】前記レジスタは、このレジスタ内のデ
ータを決定するテストを行なったか否かを示すビットを
含むことを特徴する請求項３０または３９記載の半導体
装置。
【請求項４１】メモリセルがカラム、ロウ方向にマト
リクス状に配列されてカラム領域、ロウ領域を有するメ
モリセルアレイと、上記メモリセルアレイ内の不良カラ
ムと置き換えるためのＭ個のカラムリダンタンシからな
るカラムリダンタンシ領域と、上記カラムリダンタンシ
と置き換えるべきカラムアドレスを記憶するＭ個のレジ
スタと、センスアンプとを有する不揮発性半導体メモリ
において、上記Ｍ個のレジスタの各々には対応するカラムリダンダ
ンシが使用可能であるか否かに応じてそれぞれ第１また
は第２の信号状態になるラッチが含まれ、さらに、上記Ｍ個のレジスタを順に選択するカウンタ
と、上記センスアンプから出力される選択カラムのデータ
が、与えられた期待値と一致しているかどうかに応じて
パス、フェイル信号を出力する判定回路と、上記メモリセルアレイ内の不良カラムを検出する際は、
カラムアドレス並びに上記カウンタを先頭番地に設定し
た状態から開始し、上記判定回路の出力がパスであれば
上記カラムアドレスをインクリメントさせ、上記判定回
路の出力がフェイルでありかつ上記カウンタにより選択
されたレジスタのラッチが第１の信号状態である場合は
上記カラムアドレスを上記レジスタに格納した後、カラ
ムアドレス並びにカウンタをインクリメントさせ、上記
判定回路の出力がフェイルでありかつ上記カウンタによ
り選択されたレジスタのラッチが第２の信号状態である
場合はラッチが第１の信号状態にあるレジスタに到達す
るまでカウンタをインクリメントさせた後、上記カラム
アドレスをレジスタに格納し、ついでカラムアドレス並
びにカウンタをインクリメントさせ、以上の操作を最終
カラムアドレスに到達するまで行なわせる制御回路とが
設けられていることを特徴とする不揮発性半導体メモ
リ。
【請求項４２】前記制御回路は、メモリセルアレイ内のカラムの不良を検出する操作の前
に前記カラムリダンダンシ領域の不良検出の操作を行な
い、不良が検出されたカラムリダンダンシについては対応す
るレジスタの前記ラッチを第２の信号状態とし、かつレ
ジスタにメモリセルアレイのカラム領域が選択されない
ようなカラムアドレスを設定することを特徴とする請求
項４１記載の不揮発性半導体メモリ。
【請求項４３】書き込み、消去可能な不揮発性メモリ
セルがカラム、ロウ方向にマトリクス状に配列されたメ
モリセルアレイと、センスアンプと、カラム方向に延在し、上記メモリセルアレイのデータを
上記センスアンプに伝えるビット線と、上記メモリセルに対する書き込み並びに消去動作を行う
ことなく、上記メモリセルアレイ内のセルアレイのカラ
ム不良の検出するカラム不良検出手段とを具備したこと
を特徴とする不揮発性半導体メモリ。
【請求項４４】前記カラム不良検出手段は、前記メモ
リセルアレイ内のカラム不良の検出を、前記ビット線並
びにセンスアンプ内のオープン、ショート、リークの有
無を検出することにより行うようにしたことを特徴とす
る請求項４３記載の不揮発性半導体メモリ。
【請求項４５】前記カラム不良検出手段は、前記ビッ
ト線に接続された複数のメモリセルを全て非選択状態と
し、かつ上記ビット線をスイッチを介して所定電位に接
続した状態で前記センスアンプによりデータを読み出
し、この読み出しデータに応じて前記ビット線のオープ
ン状態を検出するようにしたことを特徴とする請求項４
４記載の不揮発性半導体メモリ。