JP2002110666A - 中間誘電層形成方法 - Google Patents
中間誘電層形成方法Info
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
(57)【要約】
【課題】 多層構造の中間誘電層形成方法の提供。
【解決手段】 半導体構造を提供し、高密度プラズマＣ
ＶＤ法で半導体構造の上に第１酸化シリコン層を堆積
し、第１酸化シリコン層の上に第２酸化シリコン層を堆
積し、該第２酸化シリコン層の材質は少なくともＴＥＯ
Ｓを含むものとし、並びに第２酸化シリコン層を平坦化
し、最後に第２酸化シリコン層の上に第３酸化シリコン
層を堆積し、該第３酸化シリコン層の材質はＢＰＳＧを
含むものとする。
ＶＤ法で半導体構造の上に第１酸化シリコン層を堆積
し、第１酸化シリコン層の上に第２酸化シリコン層を堆
積し、該第２酸化シリコン層の材質は少なくともＴＥＯ
Ｓを含むものとし、並びに第２酸化シリコン層を平坦化
し、最後に第２酸化シリコン層の上に第３酸化シリコン
層を堆積し、該第３酸化シリコン層の材質はＢＰＳＧを
含むものとする。
Description
【０００１】
【発明の属する技術分野】本発明は一種の中間誘電層形
成方法に係り、特に多層構造の中間誘電層形成方法に関
する。
成方法に係り、特に多層構造の中間誘電層形成方法に関
する。
【０００２】
【従来の技術】中間誘電層の主要な機能は、第１層の金
属層と第２層の金属層を隔離し、両層の金属層が電気的
連接を有さないようにすることにある。もし連接が必要
であれば、一般には中間誘電層に一つの孔を開けて、所
謂、コンタクト或いは誘電層孔としている。
属層と第２層の金属層を隔離し、両層の金属層が電気的
連接を有さないようにすることにある。もし連接が必要
であれば、一般には中間誘電層に一つの孔を開けて、所
謂、コンタクト或いは誘電層孔としている。
【０００３】伝統的な中間誘電層は、図１に示されるよ
うに、一つの半導体構造上に形成される。図中の半導体
構造は、基板１００、二つのトランジスタ、及び隔離用
の隔離素子１１９を包括する。そのうち、トランジスタ
はソース１１２、ドレイン１１３、ゲート１１４及びゲ
ート酸化膜１１５を包括する。隔離素子１１９はＳＴＩ
（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏ
ｎ）とされる。このほか、ゲート１１４の側壁にスペー
サウォール１１６が設けられ、スペーサウォール１１６
の下方にＬＤＤ（ライトドープドレイン）領域１１７が
ある。並びにソース１１２、ドレイン１１３及びゲート
１１４の表面にセルフアラインサリサイド工程によりサ
リサイド１１８が形成されている。
うに、一つの半導体構造上に形成される。図中の半導体
構造は、基板１００、二つのトランジスタ、及び隔離用
の隔離素子１１９を包括する。そのうち、トランジスタ
はソース１１２、ドレイン１１３、ゲート１１４及びゲ
ート酸化膜１１５を包括する。隔離素子１１９はＳＴＩ
（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏ
ｎ）とされる。このほか、ゲート１１４の側壁にスペー
サウォール１１６が設けられ、スペーサウォール１１６
の下方にＬＤＤ（ライトドープドレイン）領域１１７が
ある。並びにソース１１２、ドレイン１１３及びゲート
１１４の表面にセルフアラインサリサイド工程によりサ
リサイド１１８が形成されている。
【０００４】中間誘電層を形成する前に、一般に、先ず
極めて薄いエッチング終止層１２０を形成する。一般に
エッチング終止層１２０は窒化シリコン或いは窒素酸化
シリコンとされる。続いてエッチング終止層１２０の上
面に一つの中間誘電層１３０を形成する。その材質は、
ＢＰＳＧ（ＢｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅＧ
ｌａｓｓ）とされる。
極めて薄いエッチング終止層１２０を形成する。一般に
エッチング終止層１２０は窒化シリコン或いは窒素酸化
シリコンとされる。続いてエッチング終止層１２０の上
面に一つの中間誘電層１３０を形成する。その材質は、
ＢＰＳＧ（ＢｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅＧ
ｌａｓｓ）とされる。
【０００５】ＢＰＳＧを中間誘電層材料として選択する
目的には三つあり、その一つは、ギャップフィル（ｇａ
ｐ−ｆｉｌｌ）の能力を有することである。ＢＰＳＧ中
のホウ素イオンは中間誘電層に流動性を持たせ、これに
よりウエハー表面の凹凸起伏のギャップを充填する。第
２に、ウエハーの凹凸起伏状の表面を平坦化する能力を
有することである。ＢＰＳＧ中のホウ素イオンが中間誘
電層に付与する流動性により、中間誘電層形成時にその
表面が比較的平らとなる。もし比較的高い平坦化が要求
されるならば、ウエハーをファーネス内に送り加熱する
ことにより、ＢＰＳＧにさらに良好な流動性を持たせ
る。第３に、ＢＰＳＧ中のホウ素イオンが環境中の金属
イオンを吸収し、特にナトリウムイオンを吸収すること
により環境中の金属イオンによる汚染を防止できること
である。
目的には三つあり、その一つは、ギャップフィル（ｇａ
ｐ−ｆｉｌｌ）の能力を有することである。ＢＰＳＧ中
のホウ素イオンは中間誘電層に流動性を持たせ、これに
よりウエハー表面の凹凸起伏のギャップを充填する。第
２に、ウエハーの凹凸起伏状の表面を平坦化する能力を
有することである。ＢＰＳＧ中のホウ素イオンが中間誘
電層に付与する流動性により、中間誘電層形成時にその
表面が比較的平らとなる。もし比較的高い平坦化が要求
されるならば、ウエハーをファーネス内に送り加熱する
ことにより、ＢＰＳＧにさらに良好な流動性を持たせ
る。第３に、ＢＰＳＧ中のホウ素イオンが環境中の金属
イオンを吸収し、特にナトリウムイオンを吸収すること
により環境中の金属イオンによる汚染を防止できること
である。
【０００６】一般に、直接ＢＰＳＧを堆積させ中間誘電
層を形成する方法では良好な平面は得られない。中間誘
電層の全区域平坦化を達成するための伝統的な方法は、
堆積させたＢＰＳＧをエッチバックするか或いは化学機
械研磨（ＣＭＰ）法により一部分を除去し、その後に、
さらに一層の酸化層を堆積させる方法である。即ち、図
２に示されるように、まず、半導体構造の上に一つのＢ
ＰＳＧ層１３１を堆積させる。そのうちゲート１１４の
上方のＢＰＳＧ層１３１の表面には軽微な凹凸起伏があ
る。その後、図３に示されるように、エッチバック或い
はＣＭＰ法によりＢＰＳＧ層１３１を平坦化する。図中
の点線部分は除去される部分を代表する。続いて図４に
示されるように、ＰＥＣＶＤで一層の酸化シリコン層１
３２を堆積させる。そのうち酸化シリコン層１３２の材
質はＴＥＯＳとされる。
層を形成する方法では良好な平面は得られない。中間誘
電層の全区域平坦化を達成するための伝統的な方法は、
堆積させたＢＰＳＧをエッチバックするか或いは化学機
械研磨（ＣＭＰ）法により一部分を除去し、その後に、
さらに一層の酸化層を堆積させる方法である。即ち、図
２に示されるように、まず、半導体構造の上に一つのＢ
ＰＳＧ層１３１を堆積させる。そのうちゲート１１４の
上方のＢＰＳＧ層１３１の表面には軽微な凹凸起伏があ
る。その後、図３に示されるように、エッチバック或い
はＣＭＰ法によりＢＰＳＧ層１３１を平坦化する。図中
の点線部分は除去される部分を代表する。続いて図４に
示されるように、ＰＥＣＶＤで一層の酸化シリコン層１
３２を堆積させる。そのうち酸化シリコン層１３２の材
質はＴＥＯＳとされる。
【０００７】しかし、ＢＰＳＧ中のホウ素イオンは下向
きに拡散しうる。伝統的な素子においてはこのような干
渉はあまり大きくない。しかし、現在の製造工程技術か
ら見ると、素子の線幅が０．１８ミクロン以下の時代に
入っており、ＢＰＳＧ中のホウ素イオンが下向きに拡散
してゲート領域に至る時に、素子の特性を改変する恐れ
があった。しかし、もしＢＰＳＧ中のホウ素イオンを除
去して直接ＰＳＧを中間誘電層の材料とすると、ギャッ
プフィルの能力が不良となり、特に、０．２ミクロン以
下では充填不能なギャップが出現した。このような整合
性機能の中間誘電層はその中の各一つの機能に対して最
良化する調整を行うことができなかった。さらに、ＢＰ
ＳＧは高温工程を必要とし、これがその前にセルフアラ
インサリサイド工程で形成したサリサイドに影響を与え
ることがあった。
きに拡散しうる。伝統的な素子においてはこのような干
渉はあまり大きくない。しかし、現在の製造工程技術か
ら見ると、素子の線幅が０．１８ミクロン以下の時代に
入っており、ＢＰＳＧ中のホウ素イオンが下向きに拡散
してゲート領域に至る時に、素子の特性を改変する恐れ
があった。しかし、もしＢＰＳＧ中のホウ素イオンを除
去して直接ＰＳＧを中間誘電層の材料とすると、ギャッ
プフィルの能力が不良となり、特に、０．２ミクロン以
下では充填不能なギャップが出現した。このような整合
性機能の中間誘電層はその中の各一つの機能に対して最
良化する調整を行うことができなかった。さらに、ＢＰ
ＳＧは高温工程を必要とし、これがその前にセルフアラ
インサリサイド工程で形成したサリサイドに影響を与え
ることがあった。
【０００８】
【発明が解決しようとする課題】上述の周知の中間誘電
層形成方法が発生するいくつかの欠点を鑑み、本発明は
もとの構造を改良し、基本的には、中間誘電層の各機能
を分け、単一機能に対して微調整を行えるようにして、
高機能の目的を達成できるようにする。
層形成方法が発生するいくつかの欠点を鑑み、本発明は
もとの構造を改良し、基本的には、中間誘電層の各機能
を分け、単一機能に対して微調整を行えるようにして、
高機能の目的を達成できるようにする。
【０００９】本発明のもう一つの目的は、中間誘電層の
サーマルバッジ（ｔｈｅｒｍａｌｂｕｄｇｅ）を改善す
ると共に、ＰＳＧの充填不能なギャップ領域を形成しな
いようにすることにある。
サーマルバッジ（ｔｈｅｒｍａｌｂｕｄｇｅ）を改善す
ると共に、ＰＳＧの充填不能なギャップ領域を形成しな
いようにすることにある。
【００１０】
【課題を解決するための手段】請求項１の発明は、半導
体構造を提供し、高密度プラズマＣＶＤで該半導体構造
の上に第１酸化シリコン層を堆積させ、該第１酸化シリ
コン層の上に第２酸化シリコン層を堆積させ、該第２酸
化シリコン層の材質が少なくともＴＥＯＳを含み、該第
２酸化シリコン層を平坦化し、該第２酸化シリコン層の
上に第３酸化シリコン層を堆積させ、該第３酸化シリコ
ン層の材質が少なくともＰＳＧを含み、以上を特徴とす
る、中間誘電層形成方法としている。請求項２の発明
は、前記半導体構造が少なくとも、一つの基板、複数の
トランジスタ、及び該トランジスタを隔離する隔離素子
を具えたことを特徴とする、請求項１に記載の中間誘電
層形成方法としている。請求項３の発明は、前記トラン
ジスタが少なくともソース、ドレイン及びゲートを具え
たことを特徴とする、請求項２に記載の中間誘電層形成
方法としている。請求項４の発明は、前記ゲートの側壁
にさらにギャップウォールがあることを特徴とする、請
求項３に記載の中間誘電層形成方法としている。請求項
５の発明は、前記ギャップウォールの下方にＬＤＤ領域
があることを特徴とする、請求項４に記載の中間誘電層
形成方法としている。請求項６の発明は、前記ソース、
ドレイン及びゲートの表面にセルフアラインサリサイド
工程で形成したサリサイドがあることを特徴とする、請
求項３に記載の中間誘電層形成方法としている。請求項
７の発明は、前記第２酸化シリコン層がＰＥＣＶＤで形
成されることを特徴とする、請求項１に記載の中間誘電
層形成方法としている。請求項８の発明は、前記第３酸
化シリコン層がＰＥＣＶＤで形成されることを特徴とす
る、請求項１に記載の中間誘電層形成方法としている。
請求項９の発明は、前記平坦化のステップが少なくとも
化学機械研磨法を含むことを特徴とする、請求項１に記
載の中間誘電層形成方法としている。請求項１０の発明
は、前記平坦化のステップが少なくともエッチバックを
含むことを特徴とする、請求項１に記載の中間誘電層形
成方法としている。請求項１１の発明は、前記半導体構
造の上にエッチング終止層を形成するステップを含むこ
とを特徴とする、請求項１に記載の中間誘電層形成方法
としている。請求項１２の発明は、前記エッチング終止
層が少なくとも窒素酸化シリコンを含むことを特徴とす
る、請求項１１に記載の中間誘電層形成方法としてい
る。請求項１３の発明は、前記エッチング終止層が少な
くとも窒化シリコンを含むことを特徴とする、請求項１
１に記載の中間誘電層形成方法としている。請求項１４
の発明は、一つの基板と複数のトランジスタ素子とトラ
ンジスタを隔離する隔離素子とを具えた半導体構造を提
供し、該半導体構造の上にエッチング終止層を形成し、
高密度プラズマＣＶＤで該エッチング終止層の上に高密
度プラズマＣＶＤで第１酸化シリコン層を堆積させ、該
第１酸化シリコン層の上にＰＥＣＶＤで第２酸化シリコ
ン層を堆積させ、該第２酸化シリコン層の材質が少なく
ともＴＥＯＳを含み、該第２酸化シリコン層を平坦化
し、該第２酸化シリコン層の上にＰＥＣＶＤで第３酸化
シリコン層を堆積させ、該第３酸化シリコン層の材質が
少なくともＰＳＧを含み、以上を特徴とする、中間誘電
層形成方法としている。請求項１５の発明は、前記トラ
ンジスタが少なくともソース、ドレイン及びゲートを具
えたことを特徴とする、請求項１４に記載の中間誘電層
形成方法としている。請求項１６の発明は、前記ゲート
の側壁にさらにギャップウォールがあることを特徴とす
る、請求項１５に記載の中間誘電層形成方法としてい
る。請求項１７の発明は、前記ギャップウォールの下方
にＬＤＤ領域があることを特徴とする、請求項１６に記
載の中間誘電層形成方法としている。請求項１８の発明
は、前記ソース、ドレイン及びゲートの表面にセルフア
ラインサリサイド工程で形成したサリサイドがあること
を特徴とする、請求項１５に記載の中間誘電層形成方法
としている。請求項１９の発明は、前記平坦化のステッ
プが少なくとも化学機械研磨法を含むことを特徴とす
る、請求項１４に記載の中間誘電層形成方法としてい
る。請求項２０の発明は、前記平坦化のステップが少な
くともエッチバックを含むことを特徴とする、請求項１
４に記載の中間誘電層形成方法としている。請求項２１
の発明は、前記エッチング終止層が少なくとも窒素酸化
シリコンを含むことを特徴とする、請求項１４に記載の
中間誘電層形成方法としている。請求項２２の発明は、
前記エッチング終止層が少なくとも窒化シリコンを含む
ことを特徴とする、請求項１４に記載の中間誘電層形成
方法としている。
体構造を提供し、高密度プラズマＣＶＤで該半導体構造
の上に第１酸化シリコン層を堆積させ、該第１酸化シリ
コン層の上に第２酸化シリコン層を堆積させ、該第２酸
化シリコン層の材質が少なくともＴＥＯＳを含み、該第
２酸化シリコン層を平坦化し、該第２酸化シリコン層の
上に第３酸化シリコン層を堆積させ、該第３酸化シリコ
ン層の材質が少なくともＰＳＧを含み、以上を特徴とす
る、中間誘電層形成方法としている。請求項２の発明
は、前記半導体構造が少なくとも、一つの基板、複数の
トランジスタ、及び該トランジスタを隔離する隔離素子
を具えたことを特徴とする、請求項１に記載の中間誘電
層形成方法としている。請求項３の発明は、前記トラン
ジスタが少なくともソース、ドレイン及びゲートを具え
たことを特徴とする、請求項２に記載の中間誘電層形成
方法としている。請求項４の発明は、前記ゲートの側壁
にさらにギャップウォールがあることを特徴とする、請
求項３に記載の中間誘電層形成方法としている。請求項
５の発明は、前記ギャップウォールの下方にＬＤＤ領域
があることを特徴とする、請求項４に記載の中間誘電層
形成方法としている。請求項６の発明は、前記ソース、
ドレイン及びゲートの表面にセルフアラインサリサイド
工程で形成したサリサイドがあることを特徴とする、請
求項３に記載の中間誘電層形成方法としている。請求項
７の発明は、前記第２酸化シリコン層がＰＥＣＶＤで形
成されることを特徴とする、請求項１に記載の中間誘電
層形成方法としている。請求項８の発明は、前記第３酸
化シリコン層がＰＥＣＶＤで形成されることを特徴とす
る、請求項１に記載の中間誘電層形成方法としている。
請求項９の発明は、前記平坦化のステップが少なくとも
化学機械研磨法を含むことを特徴とする、請求項１に記
載の中間誘電層形成方法としている。請求項１０の発明
は、前記平坦化のステップが少なくともエッチバックを
含むことを特徴とする、請求項１に記載の中間誘電層形
成方法としている。請求項１１の発明は、前記半導体構
造の上にエッチング終止層を形成するステップを含むこ
とを特徴とする、請求項１に記載の中間誘電層形成方法
としている。請求項１２の発明は、前記エッチング終止
層が少なくとも窒素酸化シリコンを含むことを特徴とす
る、請求項１１に記載の中間誘電層形成方法としてい
る。請求項１３の発明は、前記エッチング終止層が少な
くとも窒化シリコンを含むことを特徴とする、請求項１
１に記載の中間誘電層形成方法としている。請求項１４
の発明は、一つの基板と複数のトランジスタ素子とトラ
ンジスタを隔離する隔離素子とを具えた半導体構造を提
供し、該半導体構造の上にエッチング終止層を形成し、
高密度プラズマＣＶＤで該エッチング終止層の上に高密
度プラズマＣＶＤで第１酸化シリコン層を堆積させ、該
第１酸化シリコン層の上にＰＥＣＶＤで第２酸化シリコ
ン層を堆積させ、該第２酸化シリコン層の材質が少なく
ともＴＥＯＳを含み、該第２酸化シリコン層を平坦化
し、該第２酸化シリコン層の上にＰＥＣＶＤで第３酸化
シリコン層を堆積させ、該第３酸化シリコン層の材質が
少なくともＰＳＧを含み、以上を特徴とする、中間誘電
層形成方法としている。請求項１５の発明は、前記トラ
ンジスタが少なくともソース、ドレイン及びゲートを具
えたことを特徴とする、請求項１４に記載の中間誘電層
形成方法としている。請求項１６の発明は、前記ゲート
の側壁にさらにギャップウォールがあることを特徴とす
る、請求項１５に記載の中間誘電層形成方法としてい
る。請求項１７の発明は、前記ギャップウォールの下方
にＬＤＤ領域があることを特徴とする、請求項１６に記
載の中間誘電層形成方法としている。請求項１８の発明
は、前記ソース、ドレイン及びゲートの表面にセルフア
ラインサリサイド工程で形成したサリサイドがあること
を特徴とする、請求項１５に記載の中間誘電層形成方法
としている。請求項１９の発明は、前記平坦化のステッ
プが少なくとも化学機械研磨法を含むことを特徴とす
る、請求項１４に記載の中間誘電層形成方法としてい
る。請求項２０の発明は、前記平坦化のステップが少な
くともエッチバックを含むことを特徴とする、請求項１
４に記載の中間誘電層形成方法としている。請求項２１
の発明は、前記エッチング終止層が少なくとも窒素酸化
シリコンを含むことを特徴とする、請求項１４に記載の
中間誘電層形成方法としている。請求項２２の発明は、
前記エッチング終止層が少なくとも窒化シリコンを含む
ことを特徴とする、請求項１４に記載の中間誘電層形成
方法としている。
【００１１】
【発明の実施の形態】本発明は一種の中間誘電層形成方
法を提供し、それは、基板、複数のトランジスタ素子、
及び該トランジスタを隔離する隔離素子を具えた半導体
構造を提供するステップと、半導体構造の上にエッチン
グ終止層を形成するステップ、及びそれに続く本発明の
キーステップを包括する。本発明のキーステップは、ま
ず高密度プラズマＣＶＤ法でエッチング終止層の上に第
１酸化シリコン層を堆積させるステップと、該第１酸化
シリコン層の上にＰＥＣＶＤでＴＥＯＳを材質とする第
２酸化シリコン層を堆積させるステップと、該第２酸化
シリコン層を平坦化し並びに第２酸化シリコン層の上に
ＰＥＣＶＤでＰＳＧを材質とする第３酸化シリコン層を
形成するステップと、を包括する。
法を提供し、それは、基板、複数のトランジスタ素子、
及び該トランジスタを隔離する隔離素子を具えた半導体
構造を提供するステップと、半導体構造の上にエッチン
グ終止層を形成するステップ、及びそれに続く本発明の
キーステップを包括する。本発明のキーステップは、ま
ず高密度プラズマＣＶＤ法でエッチング終止層の上に第
１酸化シリコン層を堆積させるステップと、該第１酸化
シリコン層の上にＰＥＣＶＤでＴＥＯＳを材質とする第
２酸化シリコン層を堆積させるステップと、該第２酸化
シリコン層を平坦化し並びに第２酸化シリコン層の上に
ＰＥＣＶＤでＰＳＧを材質とする第３酸化シリコン層を
形成するステップと、を包括する。
【００１２】
【実施例】以下に本発明の一つの実施例を説明する。し
かしこの実施例は本発明を説明するために提示するもの
であり、本発明の請求範囲を制限するものではない。
かしこの実施例は本発明を説明するために提示するもの
であり、本発明の請求範囲を制限するものではない。
【００１３】本発明の半導体素子の異なる部分は寸法に
照らし合わせて描かれておらず、誇張表現により本発明
の理解を深めるようにしている。また、描かれている実
施例は幅と深さが異なる段階の二次元表示されている
が、表示されている領域はただウエハーの三次元セルの
一部分であり、そのうちウエハーは三次元空間中に配列
された多くのセルを包括する可能性がある。実際の素子
を製造する時、図示された領域は三次元の長さ、幅及び
高さを有している。
照らし合わせて描かれておらず、誇張表現により本発明
の理解を深めるようにしている。また、描かれている実
施例は幅と深さが異なる段階の二次元表示されている
が、表示されている領域はただウエハーの三次元セルの
一部分であり、そのうちウエハーは三次元空間中に配列
された多くのセルを包括する可能性がある。実際の素子
を製造する時、図示された領域は三次元の長さ、幅及び
高さを有している。
【００１４】本発明の中間誘電層形成方法によると、ま
ず、半導体構造を提供する。該半導体構造は一つの基板
と、ソース、ドレイン及びゲートを具えた複数のトラン
ジスタ素子と、トランジスタを隔離する隔離素子とを具
えている。続いて、半導体構造の上にエッチング終止層
を形成する。その後、エッチング終止層の上に順に二層
の酸化シリコン層を堆積させる。そのうち第１の酸化シ
リコン層は高密度プラズマＣＶＤで形成し、第２の酸化
シリコン層はＰＥＣＶＤで堆積させたＴＥＯＳとする。
その後、第２の酸化シリコン層を平坦化し、第２の酸化
シリコン層の上にＰＥＣＶＤでＰＳＧを堆積して第３の
酸化シリコン層を形成する。以上の中間誘電層形成の各
ステップの適宜条件と環境について図５から図７を参照
して以下に説明する。
ず、半導体構造を提供する。該半導体構造は一つの基板
と、ソース、ドレイン及びゲートを具えた複数のトラン
ジスタ素子と、トランジスタを隔離する隔離素子とを具
えている。続いて、半導体構造の上にエッチング終止層
を形成する。その後、エッチング終止層の上に順に二層
の酸化シリコン層を堆積させる。そのうち第１の酸化シ
リコン層は高密度プラズマＣＶＤで形成し、第２の酸化
シリコン層はＰＥＣＶＤで堆積させたＴＥＯＳとする。
その後、第２の酸化シリコン層を平坦化し、第２の酸化
シリコン層の上にＰＥＣＶＤでＰＳＧを堆積して第３の
酸化シリコン層を形成する。以上の中間誘電層形成の各
ステップの適宜条件と環境について図５から図７を参照
して以下に説明する。
【００１５】図５は半導体素子を含む半導体構造を示
す。本実施例では、半導体素子はトランジスタで代表さ
れる。しかし、メモリセルを使用することも可能であ
る。図中、半導体構造は、基板１０、二つのトランジス
タ、及び隔離用の隔離素子１９を包括する。本実施例で
は、隔離素子１９はシャロートレンチアイソレーション
とされる。図中のトランジスタはソース１２、ドレイン
１３、ゲート１４、及びゲート酸化膜１５を包括する。
ゲート１４の側壁にギャップウォール１６があり、ギャ
ップウォール１６の下方にＬＤＤ領域１７がある。並び
にソース１２、ドレイン１３及びゲート１４の表面にセ
ルフアラインサリサイド工程によりサリサイド１８が形
成される。
す。本実施例では、半導体素子はトランジスタで代表さ
れる。しかし、メモリセルを使用することも可能であ
る。図中、半導体構造は、基板１０、二つのトランジス
タ、及び隔離用の隔離素子１９を包括する。本実施例で
は、隔離素子１９はシャロートレンチアイソレーション
とされる。図中のトランジスタはソース１２、ドレイン
１３、ゲート１４、及びゲート酸化膜１５を包括する。
ゲート１４の側壁にギャップウォール１６があり、ギャ
ップウォール１６の下方にＬＤＤ領域１７がある。並び
にソース１２、ドレイン１３及びゲート１４の表面にセ
ルフアラインサリサイド工程によりサリサイド１８が形
成される。
【００１６】一般の工程では、半導体構造の上に極めて
薄いエッチング終止層２０が形成される。このエッチン
グ終止層２０の目的は、コンタクト或いは誘電層孔を形
成する時のエッチング停止の位置とすることにあり、一
般には酸化シリコンと異なるエッチング選択比の材料を
選択する。本実施例ではエッチング終止層２０の材質は
窒化シリコン或いは窒素酸化シリコンとされる。
薄いエッチング終止層２０が形成される。このエッチン
グ終止層２０の目的は、コンタクト或いは誘電層孔を形
成する時のエッチング停止の位置とすることにあり、一
般には酸化シリコンと異なるエッチング選択比の材料を
選択する。本実施例ではエッチング終止層２０の材質は
窒化シリコン或いは窒素酸化シリコンとされる。
【００１７】続いて本発明の主要なキーステップについ
て説明する。まず、周知の高密度プラズマＣＶＤでエッ
チング終止層２０の上に第１酸化シリコン層３０を形成
する。その厚さは１００から３０００オングストローム
とする。第１酸化シリコン層３０を形成する目的はギャ
ップフィルにある。シリコン基板１０は凹凸起伏状の表
面を有するため、高密度プラズマＣＶＤの特性により、
形成した第１酸化シリコン層３０の表面には尖端突起が
ある。
て説明する。まず、周知の高密度プラズマＣＶＤでエッ
チング終止層２０の上に第１酸化シリコン層３０を形成
する。その厚さは１００から３０００オングストローム
とする。第１酸化シリコン層３０を形成する目的はギャ
ップフィルにある。シリコン基板１０は凹凸起伏状の表
面を有するため、高密度プラズマＣＶＤの特性により、
形成した第１酸化シリコン層３０の表面には尖端突起が
ある。
【００１８】その後、第１酸化シリコン層３０の上に周
知のＣＶＤで第２酸化シリコン層３２を堆積させる。該
第２酸化シリコン層３２の材質はＴＥＯＳとされる。Ｔ
ＥＯＳを選択する目的は、第１酸化シリコン層３０の凹
凸起伏状の表面の上に比較的平坦な表面を形成すること
にある。本実施例では、良好なＴＥＯＳ堆積の方法とし
て、ＰＥＣＶＤを用い、ＴＥＯＳの厚さは１０００から
８０００オングストロームとする。
知のＣＶＤで第２酸化シリコン層３２を堆積させる。該
第２酸化シリコン層３２の材質はＴＥＯＳとされる。Ｔ
ＥＯＳを選択する目的は、第１酸化シリコン層３０の凹
凸起伏状の表面の上に比較的平坦な表面を形成すること
にある。本実施例では、良好なＴＥＯＳ堆積の方法とし
て、ＰＥＣＶＤを用い、ＴＥＯＳの厚さは１０００から
８０００オングストロームとする。
【００１９】図６に示されるように、第２酸化シリコン
層３２に対する平坦化の必要に応じて、本実施例では周
知のエッチバック或いは化学機械研磨を採用し、エッチ
ングの厚さは２０００から６０００オングストロームと
する。
層３２に対する平坦化の必要に応じて、本実施例では周
知のエッチバック或いは化学機械研磨を採用し、エッチ
ングの厚さは２０００から６０００オングストロームと
する。
【００２０】続いて、図７に示されるように、平坦化し
た第２酸化シリコン層３２の上に第３酸化シリコン層３
４を形成する。この第３酸化シリコン層３４の材質はＰ
ＳＧとする。第３酸化シリコン層３４の目的はリンイオ
ンを利用して環境中のナトリウムイオンによる汚染を防
止することである。本実施例では、第３酸化シリコン層
３４の形成方法としてＰＥＣＶＤを採用し、堆積する厚
さは５００から３０００オングストロームとする。
た第２酸化シリコン層３２の上に第３酸化シリコン層３
４を形成する。この第３酸化シリコン層３４の材質はＰ
ＳＧとする。第３酸化シリコン層３４の目的はリンイオ
ンを利用して環境中のナトリウムイオンによる汚染を防
止することである。本実施例では、第３酸化シリコン層
３４の形成方法としてＰＥＣＶＤを採用し、堆積する厚
さは５００から３０００オングストロームとする。
【００２１】
【発明の効果】本発明の製造工程において、中間誘電層
の各項機能は別個に完成され、半導体素子の寸法を縮小
する時には、中間誘電層の増強を必要とする機能に対し
て微細調整を行う。例えば、中間誘電層のギャップフィ
ル能力を改良したい時は、第１酸化シリコン層３０の形
成過程に対する調整を行うと同時に、中間誘電層の平坦
化と金属イオンによる汚染防止の機能に影響が生じない
ようにする。さらに、本発明の中間誘電層形成の過程
は、高温ファーネスでの加熱を必要とせず、先に形成す
るサリサイドにいかなる傷害も及ぼさない。このため、
本発明は新規性と進歩性の特許の要件に符合している。
の各項機能は別個に完成され、半導体素子の寸法を縮小
する時には、中間誘電層の増強を必要とする機能に対し
て微細調整を行う。例えば、中間誘電層のギャップフィ
ル能力を改良したい時は、第１酸化シリコン層３０の形
成過程に対する調整を行うと同時に、中間誘電層の平坦
化と金属イオンによる汚染防止の機能に影響が生じない
ようにする。さらに、本発明の中間誘電層形成の過程
は、高温ファーネスでの加熱を必要とせず、先に形成す
るサリサイドにいかなる傷害も及ぼさない。このため、
本発明は新規性と進歩性の特許の要件に符合している。
【図１】周知の半導体素子中の中間誘電層の構造表示図
である。
である。
【図２】周知の半導体素子中の中間誘電層の形成ステッ
プ表示図である。
プ表示図である。
【図３】周知の半導体素子中の中間誘電層の形成ステッ
プ表示図である。
プ表示図である。
【図４】周知の半導体素子中の中間誘電層の形成ステッ
プ表示図である。
プ表示図である。
【図５】本発明による中間誘電層形成ステップ表示図で
ある。
ある。
【図６】本発明による中間誘電層形成ステップ表示図で
ある。
ある。
【図７】本発明による中間誘電層形成ステップ表示図で
ある。
ある。
１０ 基板 １２ ソース １３ ドレイン １４ ゲート １５ ゲート酸化膜 １６ スペーサウォール １７ ＬＤＤ領域 １８ サリサイド １９ 隔離素子 ２０ エッチング終止層 ３０ 第１酸化シリコン層 ３２ 第２酸化シリコン層 ３４ 第３酸化シリコン層 １００ ベース １１２ ソース １１３ ドレイン １１４ ゲート １１５ ゲート酸化膜 １１６ スペーサウォール １１７ ＬＤＤ領域 １１８ サリサイド １１９ 隔離素子 １２０ エッチング終止層 １３０ ＢＰＳＧ層 １３１ ＢＰＳＧ層 １３２ 酸化シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｍ 21/8234 27/08 １０２Ａ 27/088 29/78 ３０１Ｎ 29/78 Ｆターム(参考） 4K030 AA06 AA09 BA29 CA04 FA01 KA30 LA00 5F033 QQ09 QQ25 QQ31 QQ37 QQ48 RR04 RR06 RR08 RR14 SS04 SS15 TT02 XX01 XX28 5F040 DA15 DC01 EC01 EC13 EF02 EH02 EK01 EK05 EL01 EL02 EL03 EL06 FA03 FB01 FC10 FC19 5F048 AA07 AC01 BA01 BB05 BB08 BC06 BG14 5F058 BA02 BA05 BA09 BD02 BD04 BD06 BF07 BJ02
Claims (22)
- 【請求項１】 半導体構造を提供し、 高密度プラズマＣＶＤで該半導体構造の上に第１酸化シ
リコン層を堆積させ、 該第１酸化シリコン層の上に第２酸化シリコン層を堆積
させ、該第２酸化シリコン層の材質が少なくともＴＥＯ
Ｓを含み、 該第２酸化シリコン層を平坦化し、 該第２酸化シリコン層の上に第３酸化シリコン層を堆積
させ、該第３酸化シリコン層の材質が少なくともＰＳＧ
を含み、 以上を特徴とする、中間誘電層形成方法。 - 【請求項２】 前記半導体構造が少なくとも、一つの基
板、複数のトランジスタ、及び該トランジスタを隔離す
る隔離素子を具えたことを特徴とする、請求項１に記載
の中間誘電層形成方法。 - 【請求項３】 前記トランジスタが少なくともソース、
ドレイン及びゲートを具えたことを特徴とする、請求項
２に記載の中間誘電層形成方法。 - 【請求項４】 前記ゲートの側壁にさらにギャップウォ
ールがあることを特徴とする、請求項３に記載の中間誘
電層形成方法。 - 【請求項５】 前記ギャップウォールの下方にＬＤＤ領
域があることを特徴とする、請求項４に記載の中間誘電
層形成方法。 - 【請求項６】 前記ソース、ドレイン及びゲートの表面
にセルフアラインサリサイド工程で形成したサリサイド
があることを特徴とする、請求項３に記載の中間誘電層
形成方法。 - 【請求項７】 前記第２酸化シリコン層がＰＥＣＶＤで
形成されることを特徴とする、請求項１に記載の中間誘
電層形成方法。 - 【請求項８】 前記第３酸化シリコン層がＰＥＣＶＤで
形成されることを特徴とする、請求項１に記載の中間誘
電層形成方法。 - 【請求項９】 前記平坦化のステップが少なくとも化学
機械研磨法を含むことを特徴とする、請求項１に記載の
中間誘電層形成方法。 - 【請求項１０】 前記平坦化のステップが少なくともエ
ッチバックを含むことを特徴とする、請求項１に記載の
中間誘電層形成方法。 - 【請求項１１】 前記半導体構造の上にエッチング終止
層を形成するステップを含むことを特徴とする、請求項
１に記載の中間誘電層形成方法。 - 【請求項１２】 前記エッチング終止層が少なくとも窒
素酸化シリコンを含むことを特徴とする、請求項１１に
記載の中間誘電層形成方法。 - 【請求項１３】 前記エッチング終止層が少なくとも窒
化シリコンを含むことを特徴とする、請求項１１に記載
の中間誘電層形成方法。 - 【請求項１４】 一つの基板と複数のトランジスタ素子
とトランジスタを隔離する隔離素子とを具えた半導体構
造を提供し、 該半導体構造の上にエッチング終止層を形成し、 高密度プラズマＣＶＤで該エッチング終止層の上に高密
度プラズマＣＶＤで第１酸化シリコン層を堆積させ、 該第１酸化シリコン層の上にＰＥＣＶＤで第２酸化シリ
コン層を堆積させ、該第２酸化シリコン層の材質が少な
くともＴＥＯＳを含み、 該第２酸化シリコン層を平坦化し、 該第２酸化シリコン層の上にＰＥＣＶＤで第３酸化シリ
コン層を堆積させ、該第３酸化シリコン層の材質が少な
くともＰＳＧを含み、 以上を特徴とする、中間誘電層形成方法。 - 【請求項１５】 前記トランジスタが少なくともソー
ス、ドレイン及びゲートを具えたことを特徴とする、請
求項１４に記載の中間誘電層形成方法。 - 【請求項１６】 前記ゲートの側壁にさらにギャップウ
ォールがあることを特徴とする、請求項１５に記載の中
間誘電層形成方法。 - 【請求項１７】 前記ギャップウォールの下方にＬＤＤ
領域があることを特徴とする、請求項１６に記載の中間
誘電層形成方法。 - 【請求項１８】 前記ソース、ドレイン及びゲートの表
面にセルフアラインサリサイド工程で形成したサリサイ
ドがあることを特徴とする、請求項１５に記載の中間誘
電層形成方法。 - 【請求項１９】 前記平坦化のステップが少なくとも化
学機械研磨法を含むことを特徴とする、請求項１４に記
載の中間誘電層形成方法。 - 【請求項２０】 前記平坦化のステップが少なくともエ
ッチバックを含むことを特徴とする、請求項１４に記載
の中間誘電層形成方法。 - 【請求項２１】 前記エッチング終止層が少なくとも窒
素酸化シリコンを含むことを特徴とする、請求項１４に
記載の中間誘電層形成方法。 - 【請求項２２】 前記エッチング終止層が少なくとも窒
化シリコンを含むことを特徴とする、請求項１４に記載
の中間誘電層形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286551A JP2002110666A (ja) | 2000-09-21 | 2000-09-21 | 中間誘電層形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286551A JP2002110666A (ja) | 2000-09-21 | 2000-09-21 | 中間誘電層形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110666A true JP2002110666A (ja) | 2002-04-12 |
Family
ID=18770458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000286551A Pending JP2002110666A (ja) | 2000-09-21 | 2000-09-21 | 中間誘電層形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110666A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019427A (ja) * | 2005-07-11 | 2007-01-25 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| US8017464B2 (en) | 2008-09-29 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device |
| CN108305850A (zh) * | 2017-01-11 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN115346915A (zh) * | 2021-05-14 | 2022-11-15 | 联华电子股份有限公司 | 半导体器件的制造方法 |
-
2000
- 2000-09-21 JP JP2000286551A patent/JP2002110666A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019427A (ja) * | 2005-07-11 | 2007-01-25 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| US8017464B2 (en) | 2008-09-29 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device |
| CN108305850A (zh) * | 2017-01-11 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108305850B (zh) * | 2017-01-11 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN115346915A (zh) * | 2021-05-14 | 2022-11-15 | 联华电子股份有限公司 | 半导体器件的制造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020917 |