JP2002100965A - クロック信号発生器 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】最小のフェーズジッタを有するクロック信号を
生成するクロック信号発生器を提供する。 【解決手段】 クロック信号発生器１は、入力クロック
信号で計時され、周期的デジタルＤＴＯ出力信号を生成
するＤＴ発振器４と、ＤＴＯ出力信号の信号位相と、Ｄ
ＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の
位相ずれを計算する位相ずれ計算ユニット１２と、ＤＴ
Ｏ出力信号の信号位相と、ＤＴＯ出力信号の最上位ビッ
トＭＳＢの信号位相との間の位相ずれを、計算された位
相ずれの機能として低減する位相ずれ低減ユニット３０
とを有し、前記最上位ビットＭＳＢは、クロック信号発
生器出力４１において、低減された位相ずれを有するク
ロック信号として出力されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】本発明は、最小のフェーズジッタ（phase
jitter）を有するクロック信号を生成するクロック信号
発生器に関する。

【０００２】ＤＴ発振器（ＤＴＯ：離散時間型発振器）
によってクロック信号を生成することは、一般的に知ら
れている。

【０００３】図１は、従来技術に係るＤＴ発振器を示し
ており、当該ＤＴ発振器は、本発明に係るクロック信号
発生器の一部をも形成する。ＤＴ発振器は、積算器で構
成されている。前記積算器は、当該積算器の第１の信号
入力Ｅに存在する予め定義されたデジタル増分値を、当
該積算器の第２の信号入力に存在し、ＤＴ発振器のレジ
スタにバッファされた積算デジタル値に加算する。前記
レジスタは、積算器の出力に接続され、入力クロック周
波数ｆ_inを有する入力クロック信号で計時される。積算
器の出力値が、予め定義されたビット幅Ｋによって表現
される値２^K-1よりも大きい場合、「オーバーフロー
値」２^Kは単純に除外される。

【０００４】出力Ａにおける出力であるＤＴ発信器のＤ
ＴＯ出力信号を図２に示す。ＤＴ発信器は、ノコギリ歯
状の出力信号を出力する。ここで、ノコギリ歯状出力信
号の各ノコギリ歯は、離散的振幅を有する複数のステッ
プからなり、その高さは付加された増分値に相当し、そ
の幅は付加された入力クロック信号のクロック周期１／
ｆ_inによって決定される。オーバーフロー値を超える
際、出力信号Ａの次のステップは、当該オーバーフロー
値によって低減された値を有する（モジュロ・オペレー
ション（modulo operation）。

【０００５】ＤＴ発信器のノコギリ歯状ＤＴＯ出力信号
は、以下の式に従う周波数ｆ_outを有する。 ｆ_out＝ｆ_in×増分値／オーバーフロー値 （１）

【０００６】入力クロック信号の周波数ｆ_inが出力クロ
ック信号の周波数ｆ_outと比較して極めて高い場合、Ｄ
ＴＯ出力信号の最上位ビットＭＳＢは、クロック出力信
号として直接使用することができる。ＤＴ発信器の最上
位ビットＭＳＢの直接の使用は、当該実施方法が、回路
の点で極めて少ない出費しか必要としないことを意味す
る。しかしながら、ＤＴ発信器のデジタル出力信号の最
上位ビットＭＳＢの直接の使用は、比較的高いフェーズ
ジッタが生じるという欠点を有する。

【０００７】図３は、図１に示されたＤＴ発振器の信号
出力Ａにおいて生じるフェーズジッタの原因を示す。Ｄ
ＴＯ出力信号は、サンプル値によって表されている。サ
ンプリング時間の位置は、ＤＴ発振器のノコギリ歯状の
出力信号に亘って移動する。なぜならば、入力信号のク
ロック周波数ｆ_inに対する出力周波数ｆ_outの比が合理
的だからである。出力クロック信号として使用されるＤ
Ｔ発振器の最上位ビットＭＳＢは、サンプリング時間で
変化する。ＤＴ発振器の最上位ビットＭＳＢの変化、従
って、出力クロック信号の信号エッジの変化は、理想的
な位相関係から逸脱する。理想的な位相関係は、ＤＴ発
振器のノコギリ歯状の出力信号がオーバーフロー値から
０値にジャンプする時間によって与えられる。

【０００８】図３に示すサンプル値ａ₁、ａ₂を有するケ
ースＡは、極端な場合の一つを構成している。一方、サ
ンプル値ｂ₁、ｂ₂を有するケースＢは、他の極端な場合
を示している。

【０００９】ケースＡに示す極端な場合において、サン
プル値ａ₁は、オーバーフロー値／増分値の値に正確に
位置する。サンプル値ａ₁に増分値を付加することによ
り、ノコギリ歯状の出力信号はオーバーフロー値に正確
に到達し、その結果、ノコギリ歯状の出力信号は、サン
プル値ａ２に、換言すれば、デジタル値０に降下する。

【００１０】ケースＢに示す極端な場合において、ノコ
ギリ歯状の出力信号は、オーバーフロー値−１に正確に
一致するサンプル値ｂ₁を有する。増分値を積算するこ
とにより、オーバーフローが生じ、ＤＴ発振器の出力に
おいてデジタル値ｂ２が出力される。

【００１１】図３から明らかなように、最大フェーズジ
ッタは、 Jitter_max＝１／ｆ_in （２） である。

【００１２】入力クロック周波数ｆ_inが高くなるほど、
位相のずれは小さくなる。しかしながら、例えば、水晶
発振器とアナログＰＬＬ回路によって生成される入力ク
ロック信号の周波数は、限られた程度にのみしか増加す
ることができない。

【００１３】図４は、従来のＤＴ発振器で生じる位相ず
れの例を示す。このＤＴ発振器では、出力クロック信号
の周波数ｆ_outに対する入力クロック信号の入力周波数
ｆ_inの比が３．４である。図４は、ＤＴＯ出力信号のノ
コギリ歯状のプロフィールと、関連するＤＴ発信器の最
上位ビットＭＳＢの信号プロフィールとを示す。

【００１４】理想的な位相関係は、ＤＴ発振器にオーバ
ーフローが生じ、デジタル出力信号が０値に降下する時
間によって決定される。ＤＴ発振器の実際の位相関係
は、デジタル出力信号が降下する信号エッジを有する時
間によって決定される。

【００１５】以下の式は、実際の位相関係ｔ_realと理想
的な位相関係ｔ_idealとの間の時間的ずれに適用され
る。 Δｔ＝ｔ_real−ｔ_ideal＝Ｔ_in×ＤＴＯ_nu／増分値 （３）

【００１６】Ｔ_inは、入力クロック信号のクロック周期
であり、つまり、 Ｔ_in＝１／ｆ_in （４） である。

【００１７】また、ＤＴＯ_nuは、オーバーフローが生じ
た後のＤＴ発振器のデジタル値である。

【００１８】従って、各オーバーフローの後のＤＴＯデ
ジタル値は、ＤＴＯ出力信号の理想的な信号位相と、Ｄ
ＴＯ出力信号の最上位ビットの信号位相との間の時間又
は位相ずれの尺度となり、クロック出力信号としてＤＴ
Ｏ出力信号の最上位ビットＭＳＢを使用することが可能
である。

【００１９】ＤＴＯ出力値が１／２×オーバーフロー値
を超えた後の時間的ずれに対しては、以下の式が適用さ
れる。 Δｔ＝ｔ_real−ｔ_ideal ＝Ｔ_in×（ＤＴＯ_nu−１／２×オーバーフロー値）／増分値

【００２０】従って、本発明の目的は、最小のフェーズ
ジッタを有するクロック信号を生成するクロック信号発
生器を提供することであり、前記クロック信号発生器に
おいて、ＤＴ発振器の最上位信号ビットから取得したク
ロック信号は、ＤＴＯ出力信号に対して最小の位相ずれ
を有する。

【００２１】前記目的は、請求項１で特定される特徴を
有するクロック信号発生器によって達成される。

【００２２】本発明は、クロック信号発生器出力におい
て、最小のフェーズジッタを有するクロック信号を生成
するクロック信号発生器であって、前記クロック信号発
生器は、入力クロック信号で計時され、周期的デジタル
ＤＴＯ出力信号を生成するＤＴ発振器と、ＤＴＯ出力信
号の信号位相と、ＤＴＯ出力信号の最上位ビットＭＳＢ
の信号位相との間の位相ずれを計算する位相ずれ計算ユ
ニットと、ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信
号の最上位ビットＭＳＢの信号位相との間の位相ずれ
を、計算された位相ずれの機能として低減する位相ずれ
低減ユニットとを有し、前記最上位ビットＭＳＢは、ク
ロック信号発生器出力において、低減された位相ずれを
有するクロック信号として出力されることを特徴とする
クロック信号発生器を提供する。

【００２３】好ましくは、前記ＤＴ発振器は、積算器を
有し、前記積算器は、当該積算器の第１の信号入力に存
在するデジタル増分値を、当該積算器の第２の信号入力
に存在し、バッファされ、積算されたデジタル値に加算
する。

【００２４】好ましくは、前記ＤＴ発振器は、積算され
たデジタル値をバッファするために積算器の信号出力に
接続されたレジスタを有する。

【００２５】好ましくは、前記ＤＴ発振器のレジスタ
は、デジタルＤＴＯ出力信号を生成するべく、入力クロ
ック周波数ｆ_inを有する入力クロック信号で計時され
る。

【００２６】好ましくは、前記ＤＴ発振器のレジスタ
は、積算されたデジタル値がデジタルオーバーフロー値
に到達する際にリセットされる。

【００２７】本発明に係るクロック信号発生器の好まし
い一実施形態において、前記位相ずれ計算ユニットは、
ＤＴＯ出力信号の最上位ビットＭＳＢの各信号エッジに
おいてクロックパルスを生成するデジタル・デリバティ
ブ・ユニットを有する。

【００２８】好ましくは、前記位相ずれ計算ユニットの
デジタル・デリバティブ・ユニットは、入力クロック信
号によって計時される複数のゲート及びレジスタを有す
る。

【００２９】好ましくは、前記位相ずれ計算ユニット
は、ＤＴＯ出力信号をバッファするラッチ回路を有す
る。

【００３０】好ましくは、前記位相ずれ計算ユニットの
ラッチ回路は、デジタル・デリバティブ・ユニットによ
って生成されるクロックパルスで計時される。

【００３１】本発明に係るクロック信号発生器の好まし
い一実施形態において、前記デジタル・デリバティブ・
ユニットは、ＤＴＯ出力信号の最上位ビットＭＳＢの各
信号エッジにおいて、信号エッジが上昇又は下降する信
号エッジのいずれであるかを示す、信号エッジ指示信号
を更に生成する。

【００３２】好ましくは、前記位相ずれ計算ユニット
は、ロジック回路を有し、前記ロジック回路は、デジタ
ル・デリバティブ・ユニットによって出力される信号エ
ッジ指示信号の機能として、ラッチ回路にバッファされ
たＤＴＯ出力信号から、オーバーフロー値の半分又は０
を減算し、引き続いて、位相ずれ信号を計算するべく、
増分値によって減算された結果を分離する。前記位相ず
れ信号は、ＤＴＯ出力信号の位相と、ＤＴＯ出力信号の
最上位ビットＭＳＢの信号位相との間の位相ずれを示
す。

【００３３】好ましくは、本発明に係るクロック信号発
生器の位相ずれ低減ユニットは、位相ずれ計算ユニット
に生じる信号遅延に基づき、直列に接続された複数のレ
ジスタから構成されるレジスタ・チェーンによって、Ｄ
ＴＯ出力信号の最上位ビットＭＳＢの信号を遅延する。

【００３４】好ましくは、直列に接続されたレジスタ・
チェーンのレジスタは、入力クロック信号によって計時
される。

【００３５】本発明に係るクロック信号発生器の特に好
ましい一実施形態において、レジスタ・チェーンによっ
て遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの
信号は、複数の遅延素子から構成される位相ずれ低減ユ
ニットの遅延線に付加される。

【００３６】特に好ましい一実施形態において、位相ず
れ低減ユニットは、マルチプレクサを有する。

【００３７】好ましくは、前記位相ずれ低減ユニットの
マルチプレクサは、遅延線の遅延素子の遅延素子出力に
各々接続された複数のマルチプレクサ入力を有する。

【００３８】好ましくは、前記位相ずれ低減ユニットの
マルチプレクサは、位相ずれ計算ユニットによって計算
された位相ずれ信号が存在するマルチプレクサ制御入力
を有する。

【００３９】好ましくは、前記マルチプレクサは、マル
チプレクサ制御入力に存在する位相ずれ信号の機能とし
て、遅延素子出力を通じてクロック信号発生器出力に接
続する。

【００４０】特に好ましい一実施形態において、遅延線
の遅延素子は、アナログ設計の遅延素子である。

【００４１】他の一実施形態において、遅延線の遅延素
子は、デジタル設計であり、入力クロック信号で計時さ
れている遅延素子である。

【００４２】本発明に係るクロック信号発生器の更なる
実施形態において、レジスタ・チェーンによって遅延さ
れた、ＤＴＯ出力信号の最上位ビットＭＳＢの信号は、
複数のラッチ回路の制御に並列に付加され、その入力の
各々は、多相クロックの単相に接続され、その出力の各
々は、マルチプレクサの信号入力に接続される。

【００４３】本発明に係るクロック信号発生器の好まし
い実施形態について、本発明の本質的な特徴を説明する
ために添付した図面を参照しつつ、以下に説明する。

【００４４】図５は、最小のフェーズジッタを有するク
ロック信号を生成するための、本発明に係るクロック信
号発生器の第１の実施形態を示す。本発明に係るクロッ
ク信号発生器１は、入力クロック周波数ｆ_inを有する入
力クロック信号を付加するためのクロック信号入力２を
有する。クロック信号入力２に存在する入力クロック信
号は、例えば、水晶発振器とアナログＰＬＬ回路によっ
て生成される。入力クロック信号は、内部クロック線
３、及び図１に示す回路デザインを有するＤＴ発振器４
によって計時する。クロック信号発生器１は、ＤＴ発振
器４に対する調整可能な増分値を付加する更なる信号入
力５をも有する。

【００４５】増分信号入力５は、ＤＴ発振器４の入力７
に内部線６を介して接続されている。ＤＴ発振器４は、
クロック入力８に存在する入力クロック信号で計時さ
れ、出力端子９において周期的なデジタルＤＴＯ出力信
号を生成する。

【００４６】ＤＴ発振器４は、積算器を含んでおり、当
該積算器は、入力７に存在するデジタル増分値を、積算
器の第２の信号入力に存在し、バッファされ、積算され
たデジタル値に付加する。ここで、積算されたデジタル
値は、ＤＴ発振器４の内部レジスタにバッファされてお
り、前記レジスタの出力は、積算器の第２の信号入力に
接続されている。ＤＴ発振器４のレジスタは、信号出力
９に存在するデジタルＤＴＯ出力信号を生成するべく、
クロック入力８に存在し、入力クロック周波数ｆ_inを有
する入力クロック信号によって計時されている。

【００４７】デジタル出力信号は、分離された内部デジ
タル線１０を介して、位相ずれ計算ユニット１２の信号
入力１１に供給される複数のデータビットを有する。位
相ずれ計算ユニット１２は、ＤＴＯ出力信号の信号位相
と、ＤＴＯ出力信号の最上位ビットＭＳＢの第２の位相
との位相ずれを計算するために使用される。この目的の
ため、デジタル出力信号の最上位ビットＭＳＢのデジタ
ル信号線１３は、信号ノード１４で分岐され、ライン１
５を介して、位相ずれ計算ユニット１２の更なる入力１
６に供給される。入力１６は、位相ずれ計算ユニット１
２の内部線１７を介して、デジタル・デリバティブ・ユ
ニット１９の入力１８に接続されている。

【００４８】デジタル・デリバティブ・ユニット１９
は、入力クロック信号によって計時される複数のゲート
及びレジスタを有する。デジタル・デリバティブ・ユニ
ット１９は、信号出力２０において、ＤＴＯ出力信号の
最上位ビットＭＳＢの各信号エッジでクロックパルスを
生成するように設計されている。

【００４９】ＤＴＯ出力信号をバッファするべく、デジ
タル・デリバティブ・ユニット１９の出力２０は、内部
線２１を介して、ラッチ回路２３の信号入力２２に接続
されており、ラッチ回路２３は、内部信号線２４を介し
て、信号入力１１に接続されている。バッファリング・
プロセスは、デジタル・デリバティブ・ユニット１９に
よって生成されるクロックパルスによって計時すること
で実行される。出力端において、ラッチ回路２３は、内
部線２５を介して、ロジック回路２６に接続されてい
る。

【００５０】ロジック回路２６は、デジタル・デリバテ
ィブ・ユニット１９の第２の信号出力２８ａから、信号
線２７ａを介して、信号エッジ指示信号を受信する。当
該信号エッジ指示信号は、ＤＴＯ出力信号の最上位ビッ
トＭＳＢの各信号エッジにおいて、信号エッジが上昇又
は下降する信号エッジのいずれであるかを示す信号であ
る。ロジック回路２６は、受信した信号エッジ指示信号
の機能として、ラッチ回路２３にバッファされた又はさ
れていないＤＴＯ出力信号から、ＤＴ発振器４のオーバ
ーフロー値の半分を減算する。位相ずれ信号を計算する
ための増分値は、減算の結果、引き続いて分離される。
位相ずれ信号は、ライン１０に存在するＤＴＯ出力信号
の位相と、信号線１３に存在するＤＴＯ出力信号の最上
位ビットＭＳＢの信号位相との間の位相ずれを示す。ロ
ジック回路２６によって生成される位相ずれ信号は、制
御線２７を介して、マルチプレクサ２８の制御入力２９
により、前記マルチプレクサ２８を制御する。

【００５１】マルチプレクサ２８は、位相ずれ低減ユニ
ット３０の一部を形成する。位相ずれ低減ユニット３０
は、ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の最
上位ビットＭＳＢの信号位相との間の位相ずれを低減す
る。

【００５２】位相ずれ低減ユニット３０は、ライン３２
を介して、分岐ノード１４に接続された信号入力３１を
有する。従って、位相ずれ低減ユニット３０の信号入力
３１は、デジタルＤＴＯ出力信号の最上位ビットＭＳＢ
を受信する。信号入力３１の下流には、複数のレジスタ
３３−１〜３３−ｎから構成されるレジスタ・チェーン
３３が接続されている。レジスタ・チェーン３３のレジ
スタ３３−１〜３３−ｎは、入力信号によって計時され
る。レジスタ・チェーン３３は、位相ずれ計算ユニット
１２で計算された信号遅延に基づき、信号入力３１に存
在するＤＴＯ出力信号の最上位ビットＭＳＢのビット信
号を遅延させる。レジスタ・チェーン３３におけるレジ
スタ３３−１〜３３−ｎの数は、信号通過時間が位相ず
れ計算ユニット１２内で補正されるように選択される。

【００５３】本発明に係るクロック信号発生器の第１の
実施形態（図５に示す）において、レジスタ・チェーン
３３によって遅延された、ＤＴＯ出力信号の最上位ビッ
トＭＳＢの信号は、遅延線３４に付加される。遅延線３
４は、位相ずれ低減ユニット３０の複数の遅延素子３４
−１〜３４−ｍから構成されている。遅延素子３４−１
〜３４−ｍは、直列に接続されており、遅延素子出力３
５−１〜３５−ｍを有する。レジスタ・チェーン３３の
最後のレジスタ３３−ｎの出力３６と、遅延素子３４の
信号出力３５−１〜３５−ｍとは、信号線３７−０〜３
７−ｍを介して、マルチプレクサ２８のマルチプレクサ
入力３８−０〜３８−ｍに接続されている。

【００５４】位相ずれ低減ユニット３０のマルチプレク
サ２８は、マルチプレクサ制御入力２９に存在する位相
ずれ信号の機能によって、マルチプレクサ入力３８の一
つを通じて、マルチプレクサ信号出力３９に接続してい
る。マルチプレクサ信号出力３９は、内部線４０を介し
て、クロック信号発生器１のクロック信号発生器出力４
１に接続されている。

【００５５】遅延線３４の遅延素子３４−１〜３４−ｍ
は、アナログ設計の遅延素子か、又は、デジタル設計の
遅延素子のいずれかであり、入力クロック信号で計時さ
れている。

【００５６】位相ずれ計算ユニット１２は、ＤＴＯ出力
信号の理想的な位相と、ＤＴＯ出力信号の最上位ビット
ＭＳＢの実際の位相との間の位相ずれΔｔを計算する。
当該計算は、オーバーフローＤＴＯ_nuに基づくＤＴＯ出
力デジタル値、設定された増分値、及び入力クロック信
号のクロック周期Ｔ_inから式（３）に従って行われる。
計算された位相ずれ信号は、信号線２７を介して、マル
チプレクサ２８の制御入力２９に付加される。マルチプ
レクサ２８は、付加された位相ずれ制御信号の機能とし
て、遅延線３４によって遅延されたＭＳＢビット信号を
通じて、クロック信号発生器１のクロック信号発生器出
力４１に接続している。ここで、遅延線３４で生じる遅
延は、計算された位相ずれに一致する。選択された遅延
素子の数が多くなるほど、且つ、遅延線３４の各遅延素
子３４−１〜３４−ｍによって検出される遅延が短くな
るほど、ＭＳＢビット信号の実際の位相関係は、ＤＴＯ
出力信号の理想的な位相関係に近づき、生じるフェーズ
ジッタも小さくなる。 Δｔ＝ｔ_real−ｔ_ideal＝Ｔ_in×ＤＴＯ_nu／増分値 （３）

【００５７】ＤＴＯ出力信号値が１／２×オーバーフロ
ー値を超えた後の時間的ずれに対しては、以下の式が適
用される。 ｛（オーバーフロー値の半分を超えたＤＴＯ値）−１／２×オーバーフロー値 ｝／増分値＝Δｔ／Ｔ_in （５）

【００５８】この場合、以下の式が常に当てはまる。 ｛（オーバーフロー値の半分を超えたＤＴＯ値）−１／２×オーバーフロー値 ｝＜増分値 （６）

【００５９】式（６）に記載された位相ずれ計算ユニッ
ト１２内における論理回路２６のモジュロ特性（modulo
property）は、回路構成の点で論理回路２６に対する
出費を低減するのに利用することができる。増分値が常
にオーバーフロー値よりもずっと小さいため、必要なビ
ット幅を著しく低減することができる。

【００６０】図６は、本発明に係るクロック信号発生器
１の他の実施形態を示す。本実施形態では、位相ずれ低
減ユニット３０が、図５に示す第１の実施形態と異なる
回路デザインを有する。ここで、レジスタ・チェーン３
３によって遅延された、ＤＴＯ出力信号の最上位ビット
ＭＳＢの信号は、内部信号線４２−１〜４２−ｍによっ
て、ラッチ回路４３−１〜４３−ｍに並列に付加され
る。ラッチ回路４３の各々は、クロック信号入力４４−
１〜４４−ｍと、信号出力４５−１〜４５−ｍを有す
る。ラッチ回路４３−１〜４３−ｍの信号出力４５−１
〜４５−ｍは、線４６−１〜４６−ｍを介して、マルチ
プレクサ２８のマルチプレクサ入力３８−０〜３８−ｍ
に各々接続されている。

【００６１】ラッチ回路４３−１〜４３−ｍのデジタル
クロック入力４４−１〜４４−ｍは、クロック信号線４
７−１〜４７−ｍを介して、多相クロック線４８に接続
されている。多相クロック線４８は、互いにＴ_in/mだけ
それぞれ位相シフトされたｍ個の異なるクロック信号を
伝送する。第１のクロック信号は、クロック線３を介し
てＤＴ発振器４を計時するための信号位相で使用され
る。全てのクロック信号又は信号位相は、クロック信号
線４７−１〜４７−ｍを介して、関連するラッチ回路４
３−１〜４３−ｍのクロック入力４４−１〜４４−ｍに
付加される。ラッチ回路４３−１〜４３−ｍの信号出力
４５−１〜４５−ｍは、多相クロックに従って互いに位
相シフトされ、マルチプレクサ２８の信号入力に存在す
る。図５に示す第１の実施形態では、位相ずれを補正す
るための位相遅延は、位相ずれ低減ユニット３０の遅延
素子３４−１〜３４−ｍによって生成される。一方、図
６に示す第２の実施形態では、クロック信号発生器１
は、既に互いに位相シフトされ、位相ずれを補正するの
に使用され得るクロック信号を受信する。

【００６２】図７は、本発明に係るクロック信号発生器
１のデジタル・デリバティブ・ユニット１９の好ましい
実施形態を示す。デジタル・デリバティブ・ユニット１
９は、ＤＴＯ出力信号の最上位ビットＭＳＢが付加され
る信号入力１８を有する。最上位ビットＭＳＢは、線４
９を介して、デジタル・デリバティブ・ユニット１９の
計時されたレジスタ５０に供給される。レジスタ５０
は、線５２を介して、デジタルクロック入力信号が接続
されたクロック信号入力５１を有する。レジスタ５０
は、出力端において、線５２を介して、インバータ５２
ａに接続されている。インバータ５２ａの出力は、線５
３を介して、ＡＮＤゲート５４の第１の入力に接続され
ている。ＡＮＤゲート５４の第２の入力は、線５５を介
して、デジタル・デリバティブ・ユニット１９の信号入
力１８に直接接続されている。

【００６３】さらに、レジスタ５０の出力は、線５６を
介して、ＯＲゲート５７の第１の入力に接続されてい
る。ＯＲゲート５７は、線５８を介して、インバータ５
９の出力に接続された第２の信号入力を有する。インバ
ータ５９の入力は、線６０を介して、デジタル・デリバ
ティブ・ユニット１９の信号入力１８に接続されてい
る。

【００６４】ＡＮＤゲート５４の出力は、線６１を介し
て、デジタル・デリバティブ・ユニットの出力２８ａに
直接接続されており、位相ずれ計算ユニット１２の論理
回路２６に対する信号エッジ指示信号を出力する。信号
入力１８において最上位ビットＭＳＢの信号が上昇する
信号エッジを有する場合、デジタル・デリバティブ・ユ
ニット１９の出力２８ａにおける信号エッジ指示信号は
アクティブである。さらに、デジタル・デリバティブ・
ユニット１９は、ＯＲゲート６２を有する。ＯＲゲート
６２の第１の入力は、線６３を介して、ＡＮＤゲート５
４の出力に接続されている。ＯＲゲート６２の第２の入
力は、線６４を介して、ＯＲゲート５７の出力に接続さ
れている。出力端において、ＯＲゲート６２は、線６５
を介して、デジタル・デリバティブ・ユニット１９の信
号出力２０に接続されている。デジタル・デリバティブ
・ユニット１９の信号出力２０において生成されたクロ
ックパルスは、位相ずれ計算ユニット１２のラッチ回路
２３に対し、それを計時するべく出力される。ここで、
デジタル・デリバティブ・ユニット１９の信号出力２０
において、信号入力１８に存在するＤＴＯ出力信号の最
上位ビットＭＳＢの上昇又は下降エッジでクロックパル
スは生成される。

【図面の簡単な説明】

【図１】 図１は、本発明に係るクロック信号発生器の
一部を形成する、従来技術に係るＤＴ発振器を示す。

【図２】 図２は、従来のＤＴ発振器によって出力され
るＤＴＯ出力信号の信号プロフィールを示す。

【図３】 図３は、本発明に関する課題を説明するべ
く、オーバーフロー時間におけるＤＴＯ出力信号のプロ
フィールを示す。

【図４】 図４は、従来のＤＴ発振器において生じるフ
ェーズジッタを表すべく、ＤＴＯ出力信号と、関連する
最上位ビットのプロフィールの例を示す。

【図５】 図５は、最小のフェーズジッタを有するクロ
ック信号を生成するための、本発明に係るクロック信号
発生器の第１の実施形態を示す。

【図６】 図６は、最小のフェーズジッタを有するクロ
ック信号を生成するための、本発明に係るクロック信号
発生器の第２の実施形態を示す。

【図７】 図７は、本発明に係るクロック信号発生器に
含まれるデジタル・デリバティブ・ユニットの好ましい
実施形態を示す。

Claims (21)

【特許請求の範囲】
1. 【請求項１】 クロック信号発生器出力（４１）におい
   て、最小のフェーズジッタを有するクロック信号を生成
   するクロック信号発生器であって、 クロック信号発生器（１）は、 （ａ）入力クロック信号で計時され、周期的デジタルＤ
   ＴＯ出力信号を生成するＤＴ発振器（４）と、 （ｂ）ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の
   最上位ビットＭＳＢの信号位相との間の位相ずれを計算
   する位相ずれ計算ユニット（１２）と、 （ｃ）ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の
   最上位ビットＭＳＢの信号位相との間の位相ずれを、計
   算された位相ずれの機能として低減する位相ずれ低減ユ
   ニット（３０）とを有し、 前記最上位ビットＭＳＢは、クロック信号発生器出力
   （４１）において、低減された位相ずれを有するクロッ
   ク信号として出力されることを特徴とするクロック信号
   発生器。
2. 【請求項２】 前記ＤＴ発振器（４）は、積算器を有
   し、 前記積算器は、当該積算器の第１の信号入力に存在する
   デジタル増分値を、当該積算器の第２の信号入力に存在
   し、バッファされ、積算されたデジタル値に加算するこ
   とを特徴とする請求項１に記載のクロック信号発生器。
3. 【請求項３】 前記ＤＴ発振器（４）は、積算されたデ
   ジタル値をバッファするために積算器の信号出力に接続
   されたレジスタを有することを特徴とする請求項１又は
   ２に記載のクロック信号発生器。
4. 【請求項４】 前記ＤＴ発振器（４）のレジスタは、デ
   ジタルＤＴＯ出力信号を生成するべく、入力クロック周
   波数ｆ_inを有する入力クロック信号で計時されることを
   特徴とする請求項１から３のいずれかに記載のクロック
   信号発生器。
5. 【請求項５】 前記ＤＴ発振器（４）の積算器は、その
   出力において、オーバーフローを削除することを特徴と
   する請求項１から４のいずれかに記載のクロック信号発
   生器。
6. 【請求項６】 前記位相ずれ計算ユニット（１２）は、
   ＤＴＯ出力信号の最上位ビットＭＳＢの各信号エッジに
   おいてクロックパルスを生成するデジタル・デリバティ
   ブ・ユニット(１９)を有することを特徴とする請求項１
   から５のいずれかに記載のクロック信号発生器。
7. 【請求項７】 前記デジタル・デリバティブ・ユニット
   （１９）は、入力クロック信号によって計時される複数
   のゲート及びレジスタ（５０）を有することを特徴とす
   る請求項１から６のいずれかに記載のクロック信号発生
   器。
8. 【請求項８】 前記位相ずれ計算ユニット（１２）は、
   ＤＴＯ出力信号をバッファするラッチ回路（２３）を有
   することを特徴とする請求項１から７のいずれかに記載
   のクロック信号発生器。
9. 【請求項９】 前記位相ずれ計算ユニット（１２）のラ
   ッチ回路（２３）は、デジタル・デリバティブ・ユニッ
   ト(１９)によって生成されるクロックパルスで計時され
   ることを特徴とする請求項１から８のいずれかに記載の
   クロック信号発生器。
10. 【請求項１０】 前記デジタル・デリバティブ・ユニッ
    ト(１９)は、ＤＴＯ出力信号の最上位ビットＭＳＢの各
    信号エッジにおいて、信号エッジが上昇又は下降する信
    号エッジのいずれであるかを示す、信号エッジ指示信号
    を更に生成することを特徴とする請求項１から９のいず
    れかに記載のクロック信号発生器。
11. 【請求項１１】 前記位相ずれ計算ユニット（１２）
    は、ロジック回路（２６）を有し、 前記ロジック回路（２６）は、信号エッジ指示信号の機
    能として、ラッチ回路（２３）にバッファされたＤＴＯ
    出力信号から、オーバーフロー値の半分又は０を減算
    し、引き続いて、位相ずれ信号を計算するべく、増分値
    によって減算された結果を分離し、 前記位相ずれ信号は、ＤＴＯ出力信号の位相と、ＤＴＯ
    出力信号の最上位ビットＭＳＢの信号位相との間の位相
    ずれを示すことを特徴とする請求項１から１０のいずれ
    かに記載のクロック信号発生器。
12. 【請求項１２】 前記位相ずれ低減ユニット（３０）
    は、位相ずれ計算ユニット（１２）に生じる信号遅延に
    基づき、直列に接続された複数のレジスタ（３３−１〜
    ３３−ｎ）から構成されるレジスタ・チェーン（３３）
    によって、ＤＴＯ出力信号の最上位ビットＭＳＢの信号
    を遅延することを特徴とする請求項１から１１のいずれ
    かに記載のクロック信号発生器。
13. 【請求項１３】 前記レジスタ・チェーン（３３）のレ
    ジスタ（３３−１〜３３−ｎ）は、入力クロック信号に
    よって計時されることを特徴とする請求項１から１２の
    いずれかに記載のクロック信号発生器。
14. 【請求項１４】 レジスタ・チェーン（３３）によって
    遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの信
    号は、複数の遅延素子（３４−１〜３４−ｍ）から構成
    される位相ずれ低減ユニット（３０）の遅延線３４に付
    加されることを特徴とする請求項１から１３のいずれか
    に記載のクロック信号発生器。
15. 【請求項１５】 前記位相ずれ低減ユニット（３０）
    は、マルチプレクサ（２８）を有することを特徴とする
    請求項１から１４のいずれかに記載のクロック信号発生
    器。
16. 【請求項１６】 前記位相ずれ低減ユニット（３０）の
    マルチプレクサ（２８）は、遅延線（３４）の遅延素子
    の遅延素子出力に各々接続されたマルチプレクサ入力
    （３８−０〜３８−ｍ）を有することを特徴とする請求
    項１から１５のいずれかに記載のクロック信号発生器。
17. 【請求項１７】 前記位相ずれ低減ユニット（３０）の
    マルチプレクサ（２８）は、位相ずれ計算ユニット（１
    ２）によって計算された位相ずれ信号が存在するマルチ
    プレクサ制御入力（２９）を有することを特徴とする請
    求項１から１６のいずれかに記載のクロック信号発生
    器。
18. 【請求項１８】 前記マルチプレクサ（２８）は、マル
    チプレクサ制御入力（２９）に存在する位相ずれ信号の
    機能として、遅延素子出力を通じてクロック信号発生器
    出力（４１）に接続していることを特徴とする請求項１
    から１７のいずれかに記載のクロック信号発生器。
19. 【請求項１９】 遅延線の遅延素子（３４−１〜３４−
    ｍ）は、アナログ設計の遅延素子であることを特徴とす
    る請求項１から１８のいずれかに記載のクロック信号発
    生器。
20. 【請求項２０】 遅延線（３４）の遅延素子（３４−１
    〜３４−ｍ）は、デジタル設計であり、入力クロック信
    号で計時されている遅延素子であることを特徴とする請
    求項１から１８のいずれかに記載のクロック信号発生
    器。
21. 【請求項２１】 レジスタ・チェーン（３３）によって
    遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの信
    号は、ラッチ回路（４３−１〜４３−ｍ）の制御に並列
    に付加され、そのクロック入力（４４−１〜４４−ｍ）
    の各々は、多相クロックの単相に接続され、その出力の
    各々は、マルチプレクサ（２８）の入力に接続されてい
    ることを特徴とする請求項１から２０のいずれかに記載
    のクロック信号発生器。