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JP2002199030A - プリント回路基板、集積回路上の回路及び送信ラインの終端方法 - Google Patents

プリント回路基板、集積回路上の回路及び送信ラインの終端方法

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Publication number
JP2002199030A
JP2002199030A JP2001314262A JP2001314262A JP2002199030A JP 2002199030 A JP2002199030 A JP 2002199030A JP 2001314262 A JP2001314262 A JP 2001314262A JP 2001314262 A JP2001314262 A JP 2001314262A JP 2002199030 A JP2002199030 A JP 2002199030A
Authority
JP
Japan
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resistor
resistance
network
array
resistance value
Prior art date
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Pending
Application number
JP2001314262A
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English (en)
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Dave Bergman
バーグマン デイブ
Jim Mcdonald
マクドナルド ジム
Yaqi Hu
フー ヤキ
Kok-Lean Tan
タン コク−リーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi Communications Inc
Original Assignee
Vitesse Semiconductor Corp
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Filing date
Publication date
Application filed by Vitesse Semiconductor Corp filed Critical Vitesse Semiconductor Corp
Publication of JP2002199030A publication Critical patent/JP2002199030A/ja
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    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H05K2201/10507—Involving several components
    • H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
    • H—ELECTRICITY
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
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  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Reversible Transmitting Devices (AREA)

Abstract

(57)【要約】 （修正有） 【課題】送信ラインの正確なオンチップ終端の提供。 【解決手段】外部基準抵抗２２に関係する抵抗値を有す
るオンチップ抵抗を使用して送信ラインの終端をネット
ワーク内に構成するようにする。終端抵抗ネットワーク
５０は、その抵抗値がオンチップ基準抵抗ネットワーク
４２の抵抗値に対して所定の関係を呈するように構成さ
れる。１つの実施例では、各終端抵抗ネットワークの抵
抗地は実質的に各送信ラインの特性インピーダンスと同
一である。

Description

【発明の詳細な説明】
【０００１】本発明は、高速データ送信に関し、特に送
信ラインの終端システム及び方法に関する。
【０００２】高速データラインの使用が広く普及しつつ
ある。送信速度が１Ｇｂｐｓ以上のものもしばしば存在
する。高速データ送信速度では、データラインはいくつ
かの点で送信ラインとして動作し、送信ライン効果が送
信信号の呼出信号及び歪みをもたらす。送信ライン効果
は、送信ラインの受信端に送信ラインの特性インピーダ
ンスと等価な抵抗の終端抵抗を配置することにより最小
化でき、それによりインピーダンスが送信ラインと終端
抵抗をマッチング（整合）させる。
【０００３】受信機が半導体装置である時、送信ライン
のインピーダンスマッチングにはいくつかの問題があ
る。例えば、いくつかの問題は、受信する半導体装置の
外部に終端抵抗を使用することにより生じる。外部終端
抵抗を使用する時、一般的には個別の抵抗が各送信ライ
ン毎に必要である。これらの抵抗は、回路基板上に大き
な面積を占めるので、ＰＣＢ（プリント回路基板）を複
雑にする。更に、ＰＣＢ上に取り付けられた終端抵抗
は、抵抗と受信半導体装置の間の終端されていない送信
ラインスタブに起因する送信ライン効果を防ぐことはで
きない。
【０００４】他の問題は、送信ラインをオンチップ抵抗
を使用して終端する時に生じる。半導体装置の製造にお
けるプロセスの変動は、例えば±３０％までの抵抗器の
抵抗値の変動をもたらす。この変動する抵抗値は、不適
切な終端値をもたらす。更に、内部終端抵抗をオンチッ
プして含ませると、抵抗値を変えるのは難しくなる。
【０００５】本発明は、送信ラインの正確なオンチップ
終端を提供する方法及び装置を提供する。本発明の１つ
の実施例は、第１の基準抵抗と集積回路とを有し、この
集積回路は抵抗ネットワークと制御回路とを有する。抵
抗ネットワークの構成は、制御回路で制御でき、抵抗ネ
ットワークの抵抗値は基準抵抗の抵抗値に関係する。
【０００６】別の実施例は、第１の基準抵抗と、抵抗ネ
ットワーク及び制御回路を備える集積回路と、前記集積
回路に接続された送信ラインとを備える。抵抗ネットワ
ークは、前記送信ラインを横断する終端抵抗を提供し、
前記抵抗ネットワークの構成は、前記制御回路により、
前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値
に関係するように制御可能である。本発明の別の実施例
では、集積回路は、基準抵抗ネットワークと、基準抵抗
ネットワーク制御回路とを備える。基準抵抗ネットワー
クの構成は、基準抵抗制御回路により、基準抵抗ネット
ワークの抵抗値が基準抵抗の抵抗値に関係するように制
御可能である。抵抗ネットワークの構成は、制御回路に
より、抵抗ネットワークの抵抗値が基準抵抗ネットワー
クの抵抗値に関係するように制御可能である。更に、外
部基準抵抗の抵抗値は、抵抗ネットワークの抵抗値が実
質的に送信ラインの特性インピーダンスと同一であるよ
うに選択される。
【０００７】本発明の別の実施例は、集積回路上の終端
抵抗ネットワークの構成を、終端抵抗ネットワークの抵
抗値がプリント回路基板上に位置する基準抵抗の抵抗値
に関係するように制御することを含む。本発明の別の実
施例は、集積回路上の終端抵抗ネットワークの構成を、
基準抵抗ネットワークの抵抗値がプリント回路基板上に
位置する基準抵抗の抵抗値に関係するように制御するこ
とを含む。更に、終端基準抵抗ネットワークは、終端抵
抗ネットワークの抵抗値が基準抵抗ネットワークの抵抗
値に関係するように、構成される。構成するステップ
は、終端抵抗ネットワークが実質的に基準抵抗ネットワ
ークと同一の構成を有するようにする。別の実施例は、
終端抵抗ネットワークの抵抗値が実質的に送信ラインの
特性インピーダンスと同一であるように選択される基準
抵抗の抵抗値を含む。
【０００８】本発明のシステムは、図１に示される。図
１に示した例では、システムは送信装置１０と受信装置
１２とを備える。送信装置と受信装置は、送信ライン１
４で接続されている。受信装置は、送信ラインを終端す
る終端ブロック１８を有する。終端ブロックは、更に外
部基準抵抗２２に接続されている。
【０００９】終端ブロックは、外部基準抵抗の抵抗値に
関係する終端抵抗により、各送信ラインが終端されてい
る。１つの実施例では、外部基準抵抗の値は、各送信ラ
インが送信ラインの特性インピーダンスに実質的に等し
い終端抵抗値により終端されるように選択される。
【００１０】終端ブロックの１つの実施例を図２に示
す。終端ブロックは、送信ラインに渡って終端抵抗値を
提供する。終端ブロックはいくつかの終端抵抗ブロック
３２を有する。各終端抵抗ブロックは、送信ラインとグ
ランド面の組を横切って、すなわち、各種の実施例では
差動送信ライン組を横切って接続される。
【００１１】各終端抵抗ブロックの抵抗値は、抵抗値決
定ブロック３０が提供する信号により制御される。１つ
の実施例では、例えば、信号はバスにより提供される複
数の信号である。このような実施例では、１つの例では
デジタル信号である信号は、抵抗値を制御するコードを
形成する。これは、例えば、有限の抵抗値を制御する信
号のそれぞれにより成される。いずれにしろ、信号は抵
抗値を制御するビットパターンを形成する。別の実施例
では、抵抗値を決定するように時間期間で変化する単一
信号が使用される。抵抗値決定ブロックは、外部基準抵
抗２２の抵抗値を決定し、決定した抵抗値に関係する信
号を出力する。
【００１２】外部基準抵抗に接続される終端ブロック１
８は図３に示される。終端ブロックは、外部基準抵抗か
らの信号とオンチップ基準抵抗アレイ４２からの信号を
比較する比較器４０を有する。従って、比較器は、オン
チップ基準抵抗アレイ４２に接続される入力と、オンチ
ップ基準抵抗アレイと、グランドに接続される外部基準
抵抗２２が接続されるノード４３に接続される入力を有
する。比較器は、オンチップ基準抵抗アレイからの信号
が外部基準抵抗からの信号より大きければ出力に第１の
値の信号を提供する。逆の時には、第２の値の信号が比
較器の出力に発生される。
【００１３】比較器により発生された出力信号は、抵抗
値制御ブロックの入力に入る。抵抗値制御ブロックは、
オンチップ基準抵抗アレイにつながれる出力を有する。
抵抗値制御ブロックは、比較器により提供される入力に
応答してオンチップ基準抵抗アレイの抵抗値を制御する
出力を発生する。
【００１４】抵抗値制御ブロックは、比較器からの入力
に応答してオンチップ基準抵抗アレイの抵抗値を制御す
る。比較器により提供された入力が外部基準抵抗の抵抗
値とオンチップ基準抵抗アレイの抵抗値との間の関係が
所望の関係より小さいことを示すならば、抵抗値制御ブ
ロックはその出力に第１の値の信号を出力する。抵抗値
制御ブロックは、比較器からの入力がこの所望の関係よ
り大きければ、その出力に第２の値の信号を出力する。
抵抗値制御ブロックは、アレイの抵抗値が外部基準抵抗
の抵抗値に対して所定の関係になるまで、比較器のから
の入力に応答して出力を発生し続ける。
【００１５】１つの実施例では、オンチップ基準抵抗ア
レイは制御可能な可変抵抗を有する装置である。オンチ
ップ基準抵抗アレイの抵抗値は、抵抗値制御ブロックか
ら出力される信号により制御される。
【００１６】オンチップ基準抵抗アレイの１つの実施例
は、図４に示される。オンチップ基準抵抗アレイは、ス
イッチング装置５６により切り換え可能に組み合わされ
た複数の抵抗５４で構成されるネットワークを有する。
図４に示すように、複数の抵抗５４は並列であり、第１
ノードに接続されるそれぞれの抵抗は、スイッチング装
置を介して第２ノードに接続される。
【００１７】他の実施例では、基準抵抗アレイは、直列
に切り換え可能に接続された又は直列及び並列構成の組
み合わせで切り換え可能に接続された抵抗のネットワー
クである。更に別の実施例では、オンチップ基準抵抗ア
レイは、トランジスタを線形範囲で使用して作られる。
【００１８】抵抗値制御ブロックの出力は、終端抵抗ブ
ロックへの入力としても提供される。各終端抵抗ブロッ
クは、終端抵抗を形成するように、送信ラインとグラン
ド面の組又は択一的な差動の組の間に接続される終端抵
抗アレイ５０を有する。
【００１９】抵抗値制御ブロックは、終端抵抗アレイへ
の入力となる出力信号を発生することにより、終端抵抗
アレイの抵抗値を制御する。これらの信号は、抵抗値制
御ブロックの出力信号がオンチップ基準抵抗アレイの抵
抗値を制御するのと同様の方法で終端抵抗アレイの抵抗
値を制御する。
【００２０】オンチップ基準抵抗アレイと終端抵抗アレ
イの抵抗値の間に既知の関係が存在するならば、終端抵
抗アレイの抵抗値が所望の抵抗値を有することを保証す
るように外部基準抵抗の抵抗値が選択される。
【００２１】終端抵抗アレイの抵抗値の１つの実施例
は、図５に示される。終端抵抗アレイは、図４のオンチ
ップ基準抵抗アレイと類似している。終端抵抗アレイ
は、スイッチング装置５８に切り換え可能に組み合わさ
れる複数の抵抗５７で構成されるネットワークを有す
る。図５に示すように、複数の抵抗５７は、送信ライン
に接続される各々がスイッチング装置を介してグランド
面に並列に接続される。スイッチは、終端抵抗アレイが
提供する終端抵抗値を変化させる抵抗を通過する電流を
制御する。
【００２２】他の実施例では、終端抵抗アレイは、切り
換え可能に直列に接続されるか又は切り換え可能に並列
及び直列の構成の組み合わせで接続される抵抗のネット
ワークである。更に別の実施例では、オンチップ基準抵
抗アレイは、トランジスタをその線形範囲で使用して作
られる。
【００２３】外部基準抵抗及び本発明の第１比較器とオ
ンチップ基準抵抗アレイとを有する抵抗値終端ブロック
３０の一部を図６に示す。オンチップ基準抵抗アレイ
は、複数の抵抗６０とスイッチング装置６２を有する。
１つの実施例では、各抵抗は、一方が共通ノード６３
に、他方がスイッチング装置に接続される。共通ノード
６３は、更に電源に接続される。更に、各スイッチング
装置は一方が抵抗に他方が第２の共通ノード６４に接続
される。
【００２４】抵抗ネットワークは、オンチップ基準抵抗
アレイ内の抵抗により形成され、スイッチング装置はそ
こを通る電流を制御できる。１つの実施例では、抵抗は
実質的に同じ抵抗値であり、抵抗ネットワークの抵抗値
は、次の関係に従って決定できる。
【００２５】ＲN=Ｒ／ｉ 但し、ＲNは抵抗ネットワークの抵抗値であり、ｉは抵
抗ネットワークに含まれ、電流が流れる抵抗の個数であ
り、Ｒは抵抗ネットワーク内の各抵抗の抵抗値である。
【００２６】抵抗ネットワークの抵抗値は、スイッチン
グ装置を使用して制御される。スイッチング装置は、ネ
ットワークから抵抗を除くことにより抵抗ネットワーク
の抵抗値を増加させる。スイッチング装置は、オンチッ
プ基準抵抗アレイ内の抵抗のいくつかを電流が流れない
ようにすることでこれを達成する。スイッチング装置
は、更に抵抗ネットワークに抵抗を付加することにより
抵抗ネットワークの抵抗を減少させる。スイッチング装
置は、それまでは電流が流れていなかったオンチップ基
準抵抗アレイ内の抵抗に電流を流すことでこれを達成す
る。
【００２７】抵抗ネットワークの最小抵抗値は、スイッ
チング装置がオンチップ基準抵抗アレイ内のすべての抵
抗に電流を流すことを可能にする時に達成される。最大
抵抗値は、スイッチング装置がオンチップ基準抵抗アレ
イ内のいかなる抵抗にも電流が流れないようにする時に
達成される。
【００２８】外部基準抵抗は、共通ノード６４と共通グ
ランドの間を接続する。共通ノード６４は、比較器４０
の入力６５にも接続される。このように、オンチップ基
準抵抗アレイ及び外部基準抵抗は、比較器４０の入力６
５における電圧分割器を形成する。抵抗Ｒ１ ６６及び
抵抗Ｒ２ ６８は、比較器の第２入力６９における電圧
分割器を形成する。
【００２９】比較器４０の出力は、その入力６５と６９
における電圧の相対的な強度に基づいて発生される。図
６に示した実施例では、比較器は、オンチップ基準抵抗
アレイの抵抗値の外部基準抵抗の抵抗値に対する比がＲ
１とＲ２の抵抗値の比より大きいか又は小さいかを示す
出力信号を発生する。
【００３０】スイッチング装置６２及びスイッチング装
置を制御するのに使用される回路の１つの実施例は、図
７に示される。この実施例では、オンチップ基準抵抗ア
レイは、並列に接続された類似の抵抗とトランジスタの
いくつかの構成を備える。抵抗とトランジスタの各構成
は、トランジスタ９２，９４の対と第２の抵抗９６とに
直列に接続された第１の抵抗９０を有する。
【００３１】トランジスタ９２，９４は、トランスミッ
ションゲート（ＴＧ）を形成するように構成される。Ｔ
ＧはｎチャンネルＭＯＳＦＥＴ９２とｐチャンネルＭＯ
ＳＦＥＴ９４を並列に接続して作られ、そこでは各トラ
ンジスタのソースは他方のドレインに接続されている。
ＴＧは、信号を通過させるか通過させないＣＭＯＳ回路
設計に使用される。従って、ＴＧは、有効化論理９８に
より発生される信号に応答して抵抗９０と９６を通る電
流を制御することにより、図６のスイッチング装置６２
の機能を実行する。
【００３２】有効化論理は、ＴＧを形成するトランジス
タ９２と９４のゲートに接続される。有効化論理が
「高」の時には、ＴＧを電流が流れ、そうでなければＴ
Ｇは電流を流さない。有効化論理９８への入力は、抵抗
値制御ブロック４２に接続される。有効化論理への適切
な入力を提供することにより、抵抗値制御ブロックはオ
ンチップ基準抵抗アレイ４４内の抵抗ネットワークを形
成できる。
【００３３】好ましくは、ＴＧ構成はスイッチング装置
を実現するのに使用されるが、それは簡単で一般的に一
定の有効抵抗を有するからである。抵抗９４を流れる電
流量は、トランジスタのソース１００とゲート１０２の
間の電圧差により決められる。もし電圧差が電源電圧に
比べて大きければ、多量の電流が流れる。もし電圧差が
小さければ、電流が減少する。
【００３４】ＴＧは、それが接続される抵抗を通して流
れる電流では実質的に変動しない有効抵抗値を維持す
る。これは、トランジスタ９２のソース１０４がトラン
ジスタ９４のドレイン１０６に接続されているためであ
る。トランジスタ９４の有効抵抗値が増加するに従っ
て、トランジスタ９２のゲート１０８に対するソースの
電圧は増加する。その結果、トランジスタ９４を流れる
電流の減少を補償するようにトランジスタ９２をより多
くの電流が流れる。トランジスタ９４を流れる電流が増
加すると逆のことが起きる。
【００３５】トランジスタ９２と９４の組み合わせは、
ＴＧが接続される抵抗を通して流れる電流では実質的に
変動しない有効抵抗値を有するようにする。他の実施例
では、スイッチング装置は電流が流れるようにしている
時に一般的に一定の抵抗値を呈し且つ電流を流さないよ
うにできる異なるトランジスタ構成が、スイッチング装
置を実現するのに使用される。
【００３６】図８は、比較器４０からの出力に応答して
オンチップ基準抵抗アレイ４４の抵抗値を制御する抵抗
値制御ブロック４２により使用されるプロセス１０９を
示すフローチャートである。最初、抵抗値制御ブロック
は、オンチップ基準抵抗アレイ内のスイッチング装置が
第１の抵抗ネットワークを提供するように構成する出力
を発生する。
【００３７】次に、比較器は、外部基準抵抗の抵抗値に
対する第１の抵抗ネットワークの抵抗値の比をＲ１とＲ
２の抵抗値の所望の比と比較し、どちらの比が大きいか
を示す出力を発生する。比較器は比較結果を使用して出
力を発生する。
【００３８】プロセスブロック１１０では、抵抗値制御
ブロックは、比較器の出力を受け、比較器の出力に応答
して第１の抵抗ネットワークをどのように調整すべきか
を決める決定１１１を実行する。もし比較器からの出力
が第１の抵抗ネットワークの抵抗値が大きすぎることを
示しているならば、抵抗値制御ブロックはブロック１１
２における処理を実行する。
【００３９】ブロック１１２の処理は、スイッチング装
置に第１の抵抗ネットワーク内の抵抗の個数より１個多
い抵抗を有する第２の抵抗ネットワークを作らせる。比
較器からの出力が第１の抵抗ネットワークの抵抗値が小
さすぎることを示している場合には、抵抗値制御ブロッ
クはブロック１１３における処理を実行する。ブロック
１１２の処理は、スイッチング装置に第１の抵抗ネット
ワーク内の抵抗の個数より１個少ない抵抗を有する第２
の抵抗ネットワークを作らせる。
【００４０】有効化論理９８への入力を提供するように
構成された抵抗値制御ブロック４２の１つの実施例は、
図９に示される。抵抗値制御ブロックは、メモリ要素１
１５のアレイとして実現され、各メモリ要素の出力はオ
ンチップ基準抵抗アレイの有効化論理に接続される。こ
の方法で、メモリ要素に記憶された情報はオンチップ基
準抵抗アレイの抵抗を流れる電流を制御し、従ってオン
チップ基準抵抗アレイ内に形成された抵抗ネットワーク
の抵抗値を制御する。
【００４１】１つの実施例では、メモリ要素内の情報
は、デジタル形式で記憶され、論理「１」はオンチップ
基準抵抗アレイ内の抵抗グループに電流を流し、論理
「０」は電流を流さないようにする。
【００４２】抵抗値制御ブロックは、各メモリ要素に接
続される制御回路１１５も有する。制御回路は比較器の
出力に応答して各メモリ要素に記憶された値を修正する
ことが可能である。
【００４３】抵抗値制御ブロックの実施例の１つでは、
メモリ要素及び制御回路はシフトレジスタとして実現さ
れる。この構成で、各メモリ要素はシフトレジスタ内の
ビットに対応する。オンチップ基準抵抗アレイの抵抗値
は、初期化によりシフトレジスタ内のすべてのビットが
論理「０」にされ、次に比較器の出力に応答して一方の
端からレジスタにシフト論理「１」が他方から論理
「０」が入力される。抵抗値制御ブロックをシフトレジ
スタとすることにより、実際には抵抗ネットワークに付
加される抵抗やそこから除去される抵抗は無いにもかか
わらず、比較器の出力に応じてオンチップ基準抵抗アレ
イ内の抵抗ネットワークに抵抗を付加したりそこから抵
抗を除去することが可能になる。
【００４４】シフトレジスタで実現された抵抗値制御ブ
ロック４２の実施例は、図１０に示される。この実施例
では、メモリ要素はＮ個のＤ型フリップフロップ１１６
を使用して実現され、制御回路はＮ個の２入力マルチプ
レクサ１１８を使用して実現され、ここではＮはオンチ
ップ基準抵抗アレイ内の抵抗の個数である。各マルチプ
レクサはＡ入力１２０とＢ入力１２２の２入力を有す
る。マルチプレクサ１２４の出力Ｚはいつも比較器の出
力により決定される。比較器の出力は、各マルチプレク
サのＳ選択入力１２６に入力される。もしＳが論理
「０」であれば、Ａ入力が出力Ｚとして選択され、そう
でなければＢ入力が出力Ｚとして選択される。フリップ
フロップにクロック動作する度に、新しい値がＤ型フリ
ップフロップ１１６に記憶される。記憶された値はその
時のマルチプレクサの出力Ｚである。マルチプレクサの
Ａ入力とＢ入力とフリップフロップ１２８の出力Ｑの間
の接続は、シフトレジスタを実現するように構成されて
おり、それはレジスタの一方の端１３０から論理「１」
をロードし、レジスタの他方の端１３２から論理「０」
をロードする。この構成で、比較器出力の論理「１」は
オンチップ基準抵抗アレイ４４の抵抗値を減少させ、論
理「０」はそれを増加させる。
【００４５】図１１は、シフトレジスタによる抵抗値制
御ブロック４２’の別の構成を示す。この構成は、差動
論理を使用し且つ１出力でなく２出力を有する比較器４
０と使用するのに最適である。抵抗値制御ブロックは、
Ｎ個のＤ型フリップフロップと２Ｎ個の２入力マルチプ
レクサ１３８を使用するように構成されており、ここで
はＮはメモリ要素の個数である。１つの実施例では、Ｎ
は１０である。しかし、他の実施例はＮのどのような値
を使用することもできる。Ｎの値はオンチップ基準抵抗
アレイ内のスイッチング装置６２の個数により決まる。
外部基準抵抗に対する所定の抵抗値に一致させることが
できるオンチップ基準抵抗アレイの抵抗値の精度は、Ｎ
に応じて増加する。
【００４６】図１２は、終端抵抗アレイ５０の１つの実
施例を示す。アレイは入力バッファ２０の端子を横断す
るように接続され、それは送信ライン１４とグランド面
の組又は差動の組に関係付けられる。終端抵抗アレイ
は、いくつかの抵抗１５２とスイッチング装置１５４を
有する。各抵抗の一方の端は送信ラインに接続され、他
方の端はスイッチング装置に接続される。スイッチング
装置は、一方の端が抵抗に接続され、他方の端がグラン
ド面に接続される。終端抵抗アレイの抵抗値の大きさ
は、スイッチング装置によって制御される。スイッチン
グ装置１５４は、図６のスイッチング装置６２がオンチ
ップ基準抵抗アレイ４６内に抵抗ネットワークを形成す
るのと同様の方法で、終端抵抗アレイ内に抵抗ネットワ
ークを形成する。
【００４７】スイッチング装置１５４の実施例は、図１
３に示される。この実施例では、終端抵抗アレイ５０は
抵抗とトランジスタの構成をいくつか有する。抵抗とト
ランジスタの各構成は、トランジスタ１６２と１６４で
形成されたＴＧと直列である第１の抵抗１６０を有す
る。ＴＧは第２の抵抗１６６に直列に接続される。
【００４８】トランジスタ１６２と１６４は、トランジ
スタのゲートに接続される有効化論理１６８の入力に応
答して、抵抗１６０と１６６に電流を流すことを可能に
することにより、図１２のスイッチング装置１５４の機
能を実行する。
【００４９】有効化論理は、抵抗値制御ブロックからの
出力により駆動される。有効化論理により提供される信
号は、外部基準抵抗の抵抗値に対する所定の抵抗値を有
する終端抵抗アレイを構成する。
【００５０】本発明の終端ブロックのほかの実施例で
は、図１４に示すように、デジタルフィルタ１９０が終
端抵抗比較器ブロック３０と終端抵抗値制御ブロック３
２の間に接続されている。フィルタはオンチップ基準抵
抗アレイ４４の振動に応じて終端抵抗アレイの抵抗値に
おける望ましくない遷移を防止する。
【００５１】抵抗値制御ブロック４２は、オンチップ基
準抵抗アレイの抵抗値において振動を発生させる。オン
チップ基準抵抗アレイの抵抗値は一般的に外部基準抵抗
２２に対する所望の抵抗値を正確に有すようには構成さ
れていないので、振動が起きる。従って、抵抗値制御ブ
ロックは、オンチップ基準抵抗アレイの抵抗値を２つの
抵抗値ＲLとＲGの間で振動させる。ここで、ＲLは外部
基準抵抗２２の抵抗値より小さく、ＲGは外部基準抵抗
２２の抵抗値より大きい。図７のオンチップ基準抵抗４
４と図１０の抵抗値制御ブロック４２の実施例では、Ｒ
LとＲGの値はＲ／ｉとＲ／（ｉ−１）である。ここで、
Ｒは抵抗９２と９４の抵抗値であり、ｉは抵抗値ＲLを
有する抵抗ネットワークに含まれるオンチップ基準抵抗
アレイ４４の枝の個数である。
【００５２】オンチップ基準抵抗アレイの抵抗値におけ
る振動に応答する終端抵抗アレイの抵抗値における振動
は、デジタルフィルタにより制限される。他の実施例で
は、オンチップ基準抵抗アレイ４４の抵抗値における振
動の周波数は、第１比較器４０へ入る際に伴うヒステリ
シスにより減少される。
【００５３】他の実施例では、付加論理は、デジタルフ
ィルタ１９０内に設けられ、オンチップ基準抵抗の値を
監視するのに、すなわちオンチップ基準抵抗値を無効に
するのに使用される。１つの実施例では、付加論理は、
抵抗値制御ブロック４２のメモリ要素に接続され、オン
チップ基準抵抗の抵抗値の監視を可能にする。更に別の
実施例では、付加論理は、オンチップ基準抵抗アレイ及
び／又は抵抗値制御ブロック４２の有効化論理に接続さ
れ、オンチップ基準抵抗４６の抵抗値を制御できる入力
を提供する。この方法では、付加論理は外部基準抵抗の
値に独立に、終端抵抗値を制御できる。
【００５４】上記の図１の終端ブロック１８の実施例
は、デジタル回路を使用して実現される。上記と同様の
方法がアナログ回路を使用して実現される別の実施例で
使用できる。例えば、１つの実施例では、終端及び基準
抵抗として使用される調整可能な抵抗値を提供するトラ
ンジスタと一緒に、アナログ信号が線形領域で動作する
ゲートとトランジスタに提供される。
【００５５】上記の記載は本発明の多くの特別な実施例
を含むが、これらは本発明の範囲を制限するものではな
く、その１つの実施例の例に過ぎない。多くのほかの変
形例が可能である。従って、本発明の範囲は説明した実
施例により決定されるべきではなく、特許請求の範囲及
びそれと等価なもので決定されるべきである。
【図面の簡単な説明】
【図１】図１は、送信システムの部品を概略的に示すブ
ロック図である。
【図２】図２は、終端ブロックの部品を概略的に示すブ
ロック図である。
【図３】図３は、比較器とオンチップ基準抵抗アレイと
抵抗値制御ブロックとを有する抵抗値決定ブロック、及
び終端抵抗アレイを有する終端抵抗ブロックを含む終端
ブロックの部品を概略的に示すブロック図である。
【図４】図４は、オンチップ基準抵抗アレイの実施例を
示す半概略回路図である。
【図５】図５は、終端抵抗アレイの実施例を示す半概略
回路図である。
【図６】図６は、オンチップ基準抵抗アレイと抵抗値決
定ブロックの比較器と外部基準抵抗を示す半概略回路図
である。
【図７】トランジスタを使用して実現したオンチップ基
準抵抗アレイを示す半概略回路図である。
【図８】図８は、抵抗値制御ブロックにより、オンチッ
プ基準抵抗アレイ内で抵抗ネットワークの構成を選択す
るのに使用されるステップを示すフロー図である。
【図９】図９は、抵抗制御ブロックを概略的に示すブロ
ック図である。
【図１０】図１０は、Ｄ型フリップフロップと２入力マ
ルチプレクサを使用して実現した抵抗制御ブロックを示
す半概略回路図である。
【図１１】図１１は、差動論理比較器と使用するのに最
適化した抵抗制御ブロックの他の実施例を示す半概略回
路図である。
【図１２】図１２は、終端抵抗アレイを示す半概略回路
図である。
【図１３】図１３は、トランジスタを使用して実現した
終端抵抗アレイを示す半概略回路図である。
【図１４】図１４は、抵抗値決定ブロックと終端抵抗ブ
ロックの間の信号をフィルタするデジタルフィルタを使
用する終端ブロックを概略的に示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジム マクドナルド アメリカ合衆国，テキサス 75025，プラ ノ，ブラッドフォード ドライブ 8513 (72)発明者 ヤキ フー アメリカ合衆国，テキサス 75024，プラ ノ，ジョバンニ ドライブ 4409 (72)発明者 コク−リーン タン マレーシア国，サバハ，88999 コタ キ ナバル，ロックド バッグ 197 Ｆターム(参考） 5J056 AA00 AA40 BB52 CC09 CC14 CC18 DD12 DD59 5K029 AA01 DD28 DD29 JJ08

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第１の基準抵抗と、 抵抗ネットワーク、及び制御回路を備える集積回路とを
    備え、 前記抵抗ネットワークの構成は、前記制御回路により、
    前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値
    に関係するように制御可能であるプリント回路基板。
  2. 【請求項２】 第１の基準抵抗と、 抵抗ネットワーク、及び制御回路を備える集積回路と、 前記集積回路に接続された送信ラインとを備え、 前記抵抗ネットワークは、前記送信ラインを横断する終
    端抵抗を提供し、 前記抵抗ネットワークの構成は、前記制御回路により、
    前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値
    に関係するように制御可能であるプリント回路基板。
  3. 【請求項３】 当該プリント回路基板は、 基準抵抗ネットワークと、 基準抵抗ネットワーク制御回路とを更に備え、 前記基準抵抗ネットワークの構成は、前記基準抵抗制御
    回路により、前記基準抵抗ネットワークの抵抗値が前記
    基準抵抗の抵抗値に関係するように制御可能であり、 前記抵抗ネットワークの構成は、前記制御回路により、
    前記抵抗ネットワークの抵抗値が前記基準抵抗ネットワ
    ークの抵抗値に関係するように制御可能である請求項２
    に記載のプリント回路基板。
  4. 【請求項４】 前記外部基準抵抗の抵抗値は、前記抵抗
    ネットワークの抵抗値が実質的に前記送信ラインの特性
    インピーダンスと同一であるように選択される請求項２
    に記載のプリント回路基板。
  5. 【請求項５】 集積回路上の送信ラインを終端するため
    の、外部基準抵抗に接続可能である回路であって、 第１の構成可能な抵抗アレイと、 比較器とを備え、 前記比較器は、前記第１の構成可能な抵抗アレイが前記
    基準抵抗値に対して所定の関係の抵抗値を有する第１の
    抵抗ネットワークを形成するように構成するのに使用さ
    れるプリント回路基板。
  6. 【請求項６】 第２の構成可能な抵抗アレイを更に備
    え、 前記第２の構成可能な抵抗アレイは、第２の抵抗ネット
    ワークを形成するように構成され、 前記第２の抵抗アレイの抵抗値は、前記第１の抵抗ネッ
    トワークの抵抗値に対して所定の関係である請求項５に
    記載の回路。
  7. 【請求項７】 前記第２の抵抗ネットワークは、前記送
    信ラインの終端抵抗を提供する請求項６に記載の回路。
  8. 【請求項８】 付加論理を更に備え、 前記付加論理は、前記第１の抵抗ネットワークの抵抗値
    を決定するのに使用できる請求項６に記載の回路。
  9. 【請求項９】 前記付加論理は、前記第２の構成可能な
    抵抗アレイの構成を変えて第３の抵抗ネットワークを形
    成可能であり、 前記第３の抵抗ネットワークは前記第１の抵抗ネットワ
    ークの抵抗値から独立な抵抗値を有する請求項８に記載
    の回路。
  10. 【請求項１０】 送信ラインを終端するための集積回路
    上の回路であって、 並列に接続された抵抗とトランジスタの複数の構成であ
    って、各構成がアレイ抵抗とアレイスイッチング装置と
    を備える複数の構成と、 前記スイッチング装置のそれぞれに接続されたアレイ有
    効化論理とを備える回路。
  11. 【請求項１１】 前記スイッチング装置は、トランスミ
    ッションゲートを形成するように構成された１対のトラ
    ンジスタである請求項１０に記載の回路。
  12. 【請求項１２】 前記アレイ有効化論理に接続される抵
    抗値制御ブロックと、 ２入力と出力を備える比較器とを更に備え、 前記抵抗アレイは、前記入力の一方に接続され、前記出
    力は前記抵抗値制御ブロックに接続される請求項１０に
    記載の回路。
  13. 【請求項１３】 前記抵抗値制御ブロックは、複数のメ
    モリ配置とシフト論理とを備えるシフトレジスタであ
    り、 前記アレイ有効化論理は、複数の入力を備え、 前記シフトレジスタ内の各メモリ配置は前記アレイ有効
    化論理入力の１つに接続される請求項１２に記載の回
    路。
  14. 【請求項１４】 前記アレイ有効化論理は、デジタルフ
    ィルタを有する請求項１２に記載の回路。
  15. 【請求項１５】 プリント回路基板に取り付けられた集
    積回路で送信ラインを終端する方法であって、 前記集積回路上の終端抵抗ネットワークを、前記終端抵
    抗ネットワークの抵抗値が前記プリント回路基板上に位
    置する基準抵抗の抵抗値に関係するように制御する方
    法。
  16. 【請求項１６】 前記基準抵抗の抵抗値は、前記終端抵
    抗ネットワークの抵抗値が実質的に前記送信ラインの特
    性インピーダンスと同一であるように選択される請求項
    １５に記載の方法。
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