JP2002196035A - 半導体装置の製造方法およびキャリア - Google Patents

Abstract

(57)【要約】 【課題】 既存の試験治具や試験装置を流用することに
よって電気的特性試験のコストダウン、さらには製品の
コストダウンを実現することができる半導体装置の製造
方法、およびこれに用いられるキャリアを提供する。 【解決手段】 メモリ製品やマイコン・ロジック製品の
製造において、バーンイン試験時には、チップ１を電極
が下になるようにしてベース４の貫通孔６に挿入し、さ
らに蓋５を閉じた後に、このチップ１が搭載されたキャ
リア２をバーンインボード上のソケット３に挿入し、こ
の状態でキャリア２に搭載されたチップ１のバーンイン
試験を行う。このキャリア２のテープ回路基板８には、
パッケージと接触部１０に接続される端子１１の配置お
よび信号割付けにおいて互換性を持つものを用いること
により、既存のバーンインボードなどをそのまま流用で
きる。また、選別試験時にもバーンイン試験時のキャリ
ア２を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、たとえばチップ製品や、パッケージ製品、
モジュール製品などの半導体装置において、特に既存の
電気的特性試験の治具や装置を流用したコストダウンが
可能な半導体装置の製造方法、およびこれに用いられる
キャリアに適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討した技術として、半導体
装置の電気的特性試験に関しては、以下のような技術が
考えられる。

【０００３】たとえば、ウェハから切断されて個別に分
離されたチップを、バーンイン試験および選別試験する
ための手法には、チップを個別に分離された状態で行う
チップレベルの方法と、分離前のウェハの状態で行うウ
ェハレベルの方法がある。また、チップレベルの方法に
は、機械的接続方式と仮付け方式がある。前者の機械的
接続方式は、キャリアの中にチップの電極と対応したバ
ンプを持つ専用シートを配置し、これをソケットの中に
入れ、チップの背面より圧力を加えてチップの電極と専
用シートのバンプとを接続させるものである。後者の仮
付け方式は、一旦、チップの電極にワイヤを仮付けし、
これをソケットに入れて試験を行い、この試験後にチッ
プよりワイヤを取り外す方法である。

【０００４】なお、このような半導体装置の電気的特性
試験に関する技術としては、たとえば日本電子機械工業
会発行の「ＭＣＭ／ＫＧＤ技術に関するロードマップ」
Ｐ２３〜Ｐ３２に記載される技術などが挙げられる。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
な機械的接続方式、仮付け方式の技術について、本発明
者が検討した結果、以下のようなことが明らかとなっ
た。

【０００６】たとえば、前者の機械的接続方式は、寸法
などが異なる各チップに対応した専用のソケットが必要
となり、このためにソケット単価が高価なものとなる。
後者の仮付け方式は、補材として仮付け用のワイヤが必
要となり、このワイヤのコストが問題となる。さらに、
仮付け方式では、試験後にワイヤを取り外す処理が必要
であるとともに、このワイヤを取り外し易いようにワイ
ヤボンディングを行う技術なども要求される。

【０００７】そのために、本発明者は、前者の機械的接
続方式を採用しながら、ソケットのコストを最小限に抑
えるために、たとえばパッケージの試験を行うための既
存の試験治具や試験装置をそのままチップの試験に流用
し、これによって試験のコストダウンが可能となること
に着目した。すなわち、従来は、ウェハから切断されて
個別に分離されたチップを封止してパッケージ構造に組
み立てた後、バーンイン試験および選別試験の電気的特
性試験を行う工程となっており、このときの試験治具や
試験装置をそのまま用いることが可能であることを考え
ついた。

【０００８】そこで、本発明の目的は、チップ製品や、
パッケージ製品、モジュール製品などの半導体装置にお
いて、特に機械的接続方式の既存の試験治具や試験装置
を流用することによって電気的特性試験のコストダウ
ン、さらには製品のコストダウンを実現することができ
る半導体装置の製造方法、およびこれに用いられるキャ
リアを提供するものである。

【０００９】また、前記の機械的接続方式においては、
キャリア、ソケットなどの接触点が多く、また信号経路
も長くなるためにインピーダンスが高くなり、将来計画
されている高速製品に対しては適用限界がある。そのた
めに、高速対応可能なキャリアの開発も必要となってい
る。

【００１０】そこで、本発明の他の目的は、機械的接続
方式における接触抵抗、信号経路長などによる特性イン
ピーダンスを小さくし、高速製品への対応を実現するこ
とができる半導体装置の製造方法、およびこれに用いら
れるキャリアを提供するものである。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明による第１の半導体装置
の製造方法は、ウェハから切断されて個別に分離された
チップを、このチップを封止した際のパッケージと端子
の配置および信号割付けにおいて互換性を持つキャリア
に搭載し、このチップが搭載されたキャリアを、パッケ
ージの電気的特性試験を行うソケットに搭載してチップ
の電気的特性試験を行い、この電気的特性試験の結果、
良品のチップをチップ製品として出荷する、各工程を有
するものである。

【００１４】また、本発明による第２の半導体装置の製
造方法は、ウェハから切断されて個別に分離されたチッ
プを、このチップを封止した際のパッケージと端子の配
置および信号割付けにおいて互換性を持つキャリアに搭
載し、このチップが搭載されたキャリアを、パッケージ
の電気的特性試験を行うソケットに搭載してチップの電
気的特性試験を行い、この電気的特性試験の結果、良品
のチップをパッケージ構造、またはモジュール構造に組
み立ててパッケージ製品、またはモジュール製品として
出荷する、各工程を有するものである。

【００１５】さらに、本発明による半導体装置の製造方
法は、前記第１または第２の半導体装置の製造方法にお
いて、電気的特性試験を、バーンイン試験、または／お
よび選別試験に適用するようにしたものである。

【００１６】また、本発明によるキャリアは、ウェハか
ら切断されて個別に分離されたチップを搭載し、このチ
ップを封止した際のパッケージの電気的特性試験を行う
ソケットに搭載され、チップの各電極に接触する各接触
部と、この各接触部に電気的に接続され、パッケージと
配置および信号割付けにおいて互換性を持つ各端子とを
有するものである。

【００１７】さらに、本発明によるキャリアは、前記キ
ャリアにおいて、各接触部および各端子はテープ状の回
路基板上に形成され、各接触部と各端子との間は回路基
板上の各配線で接続され、チップの各電極から各接触
部、各配線を通じて各端子まで直接的に接続されている
ものである。

【００１８】よって、前記半導体装置の製造方法および
キャリアによれば、チップのバーンイン試験や選別試験
において、パッケージと端子の配置および信号割付けに
おいて互換性を持つキャリアを用いることにより、既存
のバーンインボードなどの試験治具や、試験装置をその
まま流用することができるので、電気的特性試験のコス
トダウンを実現することができる。さらに、試験のコス
トを低減できるので、チップ製品や、パッケージ製品、
モジュール製品などの半導体装置のコストダウンを実現
することができる。

【００１９】さらに、チップの選別試験において、チッ
プの各電極から各接触部を通じて各端子まで直接的に接
続するキャリアを用いることにより、接触抵抗を低減
し、信号経路長を最小限に抑えることによって特性イン
ピーダンスを小さくできるので、高速製品への対応を実
現することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態の半導体装置の製造方法を示すフロー図、図２は本実
施の形態において、電気的特性試験を行う場合の試験治
具を示す構成図、図３および図４はキャリアとパッケー
ジの外形比較を示す平面図および側面図、図５および図
６はキャリアとパッケージの端子配置および信号割付け
比較を示す平面図である。

【００２１】まず、図１により、本実施の形態の半導体
装置の製造方法の一例の製造フローを説明する。本実施
の形態の半導体装置の製造方法は、たとえばメモリ製品
やマイコン・ロジック製品の製造において、チップ製品
やパッケージ・モジュール製品として出荷する場合に適
用され、以下の工程により実行される。

【００２２】（１）チップの用意工程（ステップＳ１，
Ｓ２）において、所望の集積回路が形成されたウェハを
チップ毎に切断して個別に分離されたチップを用意す
る。ここでは、ウェハから切断されて個別に分離された
チップとして、メモリのチップ、マイコン・ロジックの
チップが用意される。なお、ウェハは、前工程におい
て、酸化・拡散・不純物導入、配線パターン形成、絶縁
層形成、配線層形成などのウエハ処理工程が繰り返され
て所望の集積回路が形成された後、チップ毎に切断して
個別に分離される。

【００２３】（２）チップのキャリア詰め工程（ステッ
プＳ３）において、ウェハから切断されて個別に分離さ
れたチップを、このチップを封止した際のパッケージと
端子の配置および信号割付けにおいて互換性を持つキャ
リアに搭載する。

【００２４】（３）キャリアのバーンインボード詰め工
程（ステップＳ４）において、チップが搭載されたキャ
リアを、パッケージの電気的特性試験を行うバーンイン
ボード上のソケットに搭載する。

【００２５】（４）バーンイン試験工程（ステップＳ
５）において、キャリアをバーンインボード上のソケッ
トに搭載した状態で、このキャリアに搭載されたチップ
のバーンイン試験を行う。このバーンイン試験では、た
とえば定格を越える温度および電圧ストレスを印加し
て、将来不良に到る可能性のあるチップがスクリーニン
グされる。

【００２６】（５）キャリアのバーンインボード抜き工
程（ステップＳ６）において、バーンインボード上のソ
ケットから、チップが搭載されたキャリアを取り外す。

【００２７】（６）選別試験工程（ステップＳ７）にお
いて、チップがキャリアに搭載された状態で、このキャ
リアに搭載されたチップの選別試験を試験装置で行う。
この選別試験において、たとえばメモリに対しては、ラ
イトおよびリード動作により所定のテストパターンを用
いてメモリ機能を試験し、所定の機能通りに動作するか
否かを確認する機能テストや、入出力パッド間のオープ
ン／ショート検査、リーク電流検査、電源電流の測定な
どのＤＣテスト、メモリ制御のＡＣタイミングを試験す
るＡＣテストなどが行われる。また、マイコン・ロジッ
クに対しては、所定のテストパターンを用いてロジック
機能を試験し、所定の機能通りに動作するか否かを確認
する機能テストや、入出力パッド間のオープン／ショー
ト検査、リーク電流検査、電源電流の測定などのＤＣテ
スト、ロジック制御のＡＣタイミングを試験するＡＣテ
ストなどが行われる。

【００２８】（７）チップのキャリア抜き工程（ステッ
プＳ８）において、キャリアからチップを取り外す。

【００２９】（８）チップの出荷工程（ステップＳ９）
において、バーンイン試験、選別試験による電気的特性
試験の結果、良品のチップをチップ製品として出荷す
る。ここでは、メモリのチップ製品、マイコン・ロジッ
クのチップ製品が出荷される。

【００３０】（９）パッケージ、モジュールの組立て工
程（ステップＳ１０）において、良品のチップをパッケ
ージ構造、またはモジュール構造に組み立てる。このパ
ッケージ、モジュールの組立てにおいては、たとえばメ
モリのチップ、マイコン・ロジックのチップを１個だけ
内蔵して組み立てたり、または２個などの複数個を内蔵
して組み立てたり、あるいはメモリのチップとマイコン
・ロジックのチップを混載して組み立てることができ
る。たとえば、ＭＣＰ、ＭＣＭなどがある。

【００３１】この組立て工程においては、一例として、
メモリのチップ、マイコン・ロジックのチップを基板上
に搭載するダイボンディング、このチップの電極と基板
上のパッドとをワイヤにより接続するワイヤボンディン
グ、チップおよびワイヤの部分を保護するためにレジン
によりモールドするレジンモールド、外部リードを成形
・表面処理するリード成形などを行うことにより、パッ
ケージ構造、モジュール構造の組立て工程が終了する。
なお、組立て工程においては、チップのボール状の電極
と基板上のパッドとを接続するフリップチップボンディ
ングなどを用いることも可能である。

【００３２】（１０）パッケージ、モジュールの出荷工
程（ステップＳ１１）において、パッケージ構造、また
はモジュール構造に組み立てられたパッケージ製品、ま
たはモジュール製品を出荷する。このように、チップ製
品として出荷する以外に、パッケージ製品、またはモジ
ュール製品として出荷することも可能である。

【００３３】次に、図２により、本実施の形態の半導体
装置の製造方法において、電気的特性試験を行う場合の
試験治具の一例の構成を説明する。（ａ）はキャリアの
蓋開時、（ｂ）はキャリアの蓋閉時、（ｃ）はソケット
をそれぞれ示す。ここでは、ＴＳＯＰのパッケージの既
存の試験治具を用いる場合を例に示すが、チップの種類
や構造などに応じて他のパッケージの試験治具を用いる
ことが可能であることはいうまでもない。

【００３４】バーンイン試験時には、チップ１を搭載す
るキャリア２と、このチップ１が搭載されたキャリア２
を搭載するバーンインボード（図示せず）上のソケット
３などの試験治具が用いられる。ここでは、チップ１と
して、長辺方向に沿ってほぼ中央部に一列に電極が配置
された、いわゆるセンターパッド構造を例に説明する
が、これに限られるものではなく、いわゆる周辺パッド
構造などにも適用可能である。

【００３５】キャリア２は、チップ１が挿入されるベー
ス４と、このベース４に開閉可能な蓋５などから構成さ
れている。ベース４には、チップ１が収納される貫通孔
６が形成され、この貫通孔６の内周側面下部にチップ位
置決めガイド７が設けられている。ベース４の裏面に
は、多層配線層構造のテープ回路基板８と、このテープ
回路基板８を補強する補強板９が設けられている。テー
プ回路基板８は、チップ１の各電極に接触する各接触部
１０と、この各接触部１０に電気的に接続され、ＴＳＯ
Ｐのパッケージと配置および信号割付けにおいて互換性
を持つ各端子１１を有している。テープ回路基板８の各
端子１１は、ベース４の側面から突出し、テープ回路基
板８の表面および裏面において露出されて配置されてい
る。蓋５には、内側にプッシャー１２が設けられ、蓋５
の閉状態においてチップ１をテープ回路基板８に押圧す
ることが可能となっている。また、蓋５の閉状態におい
ては、蓋５に設けられたラッチ１３がベース４の嵌合部
１４に嵌合する構造となっている。

【００３６】ソケット３は、チップ１を封止した際のＴ
ＳＯＰのパッケージのバーンイン試験を行うバーンイン
ボード上のソケットと同じ構造であり、チップ１をパッ
ケージ構造に組み立てた後に行っていた既存のバーンイ
ン試験の試験治具や試験装置をそのまま用いることが可
能となっている。ソケット３には、チップ１が搭載され
たキャリア２が挿入される凹部１５が形成され、この凹
部１５の内周底面周辺部にキャリア２のテープ回路基板
８の各端子１１に接触する各ピン１６が設けられ、この
各ピン１６が、図示しないバーンインボード上の各配線
に接続されている。

【００３７】バーンイン試験時には、チップ１を、この
チップ１の電極が下になるようにしてベース４の貫通孔
６のチップ位置決めガイド７に沿って挿入し、さらに蓋
５を閉じて蓋５のラッチ１３をベース４の嵌合部１４に
嵌合した後に、このチップ１が搭載されたキャリア２を
バーンインボード上のソケット３の凹部１５に挿入し、
この状態でキャリア２に搭載されたチップ１のバーンイ
ン試験が行われる。

【００３８】また、選別試験時にも、バーンイン試験時
のキャリア２が用いられ、チップ１がキャリア２に搭載
された状態で、このキャリア２に搭載されたチップ１の
選別試験が試験装置により行われる。これにより、チッ
プ１の電極からキャリア２のテープ回路基板８の接触部
１０を通じて端子１１まで直接的に接続し、チップ１か
ら試験装置までの接触抵抗を低減し、信号経路長を最小
限に抑えることができる。

【００３９】次に、図３および図４により、キャリアと
パッケージの外形比較の一例を説明する。図３はキャリ
ア、図４はパッケージをそれぞれ示し、それぞれ（ａ）
が平面図、（ｂ）が側面図を表している。

【００４０】前述したキャリア２と、チップ１をパッケ
ージ構造に組み立てた場合のＴＳＯＰのパッケージ２１
とは、平面的な外形形状がほぼ同じ寸法になっており、
すなわち長辺方向の寸法Ａ１とＢ１、短辺方向の寸法Ａ
２とＢ２、キャリア２の端子１１とパッケージ２１のリ
ード（アウターリード）２２の部分の寸法Ａ３とＢ３、
寸法Ａ４とＢ４がほぼ同じになるように形成されてい
る。特に、キャリア２の端子１１とパッケージ２１のリ
ード２２は、同じ間隔（寸法Ａ５とＢ５）、同じ位置
（寸法Ａ６とＢ６）に配置され、キャリア２の端子１１
とパッケージ２１のリード２２は互換性を持った位置関
係となっている。また、側面的な外形形状においては、
キャリア２の端子１１とパッケージ２１のリード２２の
厚さは同じ寸法（Ａ７とＢ７）で形成されている。

【００４１】次に、図５および図６により、キャリアと
パッケージの端子配置および信号割付け比較の一例を説
明する。図５はキャリアのテープ回路基板、図６はパッ
ケージのリードフレームをそれぞれ示し、それぞれ
（ａ）が表面から見た平面図を表し、また図５（ｂ）が
裏面を表面から見た平面図を表している。

【００４２】前述したキャリア２のテープ回路基板８
は、２層配線層構造からなり、第１層配線層（図５
（ａ））３１と第２層配線層（図５（ｂ））３２は絶縁
層（図示せず）を挟んで積層され、第１層配線層３１の
表面、第２層配線層３２の裏面は接触部１０や端子１１
などの接続部分を除いて、図示しない保護膜で覆われて
いる。第１層配線層３１には、チップ１の各電極に接触
する各接触部１０と、この各接触部１０に各配線３３を
介して電気的に接続された各端子１１ａなどが形成され
ている。第２層配線層３２には、第１層配線層３１の各
端子１１ａと同じ位置に設けられた各端子１１ｂと、第
１層配線層３１とスルーホール３４を介して電気的に接
続された電源や接地電位の配線３５などが形成されてい
る。この第１層配線層３１の端子１１ａはバーンイン試
験時にソケット３のピン１６に接触し、また第２層配線
層３２の端子１１ｂは選別試験時に試験装置のプローブ
がキャリア２の裏面から接触するように設けられてい
る。

【００４３】また、テープ回路基板８には、キャリア２
のベース４、補強板９との位置決め用の２種類の貫通孔
３６，３７が形成され、一方の４個の貫通孔３６はベー
ス４との位置決めのために用いられ、他方の２個の貫通
孔３７はベース４、補強板９との位置決めのために用い
られ、さらに２個の貫通孔３７には補強板９を固定する
ためのねじ部材が貫通され、ねじ部材によりテープ回路
基板８と補強板９がベース４に位置決めされて固定され
るようになっている。

【００４４】パッケージ２１のリードフレーム４１は、
チップ１の各電極４２に各ワイヤ４３を介して接続され
る各インナーリード４４と、この各インナーリード４４
に電気的に接続された各アウターリード４５が形成され
ている。この例では、チップ１がリードフレーム４１の
裏面側に配置され、チップ１の電極４２とリードフレー
ム４１のインナーリード４４とがワイヤ４３を介して電
気的に接続される。このワイヤボンディング後に、レジ
ンモールド、リード成形などが行われてパッケージ構造
となる。

【００４５】以上のように構成されるキャリア２とパッ
ケージ２１の端子配置および信号割付けを比較した場合
に、キャリア２のテープ回路基板８に設けられた第１層
配線層３１の端子１１ａ、第２層配線層３２の端子１１
ｂは、パッケージ２１のリードフレーム４１のアウター
リード４５と配置および信号割付けが同じになってい
る。すなわち、テープ回路基板８の端子１０（１１ａ，
１１ｂ）に付した番号と、リードフレーム４１のアウタ
ーリード４５に付した番号が同じ信号に対応する。たと
えば、メモリであれば、アドレス、データ、制御信号な
どの各信号が同じ位置の端子に割り付けられており、ま
たマイコン・ロジックであれば、入出力信号などの各信
号が同じ位置の端子に割り付けられている。

【００４６】従って、本実施の形態によれば、チップ１
のバーンイン試験や選別試験において、パッケージ２１
のアウターリード４５と端子１１の配置および信号割付
けにおいて互換性を持つキャリア２を用いることによ
り、既存のバーンインボードなどの試験治具や、試験装
置をそのまま流用できる。よって、電気的特性試験のコ
ストを低減できるので、チップ製品や、パッケージ製
品、モジュール製品のコストダウンを実現することがで
きる。

【００４７】さらに、チップ１の選別試験において、チ
ップ１の各電極から各接触部１０を通じて各端子１１ま
で直接的に接続するキャリア２を用いることにより、接
触抵抗を低減し、信号経路長を最小限に抑えることによ
って特性インピーダンスを小さくできるので、高速製品
への対応を実現することができる。

【００４８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４９】たとえば、前記実施の形態においては、Ｔ
ＳＯＰのパッケージの既存の試験治具を用いる場合を例
に説明したが、チップの種類や構造に応じて、チップを
封止した際のＴＱＦＰなどの他のパッケージの試験治具
を用いる場合についても適用可能である。

【００５０】さらに、パッケージ、モジュールについて
は、ＭＣＰ、ＭＣＭに限らず、ＫＧＤ応用製品に効果的
であり、さらにチップのバーンイン試験を必要とする半
導体製品全般に広く適用することができる。

【００５１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５２】（１）チップの電気的特性試験において、
バーンイン試験や選別試験時に、パッケージと端子の配
置および信号割付けにおいて互換性を持つキャリアを用
いることで、既存のバーンインボードなどの試験治具
や、試験装置をそのまま流用することができるので、電
気的特性試験のコストダウンを実現することが可能とな
る。

【００５３】（２）前記（１）により、電気的特性試験
のコストを低減することができるので、チップ製品や、
パッケージ製品、モジュール製品などの半導体装置のコ
ストダウンを実現することが可能となる。

【００５４】（３）チップの電気的特性試験において、
選別試験時に、チップの各電極から各接触部を通じて各
端子まで直接的に接続するキャリアを用いることで、接
触抵抗を低減し、信号経路長を最小限に抑えることによ
って特性インピーダンスを小さくすることができるの
で、高速製品の半導体装置への対応を実現することが可
能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体装置の製造方法
を示すフロー図である。

【図２】（ａ），（ｂ），（ｃ）は本発明の一実施の形
態において、電気的特性試験を行う場合の試験治具を示
す構成図である。

【図３】（ａ），（ｂ）は本発明の一実施の形態におけ
るキャリアとパッケージの外形比較において、キャリア
を示す平面図および側面図である。

【図４】（ａ），（ｂ）は本発明の一実施の形態におけ
るキャリアとパッケージの外形比較において、パッケー
ジを示す平面図および側面図である。

【図５】（ａ），（ｂ）は本発明の一実施の形態におけ
るキャリアとパッケージの端子配置および信号割付け比
較において、キャリアのテープ回路基板を示す平面図で
ある。

【図６】本発明の一実施の形態におけるキャリアとパッ
ケージの端子配置および信号割付け比較において、パッ
ケージのリードフレームを示す平面図である。

【符号の説明】

１ チップ ２ キャリア ３ ソケット ４ ベース ５ 蓋 ６ 貫通孔 ７ チップ位置決めガイド ８ テープ回路基板 ９ 補強板 １０ 接触部 １１，１１ａ，１１ｂ 端子 １２ プッシャー １３ ラッチ １４ 嵌合部 １５ 凹部 １６ ピン ２１ パッケージ ２２ リード ３１ 第１層配線層 ３２ 第２層配線層 ３３ 配線 ３４ スルーホール ３５ 配線 ３６，３７ 貫通孔 ４１ リードフレーム ４２ 電極 ４３ ワイヤ ４４ インナーリード ４５ アウターリード

フロントページの続き (72)発明者 長谷部 昭男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 槙平 尚宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G003 AA07 AG01 AG12 2G011 AA14 AA15 AA16 AC14 AE22 AF02 AF04 2G032 AA00 AB02 AF01 AJ05 AJ07 AL00

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ウェハから切断されて個別に分離された
   チップを、このチップを封止した際のパッケージと端子
   の配置および信号割付けにおいて互換性を持つキャリア
   に搭載する工程と、 前記チップが搭載されたキャリアを、前記パッケージの
   電気的特性試験を行うソケットに搭載して前記チップの
   電気的特性試験を行う工程と、 前記電気的特性試験の結果、良品のチップをチップ製品
   として出荷する工程と、を有することを特徴とする半導
   体装置の製造方法。
2. 【請求項２】 ウェハから切断されて個別に分離された
   チップを、このチップを封止した際のパッケージと端子
   の配置および信号割付けにおいて互換性を持つキャリア
   に搭載する工程と、 前記チップが搭載されたキャリアを、前記パッケージの
   電気的特性試験を行うソケットに搭載して前記チップの
   電気的特性試験を行う工程と、 前記電気的特性試験の結果、良品のチップをパッケージ
   構造、またはモジュール構造に組み立ててパッケージ製
   品、またはモジュール製品として出荷する工程と、を有
   することを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項１または２記載の半導体装置の製
   造方法において、 前記電気的特性試験は、バーンイン試験、または／およ
   び選別試験であることを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 ウェハから切断されて個別に分離された
   チップを搭載し、このチップを封止した際のパッケージ
   の電気的特性試験を行うソケットに搭載され、 前記チップの各電極に接触する各接触部と、この各接触
   部に電気的に接続され、前記パッケージと配置および信
   号割付けにおいて互換性を持つ各端子と、を有すること
   を特徴とするキャリア。
5. 【請求項５】 請求項４記載のキャリアにおいて、 前記各接触部および前記各端子はテープ状の回路基板上
   に形成され、前記各接触部と前記各端子との間は前記回
   路基板上の各配線で接続され、 前記チップの各電極から前記各接触部、前記各配線を通
   じて前記各端子まで直接的に接続されていることを特徴
   とするキャリア。