JP2002189059A - スキャン用フリップフロップ - Google Patents
スキャン用フリップフロップInfo
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
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- G01—MEASURING; TESTING
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 試験用の回路を追加することによる遅延時間
の増加を抑えて、より高速に動作するスキャン用フリッ
プフロップを提供する。 【解決手段】 半導体集積回路装置の試験で用いられ
る、入力信号を一時的に保持するマスタラッチ部及びス
レーブラッチ部を有するマスタスレーブ型のスキャン用
フリップフロップであって、マスタラッチ部の出力信号
を受け取り、試験時に試験用のクロックであるスキャン
クロックに同期して出力する第１のスキャン制御部と、
第１のスキャン制御部の出力信号を受け取り、通常の動
作時に所定のクロックに同期してスレーブラッチ部に出
力するクロック制御部と、第１のスキャン制御部の出力
に入力が接続され、試験時に該試験用の入力信号である
スキャンイン信号に対応するスキャンアウト信号を前記
スキャンクロックに同期して出力する第２のスキャン制
御部とを有する構成とする。
の増加を抑えて、より高速に動作するスキャン用フリッ
プフロップを提供する。 【解決手段】 半導体集積回路装置の試験で用いられ
る、入力信号を一時的に保持するマスタラッチ部及びス
レーブラッチ部を有するマスタスレーブ型のスキャン用
フリップフロップであって、マスタラッチ部の出力信号
を受け取り、試験時に試験用のクロックであるスキャン
クロックに同期して出力する第１のスキャン制御部と、
第１のスキャン制御部の出力信号を受け取り、通常の動
作時に所定のクロックに同期してスレーブラッチ部に出
力するクロック制御部と、第１のスキャン制御部の出力
に入力が接続され、試験時に該試験用の入力信号である
スキャンイン信号に対応するスキャンアウト信号を前記
スキャンクロックに同期して出力する第２のスキャン制
御部とを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の試験で用いられるフリップフロップであるスキャン用
フリップフロップに関する。
の試験で用いられるフリップフロップであるスキャン用
フリップフロップに関する。
【０００２】
【従来の技術】近年の半導体集積回路装置（以下、ＬＳ
Ｉと称す）は、大規模化、高密度化に伴って、何らかの
試験容易化設計を施さないチップの試験や故障診断が不
可能になってきている。試験容易化の手法としては、例
えば、回路内の各フリップフロップを鎖状に連結してシ
フトレジスタとしても動作するように設計しておき、試
験時にこのシフト機能を利用して外部から各フリップフ
ロップの値を任意に制御・観測できようにするスキャン
パス法が知られている。
Ｉと称す）は、大規模化、高密度化に伴って、何らかの
試験容易化設計を施さないチップの試験や故障診断が不
可能になってきている。試験容易化の手法としては、例
えば、回路内の各フリップフロップを鎖状に連結してシ
フトレジスタとしても動作するように設計しておき、試
験時にこのシフト機能を利用して外部から各フリップフ
ロップの値を任意に制御・観測できようにするスキャン
パス法が知られている。
【０００３】スキャンパス法を用いてＬＳＩを試験する
ためには、ＬＳＩ内に試験用のフリップフロップである
複数のスキャン用フリップフロップを設け、それらの試
験用の入出力端子を直列に接続することで上述したシフ
トレジスタを形成する。
ためには、ＬＳＩ内に試験用のフリップフロップである
複数のスキャン用フリップフロップを設け、それらの試
験用の入出力端子を直列に接続することで上述したシフ
トレジスタを形成する。
【０００４】スキャン用フリップフロップは、通常のフ
リップフロップとして動作する通常動作機能の他に、試
験用のパターン信号であるスキャンイン信号ＳＩＮをデ
ータ入力とし、試験用のクロックであるスキャンクロッ
クＳＣによりフリップフロップとして動作するスキャン
動作機能を備えた回路である。このようなスキャン用フ
リップフロップの従来の構成を図４に示す。
リップフロップとして動作する通常動作機能の他に、試
験用のパターン信号であるスキャンイン信号ＳＩＮをデ
ータ入力とし、試験用のクロックであるスキャンクロッ
クＳＣによりフリップフロップとして動作するスキャン
動作機能を備えた回路である。このようなスキャン用フ
リップフロップの従来の構成を図４に示す。
【０００５】図４は従来のスキャン用フリップフロップ
の構成を示す回路図である。なお、図４に示したスキャ
ン用フリップフロップは、マスタスレーブ形のＤフリッ
プフロップの回路構成を示している。
の構成を示す回路図である。なお、図４に示したスキャ
ン用フリップフロップは、マスタスレーブ形のＤフリッ
プフロップの回路構成を示している。
【０００６】図４に示すように、従来のスキャン用フリ
ップフロップは、データ信号Ｄ、あるいはスキャンイン
信号ＳＩＮを一時的に保持するマスタラッチ部１と、マ
スタラッチ部１の出力信号を通常動作用のクロックＣに
同期して一時的に保持するスレーブラッチ部２と、デー
タ信号ＤをクロックＣに同期してマスタラッチ部１に出
力する第１のクロック制御部３と、スキャンイン信号Ｓ
ＩＮを第１のスキャンクロックＳＣ１に同期してマスタ
ラッチ部１に出力する第１のスキャン制御部４と、マス
タラッチ部１の出力信号を受け取り、第２のスキャンク
ロックＳＣ２に同期して出力する第２のスキャン制御部
５と、第２のスキャン制御部５の出力信号を受け取り、
クロックＣに同期してスレーブラッチ部２に出力する第
２のクロック制御部６と、スキャン結果であるスキャン
アウト信号ＳＯＴを第２のスキャンクロックＳＣ２に同
期して出力する第３のスキャン制御部７とを有する構成
である。
ップフロップは、データ信号Ｄ、あるいはスキャンイン
信号ＳＩＮを一時的に保持するマスタラッチ部１と、マ
スタラッチ部１の出力信号を通常動作用のクロックＣに
同期して一時的に保持するスレーブラッチ部２と、デー
タ信号ＤをクロックＣに同期してマスタラッチ部１に出
力する第１のクロック制御部３と、スキャンイン信号Ｓ
ＩＮを第１のスキャンクロックＳＣ１に同期してマスタ
ラッチ部１に出力する第１のスキャン制御部４と、マス
タラッチ部１の出力信号を受け取り、第２のスキャンク
ロックＳＣ２に同期して出力する第２のスキャン制御部
５と、第２のスキャン制御部５の出力信号を受け取り、
クロックＣに同期してスレーブラッチ部２に出力する第
２のクロック制御部６と、スキャン結果であるスキャン
アウト信号ＳＯＴを第２のスキャンクロックＳＣ２に同
期して出力する第３のスキャン制御部７とを有する構成
である。
【０００７】スレーブラッチ部２から出力された信号は
バッファ（インバータＩＮＶ１）を介して端子Ｎ０１か
ら出力データＱとして出力され、第３のスキャン制御部
７から出力された信号はバッファ（インバータＩＮＶ
２）を介して端子Ｎ０２からスキャンアウト信号ＳＯＴ
として出力される。
バッファ（インバータＩＮＶ１）を介して端子Ｎ０１か
ら出力データＱとして出力され、第３のスキャン制御部
７から出力された信号はバッファ（インバータＩＮＶ
２）を介して端子Ｎ０２からスキャンアウト信号ＳＯＴ
として出力される。
【０００８】マスタラッチ部１、スレーブラッチ部２、
第１のクロック制御部３、及び第２のクロック制御部６
には、クロックＣを反転させるインバータＩＮＶ３の出
力端子Ｐ０１、及びインバータＩＮＶ３の出力クロック
を反転させるインバータＩＮＶ４の出力端子Ｐ０２が接
続されている。
第１のクロック制御部３、及び第２のクロック制御部６
には、クロックＣを反転させるインバータＩＮＶ３の出
力端子Ｐ０１、及びインバータＩＮＶ３の出力クロック
を反転させるインバータＩＮＶ４の出力端子Ｐ０２が接
続されている。
【０００９】また、マスタラッチ部１及び第１のスキャ
ン制御部４には、第１のスキャンクロックＳＣ１の入力
端子Ｈ０４及び第１のスキャンクロックＳＣ１を反転さ
せるインバータＩＮＶ５の出力端子Ｐ０３が接続され、
第２のスキャン制御部５及び第３のスキャン制御部７に
は、第２のスキャンクロックＳＣ２の入力端子Ｈ０５及
び第２のスキャンクロックＳＣ２を反転させるインバー
タＩＮＶ６の出力端子ＣＢ１が接続されている。
ン制御部４には、第１のスキャンクロックＳＣ１の入力
端子Ｈ０４及び第１のスキャンクロックＳＣ１を反転さ
せるインバータＩＮＶ５の出力端子Ｐ０３が接続され、
第２のスキャン制御部５及び第３のスキャン制御部７に
は、第２のスキャンクロックＳＣ２の入力端子Ｈ０５及
び第２のスキャンクロックＳＣ２を反転させるインバー
タＩＮＶ６の出力端子ＣＢ１が接続されている。
【００１０】マスタラッチ部１は、インバータＩＮＶ１
１と、インバータＩＮＶ１１の出力信号を反転させるイ
ンバータＩＮＶ１２と、インバータＩＮＶ１２の出力と
インバータＩＮＶ１１の入力間に直列に挿入されたトラ
ンスファーゲートＴＧ１１、ＴＧ１２とを有する構成で
あり、トランスファーゲートＴＧ１１にはインバータＩ
ＮＶ３の出力端子Ｐ０１及びインバータＩＮＶ４の出力
端子Ｐ０２が接続され、トランスファーゲートＴＧ１２
には端子Ｈ０４及びインバータＩＮＶ５の出力端子Ｐ０
３が接続されている。
１と、インバータＩＮＶ１１の出力信号を反転させるイ
ンバータＩＮＶ１２と、インバータＩＮＶ１２の出力と
インバータＩＮＶ１１の入力間に直列に挿入されたトラ
ンスファーゲートＴＧ１１、ＴＧ１２とを有する構成で
あり、トランスファーゲートＴＧ１１にはインバータＩ
ＮＶ３の出力端子Ｐ０１及びインバータＩＮＶ４の出力
端子Ｐ０２が接続され、トランスファーゲートＴＧ１２
には端子Ｈ０４及びインバータＩＮＶ５の出力端子Ｐ０
３が接続されている。
【００１１】スレーブラッチ部２は、インバータＩＮＶ
２１と、インバータＩＮＶ２１の出力信号を反転させる
インバータＩＮＶ２２と、インバータＩＮＶ２２の出力
とインバータＩＮＶ２１の入力間に挿入されたトランス
ファーゲートＴＧ２１とを有する構成であり、トランス
ファーゲートＴＧ２１にはインバータＩＮＶ３の出力端
子Ｐ０１及びインバータＩＮＶ４の出力端子Ｐ０２が接
続されている。
２１と、インバータＩＮＶ２１の出力信号を反転させる
インバータＩＮＶ２２と、インバータＩＮＶ２２の出力
とインバータＩＮＶ２１の入力間に挿入されたトランス
ファーゲートＴＧ２１とを有する構成であり、トランス
ファーゲートＴＧ２１にはインバータＩＮＶ３の出力端
子Ｐ０１及びインバータＩＮＶ４の出力端子Ｐ０２が接
続されている。
【００１２】第１のクロック制御部３は、データ信号Ｄ
を反転するインバータＩＮＶ３１と、クロックＣに同期
してＯＮ／ＯＦＦするトランスファーゲートＴＧ３１と
を有する構成であり、トランスファーゲートＴＧ３１に
は、インバータＩＮＶ３の出力端子Ｐ０１及びインバー
タＩＮＶ４の出力端子Ｐ０２が接続されている。
を反転するインバータＩＮＶ３１と、クロックＣに同期
してＯＮ／ＯＦＦするトランスファーゲートＴＧ３１と
を有する構成であり、トランスファーゲートＴＧ３１に
は、インバータＩＮＶ３の出力端子Ｐ０１及びインバー
タＩＮＶ４の出力端子Ｐ０２が接続されている。
【００１３】第１のスキャン制御部４は、スキャンイン
信号ＳＩＮが入力され、第１のスキャンクロックＳＣ１
に同期してＯＮ／ＯＦＦするトランスファーゲートＴＧ
４１を有する構成であり、トランスファーゲートＴＧ４
１には、端子Ｈ０４及びインバータＩＮＶ５の出力端子
Ｐ０３が接続されている。
信号ＳＩＮが入力され、第１のスキャンクロックＳＣ１
に同期してＯＮ／ＯＦＦするトランスファーゲートＴＧ
４１を有する構成であり、トランスファーゲートＴＧ４
１には、端子Ｈ０４及びインバータＩＮＶ５の出力端子
Ｐ０３が接続されている。
【００１４】第２のスキャン制御部５は、マスタラッチ
部１の出力信号が入力され、第２のスキャンクロックＳ
Ｃ２に同期してＯＮ／ＯＦＦトランスファーゲートＴＧ
５１を有する構成であり、トランスファーゲートＴＧ５
１には、端子Ｈ０５及びインバータＩＮＶ６の出力端子
ＣＢ１が接続されている。
部１の出力信号が入力され、第２のスキャンクロックＳ
Ｃ２に同期してＯＮ／ＯＦＦトランスファーゲートＴＧ
５１を有する構成であり、トランスファーゲートＴＧ５
１には、端子Ｈ０５及びインバータＩＮＶ６の出力端子
ＣＢ１が接続されている。
【００１５】第２のクロック制御部６は、第２のスキャ
ン制御部５の出力信号が入力され、クロックＣに同期し
てＯＮ／ＯＦＦするトランスファーゲートＴＧ６１を有
する構成であり、トランスファーゲートＴＧ６１には、
インバータＩＮＶ３の出力端子Ｐ０１及びインバータＩ
ＮＶ４の出力端子Ｐ０２が接続されている。
ン制御部５の出力信号が入力され、クロックＣに同期し
てＯＮ／ＯＦＦするトランスファーゲートＴＧ６１を有
する構成であり、トランスファーゲートＴＧ６１には、
インバータＩＮＶ３の出力端子Ｐ０１及びインバータＩ
ＮＶ４の出力端子Ｐ０２が接続されている。
【００１６】第３のスキャン制御部７は、第２のクロッ
ク制御部６の出力信号が入力され、第２のスキャンクロ
ックＳＣ２に同期してＯＮ／ＯＦＦするトランスファー
ゲートＴＧ７１を有する構成であり、トランスファーゲ
ートＴＧ７１は、端子Ｈ０５及びインバータＩＮＶ６の
出力端子ＣＢ１が接続されている。
ク制御部６の出力信号が入力され、第２のスキャンクロ
ックＳＣ２に同期してＯＮ／ＯＦＦするトランスファー
ゲートＴＧ７１を有する構成であり、トランスファーゲ
ートＴＧ７１は、端子Ｈ０５及びインバータＩＮＶ６の
出力端子ＣＢ１が接続されている。
【００１７】なお、トランスファーゲートは、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのソース・ドレイ
ンが共通に接続された構成であり、ＰＭＯＳトランジス
タのゲート及びＮＭＯＳトランジスタのゲートに印加さ
れる制御信号に応じてＯＮ／ＯＦＦするスイッチとして
動作する。
トランジスタとＮＭＯＳトランジスタのソース・ドレイ
ンが共通に接続された構成であり、ＰＭＯＳトランジス
タのゲート及びＮＭＯＳトランジスタのゲートに印加さ
れる制御信号に応じてＯＮ／ＯＦＦするスイッチとして
動作する。
【００１８】次に、図４に示したスキャン用フリップフ
ロップの動作について説明する。
ロップの動作について説明する。
【００１９】まず、図４に示したスキャン用フリップフ
ロップの通常動作時、第１のスキャンクロックＳＣ１は
Ｌレベルで維持され、第２のスキャンクロックＳＣ２は
Ｈレベルで維持されている。したがって、マスタラッチ
部１のトランスファーゲートＴＧ１２、及び第２のスキ
ャン制御部５のトランスファーゲートＴＧ５１はそれぞ
れＯＮ状態で維持され、第１のスキャン制御部４のトラ
ンスファーゲートＴＧ４１、及び第３のスキャン制御部
７のトランスファーゲートＴＧ７１はそれぞれＯＦＦ状
態で維持されている。
ロップの通常動作時、第１のスキャンクロックＳＣ１は
Ｌレベルで維持され、第２のスキャンクロックＳＣ２は
Ｈレベルで維持されている。したがって、マスタラッチ
部１のトランスファーゲートＴＧ１２、及び第２のスキ
ャン制御部５のトランスファーゲートＴＧ５１はそれぞ
れＯＮ状態で維持され、第１のスキャン制御部４のトラ
ンスファーゲートＴＧ４１、及び第３のスキャン制御部
７のトランスファーゲートＴＧ７１はそれぞれＯＦＦ状
態で維持されている。
【００２０】このような状態で、端子Ｈ０１からデータ
信号ＤとしてＨレベルまたはＬレベルが入力され、クロ
ックＣが立ち下がると、第１のクロック制御部１０３の
トランスファーゲートＴＧ３１がＯＮし、データ信号Ｄ
がマスタラッチ部１０１に入力される。
信号ＤとしてＨレベルまたはＬレベルが入力され、クロ
ックＣが立ち下がると、第１のクロック制御部１０３の
トランスファーゲートＴＧ３１がＯＮし、データ信号Ｄ
がマスタラッチ部１０１に入力される。
【００２１】マスタラッチ部１は、第１のクロック制御
部３から受け取った信号をインバータＩＮＶ１１で反転
し、第２のスキャン制御部５に出力する。上述したよう
に、第２のスキャン制御部５のトランスファーゲートＴ
Ｇ５１はＯＮ状態で維持されているため、マスタラッチ
部１の出力信号はそのまま第２のクロック制御部６に入
力される。第２のクロック制御部６は、クロックＣの立
ち下がり時（Ｌレベル）にはトランスファーゲートＴＧ
６１がＯＦＦであるため、何も出力しない。
部３から受け取った信号をインバータＩＮＶ１１で反転
し、第２のスキャン制御部５に出力する。上述したよう
に、第２のスキャン制御部５のトランスファーゲートＴ
Ｇ５１はＯＮ状態で維持されているため、マスタラッチ
部１の出力信号はそのまま第２のクロック制御部６に入
力される。第２のクロック制御部６は、クロックＣの立
ち下がり時（Ｌレベル）にはトランスファーゲートＴＧ
６１がＯＦＦであるため、何も出力しない。
【００２２】次に、クロックＣが立ち上がると、第１の
クロック制御部３は、トランスファーゲートＴＧ３１が
ＯＦＦするため、マスタラッチ部１に対するデータの出
力を停止する。
クロック制御部３は、トランスファーゲートＴＧ３１が
ＯＦＦするため、マスタラッチ部１に対するデータの出
力を停止する。
【００２３】マスタラッチ部１では、クロックＣの立ち
上がりに同期してトランスファーゲートＴＧ１１がＯＮ
し、インバータＩＮＶ１２の出力信号がトランスファー
ゲートＴＧ１１、ＴＧ１２を介してインバータＩＮＶ１
１の入力に帰還されため、出力信号をクロックＣがＬレ
ベルの時の値（ＨレベルまたはＬレベル）で維持する。
上がりに同期してトランスファーゲートＴＧ１１がＯＮ
し、インバータＩＮＶ１２の出力信号がトランスファー
ゲートＴＧ１１、ＴＧ１２を介してインバータＩＮＶ１
１の入力に帰還されため、出力信号をクロックＣがＬレ
ベルの時の値（ＨレベルまたはＬレベル）で維持する。
【００２４】第２のクロック制御部６は、クロックＣが
立ち上がるとトランスファーゲートＴＧ６１がＯＮする
ため、第２のスキャン制御部５から受け取った信号をス
レーブラッチ部２に出力する。
立ち上がるとトランスファーゲートＴＧ６１がＯＮする
ため、第２のスキャン制御部５から受け取った信号をス
レーブラッチ部２に出力する。
【００２５】スレーブラッチ部２は、第２のクロック制
御部６から受け取った信号をインバータＩＮＶ２１で反
転して出力する。端子Ｎ０１からはインバータＩＮＶ１
でさらに反転された信号が出力される。
御部６から受け取った信号をインバータＩＮＶ２１で反
転して出力する。端子Ｎ０１からはインバータＩＮＶ１
でさらに反転された信号が出力される。
【００２６】続いて、クロックＣが再び立ち下がると、
第２のクロック制御部１０６は、トランスファーゲート
ＴＧ６１が再びＯＦＦするため、スレーブラッチ部１０
２に対するデータの出力を停止する。
第２のクロック制御部１０６は、トランスファーゲート
ＴＧ６１が再びＯＦＦするため、スレーブラッチ部１０
２に対するデータの出力を停止する。
【００２７】スレーブラッチ部１０２では、トランスフ
ァーゲートＴＧ２１がＯＮしてインバータＩＮＶ２１の
出力信号がインバータＩＮＶ２１の入力に帰還された
め、出力信号をクロックＣがＨレベルの時の値（Ｈレベ
ルまたはＬレベル）で維持する。
ァーゲートＴＧ２１がＯＮしてインバータＩＮＶ２１の
出力信号がインバータＩＮＶ２１の入力に帰還された
め、出力信号をクロックＣがＨレベルの時の値（Ｈレベ
ルまたはＬレベル）で維持する。
【００２８】一方、図４に示したスキャン用フリップフ
ロップのスキャン動作時、クロックＣはＨレベルで維持
されるため、マスタラッチ部１のトランスファーゲート
ＴＧ１１及び第２のクロック制御部６のトランスファー
ゲートＴＧ６１はそれぞれＯＮ状態で維持され、第１の
クロック制御部３のトランスファーゲートＴＧ３１及び
スレーブラッチ部２のトランスファーゲートＴＧ２１は
それぞれＯＦＦ状態で維持される。
ロップのスキャン動作時、クロックＣはＨレベルで維持
されるため、マスタラッチ部１のトランスファーゲート
ＴＧ１１及び第２のクロック制御部６のトランスファー
ゲートＴＧ６１はそれぞれＯＮ状態で維持され、第１の
クロック制御部３のトランスファーゲートＴＧ３１及び
スレーブラッチ部２のトランスファーゲートＴＧ２１は
それぞれＯＦＦ状態で維持される。
【００２９】このような状態で、端子Ｈ０３からスキャ
ンイン信号ＳＩＮとしてＨレベルまたはＬレベルが入力
され、第１のスキャンクロックＳＣ１が立ち上がると、
第１のスキャン制御部１０４は、トランスファーゲート
ＴＧ４１がＯＮするため、端子Ｈ０３から入力されたス
キャン信号ＳＩＮをマスタラッチ部１０１に出力する。
ンイン信号ＳＩＮとしてＨレベルまたはＬレベルが入力
され、第１のスキャンクロックＳＣ１が立ち上がると、
第１のスキャン制御部１０４は、トランスファーゲート
ＴＧ４１がＯＮするため、端子Ｈ０３から入力されたス
キャン信号ＳＩＮをマスタラッチ部１０１に出力する。
【００３０】マスタラッチ部１０１は、第１のスキャン
制御部１０４から受け取った信号をインバータＩＮＶ１
１で反転し、第２のスキャン制御部５に出力する。
制御部１０４から受け取った信号をインバータＩＮＶ１
１で反転し、第２のスキャン制御部５に出力する。
【００３１】第２のスキャン制御部５は、第２のスキャ
ンクロックＳＣ２がＬレベルであり、トランスファーゲ
ートＴＧ５１がＯＦＦしているため、何も出力しない。
ンクロックＳＣ２がＬレベルであり、トランスファーゲ
ートＴＧ５１がＯＦＦしているため、何も出力しない。
【００３２】次に、第１のスキャンクロックＳＣ１が立
ち下がると、第１のスキャン制御部４は、トランスファ
ーゲートＴＧ４１がＯＦＦするため、マスタラッチ部１
に対するデータの出力を停止する。
ち下がると、第１のスキャン制御部４は、トランスファ
ーゲートＴＧ４１がＯＦＦするため、マスタラッチ部１
に対するデータの出力を停止する。
【００３３】マスタラッチ部１では、第１のスキャンク
ロックＳＣ１が立ち下がるとトランスファーゲートＴＧ
１２がＯＮし、インバータＩＮＶ１２の出力信号がトラ
ンスファーゲートＴＧ１１、ＴＧ１２を介してインバー
タＩＮＶ１１の入力に帰還されため、出力信号を第１の
スキャンクロックＳＣ１がＨレベルの時の値（Ｈレベル
またはＬレベル）で維持する。
ロックＳＣ１が立ち下がるとトランスファーゲートＴＧ
１２がＯＮし、インバータＩＮＶ１２の出力信号がトラ
ンスファーゲートＴＧ１１、ＴＧ１２を介してインバー
タＩＮＶ１１の入力に帰還されため、出力信号を第１の
スキャンクロックＳＣ１がＨレベルの時の値（Ｈレベル
またはＬレベル）で維持する。
【００３４】続いて、第２のスキャンクロックＳＣ２が
立ち上がると、第２のスキャン制御部５は、トランスフ
ァーゲートＴＧ５１がＯＮするため、マスタラッチ部１
から受け取ったデータを第２のクロック制御部６に出力
する。
立ち上がると、第２のスキャン制御部５は、トランスフ
ァーゲートＴＧ５１がＯＮするため、マスタラッチ部１
から受け取ったデータを第２のクロック制御部６に出力
する。
【００３５】第２のクロック制御部６は、上述したよう
にトランスファーゲートＴＧ６１がＯＮ状態にあるた
め、第２のスキャン制御部５から受け取った信号をその
ままスレーブラッチ部２及び第３のスキャン制御部７に
出力する。
にトランスファーゲートＴＧ６１がＯＮ状態にあるた
め、第２のスキャン制御部５から受け取った信号をその
ままスレーブラッチ部２及び第３のスキャン制御部７に
出力する。
【００３６】スレーブラッチ回路２は、第２のクロック
制御部６から受け取ったデータをインバータＩＮＶ２１
で反転して出力する。
制御部６から受け取ったデータをインバータＩＮＶ２１
で反転して出力する。
【００３７】一方、第３のスキャン制御部７は、トラン
スファーゲートＴＧ７１がＯＦＦしているため、何も出
力しない。
スファーゲートＴＧ７１がＯＦＦしているため、何も出
力しない。
【００３８】そして、第２のスキャンクロックＳＣ２が
立ち下がると、第２のスキャン制御部５は、トランスフ
ァーゲートＴＧ５１がＯＦＦするため、第２のクロック
制御部５に対するデータ出力を停止する。
立ち下がると、第２のスキャン制御部５は、トランスフ
ァーゲートＴＧ５１がＯＦＦするため、第２のクロック
制御部５に対するデータ出力を停止する。
【００３９】また、第２のスキャンクロックＳＣ２が立
ち下がると、第３のスキャン制御部７のトランスファー
ゲートＴＧ７１がＯＮし、インバータＩＮＶ２２の出力
信号がトランスファーゲートＴＧ７１を介してインバー
タＩＮＶ２１の入力に帰還されため、第２のスキャン制
御部５は、出力信号を第２のスキャンクロックＳＣ２が
Ｈレベル時の値（ＨレベルまたはＬレベル）で維持す
る。
ち下がると、第３のスキャン制御部７のトランスファー
ゲートＴＧ７１がＯＮし、インバータＩＮＶ２２の出力
信号がトランスファーゲートＴＧ７１を介してインバー
タＩＮＶ２１の入力に帰還されため、第２のスキャン制
御部５は、出力信号を第２のスキャンクロックＳＣ２が
Ｈレベル時の値（ＨレベルまたはＬレベル）で維持す
る。
【００４０】以上の動作をまとめると、図５に示す真理
値表のようになる。
値表のようになる。
【００４１】なお、図５に示した「Ｘ」は不定状態を示
し、矢印はクロックの立ち上がりを示している。また、
「ＱＢ」は「Ｑ」の反転を示し、「ＳＩＮＢ」は「ＳＩ
Ｎ」の反転を示している。さらに、「ＮＯＲＭＡＬ」は
通常動作時を示し、「ＳＣＡＮ ＳＨＩＦＴ」はスキャ
ン動作時を示している。
し、矢印はクロックの立ち上がりを示している。また、
「ＱＢ」は「Ｑ」の反転を示し、「ＳＩＮＢ」は「ＳＩ
Ｎ」の反転を示している。さらに、「ＮＯＲＭＡＬ」は
通常動作時を示し、「ＳＣＡＮ ＳＨＩＦＴ」はスキャ
ン動作時を示している。
【００４２】ところで、上述したように、図４に示した
スキャン用フリップフロップは、マスタスレーブ形のＤ
フリップフロップであるが、マスタスレーブ形のフリッ
プフロップとしては、図６に示すようなＪ−Ｋフリップ
フロップ、あるいは図７に示すようなＴフリップフロッ
プも知られている。
スキャン用フリップフロップは、マスタスレーブ形のＤ
フリップフロップであるが、マスタスレーブ形のフリッ
プフロップとしては、図６に示すようなＪ−Ｋフリップ
フロップ、あるいは図７に示すようなＴフリップフロッ
プも知られている。
【００４３】図６は従来のスキャン用フリップフロップ
の他の構成を示す図であり、Ｊ−Ｋフリップフロップの
構成を示す回路図である。また、図７は従来のスキャン
用フリップフロップの他の構成を示す図であり、Ｔフリ
ップフロップの構成を示す回路図である。
の他の構成を示す図であり、Ｊ−Ｋフリップフロップの
構成を示す回路図である。また、図７は従来のスキャン
用フリップフロップの他の構成を示す図であり、Ｔフリ
ップフロップの構成を示す回路図である。
【００４４】図６に示すように、マスタースレーブ形の
Ｊ−Ｋフリップフロップは、データ信号Ｊ、Ｋ、あるい
はスキャンイン信号ＳＩＮＪ、ＳＩＮＫを一時的に保持
するマスタラッチ部１１と、マスタラッチ部１１の出力
信号を通常動作用のクロックＣに同期して一時的に保持
するスレーブラッチ部１２と、データ信号Ｊ、Ｋをクロ
ックＣに同期してマスタラッチ部１１に出力する第１の
クロック制御部１３と、スキャンイン信号ＳＩＮＪ、Ｓ
ＩＮＫを第１のスキャンクロックＳＣ１に同期してマス
タラッチ部１１に出力する第１のスキャン制御部１４
と、マスタラッチ部１１の出力信号を受け取り、クロッ
クＣに同期してスレーブラッチ部１２に出力する第２の
クロック制御部１６と、スキャン結果であるスキャンア
ウト信号ＳＯＴを第２のスキャンクロックＳＣ２に同期
して出力する第２のスキャン制御部１７と、テストモー
ド信号ＳＭＤにしたがってデータ信号Ｊ、Ｋあるいはス
キャンイン信号ＳＩＮＪ、ＳＩＮＫのいずれか一方をマ
スタラッチ部１１に出力するセレクタ回路１８とを有す
る構成である。
Ｊ−Ｋフリップフロップは、データ信号Ｊ、Ｋ、あるい
はスキャンイン信号ＳＩＮＪ、ＳＩＮＫを一時的に保持
するマスタラッチ部１１と、マスタラッチ部１１の出力
信号を通常動作用のクロックＣに同期して一時的に保持
するスレーブラッチ部１２と、データ信号Ｊ、Ｋをクロ
ックＣに同期してマスタラッチ部１１に出力する第１の
クロック制御部１３と、スキャンイン信号ＳＩＮＪ、Ｓ
ＩＮＫを第１のスキャンクロックＳＣ１に同期してマス
タラッチ部１１に出力する第１のスキャン制御部１４
と、マスタラッチ部１１の出力信号を受け取り、クロッ
クＣに同期してスレーブラッチ部１２に出力する第２の
クロック制御部１６と、スキャン結果であるスキャンア
ウト信号ＳＯＴを第２のスキャンクロックＳＣ２に同期
して出力する第２のスキャン制御部１７と、テストモー
ド信号ＳＭＤにしたがってデータ信号Ｊ、Ｋあるいはス
キャンイン信号ＳＩＮＪ、ＳＩＮＫのいずれか一方をマ
スタラッチ部１１に出力するセレクタ回路１８とを有す
る構成である。
【００４５】また、図７に示すように、マスタースレー
ブ形のＴフリップフロップは、データ信号Ｊ、あるいは
スキャンイン信号ＳＩＮを一時的に保持するマスタラッ
チ部２１と、マスタラッチ部２１の出力信号を一時的に
保持するスレーブラッチ部２２と、テストモード信号Ｓ
ＭＤにしたがってデータ信号Ｊあるいはスキャンイン信
号ＳＩＮのいずれか一方をマスタラッチ部２１に出力す
るセレクタ回路２８と、セレクタ回路２８の出力信号を
受け取り、マスタラッチ部２１に対するデータ信号Ｊあ
るいはスキャンイン信号ＳＩＮの出力を制御する第１の
クロック制御部２３と、マスタラッチ部２１の出力信号
を受け取り、スレーブラッチ部２２に対する出力を制御
する第２のクロック制御部２６と、スキャン結果である
スキャンアウト信号ＳＯＴをスキャンクロックＳＣ１に
同期して出力するスキャン制御部２７とを有する構成で
ある。
ブ形のＴフリップフロップは、データ信号Ｊ、あるいは
スキャンイン信号ＳＩＮを一時的に保持するマスタラッ
チ部２１と、マスタラッチ部２１の出力信号を一時的に
保持するスレーブラッチ部２２と、テストモード信号Ｓ
ＭＤにしたがってデータ信号Ｊあるいはスキャンイン信
号ＳＩＮのいずれか一方をマスタラッチ部２１に出力す
るセレクタ回路２８と、セレクタ回路２８の出力信号を
受け取り、マスタラッチ部２１に対するデータ信号Ｊあ
るいはスキャンイン信号ＳＩＮの出力を制御する第１の
クロック制御部２３と、マスタラッチ部２１の出力信号
を受け取り、スレーブラッチ部２２に対する出力を制御
する第２のクロック制御部２６と、スキャン結果である
スキャンアウト信号ＳＯＴをスキャンクロックＳＣ１に
同期して出力するスキャン制御部２７とを有する構成で
ある。
【００４６】図６に示したＪ−Ｋフリップフロップ、及
び図７に示したＴフリップフロップがそれぞれ有するマ
スタラッチ部及びスレーブラッチ部は、２つのＮＡＮＤ
ゲートから成るＲＳフリップフロップで構成される。ま
た、第１のクロック制御部、第１のスキャン制御部、第
２のクロック制御部、及び第２のスキャン制御部はＮＡ
ＮＤゲート及びインバータ等の論理ゲートで構成された
回路である。
び図７に示したＴフリップフロップがそれぞれ有するマ
スタラッチ部及びスレーブラッチ部は、２つのＮＡＮＤ
ゲートから成るＲＳフリップフロップで構成される。ま
た、第１のクロック制御部、第１のスキャン制御部、第
２のクロック制御部、及び第２のスキャン制御部はＮＡ
ＮＤゲート及びインバータ等の論理ゲートで構成された
回路である。
【００４７】このような構成において、図６に示したＪ
−Ｋフリップフロップ、及び図７に示したＴフリップフ
ロップは、テストモード信号ＳＭＤによってデータ信
号、あるいはスキャンイン信号のいずれか一方がセレク
タ回路によって選択され、通常動作時にはデータ信号が
マスタラッチ部に入力され、スキャン動作時にはスキャ
ンイン信号がマスタラッチ部に入力される。
−Ｋフリップフロップ、及び図７に示したＴフリップフ
ロップは、テストモード信号ＳＭＤによってデータ信
号、あるいはスキャンイン信号のいずれか一方がセレク
タ回路によって選択され、通常動作時にはデータ信号が
マスタラッチ部に入力され、スキャン動作時にはスキャ
ンイン信号がマスタラッチ部に入力される。
【００４８】図６に示すＪ−Ｋフリップフロップの場
合、データ信号Ｊ、ＫはクロックＣの立ち下がりに同期
してマスタラッチ部１１に取り込まれ、スキャンイン信
号ＳＩＮＪ、ＳＩＮＫは第１のスキャンクロックＳＣ１
の立ち上がりに同期してマスタラッチ部１１に取り込ま
れる。また、スキャンアウト信号ＳＯＴは、第２のスキ
ャンクロックＳＣ２の立ち上がりに同期して第２のスキ
ャン制御部１７から出力される。
合、データ信号Ｊ、ＫはクロックＣの立ち下がりに同期
してマスタラッチ部１１に取り込まれ、スキャンイン信
号ＳＩＮＪ、ＳＩＮＫは第１のスキャンクロックＳＣ１
の立ち上がりに同期してマスタラッチ部１１に取り込ま
れる。また、スキャンアウト信号ＳＯＴは、第２のスキ
ャンクロックＳＣ２の立ち上がりに同期して第２のスキ
ャン制御部１７から出力される。
【００４９】一方、図７に示すＴフリップフロップの場
合、セレクタ回路２８によって選択されたデータ信号
Ｊ、あるいはスキャンイン信号ＳＩＮがそのままマスタ
ラッチ部２１に取り込まれる。また、スキャンアウト信
号ＳＯＴは、スキャンクロックＳＣ１の立ち上がりに同
期してスキャン制御部２７から出力される。
合、セレクタ回路２８によって選択されたデータ信号
Ｊ、あるいはスキャンイン信号ＳＩＮがそのままマスタ
ラッチ部２１に取り込まれる。また、スキャンアウト信
号ＳＯＴは、スキャンクロックＳＣ１の立ち上がりに同
期してスキャン制御部２７から出力される。
【００５０】
【発明が解決しようとする課題】近年、コンピュータ等
のシステムは、その性能向上に伴って動作クロックの周
波数が益々高くなってきている。そのため、それらのシ
ステムで用いられるＬＳＩの回路要素であるゲートやフ
リップフロップ等の回路遅延時間も低減する必要があ
る。したがって、試験用の回路を追加することで遅延時
間が増加することは好ましくない。
のシステムは、その性能向上に伴って動作クロックの周
波数が益々高くなってきている。そのため、それらのシ
ステムで用いられるＬＳＩの回路要素であるゲートやフ
リップフロップ等の回路遅延時間も低減する必要があ
る。したがって、試験用の回路を追加することで遅延時
間が増加することは好ましくない。
【００５１】しかしながら、図４に示した従来のスキャ
ン用フリップフロップでは、通常の動作時の信号経路中
にある第２のクロック制御部のトランスファーゲートＴ
Ｇ６１の出力に、通常動作時で用いるスレーブラッチ部
のインバータＩＮＶ２１及びトランスファーゲートＴＧ
２１だけでなく、スキャン動作時に用いる第３のスキャ
ン制御部のトランスファーゲートＴＧ７１も負荷として
接続されているため、トランスファーゲートＴＧ６１の
負荷容量が増加し、遅延時間が増加してしまう問題があ
った。
ン用フリップフロップでは、通常の動作時の信号経路中
にある第２のクロック制御部のトランスファーゲートＴ
Ｇ６１の出力に、通常動作時で用いるスレーブラッチ部
のインバータＩＮＶ２１及びトランスファーゲートＴＧ
２１だけでなく、スキャン動作時に用いる第３のスキャ
ン制御部のトランスファーゲートＴＧ７１も負荷として
接続されているため、トランスファーゲートＴＧ６１の
負荷容量が増加し、遅延時間が増加してしまう問題があ
った。
【００５２】同様に、図６及び図７に示した従来のスキ
ャン用フリップフロップでも、通常の動作時の信号経路
中にある第２のクロック制御部の出力に、通常動作時で
用いるスレーブラッチ部のＮＡＮＤゲートだけでなく、
スキャン動作時に用いるスキャン制御部のＮＡＮＤゲー
トも負荷として接続されているため、第２のクロック制
御部の負荷容量が増加し、遅延時間が増加してしまう問
題があった。
ャン用フリップフロップでも、通常の動作時の信号経路
中にある第２のクロック制御部の出力に、通常動作時で
用いるスレーブラッチ部のＮＡＮＤゲートだけでなく、
スキャン動作時に用いるスキャン制御部のＮＡＮＤゲー
トも負荷として接続されているため、第２のクロック制
御部の負荷容量が増加し、遅延時間が増加してしまう問
題があった。
【００５３】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、試験用
の回路を追加することによる遅延時間の増加を抑えて、
より高速に動作するスキャン用フリップフロップを提供
することを目的とする。
る問題点を解決するためになされたものであり、試験用
の回路を追加することによる遅延時間の増加を抑えて、
より高速に動作するスキャン用フリップフロップを提供
することを目的とする。
【００５４】
【課題を解決するための手段】上記目的を達成するため
本発明のスキャン用フリップフロップは、半導体集積回
路装置の試験で用いられる、入力信号を一時的に保持す
るマスタラッチ部及びスレーブラッチ部を有するマスタ
スレーブ型のスキャン用フリップフロップであって、前
記マスタラッチ部の出力信号を受け取り、前記試験時に
前記試験用のクロックであるスキャンクロックに同期し
て出力する第１のスキャン制御部と、前記第１のスキャ
ン制御部の出力信号を受け取り、通常の動作時に所定の
クロックに同期して前記スレーブラッチ部に出力するク
ロック制御部と、前記第１のスキャン制御部の出力に入
力が接続され、前記試験時に該試験用の入力信号である
スキャンイン信号に対応するスキャンアウト信号を前記
スキャンクロックに同期して出力する第２のスキャン制
御部と、を有する構成であり、前記スキャン用フリップ
フロップは、Ｄフリップフロップとして動作するもので
ある。
本発明のスキャン用フリップフロップは、半導体集積回
路装置の試験で用いられる、入力信号を一時的に保持す
るマスタラッチ部及びスレーブラッチ部を有するマスタ
スレーブ型のスキャン用フリップフロップであって、前
記マスタラッチ部の出力信号を受け取り、前記試験時に
前記試験用のクロックであるスキャンクロックに同期し
て出力する第１のスキャン制御部と、前記第１のスキャ
ン制御部の出力信号を受け取り、通常の動作時に所定の
クロックに同期して前記スレーブラッチ部に出力するク
ロック制御部と、前記第１のスキャン制御部の出力に入
力が接続され、前記試験時に該試験用の入力信号である
スキャンイン信号に対応するスキャンアウト信号を前記
スキャンクロックに同期して出力する第２のスキャン制
御部と、を有する構成であり、前記スキャン用フリップ
フロップは、Ｄフリップフロップとして動作するもので
ある。
【００５５】上記のように構成されたスキャン用フリッ
プフロップは、第２のスキャン制御部が、クロック制御
部ではなく第１のスキャン制御部の出力に接続されてい
るため、通常の動作時の信号経路中にあるクロック制御
部の負荷容量が低減されて遅延時間が短縮される。
プフロップは、第２のスキャン制御部が、クロック制御
部ではなく第１のスキャン制御部の出力に接続されてい
るため、通常の動作時の信号経路中にあるクロック制御
部の負荷容量が低減されて遅延時間が短縮される。
【００５６】また、本発明の他のスキャン用フリップフ
ロップは、半導体集積回路装置の試験で用いられる、入
力信号を一時的に保持するマスタラッチ部及びスレーブ
ラッチ部を有するマスタスレーブ型のスキャン用フリッ
プフロップであって、前記マスタラッチ部の出力信号を
受け取り、通常の動作時に所定のクロックに同期して前
記スレーブラッチ部に出力するクロック制御部と、前記
マスタラッチ部の出力に入力が接続され、前記試験時に
該試験用の入力信号であるスキャンイン信号に対応する
スキャンアウト信号を前記試験用のクロックであるスキ
ャンクロックに同期して出力するスキャン制御部と、を
有する構成であり、前記スキャン用フリップフロップ
は、Ｊ−Ｋフリップフロップとして動作するものであ
る。
ロップは、半導体集積回路装置の試験で用いられる、入
力信号を一時的に保持するマスタラッチ部及びスレーブ
ラッチ部を有するマスタスレーブ型のスキャン用フリッ
プフロップであって、前記マスタラッチ部の出力信号を
受け取り、通常の動作時に所定のクロックに同期して前
記スレーブラッチ部に出力するクロック制御部と、前記
マスタラッチ部の出力に入力が接続され、前記試験時に
該試験用の入力信号であるスキャンイン信号に対応する
スキャンアウト信号を前記試験用のクロックであるスキ
ャンクロックに同期して出力するスキャン制御部と、を
有する構成であり、前記スキャン用フリップフロップ
は、Ｊ−Ｋフリップフロップとして動作するものであ
る。
【００５７】または、半導体集積回路装置の試験で用い
られる、入力信号を一時的に保持するマスタラッチ部及
びスレーブラッチ部を有するマスタスレーブ型のスキャ
ン用フリップフロップであって、前記マスタラッチ部の
出力信号を受け取り、通常の動作時にスキャン用フリッ
プフロップに入力されるデータ信号に同期して前記スレ
ーブラッチ部に出力するクロック制御部と、前記マスタ
ラッチ部の出力に入力が接続され、前記試験時に該試験
用の入力信号であるスキャンイン信号に対応するスキャ
ンアウト信号を前記試験用のクロックであるスキャンク
ロックに同期して出力するスキャン制御部と、を有する
構成であり、前記スキャン用フリップフロップは、Ｔフ
リップフロップとして動作するものである。
られる、入力信号を一時的に保持するマスタラッチ部及
びスレーブラッチ部を有するマスタスレーブ型のスキャ
ン用フリップフロップであって、前記マスタラッチ部の
出力信号を受け取り、通常の動作時にスキャン用フリッ
プフロップに入力されるデータ信号に同期して前記スレ
ーブラッチ部に出力するクロック制御部と、前記マスタ
ラッチ部の出力に入力が接続され、前記試験時に該試験
用の入力信号であるスキャンイン信号に対応するスキャ
ンアウト信号を前記試験用のクロックであるスキャンク
ロックに同期して出力するスキャン制御部と、を有する
構成であり、前記スキャン用フリップフロップは、Ｔフ
リップフロップとして動作するものである。
【００５８】上記のように構成されたスキャン用フリッ
プフロップは、スキャン制御部が、クロック制御部では
なくマスタラッチ部の出力に接続されているため、通常
の動作時の信号経路中にあるクロック制御部の負荷容量
が低減されて遅延時間が短縮される。
プフロップは、スキャン制御部が、クロック制御部では
なくマスタラッチ部の出力に接続されているため、通常
の動作時の信号経路中にあるクロック制御部の負荷容量
が低減されて遅延時間が短縮される。
【００５９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００６０】図１は本発明のスキャン用フリップフロッ
プの一構成例を示す回路図である。
プの一構成例を示す回路図である。
【００６１】図１に示すように、本発明のスキャン用フ
リップフロップは、従来のスキャン用フリップフロップ
と同様に、データ信号Ｄ、あるいはスキャンイン信号Ｓ
ＩＮを一時的に保持するマスタラッチ部１と、マスタラ
ッチ部１の出力信号を通常動作用のクロックＣに同期し
て一時的に保持するスレーブラッチ部２と、データ信号
ＤをクロックＣに同期してマスタラッチ部１に出力する
第１のクロック制御部３と、スキャンイン信号ＳＩＮを
第１のスキャンクロックＳＣ１に同期してマスタラッチ
部１に出力する第１のスキャン制御部４と、マスタラッ
チ部１の出力信号を受け取り、第２のスキャンクロック
ＳＣ２に同期して出力する第２のスキャン制御部５と、
第２のスキャン制御部５の出力信号を受け取り、クロッ
クＣに同期してスレーブラッチ部２に出力する第２のク
ロック制御部６と、スキャン結果であるスキャンアウト
信号ＳＯＴを第２のスキャンクロックＳＣ２に同期して
出力する第３のスキャン制御部７とを有する構成であ
る。
リップフロップは、従来のスキャン用フリップフロップ
と同様に、データ信号Ｄ、あるいはスキャンイン信号Ｓ
ＩＮを一時的に保持するマスタラッチ部１と、マスタラ
ッチ部１の出力信号を通常動作用のクロックＣに同期し
て一時的に保持するスレーブラッチ部２と、データ信号
ＤをクロックＣに同期してマスタラッチ部１に出力する
第１のクロック制御部３と、スキャンイン信号ＳＩＮを
第１のスキャンクロックＳＣ１に同期してマスタラッチ
部１に出力する第１のスキャン制御部４と、マスタラッ
チ部１の出力信号を受け取り、第２のスキャンクロック
ＳＣ２に同期して出力する第２のスキャン制御部５と、
第２のスキャン制御部５の出力信号を受け取り、クロッ
クＣに同期してスレーブラッチ部２に出力する第２のク
ロック制御部６と、スキャン結果であるスキャンアウト
信号ＳＯＴを第２のスキャンクロックＳＣ２に同期して
出力する第３のスキャン制御部７とを有する構成であ
る。
【００６２】本実施形態のスキャン用フリップフロップ
は、第３のスキャン制御部７の入力が第２のスキャン制
御部５の出力と接続された点が図４に示した従来のスキ
ャン用フリップフロップと異なっている。その他の構成
及び動作は図４に示した従来のスキャン用フリップフロ
ップと同様であるため、その説明は省略する。また、本
実施形態のスキャン用フリップフロップの動作も図４に
示したスキャン用フリップフロップと同様であるため、
その説明は省略する。
は、第３のスキャン制御部７の入力が第２のスキャン制
御部５の出力と接続された点が図４に示した従来のスキ
ャン用フリップフロップと異なっている。その他の構成
及び動作は図４に示した従来のスキャン用フリップフロ
ップと同様であるため、その説明は省略する。また、本
実施形態のスキャン用フリップフロップの動作も図４に
示したスキャン用フリップフロップと同様であるため、
その説明は省略する。
【００６３】次に、本発明のスキャン用フリップフロッ
プの効果について説明する。
プの効果について説明する。
【００６４】一般に、トランスファーゲートの遅延時間
は、（トランスファーゲートのＯＮ時の抵抗値）×（負
荷容量）に比例する。したがって、トランスファーゲー
トの抵抗値をＲ、トランスファーゲートが負荷として接
続された場合の負荷容量をＣ１、インバータが負荷とし
て接続された場合の負荷容量をＣ２とすると、図１に示
した第２のクロック制御部６のトランスファーゲートＴ
Ｇ６１の遅延時間Ｔｄ１は以下のようになる。
は、（トランスファーゲートのＯＮ時の抵抗値）×（負
荷容量）に比例する。したがって、トランスファーゲー
トの抵抗値をＲ、トランスファーゲートが負荷として接
続された場合の負荷容量をＣ１、インバータが負荷とし
て接続された場合の負荷容量をＣ２とすると、図１に示
した第２のクロック制御部６のトランスファーゲートＴ
Ｇ６１の遅延時間Ｔｄ１は以下のようになる。
【００６５】 Ｔｄ１＝Ｒ×（Ｃ１＋Ｃ２）＝ＲＣ１＋ＲＣ２…（１） 一方、図４に示した従来のスキャン用フリップフロップ
の第２のクロック制御部６のトランスファーゲートＴＧ
６１の遅延時間Ｔｄ２は以下のようになる。
の第２のクロック制御部６のトランスファーゲートＴＧ
６１の遅延時間Ｔｄ２は以下のようになる。
【００６６】 Ｔｄ２＝Ｒ×（２×Ｃ１＋Ｃ２）＝２ＲＣ１＋ＲＣ２…（２） したがって、第３のスキャン制御部７のトランスファー
ゲートＴＧ７１が接続されないことで負荷容量が軽減し
た分だけ第２のクロック制御部６の遅延時間が改善され
る。
ゲートＴＧ７１が接続されないことで負荷容量が軽減し
た分だけ第２のクロック制御部６の遅延時間が改善され
る。
【００６７】なお、図１に示すように、第２のスキャン
制御部５のトランスファーゲートＴＧ５１は、その出力
に第２のクロック制御部６のトランスファーゲートＴＧ
６１だけでなく第３のスキャン制御部７のトランスファ
ーゲートＴＧ７１も負荷として接続されるため、負荷容
量が増大して遅延時間が増大してしまう。
制御部５のトランスファーゲートＴＧ５１は、その出力
に第２のクロック制御部６のトランスファーゲートＴＧ
６１だけでなく第３のスキャン制御部７のトランスファ
ーゲートＴＧ７１も負荷として接続されるため、負荷容
量が増大して遅延時間が増大してしまう。
【００６８】上述したように、スキャン用フリップフロ
ップの通常動作時、クロックＣの立ち下がり時に取り込
まれたデータ信号Ｄは第２のスキャン制御部５の出力で
あるノードＡまで到達しており、クロックＣの立ち上が
りに同期して第２のクロック制御部６のトランスファー
ゲートＴＧ６１がＯＮし、スレーブラッチ部２及びイン
バータＩＮＶ１を介して出力される。
ップの通常動作時、クロックＣの立ち下がり時に取り込
まれたデータ信号Ｄは第２のスキャン制御部５の出力で
あるノードＡまで到達しており、クロックＣの立ち上が
りに同期して第２のクロック制御部６のトランスファー
ゲートＴＧ６１がＯＮし、スレーブラッチ部２及びイン
バータＩＮＶ１を介して出力される。
【００６９】したがって、データ信号Ｄが入力される端
子Ｈ０１からノードＡの間にスキャン用の回路が追加さ
れて遅延時間が増加しても、フリップフロップとして動
作する際の遅延時間を増加させるものではない。但し、
図４に示した従来のスキャン用フリップフロップのよう
に、第２のクロック制御部６のトランスファーゲートＴ
Ｇ６１の遅延時間が増加した場合はスキャン用フリップ
フロップの遅延時間を増加させてしまう。
子Ｈ０１からノードＡの間にスキャン用の回路が追加さ
れて遅延時間が増加しても、フリップフロップとして動
作する際の遅延時間を増加させるものではない。但し、
図４に示した従来のスキャン用フリップフロップのよう
に、第２のクロック制御部６のトランスファーゲートＴ
Ｇ６１の遅延時間が増加した場合はスキャン用フリップ
フロップの遅延時間を増加させてしまう。
【００７０】よって、本発明の構成によれば、図４に示
した従来のスキャン用フリップフロップよりも、ノード
Ａから出力端子Ｎ０１へ信号が到達するまでの遅延時間
が短縮されるため、スキャン用フリップフロップ全体の
遅延時間を短縮することができる。
した従来のスキャン用フリップフロップよりも、ノード
Ａから出力端子Ｎ０１へ信号が到達するまでの遅延時間
が短縮されるため、スキャン用フリップフロップ全体の
遅延時間を短縮することができる。
【００７１】また、ノードＡから出力端子Ｎ０１までの
経路のうち、従来と本発明の構成はトランスファーゲー
トＴＧ６１の遅延時間のみが異なり他の回路の遅延時間
は同じであり、従来のスキャン用フリップフロップと論
理的な動作の変更がない。このため、従来のスキャン用
フリップフロップの設計資産の多くを流用することがで
きる。
経路のうち、従来と本発明の構成はトランスファーゲー
トＴＧ６１の遅延時間のみが異なり他の回路の遅延時間
は同じであり、従来のスキャン用フリップフロップと論
理的な動作の変更がない。このため、従来のスキャン用
フリップフロップの設計資産の多くを流用することがで
きる。
【００７２】なお、上記説明では、スキャン用フリップ
フロップとして、マスタスレーブ形のＤフリップフロッ
プの回路構成を示しているが、Ｄフリップフロップに限
らず、マスタスレーブ形であれば図６に示したＪ−Ｋフ
リップフロップや図７に示したＴフリップフロップであ
っても本発明を適用すれば、上記と同様の効果を得るこ
とができる。
フロップとして、マスタスレーブ形のＤフリップフロッ
プの回路構成を示しているが、Ｄフリップフロップに限
らず、マスタスレーブ形であれば図６に示したＪ−Ｋフ
リップフロップや図７に示したＴフリップフロップであ
っても本発明を適用すれば、上記と同様の効果を得るこ
とができる。
【００７３】図２は本発明のスキャン用フリップフロッ
プの他の構成例であるＪ−Ｋフリップフロップの構成を
示す回路図である。また、図３は本発明のスキャン用フ
リップフロップの他の構成例であるＴフリップフロップ
の構成を示す回路図である。
プの他の構成例であるＪ−Ｋフリップフロップの構成を
示す回路図である。また、図３は本発明のスキャン用フ
リップフロップの他の構成例であるＴフリップフロップ
の構成を示す回路図である。
【００７４】図２及び図３に示すように、従来、第２の
クロック制御部の負荷として接続されていた第２のスキ
ャン制御部を、マスタラッチ部の負荷として接続するこ
とで、上記と同様に通常の動作時の信号経路中にある第
２のクロック制御部の負荷容量が低減され、従来のスキ
ャン用フリップフロップよりも、第２のクロック制御部
の入力から出力端子Ｎ０１へ信号が到達するまでの遅延
時間が短縮される。よって、スキャン用フリップフロッ
プ全体の遅延時間を短縮することができる。
クロック制御部の負荷として接続されていた第２のスキ
ャン制御部を、マスタラッチ部の負荷として接続するこ
とで、上記と同様に通常の動作時の信号経路中にある第
２のクロック制御部の負荷容量が低減され、従来のスキ
ャン用フリップフロップよりも、第２のクロック制御部
の入力から出力端子Ｎ０１へ信号が到達するまでの遅延
時間が短縮される。よって、スキャン用フリップフロッ
プ全体の遅延時間を短縮することができる。
【００７５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００７６】通常の動作時の信号経路中にあるクロック
制御部の出力に、従来のように試験時の信号経路中にあ
るスキャン制御部が接続されないため、クロック制御部
の負荷容量が低減されて遅延時間が短縮される。
制御部の出力に、従来のように試験時の信号経路中にあ
るスキャン制御部が接続されないため、クロック制御部
の負荷容量が低減されて遅延時間が短縮される。
【００７７】したがって、スキャン用フリップフロップ
全体の遅延時間が短縮される。また、論理的な動作の変
更がないため、従来のフリップフロップの資産の多くを
流用することができる。
全体の遅延時間が短縮される。また、論理的な動作の変
更がないため、従来のフリップフロップの資産の多くを
流用することができる。
【図１】本発明のスキャン用フリップフロップの一構成
例を示す回路図である。
例を示す回路図である。
【図２】本発明のスキャン用フリップフロップの他の構
成例であるＪ−Ｋフリップフロップの構成を示す回路図
である。
成例であるＪ−Ｋフリップフロップの構成を示す回路図
である。
【図３】本発明のスキャン用フリップフロップの他の構
成例であるＴフリップフロップの構成を示す回路図であ
る。
成例であるＴフリップフロップの構成を示す回路図であ
る。
【図４】従来のスキャン用フリップフロップの構成を示
す回路図である。
す回路図である。
【図５】図４に示したスキャン用フリップフロップの動
作を示す真理値表である。
作を示す真理値表である。
【図６】従来のスキャン用フリップフロップの他の構成
を示す図であり、Ｊ−Ｋフリップフロップの構成を示す
回路図である。
を示す図であり、Ｊ−Ｋフリップフロップの構成を示す
回路図である。
【図７】従来のスキャン用フリップフロップの他の構成
を示す図であり、Ｔフリップフロップの構成を示す回路
図である。
を示す図であり、Ｔフリップフロップの構成を示す回路
図である。
１、１１、２１ マスタラッチ部 ２、１２、２２ スレーブラッチ部 ３、１３、２３ 第１のクロック制御部 ４、１４ 第１のスキャン制御部 ５、１７ 第２のスキャン制御部 ６、１６、２６ 第２のクロック制御部 ７ 第３のスキャン制御部 ２７ スキャン制御部 １８、２８ セレクタ回路 ＩＮＶ１〜ＩＮＶ６、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ
２１、ＩＮＶ２２、ＩＮＶ３１ インバータ ＴＧ１１、ＴＧ１２、ＴＧ２１、ＴＧ３１、ＴＧ４１、
ＴＧ５１、ＴＧ６１、ＴＧ７１ トランスファーゲー
ト
２１、ＩＮＶ２２、ＩＮＶ３１ インバータ ＴＧ１１、ＴＧ１２、ＴＧ２１、ＴＧ３１、ＴＧ４１、
ＴＧ５１、ＴＧ６１、ＴＧ７１ トランスファーゲー
ト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AC10 AG07 AH04 AK16 AL05 5J034 AB04 CB01 DB03 DB05 DB07 5J043 AA04 AA09 HH01 JJ04 JJ06 JJ08 JJ09 KK01 5J056 AA03 BB02 BB60 CC00 CC14 DD13 DD29 FF01 FF07 FF08 FF09
Claims (6)
- 【請求項１】 半導体集積回路装置の試験で用いられ
る、入力信号を一時的に保持するマスタラッチ部及びス
レーブラッチ部を有するマスタスレーブ型のスキャン用
フリップフロップであって、 前記マスタラッチ部の出力信号を受け取り、前記試験時
に前記試験用のクロックであるスキャンクロックに同期
して出力する第１のスキャン制御部と、 前記第１のスキャン制御部の出力信号を受け取り、通常
の動作時に所定のクロックに同期して前記スレーブラッ
チ部に出力するクロック制御部と、 前記第１のスキャン制御部の出力に入力が接続され、前
記試験時に該試験用の入力信号であるスキャンイン信号
に対応するスキャンアウト信号を前記スキャンクロック
に同期して出力する第２のスキャン制御部と、を有する
スキャン用フリップフロップ。 - 【請求項２】 前記スキャン用フリップフロップは、Ｄ
フリップフロップである請求項１記載のスキャン用フリ
ップフロップ。 - 【請求項３】 半導体集積回路装置の試験で用いられ
る、入力信号を一時的に保持するマスタラッチ部及びス
レーブラッチ部を有するマスタスレーブ型のスキャン用
フリップフロップであって、 前記マスタラッチ部の出力信号を受け取り、通常の動作
時に所定のクロックに同期して前記スレーブラッチ部に
出力するクロック制御部と、 前記マスタラッチ部の出力に入力が接続され、前記試験
時に該試験用の入力信号であるスキャンイン信号に対応
するスキャンアウト信号を前記試験用のクロックである
スキャンクロックに同期して出力するスキャン制御部
と、を有するスキャン用フリップフロップ。 - 【請求項４】 前記スキャン用フリップフロップは、Ｊ
−Ｋフリップフロップである請求項３記載のスキャン用
フリップフロップ。 - 【請求項５】 半導体集積回路装置の試験で用いられ
る、入力信号を一時的に保持するマスタラッチ部及びス
レーブラッチ部を有するマスタスレーブ型のスキャン用
フリップフロップであって、 前記マスタラッチ部の出力信号を受け取り、通常の動作
時にスキャン用フリップフロップに入力されるデータ信
号に同期して前記スレーブラッチ部に出力するクロック
制御部と、 前記マスタラッチ部の出力に入力が接続され、前記試験
時に該試験用の入力信号であるスキャンイン信号に対応
するスキャンアウト信号を前記試験用のクロックである
スキャンクロックに同期して出力するスキャン制御部
と、を有するスキャン用フリップフロップ。 - 【請求項６】 前記スキャン用フリップフロップは、Ｔ
フリップフロップである請求項５記載のスキャン用フリ
ップフロップ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387597A JP3587248B2 (ja) | 2000-12-20 | 2000-12-20 | スキャン用フリップフロップ |
| US10/022,428 US6968486B2 (en) | 2000-12-20 | 2001-12-20 | Master-slave-type scanning flip-flop circuit for high-speed operation with reduced load capacity of clock controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387597A JP3587248B2 (ja) | 2000-12-20 | 2000-12-20 | スキャン用フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002189059A true JP2002189059A (ja) | 2002-07-05 |
| JP3587248B2 JP3587248B2 (ja) | 2004-11-10 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000387597A Expired - Fee Related JP3587248B2 (ja) | 2000-12-20 | 2000-12-20 | スキャン用フリップフロップ |
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| JP (1) | JP3587248B2 (ja) |
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| CA2528804A1 (en) | 2003-06-09 | 2005-01-06 | Nantero, Inc | Non-volatile electromechanical field effect devices and circuits using same and methods of forming same |
| WO2005048296A2 (en) | 2003-08-13 | 2005-05-26 | Nantero, Inc. | Nanotube-based switching elements with multiple controls and circuits made from same |
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2000
- 2000-12-20 JP JP2000387597A patent/JP3587248B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-20 US US10/022,428 patent/US6968486B2/en not_active Expired - Fee Related
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