[go: up one dir, main page]

JP2002176340A - 遅延回路及び電圧制御発振回路 - Google Patents

遅延回路及び電圧制御発振回路

Info

Publication number
JP2002176340A
JP2002176340A JP2000371781A JP2000371781A JP2002176340A JP 2002176340 A JP2002176340 A JP 2002176340A JP 2000371781 A JP2000371781 A JP 2000371781A JP 2000371781 A JP2000371781 A JP 2000371781A JP 2002176340 A JP2002176340 A JP 2002176340A
Authority
JP
Japan
Prior art keywords
circuit
potential
node
control
inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2000371781A
Other languages
English (en)
Inventor
Kyoichi Takenaka
恭一 竹中
Akihiko Yoshizawa
秋彦 吉沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000371781A priority Critical patent/JP2002176340A/ja
Priority to TW090129482A priority patent/TW508647B/zh
Priority to KR10-2001-0076931A priority patent/KR100446673B1/ko
Priority to US10/003,241 priority patent/US6611177B2/en
Publication of JP2002176340A publication Critical patent/JP2002176340A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—DC control of switching transistors
    • H03K2005/00039—DC control of switching transistors having four transistors serially
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00208—Layout of the delay element using FET's using differential stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Networks Using Active Elements (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 電源系のノイズによる遅延時間、または発振
周波数の変動を効果的に防止できる遅延回路及び電圧制
御発振回路を提供すること。 【解決手段】 発振部５が出力するクロックの発振周波
数を電流によって制御する電流源３、４によって発振部
５を挟み込むことにより、電源電位ノード及び接地電位
ノードからの発振部５へのノイズの混入を防止する。且
つ、電流源３、４が供給する電流値を制御する制御電圧
ＶＰ、ＶＮのノードと、電源電位ノード及び接地電位ノ
ードとの間に第１、第２伝達手段６、７を設け、電源電
位及び接地電位に電圧変動が生じた際に、第１、第２伝
達手段６、７により同様の電位変動を制御電位ＶＰ、Ｖ
Ｎに与えることにより両者の間の電位差を常時一定とす
ることを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、遅延回路及び電
圧制御発振回路に関するもので、特に電圧制御発振回路
の発振周波数の安定化の為の技術に係るものである。
【０００２】
【従来の技術】電圧制御発振回路（Voltage Controlled
Oscillator ; VCO）は、マイクロコンピュータやＤＳ
Ｐ（Digital Signal Processor）、またＣＤ（Compact
Disc）やＤＶＤ（Digital Versatile Disc）等のＬＳＩ
を駆動させる内部クロックの生成等を目的に広く用いら
れている。
【０００３】従来の電圧制御発振回路について図２２を
用いて説明する。図２２は電圧制御発振回路の概略構成
を示す回路図である。
【０００４】図示するように、電圧制御発振回路１００
は、直列接続されたｎ個（ｎは３以上の自然数で且つ奇
数）の遅延回路２００、２００、…と、最終段の遅延回
路２００の出力に基づいてクロックＣＫoutを出力する
出力レベル変換回路３００と、遅延回路の出力振幅範囲
及び、出力の立ち上がりと立ち下がり速度を決定する
（すなわち電圧制御発振回路１００の発振周波数ｆosc
を制御する）Ｖ／Ｉ変換回路４００と、Ｖ／Ｉ変換回路
４００と共に遅延回路の出力振幅を制御する振幅制御回
路５００とを備えている。
【０００５】前記遅延回路２００、２００、…は、ソー
スが電源電位ＶＤＤノードに接続されたｐＭＯＳトラン
ジスタＰ１００、Ｐ１１０と、ドレインがｐＭＯＳトラ
ンジスタＰ１００、Ｐ１１０のドレインに接続され、ソ
ースが短絡されたｎＭＯＳトランジスタＮ１００、Ｎ１
１０と、ドレインがｎＭＯＳトランジスタＮ１００、Ｎ
１１０のソースに接続され、ソースが接地電位ノードに
接続されたｎＭＯＳトランジスタＮ１２０とを備えてい
る。そして、上記ｐＭＯＳトランジスタＰ１００のドレ
インと、ｎＭＯＳトランジスタＮ１００のドレインとの
接続ノードが遅延回路２００の一方の出力ノード１とな
り、ｐＭＯＳトランジスタＰ１１０のドレインと、ｎＭ
ＯＳトランジスタＮ１１０のドレインとの接続ノードが
他方の出力ノード２となる。なお、ｎＭＯＳトランジス
タＮ１００、Ｎ１１０のゲートは、前段の遅延回路（初
段の遅延回路の場合には最終段の遅延回路）２００のそ
れぞれ出力ノード１、出力ノード２に接続されている。
【０００６】前記出力レベル変換回路３００は、最終段
の遅延回路２００の後段に設けられ、最終段の遅延回路
２００の出力ノード１、２の電位差に基づいて、電圧制
御発振回路１００の出力であるクロックＣＫoutを出力
する。
【０００７】前記Ｖ／Ｉ変換回路４００は、外部からの
入力電圧Ｖinに基づく制御電圧Ｖcnを生成する。そし
て、この制御電圧Ｖcnを振幅制御回路５００に供給する
と共に、遅延回路２００、２００、…のｎＭＯＳトラン
ジスタＮ１２０のゲートに供給する。
【０００８】前記振幅制御回路５００は、発振制御回路
が生成した制御電圧Ｖcnと内部で生成する基準電圧Ｖre
fに基づく制御電圧Ｖbpを生成する。そして、この制御
電圧Ｖbpを遅延回路２００、２００、…のｐＭＯＳトラ
ンジスタＰ１００、Ｐ１１０のゲートに供給する。
【０００９】上記電圧制御発振回路における発振周波数
ｆoscの調整は、遅延回路２００、２００、…の出力振
幅を変化させるか、または遅延回路の制御電流Ｉcntを
変化させることで実現できる。そして、その出力振幅を
変化させるには、Ｖ／Ｉ変換回路４００への入力電圧Ｖ
inを調整することで可能である。入力電圧Ｖinが変化す
ることで制御電圧Ｖcnが変化し、更にｎＭＯＳトランジ
スタＮ１２０の流す電流量が変化するので、その結果、
遅延回路２０の出力ノード１、２の電位差が変化して発
振周波数ｆoscを変えることが出来る。
【００１０】しかし、制御電圧Ｖcnは純粋に入力電圧Ｖ
inに依存する電圧である。そのため制御電圧Ｖcnのみで
発振周波数を変化させる構成では、入力電圧Ｖinが一定
であっても、プロセスばらつきや動作環境によるトラン
ジスタの特性ばらつきが原因で遅延回路の振幅が変化し
てしまう。そこで、入力電圧Ｖinと内部で生成される一
定の基準電圧Ｖrefとを比較して、その比較結果に応じ
た制御電圧Ｖbpを生成する振幅制御回路５００を更に設
けている。この振幅制御回路５００によって、遅延回路
２００のｐＭＯＳトランジスタＰ１００、Ｐ１１０のゲ
ート電位を制御することにより、遅延回路の振幅範囲を
一定にしている。
【００１１】また、上記構成の電圧制御発振回路１００
は電源系のノイズに対する耐性の観点でも優れている。
例えば電源電位ＶＤＤノードにノイズが混入すると、ｐ
ＭＯＳトランジスタＰ１００、Ｐ１１０のゲート、ソー
ス間電位がそのノイズに対応して変化する。よって、遅
延回路の２つの出力ノード１、２の電位が変化する。し
かし、ゲート電位が共通にされているためｐＭＯＳトラ
ンジスタＰ１００、Ｐ１１０のゲート、ソース間電位の
変化は同量である。従って、ＭＯＳトランジスタを抵抗
と見なせば、各々のｐＭＯＳトランジスタが供給する電
流量の変化も同量となり、出力ノード１、２の各々の電
位が変化してもそれらの間の電位差は変わらない。この
ように、遅延回路を差動型の構成とすることにより、電
源系のノイズに対しても優れた特性を得ることが出来
る。
【００１２】しかしながら上記電源系のノイズに対する
効果は、ｐＭＯＳトランジスタＰ１００、Ｐ１１０のゲ
ート、ソース間電位の変化に対する、各々のｐＭＯＳト
ランジスタの電流量の変化が同量である、という前提で
得られるものである。
【００１３】ここで、ＭＯＳトランジスタのソース、ド
レイン間電圧とドレイン電流の関係を図２３に示す。図
示するように、ソース、ドレイン間電圧ＶＤＳが大きい
領域ではその抵抗値は大きく、ソース、ドレイン間電圧
ＶＤＳが小さい領域では小さい。すなわち、ＭＯＳトラ
ンジスタの抵抗値は、抵抗素子と違ってソース、ドレイ
ン間電圧ＶＤＳに依存する。そのため、遅延回路の出力
ノード１、２の出力レベルが異なっている時間に電源電
位ＶＤＤノードにノイズが混入すると、出力ノード１、
２の各々の電位変化量は均等にはならない。従って、そ
れらの間の電位差が変化し、各々の遅延回路における遅
延時間が変化する。その結果、電圧制御発振回路の発振
周波数ｆoscが変化するという問題があった。
【００１４】
【発明が解決しようとする課題】上記従来の電圧制御発
振回路は、差動型の遅延回路を用いることにより発振周
波数のノイズに対する影響を低減している。
【００１５】しかし、２つの差動出力レベルが異なって
いる時に電源系のノイズが混入すると、２つの差動出力
の出力振幅を制御するＭＯＳトランジスタの出力抵抗値
が異なるために、各々の差動出力の電位変化量が均等に
ならない。従って、各々の差動出力間の電位差がノイズ
の影響によって変化して、各々の遅延回路における遅延
時間が変化する。その結果、ノイズの混入によって電圧
制御発振回路の発振周波数が変動するという問題があっ
た。
【００１６】この発明は、上記事情に鑑みてなされたも
ので、その目的は、電源系のノイズによる遅延時間の変
動を効果的に防止できる遅延回路を提供することにあ
る。
【００１７】また、この発明の別の目的は、電源系のノ
イズによる発振周波数の変動を効果的に防止できる電圧
制御発振回路を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る第１の電圧制御発振回路は、入力電
圧に対応する第１、第２制御電圧を生成する発振制御部
と、前記発振制御部の生成する前記第１、第２制御電圧
に対応する制御電流をそれぞれ生成する第１、第２電流
源と、前記第１電流源を介在して電源電位ノードに接続
され、前記第２電流源を介在して接地電位ノードに接続
され、該第１、第２電流源により生成される前記制御電
流によって発振周波数が決定されるクロックを生成する
発振部と、前記電源電位ノードと前記第１制御電位ノー
ドとの間に設けられ、該電源電位の変動を該第１制御電
位に同相で伝達することにより、該電源電位と該第１制
御電位との間の電位差を一定に維持するための第１伝達
手段と、前記接地電位ノードと前記第２制御電位ノード
との間に設けられ、該接地電位の変動を該第２制御電位
に同相で伝達することにより、該接地電位と該第２制御
電位との間の電位差を一定に維持するための第２伝達手
段とを具備することを特徴としている。
【００１９】また、この発明に係る遅延回路は、入力信
号の反転信号を一定の遅延時間後にそれぞれ出力する第
１、第２インバータ回路と、前記第１、第２インバータ
回路の電源端子と電源電位ノードとの間に設けられ、生
成する制御電流により前記遅延時間を決定し、且つ前記
電源電位ノードに重畳したノイズの前記電源端子への混
入を防止する第１電流源と、前記第１、第２インバータ
回路の接地端子と接地電位ノードとの間に設けられ、生
成する制御電流により前記遅延時間を決定し、且つ前記
接地電位ノードに重畳したノイズの前記接地端子への混
入を防止する第２電流源と、前記第１、第２インバータ
回路の出力ノードの電位の上限及び下限を定める上限・
下限リミット回路とを具備することを特徴としている。
【００２０】更に、前記第１インバータ回路の入力ノー
ドと前記第２インバータ回路の出力ノードとの間に設け
られ、該第１インバータ回路の入力ノードと該第２イン
バータ回路の出力ノードの電位を同相、且つ実質的に同
電位であるように維持する第１差動帰還回路と、前記第
１インバータ回路の出力ノードと前記第２インバータ回
路の入力ノードとの間に設けられ、該第１インバータ回
路の出力ノードと該第２インバータ回路の入力ノードの
電位を同相、且つ実質的に同電位であるように維持する
第２差動帰還回路とを更に備えていても良い。
【００２１】また、この発明に係る第２の電圧制御発振
回路は、直列接続されたｎ個（ｎは３以上の自然数で且
つ奇数）の遅延回路と、前記遅延回路の遅延時間を定め
るための第１、第２制御電圧を生成する発振制御回路
と、前記遅延回路の出力ノードの電位の上限値、下限値
を定めるための第３、第４制御電圧を生成する振幅制御
回路とを具備し、各々の前記遅延回路は、入力信号の反
転信号を一定の遅延時間後にそれぞれ出力する第１、第
２インバータ回路と、前記第１、第２インバータ回路の
電源端子と電源電位ノードとの間に設けられ、前記第１
制御電圧に対応して生成する制御電流により前記遅延時
間を決定し、且つ前記電源電位ノードに重畳したノイズ
の前記電源端子への混入を防止する第１電流源と、前記
第１、第２インバータ回路の接地端子と接地電位ノード
との間に設けられ、前記第２制御電圧に対応して生成す
る制御電流により前記遅延時間を決定し、且つ前記接地
電位ノードに重畳したノイズの前記接地端子への混入を
防止する第２電流源と、前記第３、第４制御電圧に対応
して、前記第１、第２インバータ回路の出力ノードの電
位の上限及び下限を定める上限・下限リミット回路とを
備え、前記遅延回路の第１、第２インバータ回路の出力
ノードは、次段の遅延回路のそれぞれ第１、第２インバ
ータ回路の入力ノードに接続され、最終段の前記遅延回
路の第１、第２インバータ回路の出力ノードは、初段の
遅延回路のそれぞれ第１、第２インバータ回路の入力ノ
ードに接続されていることを特徴としている。
【００２２】また、この発明に係る第３の電圧制御発振
回路は、直列接続されたｎ個（ｎは２以上の自然数で且
つ偶数）の遅延回路と、前記遅延回路の遅延時間を定め
るための第１、第２制御電圧を生成する発振制御回路
と、前記遅延回路の出力ノードの電位の上限値、下限値
を定めるための第３、第４制御電圧を生成する振幅制御
回路とを具備し、各々の前記遅延回路は、入力信号の反
転信号を一定の遅延時間後にそれぞれ出力する第１、第
２インバータ回路と、前記第１、第２インバータ回路の
電源端子と電源電位ノードとの間に設けられ、前記第１
制御電圧に対応して生成する制御電流により前記遅延時
間を決定し、且つ前記電源電位ノードに重畳したノイズ
の前記電源端子への混入を防止する第１電流源と、前記
第１、第２インバータ回路の接地端子と接地電位ノード
との間に設けられ、前記第２制御電圧に対応して生成す
る制御電流により前記遅延時間を決定し、且つ前記接地
電位ノードに重畳したノイズの前記接地端子への混入を
防止する第２電流源と、前記第３、第４制御電圧に対応
して、前記第１、第２インバータ回路の出力ノードの電
位の上限及び下限を定める上限・下限リミット回路とを
備え、前記遅延回路の第１、第２インバータ回路の出力
ノードは、次段の遅延回路のそれぞれ第１、第２インバ
ータ回路の入力ノードに接続され、最終段の前記遅延回
路の第１、第２インバータ回路の出力ノードは、初段の
遅延回路のそれぞれ第２、第１インバータ回路の入力ノ
ードに接続されていることを特徴としている。
【００２３】上記第２、第３の電圧制御発振回路におい
て、前記第１インバータ回路の入力ノードと前記第２イ
ンバータ回路の出力ノードとの間に設けられ、該第１イ
ンバータ回路の入力ノードと該第２インバータ回路の出
力ノードの電位を同相、且つ実質的に同電位であるよう
に維持する第１差動帰還回路と、前記第１インバータ回
路の出力ノードと前記第２インバータ回路の入力ノード
との間に設けられ、該第１インバータ回路の出力ノード
と該第２インバータ回路の入力ノードの電位を同相、且
つ実質的に同電位であるように維持する第２差動帰還回
路とを更に備えていても良い。
【００２４】更に、前記発振制御回路は、前記第１制御
電圧の出力ノードと電源電位ノードとの間、及び前記第
２制御電圧の出力ノードと接地電位ノードとの間に容量
性素子を備え、前記第１、第２制御電圧はそれぞれ、前
記電源電位、接地電位と連動して電位変化するようにし
てもよい。
【００２５】上記のように、この発明に係る遅延回路に
よれば、電源電位とインバータ回路の電源端子との間、
及び接地電位とインバータ回路の接地端子との間にそれ
ぞれ第１、第２電流源を設けている。通常、電流源は理
想的に無限大の出力インピーダンスを有している。その
ためインバータ回路へのノイズの混入を防止し、遅延回
路の動作信頼性を向上できる。
【００２６】更に、第１インバータ回路の入力ノードと
第２インバータ回路の出力ノードとの間に第１差動帰還
回路を設け、第１インバータ回路の出力ノードと第２イ
ンバータ回路の入力ノードとの間に第２差動帰還回路を
設けることで、第１インバータ回路と第２インバータ回
路の差動動作についての信頼性を向上できる。
【００２７】また、この発明に係る第１乃至第３の電圧
制御発振回路によれば、上記のように遅延回路の動作信
頼性を向上できる。そのため、電圧制御発振回路のノイ
ズに対する発振周波数の変動を抑制できる。
【００２８】更に、発振制御回路が生成する第１、第２
制御電圧を、それぞれ電源電位、接地電位と連動して変
動させる構成とすることにより、それぞれの間の電位差
がノイズによって変化することを防止できる。すなわち
ノイズによって第１、第２電流源の供給する電流量が変
化し、その結果発振周波数が変動するのを防止できる。
【００２９】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００３０】この発明の第１の実施形態に係る電圧制御
発振回路について、図１を用いて説明する。図１は、電
圧制御発振回路の概略構成を示すブロック図である。
【００３１】図示するように、電圧制御発振回路１は、
外部からの入力電圧Ｖinを受けて、この入力電圧Ｖinに
基づく制御電圧ＶＰ、ＶＮを生成する発振制御部２と、
発振制御部２が生成する制御電圧ＶＰ、ＶＮに基づく電
流を供給する電流源３、４と、電流源３、４をそれぞれ
介在して電源電位ＶＤＤノード及び接地電位ＧＮＤノー
ドに接続され、電流源３、４が供給する電流量に基づく
周波数を有する発振信号ＣＫoutを生成する発振部５
と、電源電位ＶＤＤノードと制御電位ＶＰノードとの間
に設けられた第１伝達手段６と、接地電位ＧＮＤノード
と制御電位ＶＮノードとの間に設けられた第２伝達手段
７とを備えている。
【００３２】上記構成の電圧制御発振回路によれば、発
振信号を生成する発振部５を電流源３、４によって挟み
こむ構造となっており、発振部５は電源電位ＶＤＤノー
ド及び接地電位ＧＮＤノードに直接には接続されていな
い。すなわち、発振信号は図２（ａ）の波形図に示すよ
うに、その振幅が電源電位ＶＤＤ及び接地電位ＧＮＤの
間に収まる形となる。更に、電流源は基本的に高い入力
インピーダンスを有しているため、仮に電源電位ＶＤＤ
ノード、接地電位ＧＮＤノードにノイズが重畳しても、
そのノイズは発振部５に混入し難い。そのため、発振信
号が電源系のノイズによって直接受ける影響を低減でき
る。
【００３３】しかし、これだけではノイズに対する対策
が十分であるとは言えない。すなわち、発振周波数は電
流源３、４の供給する電流量によって決定されるが、電
流源３、４の供給する電流量は、電源電位ＶＤＤノード
と制御電位ＶＰノードとの間の電位差、及び接地電位Ｇ
ＮＤノードと制御電位ＶＮノードとの間の電位差によっ
てそれぞれ決定される。とすれば、例え発振制御部で生
成される制御電位ＶＰ、ＶＮがノイズに全く影響を受け
ない安定した電圧であったとしても、電源電位ＶＤＤノ
ードまたは接地電位ＧＮＤノードにノイズが重畳すれ
ば、両者の間の電位差が変化することになる。その結
果、電流源３または４の供給する電流量が変化し、発振
周波数も変化することになる。
【００３４】上記問題を解決するために本電圧制御発振
回路では、電源電位ＶＤＤノードと制御電位ＶＰノード
との間に第１伝達手段６を、接地電位ＧＮＤノードと制
御電位ＶＮノードとの間に第２伝達手段７を設けてい
る。これら第１、第２伝達手段６、７は、電源電位及び
接地電位が変動した際に、同相、同量の変化を制御電位
ＶＰ、ＶＮノードにもたらすためのものである。すなわ
ち、第１、第２伝達手段は６、７は、直流成分について
はオープンであり、交流成分についてはショートとなる
ような機能を有する手段であり、例えば容量性の素子が
これに適用できる。この様子を図２（ｂ）の波形図に示
す。図示するように、接地電位ＧＮＤノードの電位がノ
イズ等の影響で正弦波的に変動した場合、第２伝達手段
７は同様に制御電位ＶＮノードを変化させる。その結
果、接地レベルの電圧が変動しても、接地電位ＧＮＤと
制御電位ＶＮとの間の電位差は常時一定に保たれる。電
源電位ＶＤＤと制御電位ＶＰとの間の電位差も同様であ
る。そのため、電源電位ＶＤＤノード及び接地電位ＧＮ
Ｄノードの電位変化に関わらず、電流源３、４の供給す
る電流値は一定となり、発振周波数の安定化を図ること
が出来る。
【００３５】次に上記構成の電圧制御発振回路を具体化
するための構成について、以下詳細に説明する。図３は
電圧制御発振回路のブロック図である。
【００３６】図示するように、電圧制御発振回路１０
は、直列接続されたｎ個（ｎは３以上の自然数で且つ奇
数）の遅延回路２０、２０、…と、最終段の遅延回路２
０の後段に設けられ、最終段の遅延回路の出力に基づい
てクロックＣＫoutを出力する出力レベル変換回路３０
と、入力電圧Ｖinが入力され、この入力電圧に基づく制
御電圧ＶＰ（第１制御電圧）、ＶＮ（第２制御電圧）を
生成して各遅延回路２０、２０、…への供給電流値を制
御する（すなわち電圧制御発振回路１０の発振周波数ｆ
oscを制御する）発振制御回路４０と、制御電圧ＶＤＰ
（第３制御電圧）、ＶＤＮ（第４制御電圧）を生成し
て、発振制御回路４０と共に各遅延回路２０、２０、…
の出力振幅を制御する振幅制御回路５０とを備えてい
る。
【００３７】前記遅延回路２０、２０、…の構成につい
て図４を用いて説明する。図４は遅延回路２０の概略構
成を示すブロック図である。
【００３８】図示するように、遅延回路２０は、インバ
ータ回路２１−１（第１インバータ回路）、２１−２
（第２インバータ回路）、振幅上限・下限リミット回路
２２、電圧制御電流源２３、差動帰還回路２４−１（第
１差動帰還回路）、２４−２（第２差動帰還回路）とを
備えている。
【００３９】インバータ回路２１−１、２１−２はそれ
ぞれ互いに逆相の関係にある入力ノード１、２の信号を
入力とし、該信号の反転信号を一定の遅延時間の後に出
力する。
【００４０】振幅上限・下限リミット回路２２は、イン
バータ回路２１−１、２１−２の出力する信号の振幅の
上限及び下限が、それぞれ振幅制御回路５０が出力する
制御電圧ＶＤＰ、ＶＤＮで定められた一定の範囲内に収
まるように制限し、出力ノード１、２よりそれぞれ出力
する。
【００４１】電圧制御電流源２３は、発振制御回路４０
が出力する制御電圧ＶＰ、ＶＮによって制御され、イン
バータ回路２１−１、２１−２に電流を供給してインバ
ータ回路２１−１、２１−２の遅延時間を制御する。
【００４２】差動帰還回路２４−１、２４−２は、入力
ノード１と出力ノード２、及び入力ノード２と出力ノー
ド１との電圧が常時同相、略同電位になるように制御す
る。すなわち、入力ノード１と入力ノード２、及び出力
ノード１と出力ノード２の電圧が１８０°位相のずれた
状態を維持するように制御している。上記インバータ回
路２１−１、２１−２は各々独立して動作しているた
め、相互に差動で動作させるためにこの差動帰還回路２
４−１、２４−２が必要となる。
【００４３】前記インバータ回路２１−１、２１−２の
構成、及び電圧制御電流源２３との接続関係について図
５を用いて説明する。図５はインバータ回路及び電圧制
御電流源の回路図である。
【００４４】図示するように、電圧制御電流源２３は、
一端が電源電位ＶＤＤノードに接続され他端がインバー
タ回路２１−１、２１−２の電源端子に接続されて、制
御電圧ＶＰにより決定される制御電流Ｉcntを供給する
電流源回路２３−１（第１電流源）と、一端がインバー
タ回路２１−１、２１−２の接地端子に接続され他端が
接地電位ノードに接続されて、制御電圧ＶＮにより決定
される制御電流Ｉcntを供給する電流源回路２３−２
（第２電流源）である。
【００４５】インバータ回路２１−１は、ゲートが入力
ノード１に接続され、ソースが電流源回路２３−１の他
端に接続されたｐＭＯＳトランジスタＰ１０と、ゲート
が入力ノード１に接続され、ソースが電流源回路２３−
２の一端に接続され、ドレインがｐＭＯＳトランジスタ
Ｐ１０のドレインに接続されたｎＭＯＳトランジスタＮ
１０とにより構成されており、ｐＭＯＳトランジスタＰ
１０のドレインとｎＭＯＳトランジスタＮ１０のドレイ
ンとの接続ノードが出力ノード１となる。
【００４６】またインバータ回路２１−２は、ゲートが
入力ノード２に接続され、ソースが電流源回路２３−１
の他端に接続されたｐＭＯＳトランジスタＰ１１と、ゲ
ートが入力ノード２に接続され、ソースが電流源回路２
３−２の一端に接続され、ドレインがｐＭＯＳトランジ
スタＰ１１のドレインに接続されたｎＭＯＳトランジス
タＮ１１とにより構成されており、ｐＭＯＳトランジス
タＰ１１のドレインとｎＭＯＳトランジスタＮ１１のド
レインとの接続ノードが出力ノード２となる。
【００４７】このように、インバータ回路２１−１、２
１−２は電流源回路２３−１、２３−２に挟まれた形で
電源電位ＶＤＤ、接地電位ＧＮＤ間に設けられている。
そして各々のインバータ回路２１−１、２１−２には、
入力１と入力２が同電位時にＩcnt／２の電流が供給さ
れる。
【００４８】次に、上記電流源回路（電圧制御電流源２
３）２３−１、２３−２、振幅上限・下限リミット回路
２２、及び差動帰還回路２４−１、２４−２を具体化し
た遅延回路２０について図６を用いて説明する。
【００４９】図示するように、電流源回路２３−１は、
ゲートに発振制御回路４０の出力する制御電圧ＶＰが印
加され、ソースが電源電位ＶＤＤノードに接続され、ド
レインがインバータ回路２１−１、２１−２のｐＭＯＳ
トランジスタＰ１０、Ｐ１１のソースに接続されたｐＭ
ＯＳトランジスタＰ２０であり、電流源回路２３−２
は、ゲートに発振制御回路４０の出力する制御電圧ＶＮ
が印加され、ソースが接地電位ノードに接続され、ドレ
インがインバータ回路２１−１、２１−２のｎＭＯＳト
ランジスタＮ１０、Ｎ１１のソースに接続されたｎＭＯ
ＳトランジスタＮ２０である。
【００５０】差動帰還回路２４−１は、ゲートが接地電
位ノードに接続され、ドレインがインバータ回路２１−
１の入力ノードに接続され、ソースがインバータ回路２
１−２の出力ノードに接続されたｐＭＯＳトランジスタ
Ｐ６０であり、差動帰還回路２４−２は、ゲートが接地
電位ノードに接続され、ドレインがインバータ回路２１
−２の入力ノードに接続され、ソースがインバータ回路
２１−１の出力ノードに接続されたｐＭＯＳトランジス
タＰ６１である。
【００５１】振幅上限・下限リミット回路２２は、ゲー
トに振幅制御回路５０の出力する制御電圧ＶＤＮが印加
され、ドレインが電源電位ＶＤＤノードに接続された２
つのｎＭＯＳトランジスタＮ３０、Ｎ３１と、ゲートに
振幅制御回路５０の出力する制御電圧ＶＤＰが印加さ
れ、ドレインが接地電位ノードに接続され、ソースがｎ
ＭＯＳトランジスタＮ３０、Ｎ３１のソースにそれぞれ
接続された２つのｐＭＯＳトランジスタＰ３０、Ｐ３１
で構成されている。なお、ｎＭＯＳトランジスタＮ３１
のソースとｐＭＯＳトランジスタＰ３１のソースとの接
続ノードは出力ノード１に接続され、ｎＭＯＳトランジ
スタＮ３０のソースとｐＭＯＳトランジスタＰ３０のソ
ースとの接続ノードは出力ノード２に接続されている。
【００５２】次に、電圧制御電流源２３を制御する制御
電圧ＶＮ及びＶＰを出力する発振制御回路４０の具体的
な構成について図７を用いて説明する。
【００５３】図示するように、発振制御回路４０は、ゲ
ートに入力電圧Ｖinが印加され、ソースが接地電位ノー
ドに接続されたｎＭＯＳトランジスタＮ５０と、ドレイ
ンがｎＭＯＳトランジスタＮ５０のドレインに接続さ
れ、ゲートがｎＭＯＳトランジスタＮ５０のドレイン及
び、コンデンサＣ１０を介して電源電位ＶＤＤノードに
接続され、ソースが電源電位ＶＤＤノードに接続された
ｐＭＯＳトランジスタＰ５０と、ソースが電源電位ＶＤ
Ｄノードに接続され、ゲートがｐＭＯＳトランジスタＰ
５０のゲートに接続されたｐＭＯＳトランジスタＰ５１
と、ドレインがｐＭＯＳトランジスタＰ５１のドレイン
に接続され、ゲートがｐＭＯＳトランジスタＰ５１のド
レイン及び、コンデンサＣ１１を介して接地電位ノード
に接続され、ソースが接地電位ノードに接続されたｎＭ
ＯＳトランジスタＮ５２とから構成されている。
【００５４】そして、ｐＭＯＳトランジスタＰ５０のド
レインが制御電位ＶＰノードとなり、ｎＭＯＳトランジ
スタＮ５１のドレインが制御電位ＶＮノードとなる。
【００５５】次に、上記振幅上限・下限リミット回路２
２を制御する制御電圧ＶＤＮ及びＶＤＰを生成する振幅
制御回路５０の具体的な構成について図８を用いて説明
する。
【００５６】図示するように、振幅制御回路５０は、一
端が電源電位ＶＤＤノードに接続された抵抗素子Ｒ１０
と、ソースが抵抗素子Ｒ１０の他端に接続され、ゲー
ト、ドレインが接地電位ノードに接続されたｐＭＯＳト
ランジスタＰ４０と、一端が接地電位ＧＮＤノードに接
続された抵抗素子Ｒ１１と、ソースが抵抗素子Ｒ１１の
他端に接続され、ゲート、ドレインが電源電位ＶＤＤノ
ードに接続されたｎＭＯＳトランジスタＮ４０とから構
成されている。
【００５７】そして、ｎＭＯＳトランジスタＮ４０のソ
ースと抵抗素子Ｒ１１との接続ノードが制御電位ＶＤＮ
ノードとなり、ｐＭＯＳトランジスタＰ４０のソースと
抵抗素子Ｒ１０との接続ノードが制御電位ＶＤＰノード
となる。
【００５８】上記図６乃至図８の各回路を用いて図３の
電圧制御発振回路を構成したときの回路図を図９に示
す。
【００５９】次に、図９に示した電圧制御発振回路１０
の動作について説明する。ここで、各々の遅延回路２
０、２０、…を単純なインバータと考え、この遅延回路
を５段設けたと仮定する。このように考えた際の遅延回
路の等価回路を図１０に示す。図１０の各インバータの
出力レベルの時間変化について図１１（ａ）乃至（ｅ）
を用いて説明する。図１１（ａ）乃至（ｅ）はそれぞれ
１段目乃至５段目のインバータの出力波形を示すタイム
チャートである。
【００６０】まず、時刻ｔ１でインバータ１が反転信号
を出力したとする。すると、時刻ｔ１からΔｔだけ遅れ
た時刻ｔ２でインバータ２がインバータ１の出力の反転
信号を出力する。次にインバータ３は、時刻ｔ２から更
にΔｔだけ遅れた時刻ｔ３でインバータ２の出力の反転
信号を出力する。更にインバータ４は、時刻ｔ３から更
にΔｔだけ遅れた時刻ｔ４でインバータ３の出力の反転
信号を出力する。そして最終段のインバータ５は、時刻
ｔ４からΔｔだけ遅れた時刻ｔ５でインバータ４の出力
の反転信号を出力する。すると、この時刻ｔ５からΔｔ
だけ遅れた時刻ｔ６でインバータ１は時刻ｔ１以降の当
該出力の反転信号を出力する。
【００６１】すなわち、初段のインバータに入力された
信号が、ｎ個（ｎは３以上の自然数で且つ奇数）のイン
バータを経て初段のインバータに戻ってくるのに必要な
時間Ｔは、各インバータでの遅延時間ΔｔをＴdelayと
すれば、Ｔ＝ｎ×Ｔdelayとなる。そしてこの時間Ｔ間
隔で各インバータは反転出力を繰り返す。すなわち、直
列接続されたｎ個のインバータの各々の繰り返し周波数
は１／２ｎ・Ｔdelayとなる。
【００６２】図４に示す２つのインバータ回路２１−
１、２１−２を含む差動型の遅延回路２０では、図１２
（ａ）の波形図に示すように、それぞれのインバータ回
路２１−１、２１−２の出力が同期して、１／２ｎ・Ｔ
delayの周期で互いに逆相で反転動作を繰り返す。この
遅延回路２０の出力レベルは一定の基準電位１から、電
源電位ＶＤＤより低く且つ基準電位１よりも高い基準電
位２までの小振幅出力であるため、出力レベル変換回路
３０において、図１２（ｂ）の波形図に示すように、接
地電位ＧＮＤから電源電位ＶＤＤまでのＣＭＯＳレベル
の振幅に変換する。この出力レベル変換回路３０の出力
が電圧制御発振回路１０の出力ＣＫoutとなる。
【００６３】さて、上記電圧制御発振回路１０の発振周
波数ｆoscを決定するインバータ回路２１−１、２１−
２の遅延時間Ｔdelayを制御するのが電圧制御電流源２
３である。図５に示すように、電圧制御電流源２３とな
る電流源回路２３−１、２３−２はそれぞれ制御電流Ｉ
cntを供給するが、インバータ回路２１−１、２１−２
が差動動作を行っているとすれば、それぞれのインバー
タ回路２１−１、２１−２に流れる電流値はＩcnt／２
で等価になる。そして、インバータ回路２１−１、２１
−２を構成する各トランジスタが飽和領域で動作してい
るとすれば、各インバータ回路２１−１、２１−２の次
段のインバータ回路の入力容量Ｃinに対する電流利得ｇ
mは制御電流Ｉcntの平方根に比例する。遅延回路の遅延
時間Ｔdelayは入力容量Ｃinを充電または放電するのに
必要な時間によって決定されるが、その充放電に必要な
時間は電流利得ｇmに反比例するという特性がある。そ
の結果、遅延時間Ｔdelayは制御電流Ｉcntの平方根に反
比例することになる。すなわち、制御電流Ｉcntによっ
て遅延時間Ｔdelayが制御でき、それによって電圧制御
発振回路１０の発振周波数ｆoscが制御できる。
【００６４】この制御電流Ｉcntの値は制御電圧ＶＰ、
ＶＮによって決定されるが、この制御電圧ＶＰ、ＶＮを
制御するのが発振制御回路４０である。
【００６５】発振制御回路４０（図７参照）には、外部
から電圧制御発振回路１０の発振周波数ｆoscを決める
ための入力電圧Ｖinが入力される。そして、発振制御回
路４０はこの入力電圧Ｖinに基づいてｐＭＯＳトランジ
スタＰ２０、ｎＭＯＳトランジスタＮ２０のゲートに印
加すべき制御電圧ＶＰ、ＶＮを生成し、ｐＭＯＳトラン
ジスタＰ２０、ｎＭＯＳトランジスタＮ２０が供給する
電流が常に等しくなるように制御する。また、この制御
電圧ＶＰ、ＶＮは、ｐＭＯＳトランジスタＰ２０、ｎＭ
ＯＳトランジスタＮ２０が供給する制御電流Ｉcntが入
力電圧Ｖinの２乗に比例するように設定される。なぜな
ら前述の通り、遅延時間Ｔdelayは制御電流Ｉcntの平方
根に比例する。よって、制御電流Ｉcntを入力電圧Ｖin
の２乗に比例させることで、遅延時間Ｔdelayが入力電
圧Ｖinに反比例するようになる。その結果、発振周波数
ｆoscは遅延時間Ｔdelayの逆数に比例するから、入力電
圧Ｖinに比例することになるからである。
【００６６】上記遅延時間に従って入力信号の反転信号
を出力する遅延回路のインバータ回路２１−１、２１−
２は、電流源回路２３−１、２３−２に挟まれる形で接
地電位及び電源電位ＶＤＤに接続されている。電流源回
路は理想的には無限大、現実にもかなり大きなインピー
ダンスを有している。そのため、インバータ回路２１−
１、２１−２の出力電圧は不安定で、一定に定まらない
という問題が発生する。また、図２（ａ）を用いて説明
したように、原則として発振信号はその振幅が電源電位
ＶＤＤ及び接地電位ＧＮＤの間に収まるように設定され
ている。しかし、発振信号の発振周波数が非常に高くな
るような場合には、その振幅が電源電位ＶＤＤ、または
接地電位ＧＮＤにまで達する場合がある。
【００６７】この問題を解決するために、インバータ回
路２１−１、２１−２の後段に振幅上限・下限リミット
回路２２を設けている。この振幅上限・下限リミット回
路２２の動作について図６を用いて説明する。
【００６８】振幅上限・下限リミット回路２２におい
て、インバータ回路２１−１、２１−２の振幅の下限を
定めるｎＭＯＳトランジスタＮ３０、Ｎ３１のゲートに
は制御電圧ＶＤＮが入力され、振幅の上限を定めるｐＭ
ＯＳトランジスタＰ３０、Ｐ３１のゲートには制御電圧
ＶＤＰが入力されている。そして、制御電圧ＶＤＮがイ
ンバータ回路２１−１、２１−２の出力振幅の下限値を
制御し、制御電圧ＶＤＰが上限値を制御している。
【００６９】例えばインバータ回路２１−１の出力電位
（ｐＭＯＳトランジスタＰ３１のソース電位）が高くな
り、ｐＭＯＳトランジスタＰ３１のゲート電位ＶＤＰと
ソース電位との間の電位差がｐＭＯＳトランジスタＰ３
１の閾値より高いレベルになると、ｐＭＯＳトランジス
タＰ３１は導通状態となる。すると、インバータ回路２
１−１の出力端子の電位はｐＭＯＳトランジスタＰ３１
の抵抗分に依存して、ゲート・ソース間電圧ＶＧＳ一定
となる。インバータ回路２１−２の出力電位（ｐＭＯＳ
トランジスタＰ３０のソース電位）が高くなった場合も
同様である。
【００７０】逆に、インバータ回路２１−１の出力電位
（ｎＭＯＳトランジスタＮ３１のソース電位）が低くな
り、ｎＭＯＳトランジスタＮ３１のゲート電位ＶＤＮと
ソース電位との間の電位差が閾値より高いレベルになる
と、ｎＭＯＳトランジスタＮ３１は導通状態となる。す
ると、インバータ回路２１−１の出力端子の電位はｎＭ
ＯＳトランジスタＮ３１に依存することとなり、ゲート
・ソース間電圧をＶＧＳとすれば、（ＶＤＮ−ＶＧＳ）
一定となる。インバータ回路２１−２の出力電位（ｎＭ
ＯＳトランジスタＮ３０のソース電位）が低くなった場
合も同様である。
【００７１】上記振幅上限・下限リミット回路２２の制
御電圧ＶＤＮ、ＶＤＰを供給する振幅制御回路５０は、
ｐＭＯＳトランジスタＰ４０、ｐＭＯＳトランジスタＮ
４０の電圧電流特性と、抵抗素子Ｒ１０とＲ１１の抵抗
値に基づいて、制御電圧ＶＤＮ、ＶＤＰを設定する。
【００７２】次に差動帰還回路２４−１、２４−２の動
作について説明する（図６参照）。例えばインバータ回
路２１−１の入力ノード１の電位がインバータ回路２１
−２の出力ノード２の電位より高くなった場合を考え
る。すると、ｐＭＯＳトランジスタＰ６１は、ゲートが
接地電位ノードに接続されており十分に低い電位にある
ため常にオン状態であり、インバータ回路２１−１の入
力ノードからインバータ回路２１−２の出力ノードへ電
流が流れ込む。すなわち、双方のノードが略同電位とな
るような帰還が働く。ｐＭＯＳトランジスタＰ６０も同
様である。その結果、インバータ回路２１−１、２１−
２の入出力状態は相互に反転状態を保持するように制御
される。なお、ｐＭＯＳトランジスタＰ６０、Ｐ６１の
ゲートは接地電位に接続されているが、接地電位に限ら
ず、確実にオン状態を確保できるような低電位のノード
に接続しておくことが望ましい。勿論、ｐＭＯＳトラン
ジスタに限らず、ｎＭＯＳトランジスタによって構成し
ても構わない。
【００７３】上記のような構成の電圧制御発振回路によ
れば、次のような効果を得ることが出来る。
【００７４】（１）遅延回路２０を電流源回路２３−
１、２３−２で挟み込んだ構成にしたことによる効果。
【００７５】前述の通り電流源回路は理想的に無限大の
出力インピーダンスを有している。インバータ回路２１
−１、２１−２は、この電流源回路２３−１、２３−２
を介して電源電位ＶＤＤ、接地電位に接続されているた
め、電源系のノイズに殆ど影響を受けずにすむ。そのた
め、電圧制御発振回路の動作信頼性が向上できる。
【００７６】（２）振幅上限・下限リミット回路を設け
たことによる効果。
【００７７】（１）のように出力インピーダンスが理想
的には無限大である電流源回路２３−１、２３−２を設
けたことで、インバータ回路２１−１、２１−２の出力
電圧が不安定になる問題が発生する。しかし、インバー
タ回路２１−１、２１−２の後段に振幅上限・下限リミ
ット回路を有することで、インバータ回路２１−１、２
１−２の出力を常時安定させることが可能である。ま
た、発振周波数が高くなった場合でも、発振信号の電圧
レベルが電源電位、または接地電位に達することを防止
でき、ノイズに影響を受けないクロックの生成が可能と
なる。
【００７８】また、本実施形態では電流源回路をＭＯＳ
トランジスタによって構成している。電源ノイズの混入
を抑制するために電流源回路が高出力インピーダンスを
維持するためには、電流源回路を構成するＭＯＳトラン
ジスタが飽和領域動作をする必要がある。例えば、イン
バータ回路２１−１の出力電位が高くなり、ｐＭＯＳト
ランジスタＰ２０のドレイン・ソース間電圧が低くなる
と、ｐＭＯＳトランジスタＰ２０の動作領域は飽和領域
から線形領域に移る。線形領域で動作するＭＯＳトラン
ジスタの出力インピーダンスは非常に小さいため、イン
バータ回路２１−１、２１−２はｐＭＯＳトランジスタ
Ｐ２０を介して電源系ノイズの影響を受けやすくなる。
接地電位についても同様のことが言える。
【００７９】しかし、本実施形態のように振幅上限・下
限リミット回路によりインバータ回路２１−１、２１−
２の振幅を一定の範囲内に抑えることで、ｐＭＯＳトラ
ンジスタＰ２０、Ｎ２０において高出力インピーダンス
を有する飽和領域動作を維持させることが出来る。
【００８０】（３）振幅制御回路を設けたことによる効
果。
【００８１】振幅制御回路５０は上記振幅上限・下限リ
ミット回路に制御電位ＶＤＮ、ＶＤＰを供給するもので
あるが、図８のような構成を用いることで次のような効
果が得られる。
【００８２】ここではインバータ回路２１−２の入力が
立ち上がる際の出力ノードの電位変化に着目し、図１３
を用いて上記効果について説明する。図１３はインバー
タ回路２１−２と振幅上限・下限リミット回路２２の一
部を示す回路図である。
【００８３】インバータ回路２１−２の出力ノードの電
位の立ち上がりに要する時間は、次段のインバータ回路
の入力容量Ｃinを充電する速さに依存する。インバータ
回路２１−２の出力電位をＶoとすれば、Ｖo＜ＶＤＰ＋
Ｖth（ＶthはｐＭＯＳトランジスタの閾値電圧）の条件
を満足するほどに出力振幅が小さい場合にはｐＭＯＳト
ランジスタＰ３０はオフ状態である。
【００８４】次に出力振幅が大きくなり、Ｖo＞ＶＤＰ
＋Ｖthの条件が満足されて、ｐＭＯＳトランジスタＰ３
０がオン状態となった場合を考える。オン状態において
更にＶoが大きくなると、入力容量Ｃinを充電していた
大部分の電流ＩpがｐＭＯＳトランジスタＰ３０に流れ
込み始め、充電電流Ｉchargeは小さくなり、結果的に遅
延時間Ｔdelayが長くなる。一方、制御電位ＶＤＰが大
きくなれば電流利得ｇmが大きくなり、遅延時間Ｔdelay
が小さくなる。
【００８５】これは次のような効果に結びつく。例えば
周囲温度が上昇したことを考える。遅延回路では、温度
が上昇するとトランジスタの電流利得ｇmは一般的に低
下するため充電電流が小さくなって、遅延時間Ｔdelay
は長くなる。
【００８６】一方で振幅制御回路でも、温度が上昇する
とトランジスタの電流利得ｇmが低下するため、図８に
おけるｐＭＯＳトランジスタＰ４０の電流供給量が減少
する。すると、抵抗素子Ｒ１０での電圧降下量が減少す
るので制御電位ＶＤＰが上昇する。前述のように、この
制御電圧ＶＤＰの上昇は遅延時間Ｔdelayの低下に繋が
るものであるすなわち温度の上昇は個々の遅延回路内に
おいて遅延時間Ｔdelayを大きくする方向に寄与する
が、振幅制御回路では制御電圧ＶＤＰを上昇させる方向
に寄与する。その結果、個々の遅延回路における遅延時
間Ｔdelayの増加を、制御電圧ＶＤＰの上昇による遅延
時間Ｔdelayの低下により相殺させることになって、温
度による遅延時間の変化を抑制することが可能となる。
【００８７】（４）発振制御回路の効果。
【００８８】また、インバータ回路２１−１、２１−２
へのノイズの混入を電流源回路２３−１、２３−２で防
止しているが、当然ながら電流源回路２３−１、２３−
２を制御する制御電圧ＶＮ、ＶＰについてもノイズの影
響を考慮する必要がある。上記実施形態における発振制
御回路４０では、ｐＭＯＳトランジスタＰ５０、Ｐ５１
のゲートと電源電位ＶＤＤノードとの間にコンデンサＣ
１０を設けている（図７参照）。これは、例えば電源電
位ＶＤＤノードに電源ノイズが混入した場合に、その電
源ノイズと同相の電位変化を制御電位ＶＰノードにも発
生させるためである。その結果、電源電位ＶＤＤと制御
電位ＶＰとのノード間における電位差はノイズによる影
響を受け難くなる。
【００８９】同様に、ｎＭＯＳトランジスタＮ５０、Ｎ
５１のゲートと接地電位ノードとの間にもコンデンサＣ
１１を設けている。これも接地電位ノードに電源ノイズ
が混入した場合に、接地電位と制御電位ＶＮとの間の電
位差がノイズの影響を受け難くするために設けている。
そのため、電流源回路２３−１、２３−２となるｐＭＯ
ＳトランジスタＰ２０、ｎＭＯＳトランジスタＮ２０は
安定した電流を供給すること可能となる。
【００９０】（５）本電圧制御発振回路をＰＬＬ（Phas
e Locked Loop）に適用した際の効果。
【００９１】更に、この電圧制御発振回路を用いてＰＬ
Ｌを構成した場合にはまた別の効果が得られる。まず、
電圧制御発振回路の発振周波数が入力電圧に比例するた
めに発振制御回路の入力電圧ＶinによらずＰＬＬのルー
プ特性が一定となり、ＰＬＬの出力周波数を安定化させ
ることが容易となる。
【００９２】次に、ＰＬＬの構成においては電圧制御発
振回路の前段には通常ループフィルタを設けている。す
なわち、電圧制御発振回路の入力電圧Ｖinが入力される
ノードと接地電位との間にコンデンサが存在する。この
コンデンサは比較的容量の大きなものが用いられるた
め、高周波帯域ではインピーダンスが低く、入力電圧Ｖ
inノードは電源系ノイズの影響を大きく受ける。本発振
制御回路では、入力電圧を電流に変換するｎＭＯＳトラ
ンジスタＮ５０はゲートに入力電圧Ｖinが入力され、ソ
ースが接地電位に接続されている。そのため、ノイズが
混入しても入力電圧Ｖinと接地電位との間の電位差は変
わらないので、ドレイン電流は安定であり、制御電圧Ｖ
Ｐ、ＶＮも安定な電圧値として供給することが出来る。
【００９３】上記（１）乃至（４）の効果をノイズ対策
の観点から再言すれば、（ア）遅延回路内のインバータ
回路を、出力インピーダンスの非常に大きな電流源回路
を介して電源電位ＶＤＤ、接地電位に接続し、（イ）上
記電流源回路の電流量を制御する制御電位が電源電位Ｖ
ＤＤ及び接地電位と連動して変化させることにより、両
者の間の電位差を一定に保持し、（ウ）遅延回路を、差
動動作を行う２つのインバータ回路で構成する、という
ことにより、電圧制御発振回路のノイズに対する安定動
作を実現している。
【００９４】図１４は本実施形態の変形例に係る電圧制
御発振回路の回路図である。図示するように本電圧制御
発振回路１０では、電流源回路２３−１、２３−２を全
ての遅延回路２０、２０、…について共通にしている。
このような構成を用いても、上記実施形態と同様の効果
が得られる。
【００９５】次にこの発明の第２の実施形態に係る遅延
回路及び電圧制御発振回路について、図１５を用いて説
明する。図１５は電圧制御発振回路の回路図である。本
実施形態は、第１の実施形態において遅延回路の数を偶
数個にしたものである。
【００９６】図示するように、偶数個の遅延回路で発振
回路を実現するために、最終段の遅延回路の出力ノード
１を初段の遅延回路の入力ノード２に接続し、最終段の
遅延回路の出力ノード２を初段の遅延回路の入力ノード
１に接続している。
【００９７】このような遅延回路の接続を行うことで、
第１の実施形態と同様の動作を実現でき、また同様の効
果を得ることが出来る。
【００９８】なお本発明に係る電圧制御発振回路は、上
記第１、第２の実施形態で説明した回路構成に限定され
るものではなく、種々の変形が可能である。そこで、上
記第１、第２の実施形態の変形例として、各回路構成の
他の具体例について図面を用いて説明する。
【００９９】図１６は遅延回路２０の変形例について示
す回路図である。図示するように、本遅延回路２０では
差動帰還回路２４−１、２４−２を、それぞれ抵抗素子
Ｒ２０、Ｒ２１により実現している。このように抵抗素
子を用いることによっても、インバータ回路２１−１、
２１−２の差動動作を保証することが出来る。すなわ
ち、差動帰還回路２４−１、２４−２は、インバータ回
路２１−１の入力ノードとインバータ回路２１−２の２
１−２の出力ノード、そしてインバータ回路２１−１の
出力ノードとインバータ回路２１−２の入力ノードとを
同相、同電位とする事が出来るものであれば限定される
ものではない。
【０１００】また図１７は発振制御回路４０の変形例に
ついて示す回路図である。図示するように発振制御回路
４０のコンデンサＣ１０を、ソース、ドレインを短絡し
たｐＭＯＳトランジスタＰ５２に置き換えている。そし
て、このｐＭＯＳトランジスタＰ５２を、ソース、ドレ
インを短絡したノードを一方の電極、ゲートを他方の電
極とする容量素子として機能させている。コンデンサＣ
１１についても同様に、ソース、ドレインを短絡したｎ
ＭＯＳトランジスタＮ５２に置き換えている。すなわ
ち、図７に示すコンデンサＣ１０、Ｃ１１は、容量性の
インピーダンスを有する素子等、直流成分をカットしつ
つノイズ等の交流成分を通すものであれば限定されるも
のではない。
【０１０１】更に図１８は振幅制御回路５０の第１の変
形例について示す回路図である。図示するように、電源
電位ＶＤＤノードと抵抗素子Ｒ１０との間にｐＭＯＳト
ランジスタＰ４１を、抵抗素子Ｒ１１と接地電位との間
にｎＭＯＳトランジスタＮ４１を設けている。そして、
ｐＭＯＳトランジスタＰ４１についてはソースを電源電
位ＶＤＤノードに接続し、ゲート、ドレインを抵抗素子
Ｒ１０の一端に接続し、ｎＭＯＳトランジスタＮ４１に
ついてはソースを接地電位ＧＮＤノードに接続し、ゲー
ト、ドレインを抵抗素子Ｒ１１の一端に接続している。
このような構成とすることで抵抗素子Ｒ１０、Ｒ１１の
抵抗値、すなわち抵抗素子Ｒ１０、Ｒ１１のサイズを小
さくできるため、製造コストを削減できる。
【０１０２】また、図１９は振幅制御回路５０の第２の
変形例について示す回路図である。図示するように振幅
制御回路５０は、定電流源回路７０と、定電流源回路７
０の出力ノードにゲートが接続され、ソースが接地電位
ＧＮＤノードに接続されたｎＭＯＳトランジスタＮ４２
と、ｎＭＯＳトランジスタＮ４２のドレインに一端が接
続され、他端が電源電位ＶＤＤノードに接続された抵抗
素子Ｒ１０と、定電流源回路７０の出力ノードにゲート
が接続され、ソースが電源電位ＶＤＤノードに接続され
たｐＭＯＳトランジスタＰ４２と、ｐＭＯＳトランジス
タＰ４２のドレインに一端が接続され、他端が接地電位
ＧＮＤノードに接続された抵抗素子Ｒ１１とを備えてい
る。そして、ｎＭＯＳトランジスタＮ４２のドレインと
抵抗素子Ｒ１０との接続ノードが制御電位ＶＤＮノード
となり、ｐＭＯＳトランジスタＰ４２のドレインと抵抗
素子Ｒ１１との接続ノードが制御電位ＶＤＰノードとな
る。
【０１０３】図２０は、上記振幅制御回路５０において
定電流源回路７０を具体化した回路図である。図示する
ように定電流源回路７０は、ソースが電源電位ＶＤＤノ
ードに接続されたｐＭＯＳトランジスタＰ７０と、一端
がｐＭＯＳトランジスタＰ７０のドレインに接続された
抵抗素子Ｒ７０と、ゲートがｐＭＯＳトランジスタＰ７
０のドレインと抵抗素子Ｒ７０との接続ノードに接続さ
れ、ドレインが抵抗素子Ｒ７０の他端に接続され、ソー
スが接地電位ノードに接続されたｎＭＯＳトランジスタ
Ｎ７０と、ゲートがｐＭＯＳトランジスタＰ７０のゲー
トに接続され、ソースが電源電位ＶＤＤノードに接続さ
れ、ドレインがゲートに接続されたｐＭＯＳトランジス
タＰ７１と、ゲートがｎＭＯＳトランジスタＮ７０のド
レインに接続され、ドレインがｐＭＯＳトランジスタＰ
７１のドレインに接続され、ソースが接地電位ノードに
接続されたｎＭＯＳトランジスタＮ７１とを備えてい
る。そして、ｐＭＯＳトランジスタＰ７１のドレイン電
位ノードが当該定電流源回路７０の一方の出力ノードと
なり、ｐＭＯＳトランジスタＰ４２のゲートに接続され
ている。また、ｎＭＯＳトランジスタＮ７１のゲート電
位ノードが他方の出力ノードとなり、ｎＭＯＳトランジ
スタＮ４２のゲートに接続されている。
【０１０４】上記のように定電流源回路７０は自己バイ
アス型のバイアス回路であり、本回路が生成する電流値
Ｉbは温度が高くなると増大し、温度が低下すると減少
するという特性を有している。この電流Ｉbはカレント
ミラーによって抵抗素子Ｒ１０、Ｒ１１へ供給される。
そして、電源電位ＶＤＤから抵抗素子Ｒ１０での電圧降
下分を差し引いた電位が制御電位ＶＤＮとなり、接地電
位ＧＮＤから抵抗素子Ｒ１１での電圧降下分を足しあわ
せた電位が制御電位ＶＤＰとなる。前述の通り定電流源
回路７０が供給する電流値Ｉbは温度に比例して変化す
る。例えば温度が上昇すればＩbは増加する。すると抵
抗素子Ｒ１０、Ｒ１１での電圧降下量も増加するため、
制御電位ＶＤＮは低下し、制御電位ＶＤＰは上昇する。
制御電位ＶＤＮの低下及びＶＤＰの上昇は、遅延回路の
振幅の増大に寄与するため遅延時間は小さくなる。その
結果、温度の上昇による遅延回路自身の動作速度の低下
が制御電位ＶＤＮ、ＶＤＰにより補償され、温度による
遅延時間の変化を抑制できる。本振幅制御回路の構成に
よれば、定電流源回路７０の動作が温度変化に対して高
い感度を有しているため、逆に遅延時間の動作の温度変
化に対する感度を低下させる、すなわち遅延時間の温度
依存性を無くすことが出来、遅延時間を温度に対して安
定させることが出来る。
【０１０５】また、図１における発振部５は、上記実施
形態で説明したような複数段の遅延回路によって構成さ
れるものに限られるものではなく、例えばマルチバイブ
レータを用いた発振回路であっても良い。図２１（ａ）
はマルチバイブレータタイプの発振回路を備える発振部
５を用いた場合における、電流源３、４との接続関係と
共に発振部５の回路図を示しており、図２１（ｂ）は本
発振部５が出力する発振信号の波形図である。図示する
ように発振部５は、一端が電流源３に接続されたスイッ
チＳＷ１と、一端がスイッチＳＷ１の他端に接続され、
他端が電流源４に接続されたスイッチＳＷ２と、スイッ
チＳＷ１とＳＷ２との接続ノードと接地電位ＧＮＤノー
ドとの間に設けられたコンデンサＣ８０と、反転入力端
子がスイッチＳＷ１とＳＷ２との接続ノードに接続さ
れ、正転入力端子に基準電圧ＶＨ、ＶＬ（ＶＤＤ＞ＶＨ
＞ＶＬ＞ＧＮＤ）がそれぞれ印加された比較器８０、８
１と、この比較器８０、８１の出力を入力とするＲ／Ｓ
フリップフロップ８２とを備えており、Ｒ／Ｓフリップ
フロップ８２の出力信号によって、スイッチＳＷ１、Ｓ
Ｗ２とを制御することで発振信号を生成する。Ｒ／Ｓフ
リップフロップ８２は一方の入力ノードが比較器８０の
出力ノードに接続されたＮＯＲゲート８３と、一方の入
力ノードが比較器８１の出力ノードに接続され、他方の
入力ノードがＮＯＲゲート８３の出力ノードに接続さ
れ、出力ノードがＮＯＲゲート８３の他方の入力ノード
に接続されたＮＯＲゲート８４とを有する構造となって
いる。スイッチＳＷ２、ＳＷ１は、その入力信号がＨレ
ベルの際にオン状態、Ｌレベルの際にオフ状態となる。
このスイッチＳＷ１、ＳＷ２を制御する入力信号はＲ／
Ｓフリップの出力信号であるが、スイッチＳＷ２にはＲ
／Ｓフリップフロップの出力信号がそのまま入力され、
スイッチＳＷ１にはインバータ８５を介してその反転信
号が入力される。そのため、スイッチＳＷ１、ＳＷ２は
常にどちらか一方がオン状態となっている。
【０１０６】上記構成のマルチバイブレータを用いた発
振回路において生成される発振信号は、図２１（ｂ）に
示すような三角波である。この発振信号の振幅は、基本
的には比較器８０、８１の正転入力端子に印加される基
準電圧ＶＨ、ＶＬによって決定され、電源電位ＶＤＤ及
び接地電位ＧＮＤの間に収まるように制御されている。
また、スイッチＳＷ１、ＳＷ２と電源電位ＶＤＤノー
ド、接地電位ＧＮＤノードとの間に電流源３、４を設け
ているため、このスイッチＳＷ１、ＳＷ２を介して電源
系ノイズが混入することを防止できる。
【０１０７】このように、マルチバイブレータを用いた
発振回路であっても、本発明の効果を得ることが出来
る。
【０１０８】なお、上記第１、第２の実施形態及びその
変形例においては電源電位ＶＤＤを基準に動作させる構
造となっているが、トランジスタの導電型を逆にするこ
とで接地電位を基準に動作させることが可能である。
【０１０９】また、上記第１、第２の実施形態及びその
変形例で説明した電圧制御発振回路は、インバータ回
路、振幅上限・下限リミット回路、電圧制御電流源、及
び差動帰還回路を備えた遅延回路と、発振制御回路と、
振幅制御回路と、出力レベル変換回路とから構成してい
る。しかし、上記全ての要素を備える必要はなく、例え
ば遅延回路における差動帰還回路を省く等、必要に応じ
て電圧制御発振回路を構成することも可能である。
【０１１０】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
【０１１１】
【発明の効果】以上説明したように、この発明によれ
ば、電源系のノイズによる遅延時間の変動を効果的に防
止できる遅延回路を提供できる。
【０１１２】また、電源系のノイズによる発振周波数の
変動を効果的に防止できる電圧制御発振回路を提供でき
る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る電圧制御発振
回路のブロック図。
【図２】この発明の第１の実施形態に係る電圧制御発振
回路の効果について説明するためのもので、（ａ）図は
発振信号、（ｂ）図は制御電圧ＶＮ、ＶＰの波形図。
【図３】この発明の第１の実施形態に係る電圧制御発振
回路の具体的なブロック図。
【図４】この発明の第１の実施形態に係る電圧制御発振
回路が備える遅延回路のより具体的なブロック図。
【図５】この発明の第１の実施形態に係る電圧制御発振
回路が備える遅延回路の一部を示す回路図。
【図６】この発明の第１の実施形態に係る電圧制御発振
回路が備える遅延回路の回路図。
【図７】この発明の第１の実施形態に係る電圧制御発振
回路が備える発振制御回路の回路図。
【図８】この発明の第１の実施形態に係る電圧制御発振
回路が備える振幅制御回路の回路図。
【図９】この発明の第１の実施形態に係る電圧制御発振
回路の回路図。
【図１０】この発明の第１の実施形態に係る電圧制御発
振回路が備える遅延回路の等価回路図。
【図１１】図８の回路の動作を示すタイムチャートで、
（ａ）乃至（ｅ）図はそれぞれインバータ１乃至５の出
力波形図。
【図１２】図１の回路の動作を示すタイムチャートで、
（ａ）図は最終段のインバータ回路の出力波形図であ
り、（ｂ）図は出力レベル変換回路の出力波形図。
【図１３】この発明の第１の実施形態に係る電圧制御発
振回路が備える振幅上限・下限リミット回路の効果につ
いて説明するためのもので、インバータ回路、電圧制御
電流源、及び振幅上限・下限リミット回路の一部を示す
回路図。
【図１４】この発明の第１の実施形態に係る電圧制御発
振回路を具体化した回路図。
【図１５】この発明の第２の実施形態に係る電圧制御発
振回路のブロック図。
【図１６】この発明の第１、第２の実施形態の変形例に
係る電圧制御発振回路が備える遅延回路の回路図。
【図１７】この発明の第１、第２の実施形態の変形例に
係る電圧制御発振回路が備える発信制御回路の回路図。
【図１８】この発明の第１、第２の実施形態の変形例に
係る電圧制御発振回路が備える振幅制御回路の回路図。
【図１９】この発明の第１、第２の実施形態の変形例に
係る電圧制御発振回路が備える振幅制御回路の回路図。
【図２０】この発明の第１、第２の実施形態の変形例に
係る電圧制御発振回路が備える振幅制御回路のより具体
的な回路図。
【図２１】この発明の第１、第２の実施形態の変形例に
係る発振部について示しており、（ａ）図は回路図、
（ｂ）図は発振信号の波形図。
【図２２】従来の電圧制御発振回路の回路図。
【図２３】ＭＯＳトランジスタのソース、ドレイン間電
圧とドレイン電流との関係を示す特性図。
【符号の説明】
１、１０、１００…電圧制御発振回路 ２…発振制御部 ５…発振部 ６、７…伝達手段 ２０、２００…遅延回路 ２１−１、２１−２…インバータ回路 ２２…振幅上限・下限リミット回路 ３、４、２３…電圧制御電流源 ２３−１、２３−２…電流源回路 ２４−１、２４−２…差動帰還回路 ３０、３００…出力レベル変換回路 ４０、４００…発振制御回路 ５０、５００…振幅制御回路 ７０…定電流源回路 ８０、８１…比較器 ８２…Ｒ／Ｓフリップフロップ ８３、８４…ＮＯＲゲート ８５…インバータ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J001 AA05 AA11 BB12 BB20 BB25 CC03 DD01 DD06 5J043 AA06 AA26 LL02 5J098 AA03 AA11 AA14 AB03 AB04 AB08 AB12 AB22 AC04 AC22 AD03 AD07 FA02

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 入力電圧に対応する第１、第２制御電圧
    を生成する発振制御部と、 前記発振制御部の生成する前記第１、第２制御電圧に対
    応する制御電流をそれぞれ生成する第１、第２電流源
    と、 前記第１電流源を介在して電源電位ノードに接続され、
    前記第２電流源を介在して接地電位ノードに接続され、
    該第１、第２電流源により生成される前記制御電流によ
    って発振周波数が決定されるクロックを生成する発振部
    と、 前記電源電位ノードと前記第１制御電位ノードとの間に
    設けられ、該電源電位の変動を該第１制御電位に同相で
    伝達することにより、該電源電位と該第１制御電位との
    間の電位差を一定に維持するための第１伝達手段と、 前記接地電位ノードと前記第２制御電位ノードとの間に
    設けられ、該接地電位の変動を該第２制御電位に同相で
    伝達することにより、該接地電位と該第２制御電位との
    間の電位差を一定に維持するための第２伝達手段とを具
    備することを特徴とする電圧制御発振回路。
  2. 【請求項２】 前記第１、第２伝達手段は容量性の素子
    であることを特徴とする請求項１記載の電圧制御発振回
    路。
  3. 【請求項３】 前記発振部は、複数の遅延回路を備え、 前記第１電流源は、前記電源電位ノードと各々の前記遅
    延回路の電源端子との間に設けられ、 前記第２電流源は、前記接地電位ノードと各々の前記遅
    延回路の接地端子との間に設けられていることを特徴と
    する請求項１記載の電圧制御発振回路。
  4. 【請求項４】 前記第１、第２電流源は、各々の前記遅
    延回路の一部であり、各々の遅延回路毎に設けられてい
    ることを特徴とする請求項３記載の電圧制御発振回路。
  5. 【請求項５】 前記遅延回路は、前記第１、第２電流源
    の生成する制御電流に対応する一定の遅延時間後に入力
    信号の反転信号をそれぞれ出力する第１、第２インバー
    タ回路を具備し、 前記第１電流源は、前記第１、第２インバータ回路の電
    源端子と電源電位ノードとの間に設けられ、 前記第２電流源は、前記第１、第２インバータ回路の接
    地端子と接地電位ノードとの間に設けられていることを
    特徴とする請求項３または４記載の電圧制御発振回路。
  6. 【請求項６】 前記遅延回路は、前記第１インバータ回
    路の入力ノードと前記第２インバータ回路の出力ノード
    との間に設けられ、該第１インバータ回路の入力ノード
    と該第２インバータ回路の出力ノードの電位を同相、且
    つ実質的に同電位であるように維持する第１差動帰還回
    路と、 前記第１インバータ回路の出力ノードと前記第２インバ
    ータ回路の入力ノードとの間に設けられ、該第１インバ
    ータ回路の出力ノードと該第２インバータ回路の入力ノ
    ードの電位を同相、且つ実質的に同電位であるように維
    持する第２差動帰還回路とを更に備えることを特徴とす
    る請求項５記載の電圧制御発振回路。
  7. 【請求項７】 前記遅延回路は、前記第１、第２インバ
    ータ回路の出力ノードの電位の上限及び下限を定める上
    限・下限リミット回路を更に備えることを特徴とする請
    求項５記載の電圧制御発振回路。
  8. 【請求項８】 前記上限・下限リミット回路により限界
    づけられる前記第１、第２インバータ回路の出力ノード
    の電位の上限値及び下限値を制御する振幅制御回路を更
    に備えることを特徴とする請求項７記載の電圧制御発振
    回路。
  9. 【請求項９】 入力信号の反転信号を一定の遅延時間後
    にそれぞれ出力する第１、第２インバータ回路と、 前記第１、第２インバータ回路の電源端子と電源電位ノ
    ードとの間に設けられ、生成する制御電流により前記遅
    延時間を決定し、且つ前記電源電位ノードに重畳したノ
    イズの前記電源端子への混入を防止する第１電流源と、 前記第１、第２インバータ回路の接地端子と接地電位ノ
    ードとの間に設けられ、生成する制御電流により前記遅
    延時間を決定し、且つ前記接地電位ノードに重畳したノ
    イズの前記接地端子への混入を防止する第２電流源と、 前記第１、第２インバータ回路の出力ノードの電位の上
    限及び下限を定める上限・下限リミット回路とを具備す
    ることを特徴とする遅延回路。
  10. 【請求項１０】 前記第１インバータ回路の入力ノード
    と前記第２インバータ回路の出力ノードとの間に設けら
    れ、該第１インバータ回路の入力ノードと該第２インバ
    ータ回路の出力ノードの電位を同相、且つ実質的に同電
    位であるように維持する第１差動帰還回路と、 前記第１インバータ回路の出力ノードと前記第２インバ
    ータ回路の入力ノードとの間に設けられ、該第１インバ
    ータ回路の出力ノードと該第２インバータ回路の入力ノ
    ードの電位を同相、且つ実質的に同電位であるように維
    持する第２差動帰還回路とを更に備えることを特徴とす
    る請求項９記載の遅延回路。
  11. 【請求項１１】 前記第１差動帰還回路は、ゲートに閾
    値以上の電位が与えられ、電流経路の一端が前記第１イ
    ンバータ回路の入力ノードに接続され、他端が前記第２
    インバータ回路の出力ノードに接続された第１ＭＯＳト
    ランジスタであり、 前記第２差動帰還回路は、ゲートに閾値以上の電位が与
    えられ、電流経路の一端が前記第１インバータ回路の出
    力ノードに接続され、他端が前記第２インバータ回路の
    入力ノードに接続された第２ＭＯＳトランジスタである
    ことを特徴とする請求項１０記載の遅延回路。
  12. 【請求項１２】 前記第１、第２差動帰還回路は、それ
    ぞれ一端が前記第１インバータ回路の入力ノード及び出
    力ノードに接続され、他端が前記第２インバータ回路の
    入力ノード及び出力ノードに接続された第１、第２抵抗
    素子であることを特徴とする請求項１０記載の遅延回
    路。
  13. 【請求項１３】 前記第１、第２電流源の生成する前記
    制御電流の電流値は、各々外部より入力される第１、第
    ２制御電圧により制御され、 前記電源電位ノードと第１制御電位ノードとの間に設け
    られ、該電源電位の変動を該第１制御電位に同相で伝達
    することにより、該電源電位と該第１制御電位との間の
    電位差を一定に維持するための第１伝達手段と、 前記接地電位ノードと第２制御電位ノードとの間に設け
    られ、該接地電位の変動を該第２制御電位に同相で伝達
    することにより、該接地電位と該第２制御電位との間の
    電位差を一定に維持するための第２伝達手段とを更に具
    備することを特徴とする請求項９記載の遅延回路。
  14. 【請求項１４】 前記第１電流源は、ゲートに閾値以上
    の電位が与えられ、電流経路の一端が電源電位ノードに
    接続され、他端が前記第１、第２インバータ回路の電源
    端子に接続された、飽和領域での動作を維持する第３Ｍ
    ＯＳトランジスタであり、 前記第２電流源は、ゲートに閾値以上の電位が与えら
    れ、電流経路の一端が接地電位ノードに接続され、他端
    が前記第１、第２インバータ回路の接地端子に接続され
    た、飽和領域での動作を維持する第４ＭＯＳトランジス
    タであり、 前記第３、第４ＭＯＳトランジスタのゲート電位は、該
    第３、第４ＭＯＳトランジスタの生成する制御電流の電
    流値が等しくなるよう設定されていることを特徴とする
    請求項９記載の遅延回路。
  15. 【請求項１５】 前記振幅上限・下限リミット回路は、 前記第１、第２インバータ回路の出力ノードの電位が上
    昇した際には、該出力ノードと接地電位ノードとの間に
    電流経路を発生させることで、該出力ノードの電位の一
    定電位以上への上昇を抑制し、 前記第１、第２インバータ回路の出力ノードの電位が下
    降した際には、該出力ノードと電源電位ノードとの間に
    電流経路を発生させることで、該出力ノードの電位の一
    定電位以下への下降を抑制することを特徴とする請求項
    ９記載の遅延回路。
  16. 【請求項１６】 第３、第４制御電圧を生成する振幅制
    御回路を更に備え、 前記第３、第４制御電圧は、前記振幅上限・下限リミッ
    ト回路における、前記第１、第２インバータ回路の出力
    ノードと接地電位との間に電流経路を発生させる該出力
    ノードの臨界電圧、及び前記第１、第２インバータ回路
    の出力ノードと電源電位との間に電流経路を発生させる
    該出力ノードの臨界電圧を、それぞれ決定することを特
    徴とする請求項１５記載の遅延回路。
  17. 【請求項１７】 直列接続されたｎ個（ｎは３以上の自
    然数で且つ奇数）の遅延回路と、 前記遅延回路の遅延時間を定めるための第１、第２制御
    電圧を生成する発振制御回路と、 前記遅延回路の出力ノードの電位の上限値、下限値を定
    めるための第３、第４制御電圧を生成する振幅制御回路
    とを具備し、各々の前記遅延回路は、 入力信号の反転信号を一定の遅延時間後にそれぞれ出力
    する第１、第２インバータ回路と、 前記第１、第２インバータ回路の電源端子と電源電位ノ
    ードとの間に設けられ、前記第１制御電圧に対応して生
    成する制御電流により前記遅延時間を決定し、且つ前記
    電源電位ノードに重畳したノイズの前記電源端子への混
    入を防止する第１電流源と、 前記第１、第２インバータ回路の接地端子と接地電位ノ
    ードとの間に設けられ、前記第２制御電圧に対応して生
    成する制御電流により前記遅延時間を決定し、且つ前記
    接地電位ノードに重畳したノイズの前記接地端子への混
    入を防止する第２電流源と、 前記第３、第４制御電圧に対応して、前記第１、第２イ
    ンバータ回路の出力ノードの電位の上限及び下限を定め
    る上限・下限リミット回路とを備え、 前記遅延回路の第１、第２インバータ回路の出力ノード
    は、次段の遅延回路のそれぞれ第１、第２インバータ回
    路の入力ノードに接続され、 最終段の前記遅延回路の第１、第２インバータ回路の出
    力ノードは、初段の遅延回路のそれぞれ第１、第２イン
    バータ回路の入力ノードに接続されていることを特徴と
    する電圧制御発振回路。
  18. 【請求項１８】 直列接続されたｎ個（ｎは２以上の自
    然数で且つ偶数）の遅延回路と、 前記遅延回路の遅延時間を定めるための第１、第２制御
    電圧を生成する発振制御回路と、 前記遅延回路の出力ノードの電位の上限値、下限値を定
    めるための第３、第４制御電圧を生成する振幅制御回路
    とを具備し、各々の前記遅延回路は、 入力信号の反転信号を一定の遅延時間後にそれぞれ出力
    する第１、第２インバータ回路と、 前記第１、第２インバータ回路の電源端子と電源電位ノ
    ードとの間に設けられ、前記第１制御電圧に対応して生
    成する制御電流により前記遅延時間を決定し、且つ前記
    電源電位ノードに重畳したノイズの前記電源端子への混
    入を防止する第１電流源と、 前記第１、第２インバータ回路の接地端子と接地電位ノ
    ードとの間に設けられ、前記第２制御電圧に対応して生
    成する制御電流により前記遅延時間を決定し、且つ前記
    接地電位ノードに重畳したノイズの前記接地端子への混
    入を防止する第２電流源と、 前記第３、第４制御電圧に対応して、前記第１、第２イ
    ンバータ回路の出力ノードの電位の上限及び下限を定め
    る上限・下限リミット回路とを備え、 前記遅延回路の第１、第２インバータ回路の出力ノード
    は、次段の遅延回路のそれぞれ第１、第２インバータ回
    路の入力ノードに接続され、 最終段の前記遅延回路の第１、第２インバータ回路の出
    力ノードは、初段の遅延回路のそれぞれ第２、第１イン
    バータ回路の入力ノードに接続されていることを特徴と
    する電圧制御発振回路。
  19. 【請求項１９】 前記第１インバータ回路の入力ノード
    と前記第２インバータ回路の出力ノードとの間に設けら
    れ、該第１インバータ回路の入力ノードと該第２インバ
    ータ回路の出力ノードの電位を同相、且つ実質的に同電
    位であるように維持する第１差動帰還回路と、 前記第１インバータ回路の出力ノードと前記第２インバ
    ータ回路の入力ノードとの間に設けられ、該第１インバ
    ータ回路の出力ノードと該第２インバータ回路の入力ノ
    ードの電位を同相、且つ実質的に同電位であるように維
    持する第２差動帰還回路とを更に備えることを特徴とす
    る請求項１７または１８記載の電圧制御発振回路。
  20. 【請求項２０】 前記第１差動帰還回路は、ゲートに閾
    値以上の電位が与えられ、電流経路の一端が前記第１イ
    ンバータ回路の入力ノードに接続され、他端が前記第２
    インバータ回路の出力ノードに接続された第１ＭＯＳト
    ランジスタであり、 前記第２差動帰還回路は、ゲートに閾値以上の電位が与
    えられ、電流経路の一端が前記第１インバータ回路の出
    力ノードに接続され、他端が前記第２インバータ回路の
    入力ノードに接続された第２ＭＯＳトランジスタである
    ことを特徴とする請求項１９記載の電圧制御発振回路。
  21. 【請求項２１】 前記第１、第２差動帰還回路は、それ
    ぞれ一端が前記第１インバータ回路の入力ノード及び出
    力ノードに接続され、他端が前記第２インバータ回路の
    入力ノード及び出力ノードに接続された第１、第２抵抗
    素子であることを特徴とする請求項１９記載の電圧制御
    発振回路。
  22. 【請求項２２】 前記第１電流源は、ゲートに前記第１
    制御電圧が与えられ、電流経路の一端が電源電位ノード
    に接続され、他端が前記第１、第２インバータ回路の電
    源端子に接続された、飽和領域での動作を維持する第３
    ＭＯＳトランジスタであり、 前記第２電流源は、ゲートに前記第２制御電圧が与えら
    れ、電流経路の一端が接地電位ノードに接続され、他端
    が前記第１、第２インバータ回路の接地端子に接続され
    た、飽和領域での動作を維持する第４ＭＯＳトランジス
    タであり 前記第３、第４ＭＯＳトランジスタのゲート電位は、該
    第３、第４ＭＯＳトランジスタの生成する制御電流の電
    流値が等しくなるよう設定されていることを特徴とする
    請求項１７または１８記載の電圧制御発振回路。
  23. 【請求項２３】 前記振幅上限・下限リミット回路は、 前記第１、第２インバータ回路の出力ノードの電位が上
    昇した際には、該出力ノードと接地電位ノードとの間に
    電流経路を発生させることで、前記第３制御電圧に対応
    する一定電位以上への該出力ノードの電位の上昇を抑制
    し、 前記第１、第２インバータ回路の出力ノードの電位が下
    降した際には、該出力ノードと電源電位ノードとの間に
    電流経路を発生させることで、前記第４制御電圧に対応
    する一定電位以下への該出力ノードの電位の下降を抑制
    することを特徴とする請求項１７または１８記載の電圧
    制御発振回路。
  24. 【請求項２４】 前記発振制御回路は、前記第１制御電
    圧の出力ノードと電源電位ノードとの間、及び前記第２
    制御電圧の出力ノードと接地電位ノードとの間に容量性
    素子を備え、 前記第１、第２制御電圧はそれぞれ、前記電源電位、接
    地電位と連動して電位変化することを特徴とする請求項
    １７または１８記載の電圧制御発振回路。
  25. 【請求項２５】 前記振幅制御回路は、ゲートに定電流
    源回路が発生する第１バイアス電圧が印加され、ソース
    が接地電位ノードに接続された第５ＭＯＳトランジスタ
    と、 一端が前記第５ＭＯＳトランジスタのドレインに接続さ
    れ、他端が電源電位ノードに接続された第３抵抗素子
    と、 ゲートに前記定電流源回路が発生する第２バイアス電圧
    が印加され、ソースが電源電位ノードに接続された第６
    ＭＯＳトランジスタと、 一端が前記第６ＭＯＳトランジスタのドレインに接続さ
    れ、他端が接地電位ノードに接続された第４抵抗素子と
    を備え、前記第５ＭＯＳトランジスタのドレインと前記
    抵抗素子の一端との接続ノードが前記第４制御電位ノー
    ドとなり、 前記第６ＭＯＳトランジスタのドレインと前記抵抗素子
    の一端との接続ノードが前記第３制御電位ノードとなる
    ことを特徴とする請求項１７または１８記載の電圧制御
    発振回路。
JP2000371781A 2000-12-06 2000-12-06 遅延回路及び電圧制御発振回路 Abandoned JP2002176340A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000371781A JP2002176340A (ja) 2000-12-06 2000-12-06 遅延回路及び電圧制御発振回路
TW090129482A TW508647B (en) 2000-12-06 2001-11-29 Semiconductor integrated circuit with fluctuation transmitter for transmitting potential fluctuation generated by noise
KR10-2001-0076931A KR100446673B1 (ko) 2000-12-06 2001-12-06 노이즈에 의한 전위 변동을 전달하는 변동 전달부를구비하는 반도체 장치
US10/003,241 US6611177B2 (en) 2000-12-06 2001-12-06 Voltage controlled oscillator including fluctuation transmitter for transmitting potential fluctuation by noise

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000371781A JP2002176340A (ja) 2000-12-06 2000-12-06 遅延回路及び電圧制御発振回路

Publications (1)

Publication Number Publication Date
JP2002176340A true JP2002176340A (ja) 2002-06-21

Family

ID=18841449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000371781A Abandoned JP2002176340A (ja) 2000-12-06 2000-12-06 遅延回路及び電圧制御発振回路

Country Status (4)

Country Link
US (1) US6611177B2 (ja)
JP (1) JP2002176340A (ja)
KR (1) KR100446673B1 (ja)
TW (1) TW508647B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007068061A (ja) * 2005-09-02 2007-03-15 Hoya Corp 電子回路
JP2007235188A (ja) * 2006-02-27 2007-09-13 Nec Electronics Corp 三角波発振回路
JP2007267365A (ja) * 2006-02-28 2007-10-11 Tokai Univ 電圧制御発振器および電圧制御発振方法
JP2015535968A (ja) * 2012-08-28 2015-12-17 ディ・エス・ゾディアック・インコーポレイテッドＤｓ Ｚｏｄｉａｃ，Ｉｎｃ． アナログ回帰を使用してクロック信号をもたらすためのシステム及び方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227422B2 (en) * 2002-12-17 2007-06-05 Nxp B.V. Temperature compensated R-C oscillator
TWI228867B (en) * 2003-08-19 2005-03-01 Koltek Inc Low power consumption oscillator and delay circuit
CN100563103C (zh) * 2003-12-18 2009-11-25 爱德万测试株式会社 延迟电路以及测试装置
US7167056B2 (en) * 2004-09-30 2007-01-23 Texas Instruments Incorporated High performance analog charge pumped phase locked loop (PLL) architecture with process and temperature compensation in closed loop bandwidth
JP2009010498A (ja) * 2007-06-26 2009-01-15 Nec Electronics Corp 半導体回路
US20110057736A1 (en) * 2009-04-28 2011-03-10 Skyworks Solutions, Inc. Linear, Voltage-Controlled Ring Oscillator With Current-Mode, Digital Frequency And Gain Control
JP2010268352A (ja) * 2009-05-18 2010-11-25 Toshiba Corp 発振回路
US12418279B2 (en) * 2021-09-29 2025-09-16 Nxp B.V. Low power voltage controllable oscillator with rail-to-rail output

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908528A (en) * 1988-07-21 1990-03-13 Vlsi Technology, Inc. Input circuit having improved noise immunity
US5436939A (en) * 1992-05-06 1995-07-25 3 Com Corporation Multi-phase clock generator and multiplier
JP3265045B2 (ja) 1993-04-21 2002-03-11 株式会社東芝 電圧制御発振器
JPH06343022A (ja) * 1993-06-01 1994-12-13 Fujitsu Ltd 電圧制御発振回路
EP0661809A1 (en) * 1993-12-30 1995-07-05 STMicroelectronics S.A. A buffer stage for use with a current controlled oscillator
JPH09172370A (ja) 1995-12-19 1997-06-30 Toshiba Corp Ｐｌｌ回路
JPH1079647A (ja) * 1996-07-26 1998-03-24 Ind Technol Res Inst 低速電圧制御発振器を有する高周波クロック発振器
US5955929A (en) 1996-08-27 1999-09-21 Silicon Image, Inc. Voltage-controlled oscillator resistant to supply voltage noise
KR19990003770A (ko) * 1997-06-26 1999-01-15 김영환 전압 제어 발진기
JP3779445B2 (ja) 1997-08-14 2006-05-31 株式会社東芝 電圧制御発振回路
JP3282792B2 (ja) * 1997-08-27 2002-05-20 株式会社リコー 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路
KR100515032B1 (ko) * 1997-12-30 2005-12-01 삼성전자주식회사 전압 제어 발진기
JP3567077B2 (ja) * 1998-03-25 2004-09-15 株式会社東芝 電圧制御発振器
JP4167747B2 (ja) * 1998-04-13 2008-10-22 株式会社ルネサステクノロジ 周波数可変発振回路及びそれを用いた位相同期回路
JPH11312959A (ja) 1998-04-27 1999-11-09 Toshiba Corp 電圧制御発振回路
KR100295044B1 (ko) * 1998-06-22 2001-07-12 윤종용 차동지연회로를사용하는전압제어발진기
JP3684109B2 (ja) 1999-06-30 2005-08-17 株式会社東芝 電圧制御発振回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007068061A (ja) * 2005-09-02 2007-03-15 Hoya Corp 電子回路
JP2007235188A (ja) * 2006-02-27 2007-09-13 Nec Electronics Corp 三角波発振回路
JP2007267365A (ja) * 2006-02-28 2007-10-11 Tokai Univ 電圧制御発振器および電圧制御発振方法
JP2015535968A (ja) * 2012-08-28 2015-12-17 ディ・エス・ゾディアック・インコーポレイテッドＤｓ Ｚｏｄｉａｃ，Ｉｎｃ． アナログ回帰を使用してクロック信号をもたらすためのシステム及び方法

Also Published As

Publication number Publication date
KR20020045561A (ko) 2002-06-19
US20020067215A1 (en) 2002-06-06
US6611177B2 (en) 2003-08-26
KR100446673B1 (ko) 2004-09-04
TW508647B (en) 2002-11-01

Similar Documents

Publication Publication Date Title
US5600280A (en) Differential amplifier and variable delay stage for use in a voltage controlled oscillator
JP3613017B2 (ja) 電圧制御発振器
US6351191B1 (en) Differential delay cell with common delay control and power supply
KR20010006902A (ko) 비교기 및 전압 제어 발진 회로
US8102217B2 (en) Oscillator having feedback path which is capable of supplying reduced voltage potential to oscillation circuit
JPH07114349B2 (ja) デューティ制御回路装置
JPH05243990A (ja) 電圧制御発振器
JP2002176340A (ja) 遅延回路及び電圧制御発振回路
US20030117202A1 (en) Delay circuit with current steering output symmetry and supply voltage insensitivity
US6323738B1 (en) Voltage-controlled ring oscillator with level converting and amplitude control circuits
KR100657839B1 (ko) 전원 전압의 노이즈에 둔감한 딜레이 셀
JP3586172B2 (ja) 半導体集積回路およびフェーズ・ロックド・ループ回路
KR100295044B1 (ko) 차동지연회로를사용하는전압제어발진기
CN105391419B (zh) 石英振荡电路及电子钟表
JPH10260741A (ja) 定電圧発生回路
WO2020105182A1 (ja) 電圧制御発振器およびそれを用いたｐｌｌ回路
JP2019220759A (ja) コンパレータ及び発振回路
JPH088651A (ja) 電圧制御発振器
US9479144B2 (en) Extended range ring oscillator using scalable feedback
US7609119B2 (en) Reference voltage generator for logic elements providing stable and predefined gate propagation time
JP3357792B2 (ja) 電圧電流変換回路およびこれを含むｐｌｌ回路
JP2001285036A (ja) 遅延回路及びそれを用いた発振回路
US7321270B2 (en) Current-controlled CMOS ring oscillator circuit
JP2006340096A (ja) 電圧電流変換回路
JP2008199480A (ja) 位相同期回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050621

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20050802